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Die
Erfindung betrifft einen integrierten Halbleiterspeicher mit Testfunktion,
ein Verfahren zum Testen eines integrierten Halbleiterspeichers
sowie eine Verwendung des integrierten Halbleiterspeichers.
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Ein
Speicherfeld eines Halbleiterspeichers, insbesondere eines Dynamic
Random Access Memory, DRAM, umfasst Speicherzellen, welche in Zeilen
und Spalten angeordnet sind. Der Zugriff auf die einzelnen Speicherzellen
erfolgt über
Wortleitungen und Bitleitungen. Beim Speicherzugriff wird zunächst eine
Wortleitung aktiviert. Dadurch werden die in einer Zeile angeordneten
Speicherzellen jeweils mit einer Bitleitung leitend verschaltet.
Eine in der Speicherzelle gespeicherte Ladung führt zu einer Auslenkung der
Bitleitungsspannung. Am Ende der Bitleitung befindet sich ein Leseverstärker, der
diese Spannung mit einer Spannung auf einer komplementären Bitleitung
vergleicht und anschließend
verstärkt.
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Da
der Herstellungsprozess von Halbleiterspeichern kostenoptimiert
ist, ist es wünschenswert, die
Bitleitungen auf dem Halbleiterspeicher mit einer möglichst
geringen Breite herzustellen. Dabei kann es zu technologiebedingten
Herstellungsfehlern kommen. Beispielsweise können bei der Fertigung hochohmige
Bitleitungsstücke
entstehen, die unter anderem die Leistungsfähigkeit des Halbleiterspeichers
aber auch seine Zuverlässigkeit
negativ beeinflussen.
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Insbesondere
im Dauerbetrieb des Halbleiterspeichers kann es auch dazu kommen,
dass ein hochohmiges Bitleitungsstück, beispielsweise durch Elektromigration,
noch hochohmiger wird oder vollständig die Leitfähigkeit
verliert. Um Halbleiterspeicher mit derart defekten Bitleitungen
vor einer Benutzung oder einem Verkauf aussortieren zu können, wird
versucht, die fehlerhaften Halbleiterspeicher durch Tests beim Hersteller
zu identifizieren.
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Zuverlässigkeitsprobleme
mit hochohmigen, sehr dünnen
Bitleitungen, können
beispielsweise dadurch erkannt werden, dass die Bitleitungen durch hohe
Ströme
gestresst werden. Dabei wird der Halbleiterspeicher bei erhöhter Temperatur
und überhöhten internen
Spannungen betrieben, um eine Verschlechterung der Leitfähigkeit
beziehungsweise Zerstörung
der Bitleitung zu beschleunigen. Dadurch tritt ein Defekt des Halbleiterspeichers,
nicht beim Nutzer sondern noch beim Hersteller auf.
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5 zeigt
ein Ausführungsbeispiel
eines herkömmlichen
integrierten Halbleiterspeichers 1000. Dieser umfasst eine
Steuerschaltung CCa mit einem Eingang 40a, einen Adresspuffer 70 mit
einem Adresseingang 60 sowie ein Speicherzellenfeld 10a. Über einen
Datenanschluss 50 können
Daten aus dem Speicherzellenfeld 10a gelesen oder in das Speicherzellenfeld 10a geschrieben
werden.
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Das
Speicherzellenfeld 10a weist einen Leseverstärker SA,
daran angeschlossene Bitleitungen BL1, BLC und einen Vorladetransistor 100a auf.
An eine Bitleitung BL1 ist wenigstens eine Speicherzelle MC angeschlossen,
die über
eine Wortleitung WL angesteuert werden kann.
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Zum
Auslesen einer Speicherzelle wird der Vorladetransistor 100a über ein
Signal an seinem Steuereingang EQLa leitend gesteuert, so dass sich auf
den Bitleitungen BL1 und BLC ein einheitliches Anfangspotenzial
ergibt. In Abhängigkeit
von Signalen am Eingang 40a der Steuerschaltung CCa und am
Adresseingang 60 wird die Speicherzelle MC über die
Wortleitung WL derart angesteuert, dass eine in der Speicherzelle
gespeicherte Ladung das Potenzial auf der Bitleitung BL1 verändert. Der
sich ergebende Potenzialunterschied zwischen den Potenzialen auf
den Bitleitungen BL1 und BLC wird durch den Leseverstärker SR
verstärkt,
so dass sich auf einer der Bitleitungen BL1, BLC ein erstes Leitungspotenzial
und auf der anderen ein zweites Leitungspotenzial einstellt. Der
Vorladetransistor 100a ist zwischen den Leseverstärker SA
und den Speicherzellen MC an die Bitleitungen BL1, BLC angeschlossen,
also unmittelbar beim Leseverstärker
SA.
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4 zeigt
ein zeitliches Diagramm für Spannung
und Strom beim Betrieb, beziehungsweise Testen eines Halbleiterspeichers,
beispielsweise des in 5 gezeigten Halbleiterspeichers 1000.
Der Spannungsverlauf VN stellt den Verlauf der Spannung an einem
Punkt einer Bitleitung bei einem normalen Betrieb des Halbleiterspeichers
dar. Die Bitleitung weist Widerstandseigenschaften und kapazitive Eigenschaften
auf. Beim Anstieg der Spannung VN zum Zeitpunkt t1 von einer Anfangsspannung
auf die Spannung VBLH erfolgt auf der Bitleitung ein Umladevorgang,
der sich in dem Strom IBL bemerkbar macht. Bei einem Absinken der
Spannung VN von der Ausgangsspannung zum Zeitpunkt t2 auf eine Bezugsspannung
GND ergibt sich infolge des anders gerichteten Umladevorgangs der
Umladestrom IBL auf der Bitleitung mit einer geänderten Stromrichtung.
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Im
Testbetrieb, auch als Einbrennen, englisch burn in, bezeichnet,
sind die verwendeten Spannungen VBI höher. Zum Zeitpunkt t1 erhöht sich
die Spannung VBI von einer Anfangsspannung, welche höher als
die Anfangsspannung im Normalbetrieb, auf die Spannung VBLH BI.
Da der Spannungsunterschied bei der Spannung VBI größer ist,
resultiert dies auch in einem kurzzeitig höheren Stromfluss IBL BI auf
der Bitleitung. Ähnliches
gilt für
den Spannungsabfall der Spannung VBI zum Zeitpunkt t3. Auch hier
ergibt sich eine Stromspitze des Stroms IBL BI mit umgekehrter Stromrichtung.
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Wie
aus 4 ersichtlich, fließt nur ein dynamischer Strom
beim Umladen über
die Bitleitung. Aufgrund der höheren
Spannung im Testbetrieb sind die dynamischen Ströme auf der Bitleitung gegenüber dem
Normalbetrieb erhöht,
allerdings ist die Häufigkeit
der Umladungen gegenüber
dem Normalbetrieb reduziert.
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Mit
dem bisherigen Testverfahren werden die Bitleitungen im Halbleiterspeicher
nur durch die dynamischen Umladeströme belastet beziehungsweise gestresst.
Bitleitungen mit Schwachstellen und einer erhöhten Ausfallwahrscheinlichkeit
werden so unter Umständen
beim Testen nicht zuverlässig
zerstört und
können
so nicht erkannt werden.
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Aufgabe
der Erfindung ist es, eine Anordnung für einen integrierten Halbleiterspeicher
bereitzustellen, mit der man fehlerhafte Bitleitungen zuverlässiger erkennen
kann. Eine weitere Aufgabe der Erfindung ist es, ein Verfahren anzugeben
mit dem man fehlerhafte Bitleitungen in einem integrierten Halbleiterspeicher
zuverlässiger
erkennen kann. Ferner ist es Aufgabe der Erfindung, eine Verwendung
für die Anordnung
aufzuzeigen.
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Diese
Aufgaben werden mit den Gegenständen
der unabhängigen
Patentansprüche
gelöst.
Ausgestaltungsformen und Weiterbildungen der Erfindung sind Gegenstand
der Unteransprüche.
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Bezüglich der
Anordnung wird die Aufgabe gelöst
durch einen integrierten Halbleiterspeicher mit Testfunktion, die
eine erste und eine zweite Bitleitung, eine Spannungserzeugungsschaltung,
mehrere Speicherzellen und eine Schaltungseinheit umfasst. Die erste
und die zweite Bitleitung weisen jeweils ein erstes und ein zweites
Ende auf. Die Spannungserzeugungsschaltung weist einen ersten Anschluss
auf, an dem ein erstes Leitungspotenzial erzeugbar ist und der mit
dem ersten Ende der ersten Bitleitung gekoppelt, und einen zweiten
Anschluss, an dem ein zweites Leitungspotenzial erzeugbar ist und
der mit dem ersten Ende der zweiten Bitleitung gekoppelt ist. Die
Speicherzellen sind zwischen dem ersten Ende und dem zweiten Ende
der ersten Bitleitung an die erste Bitleitung angeschlossen. Die Schaltungseinheit
umfasst einen Steuereingang zum Zuführen eines ersten Steuersignals
und einen ersten steuerbaren Schalter, der zwischen die zweiten Enden
der ersten Bitleitung und der zweiten Bitleitung geschaltet ist.
Ein Steueranschluss des ersten steuerbaren Schalters ist mit dem
Steuereingang gekoppelt.
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Durch
die Spannungserzeugungsschaltung, die an einem Ende des aus der
ersten und der zweiten Bitleitung gebildeten Bitleitungspaares angeschlossen
ist, können
Spannungen auf den Bitleitungen erzeugt werden, wodurch sich ein
Potenzialunterschied zwischen den Spannungen auf der ersten und
der zweiten Bitleitung ergibt. Durch Schließen des Schalters in der Schaltungseinheit,
der am anderen Ende des Bitleitungspaars zwischen die Bitleitungen
geschaltet ist, kann sich wegen des ohmschen Widerstands der Bitleitungen
ein statischer Strom über
die Bitleitungen einstellen. Da die Speicherzellen zwischen der
Spannungserzeugungsschaltung und dem Schalter an die erste Bitleitung
angeschlossen sind, fließt
der Strom über
den gesamten im Betrieb genutzten Bereich der Bitleitungen.
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Im
Gegensatz zu den dynamischen Umladeströmen belastet dieser statische
Strom die Bitleitungen dauerhaft. Bitleitungen mit Schwachstellen
können
somit bereits beim Testen zum Ausfall oder zur Zerstörung gebracht
werden. Damit wird eine Identifikation von fehlerhaften Bitleitungen
zuverlässiger möglich.
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In
einem Aspekt der Erfindung erfasst der integrierte Halbleiterspeicher
eine Steuerschaltung mit einem Eingang zur Auswahl einer Betriebsart
aus einer ersten und einer zweiten Betriebsart des integrierten
Halbleiterspeichers. Bei einem Auslesevorgang einer der mehreren
Speicherzellen wird in der ersten und in der zweiten Betriebsart
auf der ersten Bitleitung das erste Leitungspotenzial und auf der zweiten
Bitleitung das zweite Leitungspotenzial erzeugt. Dabei ist der erste
Schalter in der Schaltungseinheit durch die Steuerschaltung in der
ersten Betriebsart gesperrt gesteuert und in der zweiten Betriebsart
leitend gesteuert.
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Das
Erzeugen eines statischen Stroms ist üblicherweise nur zum Testen
des Halbleiterspeichers gewünscht.
Im normalen Betrieb des Halbleiterspeichers ist der Schalter beim
Auslesen einer Speicherzelle geöffnet,
wodurch die Bitleitungen nicht niederohmig miteinander verbunden
sind. Die erste Betriebsart entspricht demnach beispielsweise einem
normalen Betrieb des Halbleiterspeichers, während die zweite Betriebsart
einem Testbetrieb des Halbleiterspeichers entspricht.
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In
einem weiteren Aspekt der Erfindung ist zwischen die ersten Enden
der ersten und der zweiten Bitleitung und die Anschlüsse der
Spannungserzeugungsschaltung eine Koppelschaltung geschaltet, die
einen Auswahleingang aufweist und ausgebildet ist, die ersten Enden
der ersten und der zweiten Bitleitung mit den Anschlüssen der
Spannungserzeugungsschaltung in Abhängigkeit eines zweiten Steuersignals
am Auswahleingang zu verbinden.
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Die
Koppelschaltung kann einen ersten und einen zweiten steuerbaren
Schalter umfassen, wobei der erste steuerbare Schalter zwischen
den ersten Anschluss der Spannungserzeugungsschaltung und das erste
Ende der ersten Bitleitung und der zweite steuerbare Schalter zwischen
den zweiten Anschluss der Spannungserzeugungsschaltung und das erste Ende
der zweiten Bitleitung geschaltet ist. Steueranschlüsse dieser
steuerbaren Schalter sind mit dem Auswahleingang gekoppelt.
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Durch
die Koppelschaltung kann die Spannungserzeugungsschaltung von den
Bitleitungen elektrisch getrennt werden, in dem beispielsweise die Schalter über das
zweite Steuersignal am Auswahleingang sperrend gesteuert werden.
Dadurch kann die Spannungserzeugungsschaltung alternativ auch für andere
Bitleitungspaare eingesetzt werden, welche ebenfalls über steuerbare
Schalter an die Spannungserzeugungsschaltung angeschlossen sind.
Dabei soll immer nur ein Bitleitungspaar zur gleichen Zeit mit der
Spannungserzeugungsschaltung elektrisch verbunden sein.
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In
einem weiteren Aspekt der Erfindung ist die Schaltungseinheit als
eine Vorladeschaltung zum Einspeisen eines Vorladepotenzials auf
die erste und die zweite Bitleitung ausgebil det. Dabei liegt das
Vorladepotenzial zwischen dem ersten und dem zweiten Leitungspotenzial.
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Die
Vorladeschaltung kann einen zweiten steuerbaren Schalter umfassen,
der das zweite Ende der ersten Bitleitung mit einem Versorgungsanschluss
zur Zuführung
des Vorladepotenzials koppelt, sowie einen dritten steuerbaren Schalter,
der das zweite Ende der zweiten Bitleitung mit dem Versorgungsanschluss
koppelt. Steueranschlüsse
des zweiten und des dritten steuerbaren Schalters sind dabei mit
dem Steuereingang gekoppelt.
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Dadurch
wird es möglich,
vor dem Ansteuern einer Speicherzelle zum Auslesen die Bitleitung
auf ein im Wesentlichen einheitliches Potenzial, das Vorladepotenzial,
vorzuladen. Das Vorladepotenzial wird dabei üblicherweise hochohmig zugeführt. Die
steuerbaren Schalter in der Schaltungseinheit beziehungsweise der
Vorladeschaltung werden gemeinsam über das erste Steuersignal
am Steuereingang angesteuert. Wenn die Schalter leitend gesteuert sind
während
ein Spannungsunterschied zwischen den Bitleitungen vorliegt, fließt der Strom über die
Bitleitungen im Wesentlichen über
den ersten steuerbaren Schalter, insbesondere, wenn die zwei übrigen steuerbaren
Schalter in der Vorladeschaltung im leitenden Zustand den gleichen
elektrischen Widerstand aufweisen. In diesem Fall stellt sich nämlich an einem
mit dem Versorgungsanschluss gekoppelten Verbindungsknoten der zwei
Schalter ein Potenzial ein, das zwischen dem Potenzial auf der ersten
Bitleitung und dem Potenzial auf der zweiten Bitleitung liegt. Dies
entspricht üblicherweise
auch dem Vorladepotenzial, welches über diesen Verbindungsknoten
zuführbar
ist.
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Die
steuerbaren Schalter in der Schaltungseinheit und der Koppelschaltung
können
jeweils als ein Transistor gebildet sein. Beispielsweise lassen sich
dafür Feldeffekttransistoren
einsetzen.
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In
einem anderen Aspekt der Erfindung ist wenigstens eine der mehreren
Speicherzellen dazu ausgebildet ist, bei einer Ansteuerung über eine Wortleitung
einen Potenzialunterschied zwischen einem Potenzial auf der ersten
Bitleitung und einem Potenzial auf der zweiten Bitleitung zu erzeugen.
Die Spannungserzeugungsschaltung kann dazu ausgebildet sein, diesen
Potenzialunterschied zu verstärken.
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Durch
das Ansteuern einer Speicherzelle zum Auslesen wird die Speicherzelle üblicherweise niederohmig
mit der ersten Bitleitung verbunden, so dass die in der Speicherzelle
gespeicherte Ladung eine geringfügige
Potenzialverschiebung auf der ersten Bitleitung bewirkt. Dies führt zu einem
Potenzialunterschied zwischen dem Potenzial auf der ersten und der
zweiten Bitleitung.
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Wenn
die Spannungserzeugungsschaltung als ein Leseverstärker ausgebildet
ist, kann der Leseverstärker,
der üblicherweise
nach dem Prinzip eines Differenzverstärkers arbeitet, diesen Potenzialunterschied
detektieren und gibt ihn verstärkt
auf die Bitleitungen zurück.
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Beispielsweise
erzeugt der Leseverstärker zum
Verstärken
des Potenzialunterschieds in Abhängigkeit
des Potenzialunterschieds das erste und das zweite Leitungspotenzial
auf der ersten und der zweiten Bitleitung.
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Wenn
der anfängliche
Potenzialunterschied positiv war, beispielsweise durch eine gespeicherte logische
Eins, wird üblicherweise
die erste Bitleitung durch den Leseverstärker mit einem hohen Bitleitungspotenzial
und die zweite Bitleitung mit einem niedrigen Bitleitungspotenzial
verbunden. Dadurch entsteht ein verstärkter positiver Potenzialunterschied
zwischen den Bitleitungen. Wenn in der Speicherzelle eine logische
Null gespeichert ist, ist der anfängliche Potenzialunterschied üblicherweise
negativ. Durch den Leseverstärker
wird dann an die erste Bitleitung das niedrige Bitleitungspotenzial
und an die zweite Bitleitung das hohe Bitleitungspotenzial gelegt.
Somit ergibt sich ein negativer verstärkter Potenzialunterschied
zwischen den Bitleitungen.
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Im
Testbetrieb des Halbleiterspeichers kann dies genutzt werden, um
bei einem niederohmigen Verbinden der Bitleitungen durch den steuerbaren Schalter
in der Schaltungseinheit die Stromflussrichtung des statischen Stroms über die
Bitleitung zu beeinflussen.
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Zudem
kann die Spannungserzeugungsschaltung dazu ausgebildet sein, an
dem ersten Anschluss ein drittes Leitungspotenzial und an dem zweiten
Anschluss ein viertes Leitungspotenzial zu erzeugen, wobei ein Potenzialunterschied
zwischen dem dritten und vierten Leitungspotenzial größer ist als
ein Potenzialunterschied zwischen dem ersten und zweiten Leitungspotenzial.
Dadurch kann im Testbetrieb ein höherer statischer Strom über die
Bitleitung erzeugt werden, um fehleranfällige Bitleitungen nach kürzerer Testzeit
ausmachen zu können.
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Der
integrierte Halbleiterspeicher kann in einer der gezeigten Ausführungsformen
in einem dynamischen Halbleiterspeichermodul, beispielsweise einem
DRAM-Speichermodul eingesetzt werden.
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Die
Aufgabe wird ferner gelöst
durch ein Verfahren zum Testen eines integrierten Halbleiterspeichers.
Dabei werden eine erste Bitleitung mit einem ersten und einem zweiten
Ende und eine zweite Bitleitung an einem ersten und einem zweiten
Ende bereitgestellt. Zudem werden mehrere Speicherzellen bereitgestellt,
die zwischen dem ersten und dem zweiten Ende der ersten Bitleitung
an die erste Bitleitung angeschlossen sind. Es wird ein Vorladepotenzial
auf die erste und die zweite Bitleitung eingespeist. Eine der mehreren
Speicherzellen wird derart angesteuert, dass sich ein Potenzialunterschied
zwischen einem Potenzial auf der ersten Bitleitung und einem Potenzial
auf der zweiten Bitleitung ergibt. Dieser Potenzialunterschied wird
auf der ersten und der zweiten Bitleitung mit einer Spannungserzeugungsschaltung
verstärkt,
die an dem jeweils ersten Ende der ersten und der zweiten Bitleitung
angeschlossen ist. Dabei werden während des Verstärkens des
Potenzialunterschieds die erste und die zweite Bitleitung an dem
jeweils zweiten Ende der ersten und der zweiten Bitleitung derart
niederohmig verbunden, dass sich durch den verstärkten Potenzialunterschied
ein Stromfluss über
die erste und die zweite Bitleitung ergibt. Es wird ein Schreib-
und Lesezugriff auf wenigstens eine der mehreren Speicherzellen durchgeführt.
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Durch
das Einspeisen des Vorladepotenzials auf die erste und die zweite
Bitleitung weisen diese ein im Wesentlichen gleiches Potenzial auf.
Ein Ansteuern einer der mehreren Speicherzellen führt zu einer
Potenzialveränderung
auf der ersten Bitleitung, wodurch sich ein Potenzialunterschied
zwischen den Potenzialen der beiden Bitleitungen ergibt. Dieser wird
durch eine Spannungserzeugungsschaltung verstärkt. Durch ein niederohmiges
Verbinden der beiden Bitleitungen ergibt sich wegen des elektrischen
Widerstands der Bitleitungen ein sta tischer Stromfluss. Der Strom
fließt
dabei über
den gesamten im Betrieb genutzten Bereich der Bitleitungen. Durch
den Stromfluss werden die Bitleitungen physikalisch belastet oder
gestresst, so dass fehleranfällige
Bitleitungen oder Bitleitungen mit fehlerhaften Bitleitungsstücken mit
einer erhöhten
Wahrscheinlichkeit zum Ausfall gebracht werden.
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Durch
das anschließende
Durchführen
eines Schreib- und Lesezugriffs, wie er auch in einem normalen Betrieb
des Halbleiterspeichers stattfindet, kann festgestellt werden, ob
die Bitleitungen nach der Belastung noch intakt sind. Ein fehlerfreies
Auslesen ist nämlich
nur bei unbeschädigten
Bitleitungen möglich.
Ein Fehler beim Auslesen lässt
auf eine Beschädigung
des Bitleitungspaares schließen.
Die Speicherzelle, mit der der Auslesevorgang durchgeführt wird,
muss nicht dieselbe Speicherzelle sein, welche zur Erzeugung des
Stromflusses angesteuert wurde.
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In
einer Ausführungsform
des Verfahrens wird beim Durchführen
des Schreib- und Lesezugriffs ein erstes Datum an einen Datenanschluss
angelegt. Es erfolgt ein Einlesen des angelegten Datums in die wenigstens
eine der mehreren Speicherzellen. Durch Auslesen eines Speicherzustands
der wenigstens einen der mehreren Speicherzellen wird ein zweites Datenwort
am Datenanschluss erzeugt. Das zweite Datum wird mit dem angelegten
ersten Datum verglichen. Bei einem Unterschied der zwei Daten kann von
einer Beschädigung
einer der Bitleitungen ausgegangen werden.
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In
einem Aspekt des Verfahrens erfolgt das niederohmige Verbinden durch
leitend Steuern eines ersten steuerbaren Schalters in Abhängigkeit
eines Steuersignals an einem Steuereingang. Das Einspeisen des Vorladepotenzials
kann durch leitend Steuern eines zweiten und eines dritten steuerbaren Schalters
erfolgen. Dabei koppelt der zweite steuerbare Schalter das zweite
Ende der ersten Bitleitung mit einem Versorgungsanschluss zur Zuführung des Vorladepotenzials
und der dritte steuerbare Schalter das zweite Ende der zweiten Bitleitung
mit dem Versorgungsanschluss. Steueranschlüsse des zweiten und des dritten
steuerbaren Schalters sind hierbei mit dem Steuereingang gekoppelt.
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Wenn
die beiden steuerbaren Schalter leitend gesteuert sind, kann durch
Anlegen des Vorladepotenzials an einen Verbindungsknoten der zwei Schalter
ein im Wesentlichen gleiches Potenzial auf den beiden Bitleitungen
eingestellt werden. Üblicherweise
wird dafür
ein Potenzial gewählt,
welches sich aus einem Mittelwert einer hohen und einer niedrigen Bitleitungsspannung
ergibt. Ein derartiges Potenzial kann auch als Mittenpotenzial bezeichnet
werden.
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Der
sich beim Ansteuern einer Speicherzelle ergebende Potenzialunterschied
wird üblicherweise so
verstärkt,
dass durch die Spannungserzeugungsschaltung auf der ersten Bitleitung
ein erstes Leitungspotenzial und auf der zweiten Bitleitung ein zweites
Leitungspotenzial erzeugt wird. Dazu wird an eine der Bitleitungen
die hohe Bitleitungsspannung und an die andere der Bitleitungen
die niedrige Bitleitungsspannung angelegt. Der Vorgang des Verstärkens des
Potenzialunterschieds wird auch als Spreizen der Bitleitungen bezeichnet.
Durch das Einspeisen des Vorladepotenzials auf die Bitleitungen
geht das Spreizen von einem definierten Anfangspotenzial aus.
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In
einem weiteren Aspekt des Verfahrens wird beim Ansteuern der einen
Speicherzelle der mehreren Speicherzellen ein in der Speicherzelle
gespeicherter Speicherzustand ausgelesen.
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Dafür kann vor
dem Ansteuern der einen Speicherzelle in der Speicherzelle ein gewünschter Speicherzustand
gespeichert werden. Beim Ansteuern der Speicherzelle wird der in
der Speicherzelle gespeicherte Speicherzustand, beispielsweise in Form
einer elektrischen Ladung, zur Beeinflussung des Potenzials auf
der ersten Bitleitung verwendet.
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Durch
den Inhalt der Speicherzelle ist festgelegt, ob sich ein positiver
oder ein negativer Potenzialunterschied zwischen den Potenzialen
der Bitleitungen ergibt. Somit hängt
eine Polarität
des Potenzialunterschieds von dem gespeicherten Speicherzustand
der einen Speicherzelle ab. Dadurch ist auch die Stromrichtung des
statischen Stroms festgelegt. Durch Speichern eines gewünschten
Speicherzustands in der Speicherzelle vor dem Ansteuern kann somit
die Stromrichtung des statischen Stromflusses vorab definiert festgelegt
werden.
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Im
Folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme
auf die Zeichnungen im Detail erläutert.
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Es
zeigen:
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1 ein
Ausführungsbeispiel
eines erfindungsgemäßen integrierten
Halbleiterspeichers,
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2 ein
Ausführungsbeispiel
eines Speicherzellenfelds eines erfindungsgemäßen integrierten Halbleiterspeichers,
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3 ein
beispielhaftes zeitliches Diagramm eines Stroms im erfindungsgemäßen integrierten Halbleiterspeicher,
-
4 ein
beispielhaftes zeitliches Diagramm von Strömen und Spannungen in einem
herkömmlichen
integrierten Halbleiterspeicher und
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5 ein
Ausführungsbeispiel
eines herkömmlichen
integrierten Halbleiterspeichers.
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1 zeigt
ein Ausführungsbeispiel
eines erfindungsgemäßen integrierten
Halbleiterspeichers 1000. Dieser umfasst eine Steuerschaltung
CC mit einem Eingang 40, einen Adresspuffer 70 mit
einem Adresseingang 60, einen Datenanschluss 50 und
ein Speicherzellenfeld 10. Das Speicherzellenfeld 10 weist
eine Spannungserzeugungsschaltung SA mit einem ersten Anschluss 31 und
einem zweiten Anschluss 32 auf, die jeweils mit dem ersten
Ende 11 einer ersten Bitleitung BL1 und dem ersten Ende 21 einer
zweiten Bitleitung BLC gekoppelt sind. Zwischen einem zweiten Ende 12 der
ersten Bitleitung BL1 und einem zweiten Ende 22 der zweiten
Bitleitung BLC ist ein steuerbarer Schalter 100 in einer
Schaltungseinheit PR angeschlossen. Der Schalter 100 ist
mit einem Steuereingang EQL gekoppelt. Mehrere Speicherzellen MC,
MC2, MCN sind zwischen dem ersten Ende und dem zweiten Ende 12 der
ersten Bitleitung BL1 an die erste Bitleitung BL1 angeschlossen.
Zudem sind die Speicherzellen MC, MC2, MCN mit Wortleitungen WL,
WL2, WLN gekoppelt. Der Aufbau einer Speicherzelle MC ist beispielhaft
durch einen Steuertransistor 103 und einen Speicherkondensator 106 dargestellt.
In dem Speicherkondensator 106 kann über eine Ladung ein Wert oder
ein Speicherzustand der Speicherzelle MC gespeichert werden. Eine
Ansteuerung der Speicherzelle MC erfolgt über den Steuertransistor 103,
dessen Steuereingang mit der Wortleitung WL verbunden ist.
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Die
Spannungserzeugungsschaltung SA ist beispielsweise als Leseverstärker ausgeführt. Ebenso
ist die Schaltungseinheit PR beispielsweise als eine Vorladeschaltung
ausgebildet.
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Im
Gegensatz zu einem herkömmlichen Halbleiterspeicher,
wie er beispielsweise in 5 gezeigt ist, sind die Speicherzellen
MC, MC2, MCN zwischen dem Leseverstärker SA und der Vorladeschaltung
PR an die erste Bitleitung BL1 angeschlossen. Über den Eingang 40 kann
in der Steuerschaltung CC eine Betriebsart ausgewählt werden,
beispielsweise eine Betriebsart zum Testen und eine Betriebsart
für einen
normalen Betrieb.
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In
der Betriebsart zum Testen ist beispielsweise auf der ersten Bitleitung
BL1 und auf der zweiten Bitleitung BLC ein Vorladepotenzial eingestellt, welches üblicherweise
einem Mittelwert eines hohen Bitleitungspotenzials und eines niedrigen
Bitleitungspotenzials entspricht. Durch das Ansteuern einer Speicherzelle
MC über
eine Wortleitung WL ergibt sich aufgrund der in der Speicherzelle
MC gespeicherten Ladung eine Potenzialverschiebung auf der ersten
Bitleitung BL1. Somit ergibt sich ein geringfügiger Potenzialunterschied
zwischen den Potenzialen der Bitleitungen BL1 und BLC. Dieser wird
von dem Leseverstärker
SA detektiert und derart verstärkt,
dass eine der Bitleitungen BL1, BLC auf dem hohen Bitleitungspotenzial
liegt, während
die andere Bitleitung auf dem niedrigen Bitleitungspotenzial liegt.
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Durch
ein Ansteuern des steuerbaren Schalters 100 wird dieser
geschlossen. Dies führt
zu einer niederohmigen Verbindung der beiden Bitleitungen BL1, BLC.
Durch den elektrischen Widerstand der Bitleitungen BL1, BLC ergibt
sich ein Stromfluss von dem ersten Anschluss 31 des Leseverstärkers SA über die erste
Bitleitung BL1, den Schalter 100 und die zweite Bitleitung
BLC zum zweiten Anschluss 32 des Leseverstärkers SA.
Somit entsteht ein statischer Stromfluss über die Bitleitungen BL1, BLC, dessen
Polarität
beziehungsweise Stromflussrichtung davon abhängt, ob der verstärkte Potenzialunterschied
positiv oder negativ ist. Die Stromflussrichtung wird somit von
der in der Speicherzelle MC gespeicherten Ladung oder Information
beeinflusst.
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Gegenüber dynamischen
Umladeströmen
in einem normalen Betrieb des Halbleiterspeichers oder bei herkömmlichen
Halbleiterspeichern ist die Beanspruchung der Bitleitungen BL1,
BLC mit einem statischen Strom effizienter, da eine Belastung oder
ein Stress für
die Bitleitungen in kürzeren
Zeiten für
einen Testbetrieb erreicht werden können. Fehlerhafte Bitleitungen
können
somit frühzeitig
zu einem Ausfall gebracht werden, wodurch die Wahrscheinlichkeit sinkt,
dass ein Halbleiterspeicher im Einsatz, das heißt bei einem Kunden ausfällt.
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Die
Ansteuerung einer Wortleitung WL, WL2, WLN und damit einer Speicherzelle
MC, MC2, MCN erfolgt in Abhängigkeit
eines Adresssignals am Adresseingang 60 des Adresspuffers 70.
Für den Testbetrieb
ist es dabei unerheblich, welche der an die erste Bitleitung BL1
angeschlossenen Speicherzellen MC, MC2, MCN angesteuert wird, da
der statische Strom über
den gesamten im Betrieb genutzten Bereich der Bitleitungen BL1,
BLC fließt.
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Nach
dem Belasten oder Stressen der Bitleitungen BL1, BLC mit dem statischen
Strom kann in einer weiteren Betriebsart überprüft werden, ob die Funktion
der Bitleitungen BL1, BLC und damit des Speicherzellenfeldes 10 gewährleistet
ist. Die Funktionsfähigkeit
kann beispielsweise durch einen Schreib- und Lesezugriff auf eine der an die
Bitleitung BL1 angeschlossenen Speicherzellen MC, MC2, MCN in einem
Normalbetrieb durchgeführt
werden. Dazu wird ein erstes Datum an den Datenanschluss 50 angelegt
und in eine der Speicherzellen eingelesen. Durch Auslesen des Speicherzustands
der eben beschriebenen Speicherzelle wird ein zweites Datenwort
am Datenanschluss 50 erzeugt. Wenn das erste und das zweite
Datum unterschiedlich sind, kann von einer Beschädigung einer der Bitleitungen
ausgegangen werden.
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Wenn
sich die Speicherzelle jedoch fehlerfrei beschreiben und auslesen
lässt,
wurden die Bitleitungen BL1, BLC im Testbetrieb durch den statischen Strom
nicht beschädigt,
was auf ein dauerhaft funktionsfähiges
Bitleitungspaar schließen
lässt.
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Der
Potenzialunterschied zwischen den Potenzialen der Bitleitungen BL1,
BLC ist beim Testbetrieb üblicherweise
höher als
bei einem Lesevorgang im Normalbetrieb. Da sich daraus auch ein
höherer Strom über die
Bitleitungen BL1, BLC ergibt, werden fehlerhafte Bitleitungen mit
einer höheren
Wahrscheinlichkeit zerstört.
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2 zeigt
ein Ausführungsbeispiel
eines Speicherzellenfelds 10, welches in einem erfindungsgemäßen integrierten
Halbleiterspeicher eingesetzt werden kann. Funktions- beziehungsweise
wirkungsgleiche Bauelemente tragen dabei gleiche Bezugszeichen.
Das Speicherzellenfeld 10 umfasst mehrere Bitleitungspaare
mit den Bitleitungen BL1 und BLC, BL1b und BLCb sowie BL1c und BLCc.
Aus Übersichtsgründen ist
jeweils für
ein Bitleitungspaar nur eine Speicherzelle MC, MCb, MCc dargestellt,
welche über
eine gemeinsame Wortleitung WL ansteuerbar sind. Zwischen die ersten
Enden 11, 21 der ersten und der zweiten Bitleitung
BL1, BLC und die Anschlüsse 31, 32 des
Leseverstärkers
SA ist eine Koppelschaltung CP mit Transistoren 104 und 105 geschaltet,
deren Steueranschlüsse
mit einem Auswahleingang MUX gekoppelt sind. Zwischen die zweiten Enden 12, 22 der
ersten und der zweiten Bitleitung BL1, BLC ist die Vorladeschaltung
PR angeschlossen. Sie umfasst einen Transistor 100 als
steuerbaren Schalter sowie eine Reihenschaltung aus zwei Transistoren 101, 102,
deren Verbindungsknoten mit einem Potenzialeingang LIM verbunden
ist. Steueranschlüsse
der Transistoren 100, 101, 102 sind mit dem
Steuereingang EQL gekoppelt.
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Zwischen
den ersten Enden 11b, 21b des Bitleitungspaares
BL1b, BLCb und Anschlüssen 31b, 32b eines
zweiten Leseverstärkers
SAb ist eine Koppelschaltung CPb mit Transistoren 104b, 105b geschaltet,
deren Steueranschlüsse
mit einem Auswahleingang MUXb gekoppelt sind. Eine Vorladeschaltung
PRb, welche mit den Transistoren 100b, 101b, 102b einen
im Wesentlichen gleichen Aufbau wie die Vorladeschaltung PR aufweist,
ist zwischen die zweiten Enden 12b, 22b des Bitleitungspaares
BL1b, BLCb geschaltet. Steueranschlüsse der Transistoren 100b, 101b, 102b sind
mit einem Steuereingang EQLb gekoppelt.
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Auch
ein drittes Bitleitungspaar BL1c, BLCc ist ähnlich wie die vorherigen Bitleitungspaare
verschaltet. Eine Vorladeschaltung PRc weist Transistoren 100C, 101c, 102c auf,
deren Steueranschlüsse mit
einem Steuereingang EQLc verbunden sind. Die Vorladeschaltung PRc
ist dabei zwischen zweite Enden 12c, 22c des Bitleitungspaares
BL1c, BLCc geschaltet. Am anderen Ende 11c, 21c des
Bitleitungspaares BL1c, BLCc ist über eine Koppelschaltung CPc
mit Transistoren 104c, 105c ein Leseverstärker SAc
mit den Anschlüssen 31c, 32c angeschlossen.
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In
dem Speicherzellenfeld 10 sind die Leseverstärker SA,
SAb, SAc benachbarter Bitleitungspaare jeweils versetzt zueinander
angeordnet. Die Funktionsweise der Vorladeschaltungen PR, PRb, PRc
soll am Beispiel der Vorladeschaltung PR verdeutlicht werden. Über den
Potenzialeingang LIM kann den Bitleitungen BL1, BLC ein Potenzial
zugeführt
werden. Dieses ergibt sich üblicherweise
als ein Mittelwert aus einem hohen und einem niedrigen Bitleitungspotenzial,
welches von dem Leseverstärker SA
bereitgestellt werden kann. Durch ein Steuersignal am Steuereingang
EQL können
die Transistoren 100, 101, 102 leitend
gesteuert werden, um so einerseits die Bitleitungen BL1 und BLC
niederohmig zu verbinden und andererseits das Potenzial am Potenzialeingang
LIM an die Bitleitung BL1, BLC zuzuführen. Die Verbindung des Potenzialeingangs
LIM mit einer hier nicht gezeigten Spannungsquelle zur Bereitstellung
des Vorladepotenzials erfolgt üblicherweise
hochohmig.
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Über die
Transistoren 104, 105 kann eine Verbindung der
Bitleitung BL1, BLC mit dem Leseverstärker SA hergestellt beziehungsweise
unterbrochen werden. Dadurch ist es möglich, dass der Leseverstärker SA
auch an ein hier nicht gezeigtes weiteres Bitleitungspaar angeschlossen
wird. Dabei soll jedoch immer nur ein Bitleitungspaar gleichzeitig
mit dem Leseverstärker
SA leitend verbunden sein. Die Verbindung der Bitleitungen BL1,
BLC mit dem Leseverstärker
SA erfolgt in Abhängigkeit
eines Signals am Auswahleingang MUX.
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Die
Transistoren 104b, 105b am Leseverstärker SAb
sowie die Transistoren 104c, 105c am Leseverstärker SAc
erfüllen
die gleiche beschriebene Funktion. Somit können auch an die Leseverstärker SAb
und SAc jeweils weitere Bitleitungspaare angeschlossen werden. Die
Ansteuerung erfolgt unabhängig über die
Auswahleingänge
MUX, MUXb, MUXc.
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Aufbau
und Funktion der Vorladeschaltungen PRb und PRc entsprechen der
Vorladeschaltung PR. Eine Ansteuerung der Vorladeschaltungen PR, PRb,
PRc erfolgt unabhängig über die
Steuereingänge
EQL, EQLb, EQLc.
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Zum
Testen des Halbleiterspeichers werden beispielsweise die Transistoren
in den Vorladeschaltungen PR, PRb, PRc durch Steuersignale an den Steuereingängen EQL,
EQLb, EQLc leitend gesteuert. Dadurch wird das Vorladepotenzial
am Potenzialeingang LIM an die Bitleitungspaare BL1, BLC, BL1b,
BLCb und BL1c, BLCc zugeführt.
Wenn sämtliche
Bitleitungen auf das Vorladepotenzial am Potenzialeingang LIM vorgeladen
sind, können
die Transistoren in den Vorladeschaltungen PR, PRb und PRc wieder
gesperrt gesteuert werden. Durch ein Anlegen einer Steuerspannung
an die Wortleitung WL werden die Speicherzellen MC, MCb, MCc angesteuert
und leitend mit den jeweils ersten Bitleitungen BL1, BL1b, BL1c
verbunden. Dadurch ergibt sich auf den ersten Bitleitungen BL1,
BL1b, BL1c jeweils ein geringer Potenzialunterschied zu dem Potenzial
auf den zweiten Bitleitungen BLC, BLCb, BLCc.
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Die
Transistoren 104, 105, 104b, 105b, 104c, 105c sind
leitend gesteuert, so dass die Leseverstärker SA, SAb, SAc jeweils niederohmig
mit den Bitleitungen verbunden sind. Die Leseverstärker SA, SAb,
SAc detektieren den Potenzialunterschied auf den Bitleitungen und
verstärken
diesen. Wenn der Potenzialunterschied positiv ist, wird jeweils
an die erste Bitleitung BL1, BL1b, BL1c das hohe Bitleitungspotenzial
angelegt, während
an die zweite Bitleitung BLC, BLCb, BLCc das niedrige Bitleitungspotenzial
angelegt wird. Wenn der Potenzialunterschied negativ ist, wird an
die erste Bitleitung BL1, BL1b, BL1c das niedrige und an die zweite
Bitleitung BLC, BLCb, BLCc das hohe Bitleitungspotenzial angelegt. Dabei
spricht man auch von einem Spreizen der Bitleitungen.
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Durch
ein Ansteuern der Transistoren in den Vorladeschaltungen PR, PRb,
PRc für
einen leitenden Zustand werden die ersten Bitleitungen BL1, BL1b,
BL1c mit den jeweils zweiten Bitleitungen BLC, BLCb, BLCc niederohmig
verbunden. Dadurch kommt es zu einem Stromfluss von den Leseverstärkern SA,
SAb, SAc über
die Bitleitungen BL1, BLC, BL1b, BLCb, BL1c, BLCc über die
Transistoren 100, 100b, 100c. Wenn die
Transistoren 101 und 102 im Wesentlichen identisch
sind, wird sich am Knotenpunkt der Transistoren 101, 102 ein
Potenzial einstellen, welches im Wesentlichen dem Mittelwert aus niedrigem
und hohem Bitleitungspotenzial entspricht. Da üblicherweise dieses Potenzial
auch als Vorladepotenzial über
den Potenzialeingang zugeführt
wird, ist der Stromfluss über
die Transistoren 101, 102 vernachlässigbar. Ähnliches
gilt für
die Transistoren 101b, 102b sowie die Transistoren 101c, 102c.
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Der
sich ergebende Stromfluss ist ein statischer Strom, dessen zeitlicher
Verlauf beispielhaft in 3 dargestellt ist. Bei einem
positiven Potenzialunterschied zwischen den Potenzialen der Bitleitungen
ergibt sich beispielsweise ein positiver Strom mit dem Wert IBI.
Bei einem negativen Potenzialunterschied hingegen ergibt sich ein
negativer Strom mit dem Wert -IBI, wobei das negative Vorzeichen
die geänderte
Polarität
der Stromflussrichtung ausdrückt.
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Durch
den statischen Strom können
die Bitleitungen effizienter belastet werden als mit dynamischen
Umladeströmen
bei herkömmlichen
integrierten Halbleiterspeichern. Bei herkömmlichen Halbleiterspeichern
ist die Belastung mit einem statischen Strom zudem deshalb nicht
möglich,
da die Speicherzel len MC, MCb, MCc nicht zwischen Leseverstärker SA,
SAb, SAc und Vorladeschaltung PR, PRb, PRc an die erste Bitleitung
BL1, BL1b, BL1c angeschlossen sind, wie auch in 5 gezeigt.
Bei einem herkömmlichen
Halbleiterspeicher sind die Vorladeschaltungen PR, PRb, PRc auf
der Seite des Leseverstärkers
SA, SAb, SAc an die Bitleitungen BL1, BLC, BL1b, BLCb, BL1c, BLCc
angeschlossen. Dadurch ist kein Stromfluss über die gesamte Bitleitung möglich.
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Die
Anordnung von Leseverstärker
und Vorladeschaltung im erfindungsgemäßen integrierten Halbleiterspeicher
erfolgt im Wesentlichen flächenneutral,
da lediglich die Vorladeschaltung an das andere Ende eines Bitleitungspaares
zu verschieben ist.
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Bei
einem herkömmlichen
Halbleiterspeicher werden die Transistoren in einer Vorladeschaltung immer
nur dann niederohmig geschaltet, wenn keine Wortleitung aktiviert
und damit die Leseverstärker, die
an das entsprechende Bitleitungspaar angeschlossen sind, keinen
Potenzialunterschied verstärken.
Nach dem erfindungsgemäßen Prinzip
kann diese Verriegelung aufgehoben werden, um den statischen Stromfluss
zu ermöglichen.
Dies kann beispielsweise durch die Steuerschaltung CC, gezeigt in 1,
bewirkt werden.
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Nach
dem Belasten der Bitleitungen mit dem statischen Strom kann die
Funktionsfähigkeit
der Bitleitungen durch einen Schreib- und Lesezugriff, wie er auch
im üblichen
Betrieb des Halbleiterspeichers vorgenommen wird, überprüft werden.
Eine fehlerhafte Bitleitung, die durch die Strombelastung zerstört wurde,
kann bei diesem Schreib- und Lesezugriff als nicht funktionsfähig erkannt
werden.
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Wenn
mehrere Bitleitungspaare gleichzeitig der Strombelastung ausgesetzt
werden, sinkt die Zeit, die für
einen Test des gesamten Halbleiterspeichers nötig ist. Dadurch kann der Halbleiterspeicher noch
effizienter getestet werden. Das erfindungsgemäße Prinzip ist in 1 beispielhaft
für ein
Bitleitungspaar und in 2 beispielhaft für drei Bitleitungspaare
dargestellt. Es lässt
sich jedoch auf beliebig viele Bitleitungspaare anwenden, somit
für alle
in einem integrierten Halbleiterspeicher benötigten Bitleitungspaare. Wenn
mehrere Bitleitungspaare gleichzeitig der Strombelastung ausgesetzt
werden, ist die Zahl der Bitleitungspaare im Wesentlichen nur durch
die Leistungsfähigkeit
der Strom- beziehungsweise Spannungsversorgung begrenzt.
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- 10,10a
- Speicherzellenfeld
- 11,12,21,22
- Anschlüsse Bitleitung
- 11b,12b,21b,22b
- Anschlüsse Bitleitung
- 11c,12c,21c,22c
- Anschlüsse Bitleitung
- 31,32
- Anschlüsse Spannungserzeugungsschaltung
- 31b,32b,31c,32c
- Anschlüsse Leseverstärker
- 40,40a
- Eingangssteuerschaltung
- 50
- Datenanschluss
- 60
- Adresseingang
- 70
- Adresspuffer
- 100
- steuerbarer
Schalter
- 100,
..., 105
- Transistoren
- 100b,
..., 105b
- Transistoren
- 100C,
..., 105c
- Transistoren
- 1000
- integrierter
Halbleiterspeicher
- CC,CCa
- Steuerschaltung
- SA
- Spannungserzeugungsschaltung
- SAb,SAc
- Leseverstärker
- PR
- Schaltungseinheit
- PRb,PRc
- Vorladeschaltung
- MC,MCb,MCc
- Speicherzelle
- MC2,MCN
- Speicherzelle
- BL1,BL1b,BL1c
- Bitleitung
- BLC,BLCb,BLCc
- Bitleitung
- WL,WL2,WLN
- Wortleitung
- IBI
- Strom
- IBL,IBLBI
- Strom
- VBLH,VBLH
BI
- hohe
Bitleitungsspannung
- GND
- niedrige
Bitleitungsspannung
- VN,VBI
- Spannung
- LIM
- Potenzialeingang
- MUX,MUXb,MUXc
- Auswahleingang
- EQL,EQLb
- Steuereingang
- EQLa,EQLc
- Steuereingang
- CP,CPb,CPc
- Koppelschaltung