CN113889165A - 用于驱动存储器阵列中数据线的设备和方法 - Google Patents

用于驱动存储器阵列中数据线的设备和方法 Download PDF

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荒井実成
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Abstract

本公开涉及用于驱动存储器阵列中数据线的设备和方法。在一些示例中，单独的主I/O(MIO)线可以用于写入存储器阵列的不同存储体。在一些示例中，单独的MIO线可以用于向不同的存储体写入和从不同的存储体读取。在一些示例中，一些存储体的MIO线可以用作其它存储体的MIO线之间的屏蔽线。

Description

用于驱动存储器阵列中数据线的设备和方法
技术领域
本公开大体上涉及半导体装置，并且更具体地，涉及半导体存储装置。具体地，本公开涉及易失性存储器，诸如动态随机存取存储器(DRAM)。
背景技术
信息可以作为物理信号(例如，电容元件上的电荷)存储在存储器的各个存储单元上。例如，可以通过对电容元件充电或放电来将信息写入存储单元。通过检测物理信号(例如，感测电容元件上的电荷量)，可以从存储单元读取存储的信息。存储单元通常布置成行和列的阵列。列中的存储单元可通过存取线(例如，字线)耦合，行中的存储单元可以耦合到另一存取线(例如，位线)。因此，每个存储单元可以位于字线和位线的交叉点。可以通过激活适当的字线和位线来访问存储单元以进行读取和/或写入。在一些应用中，存储单元的数据可以从位线提供给局部数据线，局部数据线又可以将数据提供给主数据线(有时称为主输入/输出(I/O)线)，主数据线将数据提供给全局数据总线，全局数据总线将数据提供给存储器的输出端子。
随着存储器阵列容量的增加，驱动数据线所需的电流也可能增加。这可能会增加存储器的功耗。更高的电流也可能需要使用能够处理更高的电流的更昂贵和/或更大的元件。因此，可能希望降低存储器的电流消耗。
发明内容
在一方面，本公开涉及一种设备，包括：存储器阵列，所述存储器阵列包括多个存储体；第一多条主数据线，所述第一多条主数据线至少耦合到所述多个存储体的第一子集，并且配置为接收读数据并向所述多个存储体的所述第一子集提供写数据；以及第二多条主数据线，所述第二多条主数据线耦合到所述多个存储体的第二子集并且配置为向所述多个存储体的所述第二子集提供写数据，其中所述第二多条主数据线的长度小于所述第一多条主数据线的长度。
在另一方面，本公开涉及一种设备，包括：存储器阵列，所述存储器阵列包括多个存储体；第一多条主数据线，所述第一多条主数据线耦合到所述多个存储体，并且配置为从所述多个存储体接收读数据；以及第二多条主数据线，所述第二多条主数据线耦合到所述多个存储体的子集，并且配置为向所述多个存储体的所述子集提供写数据。
在进一步的方面，本公开涉及一种设备，包括：存储器阵列，所述存储器阵列包括多个存储体；第一多条主数据线，所述第一多条主数据线耦合到所述多个存储体的第一子集，并且配置为从所述多个存储体的所述第一子集接收读数据，并向所述多个存储体的所述第一子集提供写数据；第二多条主数据线，所述第二多条主数据线耦合到所述多个存储体的第二子集，并且配置为从所述多个存储体的所述第二子集接收读数据，并向所述多个存储体的所述第二子集提供写数据，其中所述多个存储体的所述第一子集和所述多个存储体的所述第二子集互斥；以及选择电路，所述选择电路配置为选择性地将所述第一多条主数据线中的各条主数据线和所述第二多条主数据线中的各条主数据线耦合到多个数据读出放大器中的对应数据读出放大器，其中所述多个数据读出放大器中的各数据读出放大器由所述第一多条主数据线中的至少一条和所述第二多条主数据线中的至少一条共享。
附图说明
图1是根据本公开的实施例的半导体装置的框图。
图2是半导体存储装置的一部分的框图。
图3是半导体存储装置的子放大器的框图。
图4是存储操作期间半导体存储装置内各种信号的时序图。
图5是根据本公开的实施例的半导体存储装置的一部分的框图。
图6是根据本公开的实施例的半导体存储装置的子放大器的框图。
图7是根据本公开的实施例在存储操作期间半导体存储装置内的各种信号的时序图。
图8是根据本公开的实施例的半导体存储装置的一部分的框图。
图9是根据本公开的实施例在存储操作期间半导体存储装置内的各种信号的时序图。
具体实施方式
某些实施例的以下描述本质上仅仅是示例性的，并不旨在限制本公开的范围或其应用或用途。在本设备、系统和方法的实施例的以下详细描述中，参考了附图，这些附图形成了本发明的一部分，并且通过图示的方式示出了可以实践所描述的设备、系统和方法的具体实施例。对这些实施例进行了非常详细的描述，以使本领域技术人员能够实践当前公开的设备、系统和方法，并且应当理解，可以使用其它实施例，并且可以在不脱离本公开的精神和范围的情况下进行结构和逻辑改变。此外，为了清楚起见，当某些特征对于本领域技术人员来说是显而易见的时，将不讨论这些特征的详细描述，以免模糊本公开的实施例的描述。因此，以下详细描述不应被视为限制性的，并且本公开的范围仅由所附权利要求来限定。
可以将存储器阵列组织成一或多个存储体。每个存储体可以包含一或多个用于存储数据的存储单元。在写操作期间，要写入存储单元的数据可以通过主数据线(例如，MIO线)提供给存储体。类似地，在读操作期间，可以通过主数据线从存储体接收数据。通常，每条主数据线可以向每个存储体中的一部分存储单元提供数据或从其接收数据。例如，在一些应用中，每个存储体可以进一步分成一或多个mat。如果存储器阵列具有八个存储体，则在写操作期间，主数据线可以向八个存储体的每一个中的mat提供数据。然而，随着存储体的大小和/或数量增加，在存储操作期间主数据线上的电流消耗也增加。在一些应用中，在写操作期间，当写驱动器可以用于驱动主数据线上的写数据时，电流消耗可能特别高。
根据本公开的实施例，单独的主数据线可以用于向存储器阵列的不同存储体提供数据以进行写操作。在这些实施例中，主数据线(例如，主输入/输出线)可以向存储体子集的部分(例如，少于所有存储体)提供数据。在一些实施例中，一些主数据线在向存储体的子集提供写数据的同时，可以从所有存储体接收读数据。在其它实施例中，单独的主数据线可以用于向存储器阵列的不同存储体提供数据，用于读取和写操作。在一些应用中，不同的存储体使用不同的主数据线可以减少存储操作(诸如写操作)期间的存储器电流消耗。
图1是根据本公开的实施例的半导体装置的框图。半导体装置100可以是半导体存储装置，诸如集成在单个半导体芯片上的DRAM装置。
半导体装置100包含存储器阵列118。存储器阵列118示出为包含多个存储体。在图1的实施例中，存储器阵列118示出为包含八个存储体BANK0-BANK7。在其它实施例的存储器阵列118中可以包含更多或更少的存储体。每个存储体包含多条字线WL、多条位线BL和/BL以及布置在多条字线WL和多条位线BL和/BL的交叉点处的多个存储单元MC。字线WL的选择由行解码器108执行，位线BL和/BL的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每个存储体的相应行解码器，列解码器110包含用于每个存储体的相应列解码器。位线BL和/BL耦合到相应的读出放大器(SAMP)126。在图1所示的示例中，读出放大器126是差分放大器，它从位线BL和/BL接收差分信号。从位线BL或/BL上的差分信号读取的数据由读出放大器126放大，并且该差分信号通过互补的局部数据线(LIOT/B)提供给子放大器(SB)128。子放大器128可以向互补的主数据线(MIOT/B)提供差分信号，或者在主数据线(MIO)上提供单端信号。主数据线可以向读/写放大器(RWAMP)120提供信号。读/写放大器120可以通过全局数据总线(GBUS)向输入/输出(IO)电路122提供读数据。相反，经由全局数据总线从IO电路122接收到的写数据从读/写放大器120通过主数据线MIO、子放大器128和互补的局部数据线LIOT/B提供给读出放大器126，并写入耦合到位线BL或/BL的存储单元MC。
读/写放大器120可以包含一或多个写驱动器(图1中未示出)，以在写操作期间驱动主数据线上的写数据。在一些实施例中，读/写放大器120的写驱动器可以通过从命令解码器106和/或列解码器110提供的使能信号来使能。根据本公开的实施例，不同的(例如，单独的)主数据线和写驱动器可以用于将数据写入存储器阵列118的不同存储体。在一些示例中，主数据线可以由写驱动器驱动以写入存储器阵列118的BANK0-3，并且由另一写驱动器驱动的另一主数据线可以用于写入BANK4-7。存储器阵列118的存储体之间的其它划分可以在其它示例中使用(例如，用于BANK0和BANK1的主数据线、用于BANK2和BANK3的主数据线、用于BANK4和BANK5的主数据线，以及用于BANK6和BANK7的主数据线)。在一些实施例中，主数据线可以由所有存储体用于读操作。在其它实施例中，不同的主数据线可以用于对存储器阵列118的不同存储体的读操作和写操作。
在一些实施例中，半导体装置100中的主数据线的数量可以大于在写操作期间主数据线向存储器阵列118的所有存储体提供数据的装置中的主数据线的数量。如本文将更详细描述的，在一些实施例中，一些主数据线可以用作位于主数据线之间的屏蔽线。在一些应用中，这些主数据线可以代替包含在传统布局中的屏蔽线，并且因此可以至少部分地减少半导体装置100上由于包含附加的主数据线而增加的布局面积。
半导体装置100可以采用多个外部端子，包含：耦合到命令和地址总线以接收命令和地址以及芯片选择信号的命令和地址(C/A)端子、接收时钟CK和/CK的时钟端子、提供数据的数据端子DQ，以及接收电源电势VDD、VSS、VDDQ和VSSQ的电源端子。
向时钟端子提供有提供给输入电路112的外部时钟CK和/CK。外部时钟可以是互补的。输入电路112基于CK和/CK时钟产生内部时钟ICLK。将ICLK时钟提供给命令解码器106和内部时钟发生器114。内部时钟发生器114基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可以用于各种内部电路的定时操作。将内部数据时钟LCLK提供给输入/输出电路122，以对包含在输入/输出电路122中的电路的操作进行计时，例如，提供给数据接收器，以对写数据的接收进行计时。
可以向C/A端子提供存储器地址。经由命令/地址输入电路102向地址解码器104传送提供给C/A端子的存储器地址。地址解码器104接收地址，并且将解码的行地址XADD提供给行解码器108，将解码的列地址YADD提供给列解码器110。地址解码器104还可以提供解码的存储体地址BADD，其可指示含解码的行地址XADD和列地址YADD的存储器阵列118的存储体。可以向C/A端子提供命令。命令的示例包含用于访问存储器的访问命令，诸如用于执行读操作的读命令和用于执行写操作的写命令，以及其它命令和操作。访问命令可以与一或多个行地址XADD、列地址YADD和存储体地址BADD相关联，以指示要访问的存储单元。
这些命令可以作为内部命令信号经由命令/地址输入电路102提供给命令解码器106。命令解码器106包含解码内部命令信号以生成用于执行操作的各种内部信号和命令的电路。例如，命令解码器106可以提供选择字线的行命令信号和选择位线的列命令信号。
装置100可以接收作为读命令的访问命令。当接收到激活命令和读命令，并且向存储体地址、行地址和列地址及时提供激活命令和读命令时，从对应于行地址和列地址的存储器阵列118中的存储单元读取读数据。命令解码器106接收激活和读命令，该命令解码器提供内部命令，使得将存储器阵列118的读数据提供给读/写放大器120。读数据经由IO电路122从数据端子DQ输出到外部。
装置100可以接收作为写命令的访问命令。当接收到激活命令和写命令，并且向存储体地址、行地址和列地址及时提供激活命令和写命令时，将提供给数据端子DQ的写数据写入对应于行地址和列地址的存储器阵列118中的存储单元。激活和写命令由命令解码器106接收，该命令解码器提供内部命令，使得写数据由IO电路122中的数据接收器接收。也可以将写时钟提供给外部时钟端子，用于对由IO电路122的数据接收器接收写数据进行计时。写数据经由IO电路122提供给读/写放大器120，并且由读/写放大器120提供给存储器阵列118，以写入存储单元MC。
存储器阵列118的存储单元可能需要定期刷新以将数据保存在存储单元MC中。可以将刷新信号AREF提供给刷新控制电路116。刷新控制电路116向行解码器108提供刷新行地址RXADD，该行解码器可以刷新由刷新行地址RXADD指示的一或多个字线WL。刷新控制电路116可以控制刷新操作的计时，并且可以生成和提供刷新地址RXADD。可以控制刷新控制电路116来改变刷新地址RXADD的细节，或者可以基于内部逻辑进行操作。
向电源端子提供电源电势VDD和VSS。将电源电势VDD和VSS提供给内部电压发生器电路124。内部电压发生器电路124基于提供给电源端子的电源电势VDD和VSS，产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP主要用于行解码器108，内部电势VOD和VARY主要用于包含在存储器阵列118中的读出放大器126，并且内部电势VPERI用于许多外围电路块。
还向电源端子提供电源电势VDDQ和VSSQ。将电源电势VDDQ和VSSQ提供给IO电路122。在本公开的实施例中，提供给电源端子的电源电势VDDQ和VSSQ可以与提供给电源端子的电源电势VDD和VSS相同。在本公开的另一实施例中，提供给电源端子的电源电势VDDQ和VSSQ可以不同于提供给电源端子的电源电势VDD和VSS。提供给电源端子的电源电势VDDQ和VSSQ用于IO电路122，使得由IO电路122产生的电源噪声不会传播到其它电路块。
将参考图2至4描述传统存储装置的结构和操作。
图2是半导体存储装置的一部分的框图。半导体存储装置200可以包含存储器阵列202，该存储器阵列包含多个存储体BK0-7。存储器阵列202可以通过主数据线206、208耦合到读/写放大器204。读/写放大器204可以包含写驱动器210、212，每个主数据线206、208一个写驱动器。在写操作期间，读/写放大器204可以从全局数据总线(GBUS)接收数据。数据可以由写驱动器210、212驱动到主数据线206、208上，以写入存储器阵列202的适当存储体BK0-7。适当的写驱动器210、212可以由写驱动器使能信号CWAE来使能。在读操作期间，主数据线206、208可以向数据读出放大器214提供读数据，该数据读出放大器可以放大读数据以提供给全局数据总线。适当的数据读出放大器214可以由读数据读出放大器信号CDAE来使能。
在写操作期间，每个主数据线206、208可以向存储体BK0-7中的每一个的部分提供数据。例如，存储体BK0-7中的每一个可以被分成八个mat(未示出)。主数据线206可以向每个存储体BK0-7中的第一mat提供数据，主数据线208可以向每个存储体BK0-7中的第二mat提供数据。类似地，在读操作期间，每个主数据线206、208可以从存储体BK0-7中的每一个的部分接收数据。尽管图2中仅示出了两条主数据线206、208，但是半导体装置200中可以包含更多的主数据线。例如，主数据线的数量可以等于每个存储体BK0-7的部分的数量(例如，mat的数量)。类似地，可以有对应于主数据线数量的多个写驱动器。
主数据线206、208可以与屏蔽线216、218交替。在一些示例中，屏蔽线216、218可以耦合到电压源(例如，VSS)。将屏蔽线216、218定位在主数据线206、208之间可以减少主数据线206、208之间的电磁场效应或其它干扰。
在半导体存储装置200中，主数据线206、208均延伸存储器阵列202的整个长度，以访问所有存储体BK0-7。因此，主数据线206、208的电流消耗将是相同的，而不管BK0-7被写入哪个存储体。
图3是半导体存储装置的子放大器的框图。子放大器300可以包含在半导体装置200中。在写操作期间，子放大器300可以从主数据线312(在一些示例中，主数据线可以是主数据线206和/或208)接收数据MIO_DATA，并且在局部数据线LIOT、LIOB上提供该数据作为差分信号。类似地，在读操作期间，子放大器300可以从存储单元接收数据作为来自局部数据线的差分信号，并向主数据线312提供该数据作为MIO_DATA。
子放大器300可以包含沿着局部数据线LIOT串联耦合的晶体管302、晶体管304和晶体管306。子放大器300进一步可以包含串联耦合并进一步耦合到局部数据线LIOB的晶体管308和晶体管310。晶体管302和晶体管310可以在其相应的栅极接收写信号WSN。写信号WSN可以指示写操作。晶体管306可以在其栅极接收读信号RS。写信号WSN和读信号RS可以由包含子放大器300的半导体存储装置的命令解码器提供。晶体管304的栅极可以耦合到局部数据线LIOB，晶体管308的栅极可以耦合到局部数据线LIOT。
在写操作期间，写信号WSN可以处于激活状态。写信号WSN的激活状态可以激活晶体管302和310。读信号RS可能处于非激活状态。读信号RS的非激活状态可以使晶体管306去激活。当晶体管302和310由激活写信号WSN激活时，主数据线312的数据MIO_DATA可以作为差分信号在局部数据线LIOT、LIOB上提供。由于晶体管304、308的交叉耦合，局部数据线LIOT可以从主数据线312提供数据MIO_DATA，而局部数据线LIOB可以提供数据MIO_DATA的补码。
在读操作期间，读信号可以处于激活状态，这可以激活晶体管306。写信号WSN可能处于非激活状态，这可能使晶体管302和310去激活。主数据线可以接收局部数据线LIOT、LIOB的读数据，并在主数据线312上提供读数据作为数据MIO_DATA。
图4是存储操作期间半导体存储装置内各种信号的时序图。在读操作和写操作期间，半导体存储装置200内的信号状态反映在时序图400中。时序图400的第一行示出了可以由半导体存储装置200接收的时钟信号(CLK)。时序图400的第二行示出了由半导体存储装置200接收的命令(CMD)。时序图400的第三行示出了由半导体存储装置200提供的列选择(CS)的状态。时序图400的第四行示出了写驱动器使能信号(CWAE)。时序图400的第五行示出了主数据线(MIO)的状态。时序图400的最后一行示出了数据放大器使能信号(CDAE)的状态。
在时间T0或其前后，半导体存储装置可以接收写命令W0。写命令W0可以指示要将数据写入存储器阵列202的存储体BK0。至少部分响应于写命令W0，写驱动使能信号CWAE可以在时间T1或其前后从非激活(例如，低)状态转换到激活(例如，高)状态。激活CWAE信号可以使写驱动器210和/或212能够驱动主数据线上的数据。同样在时间T1或其前后，要写入存储体BK0的数据可以在主数据线MIO(例如，主数据线216、218)上提供。在T2时间或其前后，至少部分响应于接收到写命令W0，半导体存储装置可以提供与写命令W0相关联的列选择信号CS。至少部分响应于列选择信号CS，可以将数据从主数据线驱动到子放大器300、到读出放大器、到存储体BK0的存储单元。
在时间T3或其前后，半导体存储装置200可以接收写命令W4。写命令W4可以指示要将数据写入存储器阵列202的存储体BK4。至少部分响应于写命令W4，写驱动使能信号CWAE可以保持处于激活状态。在T4时间或其前后，列选择信号CS可以转换到非激活状态。在时间T5或其前后，要写入存储体BK4的数据可以在主数据线MIO上提供。在时间T6或其前后，至少部分响应于接收到写命令W4，半导体存储装置可以提供与写命令W4相关联的列选择信号CS，直到时间T7或其前后。至少部分响应于列选择信号CS，可以将数据从主数据线(例如，主数据线216、218)驱动到子放大器300、到读出放大器、到存储体BK4的存储单元。
如时序图400所示，半导体存储装置可以接收附加的写命令。写操作可以以类似于响应于写命令W0和W4而执行写操作的方式来执行。
在时间T8或其前后，半导体存储装置200可以接收读命令R0。读命令R0可以指示要从存储器阵列202的存储体BK0读取数据。在时间T9或其前后，CWAE可以转换到非激活状态，这可以禁用写驱动器210、212。在时间T10或其前后，至少部分响应于读命令R0，半导体存储装置可以提供与读命令R0相关联的列选择信号CS。至少部分响应于列选择信号CS，在时间T11或其前后，可以将存储体BK0的存储单元的数据在主数据线MIO上提供。
同样在时间T11或其前后，半导体存储装置可以接收读命令R4。读命令R4可指示要从存储器阵列202的存储体BK4读取数据。在时间T12或其前后，列选择信号CS可以转换到非激活状态。在时间T13或其前后，数据放大器使能信号CDAE可以转换到激活状态(例如，高)。CDAE信号可以使能数据放大器214，该数据放大器可以放大从主数据线206、208接收的数据，并将存储体BK0的读数据提供给全局数据总线。在时间T14或其前后，CDAE信号可以返回到非激活状态(例如，低)，这可以禁用数据放大器214。在时间T15或其前后，至少部分响应于读命令R4，可以提供与读命令R4相关联的列选择信号CS。至少部分响应于列选择信号CS，可以将存储体BK4的存储单元的数据在时间T16或其前后在主数据线MIO上提供。在时间T17或其前后，数据放大器使能信号CDAE可以转换到激活状态。CDAE信号可以使能数据放大器214，该数据放大器可以放大从主数据线206、208接收的数据，并将存储体BK4的读数据提供给全局数据总线。在时间T18或其前后，CDAE信号可以返回到非激活状态，这可以禁用数据放大器214。
如时序图400所示，半导体存储装置可以接收附加的读命令。读操作可以以类似于响应于读命令R0和R4而执行的读操作的方式来执行。
如时序图400所示，当主数据线用于向存储器阵列的所有存储体提供写数据时，相同的写驱动使能信号CWAE被激活，用于任何存储体的写操作。当主数据线也用于从所有存储体接收读数据时，相同的数据放大器使能信号CDAE被激活，用于对存储器阵列的所有存储体进行读操作。
与半导体存储装置200相反，在本公开的实施例中，单独的主数据线可以用于向存储器阵列的不同存储体提供数据以进行写操作。在一些实施例中，主数据线可以是不同的长度(例如，一条比另一条短)。在一些实施例中，较长的主数据线可以延伸跨过存储器阵列的所有存储体。较长的主数据线可以耦合到或可以不耦合到所有存储体。较短的主数据线可以在存储体的子集之上延伸。在一些实施例中，较短的主数据线可以在比其它存储体更靠近读/写放大器的存储体的子集之上延伸。在一些实施例中，较短的主数据线用于存储体子集的写操作。在其它实施例中，较短的主数据线用于存储体子集的读操作和写操作。至少部分由于其较短的长度，较短的主数据线可以在读操作和/或写操作期间消耗较少的电流。
图5是根据本公开的实施例的半导体存储装置的一部分的框图。在一些实施例中，半导体存储装置500可以包含在半导体存储装置100中。半导体存储装置500可以包含存储器阵列502，该存储器阵列包含多个存储体BK0-7。在一些实施例中，存储器阵列502可以包含在存储器阵列118中。存储器阵列502可以通过主数据线506、508、520和522耦合到读/写放大器504。在一些实施例中，读/写放大器可以包含在读/写放大器120中。读/写放大器504可以包含写驱动器510、512、524和526，每个主数据线506、508、520、522一个写驱动器。
如图5所示，主数据线506和508延伸和/或耦合到存储器阵列502的所有存储体BK0-7。相反，主数据线520和522延伸和/或耦合到存储体的子集。在一些实施例中，主数据线520和522可以延伸到比剩余存储体更靠近读/写放大器504的存储体的子集，剩余存储体可以更远离读/写放大器504。在图5所示的示例中，主数据线520和522延伸到BK4-7，并且不耦合到存储体BK0-3。根据本公开的实施例，主数据线506和508可以在读操作期间从所有存储体BK0-7的部分接收数据，并且在写操作期间向存储体BK0-3提供数据。主数据线520、522可以在写操作期间向存储体BK4-7的部分提供数据。在一些示例中，诸如在图5所示的示例中，主数据线506、508可以为与主数据线520、522不同的存储体子集提供写数据。也就是说，在一些实施例中，子集可以是互斥的。在一些实施例中，子集可以部分重叠，并且可以访问存储器阵列502的一部分。在一些实施例中，主数据线520、522不用于读操作。
主数据线506可以在读操作期间从主数据线520在写操作期间向其提供数据的存储体的相同部分接收数据。类似地，主数据线508可以在读操作期间从主数据线522在写操作期间向其提供数据的存储体的相同部分接收数据。例如，存储体BK0-7可以各自分成八个mat(未示出)。主数据线506可以在读操作期间从每个存储体BK0-7的第一mat接收数据，并且在写操作期间向每个存储体BK0-3的第一mat提供数据。主数据线520可以在写操作期间向每个存储体BK4-7的第一mat提供数据。主数据线508可以在读操作期间从每个存储体BK0-7的第二mat接收数据，并且在写操作期间向每个存储体BK0-3的第二mat提供数据。主数据线522可以在写操作期间向每个存储体BK4-7的第二mat提供数据。因此，在一些实施例中，半导体存储装置500可以包含比半导体装置200更多的主数据线。
在一些实施例中，诸如在图5所示的实施例中，读/写放大器504可以包含用于每个主数据线506、508、520和522的单独的写驱动器510、512、524和526。写驱动器510、512可以由使能信号CWAE_BK03使能，而写驱动器524、526在对相应存储体的写操作期间由单独的使能信号CWAE_BK47使能。因此，在一些实施例中，半导体存储装置500可以包含比半导体装置200更多的字驱动器和使能信号线。在一些实施例中，使能信号可以由命令解码器(诸如命令解码器106)提供。在一些实施例中，使能信号可以经由列解码器(诸如列解码器110)提供。
在读操作期间，主数据线506、508可以向读/写放大器504的数据读出放大器514提供读数据，该读/写放大器可以放大读数据以提供给全局数据总线。适当的数据读出放大器514可以由读数据读出放大器信号CDAE来使能。在一些示例中，读数据读出放大器信号CDAE可以由命令解码器和/或列解码器提供。
尽管图5中仅示出了四条主数据线506、508、520、522，但是半导体装置500中可以包含更多的主数据线。在一些实施例中，主数据线的数量可以等于存储体BK0-7的部分的数量(例如，mat的数量)的两倍。例如，如果存储体BK0-7被分成八个存储mat，则可能有十六条主数据线。在一些实施例中，可以有对应于主数据线数量的多个写驱动器(例如，如果有十六条主数据线，则有十六个字驱动器)。
在一些实施例中，诸如在图5所示的实施例中，存储器阵列502可以包含屏蔽线516和518，类似于存储器阵列202中的屏蔽线216和218。在一些实施例中，屏蔽线516、518可以耦合到电压源(例如，VSS)。然而，与屏蔽线216和218不同，屏蔽线516和518可以在存储体BK0-7的子集之上延伸。在图5所示的示例中，屏蔽线516和518在存储体BK0-3之上延伸。主数据线520和522可以在屏蔽线将位于半导体存储装置200中的存储体BK4-7之上延伸，而不是在剩余的存储体之上延续屏蔽线516和518。如图5所示，屏蔽线516和518可以分别与主数据线520和522对齐。包含屏蔽线516和518通常在其中延伸的主数据线520和522可以减少因附加的主数据线520和522而增加的布局面积。主数据线506、508可以与屏蔽线516、518和主数据线520、522交替(例如，以交替的模式/方式布置)。将屏蔽线516、518定位在主数据线506、508之间可以减少主数据线506、508之间的电磁场效应或其它干扰。在一些应用中，与主数据线206、206之间的屏蔽相比，通过屏蔽线216、218，主数据线520、522可以减少主数据线506和508之间的屏蔽。然而，减小的屏蔽对于存储器阵列502的正确操作来说仍然是足够的。在一些示例中，主数据线520、522可以不与主数据线506、508同时激活，这可以减轻减少的屏蔽线516、518所带来的影响。
在对存储体BK0-3的写操作期间，主数据线506和/或508可以由对应的写驱动器510、512驱动，以提供从全局数据总线(GBUS)接收的写数据。在一些应用中，对存储器阵列502的存储体BK0-3的写操作的电流消耗可以与对图2的存储器阵列202的存储体BK0-3的写操作的电流消耗相同。在对存储体BK4-7的写操作期间，主数据线520和/或522可以由对应的写驱动器524、526驱动。在一些应用中，对存储器阵列502的存储体BK4-7的写操作的电流消耗可以小于对存储器阵列202的存储体BK4-7的写操作的电流消耗。降低的电流消耗可能至少部分由主数据线520、522的较短长度导致。然而，如上所述，半导体存储装置500可以包含比半导体存储装置200更多的写驱动器。因此，在一些应用中，存储装置500可能需要比读/写放大器204更大的读/写放大器504的布局面积。
图6是根据本公开实施例的半导体存储装置的子放大器的框图。在一些实施例中，子放大器600可以包含在半导体存储装置500和/或半导体装置100中。例如，子放大器600可以包含在子放大器128中。子放大器600可以包含在具有用于读操作和写操作的独立主数据线的存储体中。在图5所示的示例中，子放大器600可以包含在存储体BK4-7中。在一些实施例中，具有用于读操作和写操作的同一主数据线的存储体(例如，图5中的存储体BK0-3)可以使用图3所示的子放大器300。
子放大器600可以包含晶体管602，该晶体管具有耦合到局部数据线LIOT的第一节点和耦合到主数据线612(在一些示例中可以是主数据线520和/或522)的第二节点，该主数据线为写操作提供数据MIOW_DATA。晶体管602的栅极可以接收指示写操作的写信号WSN。在一些实施例中，写信号可以由命令解码器提供，诸如命令解码器106。在一些示例中，写信号WSN可以经由耦合到命令解码器的列解码器(诸如列解码器110)提供给子放大器600。子放大器600进一步可以包含串联耦合在另一主数据线614(在一些示例中可以是主数据线506和/或508)和电压源(例如，地、VSS)之间的晶体管604和晶体管606，该主数据线为读操作提供数据MIOR_DATA。子放大器600进一步可以包含串联耦合在局部数据线LIOB和电压源(例如，地、VSS)之间的晶体管608和晶体管610。晶体管610的栅极也可以接收写信号WSN。晶体管606可以在其栅极接收指示读操作的读信号RS。在一些实施例中，读信号RS可以由命令解码器和/或列解码器提供。晶体管604的栅极可以耦合到局部数据线LIOB，晶体管608的栅极可以耦合到局部数据线LIOT。
在写操作期间，写信号WSN可以处于激活状态。写信号WSN的激活状态可以激活晶体管602和610。读信号RS可以处于非激活状态。读信号RS的非激活状态可以使晶体管606去激活。当晶体管602和610由激活写信号WSN激活时，主数据线612的数据MIOW_DATA可以作为差分信号在局部数据线LIOT、LIOB上提供。由于晶体管604、608的交叉耦合，局部数据线LIOT可以从主数据线612提供数据MIOW_DATA，并且局部数据线LIOB可以将数据MIOW_DATA的补码提供给读出放大器(图6中未示出)，诸如图1中的读出放大器126。
在读操作期间，读信号可以处于激活状态，这可以激活晶体管606。写信号WSN可以处于非激活状态，这可以使晶体管602和610去激活。另一条主数据线614可以从局部数据线LIOT、LIOB接收读数据，并将读数据作为数据MIOR_DATA提供给数据读出放大器，诸如数据读出放大器514。因此，子放大器600可以在写操作期间将局部数据线LIOT和LIOB耦合到主数据线612，并且在读操作期间将局部数据线LIOT和LIOB耦合到主数据线614。
回到图3的子放大器300，晶体管302和晶体管304共享一个公共节点(例如，源极/漏极)。相反，晶体管602和晶体管604由于耦合到不同的主数据线612和614而具有单独的节点。在一些应用中，晶体管602和604的独立节点可以使得子放大器600具有比子放大器600更大的布局面积。
尽管在一些实施例中，半导体存储装置500可以包含更多的写驱动器和/或至少一些更大的子放大器(例如，子放大器600)，而这可能需要更多的布局面积，但是在一些应用中，增加的布局尺寸的缺点可以被至少一些写操作期间降低的电流消耗的优点所抵消。
图7是根据本公开的实施例在存储操作期间半导体存储装置内的各种信号的时序图。在读操作和写操作期间，半导体装置100和/或半导体存储装置500内的信号状态可以反映在时序图700中，并且将参考图1和5描述时序图700的信号。然而，时序图700可以反映除了图1和5所示的特定存储装置之外的其它存储装置的操作。
时序图700的第一行示出了时钟信号(CLK)。在一些示例中，时钟信号可以是由内部时钟发生器(诸如内部时钟发生器114)生成的内部时钟信号。时序图700的第二行示出了命令(CMD)。在一些示例中，命令CMD可以由命令解码器(诸如命令解码器106)接收。在一些示例中，命令CMD可以由另一个装置(诸如存储控制器(未示出))提供给存储装置。时序图700的第三行示出了由列解码器(诸如列解码器110)提供的列选择信号(CS)。列选择信号CS可以响应于命令解码器接收到命令CMD而发出。在一些实施例中，命令解码器可以向列解码器提供与命令CMD相关联的信号(例如，内部命令)，并且可以至少部分响应于命令解码器提供的信号来提供列选择信号CS。时序图700的第四行示出了写驱动器使能信号(CWAE_BK03)的状态。写驱动器使能信号CWAE_BK03可以提供给耦合到主数据线的写驱动器(诸如写驱动器510和512)，该主数据线耦合到存储器阵列的所有存储体。时序图700的第五行示出了写驱动器使能信号(CWAE_BK47)的状态。写驱动器使能信号CWAE_BK47可以提供给耦合到主数据线的写驱动器(诸如写驱动器524和526)，该主数据线耦合到存储器阵列的存储体的子集。时序图700的第六行示出了耦合到存储器阵列的所有存储体的主数据线(MIO)(诸如主数据线506和508)的状态。时序图700的第七行示出了耦合到存储器阵列的存储体子集的主数据线(MIO47W)(诸如主数据线520和522)的状态。时序图700的最后一行示出了数据放大器使能信号(CDAE)的状态，其可以提供给数据读出放大器(例如，数据读出放大器514)。在一些实施例中，各种使能信号CWAE_BK03、CWAE_BK47和/或CDAE可以由命令解码器和/或列解码器提供。
在时间T0或其前后，半导体存储装置(例如，半导体装置100和/或500)可以接收写命令W0。在一些示例中，写命令W0可以由命令解码器106从外部装置(诸如存储器控制器)接收。写命令W0可以指示要将数据写入存储器阵列502的存储体BK0(和/或存储器阵列118的存储体BK0)。至少部分响应于写命令W0，写驱动使能信号CWAE_BK03可以在时间T1或其前后从非激活(例如，低)状态转换到激活(例如，高)状态。激活CWAE_BK03信号可以使能写驱动器510和/或512来驱动主数据线506和/或508上的数据。同样在时间T1或其前后，要写入存储体BK0/BANK0的数据可以在主数据线MIO上提供。在T2时间或其前后，至少部分响应于接收到写命令W0，列解码器可以提供与写命令W0相关联的列选择信号CS。至少部分响应于列选择信号CS，可以将数据从主数据线(例如，MIO、主数据线506和/或508)驱动到子放大器(例如，子放大器300和/或子放大器128)、到读出放大器126、到存储体BK0/BANK0的存储单元。
在时间T3或其前后，半导体存储装置可以接收写命令W4。写命令W4可以指示要将数据写入存储器阵列的存储体BK4/BANK4。在T4时间或其前后，列选择信号CS可以转换到非激活状态。至少部分响应于写命令W4，写驱动使能信号CWAE_BK47可以转换到激活状态，并且CWAE_BK03可以转换到非激活状态。激活CWAE_BK47信号可以使能写驱动器524、526，去激活CWAE_BK03信号可以禁用写驱动器510、512。在时间T5或其前后，要写入存储体BK4/BANK4的数据可以在主数据线MIO47W(例如，主数据线520和/或522)上提供。在时间T6或其前后，至少部分响应于接收到写命令W4，列解码器可以提供与写命令W4相关联的列选择信号CS，直到时间T7或其前后。至少部分响应于列选择信号CS，可以将数据从主数据线MIO47W驱动到子放大器600和/或128、到读出放大器128、到存储体BK4/BANK4的存储单元。在时间T8或其前后，CWAE_BK47信号可以转换到非激活状态(例如，低)，这可以禁用写驱动器524和526。
如时序图700所示，半导体存储装置可以接收附加的写命令。对BK0-3/BANK0-3的写操作可以以类似于响应写命令W0执行的写操作的方式执行，对BK4-7/BANK4-7的写操作可以以类似于响应写命令W4执行的写操作的方式执行。
在时间T9或其前后，命令解码器可以接收读命令R0。读命令R0可以指示要从存储器阵列的存储体BK0/BANK0读取数据。在时间T10或其前后，CWAE_BK03可以转换到非激活状态，这可以禁用写驱动器510、512。在时间T11或其前后，至少部分响应于读命令R0，列解码器可以提供与读命令R0相关联的列选择信号CS。至少部分响应于列选择信号CS，在时间T12或其前后，存储体BK0/BANK0的存储单元的数据可以在主数据线MIO(例如，主数据线506和/或508)上提供。
同样在时间T12或其前后，命令解码器可以接收读命令R4。读命令R4可以指示要从存储器阵列的存储体BK4/BANK4读取数据。在时间T13或其前后，列选择信号CS可以转换到非激活状态。在时间T14或其前后，数据放大器使能信号CDAE可以转换到激活状态(例如，高)。CDAE信号可以使能数据放大器514，该数据放大器可以放大从主数据线506、508接收到的数据，并将存储体BK0/BANK0的读数据提供给全局数据总线。在时间T15或其前后，CDAE信号可以返回到非激活状态(例如，低)，这可以禁用数据放大器514。在时间T16或其前后，至少部分响应于读命令R4，可以提供与读命令R4相关联的列选择信号CS。至少部分响应于命令信号CS，可以将存储体BK4/BANK4的存储单元的数据在时间T17或其前后在主数据线MIO上提供。在时间T18或其前后，数据放大器使能信号CDAE可以转换到激活状态。CDAE信号可以使能数据放大器514，该数据放大器可以放大从主数据线506、508接收的数据，并将存储体BK4/BANK4的读数据提供给全局数据总线。在时间T19或其前后，CDAE信号可以返回到非激活状态，这可以禁用数据放大器514。
如时序图700所示，半导体存储装置可以接收附加的读命令。读操作可以以类似于响应于读命令R0和R4而执行的读操作的方式来执行。
如时序图700所示，一组(例如，子集)存储体的写操作使用不同的主数据线，并激活与另一组存储体不同的写驱动器使能信号，这与时序图400所示不同，后者对所有写操作使用同一写驱动器使能信号和主数据线。在图7所示的示例中，存储体BK0-3/BANK0-3的写操作使用主数据线MIO并激活写驱动器使能信号CWAE_BK03，而存储体BK4-7/BANK4-7的写操作使用主数据线MIO47W并激活写驱动器使能信号CWAE_BK47。然而，类似于时序图400中所示，所有存储体的读操作使用同一主数据线并激活同一数据放大器使能信号。例如，如图7所示，存储体BK0-7/BANK0-7的读操作使用同一主数据线MIO。
图8是根据本公开的实施例的半导体存储装置的一部分的框图。在一些实施例中，半导体存储装置800可以包含在半导体存储装置100中。半导体存储装置800可以包含存储器阵列802，该存储器阵列包含多个存储体BK0-7。在一些实施例中，存储器阵列802可以包含在存储器阵列118中。存储器阵列802可以通过主数据线806、808、820和822耦合到读/写放大器804。在一些实施例中，读/写放大器可以包含在读/写放大器120中。读/写放大器804可以包含写驱动器810、812、824和826，每条主数据线806、808、820、822一个写驱动器。在一些实施例中，半导体存储装置800的主数据线806、808、820、822和写驱动器810、812、824、826可以在写操作期间执行与半导体装置500中的对应组件基本相同的操作。在一些实施例中，屏蔽线816和818可以与屏蔽线516和518基本相同。因此，没有参考图8提供这些组件的详细描述。
在一些实施例中，耦合到存储体的子集的主数据线可以在读操作期间从存储器阵列接收数据，而不仅仅是在写操作期间提供数据。例如，主数据线820和822可以耦合到存储体BK4-7。在读操作期间，主数据线820和822可以从存储体BK4-7的部分接收数据，并将读数据提供给读/写放大器804，而不是主数据线806和808。将主数据线820和822用于读操作可以为至少一些读操作提供电流消耗降低。
在一些实施例中，数据读出放大器814可以由两条或更多条主数据线共享。例如，如图8所示，主数据线806和820可以共享数据读出放大器814，主数据线808和822可以共享数据读出放大器814。在一些实施例中，读/写放大器804可以包含选择电路828，以选择性地将主数据线耦合到数据读出放大器814。在图8所示的示例中，对于每个数据读出放大器814，选择电路828可以包含用于选择性地将主数据线806、808耦合到数据读出放大器814和使其去耦的开关830，和用于选择性地将主数据线820、822耦合到数据读出放大器814和使其去耦的开关832。更一般地，开关830可以选择性地耦合和去耦耦合到存储器阵列802的存储体BK0-7的至少一个子集的主数据线，开关832可以选择性地耦合和去耦耦合到存储体BK0-7的另一个子集的主数据线。在图8所示的示例中，主数据线806、808至少耦合到存储体BK0-3，主数据线820、822耦合到存储体BK4-7。开关830可以由控制信号CDAESEL_BK03控制，开关832可以由控制信号CDAESEL_BK47控制。在一些实施例中，控制信号可以由命令解码器(诸如命令解码器106)和/或列解码器(诸如列解码器110)提供。
在对应于存储体BK0-3的地址的读操作期间，控制信号CDAESEL_BK03可以处于激活状态。响应于激活状态，开关830可以将主数据线806和/或主数据线808耦合到数据读出放大器814。控制信号CDAESEL_BK47可以处于非激活状态。响应于非激活状态，开关832可以将主数据线820和822从数据读出放大器814去耦。读数据可以经由主数据线806和/或808从存储体BK0-3提供给数据读出放大器814。
在对应于存储体BK4-7的地址的读操作期间，控制信号CDAESEL_BK03可以处于非激活状态。响应于非激活状态，开关830可以将主数据线806和808从数据读出放大器814去耦。控制信号CDAESEL_BK47可以处于激活状态。响应于激活状态，开关832可以将主数据线820和/或822耦合到数据读出放大器814。读数据可以经由主数据线820和/或822从存储体BK4-7提供给数据读出放大器814。
尽管图8中的示例示出了包含开关830和832的选择电路828，但是在其它实施例中，选择电路828可以包含基于控制信号的状态选择性地在主数据线806和820(主数据线808和822)之间切换的单个开关。也可以使用用于选择性耦合/去耦到数据读出放大器的主数据线的其它合适的控制逻辑。
在半导体存储装置800中，当主数据线820和822用于读操作和写操作两者时，在一些实施例中，半导体存储装置可以包含子放大器300而不是子放大器600，因为存储体向同一主数据线提供数据和从同一主数据线接收数据。因此，在一些实施例中，半导体存储装置800的子放大器可以具有比半导体存储装置500的子放大器更小的布局面积。然而，在一些实施例中，与半导体存储装置200和/或半导体存储装置500相比，控制逻辑828可以增加半导体存储装置800的布局要求。在一些应用中，对于读操作和写操作中的至少一些来说，降低电流消耗的优点可以胜过布局面积增加的缺点。
图9是根据本公开的实施例在存储操作期间半导体存储装置内的各种信号的时序图。在读操作和写操作期间，半导体装置100和/或半导体存储装置800内的信号状态可以反映在时序图900中，并且将参考图1和8描述时序图900的信号。然而，时序图900可以反映除了图1和8所示的特定存储装置之外的其它存储装置的操作。
时序图900的第一行示出了时钟信号(CLK)。在一些示例中，时钟信号可以是由内部时钟发生器(诸如内部时钟发生器114)生成的内部时钟信号。时序图900的第二行示出了命令(CMD)。在一些示例中，命令CMD可以由命令解码器(诸如命令解码器106)接收。在一些示例中，命令CMD可以由另一个装置(诸如存储控制器(未示出))提供给存储装置。时序图900的第三行示出了由列解码器(诸如列解码器110)提供的列选择信号(CS)。列选择信号CS可以响应于命令解码器接收到命令CMD而发出。在一些实施例中，命令解码器可以向列解码器提供与命令CMD相关联的信号(例如，内部命令)，并且可以至少部分响应于命令解码器提供的信号来提供列选择信号CS。时序图900的第四行示出了写驱动器使能信号(CWAE_BK03)的状态。写驱动器使能信号CWAE_BK03可以提供给耦合到主数据线的写驱动器(诸如写驱动器810和812)，该主数据线耦合到存储器阵列的所有存储体。时序图900的第五行示出了写驱动器使能信号(CWAE_BK47)的状态。写驱动器使能信号CWAE_BK47可以提供给耦合到主数据线的写驱动器(诸如写驱动器824和826)，该主数据线耦合到存储器阵列的存储体的子集。时序图900的第六行示出了耦合到存储器阵列的至少一些存储体的主数据线(MIO03)(诸如主数据线806和808)的状态。时序图900的第七行示出了耦合到存储器阵列的存储体子集(诸如主数据线820和822)的主数据线(MIO47)的状态。时序图900的第八行示出了数据放大器使能信号(CDAE)的状态，其可以使能数据读出放大器，诸如数据读出放大器814。时序图900的最后几行示出了开关控制信号CDAESEL_BK03和CDAESEL_BK47的状态，该信号提供给用于在读操作期间选择性地将主数据线耦合到数据读出放大器的开关，诸如开关830和832。在一些实施例中，使能信号CWAE_BK03、CWAE_BK47和/或CDAE和/或控制信号CDAESEL_BK03和/或CDAESEL_BK47可以由命令控制器和/或列解码器提供。
在时间T0或其前后，半导体存储装置(例如，半导体装置100和/或800)可以接收写命令W0。在一些示例中，写命令W0可以由命令解码器106从外部装置(诸如存储器控制器)接收。写命令W0可以指示要将数据写入存储器阵列802的存储体BK0(和/或存储器阵列118的存储体BK0)。至少部分响应于写命令W0，写驱动使能信号CWAE_BK03可以在时间T1或其前后从非激活(例如，低)状态转换到激活(例如，高)状态。激活CWAE_BK03信号可以使能写驱动器810和/或812，来驱动主数据线806和/或808上的数据。同样在时间T1或其前后，要写入存储体BK0/BANK0的数据可以在主数据线MIO上提供。在T2时间或其前后，至少部分响应于接收到写命令W0，列解码器可以提供与写命令W0相关联的列选择信号CS。至少部分响应于列选择信号CS，可以将数据从主数据线806和/或808驱动到子放大器(例如，子放大器300和/或子放大器128)、到读出放大器126、到存储体BK0/BANK0的存储单元。
在时间T3或其前后，半导体存储装置可以接收写命令W4。写命令W4可以指示要将数据写入存储器阵列的存储体BK4/BANK4。在T4时间或其前后，列选择信号CS可以转换到非激活状态。至少部分响应于写命令W4，写驱动使能信号CWAE_BK47可以转换到激活状态，并且CWAE_BK03可以转换到非激活状态。激活CWAE_BK47信号可以使能写驱动器824、826，去激活CWAE_BK03信号可以禁用写驱动器810、812。在时间T5或其前后，要写入存储体BK4/BANK4的数据可以在主数据线MIO47W(例如，主数据线820和/或822)上提供。在时间T6或其前后，至少部分响应于接收到写命令W4，列解码器可以提供与写命令W4相关联的列选择信号CS，直到时间T7或其前后。至少部分响应于列选择信号CS，可以将数据从主数据线MIO47W驱动到子放大器300和/或128、到读出放大器126、到存储体BK4/BANK4的存储单元。在时间T8或其前后，CWAE_BK47信号可以转换到非激活状态(例如，低)，这可以禁用写驱动器824和826。
如时序图900所示，半导体存储装置可以接收附加的写命令。对BK0-3/BANK0-3的写操作可以以类似于响应写命令W0执行的写操作的方式执行，对BK4-7/BANK4-7的写操作可以以类似于响应写命令W4执行的写操作的方式执行。
在时间T9或其前后，命令解码器可以接收读命令R0。读命令R0可以指示要从存储器阵列的存储体BK0/BANK0读取数据。在时间T10或其前后，CWAE_BK03可以转换到非激活状态，这可以禁用写驱动器810、812。在时间T11或其前后，至少部分响应于读命令R0，列解码器可以提供与读命令R0相关联的列选择信号CS。同样在时间T11或其前后，开关控制信号CDAESEL_BK03可以转换到激活状态(例如，高)。激活CDAESEL_BK03信号可以导致开关(例如，开关830)和/或其它控制逻辑将主数据线806和/或808耦合到数据读出放大器814。至少部分响应于列选择信号CS，在时间T12或其前后，存储体BK0/BANK0的存储单元的数据可以在主数据线MIO(例如，主数据线806和/或808)上提供。
同样在时间T12或其前后，命令解码器可以接收读命令R4。读命令R4可以指示要从存储器阵列的存储体BK4/BANK4读取数据。在时间T13或其前后，列选择信号CS可以转换到非激活状态。在时间T14或其前后，数据放大器使能信号CDAE可以转换到激活状态(例如，高)。CDAE信号可以使能数据放大器814，该数据放大器可以放大从主数据线806、808接收到的数据，并将存储体BK0/BANK0的读数据提供给全局数据总线。在时间T15或其前后，CDAE信号可以返回到非激活状态(例如，低)，这可以禁用数据放大器814。在T16或其前后，至少部分响应于读命令R4，可以提供与读命令R4相关联的列选择信号CS。至少部分响应于列选择信号CS，CDAESEL_BK03可以转换到非激活(例如，低)状态，这可以导致开关或其它逻辑电路系统在时间T16或其前后将主数据线806和/或808从数据读出放大器814去耦。此外，至少部分响应于列选择信号CS，在时间T16或其前后，开关控制信号CDAESEL_BK47可以从非激活状态转换到激活状态，这可以导致开关(例如，开关832)或其它逻辑电路系统将主数据线820和/或822耦合到数据读出放大器814。进一步地，至少部分响应于列选择信号CS，可以将存储体BK4/BANK4的存储单元的数据在时间T17或其前后在主数据线MIO上提供。在时间T18或其前后，列选择信号CS可以转换到非激活状态。在时间T19或其前后，数据放大器使能信号CDAE可以转换到激活状态。CDAE信号可以使能数据放大器814，该数据放大器可以放大从主数据线820、822接收到的数据，并将存储体BK4/BANK4的读数据提供给全局数据总线。在时间T20或其前后，CDAE信号可以返回到非激活状态，这可以禁用数据放大器814。在时间T21或其前后，CDAESEL_BK47信号可以转换到非激活状态，这可以导致主数据线520和/或522从数据读出放大器814去耦。
如时序图900所示，半导体存储装置可以接收附加的读命令。存储体BK0-3/BANK0-3的读操作可以以类似于响应读命令R0执行的读操作的方式执行，存储体BK4-7/BANK4-7的读操作可以以类似于响应读命令R4执行的读操作的方式执行。
如时序图900所示，类似于时序图700，一组存储体的写操作使用不同的主数据线，并且与另一组存储体的写操作相比，激活不同的写驱动器使能信号。在图9所示的示例中，存储体BK0-3/BANK0-3的写操作使用主数据线MIO03并激活写驱动器使能信号CWAE_BK03，而存储体BK4-7/BANK4-7的写操作使用主数据线MIO47并激活写驱动器使能信号CWAE_BK47。当所有存储体的读操作激活同一数据放大器使能信号时，附加的控制信号用于将不同的主数据线耦合到数据放大器使能信号。一组存储体的读操作与另一组存储体的读操作激活不同的控制信号。在图9所示的示例中，存储体BK0-3/BANK0-3的读操作激活开关控制信号CDAESEL_BK03，而存储体BK4-7/BANK4-7的读操作激活开关控制信号CDAESEL_BK47。
因此，在比较图9和7与图4时，在一些实施例中，与所有存储体使用同一主数据线进行读操作和写操作时相比，不同存储体使用单独的主数据线进行读取和/或写操作可以使用更多的使能信号和/或控制信号。然而，在一些应用中，附加信号线的缺点和提供附加信号的电流要求仍可能被减少至少一些读操作和/或写操作的电流消耗的优点所抵消。
如本文所公开的，单独的主数据线可以用于向存储器阵列的不同存储体提供数据，用于写操作和/或读操作。在一些应用中，不同的存储体使用不同的主数据线可以减少存储操作期间的存储器电流消耗。
当然，应当理解，根据本系统、装置和方法，本文描述的示例、实施例或过程中的任何一个可以与一或多个其它示例、实施例和/或过程相结合，或者在分离的装置或装置部分之间被分离和/或执行。
最后，上述讨论仅旨在说明本发明的设备、系统和方法，而不应被解释为将所附权利要求限制于任何特定实施例或实施例组。因此，尽管已经参考示例性实施例具体详细地描述了本发明的设备、系统和方法，但是还应当理解，本领域的普通技术人员可以设计出许多修改和替代实施例，而不脱离如在随后的权利要求中阐述的本发明的更宽和预期的精神和范围。因此，说明书和附图被认为是说明性的，并不旨在限制所附权利要求的范围。

Claims (20)

1.一种设备，包括：
存储器阵列，所述存储器阵列包括多个存储体；
第一多条主数据线，所述第一多条主数据线至少耦合到所述多个存储体的第一子集，并且配置为接收读数据并向所述多个存储体的所述第一子集提供写数据；以及
第二多条主数据线，所述第二多条主数据线耦合到所述多个存储体的第二子集并且配置为向所述多个存储体的所述第二子集提供写数据，其中所述第二多条主数据线的长度小于所述第一多条主数据线的长度。
2.根据权利要求1所述的设备，其中所述第一多条主数据线进一步耦合到所述多个存储体的所述第二子集，并且配置为从所述多个存储体的所述第二子集接收读数据。
3.根据权利要求1所述的设备，其中所述第二多条主数据线进一步配置为从所述多个存储体的所述第二子集接收读数据。
4.根据权利要求3所述的设备，进一步包括选择电路，所述选择电路配置为选择性地将所述第一多条主数据线中的各条主数据线和所述第二多条主数据线中的各条主数据线耦合到多个数据读出放大器中的对应数据读出放大器。
5.根据权利要求1所述的设备，进一步包括：
第一多个写驱动器，所述第一多个写驱动器耦合到所述第一多条主数据线并且由第一写使能信号使能；和
第二多个写驱动器，所述第二多个写驱动器耦合到所述第二多条主数据线并且由第二写使能信号使能。
6.根据权利要求1所述的设备，其中所述第一多条主数据线中的各条主数据线和所述第二多条主数据线中的各条主数据线在所述存储器阵列之上以交替模式布置。
7.根据权利要求6所述的设备，其中所述设备进一步包括与在所述多个存储体的所述第一子集之上延伸的所述第二多条主数据线对准的屏蔽线。
8.一种设备，包括：
存储器阵列，所述存储器阵列包括多个存储体；
第一多条主数据线，所述第一多条主数据线耦合到所述多个存储体，并且配置为从所述多个存储体接收读数据；以及
第二多条主数据线，所述第二多条主数据线耦合到所述多个存储体的子集，并且配置为向所述多个存储体的所述子集提供写数据。
9.根据权利要求8所述的设备，其中所述第一多条主数据线进一步配置为向所述多个存储体的剩余集合提供所述写数据，其中所述多个存储体的所述剩余集合不包括所述多个存储体的所述子集。
10.根据权利要求9所述的设备，进一步包括耦合到所述第一多条主数据线和所述第二多条主数据线的读/写放大器，其中所述多个存储体的所述剩余集合比所述多个存储体的所述子集离所述读/写放大器更远。
11.根据权利要求8所述的设备，进一步包括多条局部数据线和耦合在所述多条局部数据线与所述第一多条主数据线和所述第二多条主数据线之间的所述多个子放大器，其中所述子放大器中的每一个包括：
第一晶体管，所述第一晶体管具有耦合到所述多条局部数据线中的局部数据线的第一节点和耦合到所述第二多条主数据线中的主数据线的第二节点；以及
第二晶体管，所述第二晶体管具有耦合到所述第一多条主数据线中的主数据线的第一节点和耦合到第三晶体管的第二节点。
12.根据权利要求11所述的设备，其中所述多条局部数据线向所述多个存储体的所述子集提供所述写数据和从所述子集提供读数据。
13.根据权利要求11所述的设备，其中所述子放大器配置为在读取操作期间将所述第一多条主数据线中的所述主数据线耦合到所述局部数据线，并且在写入操作期间将所述第二多条主数据线中的所述主数据线耦合到所述局部数据线。
14.一种设备，包括：
存储器阵列，所述存储器阵列包括多个存储体；
第一多条主数据线，所述第一多条主数据线耦合到所述多个存储体的第一子集，并且配置为从所述多个存储体的所述第一子集接收读数据，并向所述多个存储体的所述第一子集提供写数据；
第二多条主数据线，所述第二多条主数据线耦合到所述多个存储体的第二子集，并且配置为从所述多个存储体的所述第二子集接收读数据，并向所述多个存储体的所述第二子集提供写数据，其中所述多个存储体的所述第一子集和所述多个存储体的所述第二子集互斥；以及
选择电路，所述选择电路配置为选择性地将所述第一多条主数据线中的各条主数据线和所述第二多条主数据线中的各条主数据线耦合到多个数据读出放大器中的对应数据读出放大器，其中所述多个数据读出放大器中的各数据读出放大器由所述第一多条主数据线中的至少一条和所述第二多条主数据线中的至少一条共享。
15.根据权利要求14所述的设备，其中所述选择电路包括第一多个开关和第二多个开关，所述第一多个开关配置为选择性地将所述第一多条主数据线中的各条主数据线耦合到所述多个数据读出放大器中的所述对应数据读出放大器，所述第二多个开关配置为选择性地将所述第二多条主数据线耦合到所述多个数据读出放大器中的所述对应数据读出放大器。
16.根据权利要求15所述的设备，其中所述第一多个开关由第一控制信号控制，并且所述第二多个开关由第二控制信号控制。
17.根据权利要求14所述的设备，其中所述选择电路包括多个开关，所述多个开关配置为在读取操作期间选择性地将所述第一多条主数据线中的各条主数据线或所述第二多条主数据线中的各条主数据线耦合到所述多个数据读出放大器中的所述对应数据读出放大器。
18.根据权利要求14所述的设备，进一步包括：
第一多个写驱动器，所述第一多个写驱动器耦合到所述第一多条主数据线并且由第一写使能信号使能；和
第二多个写驱动器，所述第二多个写驱动器耦合到所述第二多条主数据线并且由第二写使能信号使能。
19.根据权利要求14所述的设备，进一步包括在所述多个存储体的所述第一子集之上延伸并且与所述第二多条主数据线对准的多条屏蔽线。
20.根据权利要求19所述的设备，其中所述多条屏蔽线和所述第二多条主数据线与所述第一多条主数据线以交替模式布置。
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