JPH05234377A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリセルアレイを区分してなる一のブロッ
クを、更に複数に区分して構成されたマットにおいて、
同時に複数のデータを処理する際のデータ転送を高速化
する。 【構成】 一のブロックを構成する複数の半導体メモリ
のマット１〜４を相互の間に所定の間隔を隔てて並列配
置し、各マット１〜４間及びマット１，４の両外側にI/
O 線対11〜15及びセンスアンプを配設し、I/O 線対11〜
15のうち、ブロックの両端に位置するI/O 線対11,15 及
び12の各一端部はリード・ライトアンプ21,22,25を介在
させてデータ線31に、他のI/O 線対13,14 の各一端部は
リード・ライトアンプ23,24 を介在させてデータ線32に
接続し、またI/O 線対11〜15のうちI/O 線対12〜14の他
端部はシェアードされたセンスアンプ及びビット線対を
介して両隣のマット１〜４のメモリセルに、更にI/O 線
対11,15 の他端部はセンスアンプ及びビット線対を介し
てマット１，４のメモリセルに夫々接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はリード・ライトアンプと
データ線間のデータ転送の高速化を可能とした半導体記
憶装置に関する。

【０００２】

【従来の技術】図１は従来における半導体メモリーのブ
ロックで２個のデータ処理が同時的に行えるようにした
半導体記憶装置の一ブロック分における半導体メモリの
マット，リード・ライトアンプ及びデータ線の配置及び
相互の接続態様を示すブロック図であり、図中１〜４は
半導体メモリのマット、11a,11b 〜14b はI/O 線対、21
〜25はリード・ライトアンプ、31,32 はデータ線を示し
ている。

【０００３】一ブロックは４個のマット１〜４からな
り、各マット１〜４間には各２対のI/O 線11b,12a 、12
b 〜13b,14a が、またマット１，４の外側には各一対の
I/0 線11a,14b が配設されている。各I/0 線対11a,14b
の一端部は一対毎に各リード・ライトアンプ21a 〜24b
を介在させてデータ線31又は32に接続され、また各I/0
線対21a 〜24b の他端部は図示しないセンスアンプを介
在させてビット線に接続されている。各マット１〜４の
センスアンプは図面には表われていないが、各マット１
〜４の両側に、ビット線対毎に左，右交互に分配設置さ
れており、ビット線対を介在させて各マット１〜４を構
成するメモリセル列に接続されている。

【０００４】次にこのような半導体記憶装置の動作につ
いて説明する。一のブロックで２つのデータを同時的に
処理する場合、先ずマット１〜４のうちのマット１，３
又は２，４が同時的に活性化される。いま例えばマット
１，３が活性化されたものとすると、マット１に繋がる
リード・ライトアンプ21a 又は21b 、マット３に繋がる
リード・ライトアンプ23a 又は23b が活性化される。マ
ット１のデータはI/O線対11a 又は11b 、リード・ライ
トアンプ21a 又は21b を介してデータ線31に、またマッ
ト３のデータはI/O 線対13a 又は13b 、リード・ライト
アンプ23a 又は23b 、データ線32を通じて読み出され、
転送される。データを書込む場合は前記と逆の経路をた
どって行われる。

【０００５】一方マット２，４が活性化された場合も同
様であり、マット２のデータはI/O線対12a 又は12b 、
リード・ライトアンプ22a 又は22b 、データ線31を通じ
て読み出され、またマット４のデータはI/O 線対14a 又
は14b 、リード・ライトアンプ24a 又は24b 、データ線
32を通じて読み出される。データを書込む場合は前記と
逆の経路をたどって行われる。

【０００６】ところでこのような半導体記憶装置にあっ
ては、各マットのセンスアンプは夫々のマット１〜４の
両側にビット線対毎に交互に分配設置されているためセ
ンスアンプの数が多く、基板上における占有スペースが
広くなるという問題がある。このため、近年にあっては
マット１〜４間に位置するセンスアンプを両隣のマット
１〜４について兼用構造とし、必要に応じて両側のいず
れかのマットを選択してデータの読出し、書込み等の処
理を行なう、所謂シェアード構造が採用されている。

【０００７】図２は従来におけるシェアード構造を採用
した一ブロック分のマット、I/O 線対、リード・ライト
アンプ及びデータ線の配置及び相互の接続態様を示すブ
ロック図であり、図中１〜４は半導体メモリのマット、
11〜15はI/O 線、21〜25はリード・ライトアンプ、31,3
2 はデータ線を示している。各マット１，２、２，３、
３，４夫々の間には両側のマット１〜４に兼用されるI/
O 線対12,13,14が、またマット１，４の両外側にはマッ
ト１，４夫々にのみ使用されるI/O 線対11,15 が設けら
れると共に、図には示していないがセンスアンプも設け
られている。

【０００８】マット１〜４に対するセンスアンプはその
メモリセルに繋がるビット線対毎に各マット１〜４の
左，右に交互に配設され、しかもマット１〜４間に配設
されているセンスアンプは両隣のマット１，２、２，
３、３，４に兼用される、所謂シェアードされた構造と
なっていいる。

【０００９】各I/O 線対11,12 の一端部は夫々リード・
ライトアンプ21,22 を介在させてデータ線31に、また各
I/O 線対14,15 の一端部は夫々リード・ライトアンプ2
4,25を介在させてデータ線32に、更にI/O 線対13の一端
部はリード・ライトアンプ23及びスイッチ (図示せず)
を介在させてデータ線31又は32に対し選択的に、夫々接
続されている。

【００１０】またI/O 線対12〜14の各他端部は夫々図示
しないシェアードされたセンスアンプ, ビット線対を介
在させてマット１，２、２，３、３，４のメモリセルに
選択的に接続され、またI/O 線対11,15 の他端部は同じ
く図示しない交互配置されたセンスアンプ、ビット線対
を介在させてマット１，４のメモリセルに接続されてい
る。

【００１１】次にこのような従来の半導体記憶装置の動
作について説明する。前述の場合と同様にマット１，３
又は２，４が同時的に活性化されるが、いま例えばマッ
ト１，３が活性化された場合にはリード・ライトアンプ
21又は22、23又は24が活性化される。

【００１２】リード・ライトアンプ21,23 が活性化され
たときはリード・ライトアンプ23は図示しないスイッチ
手段にてデータ線32に接続され、これによってマット１
のデータはビット線, センスアンプ, リード・ライトア
ンプ21，データ線31を通じて、又マット３のデータは同
じくビット線，センスアンプ，リード・ライトアンプ2
3，データ線32を通じて夫々読出される。データを書込
む場合は前記と逆の経路をたどって行われる。

【００１３】一方、マット２，４が活性化され、これに
伴ってリード・ライトアンプ23，25が活性化された場合
には、リード・ライトアンプ23はスイッチ手段によって
データ線31に接続され、これによってマット２のデータ
はビット線，センスアンプ，リード・ライトアンプ23,
データ線31を通じて、またマット４のデータはビット
線，センスアンプ，リード・ライトアンプ25，データ線
32を通じて夫々読出される。データの書込み動作は前記
と逆の経路を通じて行われる。

【００１４】

【発明が解決しようとする課題】ところで上述した図２
に示す如き従来装置にあっては、一のブロックにおける
中央に位置するリード・ライトアンプ23はデータ相互の
干渉を避けるためにスイッチ手段によりデータ線31又は
32のいずれかに接続を切換える必要があって、構成が複
雑となり、またデータの伝送速度は時間的遅れの大きい
スイッチ手段の切換え時間に依存することとなって、全
体のデータ伝送速度も遅くなるという問題があった。本
発明はかかる事情に鑑みなされたものであって、その目
的とするところはI/O 線対をデータ線に対し切換え接続
する必要をなくし、データ伝送速度の向上が図れるよう
にした半導体記憶装置を提供するにある。

【００１５】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、相互の間に所定の間隔を隔てて並列配置された
複数のメモリ領域と、各メモリ領域の両側に各メモリ領
域のメモリセルに接続されたビット線対毎に交互配置さ
れ、相隣する両メモリ領域に対してシェアードされたセ
ンスアンプと、各メモリ領域間及び配列方向の両端に位
置するメモリ領域の外側に夫々配設されたI/O 線対と、
各I/O 線対に接続されたリード・ライトアンプと、該リ
ード・ライトアンプを介在させて前記各I/O 線対と接続
される複数のデータ線とを備える半導体記憶装置におい
て、前記メモリ領域の配列方向における両端に位置する
各I/O 線対は同じデータ線に接続したことを特徴とす
る。

【００１６】

【作用】本発明にあっては、複数に区分されて相互の間
に所定の間隔にて並列配置された半導体メモリ領域であ
って、その配列方向の両端に位置する半導体メモリ領域
の外側に配設されたI/0 線を同じデータ線に接続するこ
ととしたから、これら複数の半導体メモリ領域に対し同
時的に複数のデータを処理する際にもI/0 線を異なるデ
ータ線に繋ぎ変えるためのスイッチ手段が不要となり、
構成が簡略化されることは勿論、スイッチ手段によるデ
ータの遅れが解消されデータ伝送速度を向上させ得る。

【００１７】

【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図３は本発明に係る半導体記憶装置
の一のブロックにおけるマット, リード・ライトアンプ
及びデータ線の配置及び相互の接続態様を示すブロック
図であり、図中１〜４はマット、11〜15はI/O 線対、21
〜25はリード・ライトアンプ、31,32 はデータ線を示し
ている。

【００１８】各マット１〜４は１のメモリセルアレイを
複数のブロックに分割し、更に各ブロックを夫々複数の
領域に分割したものであり、相互の間に所定の間隔を隔
てて一直線状に並列配置されている。各マット１，２、
２，３、３，４間及び並列方向における両側のマット
１，４の両外側には夫々I/O 線対11〜15及び図示しない
センスアンプが配設されている。各マット１〜４に対す
るセンスアンプはそのメモリセルに繋がるビット線対毎
に各マット１〜４の左，右に交互に分配設置され、しか
もマット１〜４間に配設されているセンスアンプは両隣
のマット１，２、２，３、３，４に兼用される、所謂シ
ェアード構造となっている。

【００１９】各I/O 線対11,12 及び25の一端部はデータ
線31に、また各I/O 線対13,14 の一端部はデータ線32に
夫々接続され、これによって一のブロックを構成するマ
ット１〜４に連なるI/O 線対11〜15のうち、マット１〜
４の配列方向における両端部に位置するI/O 線対11,15
は同じデータ線31に接続された態様となっている。一方
I/O 線対12〜14の他端部はシェアードされたセンスアン
プ, ビット線対を介在させて両隣りの各マット１〜４を
構成するメモリセル列に接続され、またI/O 線対11,15
の他端部はセンスアンプ, ビット線対を介在させて各片
側のマット１，４を構成するメモリセル列に接続されて
いる。

【００２０】次にこのような本発明装置の動作について
説明する。従来の場合と同様に一のブロックで、例えば
２個のデータを処理する場合についてみると、マット１
〜４のうち、マット１，３又は２，４のいずれかの組が
同時的に活性化される。

【００２１】いま、例えばマット１，３が活性化された
場合、これに伴ってリード・ライトアンプ21又は22、リ
ード・ライトアンプ23又は24のいずれか各一方が活性化
される。各マット１〜４が夫々実質的に同じ構造である
場合は、リード・ライトアンプ21,23 、リード・ライト
アンプ22,24 の組が活性化されるから、いまリード・ラ
イトアンプ21,23 が活性化されたとすると、マット１に
おけるメモリセルのデータはビット線対、センスアン
プ，I/O 線対11, リード・ライトアンプ21及びデータ線
31を通じて、またマット３のデータはビット線対，シェ
アードされたセンスアンプ，I/O 線対13、リード・ライ
トアンプ23及びデータ線32を通じて夫々読出され、また
この経路を逆に沿ってデータの書込みが行われる。リー
ド・ライトアンプ22, 24が活性化された場合も実質的に
同じである。

【００２２】一方、マット２，４が活性化された場合に
はこれに対応してリード・ライトアンプ22又は23、リー
ド・ライトアンプ24又は25のいずれか各一方が活性化さ
れる。いまリード・ライトアンプ22,24 の組が活性化さ
れたとすると、マット２におけるメモリセルのデータは
同じくビット線対、シェアードされたセンスアンプ、I/
O 線対12、リード・ライトアンプ22及びデータ線31を通
じて、またマット４におけるメモリセルのデータは同じ
くビット線対、シェアードされたセンスアンプ、I/O 線
対14、リード・ライトアンプ24及びデータ線32を通じて
夫々データが読み出され、伝送される。またこの経路を
逆に沿ってデータの書込みが行われる。リード・ライト
アンプ23,25 が活性化された場合はマット２のデータは
データ線32を、またマット４のデータはデータ線31を通
じて夫々読み出され伝送される。

【００２３】各マット１〜４が実質的に同じであり、ま
たビット線対、センスアンプが同じ配置であるとすれ
ば、マット２，３が活性化されたときはリード・ライト
アンプ22,23 の組又はリード・ライトアンプ22,24 の組
が同時的に活性化され、一方マット２，４が活性化され
たときはこれに従ってリード・ライトアンプ22,24 の
組、又はリード・ライトアンプ23,25 の組が夫々活性化
されることからデータの一方はデータ線31を通じて、デ
ータの他方はデータ線32を通じて読み出され、また書込
まれることとなってデータが相互に干渉することはな
い。

【００２４】図４(a) は本発明に係る半導体記憶装置の
接続態様を示す概念図、図４(b) は従来装置の接続態様
を示す概念図であり、破線は図１に示す従来装置の、ま
た太字線は図２に示す従来装置の各接続態様を示してい
る。図中21〜25、21a 〜24bは夫々リード・ライトアン
プ、31,32 はデータ線をである。

【００２５】図４(b) から明らかな如く図１に示す従来
装置では相隣するリード・ライトアンプ21a,24b が、ま
た図２に示す従来装置では相隣するリート・ライトアン
プ21,25 が夫々異なるデータ線31,32 に接続されるた
め、これらのセンスアンプをシェアード構造とした場合
を想定するとスイッチ手段を設けてデータ線31又は32に
接続を切り換える必要が生じる。

【００２６】これに対し図４(a) に示す本発明装置では
同じループ状接続を想定した場合、相隣するマットのリ
ード・ライトアンプ21,25 が同じデータ線31に接続され
ることとなり、センスアンプをシェアード構造とし、単
一のリード・ライトアンプとした場合を想定したとして
もスイッチ手段を必要としないことが解る。

【００２７】なお上述の実施例は一ブロックが４個の半
導体メモリのマットで構成される場合について説明した
が、何らこれに限るものではなく、例えば８個，16個の
マットで構成される場合についても適用可能である。例
えば８個のマットで構成される場合はブロックの一端側
から４個のリード・ライトアンプはデータ線31に、また
これに続く４個のリード・ライトアンプはデータ線32
に、そしてブロックの他端側に位置するリード・ライト
アンプはデータ線31に接続すればよい。

【００２８】また実施例にあっては一のブロックを構成
する２つのマットを同時的に活性化する構成を説明した
が、例えば４本のデータ線と８個のマットを組合わせ、
４個のマットを同時的に活性化する場合にも適用可能な
ことは言うまでもない。

【００２９】

【発明の効果】以上の如く本発明装置にあっては配列さ
れた複数のメモリ領域の配列方向における両端に位置す
る各メモリ領域の外側に設けたI/O 線対を、同じデータ
線に接続することとしたから、スイッチ手段を設けるこ
となく、複数のマットを同時的に活性化してデータ処理
することが可能となり、データ処理の高速化が図れる等
本発明は優れた効果を奏するものである。

【図面の簡単な説明】

【図１】従来の半導体記憶装置におけるメモリセルアレ
イを構成する一のブロックのマット, リード・ライトア
ンプ. データ線相互の配置及び相互の接続態様を示すブ
ロック図である。

【図２】従来の他半導体記憶装置におけるメモリセルア
レイを構成する一のブロックのマット, リード・ライト
アンプ. データ線相互の配置及び相互の接続態様を示す
ブロック図である。

【図３】本発明に係る半導体記憶装置におけるメモリセ
ルアレイを構成する一のブロックのマット, リード・ラ
イトアンプ. データ線相互の配置及び相互の接続態様を
示すブロック図である。

【図４】本発明に係る半導体記憶装置と従来装置とにお
ける一のブロックのデータ線をループ接続したと想定し
た場合の概念図である。

【符号の説明】

１〜４ 半導体メモリのマット 11〜15 I/O 線対 21〜25 リード・ライトアンプ 31,32 データ線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 相互の間に所定の間隔を隔てて並列配置
   された複数のメモリ領域と、各メモリ領域の両側に各メ
   モリ領域のメモリセルに接続されたビット線対毎に交互
   配置され、相隣する両メモリ領域に対してシェアードさ
   れたセンスアンプと、各メモリ領域間及び配列方向の両
   端に位置するメモリ領域の外側に夫々配設されたI/O 線
   対と、各I/O 線対に接続されたリード・ライトアンプ
   と、該リード・ライトアンプを介在させて前記各I/O 線
   対と接続される複数のデータ線とを備える半導体記憶装
   置において、前記メモリ領域の配列方向における両端に
   位置する各I/O 線対は同じデータ線に接続したことを特
   徴とする半導体記憶装置。