KR20030067494A - 메모리 시스템 - Google Patents

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KR20030067494A
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하라후미오
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가부시키가이샤 히타치세이사쿠쇼
가부시키가이샤 히타치초에루.에스.아이.시스테무즈
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Abstract

메모리 액세스를 수반하는 데이터 처리 효율의 향상에 기여하는 메모리 시스템을 제공한다.
메모리 시스템(1)은 재기록 가능한 불휘발성 메모리(2)와, 버퍼 메모리(5)와, 컨트롤러(4)를 가진다. 컨트롤러는 외부장치로부터의 액세스 요구에 응답하여, 상기 컨트롤러와 상기 외부장치와의 사이의 제1 데이터 전송, 상기 컨트롤러와 상기 불휘발성 메모리와의 사이의 제2 데이터 전송 및 상기 컨트롤러와 상기 버퍼 메모리와의 사이의 제3 데이터 전송을 제어하고, 상기 제3 데이터 전송에서의 상기 컨트롤러에서 상기 버퍼 메모리로의 전송과 상기 버퍼 메모리에서 상기 컨트롤러로의 전송을 시분할로 제어하며, 이 시분할에 의한 전송에 병행하여 상기 제1 데이터 전송 또는 상기 제2 데이터 전송을 가능하게 한다.

Description

메모리 시스템{MEMORY SYSTEM}
본 발명은, 외부로부터의 액세스 요구에 응답하여 외부 인터페이스와 불휘발성 메모리의 액세스 제어를 행하는 메모리 시스템에 대한 액세스 데이터의 버퍼링 기술에 관한 것으로, 예컨대 플래쉬 메모리 카드에 적용하는 유용한 기술에 관한 것이다.
플래쉬 메모리 카드는 플래쉬 메모리와 컨트롤러를 구비하며, 플래쉬 메모리 카드에 접속하는 호스트 장치의 동작속도에 비해 플래쉬 메모리의 동작속도, 특히 기록 혹은 재기록 동작속도가 느리므로, 그 동작속도의 차이를 흡수하기 위해 컨트롤러는 버퍼 메모리를 구비한다. 상기 컨트롤러는 외부로부터의 기록 요구에 응답하여, 외부로부터의 기록 데이터를 버퍼 메모리에 입력하고, 입력한 데이터를 플래쉬 메모리에 기록 제어한다. 또, 컨트롤러는 외부로부터의 판독 요구에 응답하여, 플래쉬 메모리에서 판독한 데이터를 버퍼 메모리에 일시적으로 축적하고, 축적한 데이터를 외부에 출력한다. 종래의 버퍼 메모리로는 비교적 소용량의 SRAM(Static Random Access Memory) 혹은 스태틱 래치(static latch) 등을 채용하는 경우가 많다.
그러나, 소용량의 SRAM을 채용한 것은, 외부에서 버퍼 메모리에 입력한 데이터를 플래쉬 메모리에 기록이 완료할 때까지 호스트 장치에서 메모리 카드로의 데이터 전송을 기다리게 하지 않으면 안된다. 또, 플래쉬 메모리에서 버퍼 메모리에 축적한 판독 데이터를 외부에 출력할 때까지 플래쉬 메모리의 새로운 판독동작을 기다리게 하지 않으면 안된다. 특히, 플래쉬 메모리로의 기록을 실패한 경우, 예컨대 당초의 기록동작을 행한 섹터의 불량에 의해 대체섹터에 재기록을 행하지 않으면 안될 때, 호스트 장치에서 다음의 기록 데이터를 버퍼 메모리에 수취할 수 없다. 즉, 플래쉬 메모리와 컨트롤러와의 사이의 문제에 의해 호스트 장치와 컨트롤러 사이의 데이터 전송을 기다리게 하지 않으면 안된다. 이것에 의해, 호스트 장치의 부담 및 처리시간이 증가하여, 데이터 처리 효율이 저하하는 문제가 생긴다.
본 발명자는 상기 문제점을 검토하는 과정에 있어서, 공지는 아니지만, 본 출원인에 의한 특허출원의 존재를 확인했다. 특원 2001-174978, 특원 2001-177924, 특원 2001-213639, 특원 2001-213640 이다. 이들 출원은 불휘발성 메모리로서의 SDRAM의 기억정보를 백업하는데 불휘발성 메모리로서의 플래쉬 메모리를 이용하는기술을 제공한다. SDRAM은 버퍼 메모리로서 위치 정해져 있지 않다.
본 발명의 목적은, 메모리 액세스를 수반하는 데이터 처리 효율의 향상에 기여하는 메모리 시스템을 제공하는데 있다.
본 발명의 다른 목적은, 외부로부터의 액세스 요구에 응답하여 외부 인터페이스와 불휘발성 메모리의 액세스 제어를 행하는 메모리 시스템에 있어서, 호스트 장치와의 사이의 데이터 전송에 관한 호스트 장치의 대기시간 단축, 처리부담 저감, 처리시간 저감에 기여할 수 있는 메모리 시스템을 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에서 명백하게 될 것이다.
도1은 본 발명에 관한 메모리 시스템의 일예인 플래쉬 메모리 카드의 블록도,
도2는 파일 메모리로서 기능되는 플래쉬 메모리의 로컬 메모리 어드레스 맵핑도,
도3은 컨트롤러의 호스트 인터페이스 부분의 어드레스 맵핑을 전체적으로 나타내는 설명도,
도4는 SDRAM의 FIFO형식을 예시하는 설명도,
도5는 전송 조정부에 의한 제어동작을 예시하는 흐름도,
도6은 기록전송 요구시에 대한 CPU의 제어동작을 예시하는 흐름도,
도7은 판독 액세스 요구시에 대한 CPU의 제어동작을 예시하는 흐름도,
도8은 기록 액세스 요구가 있을 때의 호스트 장치, SDRAM 및 플래쉬 메모리의 데이터 전송동작을 상관적으로 나타내는 타이밍 차트,
도9는 판독 액세스 요구가 있을 때의 호스트 장치, SDRAM 및 플래쉬 메모리의 데이터 전송동작을 상관적으로 나타내는 타이밍 차트,
도10은 SDRAM의 기록 사이클(Tdw)의 일예를 나타내는 타이밍 차트,
도11은 SDRAM의 판독 사이클(Tdr)의 일예를 나타내는 타이밍 차트,
도12는 플래쉬 메모리에 대한 기록 사이클(Tfw)의 일예를 나타내는 타이밍 차트,
도13은 플래쉬 메모리에 대한 판독 사이클(Tfr)의 일예를 나타내는 타이밍 차트,
도14는 기록 액세스 요구에 응답하는 데이터 전송 처리흐름으로서 플래쉬 메모리에 대한 기록에러가 없는 경우를 나타낸 흐름도,
도15는 기록 액세스 요구에 응답하는 다른 데이터 전송 처리흐름으로서 플래쉬 메모리에 대한 기록에러가 있는 경우를 나타낸 흐름도,
도16은 판독 액세스 요구에 응답하는 데이터 전송 처리흐름을 예시하는 흐름도이다.
(부호의 설명)
1플래쉬 메모리 카드
2플래쉬 메모리
3호스트 장치
4컨트롤러
5버퍼 메모리(SDRAM)
11호스트 데이터 전송 제어부
12플래쉬 데이터 전송 제어부
13전송 조정부
14CPU
15제어 레지스터(명령 레지스터, 어드레스 레지스터, 상태 레지스터)
20데이터 버퍼
21전송요구회로
22데이터 버퍼
23전송요구회로
31호스트 전송 어드레스 카운터
32플래쉬 전송 어드레스 카운터
33전송허가회로
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 이하와 같다.
[1] 메모리 시스템은, 재기록 가능한 불휘발성 메모리와, 버퍼 메모리와, 컨트롤러를 가진다. 상기 컨트롤러는, 외부장치로부터의 액세스 요구에 응답하여, 상기 컨트롤러와 상기 외부장치와의 사이의 제1 데이터 전송, 상기 컨트롤러와 상기 불휘발성 메모리와의 사이의 제2 데이터 전송 및 상기 컨트롤러와 상기 버퍼 메모리와의 사이의 제3 데이터 전송을 제어하고, 상기 제3 데이터 전송에서의 상기 컨트롤러에서 상기 버퍼 메모리로의 전송과 상기 버퍼 메모리에서 상기 컨트롤러로의 전송을 시분할로 제어하며, 이 시분할에 의한 전송에 병행하여 상기 제1 데이터 전송 또는 상기 제2 데이터 전송을 가능하게 한다.
상기에서, 외부로부터의 기록 액세스 요구에 응답할 때 컨트롤러는, 버퍼 메모리로의 기록 데이터의 축적과 버퍼 메모리에 축적한 기록 데이터의 출력을 시분할로 행하며, 그 기록 데이터 축적처리에 병행하여 제2 데이터 전송에 의한 불휘발성 메모리로의 기록 데이터의 전송을 행할 수 있고, 또, 그 기록 데이터 출력처리에 병행하여 제1 데이터 전송에 의한 외부장치로부터의 다음 기록 데이터의 입력을 행할 수 있다. 외부로부터의 판독 액세스 요구에 응답할 때 컨트롤러는, 버퍼 메모리로의 판독 데이터의 축적과 버퍼 메모리에 축적한 판독 데이터의 출력을 시분할로 행하며, 그 판독 데이터 축적처리에 병행하여 제1 데이터 전송에 의한 외부장치로의 판독 데이터의 전송을 행할 수 있고, 또, 그 판독 데이터 출력처리에 병행하여 제2 데이터 전송에 의한 불휘발성 메모리로부터의 다음 판독 데이터의 입력을 행할 수 있다.
상기 버퍼 메모리의 버퍼링 기능에 의해, 외부장치 예컨대 호스트 장치에 의한 복수의 기록 데이터의 공급 타이밍에 많은 대기시간을 필요로 하지 않으며, 또, 호스트 장치에 의한 복수의 판독 데이터의 취득 타이밍에 많은 대기시간을 필요로 하지 않는다. 따라서, 호스트 장치와 컨트롤러와의 사이의 데이터 전송에 관한 호스트 장치의 대기시간 단축, 처리부담 저감, 처리시간 저감에 기여할 수 있다. 이것은 메모리 액세스를 수반하는 데이터 처리 효율의 향상에 기여한다.
본 발명이 바라는 하나의 태양으로서, 상기 버퍼링 기능을 최대한 발휘하기 위해서는 상기 제3 데이터 전송의 동작속도를 상기 제1 데이터 전송속도의 대략 2배보다도 빠르게 하는 것이 바람직하다. 이론상 호스트 장치의 대기시간이 없어진다.
본 발명이 바라는 하나의 태양으로서, 상기 버퍼 메모리를 싱글포트 클록 동기형의 불휘발성 메모리로 하며, FIFO 동작시키는 것이 좋다. 버퍼 메모리의 고속화와 액세스 제어의 용이를 실현할 수 있다. 불휘발성 메모리는 예컨대 플래쉬 메모리이다.
제1 전송과 제3 전송과의 사이의 버퍼링, 제2 전송과 제3 전송과의 사이의 버퍼링을 실현하는 하나의 태양으로서, 상기 컨트롤러는 상기 외부장치와 버퍼 메모리와의 사이에 배치되는 듀얼포트 데이터 버퍼와, 상기 버퍼 메모리와 상기 불휘발성 메모리와의 사이에 배치되는 듀얼포트 데이터 버퍼를 가지는 것이 바람직하다. 제1 데이터 전송과 제3 데이터 전송의 병렬화, 제2 데이터 전송과 제3 데이터 전송의 병렬화를 위한 제어가 더욱 용이하게 된다.
[2] 본 발명의 다른 관점에 의한 메모리 시스템은, 재기록 가능한 불휘발성 메모리와, 버퍼 메모리와, 컨트롤러를 가진다. 상기 컨트롤러는, 외부장치에 접속되는 제1 데이터 전송 제어부와, 상기 불휘발성 메모리에 접속되는 제2 데이터 전송 제어부와, 상기 버퍼 메모리에 접속되어 상기 제1 데이터 전송 제어부로부터의 전송요구 및 제2 데이터 전송 제어부로부터의 전송요구에 응답하여 버퍼 메모리와의 사이의 데이터 전송을 제어하는 전송 조정부를 가진다. 상기 제1 데이터 전송 제어부는, 듀얼포트 데이터 버퍼를 통해 외부장치와 전송 조정부에 접속되며, 전송 조정부에 전송 요구를 출력한다. 상기 제2 데이터 전송 제어부는, 듀얼포트 데이터 버퍼를 통해 불휘발성 메모리와 전송 조정부에 접속되며, 전송 조정부에 전송 요구를 출력한다. 전송 조정부는, 제1 데이터 전송 제어부로부터의 전송 요구와 제2 데이터 전송 제어부로부터의 전송 요구에 대해, 상기 버퍼 메모리에 대한 기록방향의 전송과 상기 버퍼 메모리에 대한 판독방향의 전송을 시분할로 제어한다.
상기에서, 외부장치와 컨트롤러와의 사이의 데이터 전송은 제1 데이터 전송제어부에서의 데이터 버퍼에서 버퍼링되고, 불휘발성 메모리와 컨트롤러와의 사이의 데이터 전송은 제2 데이터 전송 제어부에서의 데이터 버퍼에서 버퍼링되며, 쌍방의 데이터 버퍼와 버퍼 메모리와의 사이의 데이터 전송을 시분할로 행할 수 있다. 따라서, 외부로부터의 기록 액세스 요구에 응답할 때 컨트롤러는, 버퍼 메모리로의 기록 데이터의 축적과 버퍼 메모리에 축적한 기록 데이터의 출력을 시분할로 행하며, 그 기록 데이터 축적처리에 병행하여 제2 전송 제어부의 데이터 버퍼에서 불휘발성 메모리로 기록 데이터 전송을 행할 수 있고, 또, 그 기록 데이터 출력처리에 병행하여 제1 전송 제어부의 데이터 버퍼에 외부로부터의 다음 기록 데이터를 취입할 수 있다. 외부장치로부터의 판독 액세스 요구에 응답할 때 컨트롤러는, 버퍼 메모리로의 판독 데이터의 축적과 버퍼 메모리에 축적한 판독 데이터의 출력을 시분할로 행하며, 그 판독 데이터 축적처리에 병행하여 제1 전송 제어부의 데이터 버퍼에서 외부장치로 판독 데이터의 전송을 행할 수 있고, 또, 그 판독 데이터 출력처리에 병행하여 제2 전송 제어부에 데이터 버퍼에 불휘발성 메모리로부터의 다음 판독 데이터의 취입을 행할 수 있다.
상기 버퍼링 기능에 의해, 외부장치 예컨대 호스트 장치에 의한 복수의 기록 데이터의 공급 타이밍에 많은 대기시간을 필요로 하지 않으며, 또, 호스트 장치에의한 복수의 판독 데이터의 취득 타이밍에 많은 대기시간을 필요로 하지 않는다. 따라서, 호스트 장치와 컨트롤러 사이의 데이터 전송에 관한 호스트 장치의 대기시간 단축, 처리부담 저감, 처리시간 저감에 기여할 수 있다. 이것은, 메모리 액세스를 수반하는 데이터 처리 효율의 향상에 기여한다.
본 발명의 구체적인 태양으로서, 외부로부터의 기록 액세스 요구에 응답할 때, 상기 제1 데이터 전송 제어부는 외부장치에서 데이터 버퍼에 소정량의 데이터가 축적되었을 때 전송 조정부에 버퍼 메모리에 대한 기록을 위한 전송 요구를 출력하며, 상기 제2 데이터 전송 제어부는 데이터 버퍼에 소정량의 데이터가 없을 때 전송 조정부에 버퍼 메모리에서 데이터 버퍼에 대한 판독을 위한 전송 요구를 출력한다. 또, 외부로부터의 판독 액세스 요구에 응답할 때, 상기 제2 데이터 전송 제어부는 버퍼 메모리에서 데이터 버퍼에 소정량의 데이터가 축적되었을 때 전송 조정부에 버퍼 메모리에 대한 기록을 위한 전송 요구를 출력하며, 상기 제1 데이터 전송 제어부는 데이터 버퍼에 소정량의 데이터가 없을 때 전송 조정부에 버퍼 메모리에 대한 판독을 위한 전송 요구를 출력한다.
본 발명이 바라는 하나의 태양으로서, 상기 버퍼링 기능을 최대한 발휘시키기 위해서는, 상기 조정부에 의한 버퍼 메모리와의 사이의 데이터 전송의 동작속도를 상기 제1 전송 제어부에 의한 외부와의 사이의 데이터 전송의 동작속도에 대해 대략 2배보다도 빠르게 하는 것이 바람직하다. 이론상 호스트 장치의 대기시간이 없어진다.
본 발명이 바라는 하나의 태양으로서, 상기 버퍼 메모리를 싱글포트 클록 동기형의 휘발성 메모리로 구성하며, FIFO 동작시키는 것이 좋다. 버퍼 메모리의 고속화와 액세스 제어가 용이하다. 불휘발성 메모리는 예컨대 플래쉬 메모리이다.
(발명의 실시형태)
도1에는 본 발명에 관한 메모리 시스템의 일예인 플래쉬 메모리 카드가 예시된다. 동도에 나타내는 플래쉬 메모리 카드(1)는, 소정의 섹터 어드레스(물리 어드레스) 단위로 데이터 기억영역과 그 관리영역을 가지는 플래쉬 메모리(불휘발성 메모리)(2)와, 메모리 시스템의 외부에 접속되는 외부 정보처리장치 예컨대 호스트 장치(3)로부터의 요구에 응답하여 상기 플래쉬 메모리(2)에 대한 액세스 제어를 행하는 컨트롤러(4), 상기 컨트롤러(4)에 접속된 버퍼 메모리(5)를 가진다.
상기 플래쉬 메모리(2)는, 특히 도시는 하지 않지만, 전기적으로 소거 및 기록 가능한 플래쉬 메모리셀을 매트릭스 배치한 메모리셀 어레이를 가진다. 플래쉬 메모리셀은, 특히 제한되지 않지만, 채널영역 상에 절연막으로 분리된 플로팅 게이트와 컨트롤 게이트를 가지며, 예컨대 전자(電子)를 플로팅 게이트에 핫 일렉트론 주입함으로써 메모리셀의 문턱치전압을 올리고(예컨대 기록이라고 한다), 또 플로팅 게이트에 주입되어 있는 전자를 게이트 절연막을 통해서 터널전류로 방출시키는 것에 의해 메모리셀의 문턱치전압을 낮게 한다(소거라고 한다). 플래쉬 메모리셀의 드레인은 비트선에, 소스는 소스선에, 컨트롤 게이트는 워드선에 접속된다. 예컨대, 워드선에 할당된 어드레스가 상기 섹터 어드레스이다. 섹터 어드레스 신호에 의한 워드선 선택은 워드선 선택회로에서 행해진다. 섹터 어드레스에서 지정된 복수의 플래쉬 메모리셀의 일부에 대한 선택은 컬럼 어드레스를 기점으로 컬럼 어드레스 카운터에서 생성되는 컬럼 어드레스 신호에 의거하여 행해진다. 또한, 플래쉬 메모리로서 예컨대 일본 특개 2001-23383 공보에 기재의 구성을 채용할 수 있다.
상기 플래쉬 메모리(2)는 예컨대 파일 메모리로서 기능되며, 로컬 메모리 어드레스 맵핑은 도2에 예시되는 바와 같이, 섹터 어드레스(1 ~ n)의 각 어드레스에 관리영역과 유저 데이터 기억영역이 할당되며, 관리영역에는 각 섹터의 좋고 나쁨(유효성) 또한 대체처의 유무 등의 정보가 기억된다.
상기 버퍼 메모리(5)는 예컨대 클록 동기형의 휘발성 메모리인 싱글포트의 SDRAM(Synchronous Dynamic Random Access Memory)에 의해 구성된다. 이하 버퍼 메모리(5)를 단순하게 SDRAM(5)이라고도 기록한다. 상기 SDRAM(5)은 예컨대 다이나믹형 메모리셀을 매트릭스 배치한 메모리셀 어레이를 가지며, 클록동기로 명령 및 어드레스 등을 입력하고, 명령으로 지정되는 기록 액세스 또는 판독 액세스 등을 클록신호에 동기하여 고속으로 행할 수 있다. 예컨대 호스트 장치(3)와 컨트롤러(4)와의 사이의 버스를 통하는 데이터 전송(제1 데이터 전송)의 속도를 100MB(메가 바이트)/s(초)라 하면, SDRAM(5)과 컨트롤러(4)와의 사이의 버스를 통하는 데이터 전송(제3 데이터 전송)의 속도는 그 2배 이상인 266MB/s가 된다. 플래쉬 메모리(2)와 컨트롤러(4)와의 사이의 버스를 통하는 데이터 전송(제2 데이터 전송)의 속도는 플래쉬 메모리(2) 자체의 액세스 속도가 느리므로 그것에 맞추어 20MB/s 정도이다.
상기 컨트롤러(4)는 호스트 데이터 전송 제어부(제1 데이터 전송 제어부)(11), 플래쉬 데이터 전송 제어부(제2 데이터 전송 제어부)(12), 전송 조정부(13), CPU(14) 및 제어 레지스터(15)로 이루어진다.
상기 제어 레지스터(15)는 명령 레지스터(15C), 어드레스 레지스터(15A) 및 상태 레지스터(15S)를 가진다. 호스트 장치(3)는 플래쉬 메모리 카드(1)를 액세스할 때 명령 레지스터(15C)에 판독 또는 기록 등의 명령을 셋트하여, 액세스 어드레스를 어드레스 레지스터(15A)에 셋트한다. 호스트 장치(3)와 플래쉬 메모리 카드(1)와의 상태는 상태 레지스터(15S)를 통해서 상호 인식 가능하게 된다.
CPU(14)는 플래쉬 메모리 카드(1)를 전체적으로 제어한다. 명령 레지스터(15C)에 명령이 셋트되면, CPU(14)는 그 명령을 해석하고, 플래쉬 메모리(2)에 대한 메모리 인터페이스 제어와, 호스트 장치(3)와의 사이의 데이터 인터페이스 제어, 그리고, 인터페이스 제어되는 데이터에 대한 버퍼제어 등을 행함으로써, 어드레스 레지스터(15A)에 셋트된 어드레스에 대응하는 플래쉬 메모리(2)의 섹터에 대한 액세스를 완료한다.
상기 호스트 데이터 전송 제어부(11)는 듀얼포트 데이터 버퍼(20)를 통해서 호스트 장치(3)와 전송 조정부(13)를 접속한다. 전송요구회로(21)는 전송 조정부(13)에 대해 신호 HDRQ로 전송 요구를 전송하고, 신호 HDACK로 액크놀리지를 수신하는 것에 의해 전송 조정부(13)와의 사이에서 데이터 버퍼(20)가 데이터의 입력 또는 출력 동작된다. 이 입력 또는 출력은, 호스트 데이터 전송 제어부(11)가 신호 HDIR를 사용하여 전송 조정부(13)에 지시한다. 이 HDIR신호는 CPU(14)가 전송동작 개시전에, 호스트 데이터 전송 제어부(11)에 설정한다. 호스트 데이터 전송 제어부(11)는 신호 HDACK에 의한 액크놀리지에 응답하여 개시한 데이터 버퍼(20)의 전송 조정부(13)에 대한 입력 또는 출력 동작량이 규정량에 도달했을 때 신호HEND_IRQ를 CPU에 어서트(asserts)하여 전송동작을 종료한다. 이것에 의해 CPU(14)는 전송 조정부(13)에 새로운 전송요구를 접수 가능하게 한다. 호스트 데이터 전송 제어부(11)는 호스트 장치(3)에 웨이트 신호 HWAIT를 출력하고, 이것을 어서트함으로서 호스트 장치(3)에 동작의 중지를 지시할 수 있다.
또한, 도시는 하지 않지만, 데이터 버퍼(20)와 호스트 장치(3)측과의 사이의 전송 동작의 여부에 대해서는 상태 레지스터(15S)를 통하는 상태의 교환에 의해 판단한다. 호스트 장치(3)에서 보면 데이터 버퍼(21)는 그 어드레스 공간에 맵핑되어 있다. 컨트롤러(4)의 호스트 인터페이스 부분의 어드레스 맵핑을 전체적으로 나타내면 도3과 같이 된다.
상기 플래쉬 데이터 전송 제어부(12)는 듀얼포트 데이터 버퍼(22)를 통해서 플래쉬 메모리(2)와 전송 조정부(13)를 접속한다. 데이터 버퍼(22)는 듀얼포트 FIFO 버퍼에 의해 구성된다. 전송요구회로(23)는 전송 조정부(13)에 대해 신호 FDRQ로 전송 요구를 전송하고, 신호 FDACK로 액크놀리지를 수신하는 것에 의해 전송 조정부(13)와의 사이에서 데이터 버퍼(22)가 데이터의 입력 또는 출력 동작된다. 이 입력 또는 출력은, 플래쉬 데이터 전송 제어부(12)가 신호 FDIR을 사용하여 전송 조정부(13)에 지시한다. 이 신호 FDIR은 CPU(14)가 전송동작 개시전에, 플래쉬 데이터 전송 제어부(12)에 설정한다. 플래쉬 데이터 전송 제어부(12)는 신호 FDACK에 의한 액크놀리지에 응답하여 개시한 데이터 버퍼(22)의 전송 조정부(13)에 대한 입력 또는 출력 동작량이 규정량에 도달했을 때 신호 FEND_IRQ를 CPU에 어서트하여 전송동작을 종료한다. 이것에 의해 CPU(14)는 전송 조정부(13)에 새로운 전송 요구를 접수 가능하게 한다. 또한, 도시는 하지 않지만, 데이터 버퍼(22)와 플래쉬 메모리(2)측과의 사이의 전송 동작의 여부에 대해서는 플래쉬 데이터 전송 제어부(12)가 플래쉬 메모리(2)의 상태 레지스터를 통하는 상태의 교환에 의해 판단한다.
전송 조정부(13)는 전송허가회로(30), 호스트 전송용 어드레스 카운터(31) 및 플래쉬 전송용 어드레스 카운터(32)로 이루어진다. 상기 호스트 전송용 어드레스 카운터(31)는 데이터 버퍼(20)와 버퍼 메모리(5)와의 사이의 데이터 전송에서의 SDRAM(5)의 액세스 어드레스를 생성한다. 상기 플래쉬 전송용 어드레스 카운터(32)는 데이터 버퍼(22)와 플래쉬 메모리(2)와의 사이의 데이터 전송에서의 SDRAM(5)의 액세스 어드레스를 생성한다. 상기 어드레스 카운터(31, 32)에 대한 어드레스 프리셋트는 호스트 장치(3)로부터의 액세스 요구마다 CPU(14)가 행한다. 여기서는 SDRAM(5)은 도4에 예시되는 바와 같이 FIFO 형식으로 액세스 제어된다. 상기 호스트 전송용 어드레스 카운터(31)는 데이터 버퍼(20)에서 SDRAM(5)으로의 기록에 있어서는 기록 어드레스 포인터로서 기능되고, SDRAM(5)에서 데이터 버퍼(20)로의 판독에 있어서는 판독 어드레스 포인터로서 기능된다. 상기 플래쉬 전송용 어드레스 카운터(32)는 데이터 버퍼(22)에서 SDRAM(5)으로의 기록에 있어서는 기록 어드레스 포인터로서 기능되고, SDRAM(5)에서 데이터 버퍼(22)로의 판독에 있어서는 판독 어드레스 포인터로서 기능된다. 전송허가회로(30)는 전송요구신호 HDRQ와 FDRQ와의 경합을 조정하여, 조정결과를 신호 HDACK, FDACK에 의해 전송요구회로(21, 23)에 반환한다.
도5에는 전송 조정부(13)에 의한 제어동작이 예시된다. 전송 조정부(13)는 신호 HDRQ에 의해 호스트 전송 요구가 있는지(S1), 신호 FDRQ에 의해 플래쉬 전송 요구가 있는지(S2), 리플래쉬할 필요가 있는지(S3)를 순차 사이클릭으로 판정하고 있다. 신호 HDRQ에 의해 호스트 전송 요구가 있는 경우, 호스트 장치(3)로부터의 기록 액세스 요구에 응답하는 처리에서는 어드레스 카운터(31)가 나타내는 SDRAM(5)의 어드레스로 기록을 행하고, 호스트 장치(3)로부터의 판독 액세스 요구에 응답하는 처리에서는 어드레스 카운터(31)가 나타내는 SDRAM(5)의 어드레스에 대한 판독을 행하여(S1A), 어드레스 카운터(31)를 인크리먼트한다(S1B). 신호 FDRQ에 의해 플래쉬 전송 요구가 있는 경우, 호스트 장치(3)로부터의 기록 액세스 요구에 응답하는 처리에서는 어드레스 카운터(32)가 나타내는 SDRAM(5)의 어드레스에 대한 판독, 호스트 장치(3)로부터의 판독 액세스 요구에 응답하는 처리에서는 어드레스 카운터(32)가 나타내는 SDRAM(5)의 어드레스에 대한 기록을 행하여, 어드레스 카운터(32)를 인크리먼트한다. 리플래쉬를 필요하다고 판단되면 SDRAM(5)에 대한 기억정보의 리플래쉬를 행한다. 리플래쉬 어드레스는 전송 조정부(13)가 보유하는 도시하지 않은 리플래쉬 어드레스 카운터를 이용하여 생성된다.
도5에서 명백한 바와 같이, 호스트 장치(3)로부터의 기록 액세스 요구에 응답하는 처리에서는, 어드레스 카운터(31)가 나타내는 SDRAM(5)의 어드레스로의 기록과, 어드레스 카운터(32)가 나타내는 SDRAM(5)의 어드레스에 대한 판독을 8바이트 단위 등으로 시분할 즉 번갈아 행할 수 있다. 호스트 장치(3)로부터의 판독 액세스 요구에 응답하는 처리에서는, 어드레스 카운터(31)가 나타내는 SDRAM(5)의 어드레스에 대한 판독과, 어드레스 카운터(32)가 나타내는 SDRAM(5)의 어드레스에 대한 기록을 8바이트 단위 등으로 시분할 즉 번갈아 행할 수 있다.
도6은 기록전송 요구시에 대한 CPU의 제어동작이 예시된다. CPU(14)는 호스트 장치(3)로부터의 기록 액세스 요구를 검출하면(S10), 호스트 전송용 어드레스 카운터(31)의 셋트, 즉, 초기화 혹은 초기치의 프리셋트를 행한다(S11). 또한 CPU(14)는 호스트 데이터 전송 제어부(11)에 호스트 장치(3)에서 데이터 버퍼(20)에 입력되는 데이터를 전송 조정부(13)에 전송제어하는 지시를 부여한다(S12). 그후, CPU(14)는 상태 레지스터(15S)에 전송 가능상태를 셋트하여 호스트 장치(3)에 기록 데이터의 데이터 버퍼(20)로 전송 개시를 통지한다(S13). 이것에 의해 전송 조정부(13)는 도5에서 설명한 상기 호스트 전송 요구(S1)가 있을 때의 처리를 행하는 것에 의해, 호스트 장치(3)에서 데이터 버퍼(20)에 8바이트의 데이터가 입력될 때마다 그 데이터를 어드레스 카운터(31)로 지정되는 SDRAM(5)에 저장 가능하게 된다. 또한 CPU(14)는, 어드레스 레지스터(15A)에 입력된 액세스 어드레스에서 플래쉬 메모리(2)의 물리 어드레스 즉 섹터 어드레스를 산출하고(S14), 산출한 섹터 어드레스에의 기록명령을 플래쉬 데이터 전송 제어부(12)를 통해서 플래쉬 메모리(2)에 설정한다(S15). 그후, CPU(14)는 플래쉬 전송용 어드레스 카운터(32)의 셋트, 즉, 초기화 혹은 초기치의 프리셋트를 행한다(S16), 그리고 CPU(14)는 플래쉬 데이터 전송 제어부(12)에 SDRAM(5)에서 데이터 버퍼(22)에 8바이트의 데이터가 입력될 때마다 그 데이터를 플래쉬 메모리(2)에 전송 가능하게 하는 지시를 부여한다(S17). 이 사이에 전송 조정부(13)는 도5에서 설명한 상기 플래쉬 전송 요구(S2)가 있을 때의 처리를 행하는 것에 의해, 데이터 버퍼(22)의 유지 데이터가 8바이트가 되도록, SDRAM(5)의 기억데이터를 어드레스 카운터(32)의 값에 따라 데이터 버퍼(22)로 전송한다.
CPU(14)는 도5의 호스트 전송 요구에 따른 처리와 플래쉬 전송 요구에 따른 처리가 시분할로 반복되어 갈 때, 상기 신호 HEND_IRQ 및 FEND_IRQ가 함께 액티브가 되는 상태를 검출하여(S18), 기록 액세스 요구 대기상태로 들어간다. 즉, 호스트 장치(3)에서 지시된 기록 액세스 요구에 응답하여 실행해야 할 기록 데이터 수에 따른 데이터가 SDRAM(5)에 저장되었을 때 HEND_IRQ가 액티브로 되고, 상기 실행해야 할 기록 데이터 수에 따른 데이터가 SDRAM(5)에서 판독되었을 때 신호 FEND_IRQ가 액티브로 된다.
도7에는 판독 액세스 요구시에 대한 CPU의 제어동작이 예시된다. CPU(14)는 호스트 장치(3)로부터의 판독 액세스 요구를 검출하면(S20), 어드레스 레지스터(15A)에 입력된 액세스 어드레스에서 플래쉬 메모리(2)의 물리 어드레스 즉, 섹터 어드레스를 산출하고(S21), 산출한 섹터 어드레스로 판독명령을 플래쉬 데이터 전송 제어부(12)를 통해서 플래쉬 메모리(2)에 설정한다(S22). 그리고 CPU(14)는 플래쉬 전송용 어드레스 카운터(32)의 셋트, 즉, 초기화 혹은 초기치의 프리셋트를 행한다(S23). 또한 CPU(14)는 플래쉬 데이터 전송 제어부(12)에 플래쉬 메모리(2)에서 데이터 버퍼(22)에 입력되는 데이터를 전송 조정부(13)에 전송 제어하는 지시를 부여한다(S24). 이것에 의해 전송 조정부(13)는 도5에서 설명한 상기 플래쉬 전송 요구(S2)가 있을 때의 처리를 행하는 것에 의해, 플래쉬 메모리(2)에서 데이터 버퍼(22)에 예컨대 8바이트의 데이터가 입력될 때마다, 그 데이터를 어드레스 카운터(32)에서 지정되는 SDRAM(5)에 저장 가능하게 한다. 이후, CPU(14)는 호스트 전송용 어드레스 카운터(31)의 셋트, 즉, 초기화 혹은 초기치의 프리셋트를 행한다(S25). 그리고 CPU(14)는 호스트 데이터 전송 제어부(11)에 SDRAM(5)에서 데이터를 판독하여 데이터 버퍼(20)에 공급하는 지시를 부여한다(S26). CPU(14)는 상태 레지스터(15S)에 전송 가능상태를 셋트하여 호스트 장치(3)에 판독 데이터의 취입이 가능한 것을 통지하고(S13), 전송 조정부(13)는 도5에서 설명한 상기 호스트 전송 요구(S1)가 있을 때의 처리를 행하여, 데이터 버퍼(20)의 유지 데이터가 8바이트가 되도록 SDRAM(5)의 기억 데이터를 어드레스 카운터(31)의 값에 따라 데이터 버퍼(20)로 전송한다.
CPU(14)는 도5의 호스트 전송 요구에 따른 처리와 플래쉬 전송 요구에 따른 처리가 시분할로 반복되어 갈 때, 상기 신호 HEND_IRQ 및 FEND_IRQ가 함께 액티브가 되는 상태를 검출하여(S28), 판독 액세스 요구 대기상태로 들어간다(S20). 즉, 호스트 장치(3)에서 지시된 판독 액세스 요구에 응답하여 실행해야 할 판독 데이터 수에 따른 데이터가 SDRAM(5)에 저장되었을 때 FEND_IRQ가 액티브로되고, 상기 실행해야 할 판독 데이터 수에 따른 데이터가 SDRAM(5)에서 판독되었을 때 신호 HEND_IRQ가 액티브로 된다.
도8에는 기록 액세스 요구가 있을 때의 호스트 장치(3), SDRAM(5) 및 플래쉬 메모리(2)의 데이터 전송동작을 상관적으로 나타낸다. (A)는 호스트 장치(3)의 동작상태, (B)는 SDRAM(5)의 동작상태, (C)는 플래쉬 메모리(2)의 동작상태를 나타낸다. H_ADR은 호스트 장치(3)에서 컨트롤러(4)에 접속하는 어드레스 버스, H_DAT는 호스트 장치(3)와 컨트롤러(4)를 접속하는 데이터 버스, H_WE는 호스트 장치(3)가 출력하는 기록 이네이블 신호, H_OE는 호스트 장치(3)가 출력하는 아웃풋 이네이블 신호이다. D_CLK는 SDRAM(5)에 공급되는 동기클록신호, D_WE는 컨트롤러(4)에서 SDRAM(5)에 공급되는 기록 이네이블 신호, D_DAT는 컨트롤러(4)와 SDRAM(5)을 접속하는 데이터 버스이다. F_OE는 컨트롤러(4)가 플래쉬 메모리(2)에 출력하는 아웃풋 이네이블 신호, F_WE는 컨트롤러(4)에서 플래쉬 메모리(2)에 공급되는 기록 이네이블 신호, F_CS는 컨트롤러(4)에서 플래쉬 메모리(2)에 출력되는 시리얼 클록신호, F_DAT는 컨트롤러(4)와 플래쉬 메모리(2)를 접속하는 데이터 버스이다.
호스트 장치(3)는 컨트롤러(4)를 향해, 어드레스 레지스터(15A)에 어드레스 값, 명령 레지스터(15C)에 기록전송명령을 출력하고, 컨트롤러(4)의 상태 레지스터(15S)를 판독한다. 전송 가능을 나타내는 상태를 판독한 후, 데이터 버퍼(20)의 데이터 레지스터에 데이터를 전송해 간다. 데이터 전송은 블록단위이며, 각 블록은 예컨대 8바이트이다. 컨트롤러(4)는 플래쉬 메모리(2)에 기록의 섹터 어드레스 값, 기록전송명령을 부여해 둔다. 컨트롤러(4)는 데이터 블록1의 데이터를 입력하면, 그 데이터를 SDRAM(5)에 기록한다. 이때의 기록 사이클은 Tdw로 나타낸다. 이것에 의해 기록된 데이터 블록1의 데이터는 이번은 SDRAM(5)에서 컨트롤러(4)에 판독된다. 이때의 판독 사이클은 Tdr로 나타낸다. 컨트롤러(4)에 판독된 데이터 블록1의 데이터는 플래쉬 메모리(2)에 전송된다. SDRAM(5)이 데이터 블록1의 데이터에 대해 기록 사이클(Tdw)과 판독 사이클을 행하고 있는 도중에, 호스트장치(3)는 다음 데이터 블록2의 데이터를 컨트롤러(4)의 버퍼(20)를 향해 출력하고 있다. 플래쉬 메모리(2)에 데이터 블록1의 데이터를 전송하고 있을 때 SDRAM(5)에는 데이터 블록2의 데이터에 대한 기록 사이클과 판독 사이클이 시분할로 행해진다. 데이터 블록4까지의 데이터에 대해 상기와 같은 처리가 행해진다.
이 예에 따르면, 컨트롤러(4)가 예컨대 데이터 버퍼(20)의 전송 조정부(13)측 포트에서 데이터 블록3의 데이터를 판독하여 SDRAM(5)에 저장하고(Ti ~ Tj), 이것에 계속해서 SDRAM(5)에 저장한 데이터를 데이터 버퍼(22)에 그 전송 조정부(13)측 포트에서 저장하고 있을 때(Tj ~ Tk), 데이터 버퍼(20)의 호스트 장치(3)측 포트에서 다음 데이터 블록4의 데이터가 데이터 버퍼(20)에 입력됨과 동시에, 데이터 버퍼(22)의 플래쉬 메모리(2)측 포트에서 그 전의 데이터 블록2의 데이터가 플래쉬 메모리(2)에 전송된다. 요컨대, 호스트 장치(3)로부터의 기록 액세스 요구에 응답할 때 컨트롤러(4)는, SDRAM(5)으로의 기록 데이터의 축적과 SDRAM(5)에 축적한 기록 데이터의 출력을 시분할로 행하고, 상기 SDRAM(5)으로의 기록 데이터 축적처리에 병행하여 플래쉬 메모리(2)로의 기록 데이터의 전송을 행할 수 있고, 또 SDRAM(5)으로부터의 상기 기록 데이터 출력처리에 병행하여 호스트 장치(3)로부터의 다음 기록 데이터의 입력을 행할 수 있다.
도8의 예에서는, 플래쉬 메모리(2)에 대한 기록명령 열(列)은, 어드레스 값(섹터 어드레스 값), 기록전송명령, 기록 데이터(데이터 블록1 ~ 데이터 블록4) 및 기록시작명령이 되며, 플래쉬 메모리(2)는 기록시작명령이 입력되는 조건으로, 그 직전까지에 입력된 정보를 한 묶음의 명령 열로 해석하고, 그 결과에 따라 플래쉬메모리(2)의 내부에서 기록동작을 개시한다. 도8에서 어드레스 값 입력부터 기록시작명령 입력까지의 명령 열 공급 사이클은 Tfw로서 도시된다.
도9에는 판독 어드레스 요구가 있을 때의 호스트 장치, SDRAM 및 플래쉬 메모리의 데이터 전송동작을 상관적으로 나타낸다. (A)는 호스트 장치(3)의 동작상태, (B)는 SDRAM(5)의 동작상태, (C)는 플래쉬 메모리(2)의 동작상태를 나타낸다.
호스트 장치(3)는 컨트롤러(4)를 향해, 어드레스 레지스터(15A)에 어드레스 값, 명령 레지스터(15C)에 판독 전송명령을 출력한다. 컨트롤러(4)는 그 어드레스 값과 플래쉬 판독 전송명령을 플래쉬 메모리(2)에 부여한다. 이것에 의해, 플래쉬 메모리(2)는 클록신호 F_CS에 동기하여 데이터 블록1 ~ 데이터 블록4의 데이터를 순차 판독한다. 도9에서 그 판독 사이클은 Tfr로서 도시된다. 최초로 판독된 데이터 블록1의 데이터는 데이터 버퍼(22)를 통해서 SDRAM(5)에 기록된다. 이 기록 사이클은 Tdw로서 도시된다. 또한 기록된 데이터 블록1의 데이터는 SDRAM(5)에서 판독되어 데이터 버퍼(20)에 공급된다. 이 판독 사이클은 Tdr로서 도시된다. 데이터 버퍼(20)에 데이터 블록1의 데이터가 갖추어진 후에, 상태 레지스터(15S)가 전송 가능하게 된다. 호스트 장치(3)는 그 상태를 인식하는 것에 의해 데이터 블록1의 데이터를 취입한다. 데이터 블록2 ~ 데이터 블록4에 대해서도 상기와 같은 처리가 행해진다.
이 예에 따르면, 컨트롤러(4)가 예컨대 데이터 버퍼(22)의 전송 조정부(13)측 포트에서 데이터 블록3의 데이터를 판독하여 SDRAM(5)에 저장하고(Tp ~ Tq), 이것에 계속해서 SDRAM(5)에 저장한 데이터를 데이터 버퍼(20)에 저장하고 있을때(Tq ~ Tr), 데이터 버퍼(22)의 플래쉬 메모리(2)측 포트에서 다음 데이터 블록4의 데이터가 데이터 버퍼(22)에 입력됨과 동시에, 데이터 버퍼(20)의 호스트 장치(3)측 포트에서 그 전의 데이터 블록2의 데이터가 호스트 장치(3)에 취입된다. 요컨대, 호스트 장치(3)로부터의 판독 액세스 요구에 응답할 때 컨트롤러(4)는, SDRAM(5)에 대한 판독 데이터의 축적과 SDRAM(5)에 축적한 판독 데이터의 출력을 시분할로 행하며, 상기 SDRAM(5)에 대한 판독 데이터 축적처리에 병행하여 호스트 장치(3)가 버퍼 메모리(20)에서 판독 데이터를 취입할 수 있고, 또, SDRAM(5)에서 상기 판독 데이터를 출력하는 처리에 병행하여 플래쉬 메모리(2)로부터의 다음 판독 데이터를 버퍼 메모리(22)에 입력하는 처리를 행할 수 있다.
도10에는 상기 SDRAM(5)의 기록 사이클(Tdw)의 일예가 나타난다. CLK는 상기 D_CLK에 대응하는 클록신호, CKE는 클록 이네이블 신호, CS_N은 칩선택신호, RAS_N은 로어드레스 스트로브신호, CAS_N은 컬럼 어드레스 스트로브신호, WE_N은 상기 D_WE에 대응하는 기록 이네이블 신호, A14 ~ A0은 어드레스 신호, D15 ~ D0은 데이터이다.
도11에는 상기 SDRAM의 판독 사이클(Tdr)의 일예가 나타난다.
도12에는 플래쉬 메모리(2)에 대한 기록 사이클(Tfw)의 일예가 나타난다. 1FH는 기록전송명령, SA(1), SA(2)는 어드레스 값, 40H는 기록시작명령을 의미한다. 기록 데이터(Din)는 시리얼 클록(SC)에 동기하여 입력된다.
도13에는 플래쉬 메모리(2)에 대한 판독 사이클(Tfr)의 일예가 나타난다. 00H/F0H는 판독전송명령, SA(1), SA(2)는 어드레스 값을 의미한다. 판독데이터(Dout)는 시리얼 클록(SC)에 동기하여 출력된다.
도14에 기록 액세스 요구에 응답하는 데이터 전송 처리흐름이 나타난다. 동도의 처리흐름은 플래쉬 메모리(2)에 대한 기록에러가 없는 경우를 상정한다. 호스트 장치(3)에서 기록 액세스 요구가 발행되면, 컨트롤러(4)는 호스트 장치(3)에 기록 전송준비 가능을 통지하고, 플래쉬 메모리(2)에 기록전송 요구를 전송한다. 이것을 수신한 호스트 장치(3)는 컨트롤러(4)에 기록 데이터의 기록전송을 행하고, 컨트롤러(4)는 플래쉬 메모리(2)에 기록 데이터를 기록전송한다. 플래쉬 메모리(2)는 기록동작을 행하며, 여기서는 컨트롤러(4)에 정상종료를 반환한다. 데이터 버퍼(20)에 새로운 블록의 기록 데이터를 축적할 여유가 없는 경우에 컨트롤러(4)는 신호 HWAIT를 어서트하여 기록전송 일시 중단요구를 호스트 장치(3)에 전송한다. 컨트롤러(4)는 새로운 블록의 기록 데이터를 축적 가능하게 되면, 신호 HWAIT를 니게이트(negate)하여 기록전송 재개를 호스트 장치(3)에 부여한다. 이것에 의해, 호스트 장치(3)는 컨트롤러(4)에 기록전송을 재개하고, 컨트롤러(4)는 플래쉬 메모리(2)에 기록 데이터의 전송을 재개한다. 기록 액세스 요구에 응답하는 모든 처리를 마치면 컨트롤러(4)는 호스트 장치(3)에 기록전송 종료통지를 부여한다.
도15에는 기록 액세스 요구에 응답하는 다른 데이터 전송 처리흐름이 예시된다. 동도의 처리흐름은 플래쉬 메모리(2)에 대한 기록에러가 있는 경우를 상정한다. 호스트 장치(3)에서 기록 액세스 요구가 발행되면, 컨트롤러(4)는 호스트 장치(3)에 기록 전송준비 가능을 통지하고, 플래쉬 메모리(2)에 기록전송 요구를 전송한다. 이것을 수신한 호스트 장치(3)는 컨트롤러(4)에 기록 데이터의 기록전송을 행하고, 컨트롤러(4)는 플래쉬 메모리(2)에 기록 데이터를 기록전송한다. 플래쉬 메모리(2)는 기록동작을 행하며, 여기서는 기록에러를 발생시켜, 컨트롤러(4)에 기록실패 종료를 통지한다. 이것을 수신한 컨트롤러(4)는 신호 HWAIT를 어서트하여 기록전송 일시중단 요구를 호스트 장치(3)에 전송한다. 그후, 컨트롤러(4)는 신호 bWAIT를 니게이트하여 호스트 장치(3)에 기록전송 재개를 통지하고, 플래쉬 메모리(2)에 대체 블록 기록전송 요구를 전송한다. 그리고, 호스트 장치(3)가 기록 데이터를 컨트롤러(4)에 기록전송하고, 컨트롤러(4)는 그 기록 데이터를 플래쉬 메모리(2)에 기록전송한다. 여기서는 플래쉬 메모리(2)는 또 기록실패하여, 기록실패 종료를 컨트롤러(4)에 통지한다. 그후도 컨트롤러(4)는 실패에 관한 기록처리를 플래쉬 메모리(2)에 요구한다. 이 사이에, 호스트 장치(3)는 후속의 기록 데이터를 컨트롤러(4)에 미리 전송하여 둘 수 있다. 마지막으로 기록 액세스 요구에 응답하는 모든 처리를 마치면 컨트롤러(4)는 호스트 장치(3)에 기록전송 종료 통지를 부여한다.
도16에는 판독 액세스 요구에 응답하는 데이터 전송 처리흐름이 예시된다. 호스트 장치(3)에서 판독 액세스 요구가 발생되면, 컨트롤러(4)는 호스트 장치(3)에 판독전송 준비 가능을 통지하고, 플래쉬 메모리(2)에 판독전송 요구를 전송한다. 이것을 수신한 플래쉬 메모리(2)는 판독 데이터를 컨트롤러(4)에 판독 전송하고, 컨트롤러(4)는 그 판독 데이터를 호스트 장치(3)에 판독 전송한다. 여기서는, 플래쉬 메모리(2)는 컨트롤러(4)에 정상종료를 반환한다. 데이터 버퍼(20)에 새로운 블록의 판독 데이터를 축적할 여유가 없는 경우에 컨트롤러(4)는 신호 HWAIT를어서트하여 판독전송 일시중단 요구를 호스트 장치(3)에 전송한다. 컨트롤러(4)는 새로운 블록의 판독 데이터를 축적 가능하게 되면, 신호 HWAIT를 니게이트하여 판독전송 재개를 호스트 장치(3)에 요구하고, 플래쉬 메모리(2)에 판독전송 요구를 전송한다. 이것에 의해 상기와 마찬가지로, 플래쉬 메모리(2)는 판독 데이터를 컨트롤러(4)에 판독 전송하고, 컨트롤러(4)는 그 판독 데이터를 호스트 장치(3)에 판독 전송한다. 판독 액세스 요구에 응답하는 모든 처리를 마치면 컨트롤러(4)는 호스트 장치(3)에 판독전송 종료통지를 부여한다.
컨트롤러(4)에 의한 SDRAM(5)을 이용한 상기 버퍼링 기능에 의해, 호스트 장치(3)에 의한 복수의 기록 데이터의 공급 타이밍에 많은 대기시간을 필요로 하지 않으며, 또 호스트 장치(3)에 의한 복수의 판독 데이터의 취득 타이밍에 많은 대기시간을 필요로 하지 않는다. 따라서, 호스트 장치(3)와 컨트롤러(4) 사이의 데이터 전송에 관한 호스트 장치(3)의 대기시간 단축, 처리부담 저감, 처리시간 저감에 기여할 수 있다. 이것은 플래쉬 메모리 카드(1)에 대한 액세스를 수반하는 데이터 처리 효율을 향상시킬 수 있다.
이상 본 발명자에 의해 이루어진 발명을 실시형태에 의거하여 구체적으로 설명했으나, 본 발명은 그것에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
예컨대, 불휘발성 메모리는 플래쉬 메모리에 한정되지 않고, 고유전체 메모리 등 그 이외의 기억형식을 채용하는 재기록 가능한 불휘발성 메모리라도 좋다. 또, 1개의 메모리셀에 대한 정보기억 비트수도 1비트에 한정되지 않고, 2비트 이상이라도 좋다. 또, 메모리 시스템은 PC카드와 같은 플래쉬 메모리 카드에 한정되지 않고, 데이터 프로세서를 실장한 프로세서 보드상에서 구성하는 것도 가능하다. 또, 컨트롤러에서 호스트 인터페이스 부분의 데이터 버퍼, 불휘발성 메모리 인터페이스 부분의 데이터 버퍼는 듀얼포트에 한정되지 않으며, 싱글포트 메모리 혹은 레지스터 또는 래치회로라도 좋다. 요컨대, 버퍼 메모리에 대한 상기 시분할에 의한 데이터 전송에 병행하여 호스트 인터페이스 또는 플래쉬 인터페이스 부분에서 데이터 입출력이 가능하면 좋다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 하기와 같다.
즉, 외부로부터의 기록 액세스 요구에 응답할 때 컨트롤러는, 버퍼 메모리로의 기록 데이터의 축적과 버퍼 메모리에 축적한 기록 데이터의 출력을 시분할로 행할 수 있다. 데이터 버퍼를 듀얼포트화하면, 그 기록 데이터 축적처리에 병행하여 제2 데이터 전송에 의한 불휘발성 메모리로의 기록 데이터의 전송을 행할 수 있으며, 또, 그 기록 데이터 출력처리에 병행하여 제1 데이터 전송에 의한 외부장치로부터의 다음 기록 데이터의 입력을 행할 수 있다.
외부로부터의 판독 액세스 요구에 응답할 때 컨트롤러는, 버퍼 메모리로의 판독 데이터의 축적과 버퍼 메모리에 축적한 판독 데이터의 출력을 시분할로 행한다. 데이터 버퍼의 듀얼포트화에 의해, 그 판독 데이터 축적처리에 병행하여 제1 데이터 전송에 의한 외부장치로의 판독 데이터의 전송을 행할 수 있으며, 또, 그판독 데이터 출력처리에 병행하여 제2 데이터 전송에 의한 불휘발성 메모리로부터의 다음 판독 데이터의 입력을 행할 수 있다.
이것에 의해, 외부장치 예컨대 호스트 장치에 의한 복수의 기록 데이터의 공급 타이밍에 많은 대기시간을 필요로 하지 않으며, 또, 호스트 장치에 의한 복수의 판독 데이터의 취득 타이밍에 많은 대기시간을 필요로 하지 않는다. 따라서, 호스트 장치와 컨트롤러 사이의 데이터 전송에 관한 호스트 장치의 대기시간 단축, 처리부담 저감, 처리시간 저감에 기여할 수 있다. 메모리 액세스를 수반하는 데이터 처리 효율을 향상시킬 수 있다.

Claims (22)

  1. 재기록 가능한 불휘발성 메모리와, 버퍼 메모리와, 컨트롤러를 가지며,
    상기 컨트롤러는 외부장치로부터의 액세스 요구에 응답하여, 상기 컨트롤러와 상기 외부장치와의 제1 데이터 전송, 상기 컨트롤러와 상기 불휘발성 메모리와의 사이의 제2 데이터 전송 및 상기 컨트롤러와 상기 버퍼 메모리와의 사이의 제3 데이터 전송을 제어하고,
    상기 제3 데이터 전송에서의 상기 컨트롤러에서 상기 버퍼 메모리로의 전송과 상기 버퍼 메모리에서 상기 컨트롤러로의 전송을 시분할로 제어하며,
    이 시분할에 의한 전송에 병행하여 상기 제1 데이터 전송 또는 상기 제2 데이터 전송을 가능하게 하는 것을 특징으로 하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 제3 데이터 전송의 동작속도는, 상기 제1 데이터 전송의 데이터 전송속도에 비해 대략 2배보다도 빠른 것을 특징으로 하는 메모리 시스템.
  3. 제 2 항에 있어서,
    버퍼 메모리는 싱글포트 클록 동기형의 휘발성 메모리이며, FIFO 동작되는 것을 특징으로 하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 컨트롤러는, 상기 외부장치와 버퍼 메모리와의 사이에 배치되는 듀얼포트 데이터 버퍼와, 상기 버퍼 메모리와 상기 불휘발성 메모리와의 사이에 배치되는 듀얼포트 데이터 버퍼를 가지고 이루어지는 것을 특징으로 하는 메모리 시스템.
  5. 제 4 항에 있어서,
    불휘발성 메모리는 플래쉬 메모리인 것을 특징으로 하는 메모리 시스템.
  6. 재기록 가능한 불휘발성 메모리와, 버퍼 메모리와, 컨트롤러를 가지며,
    상기 컨트롤러는, 외부장치에 접속되는 제1 데이터 전송 제어부와,
    상기 불휘발성 메모리에 접속되는 제2 데이터 전송 제어부와,
    상기 버퍼 메모리에 접속되어 상기 제1 데이터 전송 제어부로부터의 전송요구 및 제2 데이터 전송 제어부로부터의 전송요구에 응답하여 버퍼 베모리와의 사이의 데이터 전송을 제어하는 전송 조정부를 가지고,
    상기 제1 데이터 전송 제어부는, 데이터 버퍼를 통해서 외부장치와 전송 조정부에 접속되며, 전송 조정부에 전송 요구를 출력하고,
    상기 제2 데이터 전송 제어부는, 데이터 버퍼를 통해서 불휘발성 메모리와 전송 조정부에 접속되며, 전송 조정부에 전송 요구를 출력하고,
    전송 조정부는, 제1 데이터 전송 제어부로부터의 전송 요구와 제2 데이터 전송 제어부로부터의 전송 요구에 대해, 상기 버퍼 메모리에 대한 기록방향의 전송과상기 버퍼 메모리에 대한 판독방향의 전송을 시분할로 제어하는 것을 특징으로 하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 데이터 버퍼는 듀얼포트를 가지는 것을 특징으로 하는 메모리 시스템.
  8. 제 6 항에 있어서,
    외부로부터의 기록 액세스 요구에 응답할 때, 상기 제1 데이터 전송 제어부는 외부장치에서 데이터 버퍼에 소정량의 데이터가 축적되었을 때 전송 조정부에 버퍼 메모리에 대한 기록을 위한 전송 요구를 출력하며,
    상기 제2 데이터 전송 제어부는 데이터 버퍼에 소정량의 데이터가 없을 때 전송 조정부에 버퍼 메모리에서 데이터 버퍼에 대한 판독을 위한 전송 요구를 출력하는 것을 특징으로 하는 메모리 시스템.
  9. 제 6 항에 있어서,
    외부로부터의 판독 액세스 요구에 응답할 때, 상기 제2 데이터 전송 제어부는 버퍼 메모리에서 데이터 버퍼에 소정량의 데이터가 축적되었을 때 전송 조정부에 버퍼 메모리에 대한 기록을 위한 전송 요구를 출력하며,
    상기 제1 데이터 전송 제어부는 데이터 버퍼에 소정량의 데이터가 없을 때 전송 조정부에 버퍼 메모리에 대한 판독을 위한 전송 요구를 출력하는 것을 특징으로 하는 메모리 시스템.
  10. 제 6 항에 있어서,
    상기 조정부에 의한 버퍼 메모리와의 사이의 데이터 전송의 동작속도는, 상기 제1 전송 제어부에 의한 외부와의 데이터 전송의 동작속도에 비해 대략 2배보다도 빠른 것을 특징으로 하는 메모리 시스템.
  11. 제 9 항에 있어서,
    버퍼 메모리는 싱글포트 클록 동기형의 DRAM이며, FIFO 동작되는 것을 특징으로 하는 메모리 시스템.
  12. 제 10 항에 있어서,
    불휘발성 메모리는 플래쉬 메모리인 것을 특징으로 하는 메모리 시스템.
  13. 컨트롤러와, 버퍼 메모리와, 불휘발성 메모리와,
    외부와의 사이에서의 데이터 전송을 행하며 컨트롤러에 접속되는 제1 신호선과,
    컨트롤러와 버퍼 메모리를 접속하는 제2 신호선과,
    컨트롤러와 불휘발성 메모리를 접속하는 제3 신호선을 가지고,
    상기 제2 신호선의 데이터 전송 레이트는, 상기 제1 신호선의 데이터 전송레이트와 상기 제3 신호선의 데이터 전송 레이트와의 합계와 동등 또는 보다 높은 것을 특징으로 하는 불휘발성 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 제1 신호선의 데이터 전송 레이트는 상기 제3 신호선의 데이터 전송 레이트와 동등 또는 보다 높은 것을 특징으로 하는 불휘발성 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 제2 신호선에는 클록 신호선이 포함되며, 상기 버퍼 메모리는 클록신호에 동기하여 입출력을 행하는 메모리인 것을 특징으로 하는 불휘발성 메모리 시스템.
  16. 제 15 항에 있어서,
    외부에서 공급되는 데이터를 상기 불휘발성 메모리에 저장하는 경우에 있어서, 상기 제2 신호선에는 외부에서 공급되어 버퍼 메모리에 일시적으로 저장되는 데이터의 전송과, 버퍼 메모리에 일시적으로 저장되어 상기 불휘발성 메모리에 저장하기 위한 데이터의 전송이 시분할로 행해지는 것을 특징으로 하는 불휘발성 메모리 시스템.
  17. 제 15 항에 있어서,
    상기 불휘발성 메모리에 저장된 데이터를 외부에 공급하는 경우에 있어서, 상기 제2 신호선에는 상기 불휘발성 메모리에서 판독되어 버퍼 메모리에 일시적으로 저장되는 데이터의 전송과, 버퍼 메모리에 일시적으로 저장되어 외부에 공급되는 데이터의 전송이 시분할로 행해지는 것을 특징으로 하는 불휘발성 메모리 시스템.
  18. 제 13 항에 있어서,
    상기 불휘발성 메모리를 복수개 가지며, 상기 제3 신호선의 데이터 전송 레이트는 상기 복수의 불휘발성 메모리의 각각과의 사이에서의 데이터 전송 레이트의 총합인 것을 특징으로 하는 불휘발성 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 제1 신호선의 데이터 전송 레이트는 상기 제3 신호선의 데이터 전송 레이트와 동등 또는 보다 높은 것을 특징으로 하는 불휘발성 메모리 시스템.
  20. 제 19 항에 있어서,
    상기 제2 신호선에는 클록신호가 포함되고, 상기 버퍼 메모리는 클록에 동기하여 입출력을 행하는 메모리인 것을 특징으로 하는 불휘발성 메모리 시스템.
  21. 제 20 항에 있어서,
    외부에서 공급되는 데이터를 상기 불휘발성 메모리에 저장하는 경우에 있어서, 상기 제2 신호선에는 외부에서 공급되어 버퍼 메모리에 일시적으로 저장되는 데이터의 전송과, 버퍼 메모리에 일시적으로 저장되어 상기 복수의 불휘발성 메모리의 어느 하나에 저장하기 위한 데이터의 전송이 시분할로 행해지는 것을 특징으로 하는 불휘발성 메모리 시스템.
  22. 제 20 항에 있어서,
    상기 불휘발성 메모리에 저장된 데이터를 외부에 공급하는 경우에 있어서, 상기 제2 신호선에는 상기 복수의 불휘발성 메모리의 어느 하나에서 판독되어 버퍼 메모리에 일시적으로 저장되는 데이터 전송과, 버퍼 메모리에 일시적으로 저장되어 외부에 공급되는 데이터의 전송이 시분할로 행해지는 것을 특징으로 하는 불휘발성 메모리 시스템.
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