CN101196857A - 双端口访问对称动态存储器的接口 - Google Patents

Abstract

本发明涉及计算机接口，具体为双端口访问对称动态存储器的接口。解决采用双口RAM器件作为共享存储器和采用总线的分时复用技术访问共享存储器存在的成本、存储器容量、系统性能、易用性等方面的缺陷。包括中央控制模块、2个处理器接口模块、2个存储器接口模块、刷新模块、初始化模块。本发明的接口连接两片相同型号、互为镜像的动态存储器，进而作为两个处理器的共享存储器，实现了在高系统性能、高速处理器的要求下，两个处理器同时通过本接口无冲突的访问共享存储器。

Description

双端口访问对称动态存储器的接口

技术领域

本发明涉及计算机接口，特别涉及处理器与存储器之间的接口，具体为双处理器端口访问对称动态存储器的接口。

背景技术

近年来，多处理器系统中共享存储器是研究的热点。当前对共享存储器的访问端口只有一个，这样就增加了多处理器对这个共享存储器访问的冲突的可能。当有两个或两个以上处理器对存储器进行访问时只能允许一个处理器对存储器进行访问，其它处理器处于等待状态，即各个处理器不能并行地访问存储器。为解决这个问题，现在普遍流行的技术主要有：利用双端口RAM器件、采用总线的分时复用技术。但现在的共享存储器一般只采用一个物理存储器，这样在高系统性能、高速处理器的要求下，一个共享存储器不能很好的满足处理器的读写时序要求，需使处理器增加等待周期，降低了整体的系统性能。

发明内容

本发明为了解决在高系统性能、高速处理器的要求下，一个共享存储器不能很好的满足处理器的读写时序要求，需使处理器增加等待周期，从而降低了整体的系统性能的问题，提供一种双端口访问对称动态存储器的接口。该接口可连接两片相同型号、互为镜像的动态存储器，进而作为两个(或两个以上)的处理器的共享存储器。

本发明是采用如下技术方案实现的：双端口访问对称动态存储器的接口，包括中央控制模块、处理器接口模块1、处理器接口模块2、动态存储器接口模块I、动态存储器接口模块II、初始化模块、刷新模块；本发明所述的动态存储器可以是DDR SDRAM、DDR2 SDRAM等；

中央控制模块由对来自初始化模块的初始化请求、来自刷新模块的刷新请求、来自处理器接口模块1的读写请求和写回请求、来自处理器接口模块2的读写请求和写回请求进行判决的请求判决模块，与请求判决模块相连的主状态机模块，信号接口选通模块，控制命令生成模块和存储器接口选通模块构成；主状态机模块负责整个接口的工作状态的切换；信号接口选通模块在主状态机模块控制下对来自处理器接口模块1的读信号(包括命令地址信号和数据信号)或本地写信号(包括命令地址信号和数据信号)和(异地)写回信号(包括命令地址信号和数据信号)、来自处理器接口模块2的读信号或本地写信号和(异地)写回信号、初始化信号、刷新信号进行选通，控制命令生成模块配合主状态机模块生成对处理器接口模块1、处理器接口模块2、初始化模块、刷新模块的响应信号以及对动态存储器接口模块I、动态存储器接口模块II的选通控制信号，存储器接口选通模块在主状态机模块的选通控制下一侧与信号接口选通模块连接、另一侧分别与动态存储器接口模块I、动态存储器接口模块II相连；

处理器接口模块包括控制部分、处理器命令接口部分、数据缓存区部分；控制部分由控制器模块、与控制器模块相连的状态反馈模块和命令生成模块构成；处理器命令接口部分由处理器状态机模块、命令解析模块、地址转换模块、与控制部分中的控制器模块相连的读写状态机模块和写回状态机模块构成，命令解析模块和地址转换模块配合处理器状态机模块分别完成对处理器的命令翻译和将处理器访问地址转换为存储器的访问地址并输送给控制部分的控制器模块；数据缓存区部分由与处理器命令接口部分中的地址转换模块和控制部分中的控制器模块相连的数据分离选通模块、读缓存模块、本地写缓存模块、异地写缓存模块构成，数据分离选通模块将处理器读写共用的数据信号和经地址转换模块转换后的地址信号分成读通道和写通道，读通道连接读缓存，写通道连接本地写缓存和异地写缓存，本地写缓存和读缓存模块受控于读写状态机模块，异地写缓存模块受控于写回状态机模块，读缓存模块、本地写缓存模块、异地写缓存模块分别与数据分离选通模块和中央控制模块中的信号接口选通模块相连(作为信号接口选通模块的读信号或本地写信号和写回信号中的数据信号)，同时读缓存模块、本地写缓存模块和异地写缓存模块还与控制器模块相连；控制部分中的控制器首先依据处理器命令接口部分中的命令解析模块发来的读写命令并与命令生成模块配合向中央控制模块发出读写请求、写回请求，并根据状态反馈模块接收到的响应信号及处理器命令接口部分中的读写状态机、写回状态机内的状态信息并与命令生成模块配合生成发向中央控制模块中的信号接口选通模块的读信号中的命令地址信号、本地写信号中的命令地址信号和写回信号中的命令地址信号，状态反馈模块接收来自中央控制模块的响应信号和来自动态存储器接口模块的动态存储器状态信息(当前动态存储器的各个BANK及其各行的打开与关闭情况)并将该存储器状态信息经控制器送往读写状态机和写回状态机模块；

动态存储器接口模块由控制器模块、控制器模块选通控制的内部命令选通模块和动态存储器数据选通分离模块、与内部命令选通模块相连的动态存储器命令模块和BANK管理模块构成；控制器模块接收来自中央控制模块的选通控制信号并将BANK管理模块所负责的动态存储器状态信息(当前动态存储器的各个BANK及其各行的打开与关闭情况)反馈给处理器接口模块；内部命令选通模块在控制器模块的选通控制下将来自中央控制模块的信号(命令、地址)送给动态存储器命令模块和BANK管理模块，动态存储器命令模块直接与动态存储器的控制信号线、地址信号线相连，BANK管理模块根据对动态存储器操作的命令和地址信号判断存储器内部各BANK和行的状态信息，并将该状态反馈给控制器模块；动态存储器数据分离选通模块将动态存储器的读写数据分离开，并直接与动态存储器的数据线相连。

本发明上述接口总的工作过程如下：当两个处理器同时进行读操作时，各处理器对各自对应的存储器(本地存储器)进行读操作；当一个处理器对本地存储器进行写操作的同时，还对与另一个处理器对应的存储器(异地存储器)进行写回操作(即将写入本地存储器中的相同内容写入异地存储器)；当处理器对本地存储器的读操作与另一个处理器对本地存储器的写回操作冲突时，该处理器将访问异地存储器。具体的工作过程为：当处理器1发出读信号时，处理器接口模块1中的命令解析模块和地址转换模块配合处理器状态机模块分别完成对处理器的命令翻译和将处理器访问地址转换为存储器的访问地址并输送给控制部分的控制器，控制器配合命令生成模块发出读请求信号至中央控制模块的请求判决模块，如果请求判决模块选通了该读请求，中央控制模块中的主状态机模块配合控制命令生成模块发出响应信号，根据请求判决模块的判决结果(如，在选通该读请求信号时，若处理器接口模块2没有提出写回请求或其写回请求没有被响应，则向处理器接口模块1发出本地读响应信号；若处理器接口模块2的写回请求正在被响应，而处理器接口模块2没有提出读写请求，则向处理器接口模块1发出异地读响应信号；若处理器接口模块2的写回请求正在被响应，而处理器接口模块2也提出读写请求或其读写请求正在被响应，则向处理器接口模块2发出写回挂起响应信号，使处理器接口模块2结束写回操作，然后向处理器接口模块1发出本地读响应信号)，该响应信号可以是本地读响应信号或异地读响应信号，以实现本地读操作和异地读操作；中央控制模块发出的响应信号返回处理器接口模块，经状态反馈模块送给控制器，控制器使读写状态机工作，控制器根据读写状态机的状态(该状态依据本地或异地动态存储器发来的动态存储器状态信息)并配合命令生成模块发出读命令、地址至中央控制模块的信号接口选通模块，中央控制模块中的主状态机模块选通信号接口选通模块和存储器接口选通模块，将处理器接口模块发来的读命令、地址送给动态存储器接口模块I(本地读操作)或动态存储器接口模块II(异地读操作)，同时中央控制模块中的主状态机模块配合控制命令生成模块生成动态存储器接口模块I或动态存储器接口模块II的选通命令至动态存储器接口模块中的控制器模块，将动态存储器接口模块I或动态存储器接口模块II选通；来自中央控制模块的读命令、地址进入动态存储器接口模块中，经内部命令选通模块后送给动态存储器命令模块和BANK管理模块，由动态存储器命令模块最终送给动态存储器，BANK管理模块根据对动态存储器操作的命令和地址信号判断存储器内部各BANK和行的状态信息，并将该状态反馈给控制器模块，由控制器模块反馈给处理器接口模块，同时控制器模块根据内部中央控制模块的控制命令选通动态存储器数据选通分离模块，将动态存储器内的读数据送入处理器接口模块中由读写状态机控制的读缓存模块中，然后在处理器接口模块中的控制器和处理器状态机的控制下将读缓存模块中的读数据经数据分离选通模块送给处理器1，而完成读操作。当处理器1发出写信号时，处理器接口模块1中的命令解析模块和地址转换模块配合处理器状态机模块分别完成对处理器的命令翻译和将处理器访问地址转换为存储器的访问地址并输送给控制部分的控制器，同时写地址、数据经数据分离选通模块分别写入本地写缓存模块和异地写缓存模块，控制器配合命令生成模块发出本地写请求和(异地)写回请求信号至中央控制模块的请求判决模块，如果请求判决模块选通了该本地写请求和写回请求(可以同时选通)，中央控制模块中的主状态机模块配合控制命令生成模块发出本地写响应信号和写回响应信号，该本地写响应信号和写回响应信号返回处理器接口模块，经状态反馈模块送给控制器，控制器使读写状态机、写回状态机工作，控制器根据读写状态机、写回状态机的状态(该状态依据本地或异地动态存储器发来的动态存储器状态信息)并配合命令生成模块发出本地写和(异地)写回命令、地址至中央控制模块的信号接口选通模块，同时读写状态机和写回状态机分别控制本地写缓存模块和异地写缓存模块向中央控制模块的信号接口选通模块发出写数据，中央控制模块中的主状态机模块选通信号接口选通模块和存储器接口选通模块，将处理器接口模块发来的本地写和写回命令、地址以及写数据分别送给动态存储器接口模块I(本地写操作)和动态存储器接口模块II(异地读操作)，同时中央控制模块中的主状态机模块配合控制命令生成模块生成动态存储器接口模块I和动态存储器接口模块II的选通命令至动态存储器接口模块中的控制器模块，将动态存储器接口模块I和动态存储器接口模块II选通；来自中央控制模块的本地写或(异地)写回命令、地址以及写数据进入动态存储器接口模块中，本地写或写回命令、地址经内部命令选通模块后送给动态存储器命令模块和BANK管理模块，由动态存储器命令模块最终送给动态存储器，BANK管理模块根据对动态存储器操作的命令和地址信号判断存储器内部各BANK和行的状态信息，并将该状态反馈给控制器模块，由控制器模块反馈给处理器接口模块；本地写数据或写回数据送给数据选通分离模块，同时控制器模块根据中央控制模块的控制命令选通动态存储器数据选通分离模块，将本地写数据或写回数据写入动态存储器，而完成本地写和(异地)写回操作。

本发明所述接口中的处理器接口模块中还包括快速通道部分，快速通道部分由与控制器及读缓存模块相连的发送状态机、与控制器相连的接收状态机和分别与接收状态机模块、异地写缓存模块相连的地址比较模块构成，同时一个处理器接口模块的异地写缓存模块与另一个处理器接口模块的读缓存模块相连，一个处理器接口模块的状态反馈模块还接收来自另一个处理器接口模块由控制器根据发送状态机模块、接收状态机模块的状态信息并配合命令生成模块生成的且先于读写请求、写回请求信号的快速通道命令信息。快速通道部分用于实现两个处理器之间的数据快速交换以及保证写入到两个动态存储器中的数据的一致性。发送状态机包括申请比较状态、接收结果状态、数据传输状态、空闲状态。在申请比较状态该处理器接口模块将要比较的地址信息和申请比较信号送给另一个处理器接口模块，在接收结果状态接收另一个处理器接口模块反馈回来的比较结果。若比较成功则进入数据传输状态，否则进入空闲状态。接收状态机包括比较状态、数据传输状态、空闲状态。在比较状态，处理器接口模块接收地址信息，并控制地址比较模块进行地址比较和数据定位并生成比较结果。若比较成功，则进入数据传输状态发送数据，否则进入空闲状态。具体来说，若处理器2要进行读数据操作，处理器接口模块2中的发送状态机进入申请比较状态，处理器接口模块2中的控制器根据此时发送状态机的状态配合命令生成模块将申请比较信号和地址信息发送至处理器接口模块1，经状态反馈模块、控制器模块送到接收状态机，处理器接口模块1中的接收状态机随即进入比较状态，并通过地址比较模块在异地写缓存中进行地址比较和数据定位，如果比较成功，处理器接口模块1中的接收状态机就转入数据传输状态，同时处理器接口模块1中的控制器根据此时接收状态机的状态配合命令生成模块将比较成功信号发送至处理器接口模块2，经状态反馈模块、控制器送到发送状态机，处理器接口2中的发送状态机进入接收结果状态，则接下来处理器接口1中的接收状态机和处理器接口2中的发送状态机都进入数据传输状态，控制处理器接口模块1中的异地写缓存模块和处理器接口模块2中的读缓存模块，将在处理器接口模块1的异地写缓存中找到的数据快速送给处理器接口模块2的读缓存中，这样处理器2就可以不对动态存储器进行读操作，提高了读出速度，减少了存储器访问动作。如果比较不成功，接收状态机和发送状态机则都进入空闲状态，处理器接口模块2随后向中央控制模块发出读请求信号，申请对存储器进行读操作。若处理器2要进行写操作，处理器接口模块2在将地址、写数据写到模块内的本地写缓存和异地写缓存的同时，其内部的发送状态机模块进入申请比较状态，处理器接口模块2中的控制器根据此时发送状态机的状态配合命令生成模块将申请比较信号和地址信息发送至处理器接口模块1，经状态反馈模块、控制器送到接收状态机，处理器接口1中的接收状态机随即进入比较状态，并通过地址比较模块找到异地写缓存中与处理器2要写的地址相同的数据，将该数据标志为无效，从而保证了写到两个存储器中的数据一致。然后处理器接口2的发送状态机和处理器接口1中的接收状态机都进入空闲状态。处理器接口模块1和处理器接口模块2中的快速通道部分的功能是完全一样的。

传统的电路设计一般采用专用集成电路(ASIC)，ASIC器件虽然通过精心设计和先进的工艺保证良好的性能，但是由于开发成本高，设计周期长以及生成测试开销大，只有芯片量产后才具有较好的性价比。芯片一旦定型，其逻辑结构和性能更改比较困难。本发明的设计先在FPGA上完成，即以上各个模块采用硬件描述语言编写，仿真、调试后下载到FPGA器件内，证明可以实现双通道访问存储器。然后再进行定制ASIC的设计。

本发明所述接口的有益技术效果：1、两个(或两个以上)处理器可以同时并行地访问共享存储器，可以同时对存储器进行读写操作，实现了高性能的共享存储器系统。2、采用两片相同型号的动态存储器，互为镜像，进而作为多处理器的共享存储器，可以满足高系统性能、高速处理器的要求。采用两个存储器作为镜像存储，虽然浪费了一片存储器的容量，但采用集成度较高的动态存储器则不会明显增加系统的成本。3、将存储器n(n为1，2)定义为处理器n的本地存储器，存储器m(m不等于n)定义为处理器n的异地存储器。一般情况下处理器访问本地存储器，从而保证处理器能快速读写数据。存储器之间的信息同步通过写回操作将本地存储器的更新数据写回到异地存储器中。4、通过快速通道实现了两个处理器读写数据之间的快速交换，提升了系统的整体性能。5、采用预读技术，进一步降低处理器对存储器的直接操作，尤其适合处理器块读写的情况，提升了系统的整体性能，这项技术是可配置的。6、共享存储器采用容量比较大、成本比较低的动态存储器(DRAM)器件。一方面加大了共享存储器的容量，另一方面也降低了共享存储器系统的成本，使整个共享存储系统的性能得到了进一步的提高。由于动态存储器的特殊性，本接口完成对动态存储器的初始化、刷新等操作。7、处理器可以定制对存储器的访问时序。本发明可以在具体应用时定制成但不局限于以下时序模式如动态存储器、异步存储器、AMBA总线、PC104总线、WISHBONE总线的访问时序中的任一种时序访问动态存储器。这样简化了处理器对存储器访问的时序要求，具有易用性。

附图说明

图1是本发明所述接口整体结构示意图。

图2是本发明所述接口的中央控制模块的内部结构示意图。

图3是本发明所述接口的中央控制模块的主状态机状态转移图。

图4是本发明所述接口的处理器接口模块的内部结构示意图。

图5是本发明所述接口的处理器接口模块中的读缓存模块内的数据结构图。

图6是本发明所述接口的处理器接口模块中的本地写缓存模块内的数据结构图。

图7是本发明所述接口的处理器接口模块中的异地写缓存模块内的数据结构图。

图8是本发明所述接口的存储器接口模块的内部结构示意图。

图1、2、4、8中同命令端和同号线端相连。

图中命令端为：A1-初始化模块的初始化请求，A2-刷新模块的刷新请求，A3-处理器接口模块1的读写请求，A4-处理器接口模块1的写回请求，A5-处理器接口模块2的读写请求，A6-处理器接口模块2的写回请求，A7-处理器接口模块1的读信号中的命令地址信号，A9-处理器接口模块1的本地写信号中的命令地址信号，A11-处理器接口模块1的写回信号中的命令地址信号，A13-处理器接口模块2的读信号中的命令地址信号，A15-处理器接口模块2的本地写信号中的命令地址信号，A17-处理器接口模块2的写回信号中的命令地址信号，A19-初始化模块的初始化信号，A20-刷新模块的刷新信号，A21-对处理器接口模块1的响应信号，A22-对处理器接口模块2的响应信号，A23-对初始化模块的响应信号，A24-对刷新模块的响应信号，A25-对动态存储器接口模块I的选通控制信号，A26-动态存储器接口模块II的选通控制信号，A27-对动态存储器接口模块I的读写信号中的命令地址信号，A29-对动态存储器接口模块II的读写信号中的命令地址信号，A31-处理器的命令信号，A32-处理器的地址信号，A34-动态存储器接口模块的动态存储器状态信息，A35-快速通道命令信号，A36-动态存储器的命令地址信号。

图中数据端为：D1-处理器接口模块1的读信号中的数据信号，D2-处理器接口模块1的本地写信号中的数据信号，D3-处理器接口模块1的写回信号中的数据信号，D4-处理器接口模块2的读信号中的数据信号，D5-处理器接口模块2的本地写信号中的数据信号，D6-处理器接口模块2的写回信号中的数据信号，D7-对动态存储器接口模块I的读写信号中的数据信号，D8-对动态存储器接口模块II的读写信号中的数据信号，D9-处理器的数据信号，D10-快速通道数据信号，D11-动态存储器的数据信号。

具体实施方式

FPGA器件与ASIC相比具有现场可编程的优点，而且用FPGA实现的成熟逻辑也可以方便的转换成ASIC。本实施方式给出一种在FPGA上实现的双端口访问对称动态存储器的接口。在本实施方式中，动态存储器选用两片相同型号的DDR SDRAM，两个处理器的访问时序选用异步存储器的访问时序。

双端口访问对称动态存储器的接口，包括中央控制模块、处理器接口模块1、处理器接口模块2、动态存储器接口模块I、动态存储器接口模块II、初始化模块、刷新模块(如图1所示)；本具体实施方式中，动态存储器选用两片相同型号的DDR SDRAM。与其它现有接口一样，该接口还包括时钟模块，时钟模块将输入的时钟信号变换成系统内各个模块和动态存储器需要的各种时钟信号。根据存储器的具体类型和内部各个模块的具体需要进行时钟模块定制。比如，若动态存储器是DDR SDRAM，时钟模块则需提供DQS信号需要的90度和270度的相移信号。时钟模块在本实施方式中是调用FPGA内部的数字时钟延迟锁相环电路DLL单元，生成了90度、180度和270度的相移信号，以供其它各个模块使用。

中央控制模块由对来自初始化模块的初始化请求A1、来自刷新模块的刷新请求A2、来自处理器接口模块1的读写请求A3和写回请求A4、来自处理器接口模块2的读写请求A5和写回请求A6进行判决的请求判决模块，与请求判决模块相连的主状态机模块，信号接口选通模块，控制命令生成模块和存储器接口选通模块构成(如图2所示)；主状态机模块负责整个接口的工作状态的切换；信号接口选通模块在主状态机模块控制下对来自处理器接口模块1的读信号(包括命令地址信号A7和数据信号D1)或本地写信号(包括命令地址信号A9和数据信号D2)和(异地)写回信号(包括命令地址信号A11和数据信号D3)、来自处理器接口模块2的读信号(包括命令地址信号A13和数据信号D4)或本地写信号(包括命令地址信号A15和数据信号D5)和(异地)写回信号(包括命令地址信号A17和数据信号D6)、初始化信号A19、刷新信号A20进行选通，控制命令生成模块配合主状态机模块生成对处理器接口模块1的响应信号A21、处理器接口模块2的响应信号A22、初始化模块的响应信号A23、刷新模块的响应信号A24以及对动态存储器接口模块I的选通控制信号A25、动态存储器接口模块II的选通控制信号A26，存储器接口选通模块在主状态机模块的选通控制下一侧与信号接口选通模块连接、另一侧将对动态存储器接口模块I的读写信号(包括命令地址信号A27和数据信号D7)与动态存储器接口模块I相连、将对动态存储器接口模块II的读写信号(包括命令地址信号A29和数据信号D8)与动态存储器接口模块II相连。中央控制模块对接口各个内部模块提出的请求进行响应，并根据当前各个存储器接口模块和处理器接口模块的各种状态生成合适的控制命令信号，最后将各个处理器接口模块、初始化模块和刷新模块的信号进行选通送给存储器接口模块。主状态机模块是本模块的核心模块，负责整个系统的工作状态的切换。控制其它模块的工作。主状态机的状态转移图如图3所示，系统上电时进入初始化状态，到达刷新间隔进入刷新状态，其余时间一般工作在正常读写状态，即处理器访问本地存储器，当出现写回操作和处理器读操作冲突时，系统进入交叉读写状态，即处理器访问异地存储器。请求判决模块接受来自两个处理器接口的读写请求和写回请求以及初始化和刷新的请求，一般情况下，初始化和刷新的优先级最高，处理器接口的读写请求次之，处理器接口的写回请求最低。

处理器接口模块包括控制部分、处理器命令接口部分、数据缓存区部分；控制部分由控制器模块、与控制器模块相连的状态反馈模块和命令生成模块构成(如图4所示)；处理器命令接口部分由处理器状态机模块、命令解析模块、地址转换模块、与控制部分中的控制器模块相连的读写状态机模块和写回状态机模块构成(如图4所示)，命令解析模块和地址转换模块配合处理器状态机模块分别完成对处理器的命令信号A31翻译和将处理器访问地址信号A32转换为存储器的访问地址并输送给控制部分的控制器模块；数据缓存区部分由与处理器命令接口部分中的地址转换模块和控制部分中的控制器模块相连的数据分离选通模块、读缓存模块、本地写缓存模块、异地写缓存模块构成(如图4所示)，数据分离选通模块将处理器读写共用的数据信号D9和经地址转换模块转换后的地址信号分成读通道和写通道，读通道连接读缓存，写通道连接本地写缓存和异地写缓存，本地写缓存和读缓存模块受控于读写状态机模块，异地写缓存模块受控于写回状态机模块，读缓存模块、本地写缓存模块、异地写缓存模块分别与数据分离选通模块和中央控制模块中的信号接口选通模块相连(作为信号接口选通模块的读信号中的数据信号D1/D4或本地写信号中的数据信号D2/D5和写回信号中的数据信号D3/D6)，同时读缓存模块、本地写缓存模块和异地写缓存模块还与控制器模块相连；控制部分中的控制器首先依据处理器命令接口部分中的命令解析模块发来的读写命令并与命令生成模块配合向中央控制模块发出读写请求A3/A5、写回请求A4/A6，并根据状态反馈模块接收到的响应信号A21/A22及处理器命令接口部分中的读写状态机、写回状态机内的状态信息并与命令生成模块配合生成发向中央控制模块中的信号接口选通模块的读信号中的命令地址信号A7/A13、本地写信号中的命令地址信号A9/A15和写回信号中的命令地址信号A11/A17，状态反馈模块接收来自中央控制模块的响应信号A21/A22和来自动态存储器接口模块的动态存储器状态信息A34(当前动态存储器的各个BANK及其各行的打开与关闭情况)并将该存储器状态信息经控制器送往读写状态机和写回状态机模块。具体实施时，处理器状态机可以根据处理器的访问时序定制。在本实施方式中，处理器的访问时序是异步存储器的时序，读写过程分为建立(Setup)、存储(Strobe)、保持(Hold)三个阶段。处理器接口模块中的处理器命令接口部分可以定制，即根据不同的处理器，其命令解析模块分别配置成能够识别和翻译动态存储器、异步存储器、AMBA总线、PC104总线、WISHBONE总线中的任一种读写时序命令的形式。在本具体实施方式中，处理器接口模块1和处理器接口模块2中的命令解析模块都配置成能够识别异步存储器读写时序命令的形式。处理器接口模块可配置成对存储器进行预读操作，即处理器要访问N个数据，而处理器接口模块中的控制器配合命令生成模块向中央控制模块中的信号接口选通模块发出一次读出2N个数据的读信号(包括读命令、地址和数据)。当处理器下次进行读操作时，如果就是预读出的数据，则不用再对存储器进行读操作，直接把上次预读出的数据送给处理器，非常适合处理器经常处于块访问操作的场合。读缓存模块用来缓存从存储器中读出(或快速通道中获取)的数据。这里将处理器要读取的数据以及后续的连续地址中的数据一次从存储器中或快速通道中读到读缓存中，然后根据处理器的读请求适时的将数据送给处理器。读缓存模块内的数据结构(如图5所示)为，读地址信息B1由包括动态存储器的BANK、行、列地址的首地址信息和以该地址作为起始地址的数据长度信息构成；读数据队列B2长度为n；每组读数据由数据信息和该数据的状态信息构成。在本实施方式中，数据队列长度为4，即n＝4。本地写缓存模块是用来缓存处理器将要写到存储器中的数据流，一方面调整处理器和存储器的时序差异，另一方面，通过缓存技术可以把写入到存储器中的依次连续地址上的数据合并形成并发模式一次写入到存储器中。本地写缓存模块内的数据结构(如图6所示)为，本地写地址队列B3长度为m，其中的每组写地址信息由包括动态存储器的BANK、行、列地址的首地址信息、以该地址作为起始地址的数据长度信息和该地址状态信息构成；本地写数据队列B4长度为n，其中每组数据只记录要写到本地存储器中的数据信息。在本实施例中，地址队列和数据队列长度均为4，即m＝n＝4。异地写缓存模块存放处理器要写到异地存储器的写数据，它主要是为两个存储器的数据同步而设计的，即将处理器的写数据暂时放到异地写缓存中，等待异地存储器出现空闲时间，再将异地写缓存中的数据写到异地存储器中。同时异地写缓存配合快速通道部分，将数据快速提供给另一个处理器。异地写缓存的数据结构图(如图7所示)为，异地写地址队列B5中的每组地址对应一个数据子队列，所有的子队列共同组成异地写数据队列B6；异地写地址队列长度为m，其中的每组写地址信息由包括动态存储器的BANK、行、列地址的首地址信息、以该地址作为起始地址的数据长度信息和该地址状态信息构成；数据队列中的每个子队列的长度为n，子队列中的每组数据由将要写到异地存储器的数据信息和该数据的状态信息构成。在本实施例中，异地写地址先入先出循环队列共记录10组地址信息，即m＝10；每组地址信息对应一个长度为4的数据子队列，即n＝4。10组长度为4的数据子队列共同组成总长度为40(m*n＝40)的异地写数据先入先出循环队列。处理器接口模块中还包括快速通道部分，快速通道部分由与控制器模块及读缓存模块相连的发送状态机、与控制器模块相连的接收状态机和分别与接收状态机模块、异地写缓存模块相连的地址比较模块构成，同时一个处理器接口模块的异地写缓存模块与另一个处理器接口模块的读缓存模块相连，以传送快速通道数据信号D10，一个处理器接口模块的状态反馈模块还接收来自另一个处理器接口模块由控制器根据发送状态机模块、接收状态机模块的状态信息并配合命令生成模块生成的且先于读写请求、写回请求信号的快速通道命令信号A35。

动态存储器接口模块由控制器模块、控制器模块选通控制的内部命令选通模块和动态存储器数据选通分离模块、与内部命令选通模块相连的动态存储器命令模块和BANK管理模块构成(如图8所示)；控制器模块接收来自中央控制模块的选通控制信号A25/A26并将BANK管理模块所负责的动态存储器状态信息A34(当前动态存储器的各个BANK及其各行的打开与关闭情况)反馈给处理器接口模块；内部命令选通模块在控制器模块的选通控制下将对来自中央控制模块的信号A27/A29(命令、地址)送给动态存储器命令模块和BANK管理模块，动态存储器命令模块与动态存储器的命令、地址信号A36相连，BANK管理模块根据对动态存储器操作的命令和地址信号判断存储器内部各BANK和行的状态信息A34，并将该状态反馈给控制器模块；动态存储器数据分离选通模块与动态存储器的数据线相连，将动态存储器的读写数据信号D11分离开。

初始化和刷新模块生成对DDR SDRAM存储器的初始化和刷新操作。上电时，根据DDRSDRAM的操作手册，对其进行初始化操作。通过初始化操作，DDR SDRAM进入正常工作状态。另外，由于DDR SDRAM是依靠电容来存储信息的，电容又是倾向于放电的元器件，所以DDR SDRAM的每一行都要在64ms内至少刷新一次，这样就可以根据总行数算出刷新间隔。如果一片DDR SDRAM总共有4个BANK，每个BANK中又有4096行，每次执行刷新操作，4个BANK同时各自刷新其中一行，则刷新间隔为64ms/4096＝15.625us。刷新模块中，包含了一个计数器，每15.625us向中央控制器模块提出刷新DDR SDRAM操作的请求。在本实施方式中刷新间隔是可以根据具体芯片的行数进行配置的。

以上各个模块采用硬件描述语言编写，仿真、调试后下载到FPGA器件内，即可以实现双通道共享双动态存储器。

该接口工作时，当处理器进行读操作时，先在处理器接口模块内进行快速通道比较和预读比较，如果快速通道比较成功，将从快速通道中获得的数据送给处理器，如果快速通道比较不成功，预读比较成功，将预读数据送给处理器，如果快速通道比较和预读比较都不成功，则对本地或异地动态存储器进行读操作；当处理器进行写操作时，在处理器接口模块内进行快速通道比较，同时对两块动态存储器分别进行本地写和(异地)写回操作。

Claims (8)

1.双端口访问对称动态存储器的接口，其特征为：包括中央控制模块、处理器接口模块1、处理器接口模块2、动态存储器接口模块I、动态存储器接口模块II、初始化模块、刷新模块；

中央控制模块由对来自初始化模块的初始化请求、来自刷新模块的刷新请求、来自处理器接口模块1的读写请求和写回请求、来自处理器接口模块2的读写请求和写回请求进行判决的请求判决模块，与请求判决模块相连的主状态机模块，信号接口选通模块，控制命令生成模块和存储器接口选通模块构成；主状态机模块负责整个接口的工作状态的切换；信号接口选通模块在主状态机模块控制下对来自处理器接口模块1的读信号或本地写信号和写回信号、来自处理器接口模块2的读信号或本地写信号和写回信号、初始化信号、刷新信号进行选通，控制命令生成模块配合主状态机模块生成对处理器接口模块1、处理器接口模块2、初始化模块、刷新模块的响应信号以及对动态存储器接口模块I、动态存储器接口模块II的选通控制信号，存储器接口选通模块在主状态机模块的选通控制下一侧与信号接口选通模块连接、另一侧分别与动态存储器接口模块I、动态存储器接口模块II相连；

处理器接口模块包括控制部分、处理器命令接口部分、数据缓存区部分；控制部分由控制器模块、与控制器模块相连的状态反馈模块和命令生成模块构成；处理器命令接口部分由处理器状态机模块、命令解析模块、地址转换模块、与控制部分中的控制器模块相连的读写状态机模块和写回状态机模块构成，命令解析模块和地址转换模块配合处理器状态机模块分别完成对处理器的命令翻译和将处理器访问地址转换为存储器的访问地址并输送给控制部分的控制器模块；数据缓存区部分由与处理器命令接口部分中的地址转换模块和控制部分中的控制器模块相连的数据分离选通模块、读缓存模块、本地写缓存模块、异地写缓存模块构成，数据分离选通模块将处理器读写共用的数据信号和经地址转换模块转换后的地址信号分成读通道和写通道，读通道连接读缓存，写通道连接本地写缓存和异地写缓存，本地写缓存和读缓存模块受控于读写状态机模块，异地写缓存模块受控于写回状态机模块，读缓存模块、本地写缓存模块、异地写缓存模块分别与数据分离选通模块和中央控制模块中的信号接口选通模块相连，同时读缓存模块、本地写缓存模块和异地写缓存模块还与控制器模块相连；控制部分中的控制器首先依据处理器命令接口部分中的命令解析模块发来的读写命令并与命令生成模块配合向中央控制模块发出读写请求、写回请求，并根据状态反馈模块接收到的响应信号及处理器命令接口部分中的读写状态机、写回状态机内的状态信息并与命令生成模块配合生成发向中央控制模块中的信号接口选通模块的读信号或本地写信号和写回信号，状态反馈模块接收来自中央控制模块的响应信号和来自动态存储器接口模块的动态存储器状态信息并将该存储器状态信息经控制器送往读写状态机和写回状态机模块；

动态存储器接口模块由控制器模块、控制器模块选通控制的内部命令选通模块和动态存储器数据选通分离模块、与内部命令选通模块相连的动态存储器命令模块和BANK管理模块构成；控制器模块接收来自中央控制模块的选通控制信号并将BANK管理模块所负责的动态存储器状态信息反馈给处理器接口模块；内部命令选通模块在控制器模块的选通控制下将对来自中央控制模块的信号送给动态存储器命令模块和BANK管理模块，动态存储器命令模块与动态存储器的控制信号线、地址信号线相连，BANK管理模块根据对动态存储器操作的命令和地址信号判断存储器内部各BANK和行的状态信息，并将该状态反馈给控制器模块；动态存储器数据分离选通模块将动态存储器的读写数据分离开，并直接与动态存储器的数据线相连。

2.如权利要求1所述的双端口访问对称动态存储器的接口，其特征为：处理器接口模块中还包括快速通道部分，快速通道部分由与控制器及读缓存模块相连的发送状态机、与控制器相连的接收状态机和分别与接收状态机模块、异地写缓存模块相连的地址比较模块构成，同时一个处理器接口模块的异地写缓存模块与另一个处理器接口模块的读缓存模块相连，一个处理器接口模块的状态反馈模块还接收来自另一个处理器接口模块由控制器根据发送状态机模块、接收状态机模块的状态信息并配合命令生成模块生成的且先于读写请求、写回请求信号的快速通道命令信号。

3.如权利要求1或2所述的双端口访问对称动态存储器的接口，其特征为：动态存储器采用两片相同型号的DDR SDRAM。

4.如权利要求1或2所述的双端口访问对称动态存储器的接口，其特征为：处理器接口模块中的处理器命令接口部分可以定制，即根据不同的处理器，其命令解析模块分别配置成能够识别和翻译动态存储器、异步存储器、AMBA总线、PC104总线、WISHBONE总线中的任一种读写时序命令的形式。

5.如权利要求1或2所述的双端口访问对称动态存储器的接口，其特征为：处理器接口模块可配置成对存储器进行预读操作，即处理器要访问N个数据，而处理器接口模块中的控制器配合命令生成模块向中央控制模块中的信号接口选通模块发出一次读出2N个数据的读信号。

6.如权利要求4所述的双端口访问对称动态存储器的接口，其特征为：处理器接口模块可配置成对存储器进行预读操作，即处理器要访问N个数据，而处理器接口模块中的控制器配合命令生成模块向中央控制模块中的信号接口选通模块发出一次读出2N个数据的读信号。

7.如权利要求1或2所述的双端口访问对称动态存储器的接口，其特征为：读缓存模块内的数据结构为，读地址信息由包括动态存储器的BANK、行、列地址的首地址信息和以该地址作为起始地址的数据长度信息构成，读数据队列长度为n；每组读数据由数据信息和该数据的状态信息构成；本地写缓存模块内的数据结构为，本地写地址队列长度为m，其中的每组写地址信息由包括动态存储器的BANK、行、列地址的首地址信息、以该地址作为起始地址的数据长度信息和该地址状态信息构成，本地写数据队列长度为n，其中每组数据只记录要写到本地存储器中的数据信息；异地写缓存的数据结构图为，异地写地址队列中的每组地址对应一个数据子队列，所有的子队列共同组成异地写数据队列；异地写地址队列长度为m，其中的每组写地址信息由包括动态存储器的BANK、行、列地址的首地址信息、以该地址作为起始地址的数据长度信息和该地址状态信息构成；数据队列中的每个子队列的长度为n，子队列中的每组数据由将要写到异地存储器的数据信息和该数据的状态信息构成。

8.如权利要求4所述的双端口访问对称动态存储器的接口，其特征为：读缓存模块内的数据结构为，读地址信息由包括动态存储器的BANK、行、列地址的首地址信息和以该地址作为起始地址的数据长度信息构成，读数据队列长度为n；每组读数据由数据信息和该数据的状态信息构成；本地写缓存模块内的数据结构为，本地写地址队列长度为m，其中的每组写地址信息由包括动态存储器的BANK、行、列地址的首地址信息、以该地址作为起始地址的数据长度信息和该地址状态信息构成，本地写数据队列长度为n，其中每组数据只记录要写到本地存储器中的数据信息；异地写缓存的数据结构图为，异地写地址队列中的每组地址对应一个数据子队列，所有的子队列共同组成异地写数据队列；异地写地址队列长度为m，其中的每组写地址信息由包括动态存储器的BANK、行、列地址的首地址信息、以该地址作为起始地址的数据长度信息和该地址状态信息构成；数据队列中的每个子队列的长度为n，子队列中的每组数据由将要写到异地存储器的数据信息和该数据的状态信息构成。

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