JPS61150064A - 売上げ登録装置 - Google Patents
売上げ登録装置Info
- Publication number
- JPS61150064A JPS61150064A JP59278036A JP27803684A JPS61150064A JP S61150064 A JPS61150064 A JP S61150064A JP 59278036 A JP59278036 A JP 59278036A JP 27803684 A JP27803684 A JP 27803684A JP S61150064 A JPS61150064 A JP S61150064A
- Authority
- JP
- Japan
- Prior art keywords
- address
- central processing
- processing unit
- storage device
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明に、売上げ登録装置等のデータ入力装置に関し、
特にデータ入力時に使用される記憶装置の回路構成に関
する。
特にデータ入力時に使用される記憶装置の回路構成に関
する。
従来のこの種の装置、例えば売上げ登録装置の記憶装置
は、登録する商品数に応じて大容量化する為、多数の商
品数を扱う店舗においては、すべての商品を登録しょう
とすると、記憶装置のエリアが中央処理装置のアクセス
可能領域を超えてしまりことが多かった。その為、この
記憶ｔ：ｌ１ｉｔに格納されるべき中央処理−置の１０
グラム領域が圧縮されたり、登録商品数に制限がつくと
いう欠点がありた。
は、登録する商品数に応じて大容量化する為、多数の商
品数を扱う店舗においては、すべての商品を登録しょう
とすると、記憶装置のエリアが中央処理装置のアクセス
可能領域を超えてしまりことが多かった。その為、この
記憶ｔ：ｌ１ｉｔに格納されるべき中央処理−置の１０
グラム領域が圧縮されたり、登録商品数に制限がつくと
いう欠点がありた。
この欠点を解決するため、この記憶装置のアクセスエリ
ア全中央処理装置のアクセスエリアト異ならせ、１つの
周辺装置とみなして大容量化することが考えられる。
ア全中央処理装置のアクセスエリアト異ならせ、１つの
周辺装置とみなして大容量化することが考えられる。
しかしながら、このように構成すると、商品名格納用の
記憶装置ｔは、周辺装置と同等な制御を必要とするので
１回路構成が複雑、高価となり、しかも読出し速度が大
幅に遅くなるという欠点があった。また、この記憶装置
を予め設定された容量以上に拡張することは困難となる
。さらに、この記憶装置は、商品名登録用の記憶装置と
してしか利用できず、例えば中央処理装置の１０グラム
領域を増加させたい時等に利用することはできなかった
。
記憶装置ｔは、周辺装置と同等な制御を必要とするので
１回路構成が複雑、高価となり、しかも読出し速度が大
幅に遅くなるという欠点があった。また、この記憶装置
を予め設定された容量以上に拡張することは困難となる
。さらに、この記憶装置は、商品名登録用の記憶装置と
してしか利用できず、例えば中央処理装置の１０グラム
領域を増加させたい時等に利用することはできなかった
。
従って不発明の目的に、簡単な回路構成で記憶装置の増
設が可能でこの記憶装置が中央処理装置からの直接的な
アクセスも可能でかっ読出し速度も低下することのない
売上げ登録装置を提供することＶｃある。
設が可能でこの記憶装置が中央処理装置からの直接的な
アクセスも可能でかっ読出し速度も低下することのない
売上げ登録装置を提供することＶｃある。
本発明に工れば、中央処理装置の記憶領域の一部の同一
アドレス上に割り当てられた複数のメモリブロックと、
このメモリブロックを指定するための選択レジスタとを
設け、中央処理装置が選択レジスタによって指定し次メ
モリブロックにアドレスを与えてメモリアクセスを行な
うことを特徴とする売上げ登録装置が得られる。
アドレス上に割り当てられた複数のメモリブロックと、
このメモリブロックを指定するための選択レジスタとを
設け、中央処理装置が選択レジスタによって指定し次メ
モリブロックにアドレスを与えてメモリアクセスを行な
うことを特徴とする売上げ登録装置が得られる。
不発明の装置では、記憶装置を大きさｊの記憶域を持つ
ｎ個のブロックに分割する。また中央処理装置のアクセ
ス領域のうち、大きさｌの領域を切り出し、その領域内
を中央処理装置が指定する時のアドレスを記憶装置の分
割され九領域内のアドレスと一致させる。これにエリ記
憶装置では、同じアドレス？もつ大きさｊの記憶域がｎ
個存在することになる。中央処理装置が記憶装置の内容
の読み出しまたに書き込みを行なう場合、まず分割され
た記憶域を選択するレジスタ回路に領域番号ｍ （ｍ≦
ｎ）ｋセットレアドレスを出力すると、選択された領域
内の指定アドレスと一致するアドレスエリアが中央処理
装置からアクセス可能となる。この選択された領域は、
中央処理装置の直接的な記憶域の一部であることに変わ
Ｖはないので、この領域に中央処理装置が実行するプロ
グラム金おくこともできる。また、レジスタ回路のビッ
ト長を長くすること、すなわちｎを大きくすることによ
ってメモリブロックの増設が可能となり、記憶装置の容
量を容易に大きくすることができる。
ｎ個のブロックに分割する。また中央処理装置のアクセ
ス領域のうち、大きさｌの領域を切り出し、その領域内
を中央処理装置が指定する時のアドレスを記憶装置の分
割され九領域内のアドレスと一致させる。これにエリ記
憶装置では、同じアドレス？もつ大きさｊの記憶域がｎ
個存在することになる。中央処理装置が記憶装置の内容
の読み出しまたに書き込みを行なう場合、まず分割され
た記憶域を選択するレジスタ回路に領域番号ｍ （ｍ≦
ｎ）ｋセットレアドレスを出力すると、選択された領域
内の指定アドレスと一致するアドレスエリアが中央処理
装置からアクセス可能となる。この選択された領域は、
中央処理装置の直接的な記憶域の一部であることに変わ
Ｖはないので、この領域に中央処理装置が実行するプロ
グラム金おくこともできる。また、レジスタ回路のビッ
ト長を長くすること、すなわちｎを大きくすることによ
ってメモリブロックの増設が可能となり、記憶装置の容
量を容易に大きくすることができる。
次に本発明の一実施例′Ｉ！−だす図面を参照して不発
明の詳細な説明する。
明の詳細な説明する。
図面を参照すると、中央処理装置（ＣＰＵ）１のアドレ
スバスａお工びデータバスｈｌＣｉグログラム格納のた
めの主メモリ５お工び複数の商品名記憶装置１０１，１
０２・・・・・・が接続さ、れている。
スバスａお工びデータバスｈｌＣｉグログラム格納のた
めの主メモリ５お工び複数の商品名記憶装置１０１，１
０２・・・・・・が接続さ、れている。
商品名記憶装置１０１，１０２．・・・・・・はさらに
選択レジスタ２を介してＣＰＵＩに接続され友選択パス
ｂＫ接続されている。主メモリ５はゲート４を介してア
ドレスバスａに接続され、ゲート４はアドレスバスａｆ
デコードするデコーダ３からのセレクト信号ＣＩＣよっ
て開閉制御される。商品名記憶装置１０１ｔ−例にとっ
て内部構成を説明すると、商品名メモリ９にはゲート８
ｔ−介してアドレスバスａのアドレスが供給される。ゲ
ート８はアドレスバスａＩ／）内容をデコードするデコ
ーダ６および選択バスｂの内容をデコードするデコーダ
７からのセレクト信号ｅおよびｆが両方ともアクティブ
になった時にメモリ９にアドレスを供給する。商品名記
憶装置＆１０２．・・・・・・の内部構成に、デコーダ
７のデコード内容が異なることを除いて同装置１０１と
同様なので説明は省略する。ＣＰＵＩのアドレスエリア
のプち、主メモリ５にはアドレスｘｌ〜Ｘ２が割当てら
れ、商品名記憶装置１０１．１０２゜・・・・・内のメ
モリ９．・・・・・・には同一アドレスｘ３〜ｘ４が割
当てられている。また、記憶装ｒＩＬ１０１の選択デコ
ーダ７は選択バスｂｃＤＦＦ３容がＫｌのときセレクト
信号ｆｔ−アクティブに、記憶装置１０２の選択デコー
ダはバスｂの内容かに２のときセレクト信号をアクティ
ブにする。
選択レジスタ２を介してＣＰＵＩに接続され友選択パス
ｂＫ接続されている。主メモリ５はゲート４を介してア
ドレスバスａに接続され、ゲート４はアドレスバスａｆ
デコードするデコーダ３からのセレクト信号ＣＩＣよっ
て開閉制御される。商品名記憶装置１０１ｔ−例にとっ
て内部構成を説明すると、商品名メモリ９にはゲート８
ｔ−介してアドレスバスａのアドレスが供給される。ゲ
ート８はアドレスバスａＩ／）内容をデコードするデコ
ーダ６および選択バスｂの内容をデコードするデコーダ
７からのセレクト信号ｅおよびｆが両方ともアクティブ
になった時にメモリ９にアドレスを供給する。商品名記
憶装置＆１０２．・・・・・・の内部構成に、デコーダ
７のデコード内容が異なることを除いて同装置１０１と
同様なので説明は省略する。ＣＰＵＩのアドレスエリア
のプち、主メモリ５にはアドレスｘｌ〜Ｘ２が割当てら
れ、商品名記憶装置１０１．１０２゜・・・・・内のメ
モリ９．・・・・・・には同一アドレスｘ３〜ｘ４が割
当てられている。また、記憶装ｒＩＬ１０１の選択デコ
ーダ７は選択バスｂｃＤＦＦ３容がＫｌのときセレクト
信号ｆｔ−アクティブに、記憶装置１０２の選択デコー
ダはバスｂの内容かに２のときセレクト信号をアクティ
ブにする。
次に本実施例の動作について説明する。
中央処理装置１１が主メモ１７５′ｔ−読み出す場合、
アドレスｘａ（ｘｌ≦Ｘａ≦ｘｓ）ｔアドレス線ａ呵出
力すると、アドレスデコーダ３は、アドレス線壜をデコ
ードしアドレスＸαがＸＩからｘｌ ０間にあること
を認識して、セレクト信号Ｃを能動状態にし、ゲート回
路４を開く。従って、アドレスＸαはアドレス線ｄを弁
じて主メモリ５に与えられるので、ＣＰＵ１は主メモリ
５の読み出し動作を行なうことができる。この時、アド
レスデコーダ６にアドレスＸαがｘ３〜ｘ４の範囲内で
ないため、セレクト信号ｅｋ非能動状態とし、ゲート回
路８を閉じているので、同品名メモリ９はアクセスされ
ない。商品名記憶装置１０２．・・・・・・も同様であ
る。
アドレスｘａ（ｘｌ≦Ｘａ≦ｘｓ）ｔアドレス線ａ呵出
力すると、アドレスデコーダ３は、アドレス線壜をデコ
ードしアドレスＸαがＸＩからｘｌ ０間にあること
を認識して、セレクト信号Ｃを能動状態にし、ゲート回
路４を開く。従って、アドレスＸαはアドレス線ｄを弁
じて主メモリ５に与えられるので、ＣＰＵ１は主メモリ
５の読み出し動作を行なうことができる。この時、アド
レスデコーダ６にアドレスＸαがｘ３〜ｘ４の範囲内で
ないため、セレクト信号ｅｋ非能動状態とし、ゲート回
路８を閉じているので、同品名メモリ９はアクセスされ
ない。商品名記憶装置１０２．・・・・・・も同様であ
る。
中央処理装置１が、商品名記憶装置１０１の内容ヲ読み
だすときには、その選択番号に１を選択レジスタ２にセ
ットし、アドレスＸβ（Ｘｓ≦Ｘβ≦Ｘ４）ｔ”アドレ
ス線ａに出力する。商品名記憶装置１０１，１０２．・
・・・・・のアドレスバスａＫ接続されたアドレスデコ
ーダ６・・・・・・はアドレスＸβにｘ３≦Ｘβ≦ｘ４
の関係があるのでセレクト信号ｅｔ能動状態にする。
だすときには、その選択番号に１を選択レジスタ２にセ
ットし、アドレスＸβ（Ｘｓ≦Ｘβ≦Ｘ４）ｔ”アドレ
ス線ａに出力する。商品名記憶装置１０１，１０２．・
・・・・・のアドレスバスａＫ接続されたアドレスデコ
ーダ６・・・・・・はアドレスＸβにｘ３≦Ｘβ≦ｘ４
の関係があるのでセレクト信号ｅｔ能動状態にする。
選択信号すの内容はアドレスデコーダ７・・・・・・が
デコードするが、内容かに１なので記憶装置１０１のデ
コーダ７のみがセレクト信号ｆを能動状態にする。従っ
て、記憶装置１０１のゲート回路８のみがセレクト信号
ｅとｆとの条件が揃ってアドレスＸβを線ｇｔ−弁じて
商品メモＩＪ９に与える。従って、ＣＰＵＩＵメ七り９
に対して読み出し動作を行なうことができる。記憶装置
１０２ではに２←に１の為、読み出し動作は行なわれな
い。ここでＣＰＵＩが選択レジスタ２に選択信号に２？
セツトすると、同じＸβというアドレスで今度は装置１
０２の内容が読み出される。これらのとき、主メモリ５
に接続されたデコーダ３はＸβがｘ１〜Ｘ！の範囲にな
いのでゲート４を開けず、主メモリ５はアクセスされな
い。
デコードするが、内容かに１なので記憶装置１０１のデ
コーダ７のみがセレクト信号ｆを能動状態にする。従っ
て、記憶装置１０１のゲート回路８のみがセレクト信号
ｅとｆとの条件が揃ってアドレスＸβを線ｇｔ−弁じて
商品メモＩＪ９に与える。従って、ＣＰＵＩＵメ七り９
に対して読み出し動作を行なうことができる。記憶装置
１０２ではに２←に１の為、読み出し動作は行なわれな
い。ここでＣＰＵＩが選択レジスタ２に選択信号に２？
セツトすると、同じＸβというアドレスで今度は装置１
０２の内容が読み出される。これらのとき、主メモリ５
に接続されたデコーダ３はＸβがｘ１〜Ｘ！の範囲にな
いのでゲート４を開けず、主メモリ５はアクセスされな
い。
ここで、選択バスｂｆｔ８ビット構成とすると、２５６
個の商品名記憶装置が接続でき、１６ビツトとすると約
６５万個となる。また商品名記憶装置の為に追加された
回路は、選択レジスタ２と、アドレスデコーダ７のみで
あり、最小化されているといって良い。また各々の商品
名記憶装置にはｘ３〜ｘ４という中央処理装［１の同一
アドレスが割当てられているので、中央処理装置同記憶
装置１５の延長と考えることができる。従って、商品名
だけでなくプログラムをおくこともできる。またこの回
路構成においては読み出し速度が低下する要因がなく、
商店名記憶装置！１１０１，１０２゜・・・・・・は中
央処理装置内の主メモリ５と同様な速度で読み書きでき
る。また記憶装置１０１，１０２゜・・・・・・を１枚
の基板で形成すれば、商品数の増加に伴ない必要な数次
は基板を追加してゆけば良く、柔軟な構成がとれる。
個の商品名記憶装置が接続でき、１６ビツトとすると約
６５万個となる。また商品名記憶装置の為に追加された
回路は、選択レジスタ２と、アドレスデコーダ７のみで
あり、最小化されているといって良い。また各々の商品
名記憶装置にはｘ３〜ｘ４という中央処理装［１の同一
アドレスが割当てられているので、中央処理装置同記憶
装置１５の延長と考えることができる。従って、商品名
だけでなくプログラムをおくこともできる。またこの回
路構成においては読み出し速度が低下する要因がなく、
商店名記憶装置！１１０１，１０２゜・・・・・・は中
央処理装置内の主メモリ５と同様な速度で読み書きでき
る。また記憶装置１０１，１０２゜・・・・・・を１枚
の基板で形成すれば、商品数の増加に伴ない必要な数次
は基板を追加してゆけば良く、柔軟な構成がとれる。
本発明に以上説明した様に、簡単な回路構成で商品数の
増加に伴なって商品名記憶装置の容量を増加させること
ができ、しかも高速度でこれらのｇ７ｃ置ｔアクセスす
ることができるという効果がある。
増加に伴なって商品名記憶装置の容量を増加させること
ができ、しかも高速度でこれらのｇ７ｃ置ｔアクセスす
ることができるという効果がある。
図面は本発明の一笑施例を示すブロック図である。
１・・・・・・中央処理装置、２・・・・・・選択レジ
スタ、３・・・・・・アドレスデコーダ、４・・・・・
・ゲート回路、５・・・・・・中央処理装置内記憶装置
、６・・・・・・アドレスデコーダ、７・・・・・・選
択デコーダ、８・・・・・・ゲート回路、９・・・・・
・商品名メモＩＪ、１０１，１０２・・・・・・商品名
記憶装置。
スタ、３・・・・・・アドレスデコーダ、４・・・・・
・ゲート回路、５・・・・・・中央処理装置内記憶装置
、６・・・・・・アドレスデコーダ、７・・・・・・選
択デコーダ、８・・・・・・ゲート回路、９・・・・・
・商品名メモＩＪ、１０１，１０２・・・・・・商品名
記憶装置。
Claims (1)
- 中央処理装置の同一アドレス空間内に割当てられた複数
の商品名メモリと、前記中央処理装置に接続され前記商
品名メモリのひとつを選択する選択手段とを有すること
を特徴とする売上げ登録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278036A JPS61150064A (ja) | 1984-12-25 | 1984-12-25 | 売上げ登録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278036A JPS61150064A (ja) | 1984-12-25 | 1984-12-25 | 売上げ登録装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150064A true JPS61150064A (ja) | 1986-07-08 |
Family
ID=17591750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278036A Pending JPS61150064A (ja) | 1984-12-25 | 1984-12-25 | 売上げ登録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150064A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836388A (ja) * | 1981-08-05 | 1983-03-03 | レ−ム・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | 求核性基を含有する基質を結合するための反応性単位を有する表面積の大きい系、固定方法および触媒系、ならびに指示薬または吸収体 |
| JPS5963099A (ja) * | 1982-10-02 | 1984-04-10 | Fujitsu Ltd | メモリ診断方式 |
-
1984
- 1984-12-25 JP JP59278036A patent/JPS61150064A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836388A (ja) * | 1981-08-05 | 1983-03-03 | レ−ム・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | 求核性基を含有する基質を結合するための反応性単位を有する表面積の大きい系、固定方法および触媒系、ならびに指示薬または吸収体 |
| JPS5963099A (ja) * | 1982-10-02 | 1984-04-10 | Fujitsu Ltd | メモリ診断方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6986004B1 (en) | FIFO memory with programmable data port widths | |
| US5721874A (en) | Configurable cache with variable, dynamically addressable line sizes | |
| JPH11203860A (ja) | 半導体記憶装置 | |
| US5715419A (en) | Data communications system with address remapping for expanded external memory access | |
| JPH09167495A (ja) | データ記憶ユニット及び該ユニットを用いたデータ記憶装置 | |
| US4764896A (en) | Microprocessor assisted memory to memory move apparatus | |
| JPS61150064A (ja) | 売上げ登録装置 | |
| KR890012316A (ko) | 프로그램가능한 메모리 데이터 보호회로 | |
| KR920003845B1 (ko) | 개인용 컴퓨터의 사용자를 위한 rom의 영역 확장 시스템 | |
| JPS62110697A (ja) | アドレス制御方式 | |
| JPS6327731B2 (ja) | ||
| JPS62146480A (ja) | 半導体記憶装置 | |
| JP2814540B2 (ja) | ポート兼用パラレルインターフェース回路 | |
| JPH04237346A (ja) | マイクロプロセッサシステム | |
| JP2692180B2 (ja) | マイクロコンピュータ | |
| JPH04177697A (ja) | 半導体メモリ | |
| JPH01290052A (ja) | キャッシュメモリ | |
| JPS602703B2 (ja) | 記憶装置リ−ド／ライト処理方式 | |
| JPS61190642A (ja) | 主記憶制御方式 | |
| JPH03211641A (ja) | メモリ装置のアドレス指定方法 | |
| JPH06337847A (ja) | マルチプロセッサ装置 | |
| JPH05128327A (ja) | Ｉｃカード | |
| JPH0224748A (ja) | アドレス切替回路 | |
| JPS62175852A (ja) | レジスタアクセス装置 | |
| JPH05257798A (ja) | メモリー制御回路 |