JPH01263854A - メモリパリティエラー判別方式 - Google Patents
メモリパリティエラー判別方式Info
- Publication number
- JPH01263854A JPH01263854A JP63093005A JP9300588A JPH01263854A JP H01263854 A JPH01263854 A JP H01263854A JP 63093005 A JP63093005 A JP 63093005A JP 9300588 A JP9300588 A JP 9300588A JP H01263854 A JPH01263854 A JP H01263854A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- parity
- area
- error
- address bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリパリティエラー判別方式に閃する。
従来のメモリパリティエラー判別方式においては、使用
領域（書き込み済領域）で発生したパリティエラー及び
未使用領域（未書き込み領域）で発生したパリティエラ
ーは同一のパリティエラーとして扱っている９ 〔発明が解決しようとする課題〕 上述した従来のメモリパリティエラー判別方式では、パ
リティエラーの主要因がプログラム上にある取使用領域
でのパリティエラーと主要因がハードウェアにある使用
領域でのパリティエラーとを区別するには、測定器を１
重用する、またメモリ全領域にある値を書き込むことが
ｅ要であり、バリデイエラーの生じやすいデパック時に
おいては効率の低下を招くという問題がある４、本発明
は使用領域で発生ｌ〜かパリティエラーと未使用領域で
発生し／ごパリティエラーとの区別をするための手間を
除くことができる。メモリパリティエラー判別方式を提
供１″ろことを課題とする。
領域（書き込み済領域）で発生したパリティエラー及び
未使用領域（未書き込み領域）で発生したパリティエラ
ーは同一のパリティエラーとして扱っている９ 〔発明が解決しようとする課題〕 上述した従来のメモリパリティエラー判別方式では、パ
リティエラーの主要因がプログラム上にある取使用領域
でのパリティエラーと主要因がハードウェアにある使用
領域でのパリティエラーとを区別するには、測定器を１
重用する、またメモリ全領域にある値を書き込むことが
ｅ要であり、バリデイエラーの生じやすいデパック時に
おいては効率の低下を招くという問題がある４、本発明
は使用領域で発生ｌ〜かパリティエラーと未使用領域で
発生し／ごパリティエラーとの区別をするための手間を
除くことができる。メモリパリティエラー判別方式を提
供１″ろことを課題とする。
本発明のメモリパリティエラー判別方式はアドレスバス
とデータバスとメモリリード及びメモリライト制御線と
に接続され、データの書き込み。
とデータバスとメモリリード及びメモリライト制御線と
に接続され、データの書き込み。
記憶及び読み出しを行なうメモリ部と； Ｍ記アドレス
バス及びｎｊｆ記制御線に接続され、前記メモリ部への
書き込み時に書き込みデータからパリティピッＩ・を作
成しかつ記憶させ、前記メモリ部からの読み出し時に前
記メモリから読み出されたデータと書き込み時に作成し
記憶されたパリティビットどの照合を行ないパリティエ
ラーを検出するパリティチェック部と；アドレスバスに
接続され、前記メモリ部の使用領域の情報を予め設定さ
れ、前記パリティチェック部からパリティエラー検出信
号を受けたときにパリティエラーが前記メモリ部の未使
用領域で発生したか前記使用領域で発生したかを前記ア
ドレスバス上のアドレスから判別し、前記未使用領域で
発生した場合はプログラムエラー信号をかつ前記使用領
域で発生した場合はハードウェアエラー信号をそれぞれ
出力する判別部とを備える。
バス及びｎｊｆ記制御線に接続され、前記メモリ部への
書き込み時に書き込みデータからパリティピッＩ・を作
成しかつ記憶させ、前記メモリ部からの読み出し時に前
記メモリから読み出されたデータと書き込み時に作成し
記憶されたパリティビットどの照合を行ないパリティエ
ラーを検出するパリティチェック部と；アドレスバスに
接続され、前記メモリ部の使用領域の情報を予め設定さ
れ、前記パリティチェック部からパリティエラー検出信
号を受けたときにパリティエラーが前記メモリ部の未使
用領域で発生したか前記使用領域で発生したかを前記ア
ドレスバス上のアドレスから判別し、前記未使用領域で
発生した場合はプログラムエラー信号をかつ前記使用領
域で発生した場合はハードウェアエラー信号をそれぞれ
出力する判別部とを備える。
次に、本発明について図面を参照して説明する。
本発明の一実施例を示す第１図を参照すると、メモリパ
リティエラー判別装置はメモリ部１、パリティチェック
部２及び判別部３を備える。メモリ部１はアドレスバス
４とデータバスラとメモリライト及びメモリリード等の
制御線６とに接続され、データの書き込み及び読み出し
を行なう。パリティチェック部２はアドレスバス４．デ
ータバス５及び制御線６に接続され、メモリライ１へ時
に書き込みデータからパリティビットを作成しがっ記憶
さぜ、メモリリード時にメモリ部１がら出力された読み
出しデータどメモリライＩ・時に作成しかつ記憶された
バリティビ、ソＩ、とを照合してパリデイエラーを検出
する。判別部３はアドレスバス・目こ接続され、メモリ
使用領域のつまりメモリ書き込み領域の情報を有してお
り、パリティチェック部２からパリデイエラー検出信号
を受けたときアドレスバス４トの読み出しアドレス情報
から使用領域で発生しｌ：パリティエラーが、未使用領
域つまり未害き込み領域で発生したパリティエラーかを
判別し、前者の場合はハードウェアエラー信号をかつ後
者の場合はプログラムエラー信号を外部に出力する。尚
、判別部３が有しているメモリ使用領域の情報とは、デ
ータの書き込み及び読み出しが行なわれるであろうメモ
リ部１内の記憶領域をデイツプスイッチ等のハードウェ
ア的手段で予め設定したものである、 次に、第２図（ａ）、（ｂ）と第１図とを併用して」二
連したメモリパリティエラー判別装置の動作について説
明する。まず、メモリライト時（第２図（ａ）参照）、
メモリ部１はアドレスバス４で指定されたアドレスにデ
ータバス５」二のデータを格納する（動作手順５１１）
。その時、パリティチェック部２はデータバス５上のデ
ータからパリティビットを作成し、アドレスバス４」−
のアドレスに対応させて記憶する（Ｓ１２）。次に、メ
モリリード時（第２図（ｂ）参照）、メモリ部１はアド
レスバス４で指定されたアドレスに書かれているデータ
をデータバス５上に出力する（Ｓ２１）。パリティチェ
ック部２はアドレスバス４上の読み出しアドレスに対応
しメモリライ■・時に作成し記憶したパリティビットと
データバス５上の読み出しデータとを照合し、パリティ
エラーの場合はパリティエラー検出信号を出力し、正常
の場合はメモリリードシーケンスを終了する（Ｓ２２）
。一方、パリティチェック部２よりパリティエラー検出
信号を受けた場合、判別部３はアドレスバス４上の読み
出しアドレスからパリティエラーがメモリ使用領域で発
生したものか、メモリ未使用領域で発生したものかを判
別し、前者の場合はハードウェアエラー信号をかつ後者
の場合はプログラムエラー信号をそれぞれ外部に出力す
る（Ｓ２３、Ｓ２４，５２５）。
リティエラー判別装置はメモリ部１、パリティチェック
部２及び判別部３を備える。メモリ部１はアドレスバス
４とデータバスラとメモリライト及びメモリリード等の
制御線６とに接続され、データの書き込み及び読み出し
を行なう。パリティチェック部２はアドレスバス４．デ
ータバス５及び制御線６に接続され、メモリライ１へ時
に書き込みデータからパリティビットを作成しがっ記憶
さぜ、メモリリード時にメモリ部１がら出力された読み
出しデータどメモリライＩ・時に作成しかつ記憶された
バリティビ、ソＩ、とを照合してパリデイエラーを検出
する。判別部３はアドレスバス・目こ接続され、メモリ
使用領域のつまりメモリ書き込み領域の情報を有してお
り、パリティチェック部２からパリデイエラー検出信号
を受けたときアドレスバス４トの読み出しアドレス情報
から使用領域で発生しｌ：パリティエラーが、未使用領
域つまり未害き込み領域で発生したパリティエラーかを
判別し、前者の場合はハードウェアエラー信号をかつ後
者の場合はプログラムエラー信号を外部に出力する。尚
、判別部３が有しているメモリ使用領域の情報とは、デ
ータの書き込み及び読み出しが行なわれるであろうメモ
リ部１内の記憶領域をデイツプスイッチ等のハードウェ
ア的手段で予め設定したものである、 次に、第２図（ａ）、（ｂ）と第１図とを併用して」二
連したメモリパリティエラー判別装置の動作について説
明する。まず、メモリライト時（第２図（ａ）参照）、
メモリ部１はアドレスバス４で指定されたアドレスにデ
ータバス５」二のデータを格納する（動作手順５１１）
。その時、パリティチェック部２はデータバス５上のデ
ータからパリティビットを作成し、アドレスバス４」−
のアドレスに対応させて記憶する（Ｓ１２）。次に、メ
モリリード時（第２図（ｂ）参照）、メモリ部１はアド
レスバス４で指定されたアドレスに書かれているデータ
をデータバス５上に出力する（Ｓ２１）。パリティチェ
ック部２はアドレスバス４上の読み出しアドレスに対応
しメモリライ■・時に作成し記憶したパリティビットと
データバス５上の読み出しデータとを照合し、パリティ
エラーの場合はパリティエラー検出信号を出力し、正常
の場合はメモリリードシーケンスを終了する（Ｓ２２）
。一方、パリティチェック部２よりパリティエラー検出
信号を受けた場合、判別部３はアドレスバス４上の読み
出しアドレスからパリティエラーがメモリ使用領域で発
生したものか、メモリ未使用領域で発生したものかを判
別し、前者の場合はハードウェアエラー信号をかつ後者
の場合はプログラムエラー信号をそれぞれ外部に出力す
る（Ｓ２３、Ｓ２４，５２５）。
以上説明したように本発明によれば、メモリパリデイエ
ラーが発生した場合、そのパリティエラーがメモリ使用
領域で発生したく主要因はハードウェアにある）ものか
１．メモリ未使用領域で発生したく主要因はプログラム
にある）ものかを容易に判別することが可能となり、特
にパリティエラーの発生し易いデパック時においては作
業効率を大幅に向りできる。
ラーが発生した場合、そのパリティエラーがメモリ使用
領域で発生したく主要因はハードウェアにある）ものか
１．メモリ未使用領域で発生したく主要因はプログラム
にある）ものかを容易に判別することが可能となり、特
にパリティエラーの発生し易いデパック時においては作
業効率を大幅に向りできる。
第１図は本発明の一実施例を示す構成図、第２図（ａ）
及び第２図（ｂ）は同実施例の動作３説明するための図
である。 １・・・メモリ部、２・・・パリティチェック部５３・
・・判別部、４・・・アドレスバス、５・・・データバ
ス、６・・・制御線。
及び第２図（ｂ）は同実施例の動作３説明するための図
である。 １・・・メモリ部、２・・・パリティチェック部５３・
・・判別部、４・・・アドレスバス、５・・・データバ
ス、６・・・制御線。
Claims (1)
- アドレスバスとデータバスとメモリリード及びメモリラ
イト制御線とに接続され、データの書き込み、記憶及び
読み出しを行なうメモリ部と；前記アドレスバス及び前
記制御線に接続され、前記メモリ部への書き込み時に書
き込みデータからパリテイビットを作成しかつ記憶させ
、前記メモリ部からの読み出し時に前記メモリから読み
出されたデータと書き込み時に作成し記憶されたパリテ
イビットとの照合を行ないパリテイエラーを検出するパ
リテイチェック部と・アドレスバスに接続され、前記メ
モリ部の使用領域の情報を予め設定され、前記パリテイ
チェック部からパリテイエラー検出信号を受けたときに
パリテイエラーが前記メモリ部の未使用領域で発生した
か前記使用領域で発生したかを前記アドレスバス上のア
ドレスから判別し、前記未使用領域で発生した場合はプ
ログラムエラー信号をかつ前記使用領域で発生した場合
はハードウェアエラー信号をそれぞれ出力する判別部と
を備えることを特徴とするメモリパリテイエラー判別方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093005A JPH01263854A (ja) | 1988-04-15 | 1988-04-15 | メモリパリティエラー判別方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093005A JPH01263854A (ja) | 1988-04-15 | 1988-04-15 | メモリパリティエラー判別方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01263854A true JPH01263854A (ja) | 1989-10-20 |
Family
ID=14070268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093005A Pending JPH01263854A (ja) | 1988-04-15 | 1988-04-15 | メモリパリティエラー判別方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01263854A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638636A (en) * | 1979-09-07 | 1981-04-13 | Hitachi Ltd | Data processing unit |
| JPS59208660A (ja) * | 1983-05-13 | 1984-11-27 | Nippon Electric Ind Co Ltd | コンピユ−タの暴走検出回路 |
| JPS6158054A (ja) * | 1984-08-28 | 1986-03-25 | Fuji Electric Co Ltd | プログラムの暴走検出方式 |
-
1988
- 1988-04-15 JP JP63093005A patent/JPH01263854A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638636A (en) * | 1979-09-07 | 1981-04-13 | Hitachi Ltd | Data processing unit |
| JPS59208660A (ja) * | 1983-05-13 | 1984-11-27 | Nippon Electric Ind Co Ltd | コンピユ−タの暴走検出回路 |
| JPS6158054A (ja) * | 1984-08-28 | 1986-03-25 | Fuji Electric Co Ltd | プログラムの暴走検出方式 |
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