TW533418B - Integrated memory and method to function-test of memory-cells of an integrated memory - Google Patents

Description

533418 五、發明説明（3 ) 本發明涉及一種積體記憶體，其可受到一種記憶胞測試 以測定有功能及有缺陷之各記憶胞，各記憶胞是可定址的 且沿著行線和列線而配置在矩陣形式之記憶胞陣列中，各 記憶胞由列線和行線組合成很多組（group)。本發明亦涉及 此種記憶胞之功能檢測用之方法。 爲了檢測積體記憶體之記憶胞之功能，則此記憶體通常 會受到一種記憶胞測試。在此種測試期間，各測試資料寫 入各別之記憶胞中且又讀出。已寫入之資料及又讀出之資 料之間之比較即可得知：已檢測之記憶胞之功能是否有錯 誤。 積體記憶體之各記憶胞通常是沿著各行及各列而配置在 矩陣形式之積體記憶體陣列中。各記憶胞例如依據行線和 列線組合成很多組。修復半導體記憶體所用之一般之備用 (redundance)槪念是：在記憶胞或一個記憶字（其包含一組 記憶胞）有缺陷時，則此記憶胞陣列之一組行線或列線須 被取代。就所選取之列修復或行修複而言，在一組列線和 一組行線之相交區域中所存在之各記憶胞或各記憶字是等 效的。β卩，這些記憶胞之修複可藉由一組備用行線或一組 備用列線來達成。 若一個或多個任意之記憶胞或記憶字在相交區中失效， 則會觸發一種修複作用。爲了導出該修複資訊，則須儲存 各有缺陷之記憶胞之ίΐΑ址或有缺陷之彳思子之位址（亦稱 爲缺陷位址）且繼續處理以便進行評估。 外部之測試元件或自我測試單元檢測此記憶模組，其方 533418 五、發明説明（2 ) 式是在此模組之各記憶胞中以指定之位址序列使資料交替 地寫入或由各記憶胞中讀出，然後與所期望之資料相比較 。位址產生器之目的是在寫入或讀出操作時產生各別之位 址。每一先前之比較過程中所出現之缺陷資訊可以簡勿之 方式儲存。例如，只要發生一種缺陷，則設定一種缺陷旗 標（flag)，其用來表示此模組有缺陷。但若此模組應修複 ，則此資訊（其指出：哪一個記憶胞有缺陷）繼續傳送至此 模組上或此模組之備用分析單元。由這些缺陷資料而導出 該修複資訊。爲了使所需之傳送時間或通道電容或待傳送 之信號之信號寬度保持很小，則各缺陷資料例如以缺陷位 址之形式事先在考慮記憶模組之備用槪念時被壓縮。 本發明之目的是提供一種本文開頭所述積體記憶體之各 記憶胞之功能檢測用之方法，藉此可使有缺陷之各記憶胞 之位址大大地緊密化。 此外’本發明亦提供上述之積體記憶體，使得在進行上 述方法時可使缺陷之各記憶胞之位址大大地緊密化。 此種有關上述方法之目的是以本文開頭所述積體記憶體 之各記憶胞之功能檢測用之方法來達成，其中各記憶胞可 分別經由行位址及列位址來定址，且行位址及列位址分別 具有位址第一成份，藉此可對各組件行線及列線進行定址 ，其具有以下特徵： -在一組行線及一組列線之相交區中依序對各記憶胞檢測 其缺陷性，然後對另一組行線或列線之各記憶胞進行檢 測， - 4- 533418 五、發明説明（3 ) -在確認爲有缺陷之各記憶胞之各別之位址第一成份之間 進行比較， -在這些有缺陷之記憶胞之各別之位址第一成份相一致時 ，則至少一個有缺陷之記憶胞之位址繼續處理以作爲功 能檢測之結果，其它有缺陷之各記憶胞之位址則不繼續 處理。 本發明之積體記憶體中之各記憶胞可分別經由行位址及 列位址來定址；其中各行位址及列位址分別具有：位址第 一成份，藉此可對組行線及列線進行定址；位址第二成份 ’藉此可對各組內部中之各記憶胞進行定址；一種定址單 元，可對各待檢測之記憶胞進行定址；各別之計數器，用 來產生位址第一成份；各別之其它計數器，用來產生位址 第二成份，各計數器分別具有控制輸入端，其是與定址單 元之輸出端相連；待測試之各記憶胞之各別之位址成份可 在各別計數器之輸出側測得。 相同之相交區中各組記憶胞中之各記憶胞或記憶字之特 徵是：除了決定各組中之位置所用之低値之列和行位址位 元（位址第二成份）之外，各記憶胞或記憶字都具有相同之 列和行位址（位址第一成份）。有缺陷之各記憶胞或記憶字 之位址（缺陷位址）此處可被壓縮，此時依序之各缺陷位址 或其位址第一成份互相比較且第二和其它之缺陷位址不繼 續傳送至備用分析單兀，若這些位址缺陷所屬之由一組行 線和一組列線所形成之相交區是與第一次所產生之缺陷位 址所屬者一樣時。 533418 五、發明説明（4 ) 一種缺陷位址因此繼續處理而被評估以成爲此種功能檢 測之結果。此種結果例如可評估成所謂可行（pass)失效 (fail)資訊。此外，亦可確定：哪些記憶胞是有缺陷的。這 些作爲記憶體稍後作修複時所用之資訊。 在此種情況下設計一種功能測試後所使用之備用槪念： 在記憶胞或記憶字有缺陷時，一組行線或一組列線通常須 被取代。若相關之相交區中一個或多個任意之記憶胞有缺 陷時，則觸發一種修複作用。這表示：在稍後之修複中其 它有缺陷之各記憶胞之資訊在一種待測試之相交區中是不 需要的，因爲一種有缺陷之記憶胞之存在即已足夠。觸發 一種修複作用。 在本發明之方法之其它形式中，在一組行線或一組列線 之相交區中沿著行線或列線依序對各記憶胞進行檢測。 在本方法之其它形式中，爲了對相交區中之各記憶胞進 行檢測，則首先增加此行位址之第二成份且在完成檢測相 關之列線之後使此列位址之第二成份加大。爲了測定下一 個即將檢測之組，則此行位址之第一成份須加1。這表示 :在相交區之內部中局部性地沿著列線進行檢測，其中此 相交區內部中之各列線依序被處理。然後由下一組行線繼 續進行。 由於位址順序之改變，則在本方法之另一種形式中在檢 測此相交區中之各記憶胞時，首先使行位址之第二成份加 1且在完全檢測相關之列線之後使此列位址之第二成份加 1，其中爲了測定下一個待測試之組，則該列位址之第一 533418 五、發明説明（5 ) 成份須加1。即，在相交區之內部中局部性地以和先前所 述方法一樣之方式以相同之列順序來進行定址，但下一組 列線須被定址以作爲下一個待測試之組。 在本方法之另一實施形式中，首先使列位址之第二成份 加1且在完全檢測相關之行線之後使此行位址之第二成份 加1。行位址之第一成份以測定下一個待測試之組。 在本方法之其它實施形式中，首先使列位址之第二成份 加1且在完全檢測相關之行線之後使此行位址之第二成份 力α 1 ;列位址之第一成份加1以測定下一個待測試之組。 本發明之記憶體之定址單元以下述方式來進行各記憶胞 之位址之產生可以上述之列順序來達成。各記憶胞之位址 (其劃分成第一成份及第二成份）由各別之共同作用之計數 器所產生。各別之計數器以適當之方式由定址單元所控制 。各記憶胞之各別之位址成份在各別之計數器之輸出側可 測得。 在有利之實施形式中，此記憶體具有：第一計數器，以 產生列位址之第一成份；第二計數器，以產列位址之第二 成份；第三計數器，以產生行位址之第一成份；以及第四 計數器，以產生行位址之第二成份。利用此種配置，則行 位址及列位址之各別之成份可互相獨立地由定址單元所控 制而產生。 在此種積體記憶體之其它實施形式中，其具有：第一計 數器，以產列位址及行位址之第一成份；第二計數器，以 產生列位址及行位址之第二成份。 -7- 533418 五'發明説明（6 ) 只要可確保：此自動機經由所有可能之狀態及所有可能 之部份位址運行，則一種循環式自動機之每一種特性都可 用在所使用之計數器中。特別是可使用線性計數器， Gray-Code計數器或回授式移位暫存器以及特殊形式之單 元式自動機。 爲了進行本方法之上述各種不同之實施形式，則定址單 元可有利地分別操作在多種可調之操作模式中之一之中。 這些操作模式之不同處是各待測試之記憶胞之定址順序。 本發明其它有利之形式描述在申請專利範圍各附屬項中。 本發明以下將依據圖式之實施例來詳述。圖式簡單說明： 第1圖係積體記憶體之矩陣形式之記憶胞陣列之圖解。 第2圖係記憶胞陣列之另一圖解，其具有多組行線及列 線。 第3 a-d圖係本發明之方法之實施形式之定址順序。 第4至7圖係本發明之記憶體之實施形式。 第1圖是一種DRAM之矩陣形式之記憶胞陣列，其具 有列線（或字元線WL)以及行線（或位元線BL)，其相交點 配置各記憶胞MC。各記憶胞MC分別含有一個選擇電晶 體及一個記憶電容器。各選擇電晶體之控制輸入端是與字 元線WL中之一相連，各選擇電晶體之主電流路經配置在 各記憶胞MC之記憶電容器和位元線之間。列線、WL和行 線BL因此組合成各組列線R或各組行線C。一組列線R (列組）及一組行線C(行組）在相交區中K中相交。

各記憶胞MC分別可經由行位址CADR及列位址RADR 533418 五、發明説明（7 ) 來定址。這些位址CADR及RADR分別具有第一成份 CADR1 ， RADR1 ，藉此可對各別之行組C或歹1J組R進行 定址。這些位址另具有第二成份CADR2，RADR2，藉此 可對各組C或R內部之各記憶胞MC進行定址。 相交區K中之各記憶胞MC在進行功能測試時，依序各 記憶胞MC檢測其無缺陷性。相交區K中可發生一些缺陷 ，其由行方向及列方向中不同之位置來表示。這些缺陷在 第2圖中以缺陷位置F表示。相交區K中之各記憶胞MC 之特徵是：其位址之第一成份RADR1或CADR1是相同的 。由於記憶胞MC之位址分成第一成份及第二成份，則各 記憶胞MC之位址分別劃分成所謂廣域性（global)及所謂 局部性（local)部份位址。廣域性歹ij/行位址RADR1或zl是 記憶胞陣列1中可取代之列/行組R或C之位址。局部性 之歹U /行位址RADR2或CADR2在各別之列/行組R或C中 決定了已定址之記憶胞或已定址之記憶字之位置。這樣在 列方向或行方向中藉由廣域性之列位址或行位址之改變而 利用下一組來繼續進行之前，首先可使列及行組之相交區 中全部記憶胞被測試。 、首先在列組R及行組C之相交區K中檢測全部之記憶 胞MC或記憶字。相交區K中有缺陷之記憶胞MC之位址 之壓縮是藉由依序之缺陷位址之廣域性列位址RADR1及 行位址CADR1之比較來達成。若多個依序之缺陷位址具 有相同之廣域性列計數器RADR1及行位址CADR1，則只 有第一個缺陷位址繼續傳送至備用分析單元（其例如位於 533418 五、發明説明（8 ) 積體記憶體外部）。其它有缺陷之各記憶胞之位址未繼續 處理。因爲全部之記憶胞MC是以相同之廣域性列位址 RADR1及行位址CADR1直接依序地進行檢測，貝IJ可使歹U 組R及行組C之相交區C中全部之缺陷位址緊密化 (compact)。由於各缺陷位址以不同之行位址及列位址來壓 縮，則可達成一種二維空間之緊密化，這與一維空間之緊 密化（其中各缺陷位址只以相同之行位址或列位址來壓縮） 是不同的。 第3a圖之例子說明了功能檢測期間之定址流程。在組 R 1及C1之相交區中檢測各記憶胞。首先提高此局部性行 疫址C ADR2，在完全檢測相關之列之後’提高局部性列 位址RADR2，直至相交區中全部之記億胞被檢測爲止。 下一個待檢測之組是組R1及C2，其相交區被檢測。然後 提高廣域性行位址CADR1。 定址順序之優先方向在局部性及廣域性中可互相獨立地 設定。不同之定址順序圖解在第3 a至3 d圖中。不同之優 先順序在部份位址產生時進行，這是依據第3a至3d圖而 列在下表中： -10- 533418 五、發明説明（9 ) 圖 列位址 行位址 增加 RADR1 RADR2 CADR1 CADR2 3 a 4 2 3 1 局部性CADR最先 廣域性CADR最先 3b 3 2 4 1 局部性CADR最先 廣域性CADR最先 3c 4 1 3 2 局部性CADR最先 廣域性CADR最先 3d 3 1 4 2 局部性CADR最先 廣域性CADR最先 表：部份位址產生時之優先順序 (1=時間上最先，4 =時間上最後 修複此積體記憶體所可使用之備用槪念是：在記憶胞 MC有缺陷時，此記憶胞陣列1之行組C或列組R通常須 被取代。若相交區K中有一個或多個任意之記憶胞MC失 效，則觸發一種修複作用。因此，在稍後作修複時下述情 況已不相關：在確定一種有缺陷之記憶胞之後，其它有缺 陷之各記憶胞之位址繼續傳送至備用分析單元，若這些位 址屬於相同之相交區K時。 爲了在功能檢測（其可要求較大資料量之傳送）時資料傳 送速率不會受到此記憶體之可供使用之接點之數目所限制 ’則通常在此記憶體中之積體電路上設置一種進行此功能 檢測時所用之自我測試單元。此種方式亦稱爲”內建式自 我測試（Built-In Self Test)(BIST)，，。 第4-7圖是本發明記憶體之實施形式。各實施例分別具 有一個定址單元2以便對即將檢測之記憶胞MC進行定址 。計數器Π至1 8連接至各別之定址單元2 ;各計數器分 -11- 533418 五、發明説明（1G ) 別具有各控制輸入端L 1至L4，其是與定址單元2之各輸 出端A1至A4相連。此外，每一計數器1 1至1 8都具有 一個狀態信號ST，其送回至定址單元2。待檢測之各記憶 胞MC之位址RADR及CADR之各別之成份可在各別計數 器1 1至1 8之輸出側測得。 定址單元2亦與自我測試單元3相連，此單元3具有各 控制端SO至S4以控制各定址過程。一種信號施加至相交 區SO以便依據第3a至3d圖來設定一種定址順序。定址 單元2因此可在多個可調整之操作模式中之一種中操作， 這些操作模式之不同處是：待測試之各記憶胞MC之定址 順序。一種固持（Hold)信號施加至控制端S1，此信號對各 別之計數器顯示：須保持一種指定之値。經由控制端S2 可設定：各別之計數器是否以上升或下降之順序來計數。 控制端S3和S4是設定（set)信號或重置（reset)信號用之接 點。各控制端S 1至S4上之各別之信號由定址單元2所控 制而繼續傳送至定址單元2之各別之輸出端A1至A4。 因此，各計數器π至1 8須由定址單元2所控制，使行 組C及列組R之相交區K中之各記憶胞MC可依序被定 址，且下一行組C或列組R之各記憶胞MC可接著被定址。 第4圖中此積體記憶體具有：計數器1 1，用來產生列位 址之第一成份RADR1 ;計數器12，用來產生列位址之第 二成份；計數器13，用來產生行位址之第一成份CADR1 ;以及計數器14，用來產生行位址之第二成份CADR2。 若不用第3c，3d圖之定址模式，則第4圖之配置可依 -12- 533418 五、發明説明（11 ) 據第5圖之配置來簡化。此處該列位址計數器11，1 2組 合成一個共同之列位址計數器1 7。列位址之第一和第二成 份RADR 1及RADR2分別可在列位址計數器17上測得。 若不用第3a，3b圖之定址模式，則第4圖之配置可簡 化成第6圖之配置。此處該行位址計數器1 3，1 4組合成 一個共同之行位址計數器1 8。行位址之第一和第二成份 CADR1和CADR2可在行位址計數器18上測得。 依據第7圖之配置，此積體記憶體具有：計數器15，用 來產生列位址和行位址之第一成份RADR1或CADR1 ;計 數器1 6，用來產生列位址和行位址之第二成份RADR2或 CADR2 〇計數器1 5，1 ό因此是一種所言胃廣域性位址計數 器1 5或所謂局部性位址計數器1 6，其上可測得各別之列 位址及行位址。 上述之本發明之方法可以上述本發明之積體記憶體或其 所示之實施例來進行。定址單元之控制輸入端是與積體記 憶體之微控制器相連，微控制器例如由外部受到控制來進 行功能測試。在另一實施形式中，定址單元2之控制輸入 端是與積體記憶體之自我測試單元3相連，已如上所述。 但亦可以下述方式來達成：由本發明之方法所檢測之各記 憶胞直接由微控制器所定址。在此種方式中，在進行功能 測試時定址順序之控制不需該定址單元2。 符號之說明 1 記憶胞陣列 2 定址單元 -13- 533418 五、發明説明（12 ) 3 自我測試單元 1 1，12，13，14，15，16，17 計數器 MC 記憶胞 WL 字元線 BL 位元線 C 行線 R 列線 K 相交區 L1 〜L4 控制輸入端 -14-

Claims (1)

1. 53¾㈣ 六、申請專利範圍 第90 1 0798 1號「積體記憶體及檢測其記億胞功能所用之 方法」專利案 (9 1年1 2月修正） A申請專利範圍： 1. 一種積體電路之記憶胞功能檢測所用之方法， -在矩陣形式之記憶胞陣列（1)中沿著行線（BL)和列 線（WL)具有可定址之各記憶胞（MC)， -各記憶胞（MC)組合成各組行線（C)及列線（R)且可分 別經由行位址（CADR)及列位址（RADR)來定址， -各記憶胞之行位址（CADR)及列位址（RADR)分別包 含第一成份（CADR1，RADR1)，藉此可對各組行線 (C)及列線（R)進行定址，其特徵爲： -一組行線（C)和一組列線（R)之相交區（K)中之各記 憶胞（MC)依順序被檢測其無缺陷性，接著對另一 組行線（C)或列線（R)之各記憶胞（MC)進行檢測， -在被確認爲有缺陷之各記憶胞之各別之位址第一* 成份（CADR卜RADR1)之間進行一種比較， -有缺陷之各記憶胞之各別之位址第一成份（CADR 1 ，RADR1)相一致時，則至少一個有缺陷之記憶胞 之位址繼續處理而被評估成此功能檢測之結果， 其它有缺陷之記憶胞之位址不繼續處理。 2. 如申請專利範圍第1項之方法，其中在相交區（K)之 內部依順序沿著行線（BL)或列線（WL)來檢測各記憶 5334S(8i2?3〇 1 I ; 六、申請專利範圍 胞（MC)。 3·如申請專利範圍第1項之方法，其中各記憶胞之行 位址（CADR)及歹[J位址（RADR)分S!1具有第二成份 (CADR2 ， RADR2)，藉此可對各組（C，R)中之各言己憶 胞（MC)進行定址。 4. 如申請專利範圍第3項之方法，其中 -爲了檢測此相交區（K)中之各記憶胞（MC)，首先使 行位址之第二成份（CADR2)加1且在完全檢測相關 之列線之後使列位址之第二成份（RADR2)加1， -爲了檢測下一個即將檢測之組，則行位址之第一 成份（CADR1)加1。 5. 如申請專利範圍第3項之方法，其中 -爲了檢測此相交區（K)中之各記憶胞（MC)，首先使 行位址之第二成份（CADR2)加1且在完全檢測相 關之列線之後使列位址之第二成份（RADR2)加1， -爲了檢測下一個即將檢測之組，則列位址之第一 成份（RADR1)加1。 6·如申請專利範圍第3項之方法，其中 -爲了檢測此相交區（K)中之各記憶胞（MC)，首先使 列位址之第二成份（RADR2)加1且在完全檢測相關 之行線之後使行位址之第二成份（CADR2)加1， -爲了檢測下一個即將檢測之組，則行位址之第一 成份（CADR1)加1。 533¾¾六、申請專利範圍 ?·如申請專利範圍第3項之方法，其中 -爲了檢測此相交區（K)中之各記憶胞（MC)，首先使 列位址之第二成份（RADR2)加1且在完全檢測相關 之行線之後使行位址之第二成份（CADR2)加1， -爲了檢測下一個即將檢測之組，則列位址之第一 成份（RADR1)加1。 8·如申請專利範圍第1至7項中任一項之方法，其中 各記憶胞（MC)分別組合成各組記憶胞，且依序對各 組記憶胞檢測其無缺陷性。 9· 一種積體記憶體，其可受到一種記憶胞測試以測定 有功能或有缺陷之各記憶胞， -其在矩陣形式之記憶胞陣列（1)中具有可定址之記 憶胞（MC)，其沿著行線（BL)和列線（WL)而配置， -各記憶胞（MC)由行線（C)及列線（R)組合成各組且可 分別經由行位址（CADR)及列位址（RADR)來定址， -行位址（CADR)及列位址（RADR)分別含有：第一成 份（CADR1，RADR1)，藉此可對各組行線（C)及歹ij線 (R) -進行定址；及第二成份（CADR2，RADR2)，藉此可 對各組（C，R)中之各記憶胞（MC)進行定址， -其具有：各別之計數器（11，13);用來產生位址第 一成份（CADR1，RADR1);其它之計數器（12，14) ，用來產生位址第二成份（CADR2，RADR2);各計 533418 六、申請專利範圍 數器分別具有控制輸入端（Ll ; L4)，其是與定址 單元（2)之輸出端（Al ; A4)相連， -待測試之各記憶胞之各別之位址成份（CADR 1， RADR1，CADR2，RADR2)可在各別計數器（11，13 ，12，14)之輸出側測得， -定址單元（2)須控制該計數器以便對各待測試之記 憶胞進行定址，使各記憶胞在一組行線（C)和一組 列線（R)之相交區（K)中依序被定址且下一組行線（C) 或列線（R)之各記憶胞接著被定址。 1〇·如申請專利範圍第9項之積體記憶體，其中此積體 記憶體包含：第一計數器（11)，用來產生列位址之第 一成份（RADR1);第二計數器（12)，用來產生列位址 之第二成份（RADR2);第三計數器（13)，用來產生行 位址之第一成份（CADR1);第四計數器（14)，用來產 生行位址之第二成份（CADR2)。 11. 如申請專利範圍第9項之積體記憶體，其中此積體 記憶體包含：第一計數器（15)，用來產生列位址及行 位址之第一成份（RADR1，CADR1);第二計數器（16) ，用來產生列位址及行位址之第二成份（RADR2， CADR2)。 12. 如申請專利範圍第9至11項中任一項之積體記憶體 ，其中各計數器（11 ; 18)以線性計數器，Gray-Code-計數器或回授式移位暫存器構成。 533418 六、申請專利範圍 Π如申請專利範圍第9 項之積體記憶體，其中定址單 元（2)可分別操作在多個可調整之操作模式之一之中 ，各操作模式之不同處是：各待測試之記憶胞之定 址順序不同。 14.如申請專利範圍第9或1 3項之積體記憶體，其中 -定址單元（2)具有各控制輸入端以控制此種定址過 程， -定址單元（2)之控制輸入端是與一種自我測試單元 (3)相連。