JPH07122087A - Ｅｅｐｒｏｍエラーチェック方式 - Google Patents
Ｅｅｐｒｏｍエラーチェック方式Info
- Publication number
- JPH07122087A JPH07122087A JP5266027A JP26602793A JPH07122087A JP H07122087 A JPH07122087 A JP H07122087A JP 5266027 A JP5266027 A JP 5266027A JP 26602793 A JP26602793 A JP 26602793A JP H07122087 A JPH07122087 A JP H07122087A
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- bit
- eeprom
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【目的】EEPROMにおいて、メモリエラー発生時、記録さ
れるエラー情報の重複を避け、データ修正時の効率向上
を図ること。 【構成】EEPROMの各アドレスに対応しエラー検出ビット
(5) を設け、EEPROMからのデータ読み出し時にデータエ
ラーを検出した場合に、エラー検出ビットの内容をエラ
ービット検出機構(6) により判断し、エラー情報をバッ
ファ(4) へ格納するか否かを決定する。 【効果】本発明により、EEPROMにおいてデータエラー検
出時のエラー情報の重複を避けることで、エラー検出性
能の向上、エラー発生時の修正処理の簡略化が図れ、信
頼性の高いコンピュータシステムを構築できる。
れるエラー情報の重複を避け、データ修正時の効率向上
を図ること。 【構成】EEPROMの各アドレスに対応しエラー検出ビット
(5) を設け、EEPROMからのデータ読み出し時にデータエ
ラーを検出した場合に、エラー検出ビットの内容をエラ
ービット検出機構(6) により判断し、エラー情報をバッ
ファ(4) へ格納するか否かを決定する。 【効果】本発明により、EEPROMにおいてデータエラー検
出時のエラー情報の重複を避けることで、エラー検出性
能の向上、エラー発生時の修正処理の簡略化が図れ、信
頼性の高いコンピュータシステムを構築できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＣ機構を持ちリア
ルタイムでのデータ処理が要求される装置において、大
容量のEEPROMにデータやプログラム等を格納し、主記憶
装置として用いる場合において、メモリのデータエラー
が発生した場合において、エラーの検出／修正性能の向
上、及び信頼性の向上を図るのに好適なEEPROMエラーチ
ェック方式に関する。
ルタイムでのデータ処理が要求される装置において、大
容量のEEPROMにデータやプログラム等を格納し、主記憶
装置として用いる場合において、メモリのデータエラー
が発生した場合において、エラーの検出／修正性能の向
上、及び信頼性の向上を図るのに好適なEEPROMエラーチ
ェック方式に関する。
【０００２】
【従来の技術】EEPROMは、電気的に消去／書き込みが可
能な読み出し専用メモリである。従来のＵＶＥＰＲＯＭ
（Ultra Violet Erasable & Programmable Read Only M
emory：紫外線消去／書き込み可能読み出し専用メモ
リ）では、データの書き込み時には専用の書き込み装置
が必要であり、又、データ消去時に紫外線の照射により
行うため、データの書き込み／消去は、ＥＰＲＯＭを実
装されているプリント基板から取り外さなければなら
ず、ＲＯＭ内容の変更には非常に手間が必要となる。
又、ＥＰＲＯＭにデータを書き込んだ後にプリント基板
へ実装するため、EPROMの数が多くなった場合に、素子
単体の内容の管理、及び実装位置の管理が難しくなるた
め、容量を大きくする場合には適さない。
能な読み出し専用メモリである。従来のＵＶＥＰＲＯＭ
（Ultra Violet Erasable & Programmable Read Only M
emory：紫外線消去／書き込み可能読み出し専用メモ
リ）では、データの書き込み時には専用の書き込み装置
が必要であり、又、データ消去時に紫外線の照射により
行うため、データの書き込み／消去は、ＥＰＲＯＭを実
装されているプリント基板から取り外さなければなら
ず、ＲＯＭ内容の変更には非常に手間が必要となる。
又、ＥＰＲＯＭにデータを書き込んだ後にプリント基板
へ実装するため、EPROMの数が多くなった場合に、素子
単体の内容の管理、及び実装位置の管理が難しくなるた
め、容量を大きくする場合には適さない。
【０００３】それに対しEEPROMは、専用の書き込み／消
去治具を必要とせず、プリント基板に実装した状態で電
気的にプログラム／データの内容変更がプリント基板に
実装した状態で行える。又、プリント基板に実装した後
にプログラム／データの書き込みを行うため、メモリ素
子を多く実装し、大容量とした場合でも、特に実装位置
を意識する必要が無くなり内容の管理も簡単になるた
め、大容量の不揮発性メモリが必要なコンピュータシス
テムを構築するのに便利である。しかし、メモリ容量が
増大するにつれて、メモリ素子の数量増加に伴う故障率
(ＭＴＢＦ)の増加、あるいはメモリの製造プロセスの微
細化により、電源電圧変動やノイズと言った外乱の影響
を受けやすくなることにより生じてくるデータエラーに
対する保護が重要な課題となってくる。
去治具を必要とせず、プリント基板に実装した状態で電
気的にプログラム／データの内容変更がプリント基板に
実装した状態で行える。又、プリント基板に実装した後
にプログラム／データの書き込みを行うため、メモリ素
子を多く実装し、大容量とした場合でも、特に実装位置
を意識する必要が無くなり内容の管理も簡単になるた
め、大容量の不揮発性メモリが必要なコンピュータシス
テムを構築するのに便利である。しかし、メモリ容量が
増大するにつれて、メモリ素子の数量増加に伴う故障率
(ＭＴＢＦ)の増加、あるいはメモリの製造プロセスの微
細化により、電源電圧変動やノイズと言った外乱の影響
を受けやすくなることにより生じてくるデータエラーに
対する保護が重要な課題となってくる。
【０００４】そこで、大容量のEEPROMメモリにおいて
は、図２に示すような構成とすることで信頼性の向上を
図っている。この方式では、EEPROMにおいて、通常のデ
ータを記憶するためのデータエリア（図２−１Ａ）の他
に、各データ毎にチェックコードを記憶するチェックコ
ードエリア（図２−１Ｂ）を設ける。そして、EEPROMに
対してデータを書き込む際に、ＥＣＣ機構（図２−２）
により、データの内容に応じ、１ビットのデータエラー
であれば、そのビットを検出できるようなチェックコー
ドを生成し、データと共に書き込む。そして、データの
読み出し時に、データとチェックコードをＥＣＣ機構に
より比較を行う。そして、１ビットのデータエラーをＥ
ＣＣ機構において検出したならば、誤りビットを修正し
たものを読み出しデータとして出力すると共に、データ
エラーを検出したことをバッファ制御機構（図２−７）
に対して報告する。そして、それを受けたバッファ制御
機構は、１ビットエラーを検出したEEPROMのアドレスや
データなどの情報をエラー情報バッファ（図２−４）に
対し記憶していく。
は、図２に示すような構成とすることで信頼性の向上を
図っている。この方式では、EEPROMにおいて、通常のデ
ータを記憶するためのデータエリア（図２−１Ａ）の他
に、各データ毎にチェックコードを記憶するチェックコ
ードエリア（図２−１Ｂ）を設ける。そして、EEPROMに
対してデータを書き込む際に、ＥＣＣ機構（図２−２）
により、データの内容に応じ、１ビットのデータエラー
であれば、そのビットを検出できるようなチェックコー
ドを生成し、データと共に書き込む。そして、データの
読み出し時に、データとチェックコードをＥＣＣ機構に
より比較を行う。そして、１ビットのデータエラーをＥ
ＣＣ機構において検出したならば、誤りビットを修正し
たものを読み出しデータとして出力すると共に、データ
エラーを検出したことをバッファ制御機構（図２−７）
に対して報告する。そして、それを受けたバッファ制御
機構は、１ビットエラーを検出したEEPROMのアドレスや
データなどの情報をエラー情報バッファ（図２−４）に
対し記憶していく。
【０００５】EEPROMは、その構造上、メモリセルへのデ
ータを記憶させるには、数ｍ秒程度の時間が必要であ
り、この数ｍ秒間の書き込み動作となった場合にはそこ
のメモリの内容も不定となる。そのため、データエラー
の訂正／再書き込みを行う際には、システム全体を止め
て書き込み状態としなければならないので、エラーを検
出した時点でのハードウエアによるデータエラーの自動
訂正／再書き込みは、リアルタイムでのデータ処理が要
求されるコンピュータシステムにおいては実行できな
い。そこで、データエラーの自動訂正／再書き込みは、
電源遮断前のシステム停止処理等において、エラー情報
バッファの内容をＭＰＵ（図２−３）により読み出し、
ソフトウエアにて実行する。
ータを記憶させるには、数ｍ秒程度の時間が必要であ
り、この数ｍ秒間の書き込み動作となった場合にはそこ
のメモリの内容も不定となる。そのため、データエラー
の訂正／再書き込みを行う際には、システム全体を止め
て書き込み状態としなければならないので、エラーを検
出した時点でのハードウエアによるデータエラーの自動
訂正／再書き込みは、リアルタイムでのデータ処理が要
求されるコンピュータシステムにおいては実行できな
い。そこで、データエラーの自動訂正／再書き込みは、
電源遮断前のシステム停止処理等において、エラー情報
バッファの内容をＭＰＵ（図２−３）により読み出し、
ソフトウエアにて実行する。
【０００６】
【発明が解決しようとする課題】上記従来技術において
は、読み出したデータにおいてエラーを検出した場合、
エラーの情報はエラー情報バッファに格納されるのみ
で、自動修正は実行されない。そして、エラーデータの
修正は、エラー情報バッファに蓄積された内容によって
ソフトウエアにて実行される。そのため、エラーが発生
した部分がプログラムにより頻繁にアクセスするデータ
であった場合や、繰り返し実行されるプログラムの中に
あった場合、同一アドレスのエラー情報によってバッフ
ァが満杯となり、EEPROMの他のアドレスにおいて発生し
たエラーを記憶できなくなる可能性がある。そのため、
実際にはエラーが発生しているにもかかわらず、エラー
情報が記録されず、修正されない場合が発生する。
は、読み出したデータにおいてエラーを検出した場合、
エラーの情報はエラー情報バッファに格納されるのみ
で、自動修正は実行されない。そして、エラーデータの
修正は、エラー情報バッファに蓄積された内容によって
ソフトウエアにて実行される。そのため、エラーが発生
した部分がプログラムにより頻繁にアクセスするデータ
であった場合や、繰り返し実行されるプログラムの中に
あった場合、同一アドレスのエラー情報によってバッフ
ァが満杯となり、EEPROMの他のアドレスにおいて発生し
たエラーを記憶できなくなる可能性がある。そのため、
実際にはエラーが発生しているにもかかわらず、エラー
情報が記録されず、修正されない場合が発生する。
【０００７】又、同一エラー情報が繰り返し記録される
ことにより、ソフトウエアによるエラー訂正処理におい
ても以下の不具合が生じてくる。
ことにより、ソフトウエアによるエラー訂正処理におい
ても以下の不具合が生じてくる。
【０００８】まず、第一の問題点であるが、修正方式と
してエラー情報バッファに記憶されている情報を、単純
に逐次修正していく場合を考える。この場合、同一アド
レスに対しバッファに蓄積されている回数だけ繰り返し
同じ内容を書き込むこととなり、効率が悪い。又、それ
だけでなくEEPROM素子を劣化させ、自体の寿命を縮める
こととなる。
してエラー情報バッファに記憶されている情報を、単純
に逐次修正していく場合を考える。この場合、同一アド
レスに対しバッファに蓄積されている回数だけ繰り返し
同じ内容を書き込むこととなり、効率が悪い。又、それ
だけでなくEEPROM素子を劣化させ、自体の寿命を縮める
こととなる。
【０００９】第二に、エラー情報バッファに格納されて
いる内容をチェックし、そのデータは以前に修正された
のかを確認しながら修正していく方法であるが、この方
式では修正データの選別が必要となり、ソフトウエアの
処理が複雑となる。
いる内容をチェックし、そのデータは以前に修正された
のかを確認しながら修正していく方法であるが、この方
式では修正データの選別が必要となり、ソフトウエアの
処理が複雑となる。
【００１０】そこで、本発明はエラー情報バッファへ重
複した情報を格納しないようにする事で、EEPROMのエラ
ー検出機能を向上させると共に、修正時の処理の簡略
化、及び信頼性向上を図るものである。
複した情報を格納しないようにする事で、EEPROMのエラ
ー検出機能を向上させると共に、修正時の処理の簡略
化、及び信頼性向上を図るものである。
【００１１】
【課題を解決するための手段】上記問題点を解決し、EE
PROMのメモリエラー検出を効果的に実施できるよう、図
１に示す構成とする。
PROMのメモリエラー検出を効果的に実施できるよう、図
１に示す構成とする。
【００１２】EEPROMは、データを記憶するためのデータ
エリア（図１−１Ａ）と、データエリアと１対１で対応
し、１ビットのデータ誤りを検出／修正を行うのに必要
な情報を記憶するためのチェックコードエリア（図１−
１Ｂ）により構成される。更に、今回新たにEEPROM（デ
ータエリア、チェックコードエリア）の各アドレスに対
応するよう、エラー検出ビット（図１−５）、及びこの
エラー検出ビットのデータ生成／書き込み／読み出しと
いった制御を行うエラービット検出機構（図１−６）を
設けた。そして、ＭＰＵ（図１−３）が、EEPROMに格納
されているデータの読み出しを行う際、エラー検出ビッ
トはエラービット検出機構によりEEPROM内のデータ、及
びチェックコードと共に読み出される。チェックコード
とデータを照合／チェックし、もし、読み出したデータ
中に１ビットのデータ誤りを検出した場合にはＥＣＣ機
構（図１−２）により誤りを修正した上で、その修正結
果を読み出しデータとしてＭＰＵへ出力するとともに、
１ビットエラーを検出したことをエラービット検出機
構、及びバッファ制御機構（図１−７）に対してエラー
信号にて報告する。
エリア（図１−１Ａ）と、データエリアと１対１で対応
し、１ビットのデータ誤りを検出／修正を行うのに必要
な情報を記憶するためのチェックコードエリア（図１−
１Ｂ）により構成される。更に、今回新たにEEPROM（デ
ータエリア、チェックコードエリア）の各アドレスに対
応するよう、エラー検出ビット（図１−５）、及びこの
エラー検出ビットのデータ生成／書き込み／読み出しと
いった制御を行うエラービット検出機構（図１−６）を
設けた。そして、ＭＰＵ（図１−３）が、EEPROMに格納
されているデータの読み出しを行う際、エラー検出ビッ
トはエラービット検出機構によりEEPROM内のデータ、及
びチェックコードと共に読み出される。チェックコード
とデータを照合／チェックし、もし、読み出したデータ
中に１ビットのデータ誤りを検出した場合にはＥＣＣ機
構（図１−２）により誤りを修正した上で、その修正結
果を読み出しデータとしてＭＰＵへ出力するとともに、
１ビットエラーを検出したことをエラービット検出機
構、及びバッファ制御機構（図１−７）に対してエラー
信号にて報告する。
【００１３】エラー信号を受けたエラービット検出機構
６は、この時に同時に読み出したエラー検出ビットと比
較し、もし、エラー検出ビットの状態が、このエラーが
初めて検出されたものであることを示していた場合に
は、そのアドレスにおいて１回以上、エラー検出が行わ
れたことを示すよう変更し、エラー検出ビットの内容を
書変える。
６は、この時に同時に読み出したエラー検出ビットと比
較し、もし、エラー検出ビットの状態が、このエラーが
初めて検出されたものであることを示していた場合に
は、そのアドレスにおいて１回以上、エラー検出が行わ
れたことを示すよう変更し、エラー検出ビットの内容を
書変える。
【００１４】バッファ制御機構は、エラー信号検出時に
エラー検出ビットと比較し、このデータエラーが過去に
１回以上検出されたものであれば、その時の情報をエラ
ー情報バッファ（図１−４）への記憶は実行しない。一
方、エラー検出ビットの内容が今回新たに検出されたも
のである事を示していた場合には、エラーを検出したア
ドレス、データ等の情報をエラー情報バッファに記憶す
る。
エラー検出ビットと比較し、このデータエラーが過去に
１回以上検出されたものであれば、その時の情報をエラ
ー情報バッファ（図１−４）への記憶は実行しない。一
方、エラー検出ビットの内容が今回新たに検出されたも
のである事を示していた場合には、エラーを検出したア
ドレス、データ等の情報をエラー情報バッファに記憶す
る。
【００１５】これらの動作により、エラー情報は、重複
してエラー情報バッファに記憶されることはなくなる。
そのため、エラーが発生したアドレスが頻繁にアクセス
された場合においても、重複した内容が繰り返し格納さ
れることでエラー情報バッファがオーバーフローとなる
ことを防止できる。又、エラー検出時のメモリの内容修
正はバッファに記憶されている内容をそのまま修正すれ
ば良いため、修正処理の効率を向上できる。
してエラー情報バッファに記憶されることはなくなる。
そのため、エラーが発生したアドレスが頻繁にアクセス
された場合においても、重複した内容が繰り返し格納さ
れることでエラー情報バッファがオーバーフローとなる
ことを防止できる。又、エラー検出時のメモリの内容修
正はバッファに記憶されている内容をそのまま修正すれ
ば良いため、修正処理の効率を向上できる。
【００１６】
【作用】EEPROMは、データを記憶するためのデータエリ
ア（図１−１Ａ）と、データエリアと１対１で対応し、
１ビットのデータ誤りを検出／修正を行うのに必要な情
報を記憶するためのチェックコードエリア（図１−１
Ｂ）により構成される。EEPROMへのデータ書き込みは、
ＭＰＵ（図１−３）によって通常の揮発性メモリ（ＲＡ
Ｍ等）と同様にして実行される。その際、書き込みデー
タには、ＥＣＣ機構（図１−２）を通すことによって数
ビットのチェックコードが付加され、データと同時に書
き込まれる。そして、ＭＰＵが、EEPROMに格納されてい
るデータの読み出しを行う際、チェックコードとデータ
を照合／チェックし、もし、読み出したデータ中に１ビ
ットのデータ誤りを検出した場合にはＥＣＣ機構により
誤りを修正した上で、その修正結果を読み出しデータと
してＭＰＵへ出力する。
ア（図１−１Ａ）と、データエリアと１対１で対応し、
１ビットのデータ誤りを検出／修正を行うのに必要な情
報を記憶するためのチェックコードエリア（図１−１
Ｂ）により構成される。EEPROMへのデータ書き込みは、
ＭＰＵ（図１−３）によって通常の揮発性メモリ（ＲＡ
Ｍ等）と同様にして実行される。その際、書き込みデー
タには、ＥＣＣ機構（図１−２）を通すことによって数
ビットのチェックコードが付加され、データと同時に書
き込まれる。そして、ＭＰＵが、EEPROMに格納されてい
るデータの読み出しを行う際、チェックコードとデータ
を照合／チェックし、もし、読み出したデータ中に１ビ
ットのデータ誤りを検出した場合にはＥＣＣ機構により
誤りを修正した上で、その修正結果を読み出しデータと
してＭＰＵへ出力する。
【００１７】エラー検出ビット（図１−５）は、EEPROM
の各アドレスに対して、１対１で対応し付加される。そ
して、エラービット検出機構（図１−６）によってEEPR
OMとは独立して制御され、その内容はコンピュータシス
テムの電源投入／立ち上げ処理時において、EEPROMに対
するアクセスが開始される前に、データエラー検出無の
状態に設定される。
の各アドレスに対して、１対１で対応し付加される。そ
して、エラービット検出機構（図１−６）によってEEPR
OMとは独立して制御され、その内容はコンピュータシス
テムの電源投入／立ち上げ処理時において、EEPROMに対
するアクセスが開始される前に、データエラー検出無の
状態に設定される。
【００１８】EEPROMに対してＭＰＵがデータの読み出し
を行った際、エラー検出ビットはエラービット検出機構
の制御によりEEPROM内のデータ、及びチェックコードと
ともに逐次読み出され、エラービット検出機構、及びバ
ッファ制御機構（図１−７）に対して送られる。
を行った際、エラー検出ビットはエラービット検出機構
の制御によりEEPROM内のデータ、及びチェックコードと
ともに逐次読み出され、エラービット検出機構、及びバ
ッファ制御機構（図１−７）に対して送られる。
【００１９】ＥＣＣ機構は、EEPROMからのデータ読み出
し時に、データと共にチェックコードを合わせて読み出
し比較し、もし、１ビットのデータエラーを検出したな
らばエラー信号にてエラービット検出機構、及びバッフ
ァ制御機構に対して報告する。又、その際に誤りビット
の修正を行い、ＭＰＵに対して応答する。尚、EEPROMは
構造上、書き込みにおいて、メモリセルへのデータが確
定するまでに数ｍ秒の時間が必要となるため、エラー検
出時点でのデータ修正／再書き込みは実行しない。
し時に、データと共にチェックコードを合わせて読み出
し比較し、もし、１ビットのデータエラーを検出したな
らばエラー信号にてエラービット検出機構、及びバッフ
ァ制御機構に対して報告する。又、その際に誤りビット
の修正を行い、ＭＰＵに対して応答する。尚、EEPROMは
構造上、書き込みにおいて、メモリセルへのデータが確
定するまでに数ｍ秒の時間が必要となるため、エラー検
出時点でのデータ修正／再書き込みは実行しない。
【００２０】エラー信号を受けたエラービット検出機構
は、この時に同時に読み出したエラー検出ビットと比較
し、もし、エラー検出ビットの状態が、このエラーが初
めて検出されたものであることを示している場合には、
エラー検出ビットの状態をそのアドレスにおいて１回以
上、エラー検出が行われたことを示すよう変更し、ビッ
トの内容を書変える。
は、この時に同時に読み出したエラー検出ビットと比較
し、もし、エラー検出ビットの状態が、このエラーが初
めて検出されたものであることを示している場合には、
エラー検出ビットの状態をそのアドレスにおいて１回以
上、エラー検出が行われたことを示すよう変更し、ビッ
トの内容を書変える。
【００２１】一方、エラー検出ビットの内容が今回新た
に検出されたものである事を示していた場合には、エラ
ーを検出したアドレス、データ等のデータ修復に必要な
情報をエラー情報バッファ（図１−４）に記憶する。
に検出されたものである事を示していた場合には、エラ
ーを検出したアドレス、データ等のデータ修復に必要な
情報をエラー情報バッファ（図１−４）に記憶する。
【００２２】バッファ制御機構は、エラー信号検出時に
エラー検出ビットと比較し、このデータエラーが過去に
１回以上検出されたものである事を示していた場合に
は、エラー検出ビットの変更は行わず、又、情報のエラ
ー情報バッファへの記憶も実行しない。
エラー検出ビットと比較し、このデータエラーが過去に
１回以上検出されたものである事を示していた場合に
は、エラー検出ビットの変更は行わず、又、情報のエラ
ー情報バッファへの記憶も実行しない。
【００２３】以上のことより、本発明においては、エラ
ーが発生したアドレスを頻繁にアクセスした場合におい
てもエラー情報バッファに蓄積されるエラー情報は、重
複して記憶されることはなくなる。そのため、同一内容
により、エラー情報バッファがオーバーフローとなるこ
とを防止でき、検出したエラー情報の最適化が自動的に
行える。又、バッファオーバーフローによるエラー情報
消失も最小におさえることが可能となる。更に、エラー
検出時のメモリの内容修正はバッファに記憶されている
内容をから、重複しているものを選別する途いった処理
も不要と成るため、エラーデータの修正はエラー情報バ
ッファの内容に従い、エラーを検出した部分をそのまま
修正すれば良く、エラー発生時の修正処理の単純化が図
れる。
ーが発生したアドレスを頻繁にアクセスした場合におい
てもエラー情報バッファに蓄積されるエラー情報は、重
複して記憶されることはなくなる。そのため、同一内容
により、エラー情報バッファがオーバーフローとなるこ
とを防止でき、検出したエラー情報の最適化が自動的に
行える。又、バッファオーバーフローによるエラー情報
消失も最小におさえることが可能となる。更に、エラー
検出時のメモリの内容修正はバッファに記憶されている
内容をから、重複しているものを選別する途いった処理
も不要と成るため、エラーデータの修正はエラー情報バ
ッファの内容に従い、エラーを検出した部分をそのまま
修正すれば良く、エラー発生時の修正処理の単純化が図
れる。
【００２４】
【実施例】本発明の実施例を図３のブロック図、及び図
４のタイミングチャートにより説明する。
４のタイミングチャートにより説明する。
【００２５】EEPROM部の構成としては、３２ビットデー
タ幅のデータエリア（図３−１Ａ）に対して７ビットデ
ータ幅のチェックコードエリア（図３−１Ｂ）を設け、
３２ビット単位でのデータアクセスを行うものとする。
そして、データ３２ビット、チェックコード７ビットに
対し１ビットをＳＲＡＭ（Static Random AccessMemor
y）によって作成しエラー検出ビット（図３−５）とし
て付加する。このエラー検出ビットは、０の場合、その
アドレスでエラーがまだ検出されていないことを示し、
１の場合には、電源を投入してからシステム動作中に１
回以上このアドレスにてエラーが検出されたことがある
ことを示す。そして、この内容は、EEPROMに対する書き
込み時、及び電源投入時にエラービット検出機構(図３
−６)の初期化機能により、０が書き込まれる。
タ幅のデータエリア（図３−１Ａ）に対して７ビットデ
ータ幅のチェックコードエリア（図３−１Ｂ）を設け、
３２ビット単位でのデータアクセスを行うものとする。
そして、データ３２ビット、チェックコード７ビットに
対し１ビットをＳＲＡＭ（Static Random AccessMemor
y）によって作成しエラー検出ビット（図３−５）とし
て付加する。このエラー検出ビットは、０の場合、その
アドレスでエラーがまだ検出されていないことを示し、
１の場合には、電源を投入してからシステム動作中に１
回以上このアドレスにてエラーが検出されたことがある
ことを示す。そして、この内容は、EEPROMに対する書き
込み時、及び電源投入時にエラービット検出機構(図３
−６)の初期化機能により、０が書き込まれる。
【００２６】EEPROMへのデータ書き込みは、ＭＰＵ（図
３−３）によって３２ビット同時に実行される。その
際、書き込みデータには、ＥＣＣ機構（図３−２）を通
すことによって、データビットの内容に従った７ビット
のチェックコードが付加され、データと合わせて書き込
みが行われる。
３−３）によって３２ビット同時に実行される。その
際、書き込みデータには、ＥＣＣ機構（図３−２）を通
すことによって、データビットの内容に従った７ビット
のチェックコードが付加され、データと合わせて書き込
みが行われる。
【００２７】そして、ＭＰＵがEEPROMに格納されている
データの読み出しを行う場合（図４−Ａ）には、チェッ
クコード（７ビット）とデータ（３２ビット）を同時に
読み出し、ＥＣＣ機構により照合／チェックを行う。も
し、その結果読み出したデータ中に１ビットのデータ誤
りを検出した場合にはＥＣＣ機構によりそのビットを修
正した上で、データバス上に出力しＭＰＵへ送り出す。
この読み出し時には、エラー検出ビットも一緒に読み出
され、エラービット検出機構へ送られる。
データの読み出しを行う場合（図４−Ａ）には、チェッ
クコード（７ビット）とデータ（３２ビット）を同時に
読み出し、ＥＣＣ機構により照合／チェックを行う。も
し、その結果読み出したデータ中に１ビットのデータ誤
りを検出した場合にはＥＣＣ機構によりそのビットを修
正した上で、データバス上に出力しＭＰＵへ送り出す。
この読み出し時には、エラー検出ビットも一緒に読み出
され、エラービット検出機構へ送られる。
【００２８】ＥＣＣ機構は、もし、データ読み出し時に
１ビットのデータエラーを検出したならばエラー信号
（図３−９）にてエラービット検出機構へ情報を報告す
る（図４−Ｂ）。エラー信号を受けたエラービット検出
機構は、この時に同時に読み出したエラー検出ビット
（図３−８）と比較し、もし、エラー検出ビットの状態
が０（図４−Ｃ）であれば、このエラーが新たに検出さ
れたものであると判断し、この時のアドレスバスの状態
をエラー情報バッファ（図３−４）へ記録するため、バ
ッファ制御機構（図３−７）へエラー記憶要求信号（図
３−１０）にて報告する。そして、これを受けたバッフ
ァ制御機構はエラー情報書き込み信号（図３−１１）を
エラー情報バッファに対して出力し（図４−Ｄ）エラー
発生時のアドレスバスの状態を記録する。その後、エラ
ー検出ビットの書き込みデータとして１を出力した後
（図４−Ｅ）、エラー検出ビット書き込み信号を出力し
て（図４−Ｆ）ビットの内容を書変える。
１ビットのデータエラーを検出したならばエラー信号
（図３−９）にてエラービット検出機構へ情報を報告す
る（図４−Ｂ）。エラー信号を受けたエラービット検出
機構は、この時に同時に読み出したエラー検出ビット
（図３−８）と比較し、もし、エラー検出ビットの状態
が０（図４−Ｃ）であれば、このエラーが新たに検出さ
れたものであると判断し、この時のアドレスバスの状態
をエラー情報バッファ（図３−４）へ記録するため、バ
ッファ制御機構（図３−７）へエラー記憶要求信号（図
３−１０）にて報告する。そして、これを受けたバッフ
ァ制御機構はエラー情報書き込み信号（図３−１１）を
エラー情報バッファに対して出力し（図４−Ｄ）エラー
発生時のアドレスバスの状態を記録する。その後、エラ
ー検出ビットの書き込みデータとして１を出力した後
（図４−Ｅ）、エラー検出ビット書き込み信号を出力し
て（図４−Ｆ）ビットの内容を書変える。
【００２９】もし、このエラーを検出したアドレスに対
して、再度読み出しを行ったとする（図４−Ｇ）。この
場合、ＥＣＣ機構は、データ読み出し時に１ビットのデ
ータエラーを検出するので、エラー信号を出力しエラー
ビット検出機構へ情報を報告する。エラー信号を受けた
エラービット検出機構は、この時に同時に読み出したエ
ラー検出ビットの状態が１（図４−Ｈ）であるため、こ
のエラーは既に１度、検出されたものであると判断し、
バッファ制御機構への報告は行わない。その結果、これ
を受けたバッファ制御機構によるエラー発生時のアドレ
スバスの状態の記録は行わない。又、この場合エラー検
出ビットの変更も行わない。
して、再度読み出しを行ったとする（図４−Ｇ）。この
場合、ＥＣＣ機構は、データ読み出し時に１ビットのデ
ータエラーを検出するので、エラー信号を出力しエラー
ビット検出機構へ情報を報告する。エラー信号を受けた
エラービット検出機構は、この時に同時に読み出したエ
ラー検出ビットの状態が１（図４−Ｈ）であるため、こ
のエラーは既に１度、検出されたものであると判断し、
バッファ制御機構への報告は行わない。その結果、これ
を受けたバッファ制御機構によるエラー発生時のアドレ
スバスの状態の記録は行わない。又、この場合エラー検
出ビットの変更も行わない。
【００３０】エラー情報バッファは、ＦＩＦＯ（Firsst
In First Out memory）を使用し、エラーを検出した順
番で格納されていく。そして、エラー情報バッファの内
容は重複したアドレスが格納される事はない。そのた
め、１ビットのエラー発生データの修正は、エラー情報
バッファに記憶されているアドレスからデータを読み出
し、アドレスに重複しているものが無いかを選別する必
要も無く、読み出した内容を再び書き込むだけで実行で
きる。又、同一アドレスでのエラーは１回しか記憶され
ないため、エラー情報バッファを効率良く運用でき、デ
ータの取のこぼしを最小におさえることができる。
In First Out memory）を使用し、エラーを検出した順
番で格納されていく。そして、エラー情報バッファの内
容は重複したアドレスが格納される事はない。そのた
め、１ビットのエラー発生データの修正は、エラー情報
バッファに記憶されているアドレスからデータを読み出
し、アドレスに重複しているものが無いかを選別する必
要も無く、読み出した内容を再び書き込むだけで実行で
きる。又、同一アドレスでのエラーは１回しか記憶され
ないため、エラー情報バッファを効率良く運用でき、デ
ータの取のこぼしを最小におさえることができる。
【００３１】
【発明の効果】本発明により、EEPROMにおいてデータエ
ラーを検出した際にエラー情報バッファに蓄積される情
報の重複を避けることで、エラー検出性能の向上が図れ
ると共に、エラー発生時の修正処理の簡略化が図れ、信
頼性の高いEEPROMを主記憶とするコンピュータシステム
を構築できる。
ラーを検出した際にエラー情報バッファに蓄積される情
報の重複を避けることで、エラー検出性能の向上が図れ
ると共に、エラー発生時の修正処理の簡略化が図れ、信
頼性の高いEEPROMを主記憶とするコンピュータシステム
を構築できる。
【図１】本発明によるEEPROMエラーチェック方式のブロ
ック図である。
ック図である。
【図２】従来方式によるEEPROMエラーチェック方式のブ
ロック図である。
ロック図である。
【図３】本発明の実施例であるエラーチェック機構付き
EEPROMメモリのブロック図である。
EEPROMメモリのブロック図である。
【図４】本発明の実施例エラーチェック動作を示すタイ
ミングチャートである。
ミングチャートである。
１Ａ…EEPROM中、データを格納するデータエリア、１Ｂ
…EEPROM中、１ビットエラー検出／修正用チェックコー
ドを格納するチェックコードエリア、２…読み出し時に
はエラーチェック／修正を、又、書き込み時にはチェッ
クコードの生成を行うＥＣＣ機構、３…EEPROMに対しア
クセスを行うＭＰＵ、４…データエラー発生時に、エラ
ー情報を格納するエラー情報バッファ、５…本発明にお
いて、エラー検出情報を格納する、エラー検出ビット、
６…読み出したエラー検出ビットの内容により、エラー
情報を格納するか否かを選択するエラービット検出機
構、７…エラー情報バッファへのデータ格納、及びＭＰ
Ｕからのエラー情報読み出しを制御するバッファ制御機
構、８…実施例におけるエラー検出ビット、９…実施例
におけるデータエラーを検出した事を示すエラー信号、
１０…実施例におけるデータエラーを検出した場合、情
報記憶を要求するエラー記憶要求信号、１１…実施例に
おけるエラー情報書き込み信号。
…EEPROM中、１ビットエラー検出／修正用チェックコー
ドを格納するチェックコードエリア、２…読み出し時に
はエラーチェック／修正を、又、書き込み時にはチェッ
クコードの生成を行うＥＣＣ機構、３…EEPROMに対しア
クセスを行うＭＰＵ、４…データエラー発生時に、エラ
ー情報を格納するエラー情報バッファ、５…本発明にお
いて、エラー検出情報を格納する、エラー検出ビット、
６…読み出したエラー検出ビットの内容により、エラー
情報を格納するか否かを選択するエラービット検出機
構、７…エラー情報バッファへのデータ格納、及びＭＰ
Ｕからのエラー情報読み出しを制御するバッファ制御機
構、８…実施例におけるエラー検出ビット、９…実施例
におけるデータエラーを検出した事を示すエラー信号、
１０…実施例におけるデータエラーを検出した場合、情
報記憶を要求するエラー記憶要求信号、１１…実施例に
おけるエラー情報書き込み信号。
Claims (3)
- 【請求項１】電気的書き込み／電気的消去可能読み出し
専用メモリ（Electrically Erasa−ble & Programmable
Read Only Memory：ＥＥＰＲＯＭ)と、このEEPROMに対
してデータの読み出し、書き込みを行うマイクロプロセ
ッサユニット（ＭＰＵ）、及びデータの書き込み時には
データの内容に応じてチェックコードを生成し、データ
と共に書き込み、データの読み出し時にはチェックコー
ドとデータを照合し／チェックし、１ビットのデータ誤
りが有る場合にはデータを修正し出力する機構（Error
Check & Correct:ＥＣＣ機構）、１ビットのデータ誤り
を検出した場合に、エラー検出アドレス、データ等の情
報を記憶／蓄積を行い、ＭＰＵからその蓄積された情報
を読み出すことが可能なエラー情報バッファにより構成
されるマイクロコンピュータシステムにおいて、EEPROM
のデータ、チェックコードの各アドレスに従属し、EEPR
OMとは独立して内容の書き込みが制御され、EEPROMから
データを読み出した際にはデータと共に読み出されるエ
ラー来歴記憶用のエラー検出ビットを設け、エラー検出
ビットにより同一アドレスにおいて１ビットのデータ誤
りが過去に１回以上検出された事を認識できるようにす
ると共に、EEPROMからのデータ読み出し時に１ビットの
データエラーを検出した場合にエラー検出ビットの内容
が、新たに検出されたエラーの場合には、エラー検出ビ
ットの内容を１回以上検出へと変更といった制御を行う
エラービット検出機構、及びEEPROMからのデータ読み出
し時に、１ビットのデータ誤りを検出した際、これが新
たに検出されたエラーの場合にはエラー情報をエラー情
報バッファに格納し、一方、これが過去に１回以上検出
されたエラーの場合にはエラー情報を格納しないよう制
御するバッファ制御機構を付加することを特徴とするEE
PROMエラーチェック方式。 - 【請求項２】請求項１において、エラー検出語数カウン
タを付加することで、エラー情報バッファがオーバーフ
ローした場合においてもエラー発生状況を認識できるよ
うにしたことを特徴とするEEPROMエラーチェック方式。 - 【請求項３】請求項１において、エラー検出ビットをバ
ッテリバックアップ可能なＳＲＡＭ（Static Random Ac
cess Memory ）とし、バッテリバックアップを行うこと
で、停電時においってもエラー検出来歴が残せるように
したことを特徴とするEEPROMエラーチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5266027A JPH07122087A (ja) | 1993-10-25 | 1993-10-25 | Ｅｅｐｒｏｍエラーチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5266027A JPH07122087A (ja) | 1993-10-25 | 1993-10-25 | Ｅｅｐｒｏｍエラーチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122087A true JPH07122087A (ja) | 1995-05-12 |
Family
ID=17425375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5266027A Pending JPH07122087A (ja) | 1993-10-25 | 1993-10-25 | Ｅｅｐｒｏｍエラーチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122087A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001318836A (ja) * | 2000-05-09 | 2001-11-16 | Dainippon Printing Co Ltd | 不揮発性メモリのデータ管理方法 |
| JP2008198310A (ja) * | 2007-02-15 | 2008-08-28 | Megachips Lsi Solutions Inc | ビットエラーの修復方法および情報処理装置 |
| JP2009515281A (ja) * | 2005-10-25 | 2009-04-09 | サンディスク アイエル リミテッド | フラッシュメモリ内のエラーから復旧するための方法 |
| JP2010512601A (ja) * | 2006-12-14 | 2010-04-22 | インテル コーポレイション | メモリにおけるキャッシュを利用した誤り検出及び訂正方法及び装置 |
| JP4504558B2 (ja) * | 1999-12-29 | 2010-07-14 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 半導体集積メモリ |
-
1993
- 1993-10-25 JP JP5266027A patent/JPH07122087A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4504558B2 (ja) * | 1999-12-29 | 2010-07-14 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 半導体集積メモリ |
| JP2001318836A (ja) * | 2000-05-09 | 2001-11-16 | Dainippon Printing Co Ltd | 不揮発性メモリのデータ管理方法 |
| JP4596602B2 (ja) * | 2000-05-09 | 2010-12-08 | 大日本印刷株式会社 | 不揮発性メモリのデータ管理方法 |
| JP2009515281A (ja) * | 2005-10-25 | 2009-04-09 | サンディスク アイエル リミテッド | フラッシュメモリ内のエラーから復旧するための方法 |
| JP2010512601A (ja) * | 2006-12-14 | 2010-04-22 | インテル コーポレイション | メモリにおけるキャッシュを利用した誤り検出及び訂正方法及び装置 |
| JP2008198310A (ja) * | 2007-02-15 | 2008-08-28 | Megachips Lsi Solutions Inc | ビットエラーの修復方法および情報処理装置 |
| US8914702B2 (en) | 2007-02-15 | 2014-12-16 | Megachips Corporation | Bit error repair method and information processing apparatus |
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