KR100855437B1 - 비휘발성 메모리 어레이 - Google Patents

비휘발성 메모리 어레이 Download PDF

Info

Publication number
KR100855437B1
KR100855437B1 KR1020060080035A KR20060080035A KR100855437B1 KR 100855437 B1 KR100855437 B1 KR 100855437B1 KR 1020060080035 A KR1020060080035 A KR 1020060080035A KR 20060080035 A KR20060080035 A KR 20060080035A KR 100855437 B1 KR100855437 B1 KR 100855437B1
Authority
KR
South Korea
Prior art keywords
transistor
electrically connected
memory cell
nonvolatile memory
memory array
Prior art date
Application number
KR1020060080035A
Other languages
English (en)
Other versions
KR20080000488A (ko
Inventor
테-웨이 첸
Original Assignee
실리콘모션 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실리콘모션 인코포레이티드 filed Critical 실리콘모션 인코포레이티드
Publication of KR20080000488A publication Critical patent/KR20080000488A/ko
Application granted granted Critical
Publication of KR100855437B1 publication Critical patent/KR100855437B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/78Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
    • G11C29/832Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/78Masking faults in memories by using spares or by reconfiguring using programmable devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]

Abstract

비휘발성 메모리 어레이는 N 개의 비트 라인, M 개의 제1 워드 라인, M×N 개의 제1 메모리 셀, 제2 워드 라인, n 개의 복구 회로 및 감지 증폭기를 포함한다. 상기 N 개의 비트 라인과 M 개의 제1 워드 라인은 서로 교차되어 M×N 개의 제1 메모리 셀을 제어한다. 상기 제2 워드 라인은 n 개의 비트 라인을 가로 질러 위치한다. 각각의 복구 회로는 해당 비트 라인과 감지 증폭기 사이에 전기적으로 연결된다. 여기서 M과 N은 자연수이다.

Description

비휘발성 메모리 어레이{NON-VOLATILE MEMORY ARRAY}
도 1은 종래의 비휘발성 메모리 구조를 보인 모식도.
도 2는 본 발명의 일실시예에 따른 비휘발성 메모리 구조를 보인 모식도.
도 3은 본 발명의 일실시예에 따른 제2 메모리 셀을 보인 모식도.
본 발명은 비휘발성 메모리 어레이에 관한 것이다. 상세하게는 본 발명은 퓨즈가 없는 비휘발성 메모리 어레이에 관한 것이다.
플래시 등의 비휘발성 메모리 장치는 전하를 저장하는 플로우팅 게이트와 전하 입력/출력 제어부를 포함한다. 플래시는 컴퓨터의 기본 입출력 시스템(BIOS)으로 이용될 수 있으며, 고밀도 비휘발성 메모리 어레이는 휴대용 터미널 서버, 디지탈 카메라 및 컴퓨터의 메모리 카드 등에서 대량 저장 장치로 활용될 수 있다. 비휘발성 메모리는 빠른 동작 속도, 낮은 소비 전력 및 내구성 등의 많은 이점이 있다. 비휘발성 메모리를 제조한 후 비휘발성 메모리의 성능을 테스트하기 위해 칩 프로브(probing) 공정이 수행되며, 손상된 셀은 전체 비휘발성 메모리에 영향을 주 지 않도록 복구하거나 제거한다.
도 1은 기존의 비휘발성 메모리 어레이의 모식도이다. 비휘발성 메모리 어레이(100)는 감지 증폭기(101), 금속 퓨즈(103), 비트 라인(105), 제1워드 라인(111) 및 제1메모리 셀(113)을 포함한다. 상기 비휘발성 메모리 어레이(100)에서 각 비트 라인(105)은 금속 퓨즈(103)를 통해 감지 증폭기(101)에 전기적으로 연결된다. 제1워드 라인(111)과 비트 라인(105)은 상호 교차하여 제1메모리 셀(113)을 제어한다. 각 비트 라인(105)의 구조가 동일하기 때문에 하나의 비트 라인(105a) 및 이와 관련된 회로를 예로 들어 설명한다.
도 1에서 비트 라인(105a)은 금속 퓨즈(103a)를 통해 단위 감지 증폭기(117a)에 전기적으로 연결된다. M 개의 워드 라인(111)과 하나의 비트 라인(105a)이 m 개의 메모리 셀(113a)을 제어한다. 메모리 셀(113a)은 데이타를 저장하거나 저장된 데이타를 비트 라인(105a)에 보낸다. 상기 금속 퓨즈(103a)는 비트 라인(105a)으로부터 감지 증폭기(117a)로 신호를 전송하는데 이용되며 감지 증폭기(117)는 비트 라인(105a)로부터 전송 받은 신호를 증폭한다.
비휘발성 메모리 제조가 완료되면 통상 제1 웨이퍼 소트(sort) 단계에서 조합 논리 기능을 비트 라인(105a)으로 평가한다. 비트 라인(105a)의 논리 기능이 손상되면 레이저 복구 장치로 금속 퓨즈(103a)를 절단하여 비트 라인(105a)과 감지 증폭기(117a) 간의 연결을 단절시킨다. 이렇게 함으로써 손상된 비트 라인(105a)이 전체 비휘발성 메모리 어레이(100)에 영향을 미치는 것을 피할 수 있다.
그러나, 레이저 절단 방법을 사용하게 되면 추가 공정이 요구된다. 예를 들 어 손상된 비트 라인(105a)을 제1 웨이퍼 소트 단계에서 식별하고, 추가적인 레이저 절단 공정으로 금속 퓨즈를 절단한 다음, 추가적인 제2 웨이퍼 소트 공정을 통해 절단 공정이 잘 수행되었는지 혹은 전체 비휘발성 메모리(100)가 제대로 작동하는지 테스트한다. 이러한 추가적인 공정은 전체 테스트 과정을 더욱 복잡하게 한다.
전술한 이유로 인하여 레이저를 이용한 복구 공정이나 제2 웨이퍼 소트 단계 없이 회로 테스트 과정을 단순화시킬 수 있도록 손상된 비트 라인과 감지 증폭기 간의 연결을 단절시킬 수 있는 새로운 비휘발성 구조가 요구되고 있다.
본 발명의 목적은 제1 웨이퍼 소트 단계에서 손상된 비트 라인과 감지 증폭기 사이의 연결을 단절시킬 수 있는 비휘발성 메모리 어레이를 제공하여 레이저 복구 및 제2 웨이퍼 소트 공정을 생략하는 것이다.
본 발명의 일실시예에 따르면 비휘발성 메모리 어레이는 N 개의 비트 라인, M 개의 제1 워드 라인, M×N 개의 제1 메모리 셀, 제2 워드 라인, n 개의 복구 회로 및 감지 증폭기를 포함한다. 상기 N 개의 비트 라인과 M 개의 제1 워드 라인은 서로 교차되어 M×N 개의 제1 메모리 셀을 제어한다. 상기 제2 워드 라인은 n 개의 비트 라인을 가로 질러 위치한다. 여기서 M과 N은 자연수이다.
각각의 복구 회로는 비트 라인 중의 하나와 감지 증폭기 사이에 전기적으로 연결되며, 제2 메모리 셀, 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 제1 트랜지스터는 해당 비트 라인에 전기적으로 연결되는 드레인, 감지 증폭기에 전기적 으로 연결되는 소스, 및 제2 메모리 셀에 전기적으로 연결되는 게이트를 구비한다. 제2 트랜지스터는 제2 메모리 셀과 제1 트랜지스터의 게이트에 전기적으로 연결되는 드레인, 감지 증폭기와 제1 트랜지스터의 소스에 전기적으로 연결되는 소스를 구비한다.
제1 웨이퍼 소트 단계에서, 자동 검사 장치는 제2 워드 라인을 통해 제2 메모리 셀에 제1 전압을 인가하여 제1 트랜지스터를 턴온시킨다. 그 다음 상기 자동 검사 장치는 각각의 비트 라인을 테스트하여 손상된 비트 라인을 확인한다. 그 다음, 상기 자동 검사 장치는 제2 트랜지스터를 턴온시켜 제2 메모리 셀에 제2 전압을 인가하제1 트랜지스터를 제어한다. 상기 비트 라인이 손상되었다면, 제2 메모리 셀이 해당 제1 트랜지스터를 턴오프시켜 손상된 비트 라인과 감지 증폭기 사이의 연결을 단절시킨다.
전술한 바와 같이, 제1 웨이퍼 단계에서 손상된 비트 라인과 감지 증폭기 사이의 연결이 단절되어 레이저 복구 및 제2 웨이퍼 소트 공정이 필요치 않게 되며 그 결과 테스트 공정이 단순해진다.
이와 같은 본 발명의 개요 및 후술하는 상세한 설명은 특허청구범위에 제시된 본 발명을 더욱 명확하게 제시할 것이다.
이하, 본 발명의 특징 및 기타 이점들을 실시예 및 도면을 참조하여 상세하게 설명한다.
바람직한 실시예를 통해 도면을 참조하여 본 발명을 설명한다. 도면 및 상세 한 설명에서 사용된 동일한 부호는 동일한 구성 요소를 나타낸다.
도 2는 본 발명의 일실시예에 따른 비휘발성 메모리 구조의 모식도이다. 상기 비휘발성 메모리 구조(200)는 N 개의 비트 라인(203), M 개의 제1 워드 라인(201), M×N 개의 제1 메모리 셀(205), 제2 워드 라인(207), n 개의 복구(repair) 회로(206) 및 감지 증폭기(215)를 포함한다. 상기 N 개의 비트 라인(203)과 M 개의 제1 워드 라인(201)은 서로 교차되어 M×N 개의 제1 메모리 셀(205)을 제어한다. 상기 제2 워드 라인(207)은 n 개의 비트 라인(203)을 가로 질러 위치한다. 여기서 M과 N은 자연수이다.
각 복구 회로(206)는 비트 라인(203) 중의 하나와 감지 증폭기(215) 사이에 전기적으로 연결되며, 제2 메모리 셀(209), 제1 트랜지스터(211) 및 제2 트랜지스터(213)를 포함한다. 제1 트랜지스터(211)는 해당 비트 라인(203)에 전기적으로 연결되는 드레인, 감지 증폭기(215)에 전기적으로 연결되는 소스, 및 제2 메모리 셀(209)에 전기적으로 연결되는 게이트를 구비한다. 제2 트랜지스터(213)는 실행 라인(217)에 전기적으로 연결되는 게이트, 제2 메모리 셀(209)과 제1 트랜지스터(211)의 게이트에 전기적으로 연결되는 드레인, 감지 증폭기(215)와 제1 트랜지스터(211)의 소스에 전기적으로 연결되는 소스를 구비한다.
모든 비트 라인(203)은 동일한 구조이므로, 하나의 비트 라인(203a)을 예로 들어 설명한다. 상기 복구 회로(206a)는 제2 메모리 셀(209a), 제1 트랜지스터(211a) 및 제2 트랜지스터(213a)를 포함한다. 상기 제2 메모리 셀(209a)의 일측에는 제2 워드 라인(207)이 전기적으로 연결되고, 상기 제2 메모리 셀(209a)의 타 측에는 제1 트랜지스터(211a)의 게이트와 제2 트랜지스터(213a)의 드레인이 전기적으로 연결된다. 상기 제1 트랜지스터(211a)는 상기 비트 라인(203a)이 전기적으로 연결되고, 제1 트랜지스터(211a)의 소스는 제2 트랜지스터(213a)의 소스 및 단위 감지 증폭기 (215a)에 전기적으로 연결된다.
상기 비휘발성 메모리 구조(200)에서, 각각의 비트 라인(203a)이 몇몇 조합 논리 기능을 평가하여, 비트 라인(203a) 상의 제1 메모리 셀에 손상이 있는지 그리고 비트 라인(203a)이 상기 조합 논리 기능을 정확히 평가하는지 확인한다. 자동 검사 장치는 제1 웨이퍼 소트 단계에서 다음의 과정을 수행한다.
단계 1.
제1 트랜지스터(211a)를 턴온(turn on)시키고 제2 트랜지스터를 턴오프(turn off)시켜 비트 라인(203a) 상의 제1 메모리 셀에 손상이 있는지 확인한다. 이 과정에서, 자동 검사 장치는 제2 워드 라인(207)을 통해 제2 메모리 셀(209a)에 제1 전압을 인가하여 제1 트랜지스터(211a)를 턴온시키고, 실행 라인(217)을 통해 제2 트랜지스터(213a)를 턴오프시킨다. 제1 트랜지스터(211a)를 턴온시키고 제2 트랜지스터(213a)를 턴오프시킴으로써, 자동 검사 장치는 비트 라인(203a)을 사용 상태 대로 테스트한다.
단계 2.
제2 메모리 셀에 제2 전압을 인가한다. 제2 전압 값은 비트 라인(203a)의 조합 논리 기능의 정확성에 따라서 결정된다. 단계 1이 완료된 후에 자동 검사 장치는 제2 트랜지스터(213a)를 턴온시키고 모든 제1 워드 라인(201)을 단절시켜 자동 검사 장치가 제2 메모리 셀(209a)에 제2 전압을 인가할 수 있도록 한다. 비트 라인(203a)의 조합 논리 기능이 정확하다면 제2 전압은 제1 트랜지스터(211a)를 턴온시키며, 혹은 비트 라인(203a)이 손상되었다면 제2 전압은 제1 트랜지스터(211a)를 턴오프시킨다.
단계 3.
제2 트랜지스터(213a)를 턴오프시켜 비트 라인(203a)과 단위 감지 증폭기(215a)간의 연결이 제2 메모리 셀(209a)에 의해 제어되는 제1 트랜지스터(211a)에 의해 전적으로 제어되도록 한다.
전술한 제1 웨이퍼 소트 단계 후, 상기 비휘발성 메모리는 정상적인 읽기/쓰기 동작을 즉시 실행한다. 상기 비휘발성 메모리 정상적인 읽기/쓰기 동작을 수행하는 동안, 상기 실행 라인(217)은 제2 트랜지스터(213a)를 턴오프시켜 제1 트랜지스터(211a)의 소스 전압이 제2 메모리 셀(209a)에 의해 영향받는 것을 방지한다. 또한, 상기 읽기/쓰기 동작 중에 비트 라인(203a)의 조합 논리 기능이 정확하다면 제2 메모리 셀(209a)은 제1 트랜지스터(211a)를 턴온시키며, 혹은 비트 라인(203a)이 손상되었다면 제1 트랜지스터(211a)를 턴오프시킨다.
도 3은 본 발명의 일실시예에 따른 제2 메모리 셀(209a)의 모식도이다. 상기 제2 메모리 셀(209a)은 여러 가지 다른 형태를 가질 수 있다. 제2 메모리 형태의 한 가지 예를 들어 설명한다. 상기 제2 메모리 셀(209a)은 제3 트랜지스터(303a)와 커패시터(301a)를 포함한다. 제3 트랜지스터(303a)의 드레인은 전압 공급부(305a)와 전기적으로 연결되고, 제3 트랜지스터(303a)의 게이트는 도 2에 도시한 제2 워 드 라인(207)과 전기적으로 연결되며, 제3 트랜지스터(303a)의 소스는 커패시터(301a)의 제1측(309a) 및 제1 트랜지스터(211a)의 게이트에 전기적으로 연결되며, 커패시터( 301a)의 제2측은 접지된다.
전술한 제1 웨이퍼 소트 단계에서, 자동 검사 장치는 제1 트랜지스터(211a)를 턴온시켜 비트 라인(203a)이 손상되었는지 테스트할 필요가 있으며, 따라서, 자동 검사 장치는 게이트에 전기적으로 연결돠어 있는 제2 워드 라인(207)을 통해 제3 트랜지스터(303a)를 턴온시켜 전압 공급부(305a)가 커패시터(301a)에 전하를 충전하여 제1 트랜지스터(211a)를 턴온시키도록 한다. 비트 라인(203a)의 논리 기능을 테스트한 후에, 자동 검사 장치는 제2 워드 라인(207)을 통해 제3 트랜지스터(303a)를 턴오프시키고, 비트 라인(203a)의 논리 기능 정확성에 따라 제2 트랜지스터(213a)를 통해 커패시터(301a)를 충전 또는 방전시킨다. 예를 들어, 비트 라인(203a)의 논리 기능이 정확하면 상기 커패시터(301a)를 충전하여 제1 트랜지스터(211a)를 턴온시키거나, 커패시터(301a)를 방전시켜 제1 트랜지스터(211a)를 턴오프시킨다.
제1 웨이퍼 소트 단계 후에, 비트 라인(203a)의 논리 기능 정확성에 따라 비트 라인(203a)과 단위 감지 증폭기(215a) 간을 연결시킨다.
본 발명에 따르면 제1 웨이퍼 과정 중에 손상된 비트 라인과 감지 증폭기 간의 연결을 단절시킬 수 있어 레이저 복구 및 제2 웨이퍼 소트 공정이 필요치 않으며 그 결과 테스트 과정이 단순해진다.
당업자라면 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 개량이 가능할 것이다. 또한 이러한 다양한 변형 및 개량은 본 발명의 특허청구범위 및 그 균등물의 범위에 속한다고 할 것이다.

Claims (6)

  1. 상호 교차되어 배치되며 M×N 개의 제1 메모리 셀을 제어하는 N 개의 비트 라인과 M 개의 제1 워드 라인, 여기서 상기 M과 N은 자연수;
    상기 비트 라인을 가로 지르는 제2 워드 라인;
    감지 증폭기; 및
    각각 상기 비트 라인 중의 하나와 감지 증폭기에 전기적으로 연결되는 n 개의 복구 회로를 포함하는
    비휘발성 메모리 어레이.
  2. 제1항에 있어서, 상기 복구 회로는
    제2 메모리 셀;
    드레인이 상기 비트 라인 중의 하나와 전기적으로 연결되고 소스는 상기 감지 증폭기와 전기적으로 연결되며, 게이트는 상기 제2 메모리 셀과 전기적으로 연결되는 제1 트랜지스터; 및
    드레인이 상기 제2 메모리 셀과 상기 제1 트랜지스터의 게이트와 전기적으로 연결되며 소스는 상기 감지 증폭기와 전기적으로 연결되는 제2 트랜지스터를 포함하는
    비휘발성 메모리 어레이.
  3. 제2항에 있어서, 상기 제2 메모리 셀은 상기 제1 트랜지스터를 제어하는 저장 장치인 것을 특징으로 하는 비휘발성 메모리 어레이.
  4. 제3항에 있어서, 상기 저장 장치는
    게이트가 상기 제2 워드 라인과 전기적으로 연결되는 제3 트랜지스터; 및
    제1측이 상기 제3 트랜지스터의 소스와 전기적으로 연결되는 커패시터를 포함하는
    비휘발성 메모리 어레이.
  5. 제4항에 있어서, 상기 제2 트랜지스터의 게이트에 전기적으로 연결되는 실행 라인을 더 포함하며, 이 실행 라인은 제2 트랜지스터를 제어하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  6. 제5항에 따른 비휘발성 메모리 어레이의 손상된 비트 라인을 분리하는 복구 방법으로서,
    제2 워드 라인으로 제1 전압을 제2 메모리 셀에 인가하여 제1 트랜지스터를 턴온시키는 단계;
    자동 검사 장치로 비트 라인을 테스트하는 단계; 및
    실행 라인으로 제2 트랜지스터를 턴온시켜 자동 검사 장치가 제2 메모리 셀에 제2 전압을 인가하여, 손상된 비트 라인이 전기적으로 연결된 제1 트랜지스터를 턴오프시키는 단계를 포함하는
    손상된 비트 라인을 분리하는 비휘발성 메모리 어레이 복구 방법.
KR1020060080035A 2006-06-27 2006-08-23 비휘발성 메모리 어레이 KR100855437B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW95123218 2006-06-27
TW095123218A TWI316712B (en) 2006-06-27 2006-06-27 Non-volatile memory, repair circuit, and repair method thereof

Publications (2)

Publication Number Publication Date
KR20080000488A KR20080000488A (ko) 2008-01-02
KR100855437B1 true KR100855437B1 (ko) 2008-09-01

Family

ID=38873404

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060080035A KR100855437B1 (ko) 2006-06-27 2006-08-23 비휘발성 메모리 어레이

Country Status (4)

Country Link
US (2) US7512022B2 (ko)
JP (1) JP4643542B2 (ko)
KR (1) KR100855437B1 (ko)
TW (1) TWI316712B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101901633A (zh) * 2009-05-27 2010-12-01 深圳芯邦科技股份有限公司 一种移动存储设备生产方案
US9042164B2 (en) * 2012-03-26 2015-05-26 Honeywell International Inc. Anti-tampering devices and techniques for magnetoresistive random access memory
CN114078562B (zh) * 2020-08-18 2023-08-25 长鑫存储技术有限公司 失效位元的修补方法及装置
US11881278B2 (en) 2021-03-31 2024-01-23 Changxin Memory Technologies, Inc. Redundant circuit assigning method and device, apparatus and medium

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0182868B1 (ko) * 1995-09-27 1999-04-15 김주용 플래쉬 메모리셀의 리페어 회로 및 리페어 방법
KR20000027823A (ko) * 1998-10-29 2000-05-15 김영환 플레쉬 메모리의 리페어회로
KR20000045901A (ko) * 1998-12-30 2000-07-25 김영환 리페어 검출회로를 갖는 반도체 메모리장치의 리페어 회로

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0734314B2 (ja) * 1989-07-13 1995-04-12 株式会社東芝 半導体記憶装置
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
JPH07334999A (ja) * 1994-06-07 1995-12-22 Hitachi Ltd 不揮発性半導体記憶装置及びデータプロセッサ
US6462985B2 (en) * 1999-12-10 2002-10-08 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory for storing initially-setting data
DE10016996C1 (de) * 2000-04-05 2002-02-07 Infineon Technologies Ag Testanordnung zur Funktionsprüfung eines Halbleiterchips
DE10032274A1 (de) * 2000-07-03 2002-01-24 Infineon Technologies Ag Integrierte Speicher mit Speicherzellen mit magnetoresistivem Speichereffekt
JP2002216481A (ja) * 2001-01-19 2002-08-02 Hitachi Ltd 半導体集積回路装置
JP3983048B2 (ja) * 2001-12-18 2007-09-26 シャープ株式会社 半導体記憶装置および情報機器
JP2003208796A (ja) * 2002-01-15 2003-07-25 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP4152668B2 (ja) * 2002-04-30 2008-09-17 株式会社ルネサステクノロジ 半導体記憶装置
JP2004013961A (ja) * 2002-06-04 2004-01-15 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP2004062922A (ja) * 2002-07-25 2004-02-26 Renesas Technology Corp 不揮発性半導体記憶装置
JP3756873B2 (ja) * 2002-11-11 2006-03-15 沖電気工業株式会社 半導体記憶装置
DE20307271U1 (de) * 2003-05-09 2003-07-24 Tien David Pressvorrichtung für Dünnfilm-Schaltungen und Anschlüsse
JP4071680B2 (ja) * 2003-06-09 2008-04-02 松下電器産業株式会社 半導体記憶装置
US6999854B2 (en) * 2004-05-28 2006-02-14 International Business Machines Corporation Medical infusion pump capable of learning bolus time patterns and providing bolus alerts
US6950353B1 (en) * 2005-02-01 2005-09-27 International Business Machines Corporation Cell data margin test with dummy cell

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0182868B1 (ko) * 1995-09-27 1999-04-15 김주용 플래쉬 메모리셀의 리페어 회로 및 리페어 방법
KR20000027823A (ko) * 1998-10-29 2000-05-15 김영환 플레쉬 메모리의 리페어회로
KR20000045901A (ko) * 1998-12-30 2000-07-25 김영환 리페어 검출회로를 갖는 반도체 메모리장치의 리페어 회로

Also Published As

Publication number Publication date
JP4643542B2 (ja) 2011-03-02
JP2008010132A (ja) 2008-01-17
TW200802396A (en) 2008-01-01
US20070297230A1 (en) 2007-12-27
US7760564B2 (en) 2010-07-20
US20090147601A1 (en) 2009-06-11
KR20080000488A (ko) 2008-01-02
US7512022B2 (en) 2009-03-31
TWI316712B (en) 2009-11-01

Similar Documents

Publication Publication Date Title
EP0933785B1 (en) Semiconductor device and power supply current detecting method
US6981188B2 (en) Non-volatile memory device with self test
KR0145225B1 (ko) 블럭 단위로 스트레스 가능한 회로
KR100855437B1 (ko) 비휘발성 메모리 어레이
US5594689A (en) Non-volatile semiconductor memory capable of erase- verifying memory cells in a test mode using a defective count circuit activated by a test mode signal
US8015460B2 (en) Test mode for parallel load of address dependent data to enable loading of desired data backgrounds
US9177672B2 (en) Methods of operating memory involving identifiers indicating repair of a memory cell
US8407406B2 (en) Semiconductor memory device and method of testing the same
US7883020B2 (en) Smart card and method of testing smart card
US6957372B2 (en) Repair of address-specific leakage
JPH09293397A (ja) 不揮発性半導体記憶装置の検査方法
JPH10125100A (ja) 不揮発性半導体メモリ
KR100609573B1 (ko) 플래시 메모리 장치 및 그의 테스트 방법
CN101101795B (zh) 非挥发性记忆体阵列
EP0427260A2 (en) Non-volatile memory devices
US8923083B2 (en) Method of identifying damaged bitline address in non-volatile
JPH11144493A (ja) 半導体記憶装置
KR100630524B1 (ko) 개선된 테스트 신호 패스를 가지는 워드 라인 구동 회로및 이를 포함하는 반도체 메모리 장치
KR20050108773A (ko) 플래쉬 메모리 소자
Micheloni et al. NAND design for testability and testing
KR20080060532A (ko) 리셋 방지 기능을 갖는 반도체 메모리 장치
KR20060023798A (ko) 플래시 메모리 테스트 장치 및 방법
JP2002008392A (ja) 半導体記憶装置およびその評価方法
JP2012128908A (ja) 不揮発性半導体記憶装置及びそのベリファイ方法
JPH09231799A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130618

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140703

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160812

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170818

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190620

Year of fee payment: 12