KR20080000488A - 비휘발성 메모리 구조 - Google Patents
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Abstract
Description
Claims (6)
- 상호 교차되어 배치되며 M×N 개의 제1 메모리 셀을 제어하는 N 개의 비트 라인과 M 개의 제1 워드 라인, 여기서 상기 M과 N은 자연수;상기 비트 라인을 가로 지르는 제2 워드 라인;감지 증폭기; 및각각 상기 비트 라인 중의 하나와 감지 증폭기에 전기적으로 연결되는 n 개의 복구 회로를 포함하는비휘발성 메모리 어레이 구조.
- 제1항에 있어서, 상기 복구 회로는제2 메모리 셀;드레인이 상기 비트 라인 중의 하나와 전기적으로 연결되고 소스는 상기 감지 증폭기와 전기적으로 연결되며, 게이트는 상기 제2 메모리 셀과 전기적으로 연결되는 제1 트랜지스터; 및드레인이 상기 제2 메모리 셀과 상기 제1 트랜지스터의 게이트와 전기적으로 연결되며 소스는 상기 감지 증폭기와 전기적으로 연결되는 제2 트랜지스터를 포함 하는비휘발성 메모리 어레이 구조.
- 제2항에 있어서, 상기 제2 메모리 셀은 상기 제1 트랜지스터를 제어하는 저장 장치인 것을 특징으로 하는 비휘발성 메모리 어레이 구조.
- 제3항에 있어서, 상기 저장 장치는게이트가 상기 제2 워드 라인과 전기적으로 연결되는 제3 트랜지스터; 및제1측이 상기 제3 트랜지스터의 소스와 전기적으로 연결되는 커패시터를 포함하는비휘발성 메모리 어레이 구조.
- 제4항에 있어서, further comprising an enabling line electrically connected to 상기 제2 트랜지스터의 게이트에 전기적으로 연결되는 실행 라인을 더 포함하며, 이 실행 라인은 제2 트랜지스터를 제어하는 것을 특징으로 하는 비휘발성 메모리 어레이 구조.
- 제5항에 따른 비휘발성 메모리 어레이 구조의 손상된 비트 라인을 분리하는 복구 방법으로서,제2 워드 라인으로 제1 전압을 제2 메모리 셀에 인가하여 제1 트랜지스터를 턴온시키는 단계;자동 검사 장치로 비트 라인을 테스트하는 단계; 및실행 라인으로 제2 트랜지스터를 턴온시켜 자동 검사 장치가 제2 메모리 셀에 제2 전압을 인가하여 제1 트랜지스터를 제어하는 단계를 포함하는손상된 비트 라인을 분리하는 비휘발성 메모리 어레이 구조 복구 방법.
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