CN112445734A - 通信控制方法和通讯电路 - Google Patents
通信控制方法和通讯电路 Download PDFInfo
- Publication number
- CN112445734A CN112445734A CN202011354307.3A CN202011354307A CN112445734A CN 112445734 A CN112445734 A CN 112445734A CN 202011354307 A CN202011354307 A CN 202011354307A CN 112445734 A CN112445734 A CN 112445734A
- Authority
- CN
- China
- Prior art keywords
- programmable logic
- logic device
- complex programmable
- processing unit
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004891 communication Methods 0.000 title claims abstract description 62
- 238000000034 method Methods 0.000 title claims abstract description 46
- 230000009471 action Effects 0.000 claims abstract description 8
- 230000005540 biological transmission Effects 0.000 claims description 25
- 230000006870 function Effects 0.000 description 7
- 230000001276 controlling effect Effects 0.000 description 4
- 125000004122 cyclic group Chemical group 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Programmable Controllers (AREA)
Abstract
本发明公开一种通信控制方法和通讯电路,通信控制方法控制复杂可编程逻辑器件CPLD与中央处理器之间的数据交换,复杂可编程逻辑器件通过LPC总线与中央处理器连接。通信控制方法包括:首先中央处理器获取LPC总线的循环初始信号。当获取的循环初始信号为预设电平状态时,获取LPC总线的当前工作状态。根据LPC总线的当前工作状态执行对复杂可编程逻辑器件CPLD的数据写入或数据读取动作。上述方案解决EC芯片以及IO芯片成本较高的技术问题。
Description
技术领域
本发明涉及通信的技术领域,特别涉及通信控制方法和通讯电路。
背景技术
现有技术中,计算机一般由EC(主控芯片)和SUPER IO(Super I/O芯片也叫I/O芯片)组成,其中,I/O芯片负责提供串行、并行接口及软盘驱动器控制接口。而在美国对芯片出口进行封锁的情况下,EC(主控芯片)以及I/O芯片来源减少且成本上涨,因此,急需寻求一种新的I/O通信方式以降低工业化成本。
发明内容
本发明的主要目的是提出一种通信控制方法,旨在解决EC芯片以及IO芯片成本较高的技术问题。
为实现上述目的,本发明提出一种通信控制方法,用于控制复杂可编程逻辑器件CPLD与中央处理器之间的数据交换,所述复杂可编程逻辑器件通过LPC总线与中央处理器连接;所述通信控制方法包括:
中央处理器获取LPC总线的循环初始信号;
当获取的所述循环初始信号为预设电平状态时,获取LPC总线的当前工作状态;
根据所述LPC总线的当前工作状态执行对复杂可编程逻辑器件CPLD的数据写入或数据读取动作。
可选地,所述预设电平状态为低电平状态。
可选地,所述获取LPC总线的当前工作状态的步骤包括:
检测所述LPC总线的第一数据传输信号、第二数据传输信号、IO循环信号以及读写标示信号;
当第一数据传输信号为低电平、第二数据传输信号为低电平以及读写标示信号为高电平时,所述工作状态为写入状态;
当所述循环初始信号为低电平、第一数据传输信号为低电平、第二数据传输信号为低电平以及读写标示信号为低电平时,所述工作状态为读取状态。
可选地,根据所述LPC总线的当前工作状态执行对复杂可编程逻辑器件CPLD的写入或读取动作包括:
当所述LPC总线的当前工作状态为写入状态时,所述中央处理器向所述复杂可编程逻辑器件写入数据;
当所述工作状态为读取状态时,所述中央处理器读取复杂可编程逻辑器件的数据。
可选地,所述中央处理器向所述复杂可编程逻辑器件写入数据的步骤包括:
中央处理器配置LPC总线-复杂可编程逻辑器件的读地址以及复杂可编程逻辑器件-LPC总线的写地址;
根据写地址和读地址配置复杂可编程逻辑器件与LPC总线的读写地址范围。
可选地,所述根据写地址和读地址配置复杂可编程逻辑器件与LPC总线的读写地址范围的步骤之后包括:
中央处理器向所述复杂可编程逻辑器件写入第一预设位数地址信号;
中央处理器向所述复杂可编程逻辑器件写入预设的八位数据信号的低四位;
中央处理器向所述复杂可编程逻辑器件写入第二预设位数地址信号;
中央处理器向所述复杂可编程逻辑器件写入预设的八位数据信号的高四位。
可选地,所述预设的八位数据信号的低四位以及所述预设的八位数据信号的高四位按照预设加密规则进行加密。
可选地,所述所述中央处理器读取复杂可编程逻辑器件的数据的步骤包括:
中央处理器向所述复杂可编程逻辑器件写入预设位数地址信号;
将与所述预设位数地址信号中要写入数据的地址信号写入至所述LPC总线的输出地址中;
将所述地址信号对应的所述复杂可编程逻辑器件的数据信号读出。
可选地,所述所述中央处理器读取复杂可编程逻辑器件的数据的步骤包括:
中央处理器向所述复杂可编程逻辑器件写入预设位数地址信号;
将与所述预设位数地址信号对应地读地址信号写入至所述LPC总线的输出地址中;
将所述地址信号对应的所述复杂可编程逻辑器件中的数据信号读出。
为实现上述目的,本发明还提出一种通讯电路,所述通讯电路包括复杂可编程逻辑器件、中央处理器以及LPC总线,所述复杂可编程逻辑器件通过所述LPC总线与所述中央处理器进行连接,所述复杂可编程逻辑器件以及所述中央处理器采用如上所述的通信控制方法进行通讯。
本发明的技术方案通信控制方法用于控制复杂可编程逻辑器件CPLD与中央处理器之间的数据交换,所述复杂可编程逻辑器件通过LPC总线与中央处理器连接;所述通信控制方法包括:中央处理器获取LPC总线的循环初始信号;当获取的所述循环初始信号为预设电平状态时,获取LPC总线的当前工作状态;根据所述LPC总线的当前工作状态执行对复杂可编程逻辑器件CPLD的数据写入或数据读取动作。由于在上述方案中,首先提出将复杂可编程逻辑器件CPLD用于替代EC以及I/O芯片的组合,从而减少了硬件成本,并且由于复杂可编程逻辑器件CPLD为国产化硬件,可以极大的缩减成本,并且由于CPLD的可开发性强,为后续的EC以及I/O芯片的功能的替代提供了硬件条件,此时,利用LPC总线将中央处理器以及复杂可编程逻辑器件CPLD连接,并开发对应的通信控制方法用于中央处理器以及复杂可编程逻辑器件CPLD的直接通信,从而可以快速读取以及调用CPLD的相关信号,实现通信控制,完美的替代了EC以及I/O芯片的功能,从而解决了EC芯片以及IO芯片成本较高的技术问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图示出的结构获得其他的附图。
图1为本发明通信控制方法一实施例的流程示意图;
图2为本发明通信控制方法一实施例的流程示意图;
图3为本发明通信控制方法第一实施例的流程示意图;
图4为本发明通信控制方法一实施例的流程示意图;
图5为本发明通信控制方法一实施例的流程示意图;
图6为本发明通信控制方法一实施例的流程示意图;
图7为本发明通信控制方法一实施例的流程示意图;
图8为本发明通信控制方法一实施例的电路示意图。
本发明目的的实现、功能特点及优点将结合实施例,参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,若本发明实施例中有涉及“第一”、“第二”等的描述,该“第一”、“第二”等的描述仅用于描述目的,而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。
本发明提出一种通信控制方法,旨在解决EC芯片以及IO芯片成本较高的技术问题。
在一实施例中,如图1所示,通信控制方法一种通信控制方法,用于控制复杂可编程逻辑器件CPLD(Complex Programmable Logic Device)与中央处理器CPU之间的数据交换,所述复杂可编程逻辑器件通过LPC总线与中央处理器CPU连接。此时,中央处理器CPU或者BIOS(Basic Input Output System,基本输入输出系统)无法获取CPLD的相关信号,也无法直接对CPLD进行通信控制。如获取CPLD版本信号,上电状态等等,或者控制CPLD重启,关机等。因此,本申请基于上述原因,在创造性的用复杂可编程逻辑器件替代EC以及IO芯片的基础上,还开发了辅助中央处理器直接与复杂可编程逻辑器件进行通信的通信控制方法。
所述通信控制方法包括:
S1、中央处理器获取LPC总线的循环初始信号;
LPC(Low Pin Count)总线是基于Intel标准的33MHz 4bit并行总线协议,LPC总线支持多种事务类型的操作,例如IO读写、内存读写、DMA(Direct Memory Access,直接存储器访问)读写、Firmware memory(固件存储器)读写等。此时循环初始信号可以由总线赋予,也可以由中央处理器赋予,此时的循环初始信号是中央处理器检测到LPC(Low Pin Count)总线的LFRAME接口的信号得到。
S2、当获取的所述循环初始信号为预设电平状态时,获取LPC总线的当前工作状态;
此时,由于循环初始信号在LPC(Low Pin Count)总线中一般是指代一个循环的开始,因此,可以通过此信号确定LPC总线是否在工作。当其处于预设电平状态,则表示LPC总线开始工作,此时,检测LPC总线的其他接口的状态可以确定LPC总线的当前工作状态,由于LPC总线的接口比较多,其不同的接口也具有不同的含义,因此,此步骤需要获取一个或者多个不等的LPC总线的接口的状态量从而可以综合判断LPC总线的当前工作状态。
可选地,所述预设电平状态为低电平状态。即LPC-frame(循环)端口的电压。
S3、根据所述LPC总线的当前工作状态执行对复杂可编程逻辑器件CPLD的数据写入或数据读取动作。
其中,LPC总线的当前工作状态包括并不仅局限于数据写入、数据读取、IO读写、内存读写、DMA(Direct Memory Access,直接存储器访问)读写、Firmware memory(固件存储器)读写等。在上述方案中,首先提出将复杂可编程逻辑器件CPLD用于替代EC以及I/O芯片的组合,从而减少了硬件成本,并且由于复杂可编程逻辑器件CPLD为国产化硬件,可以极大的缩减成本,并且由于CPLD的可开发性强,为后续的EC以及I/O芯片的功能的替代提供了硬件条件,此时,利用LPC总线将中央处理器以及复杂可编程逻辑器件CPLD连接,并开发对应的通信控制方法用于中央处理器以及复杂可编程逻辑器件CPLD的直接通信,从而可以快速读取以及调用CPLD的相关信号,实现通信控制,完美的替代了EC以及I/O芯片的功能,从而解决了EC芯片以及IO芯片成本较高的技术问题。
可选地,如图2所示,所述获取LPC总线的当前工作状态的步骤包括:
S21、检测所述LPC总线的第一数据传输信号、第二数据传输信号、IO循环信号以及读写标示信号;
其中,第一数据传输信号通过检测LPC总线的LPC-AD2端口的电压得到,第二数据传输信号通过检测LPC总线的LPC-AD3端口的电压得到,IO循环信号通过检测LPC总线的IO-CYCLE端口的电压得到,读写标示信号通过检测LPC总线的LPC-AD1端口的电压得到。
S22、当循环初始信号为低电平、第一数据传输信号为低电平、第二数据传输信号为低电平以及读写标示信号为高电平时,所述工作状态为写入状态;
此时,低电平与高电平由数字电路中的0、1表示,通过检测对应端口的电压可以快速判断LPC总线的工作状态。
S23、当所述循环初始信号为低电平、第一数据传输信号为低电平、第二数据传输信号为低电平以及读写标示信号为低电平时,所述工作状态为读取状态。
通过上述判断方法,可以仅仅在检测LPC总线的LPC-frame(循环)端口、LPC-AD2(数据传输)端口、LPC-AD3(数据传输)端口、IO-CYCLE(循环模式)端口以及LPC-AD1(数据传输)端口的情况下,就能快速的实现本方案中对于LPC总线工作状态的判断,此时,无需理会LPC总线具有的多个端口以及多个信号,仅仅通过上述5个就可以实现中央处理器与复杂可编程逻辑器件CPLD之间的通信。
可选地,如图3所示,根据所述LPC总线的当前工作状态执行对复杂可编程逻辑器件CPLD的写入或读取动作包括:
S31、当所述LPC总线的当前工作状态为写入状态时,所述中央处理器向所述复杂可编程逻辑器件写入数据;
S32、当所述工作状态为读取状态时,所述中央处理器读取复杂可编程逻辑器件的数据。
其中,通过上述方案,可以便捷的实现中央处理器与复杂可编程逻辑器件CPLD之间的通信,即写入数据和读出数据,从而解决中央处理器与复杂可编程逻辑器件CPLD无法实现通信的问题。
在一实施例中,如图4所示,所述中央处理器向所述复杂可编程逻辑器件写入数据的步骤包括:
S311、中央处理器配置LPC总线-复杂可编程逻辑器件的读地址以及复杂可编程逻辑器件-LPC总线的写地址;
此时,中央处理器配置的LPC-复杂可编程逻辑器件CPLD的读地址为8'h4f,中央处理器配置的可编程逻辑器件CPLD-LPC总线的写地址为8'h4e。
S312、根据写地址和读地址配置复杂可编程逻辑器件与LPC总线的读写地址范围。
其中,由于配置的LPC-复杂可编程逻辑器件CPLD的读地址以及可编程逻辑器件CPLD-LPC总线的写地址,因此,将复杂可编程逻辑器件与LPC总线的读写地址范围规定在8'h00~8'h20之间。
通过上述实施例,可以快速圈定读写地址范围,从而可以避免无效地址的数据交换,保证数据传输的安全性以及准确定位。此时,若需要扩展,还可以通过增加寄存器来扩展读写地址范围。
在一实施例中,如图5所示,所述根据写地址和读地址配置复杂可编程逻辑器件与LPC总线的读写地址范围的步骤之后包括:
S313、中央处理器向所述复杂可编程逻辑器件写入第一预设位数地址信号;
S314、中央处理器向所述复杂可编程逻辑器件写入预设的八位数据信号的低四位;
S315、中央处理器向所述复杂可编程逻辑器件写入第二预设位数地址信号;
S316、中央处理器向所述复杂可编程逻辑器件写入预设的八位数据信号的高四位。
在上述实施例中,通过地址信号-数据信号-地址信号-数据信号这样的信号传输方式,可以极大程度上保证数据传输的安全性。
可选地,所述预设的八位数据信号的低四位以及所述预设的八位数据信号的高四位按照预设加密规则进行加密。
此时的加密规则为将八位数据信号的低四位以及高四位分别增加特征码,如00xx经过加密后成为X00xx,即首位数字前+1,此时存储在复杂可编程逻辑器件CPLD中的数据为加密后的数据,通过上述过程可以保证数据的安全性,除此之外,若出现数据丢失情况,1还可以作为特征码以筛选出丢失片段,保证前后数据的完整性,若丢失不严重,还可以准确还原除特征码之外的数据。
在一实施例中,如图6所示,所述所述中央处理器读取复杂可编程逻辑器件的数据的步骤包括:
S321、中央处理器向所述复杂可编程逻辑器件写入预设位数地址信号;
其中,以16位地址信号为例,预设位数地址信号可以为16位地址信号0X004E。
S322、将与所述预设位数地址信号中要写入数据的地址信号写入至所述LPC总线的输出地址中;
其中,若预设位数地址信号为16位地址信号,则写入数据的地址信号可以为0XFF,LPC总线的输出地址标记为lpc_w_r_address_out。
S323、将所述地址信号对应的所述复杂可编程逻辑器件的数据信号读出。
其中,LPC总线的数据输出地址标记为lpc_read_data_in,此处所输入的数据就是CPLD的数据信号,如0XAA,可选的,此时可以通过解密规则解除CPLD数据保护功能。可选的,解密规则为去掉首位数字即X00xx,得到解密后的00xx。
通过上述方案,可以快速的实现中央处理器向复杂可编程逻辑器件的写数据过程,而无需通过再利用成本比较高的EC芯片以及IO芯片来实现读写书籍功能,大大节约了生产成本。
在一实施例中,如图7所示,所述所述中央处理器读取复杂可编程逻辑器件的数据的步骤包括:
S321、中央处理器向所述复杂可编程逻辑器件写入预设位数地址信号;
其中,若预设位数地址信号为16位地址信号,则中央处理器CPU写入数据的地址信号可以为0X004E。
S324、将与所述预设位数地址信号对应地读地址信号写入至所述LPC总线的输出地址中;
其中,若预设位数地址信号为16位地址信号,则写入数据的地址信号可以为0X00,即中央处理器CPU要读取的地址信号,LPC总线的输出地址标记为lpc_w_r_address_out。
S325、将所述地址信号对应的所述复杂可编程逻辑器件中的数据信号读出。
其中,LPC总线的数据输出地址标记为lpc_read_data_in,此处所输入的数据就是CPLD的数据信号,如0X01。
通过上述方案,可以快速的实现中央处理器向复杂可编程逻辑器件的写数据过程,而无需通过再利用成本比较高的EC芯片以及IO芯片来实现读写书籍功能,大大节约了生产成本。
为实现上述目的,本发明还提出一种通讯电路,如图8所示,所述通讯电路包括复杂可编程逻辑器件、中央处理器以及LPC总线,所述复杂可编程逻辑器件通过所述LPC总线与所述中央处理器进行连接,所述复杂可编程逻辑器件以及所述中央处理器采用如上所述的通信控制方法进行通讯。
值得注意的是,因为本发明通讯电路包含了上述通信控制方法的全部实施例,因此本发明通讯电路具有上述通信控制方法的所有有益效果,此处不再赘述。
以上仅为本发明的可选实施例,并非因此限制本发明的专利范围,凡是在本发明的发明构思下,利用本发明说明书及附图内容所作的等效结构变换,或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。
Claims (10)
1.一种通信控制方法,用于控制复杂可编程逻辑器件CPLD与中央处理器之间的数据交换,其特征在于,所述复杂可编程逻辑器件通过LPC总线与中央处理器连接;所述通信控制方法包括:
中央处理器获取LPC总线的循环初始信号;
当获取的所述循环初始信号为预设电平状态时,获取LPC总线的当前工作状态;
根据所述LPC总线的当前工作状态执行对复杂可编程逻辑器件CPLD的数据写入或数据读取动作。
2.如权利要求1所述的通信控制方法,其特征在于,所述预设电平状态为低电平状态。
3.如权利要求1所述的通信控制方法,其特征在于,所述获取LPC总线的当前工作状态的步骤包括:
检测所述LPC总线的第一数据传输信号、第二数据传输信号、IO循环信号以及读写标示信号;
当第一数据传输信号为低电平、第二数据传输信号为低电平以及读写标示信号为高电平时,所述工作状态为写入状态;
当所述循环初始信号为低电平、第一数据传输信号为低电平、第二数据传输信号为低电平以及读写标示信号为低电平时,所述工作状态为读取状态。
4.如权利要求3所述的通信控制方法,其特征在于,根据所述LPC总线的当前工作状态执行对复杂可编程逻辑器件CPLD的写入或读取动作包括:
当所述LPC总线的当前工作状态为写入状态时,所述中央处理器向所述复杂可编程逻辑器件写入数据;
当所述工作状态为读取状态时,所述中央处理器读取复杂可编程逻辑器件的数据。
5.如权利要求2所述的通信控制方法,其特征在于,所述中央处理器向所述复杂可编程逻辑器件写入数据的步骤包括:
中央处理器配置LPC总线-复杂可编程逻辑器件的读地址以及复杂可编程逻辑器件-LPC总线的写地址;
根据写地址和读地址配置复杂可编程逻辑器件与LPC总线的读写地址范围。
6.如权利要求5所述的通信控制方法,其特征在于,所述根据写地址和读地址配置复杂可编程逻辑器件与LPC总线的读写地址范围的步骤之后包括:
中央处理器向所述复杂可编程逻辑器件写入第一预设位数地址信号;
中央处理器向所述复杂可编程逻辑器件写入预设的八位数据信号的低四位;
中央处理器向所述复杂可编程逻辑器件写入第二预设位数地址信号;
中央处理器向所述复杂可编程逻辑器件写入预设的八位数据信号的高四位。
7.如权利要求6所述的通信控制方法,其特征在于,所述预设的八位数据信号的低四位以及所述预设的八位数据信号的高四位按照预设加密规则进行加密。
8.如权利要求4所述的通信控制方法,其特征在于,所述所述中央处理器读取复杂可编程逻辑器件的数据的步骤包括:
中央处理器向所述复杂可编程逻辑器件写入预设位数地址信号;
将与所述预设位数地址信号中要写入数据的地址信号写入至所述LPC总线的输出地址中;
将所述地址信号对应的所述复杂可编程逻辑器件的数据信号读出。
9.如权利要求4所述的通信控制方法,其特征在于,所述所述中央处理器读取复杂可编程逻辑器件的数据的步骤包括:
中央处理器向所述复杂可编程逻辑器件写入预设位数地址信号;
将与所述预设位数地址信号对应地读地址信号写入至所述LPC总线的输出地址中;
将所述地址信号对应的所述复杂可编程逻辑器件中的数据信号读出。
10.一种通讯电路,其特征在于,所述通讯电路包括复杂可编程逻辑器件、中央处理器以及LPC总线,所述复杂可编程逻辑器件通过所述LPC总线与所述中央处理器进行连接,所述复杂可编程逻辑器件以及所述中央处理器采用如1-8任一项所述的通信控制方法进行通讯。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011354307.3A CN112445734B (zh) | 2020-11-26 | 2020-11-26 | 通信控制方法和通讯电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011354307.3A CN112445734B (zh) | 2020-11-26 | 2020-11-26 | 通信控制方法和通讯电路 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112445734A true CN112445734A (zh) | 2021-03-05 |
CN112445734B CN112445734B (zh) | 2024-02-20 |
Family
ID=74737759
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011354307.3A Active CN112445734B (zh) | 2020-11-26 | 2020-11-26 | 通信控制方法和通讯电路 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112445734B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113986804A (zh) * | 2021-10-26 | 2022-01-28 | 超越科技股份有限公司 | 国产嵌入式系统计算机与外设的通信方法、计算机及介质 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08153082A (ja) * | 1995-04-14 | 1996-06-11 | Hitachi Ltd | 半導体集積回路装置および信号処理方法 |
JP2003271548A (ja) * | 2002-03-14 | 2003-09-26 | Ricoh Co Ltd | データ転送方法とデータ転送装置 |
US20040064613A1 (en) * | 2002-09-27 | 2004-04-01 | Hung-Yu Kuo | Apparatus and method for monitoring computer system resources |
CN101311905A (zh) * | 2007-05-22 | 2008-11-26 | 鸿富锦精密工业(深圳)有限公司 | 调试卡及调试方法 |
CN111984564A (zh) * | 2020-09-18 | 2020-11-24 | 深圳宝新创科技股份有限公司 | 一种应用于音频芯片的烧录电路与主板 |
-
2020
- 2020-11-26 CN CN202011354307.3A patent/CN112445734B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08153082A (ja) * | 1995-04-14 | 1996-06-11 | Hitachi Ltd | 半導体集積回路装置および信号処理方法 |
JP2003271548A (ja) * | 2002-03-14 | 2003-09-26 | Ricoh Co Ltd | データ転送方法とデータ転送装置 |
US20040064613A1 (en) * | 2002-09-27 | 2004-04-01 | Hung-Yu Kuo | Apparatus and method for monitoring computer system resources |
CN101311905A (zh) * | 2007-05-22 | 2008-11-26 | 鸿富锦精密工业(深圳)有限公司 | 调试卡及调试方法 |
CN111984564A (zh) * | 2020-09-18 | 2020-11-24 | 深圳宝新创科技股份有限公司 | 一种应用于音频芯片的烧录电路与主板 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113986804A (zh) * | 2021-10-26 | 2022-01-28 | 超越科技股份有限公司 | 国产嵌入式系统计算机与外设的通信方法、计算机及介质 |
Also Published As
Publication number | Publication date |
---|---|
CN112445734B (zh) | 2024-02-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7529862B2 (en) | System for providing access of multiple data buffers to a data retaining and processing device | |
US8316174B2 (en) | Microcontroller based flash memory digital controller system | |
US7890690B2 (en) | System and method for dual-ported flash memory | |
CN100568187C (zh) | 一种用于对调试消息进行掩码的方法和装置 | |
US10078568B1 (en) | Debugging a computing device | |
WO2021258748A1 (zh) | I2c总线通信控制方法、装置、系统及可读存储介质 | |
JP2010506242A (ja) | 多機能メモリカードとの通信方法 | |
US20100191901A1 (en) | Non-volatile storage device, host device, non-volatile storage system, data recording method, and program | |
US8417902B2 (en) | One-time-programmable memory emulation | |
US20120007721A1 (en) | Fast block write using an indirect memory pointer | |
US7080164B2 (en) | Peripheral device having a programmable identification configuration register | |
KR19990011955A (ko) | Pci 브리지 | |
CN112445734A (zh) | 通信控制方法和通讯电路 | |
CN105843766B (zh) | 用于配置串行装置的方法及设备 | |
US7447853B2 (en) | Data copy device | |
CN110765060B (zh) | Mdio总线到并行总线转换方法及装置、设备、介质 | |
US20210240646A1 (en) | Master and slave processors to configure subsystems | |
CN103377132B (zh) | 管理存储器空间的方法、存储器控制器与存储器储存装置 | |
CN111641419B (zh) | 终端的射频功率放大器的版本识别方法、控制方法及系统 | |
US11841809B1 (en) | System and method for in situ debug | |
CN113656250B (zh) | 一种下位机板卡状态监控技术的实现方法 | |
CN1469263A (zh) | 计算机pci总线的扩展rom卡 | |
CN112052132B (zh) | 通过sdio接口调试外挂芯片的方法、装置、设备和介质 | |
US11886734B2 (en) | Secure memory card and control method thereof | |
US11768788B2 (en) | Bus endpoint isolation |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
TA01 | Transfer of patent application right | ||
TA01 | Transfer of patent application right |
Effective date of registration: 20231106 Address after: 518000, 4th Floor, No. 31, Xiacun Community, Gongming Street, Guangming District, Shenzhen City, Guangdong Province Applicant after: Shenzhen Baoxinchuang Information Technology Co.,Ltd. Address before: 518000 501-2, building a, wisdom Plaza, 4068 Qiaoxiang Road, Gaofa community, Shahe street, Nanshan District, Shenzhen City, Guangdong Province Applicant before: Shenzhen baoxinchuang Technology Co.,Ltd. |
|
GR01 | Patent grant | ||
GR01 | Patent grant |