JP2023532955A - 時間同期されたハードウェアコントローラ並びに関連するオーディオシステム及び回路 - Google Patents

Abstract

オーディオシステム並びに関連するシステム及び回路のための同期が開示される。オーディオシステムは、デジタルオーディオインターフェースのワード選択線と、デジタルオーディオインターフェースのシリアルクロック線と、ハードウェア回路と、を含む。ハードウェア回路は、ワード選択線にワード選択信号を、シリアルクロック線にシリアルクロック信号を提供するように構成される。ワード選択信号は、デジタルオーディオインターフェースのシリアルデータ線に提供されるシリアルデータ信号のチャネルを示すように構成される。ハードウェア回路はまた、シリアルクロック信号を、ネットワークインターフェースを介して通信されるオーディオストリームのクロック基準ストリームに同期させるように構成される。【選択図】図９Ａ

Description

（優先権の主張）
本出願は、２０２０年７月９日に出願され、「ＴＩＭＥ－ＳＹＮＣＨＲＯＮＩＺＥＤ Ｉ２Ｓ ＨＡＲＤＷＡＲＥ ＣＯＮＴＲＯＬＬＥＲ」と題された米国仮特許出願第６２／７０５，６５３号の米国特許法第１１９条（ｅ）に基づく利益を主張し、その開示全体が参照により本明細書に組み込まれる。

（発明の分野）
本開示は、概して、時間同期ハードウェアコントローラに関する。

いくつかのデジタルオーディオシステムでは、同期が重要な場合がある。例えば、オーディオは、ビデオストリーミングシステムにおいてビデオと同期されてもよい（例えば、スピーチオーディオは、ビデオに示される口の動きと同期されるが、これに限定されない）。別の例として、サラウンドサウンドシステム（例えば、限定するものではないが、自動車サラウンドサウンド、プロフェッショナルオーディオ機器）内の異なるスピーカに配信されるアナログオーディオ信号を発生させるために使用されるデジタル信号が同期されてもよい。

本開示は、特定の実施例を具体的に指摘し明確に特許請求する特許請求の範囲をもって結論とするが、本開示の範囲内の実施例の様々な特徴及び利点は、添付の図面と併せて読むと、以下の説明からより容易に確認することができる。
様々な例による、マスタＩ２Ｓシステムとしての送信機のブロック図である。 様々な例による、マスタＩ２Ｓシステムとしての受信機のブロック図である。 様々な例による、マスタＩ２Ｓシステムとしてのコントローラのブロック図である。 様々な例による、図１のマスタＩ２Ｓシステムとしての送信機、図２のマスタＩ２Ｓシステムとしての受信機、及び図３のマスタＩ２ＳシステムとしてのコントローラのＩ２Ｓ信号の信号タイミング図である。 様々な例による、ＡＶＴＰトーカのブロック図である。 様々な例による、ＡＶＴＰリスナのブロック図である。 様々な例による、タイミング基準プレーンのブロック図である。 様々な例による、１７２２ストリームを示す図である。 様々な例による、リスナとしてＣＯＤＥＣと共に動作し、スタンドアロンＩ２Ｓコントローラを使用するオーディオシステムのブロック図である。 様々な例による、ＣＯＤＥＣがトーカとして動作する、図９Ａのオーディオシステムのブロック図である。 様々な例による、ＣＯＤＥＣがトーカ及びマスタノードとして動作する、別のオーディオシステムのブロック図である。 様々な例による、マイクロコントローラに実装されてもよいネットワークデバイスを含むオーディオシステムセグメントのブロック図である。 様々な例による、図１１のオーディオシステムセグメントの状態フロー図である。

以下の詳細な説明では、本明細書の一部をなし、本開示を実施し得る実施例の具体例を例示として示す添付の図面を参照する。これらの実施例は、当業者が本開示を実施することを可能にするために十分に詳細に説明されている。しかしながら、本開示の範囲から逸脱することなく、本明細書で可能にされる他の実施例が利用されてもよく、構造、材料、及びプロセスの変更が行われてもよい。

本明細書に提示する図は、任意の特定の方法、システム、デバイス、又は構造の実際の図であることを意味せず、本開示の実施例を説明するために用いられる、単に理想化した表現である。場合によっては、様々な図面における類似の構造又は構成要素は、読者の便宜のために同一又は類似の付番を保持し得る。しかしながら、付番における類似性は、構造又は構成要素が必ずしもサイズ、組成、構成、又は任意の他の特性において同一であることを意味するものではない。

以下の説明は、当業者が開示された実施例を実施することを可能にするのを補助するための実施例を含み得る。「例示的な」、「例として」、「例えば」という用語の使用は、関連する説明が、説明的なものであることを意味し、本開示の範囲は、実施例及び法的等価物を包含することを意図するものであり、そのような用語の使用は、実施形態又は本開示の範囲を特定の構成要素、ステップ、特徴、機能などに限定することを意図するものではない。

本明細書に一般的に説明され、図面に例示される実施例の構成要素は、多種多様な異なる構成で配置され、設計され得ることが容易に理解されるであろう。したがって、様々な実施例の以下の説明は、本開示の範囲を限定することを意図するものではなく、単に様々な実施形態を表すものである。実施例の様々な態様が図面に提示され得るが、図面は、具体的に指示されていない限り、必ずしも縮尺通りに描かれていない。

更に、図示及び説明する具体的な実装形態は、単なる例であり、本明細書において別段の指定がない限り、本開示を実施する唯一の方式と解釈されるべきでない。要素、回路、及び機能は、不要に詳述して本開示を不明瞭にしないように、ブロック図の形態で示され得る。逆に、図示し、説明する具体的な実装形態は、単に例示的なものであり、本明細書において別段の指定がない限り、本開示を実装する唯一の方法と解釈されるべきではない。更に、様々なブロック間での論理のブロック定義及びパーティショニングは、例示的な具体的な実装形態である。当業者には、本開示が多数の他のパーティショニングソリューションによって実施され得ることが容易に明らかになるであろう。大部分については、タイミングの考慮などに関する詳細は省略されており、そのような詳細は、本開示の完全な理解を得るために必要ではなく、当業者の能力の範囲内である。

当業者であれば、情報及び信号は、様々な異なる技術及び技法のいずれかを使用して表され得ることを理解するであろう。いくつかの図面は、表示及び説明を明確にするために、単一の信号として信号を例示してもよい。当業者は、信号が信号のバスを表し得、このバスは様々なビット幅を有してもよく、本開示は、単一のデータ信号を含む任意の数のデータ信号で実施され得ることを理解するであろう。

本明細書に開示される実施例に関連して記載する様々な例示的な論理ブロック、モジュール、及び回路は、デジタル信号プロセッサ（Digital Signal Processor、ＤＳＰ）、集積回路（Integrated Circuit、ＩＣ）、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）若しくは他のプログラマブル論理デバイス、別個のゲート若しくはトランジスタ論理、別個のハードウェア構成要素、又は本明細書に記載の機能を実行するように設計されている、これらの任意の組み合わせを用いて実装され得るか、又は実行され得る。汎用プロセッサ（本明細書では、ホストプロセッサ又は単にホストと称されこともある）は、マイクロプロセッサであってもよいが、代替的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンでもあってもよい。プロセッサはまた、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと組み合わせた１つ以上のマイクロプロセッサ、又は任意の他のそのような構成の組み合わせとして実装されてもよい。

実施例は、フローチャート、フロー図、構造図、又はブロック図として示すプロセスに関して説明され得る。フローチャートは、順次プロセスとして動作行為を説明し得るが、これらの行為の多くは、別の順序で、並行して、又は実質的に同時に実行され得る。加えて、行為の順序は再配置され得る。プロセスは、メソッド、スレッド、関数、プロシージャ、サブルーチン、サブプログラム、他の構造、又はこれらの組み合わせに対応し得る。

「第１」、「第２」などの表記を使用した、本明細書の要素に対する任意の言及は、かかる制限が明示的に記載されていない限り、それらの要素の数量又は順序を限定しない。むしろ、これらの表記は、本明細書において、２つ以上の要素又は要素の例を区別する便利な方法として使用され得る。したがって、第１の要素及び第２の要素への言及は、２つの要素のみが用いられ得ること、又は何らかの様式で第１の要素が第２の要素に先行しなければならないことを意味するものではない。加えて、特に明記しない限り、一組の要素は、１つ以上の要素を含み得る。

本明細書で使用されるとき、所与のパラメータ、特性、又は条件に言及する際の「実質的に（substantially）」という用語は、所与のパラメータ、特性、又は条件が、例えば許容可能な製造許容差の範囲内などの、小さいばらつきを満たすことを当業者が理解するであろう程度を意味し、かつ含む。一例として、実質的に満たされる特定のパラメータ、特性、又は条件に応じて、パラメータ、特性、又は条件は、少なくとも９０％満たされ得るか、少なくとも９５％満たされ得るか、更には少なくとも９９％満たされ得る。

本明細書で使用される場合、「ハードウェア」という用語は、ハードウェア要素を含み、実行可能ソフトウェア又はファームウェアコードなどのソフトウェア要素を除く実装形態を指す。例えば、ハードウェアは、別個の電気部品（例えば、抵抗器、コンデンサ、インダクタ、論理ゲート、ダイオード、トランジスタ、他のハードウェア要素、又はそれらの組み合わせ）を含んでもよい。

ＩＣ間サウンド（Inter-IC Sound、Ｉ２Ｓ）は、デジタルオーディオデバイス（例えば、限定するものではないが、集積回路（ＩＣ））を互いにインターフェース接続するために使用され得るデジタルシリアルバスの規格である。タイムセンシティブネットワーク（Time-Sensitive Network、ＴＳＮ）国際電気電子技術者協会（International Electronics and Electrical Engineers、ＩＥＥＥ）８０２．１規格によれば、オーディオリスナアプリケーションは、基準クロックを含むクロック基準ストリームと共に、ネットワークから（例えば、ＩＥＥＥ １７２２又は１７３３規格に記載されているような）オーディオストリームを受信してもよい。受信されたオーディオサンプルは、再生のために、Ｉ２Ｓインターフェースを通してオーディオデバイス（例えば、限定するものではないが、デジタル信号プロセッサ（ＤＳＰ）、増幅器）に転送される。Ｉ２Ｓクロックは基準クロックと同期しており、リスナは、受信したストリームデータからこのクロックを物理的に復元する。クロック復元は、位相ロックループ（phased locked loop、ＰＬＬ）を使用して、復元された基準クロックをある一定の係数で乗算することによって、最終オーディオビットクロック（Ｉ２Ｓ ＭＣＫ／ＳＣＫ）を得る。場合によっては、クロック復元は、再生のためのオーディオ転送の前に開始され、ＰＬＬが所与の基準クロックにクロックすることができるまで実行される。Ｉ２Ｓは、この点に達する前にオーディオ送信を許可しない。

リスナの使用事例について、Ｉ２Ｓクロックとデータとの間の同期化には、ある特定の問題が存在する。例えば、Ｉ２Ｓストリーミングの開始時に、データ及びクロックが整列されてもよい。ストリーミングの開始中のいかなる誤差も、ストリーミングの持続時間全体にわたって持続する。比較的複雑なソフトウェアソリューションを使用して、リスナ使用事例のためにＩ２Ｓクロック及びデータをマイクロ秒の精度内で同期させることが可能である。しかしながら、本明細書で開示されるハードウェアソリューションは、リスナ使用事例のためにＩ２Ｓクロック及びデータを同期させる際にナノ秒の精度を提供する。

キャプチャされたフレーム同期（frame synchronization、ＦＳＹ－）タイムスタンプとオーディオサンプルの入力ストリームとの間の同期には、ある特定の問題が存在し得る。タイムスタンプをキャプチャすることは、Ｉ２Ｓストリームに非同期的に行われてもよい。Ｉ２Ｓ送信機がクロックマスタである場合、ソフトウェアは、サンプルとタイムスタンプとの間の関係を確実に復元することができない場合がある。

本開示の発明者らは、Ｉ２Ｓクロックをストリーム基準クロックに同期させることを可能にするためにＩ２Ｓ送信の開始点を定義するためのソフトウェアソリューションの使用が、最悪事例のタイミング制約が保証されなければならないときに、ジッタを誘発し、困難を引き起こすことを理解している。ソフトウェアソリューションは、ハードタイミングを保証するために比較的複雑であり得、いくつかの使用事例において許容不可能又は望ましくない可能性があり得る（例えば、限定するものではないが、割込み遅延に起因する）ある範囲のタイミング不確実性を導入し得る。

場合によっては、オーディオは、イーサネットネットワークを介してストリーミングされてもよい。複数のオーディオエンドポイント（例えば、限定するものではないが、サラウンドサウンドシステム）間で、又はビデオストリーミングにおいて口の動きをオーディオに同期させるために、比較的高い同期性が所望される場合がある。関連するストリーミングプロトコル規格は、ＩＥＥＥ １５８８（高精度時間プロトコル（Precision Time Protocol、ＰＴＰ））又はＩＥＥＥ ８０２．１ ＡＳ（汎用ＰＴＰ（generalized PTP、ｇＰＴＰ））などのいくつかのタイミングプロトコルと組み合わせた、ＩＥＥＥ １７２２（オーディオビデオトランスポートプロトコル（Audio Video Transport Protocol、ＡＶＴＰ））及びＩＥＥＥ １７３３（リアルタイムトランスポートプロトコル（Real-time Transport Protocol、ＲＴＰ））を含む。

本明細書で開示される様々な例は、オーディオリスナのプレゼンテーション時間における小さい（例えば、限定するものではないが、可能な限り小さい）タイミング不確実性を達成し、サンプルデータとオーディオトーカのタイムスタンプとの間の正確な（例えば、限定するものではないが、実質的に完全に正確な）同期を可能にすることによって、メディアストリーミングデバイスの同期性を改善し得る。本明細書で開示される様々な例は、ＣＰＵ（例えば、限定するものではないが、マイクロコントローラの処理コア）から複雑さを取り除くことによって、ストリーム同期を簡略化し得る。ハードウェアソリューションは、ソフトウェアソリューションとは対照的に、固定数及びより低い不確実性を確実に保証し得る。ソフトウェアソリューションは、本明細書で開示されるハードウェアソリューションの様々な例において、少なくとも部分的に回避される割込みレイテンシを導入する。

本明細書で開示される様々な例は、同期されたタイムベースに基づいてストリーム基準クロックへのＩ２Ｓクロックの同期を可能にする。本明細書で開示される様々な例の実装形態は、Ｉ２Ｓ送信の開始（クロック出力イネーブル）と特定の時点との同期を可能にする、ＭＣＵ内のＩ２Ｓハードウェア周辺機器への拡張を伴い得る。本明細書で開示される様々な例は、ソフトウェア機構とは対照的に、ハードウェア機構を対象とする。したがって、ソフトウェア機構に関連する少なくともいくつかの望ましくない時間シフト、ジッタ、及び悪い最悪事例タイミングが回避され得る。ハードウェアベースの機構は、サンプルデータとオーディオトーカのタイムスタンプとの間の同期の高い（例えば、限定するものではないが、可能な限り高い）精度を保証し得る。これは特に、複数のオーディオリスナノードがオーディオを同期して再生する場合である。

様々な例では、そのＩ２Ｓクロックを実際の開始時間に同期させるように構成されたＩ２Ｓコントローラが統合される。Ｉ２Ｓクロックは、最終オーディオビットブロックの倍数である外部クロックソースから導出され、オーディオ基準クロックから復元される。

様々な例では、オーディオシステムは、デジタルオーディオインターフェースのワード選択線と、デジタルオーディオインターフェースのシリアルクロック線と、ハードウェア回路と、を含む。ハードウェア回路は、ワード選択線にワード選択信号を提供するように構成される。ワード選択信号は、デジタルオーディオインターフェースのシリアルデータ線に提供されるシリアルデータ信号のチャネルを示すように構成される。ハードウェア回路は、シリアルクロック信号をシリアルクロック線に提供し、同期されたタイムベースに少なくとも部分的に基づいて、シリアルクロック信号を、ネットワークインターフェースを介して通信されるオーディオストリームのクロック基準ストリームに同期させるように構成される。

様々な例では、通信のタイミングを制御するための回路は、シリアルクロック線と、イネーブルゲートと、イベント発生器と、を含む。イネーブルゲートは、シリアルクロック線に電気的に接続される。イネーブルゲートは、同期信号のアサーションに少なくとも部分的に基づいて、シリアルクロック線へのシリアルクロック信号の提供を開始するように構成される。イベント発生器は、シリアルデータ信号からのプレゼンテーションタイムスタンプに応答して、同期信号をアサートするように構成される。プレゼンテーションタイムスタンプは、同期されたタイムベースに相関される。イネーブルゲート及びイベント発生器は、ハードウェア回路を使用して実装される。

図１は、様々な例による、マスタＩ２Ｓシステム１００としての送信機のブロック図である。マスタＩ２Ｓシステム１００としての送信機は、送信機１０２と、受信機１０４と、を含む。送信機１０２及び受信機１０４は、Ｉ２Ｓプロトコルを使用して（例えば、限定するものではないが、イーサネットネットワークを介して）通信するように構成されたＩ２Ｓエンドポイントである。送信機１０２は、マスタＩ２Ｓシステム１００としての送信機におけるマスタノードとして動作するように構成される。マスタノードとして、送信機１０２は、シリアルクロック信号ＳＣＫ及びワード選択信号ＷＳを受信機１０４に送信するように構成される。送信機１０２は、シリアルデータ信号ＳＤを受信機１０４に送信するように構成される。送信機１０２及び受信機１０４の一方又は両方は、本明細書で説明する様々な例による時間同期ハードウェアコントローラ１０６を含んでもよい。

シリアルデータ信号ＳＤは、シリアルデータ（例えば、限定するものではないが、オーディオストリームに対応するシリアルオーディオデータ）を含んでもよい。受信機１０４は、送信機１０２から受信したシリアルクロック信号ＳＣＫ及びワード選択信号ＷＳを使用して、シリアルデータ信号ＳＤのシリアルデータを同期させるよう構成される。

図２は、様々な例による、マスタＩ２Ｓシステム２００としての受信機のブロック図である。マスタＩ２Ｓシステム２００としての受信機は、図１の送信機１０２及び受信機１０４と同様の、送信機２０２及び受信機２０４を含む。図１の送信機１０２及び受信機１０４と同様に、送信機２０２及び受信機２０４は、Ｉ２Ｓプロトコルを使用して（例えば、限定するものではないが、イーサネットネットワークを介して）通信するように構成されたＩ２Ｓエンドポイントである。図１のマスタＩ２Ｓシステム１００としての送信機の受信機１０４とは対照的に、受信機２０４は、マスタＩ２Ｓシステム２００として受信機におけるマスタノードとして動作するように構成され、マスタノードとして、受信機２０４は、シリアルクロック信号ＳＣＫ及びワード選択信号ＷＳを受信機２０４に送信するように構成される。送信機２０２及び受信機２０４の一方又は両方は、本明細書で説明する様々な例による時間同期ハードウェアコントローラ２０６を含んでもよい。

図１の送信機１０２と同様に、送信機２０２は、シリアルデータ信号ＳＤを受信機２０４に送信するように構成される。送信機１０２は、受信機２０４から受信したシリアルクロック信号ＳＣＫ及びワード選択信号ＷＳに応答して、シリアルデータ信号ＳＤを同期させるように構成される。

図３は、様々な例による、マスタＩ２Ｓシステム３００としてのコントローラのブロック図である。マスタＩ２Ｓシステム３００としてのコントローラは、図１の送信機１０２及び受信機１０４と同様の、送信機３０２及び受信機３０４を含む。図１の送信機１０２及び受信機１０４並びに図２の送信機２０２及び受信機２０４と同様に、送信機３０２及び受信機３０４は、Ｉ２Ｓプロトコルを使用して（例えば、限定するものではないが、イーサネットネットワークを介して）通信するように構成されたＩ２Ｓエンドポイントである。図１のマスタＩ２Ｓシステム１００としての送信機及び図２のマスタＩ２Ｓシステム２００としての受信機とは対照的に、マスタＩ２Ｓシステム３００としてのコントローラは、マスタＩ２Ｓシステム３００としてのコントローラにおけるマスタノードとして動作するように構成されたコントローラ３０６を含む。マスタノードとして、コントローラ３０６は、シリアルクロック信号ＳＣＫ及びワード選択信号ＷＳを送信機３０２及び受信機３０４に送信するように構成される。したがって、コントローラ３０６は、スタンドアロンＩ２Ｓコントローラとして動作するように構成され、これは、最先端のＩ２Ｓ周辺機器（例えば、限定するものではないが、送信機３０２及び受信機３０４）と共に動作する。

図１の送信機１０２及び図２の送信機２０２と同様に、送信機３０２は、シリアルデータ信号ＳＤを受信機３０４に送信するように構成される。送信機３０２及び受信機３０４は、コントローラ３０６から受信したシリアルクロック信号ＳＣＫ及びワード選択信号ＷＳに応答して、シリアルデータ信号ＳＤを同期させるように構成される。

図４は、様々な例による、図１のマスタＩ２Ｓシステム１００としての送信機、図２のマスタＩ２Ｓシステム２００としての受信機、及び図３のマスタＩ２Ｓシステム３００としてのコントローラのＩ２Ｓ信号４００の信号タイミング図である。Ｉ２Ｓ信号４００は、シリアルクロック信号ＳＣＫと、ワード選択信号ＷＳと、シリアルデータ信号ＳＤと、を含む。非限定的な例として、シリアルデータ信号ＳＤは、２の補数信号として送信されてもよい。シリアルデータ信号は、ワード（例えば、限定するものではないが、ワードＮ－１右チャネル、ワードＮ左チャネル、ワードＮ＋１右チャネル）を含んでもよい。各ワードは、最上位ビットＭＳＢで始まり、最下位ビットＬＳＢで終わってもよい。

ワード選択信号ＷＳは、送信されているシリアルデータ信号ＳＤ内のシリアルデータが対応するオーディオチャネル（例えば、限定するものではないが、ステレオオーディオシステムの左オーディオチャネル及び右オーディオチャネル）を示すように構成される。非限定的な例として、ワード選択信号ＷＳは、シリアルデータ信号ＳＤにおいて送信されるシリアルデータが右チャネルに対応することを「１」（例えば、限定するものではないが、論理レベル高電圧電位）で示してもよい。また、ワード選択信号ＷＳは、シリアルデータ信号ＳＤにおいて送信されるシリアルデータが左チャネルに対応することを「０」（例えば、限定するものではないが、論理レベル低電圧電位）で示してもよい。

シリアルクロック信号ＳＣＫ及びワード選択信号ＷＳは、Ｉ２Ｓエンドポイントを、シリアルクロック信号ＳＣＫ及びシリアルデータ信号ＳＤをメディアストリームの基準クロックに比較的高レベルの精度で同期させることを可能にする。

図５は、様々な例による、ＡＶＴＰトーカ５００のブロック図である。ＡＶＴＰトーカ５００は、局部発振器５１８と、オーディオビデオブリッジング（audio video bridging、ＡＶＢ）トランスポートプロトコル（transport protocol、ＡＶＢＴＰ）タイムスタンプ発生器（ＡＶＢＴＰタイムスタンプ発生器５０４）と、アナログデジタル（Ａ／Ｄ）変換器（Ａ／Ｄ変換器５０６）と、を含む。ＡＶＴＰトーカ５００は、タイムスタンプ５０８とデータ５１０とを含むＩＥＥＥ １７２２データストリーム（１７２２ストリーム５１２）を発生させるように構成される。

局部発振器５１８（例えば、限定するものではないが、電圧制御発振器）は、メディアクロック５１４を発生させるように構成される。ＡＶＢＴＰタイムスタンプ発生器５０４及びＡ／Ｄ変換器５０６は、局部発振器５１８からメディアクロック５１４を受信するように構成される。Ａ／Ｄ変換器５０６はまた、着信アナログデータ５１６（例えば、限定するものではないが、アナログオーディオデータ）を受信し、着信アナログデータ５１６及びメディアクロック５１４に応答して、着信アナログデータ５１６を、１７２２ストリーム５１２に含まれるデータ５１０（デジタルデータ）に変換するように構成される。ＡＶＢＴＰタイムスタンプ発生器５０４は、メディアクロック５１４及びウォールタイム５０２（例えば、限定するものではないが、ＩＥＥＥ ８０２．１ ＡＳネットワークタイム）に応答して、データ５１０のタイムスタンプ５０８を発生させるように構成される。１７２２ストリーム５１２は、タイムスタンプ５０８と、データ５１０と、を含む。

タイムスタンプ５０８は、データ５１０の各ビットに対応するウォールタイム５０２の値を示す。非限定的な例として、タイムスタンプ５０８の値は、データ５１０の値がＡ／Ｄ変換器５０６によってサンプリングされたウォールタイム５０２の値を示してもよい。非限定的な例として、図５に示すタイムスタンプ５０８は、７１６６６６７、７３３３３３３、．．．、８６６６６６７、８８３３３３３、及び９００００００のウォールタイム値を含む。また、非限定的な例として、タイムスタンプ５０８は、キャプチャされたある特定の数のデータ５１０サンプルごとにキャプチャされてもよい（例えば、限定するものではないが、６つ又は８つのデータ５１０サンプルごとに１つのタイムスタンプ）。

ＡＶＴＰトーカ５００は、Ｉ２Ｓ送信機（例えば、限定するものではないが、図１の送信機１０２、図２の送信機２０２、又は図３の送信機３０２）として動作するように構成されてもよい。１７２２ストリーム５１２は、Ｉ２Ｓプロトコルを使用してオーディオデバイス（例えば、限定するものではないが、Ｉ２Ｓ受信機）に送信されてもよい。したがって、１７２２ストリーム５１２は、Ｉ２Ｓインターフェースのシリアルデータ信号ＳＤ（例えば、限定するものではないが、図１、図２、図３、又は図４のＳＤ）として、送信機（例えば、限定するものではないが、図１の送信機１０２、図２の送信機２０２、又は図３の送信機３０２）から受信機（例えば、限定するものではないが、図１の受信機１０４、図２の受信機２０４、又は図３の受信機３０４）に送信されてもよい。

図６は、様々な例による、ＡＶＴＰリスナ６００のブロック図である。ＡＶＴＰリスナ６００は、Ｉ２Ｓ受信機（例えば、限定するものではないが、図１の受信機１０４、図２の受信機２０４、又は図３の受信機３０４）として動作するように構成されてもよい。ＡＶＴＰリスナ６００は、図５のＡＶＴＰトーカ５００から１７２２ストリーム５１２を受信するように構成されてもよい。ＡＶＴＰリスナ６００は、１７２２ストリーム５１２に応答して発信アナログデータ６０６を抽出するように構成される。

ＡＶＴＰリスナ６００は、ＡＶＢＴＰタイムスタンプ比較器６１２と、クロック発生器６１０と、デジタルアナログ（Ｄ／Ａ）変換器（Ｄ／Ａ変換器６０８）と、を含む。ＡＶＢＴＰタイムスタンプ比較器６１２は、ウォールタイム６０２（例えば、限定するものではないが、ＰＴＰを使用して図５のウォールタイム５０２と同期された８０２．１ ＡＳネットワークタイム）を１７２２ストリーム５１２のタイムスタンプ５０８と比較するように構成される。ＡＶＴＰリスナ６００のウォールタイム６０２は、図５のＡＶＴＰトーカ５００のウォールタイム５０２と同期されてもよい。

クロック発生器６１０は、図５のＡＶＴＰトーカ５００のメディアクロック５１４の復元されたバージョンであるメディアクロック６０４を発生させるように構成される。Ｄ／Ａ変換器６０８は、メディアクロック５１４及びウォールタイム６０２と１７２２ストリーム５１２からのタイムスタンプ５０８との間の比較に応答して、発信アナログデータ６０６を発生させるように構成される。発信アナログデータ６０６は、ウォールタイム６０２とタイムスタンプ５０８との間の比較に基づいて、メディアクロック６０４に同期されてもよい。

図７は、様々な例による、タイミング基準プレーン７００（例えば、限定するものではないが、ＡＶＴＰタイミング基準プレーン）のブロック図である。図７は、イングレス時間基準プレーン７４６、プレゼンテーション時間基準プレーン７４８、タイムスタンプ測定プレーン７４４（例えば、限定するものではないが、ｇＰＴＰタイムスタンプ測定プレーン）、トーカ７４０（例えば、限定するものではないが、ＡＶＴＰトーカ）、リスナ７４２（例えば、限定するものではないが、ＡＶＴＰリスナ）、並びに時間依存アプリケーション７０４ａ及び７０４ｂを示す。トーカ７４０は、ストリームパケタイザ７３４（例えば、限定するものではないが、ＡＶＴＰストリームパケタイザ）と、ネットワークインターフェース７３８ａ（例えば、限定するものではないが、ＡＶＴＰネットワークインターフェース）と、を含む。ストリームパケタイザ７３４は、ストリーミングデータインターフェース７０６ａと、バッファ７１０ａ（例えば、限定するものではないが、データサンプルを含む）と、制御７０８ａと、を含む。ネットワークインターフェース７３８ａは、バッファ７１２ａ（例えば、限定するものではないが、１７２２パケットを含む）、メディアアクセス制御層（ＭＡＣ７１４ａ）と、物理層（ＰＨＹ７１６ａ）と、タイマ７１８ａ（例えば、限定するものではないが、８０２．１ ＡＳタイマ）と、を含む。

リスナ７４２は、ネットワークインターフェース７３８ｂ（例えば、限定するものではないが、ＡＶＴＰネットワークインターフェース）と、ストリームデパケタイザ７３６（例えば、限定するものではないが、ＡＶＴＰストリームデパケタイザ）と、を含む。ネットワークインターフェース７３８ｂは、ＰＨＹ７１６ｂと、ＭＡＣ７１４ｂと、タイマ７１８ｂ（例えば、限定するものではないが、８０２．１ ＡＳタイマ）と、バッファ７１２ｂ（例えば、限定するものではないが、１７２２パケットを含む）と、を含む。ストリームデパケタイザ７３６は、バッファ７１０ｂ（例えば、限定するものではないが、データサンプルを含む）と、ストリーミングデータインターフェース７０６ｂと、制御７０８ｂと、を含む。

図７は、トーカ７４０（例えば、図５のＡＶＴＰトーカ５００）に関連付けられた時間依存アプリケーション７０４ａからクラウド７０２（例えば、限定するものではないが、８０２．１ ＡＶＢ／ＴＳＮクラウド）を通じてリスナ７４２（例えば、限定するものではないが、図６のＡＶＴＰリスナ６００）に関連付けられた時間依存アプリケーション７０４ｂへのデータのストリーミングに関与する様々なレイテンシ（例えば、限定するものではないが、ジャック間レイテンシ７２０、アプリケーション間レイテンシ７２２）、タイミング情報（例えば、限定するものではないが、アプリケーション時間７２４ａ及び７２４ｂ、フォーマット変換時間７２６ａ及び７２６ｂ、最小通過時間７２８、実際の通過時間７３０（変数）、及び最大通過時間７３２）を示す。

パケットの所有権の転送における変動性に起因して、最大タイミングにおける不確実性が存在し得る。イングレス時間基準プレーン７４６では、完全に準備された１７２２パケットの所有権が、提示よりも遅くない時間に送信するためにネットワークインターフェース７３８ａに転送される。プレゼンテーション時間基準プレーン７４８において、１７２２パケットは、最大送信時間よりも遅くならずにバッファに書き込まれることが保証される。

図８は、様々な例による、１７２２ストリーム８０６を示す。１７２２ストリーム８０６は、タイムスタンプ８０２（７１６６６６７、７３３３３３３、．．．、８６６６６７、８８３３３３３、９００００００）と、データ８０４と、を含む。様々な例によれば、タイムスタンプ８０２は、シリアルクロックＳＣＫに同期されてもよい（例えば、限定するものではないが、タイムスタンプ８０２の各々に対応するシリアルクロックＳＣＫの立下りエッジを識別する）。データ８０４及びシリアルクロックＳＣＫは、Ｉ２Ｓ周辺機器８０８に提供されてもよい。

リスナユーザの場合、シリアルクロックＳＣＫ及びデータ８０４を同期させることは困難であり得る。非限定的な例として、Ｉ２Ｓストリーミングの開始時に、データ８０４及びシリアルクロックＳＣＫが整列されることが望ましい場合がある。ストリーミング開始時のデータ８０４とシリアルクロックＳＣＫとの間の整列の誤差は、ストリーミングの持続時間全体にわたって持続し得る。マイクロ秒の精度の範囲でしか提供することができないソフトウェアソリューションとは対照的に、本明細書で開示されるハードウェアソリューションは、非限定的な例として、ソフトウェアに対する任意のリアルタイム要件なしに、ナノ秒の精度を保証することができる。イベント発生器（event generator、ＥＧ）は、タイムスタンプをシリアルクロックＳＣＫに同期させるために、Ｉ２Ｓ周辺機器８０８に提供されるシリアルクロックＳＣＫの開始をトリガしてもよい。

トーカ使用事例では、キャプチャされたＦＳＹタイムスタンプをオーディオサンプルの入力ストリームに同期させることは困難であり得る。非限定的な例として、タイムスタンプをキャプチャすることは、Ｉ２Ｓストリーミングから非同期的に行われてもよい。Ｉ２Ｓ送信機がクロックマスタである場合、ソフトウェアソリューションは、オーディオサンプルとそれらの対応するタイムスタンプとの間の関係を確実に復元しない場合がある。

図９Ａは、様々な例による、リスナとしてＣＯＤＥＣ９１０（例えば、限定するものではないが、オーディオデバイス）と共に動作し、スタンドアロンＩ２Ｓコントローラ９３０を使用するオーディオシステム９００のブロック図である。オーディオシステム９００は、マイクロコントローラ（マイクロコントローラ９０２）と、ＣＯＤＥＣ９１０と、位相ロックループ（ＰＬＬ９０８）と、ネットワークデバイス９１４と、を含む。ネットワークデバイス９１４は、Ｉ２Ｓコントローラ９３０を含む。オーディオシステム９００は、図３のマスタＩ２Ｓシステム３００としてのコントローラのようなマスタＩ２Ｓシステムとしてのコントローラとして動作するように構成される。オーディオシステム９００において、マイクロコントローラ９０２は、Ｉ２Ｓ送信機（例えば、限定するものではないが、図３の送信機３０２）として動作してもよく、ＣＯＤＥＣ９１０は、Ｉ２Ｓ受信機（例えば、限定するものではないが、図３の受信機３０４）として動作してもよく、Ｉ２Ｓコントローラ９３０は、Ｉ２Ｓコントローラ（例えば、限定するものではないが、図３のコントローラ３０６）として動作してもよい。Ｉ２Ｓコントローラ９３０は、（ソフトウェアとは対照的に）ハードウェアで実装される。したがって、ネットワークデバイス９１４は、Ｉ２Ｓコントローラ９３０のハードウェア回路を含むスタンドアロンコントローラであってもよい。

マイクロコントローラ９０２は、Ｉ２Ｓインターフェース９０４と、シリアル周辺機器インターフェース（serial peripheral interface、ＳＰＩ）マスタインターフェース（ＳＰＩマスタインターフェース９０６）と、を含む。ＣＯＤＥＣ９１０は、Ｉ２Ｓインターフェース９０４に電気的に接続されたＩ２Ｓインターフェース９１２を含む。オーディオシステム９００は、Ｉ２Ｓインターフェース９１２をＩ２Ｓインターフェース９０４に電気的に接続する、ＳＤ線９３４と、ＳＣＫ線９３６と、フレーム同期（ＦＳＹ、本明細書ではＷＳと互換的に使用される）線（ＦＳＹ線９３８）と、を含むデジタルオーディオインターフェースを含む。したがって、マイクロコントローラ９０２は、シリアルデータＳＤ線９３４を介してＣＯＤＥＣ９１０（例えば、限定するものではないが、オーディオデバイス）と通信している。マイクロコントローラ９０２は、シリアルデジタル信号ＳＤをＳＤ線９３４上でＣＯＤＥＣ９１０に送信するように構成される。シリアルデジタル信号ＳＤは、例えば、図５及び図６の１７２２ストリーム５１２のデータ５１０及びタイムスタンプ５０８などのデータ及びタイムスタンプを含むＩ２Ｓストリームを含む。

ネットワークデバイス９１４は、シリアルクロック線９４４、チャネル選択線９４６、マスタアウトスレーブイン線９４８、及びマスタインスレーブアウト線９５０を介して、ＳＰＩマスタインターフェース９０６に電気的に接続されたＳＰＩスレーブインターフェース９１６を含む。したがって、ネットワークデバイス９１４は、マイクロコントローラ９０２の周辺機器として、周辺機器インターフェースを介してマイクロコントローラ９０２と通信するように構成されたスタンドアロンコントローラであり得る。ネットワークデバイス９１４はまた、メディアクロック分周器９２０と、シリアルクロック分周器９２２（例えば、限定するものではないが、１．５ＭＨｚ～４８ｋＨｚ）と、イネーブルゲート９２４と、を含む、Ｉ２Ｓコントローラ９３０を含む。シリアルクロック分周器９２２は、シリアルクロック線９４４及びＦＳＹ線９３８に電気的に接続される。シリアルクロック分周器９２２は、シリアルクロック線９４４に提供されるシリアルクロック信号ＳＣＫを分周して、ＦＳＹ信号（ワード選択信号）をＦＳＹ線９３８（ワード選択線）に提供するように構成される。ネットワークデバイス９１４は、ＳＰＩスレーブインターフェース９１６とイネーブルゲート９２４との間に電気的に接続されたイベント発生器９２６を更に含む。ネットワークデバイス９１４はまた、シリアルクロック分周器９２２に電気的に接続されたタイムスタンプ分周器９３２と、ＳＰＩスレーブインターフェース９１６に電気的に接続されたタイムスタンパ９２８と、を含む。タイムスタンプ分周器９３２は、フレーム同期信号ＦＳＹを、タイムスタンプがシリアルデータ信号ＳＤによって提供されるレートに分周するように構成される。

ネットワークデバイス９１４は、ＳＰＩスレーブインターフェース９１６とＰＬＬ９０８との間に電気的に接続されたイベント発生器９１８を含む。イベント発生器９１８は、基準クロック線９４２を介して、ＰＬＬ９０８に電気的に接続される。イベント発生器９１８及びＰＬＬ９０８は、ＣＯＤＥＣ９１０がリスナとして動作しているときに、図６のクロック発生器６１０として一緒に機能してもよい。ＰＬＬ９０８は、イベント発生器９１８から基準クロック信号ＲＣＬＫを受信し、メディアクロック信号ＭＣＬＫをＩ２Ｓコントローラ９３０のメディアクロック分周器９２０（例えば、限定するものではないが、ハードウェア回路で実装される）に提供するように構成される。

動作において、イベント発生器９１８はＰＬＬ９０８を駆動する。より具体的には、マイクロコントローラ９０２は、タイムスタンプ（例えば、限定するものではないが、図５のタイムスタンプ５０８）をイベント発生器９１８に（例えば、限定するものではないが、ＳＰＩマスタインターフェース９０６、ＭＯＳＩ線、及びＳＰＩスレーブインターフェース９１６を介して）提供してもよい。イベント発生器９１８が受信するプレゼンテーションタイムスタンプごとに、イベント発生器９１８はパルスを発生させることができ、その結果、イベント発生器９１８が基準クロック線９４２を介してＰＬＬ９０８に提供する基準クロック信号ＲＣＬＫが得られる。ＰＬＬ９０８は、基準クロック信号ＲＣＬＫを逓倍して、メディアクロック線９４０上にメディアクロック信号ＭＣＬＫ（例えば、限定するものではないが、オーディオビットクロック（Ｎｘ））を発生させることができる。非限定的な例として、基準クロック信号ＲＣＬＫは、実質的に３００ヘルツ（Ｈｚ）と実質的に８キロヘルツ（ｋＨｚ）との間の周波数でパルス化してもよい。また、非限定的な例として、ＰＬＬ９０８は、１６ビットステレオの場合、基準クロック信号ＲＣＬＫを実質的に１．５ＭＨｚのメディアクロック信号ＭＣＬＫに逓倍してもよい。ＰＬＬ９０８は、メディアクロック線９４０を介して、メディアクロック信号ＭＣＬＫをＣＯＤＥＣ９１０及びメディアクロック分周器９２０に提供する。メディアクロック分周器９２０は、メディアクロック信号ＭＣＬＫを受信して分周し、分周されたメディアクロック信号をイネーブルゲート９２４に提供するように構成される。

イネーブルゲート９２４は、シリアルクロック信号ＳＣＫをＳＣＫ線９３６に、フレーム同期信号ＦＳＹをＦＳＹ線９３８に提供するように構成される。マイクロコントローラ９０２及びＣＯＤＥＣ９１０は、ネットワークデバイス９１４のハードウェア回路によって提供されるフレーム同期信号ＦＳＹ（ワード選択信号）及びシリアルクロック信号ＳＣＫを受信するように構成される。イネーブルゲート９２４は、イベント発生器９２６からの同期信号ＳＹＮＣのアサーション（例えば、限定するものではないが、限定するものではないが、パルス）に応答して、シリアルクロック信号ＳＣＫ及びフレーム同期信号ＦＳＹの提供を開始するようにトリガされてもよい。イベント発生器９２６は、プレゼンテーションタイムスタンプに応答して、同期された時間ベース（例えば、限定するものではないが、ウォールタイム）に少なくとも部分的に基づいて、同期信号ＳＹＮＣをアサートするように構成される。イベント発生器９１８と同様に、イベント発生器９２６は、マイクロコントローラ９０２から受信した各プレゼンテーションタイムスタンプに応答して、同期信号ＳＹＮＣ上にパルスを提供してもよい。非限定的な例として、メディアクロック分周器９２０からの分周されたメディアクロック信号は、シリアルクロック信号ＳＣＫとしての使用に好適な周波数（例えば、限定するものではないが、２．５ＭＨｚ）でクロックしてもよく、イネーブルゲート９２４は、分周されたメディアクロック信号をシリアルクロック信号ＳＣＫとしてＳＣＫ線９３６に通過させてもよい。イネーブルゲート９２４は、シリアルクロック信号ＳＣＫを、（ＳＣＫ線９３６及びＩ２Ｓインターフェース９０４を介して）マイクロコントローラ９０２に、また、（ＳＣＫ線９３６及びＩ２Ｓインターフェース９１２を介して）ＣＯＤＥＣ９１０に提供する。イネーブルゲート９２４はまた、シリアルクロック信号ＳＣＫをシリアルクロック分周器９２２に提供し、シリアルクロック分周器９２２は、シリアルクロック信号ＳＣＫを分周して、フレーム同期信号ＦＳＹを発生させる。シリアルクロック分周器９２２は、フレーム同期信号ＦＳＹを、（ＦＳＹ線９３８及びＩ２Ｓインターフェース９０４を介して）マイクロコントローラ９０２に、また、（ＦＳＹ線９３８及びＩ２Ｓインターフェース９１２を介して）ＣＯＤＥＣ９１０に提供する。

様々な例において、オーディオシステム９００は、同期信号ＳＹＮＣのパルスによってトリガされる同期可能な開始時点をＩ２Ｓコントローラ９３０に提供することによって、特定の時間でのストリーミングの開始を可能にする。同期は、イベント発生器（イベント発生器９２６及びイベント発生器９１８）を使用して達成される。

同期信号ＳＹＮＣがタイムスタンプに応答してパルス化するので、ストリーミング（例えば、限定するものではないが、ＳＤ線９３４上のシリアルデータ信号ＳＤを使用するデータの送信）は、専用タイムスタンプで開始する。クロック（基準クロック信号ＲＣＬＫ、メディアクロック信号ＭＣＬＫ）が実行されると、データは、シリアルデータ信号ＳＤ上でストリーミングされてもよい。マイクロコントローラ９０２によるストリーミング（すなわち、シリアルデータ信号ＳＤ上のデータの提供）は、イネーブルゲート９２４によるシリアルクロック信号ＳＣＫ及びフレーム同期信号ＦＳＹの提供を開始するために同期信号ＳＹＮＣがパルス化されるのと同時に開始されてもよい。その結果、マイクロコントローラ９０２からネットワークデバイス９１４へのＳＰＩ通信は、シリアルクロック信号ＳＣＫと、シリアルデータ信号ＳＤによって通信されるストリーミングデータとの同期を可能にする。

シリアルクロック信号ＳＣＫは同期して動作するので、その後の同期は不要である。しかしながら、様々な例において、シリアルクロック信号ＳＣＫは、ストリームが実行されている間に問題を検出することができるように監視されてもよい（例えば、限定するものではないが、それが外部ソースからのものである場合）。

図９Ｂは、様々な例による、ＣＯＤＥＣ９１０がトーカとして動作する、図９Ａのオーディオシステム９００のブロック図である。図９Ａを参照して上述したように、Ｉ２Ｓコントローラ９３０は、マスタＩ２Ｓシステムとしてのコントローラ（例えば、限定するものではないが、図３のマスタＩ２Ｓシステム３００としてのコントローラ）内のＩ２Ｓコントローラ（例えば、限定するものではないが、図３７５のコントローラ３０６）として動作してもよい。しかしながら、図９Ｂに示されるオーディオシステム９００において、マイクロコントローラ９０２は、Ｉ２Ｓ受信機（例えば、限定するものではないが、図３の受信機３０４）として動作してもよく、ＣＯＤＥＣ９１０は、Ｉ２Ｓ送信機（例えば、限定するものではないが、図３の送信機３０２）として動作してもよい。したがって、ＣＯＤＥＣ９１０は、シリアルデータ信号ＳＤ（例えば、限定するものではないが、図５の１７２２ストリーム５１２のデータ５１０及びタイムスタンプ５０８を含む）をＳＤ線９３４上でマイクロコントローラ９０２に送信してもよい。

前に説明したように、トーカ使用事例では、キャプチャされたタイムスタンプ（例えば、限定するものではないが、図６のタイムスタンプ５０８）をオーディオサンプルの入力ストリーム（例えば、限定するものではないが、図５のデータ５１０）に同期させることは困難であり得る。様々な例では、Ｉ２Ｓコントローラ９３０は、キャプチャされたタイムスタンプのオーディオサンプルの入力ストリームへの同期を可能にする。ネットワークデバイス９１４は、メディアクロックＭＣＬＫを復元し、Ｉ２Ｓコントローラ９３０は、図９Ａを参照して説明したように、シリアルクロック信号ＳＣＫ及びフレーム同期信号ＦＳＹを提供する。Ｉ２Ｓコントローラ９３０（具体的には、シリアルクロック分周器９２２）は、フレーム同期信号ＦＳＹをタイムスタンプ分周器９３２に提供し、タイムスタンプ分周器９３２を使用してフレーム同期信号ＦＳＹを分周する。タイムスタンプ分周器９３２は、フレーム同期信号ＦＳＹを、タイムスタンプがシリアルデータ信号ＳＤによって提供されるレートに分周してもよい。タイムスタンパ９２８は、（例えば、限定するものではないが、マスタインスレーブアウト線９５０上のマスタインスレーブアウト信号ＭＩＳＯを使用して）分周されたフレーム同期信号をマイクロコントローラ９０２に提供してもよい。

図１０は、様々な例による、ＣＯＤＥＣ１００８（例えば、限定するものではないが、オーディオデバイス）がトーカ及びマスタノードとして動作する、別のオーディオシステム１０００のブロック図である。オーディオシステム１０００は、マイクロコントローラ１００２と、ＣＯＤＥＣ１００８と、ネットワークデバイス１０１２と、を含む。マイクロコントローラ１００２は、図９Ａ及び図９Ｂのマイクロコントローラ９０２と同様である。例えば、マイクロコントローラ１００２は、図９Ａ及び図９Ｂを参照して上述したＩ２Ｓインターフェース９０４及びＳＰＩマスタインターフェース９０６と同様の、Ｉ２Ｓインターフェース１００４及びＳＰＩマスタインターフェース１００６を含む。ＣＯＤＥＣ１００８は、図９ＢのＣＯＤＥＣ９１０と同様であり、ＣＯＤＥＣ１００８がトーカとして動作しているように示されているので、ＣＯＤＥＣ１００８がシリアルデータ信号ＳＤをマイクロコントローラ１００２に提供することを受け入れる。ＣＯＤＥＣ１００８はまた、図１のマスタＩ２Ｓシステム１００としての送信機の送信機１０２と同様に、Ｉ２Ｓマスタノードとして動作している。結果として、ＣＯＤＥＣ１００８は、マスタシリアルクロック信号ＭＳＣＫ及びマスタフレーム選択信号ＭＦＳＹをネットワークデバイス１０１２（例えば、限定するものではないが、スタンドアロンコントローラ）に提供する。ＣＯＤＥＣ１００８は、図９Ａ及び図９ＢのＩ２Ｓインターフェース９１２と同様のＩ２Ｓインターフェース１０１０を含む。マイクロコントローラ１００２は、図１の受信機１０４と同様の受信機として動作するように示されている。

図１０のネットワークデバイス１０１２は、図９Ａ及び図９Ｂのネットワークデバイス９１４と同様に、（ソフトウェアとは対照的に）ハードウェアで実装される。ネットワークデバイス１０１２は、マイクロコントローラ１００２のＳＰＩマスタインターフェース１００６に電気的に接続された、図９Ａ及び図９ＢのＳＰＩスレーブインターフェース９１６と同様のＳＰＩスレーブインターフェース１０１４を含む。ネットワークデバイス１０１２は、タイムスタンプ分周器１０２４及びタイムスタンプ発生器１０２０を含み、これらは、図９Ａ及び図９Ｂのタイムスタンパ９２８及びタイムスタンプ分周器９３２と同様である。しかしながら、ネットワークデバイス１０１２は、図９Ａ及び図９Ｂのネットワークデバイス９１４とは異なる。例えば、ネットワークデバイス１０１２がＩ２Ｓマスタノードとして動作していない（ＣＯＤＥＣ１００８がＩ２Ｓマスタノードとして動作している）ので、ネットワークデバイス１０１２は、基準クロック（図９Ａ及び図９Ｂの基準クロックＲＣＬＫを参照）を復元するための回路（例えば、限定するものではないが、図９Ａ及び図９Ｂのイベント発生器９１８及びＰＬＬ９０８）を含まない。また、ネットワークデバイス１０１２は、Ｉ２Ｓコントローラ１０２２を含むが、Ｉ２Ｓコントローラ１０２２は、図９Ａ及び図９ＢのＩ２Ｓコントローラ９３０とは異なる。

ネットワークデバイス１０１２は、イネーブルゲートＥＮ（イネーブルゲート１０１８）と、ＡＮＤゲート「＆」（ＡＮＤゲート１０２６）と、を含むＩ２Ｓコントローラ１０２２を含む。イネーブルゲート１０１８は、ＣＯＤＥＣ１００８から（例えば、限定するものではないが、Ｉ２Ｓインターフェース１０１０を介して）マスタシリアルクロック信号ＭＳＣＫ及びマスタフレーム同期信号ＭＦＳＹを受信するように構成される。イネーブルゲート１０１８はまた、トリガに応答して、シリアルクロック信号ＳＣＫ及びフレーム同期信号ＦＳＹをマイクロコントローラ１００２に（例えば、限定するものではないが、それぞれシリアルクロック線１０３０及びフレーム同期線１０３２、並びにＩ２Ｓインターフェース１００４を介して）提供し始めるように構成される。ネットワークデバイス１０１２はまた、イベント発生器１０１６（「ＥＧ」）と、タイムスタンプ発生器１０２０（timestamp generator、「ＴＳ」）と、タイムスタンプ分周器１０２４（timestamp divider、「ＤＩＶ」）と、を含む。

ＣＯＤＥＣ１００８は、シリアルデータ線１０２８を介して、シリアルデータ信号ＳＤ（例えば、限定するものではないが、データ及びタイムスタンプを含む）をマイクロコントローラ１００２に提供するように構成される。ＣＯＤＥＣ９１０はまた、マスタシリアルクロック信号ＭＳＣＫ（例えば、限定するものではないが、マスタシリアルクロック線１０３６を介して）及びマスタフレーム同期信号ＭＦＳＹ（例えば、限定するものではないが、本明細書では「マスタワード選択線」とも称され得るマスタフレーム同期線１０３４を介して）をＩ２Ｓコントローラ１０２２のイネーブルゲート１０１８に提供するように構成される。イネーブルゲート１０１８は、直ちに、又はＡＮＤゲート１０２６の出力信号に応答してトリガされてもよい。具体的には、イベント発生器１０１６は、マイクロコントローラ１００２によってネットワークデバイス１０１２に提供されるタイムスタンプに応答して、同期信号ＳＹＮＣをアサートするように構成される。マイクロコントローラ１００２は、シリアルデータ線１０２８及びＩ２Ｓインターフェース１００４を通じてシリアルデータ信号ＳＤを介してＣＯＤＥＣ１００８からデータ及びタイムスタンプを受信し、ＳＰＩマスタインターフェース１００６、ＭＯＳＩ信号、及びＳＰＩスレーブインターフェース１０１４を介してイベント発生器１０１６にタイムスタンプを提供してもよい。

ＡＮＤゲート１０２６は、同期信号ＳＹＮＣ及びマスタフレーム同期信号ＭＦＳＹを受信するように構成される。ＡＮＤゲート１０２６は、ＣＯＤＥＣ１００８から受信した同期信号ＳＹＮＣのアサーション及びマスタフレーム同期信号ＭＦＳＹのアサーションに応答して、シリアルクロック信号ＳＣＫをシリアルクロック線１０３０に提供するために、イネーブルゲート１０１８をトリガするように構成される。したがって、イネーブルゲート１０１８は、イベント発生器１０１６からの同期信号ＳＹＮＣ及びマスタフレーム同期信号ＭＦＳＹ（マスタワード選択信号）のアサーションに応答して、シリアルクロック信号ＳＣＫ及びフレーム同期信号ＦＳＹの提供を開始するように構成される。

同期信号ＳＹＮＣ及びマスタフレーム同期信号ＭＦＳＹの両方がアサートされると、ＡＮＤゲート１０２６がその出力をアサートしてイネーブルゲート１０１８をトリガするので、イネーブルゲート１０１８によって提供されるフレーム同期信号ＦＳＹ及びシリアルクロック信号ＳＣＫは、ＣＯＤＥＣ１００８によって提供されるマスタフレーム同期信号ＭＦＳＹ及びマスタシリアルクロック信号ＭＳＣＫに同期される。マイクロコントローラ１００２が、シリアルデータ信号ＳＤを介してＣＯＤＥＣ１００８からタイムスタンプを受信し、タイムスタンプをイベント発生器１０１６に提供し（例えば、限定するものではないが、ＳＰＩマスタインターフェース１００６からＳＰＩスレーブインターフェース１０１４へのＭＯＳＩ信号を介して）、同期信号ＳＹＮＣをトリガすると、イネーブルゲート１０１８は、次のマスタフレーム同期信号ＭＦＳＹエッジ（例えば、限定するものではないが、立下りエッジ）で、シリアルクロック信号ＳＣＫ及びフレーム同期信号ＦＳＹをマイクロコントローラ１００２に提供し始める。

オーディオシステム１０００は、ＣＯＤＥＣ１００８がＩ２Ｓマスタモードとして動作する問題を、ＣＯＤＥＣ１００８によって提供されるマスタフレーム同期信号ＭＦＳＹに整列されたクロック（例えば、限定するものではないが、シリアルクロック線１０３０上のシリアルクロック信号ＳＣＫ及び、フレーム同期線１０３２上のフレーム同期信号ＦＳＹ）が、ＦＳＹタイムスタンプをその関連するオーディオサンプルに一致させることができるようにすることによって解決し得る。ＡＮＤゲート１０２６は、マイクロコントローラ１００２が少なくとも第１のタイムスタンプを受信したことを（限定するものではないが、同期信号のアサーションを介して）イネーブルゲート１０１８が確認した後、ＣＯＤＥＣ１００８によって提供されるマスタフレーム同期信号ＭＦＳＹの第１のエッジ（例えば、限定するものではないが、立下りエッジ）まで、シリアルクロック信号ＳＣＫ及びフレーム同期信号ＦＳＹのマイクロコントローラ１００２への提供をイネーブルゲート１０１８が開始しないことを確実にする。

ゲートレイテンシは、シリアルデータ信号ＳＤが遅延されるべきでない場合、タイミングクリティカルであり得る。イネーブルゲート１０１８は、シリアルクロック信号ＳＣＫ及びフレーム同期信号ＦＳＹを、それぞれシリアルクロック線１０３０及びフレーム同期線１０３２を介して、マイクロコントローラ１００２に提供するように構成される。イネーブルゲート１０１８はまた、フレーム同期信号ＦＳＹをタイムスタンプ分周器１０２４に提供するように構成され、タイムスタンプ発生器１０２０は、シリアルデータ信号ＳＤで通信されるオーディオデータに対応するタイムスタンプを発生させるように構成される。ネットワークデバイス１０１２は、ＭＩＳＯ線を介してマイクロコントローラ１００２にタイムスタンプを提供するように構成される。

図１０のオーディオシステム１０００のように、Ｉ２Ｓコントローラ（例えば、限定されないが、図１０のＩ２Ｓコントローラ１０２２）がマスタノードにない様々な例において、Ｉ２Ｓコントローラは外部クロックを受信する。非限定的な例として、図１０のＩ２Ｓコントローラ１０２２は、ＣＯＤＥＣ１００８からマスタシリアルクロック信号ＭＳＣＫを受信する。Ｉ２Ｓコントローラは、フレーム同期信号ＦＳＹのいくつかのタイムスタンプ機能を提供し、タイムスタンプが任意の着信オーディオサンプルデータと同期して記憶され得るように、（例えば、限定するものではないが、直接メモリアクセス、又は「ＤＭＡ」を介して）タイムスタンプを転送してもよい。オーディオサンプルデータは、更なる処理を必要とするタイムスタンプの数を低減するために、各ブロックが単一のタイムスタンプに対応するサンプルのブロックに分周されてもよい。

図１１は、様々な例による、マイクロコントローラ１１１４に実装されてもよいネットワークデバイス１１０２を含むオーディオシステムセグメント１１００のブロック図である。ネットワークデバイス１１０２は、図９Ａ及び図９Ｂのネットワークデバイス９１４並びに図１０のネットワークデバイス１０１２が実行するように構成される動作のうちのいくつかを実行するように構成され得る。また、ネットワークデバイス１１０２は、ネットワークデバイス９１４及びネットワークデバイス１０１２と同様のソフトウェア又はファームウェアとは対照的に、ハードウェアで実装される。しかしながら、オーディオシステムセグメント１１００は、それぞれのマイクロコントローラ（それぞれ、図９Ａのマイクロコントローラ９０２及び図１０のマイクロコントローラ１００２）とは別個のスタンドアロンコントローラとして実装されるネットワークデバイス９１４及びネットワークデバイス１０１２とは対照的に、マイクロコントローラ１１１４の処理コア（図示せず）の周辺機器としてマイクロコントローラ１１１４に実装される。

ネットワークデバイス１１０２は、メディアクロック発生器１１０４（media clock generator、「ＭＣＧ」）と、イベント発生器１１０６（「ＥＧ」）と、タイムスタンプ発生器１１０８（「ＴＳ」）と、タイムスタンプ分周器１１１０（「ＤＩＶ」）と、Ｉ２Ｓ周辺機器１１１２と、を含む。Ｉ２Ｓ周辺機器１１１２は、シリアルデータ線１１１６、シリアルクロック線１１１８、及びフレーム同期線１１２０に電気的に接続されている。Ｉ２Ｓ周辺機器１１１２は、シリアルクロック信号ＳＣＫを（例えば、限定するものではないが、コーデックに）提供するように構成される。Ｉ２Ｓ周辺機器は、シリアルデータ信号ＳＤ及びフレーム同期信号ＦＳＹを（例えば、限定するものではないが、コーデックに／から）提供又は受信してもよい。Ｉ２Ｓ周辺機器１１１２は、メディアクロック発生器１１０４によって発生したメディアクロック信号ＭＣＬＫを受信してもよい。

オーディオシステムセグメント１１００がトーカとして動作している状態で、Ｉ２Ｓ周辺機器は、コーデックからＳＤ信号を受信し、ＦＳＹ｀信号をタイムスタンプ分周器１１１０に提供してもよい。タイムスタンプ発生器１１０８は、シリアルデータ信号ＳＤのデータに対応するタイムスタンプを発生させることができる。Ｉ２Ｓ周辺機器１１１２は、メディアクロックＭＣＬＫに基づいてタイムスタンプを同期させてもよい。

ネットワークデバイス１１０２がリスナとして動作している状態で、Ｉ２Ｓ周辺機器１１１２は、イベント発生器１１０６によって発生した同期信号ＳＹＮＣを受信してもよい。それに応答して、Ｉ２Ｓ周辺機器１１１２は、シリアルデータ信号ＳＤ、シリアルクロック信号ＳＣＫ、及びフレーム同期信号ＦＳＹをコーデックに提供してもよい。

様々な例では、上記でオーディオシステムセグメント１１００について説明した１つ以上の構成要素は、マイクロコントローラと同じダイ上のハードウェアで（すなわち、マイクロコントローラの処理コアとは別個に）実装されてもよい。ＩＥＥＥ １５８８ウォールクロック及びＰＬＬはまた、同じダイ上に実装されてもよい。

Ｉ２Ｓは、内部クロックソースとしてメディアクロック発生器１１０４から直接クロックされてもよい。図９Ａ、図９Ｂ、及び図１０のＩ２Ｓコントローラの機能は、オーディオシステムセグメント１１００のＩ２Ｓ周辺機器１１１２に統合されてもよい。例えば、メディアクロック発生器１１０４は、メディアクロック信号ＭＣＫをＩ２Ｓ周辺機器１１１２に直接提供してもよく、タイムスタンプ発生器１１０８は、Ｉ２Ｓ周辺機器１１１２のＦＳＹ｀出力に接続可能であってもよい。

様々な他の例では、同期論理は、マイクロコントローラのＩ２Ｓ周辺機器に直接統合されてもよい。次いで、マスタモード（マイクロコントローラがクロックソースである）におけるそのようなＩ２Ｓ周辺機器（例えば、限定するものではないが、Ｉ２Ｓ送信機、Ｉ２Ｓ受信機、Ｉ２Ｓコントローラ）は、構成可能な専用の時点で同期ストリームを開始してもよい。これは、ソフトウェアワークアラウンドによって処理されてもよく、いくらかの追加の不確実性をもたらし、ソフトウェアの複雑さを増大させる。

図１２は、様々な例による、図１１のオーディオシステムセグメント１１００の状態フロー図である。Ｉ２Ｓ周辺機器１１１２（図１１）は、同期状態機械によって拡張される。初期状態ＩＮＩＴ１２０４において、Ｉ２Ｓ周辺機器１１１２（ＤＭＡ及びイベント発生器１１０６を含む）は、同期状態ＳＹＮＣ１２０６に切り替わるように構成される。同期状態において、ＳＹＮＣ１２０６出力はアクティブであるが、シリアルクロック信号ＳＣＫは、イベント発生器１１０６が送信状態ＴＲＸ１２０２への切り替えをトリガするまで動作しない。送信状態ＴＲＸ１２０２では、シリアルクロック信号ＳＣＫ、フレーム同期信号ＦＳＹ及びデータ送信が実行されている。同期された（ゲートされた）フレーム同期信号ＦＳＹ出力は、外部クロックソース（例えば、限定するものではないが、フレーム同期信号ＦＳＹ）入力の場合に生じる。

実施例の非網羅的で非限定的なリストは、以下のとおりである。以下に列挙する実施例のそれぞれは、以下に列挙する実施例及び上記の実施例のうちの他の全てと組み合わせ可能であると明示的に個々に示されるわけではない。しかし、これらの実施例は、実施例が組み合わせ可能ではないことが当業者には明らかである場合を除き、全ての他の実施例と組み合わせ可能であることが意図される。

実施例１：オーディオシステムであって、デジタルオーディオインターフェースのワード選択線と、デジタルオーディオインターフェースのシリアルクロック線と、ハードウェア回路と、備え、ハードウェア回路は、ワード選択信号であって、デジタルオーディオインターフェースのシリアルデータ線に提供されるシリアルデータ信号のチャネルを示すように構成されている、ワード選択信号をワード選択線に提供し、シリアルクロック線にシリアルクロック信号を提供し、かつシリアルクロック信号を、ネットワークインターフェースを介して通信されるオーディオストリームのクロック基準ストリームに同期させるように構成されている、オーディオシステム。

実施例２：ハードウェア回路は、同期信号のアサーションに応答してシリアルクロック信号の提供を開始するように構成されたイネーブルゲートを含む、実施例１に記載のオーディオシステム。

実施例３：ハードウェア回路は、プレゼンテーションタイムスタンプに応答して同期信号をアサートするように構成されたイベント発生器を含む、実施例２に記載のオーディオシステム。

実施例４：ハードウェア回路は、同期されたタイムベースに少なくとも部分的に基づいて、シリアルクロック信号を同期させるように構成されており、同期されたタイムベースはウォールクロック時間を含む、実施例１～３のいずれか１つに記載のオーディオシステム。

実施例５：ハードウェア回路は、シリアルクロック線及びワード選択線に電気的に接続されたシリアルクロック分周器を含み、シリアルクロック分周器は、シリアルクロック線に提供されたシリアルクロック信号を分周して、ワード選択線にワード選択信号を提供するように構成されている、実施例１～４のいずれか１つに記載のオーディオシステム。

実施例６：ハードウェア回路は、タイムスタンプがシリアルデータ信号によって提供されるレートにワード選択信号を分周するように構成されたタイムスタンプ分周器を含む、実施例１～５のいずれか１つに記載のオーディオシステム。

実施例７：ハードウェア回路を含むスタンドアロンコントローラを備える、実施例１～６のいずれか１つに記載のオーディオシステム。

実施例８：オーディオデバイスと、デジタルオーディオインターフェースのシリアルデータ線を介してオーディオデバイスに電気的に接続されたマイクロコントローラであって、マイクロコントローラ及びオーディオデバイスは、ハードウェア回路によって提供される、ワード選択信号及びシリアルクロック信号を受信するように構成されている、マイクロコントローラと、を備える、実施例７に記載のオーディオシステム。

実施例９：スタンドアロンコントローラは、マイクロコントローラの周辺機器として、周辺機器インターフェースを介してマイクロコントローラと通信するように構成されている、実施例８に記載のオーディオシステム。

実施例１０：基準クロック信号を受信し、かつハードウェア回路のメディアクロック分周器にメディアクロック信号を提供するように構成された位相ロックループ、を更に備える、実施例８又は９に記載のオーディオシステム。

実施例１１：オーディオデバイスは、マスタトーカノードとして動作するように構成され、スタンドアロンコントローラは、オーディオデバイスからマスタシリアルクロック信号及びマスタワード選択信号を受信するように構成され、ハードウェア回路は、イベント発生器からの同期信号及びマスタワード選択信号のアサーションに応答して、シリアルクロック信号の提供を開始するように構成されたイネーブルゲートを含む、実施例８又は９に記載のオーディオシステム。

実施例１２：マイクロコントローラであって、マイクロコントローラの処理コアの周辺機器として実装されるハードウェア回路を含むマイクロコントローラを備える、実施例１～６のいずれか１つに記載のオーディオシステム。

実施例１３：通信のタイミングを制御するための回路であって、シリアルクロック線と、シリアルクロック線に電気的に接続されたイネーブルゲートであって、同期信号のアサーションに少なくとも部分的に基づいて、シリアルクロック線へのシリアルクロック信号の提供を開始するように構成されている、イネーブルゲートと、シリアルデータ信号からのプレゼンテーションタイムスタンプに応答して、同期信号をアサートするように構成されたイベント発生器であって、プレゼンテーションタイムスタンプは、同期されたタイムベースに相関付けられ、イネーブルゲート及びイベント発生器は、ハードウェア回路を使用して実装されている、イベント発生器と、を備える、回路。

実施例１４：ハードウェア回路は、マイクロコントローラの処理コアの周辺機器としてマイクロコントローラ内に実装されている、実施例１３に記載の回路。

実施例１５：ハードウェア回路は、マイクロコントローラとは別個のスタンドアロンコントローラ内に実装されている、実施例１３に記載の回路。

実施例１６：スタンドアロンコントローラをマイクロコントローラに電気的に接続するように構成された通信インターフェースを備え、イベント発生器は、通信インターフェースを通じてマイクロコントローラからプレゼンテーションタイムスタンプを受信するように構成されている、実施例１５に記載の回路。

実施例１７：ワード選択信号を伝送するように構成されたワード選択線と、ワード選択線に電気的に接続されたタイムスタンプ分周器であって、タイムスタンプがシリアルデータ信号によって提供されるレートにワード選択信号を分周するように構成されている、タイムスタンプ分周器と、を備える、実施例１３～１６のいずれか１つに記載の回路。

実施例１８：マスタノードからイネーブルゲートにマスタワード選択信号を配信するように構成されたマスタワード選択線と、同期信号及びマスタイネーブルゲートを受信するように構成されたＡＮＤゲートであって、同期信号のアサーション及びワード選択信号のアサーションに応答して、シリアルクロック線にシリアルクロック信号を提供するためにイネーブルゲートをトリガするように構成されている、ＡＮＤゲートと、を備える、実施例１３～１７のいずれか１つに記載の回路。

実施例１９：イネーブルゲートは、同期信号のアサーションに応答して、シリアルクロック信号をシリアルクロック線に提供するように構成されている、実施例１３～１８のいずれか１つに記載の回路。

実施例２０：ハードウェア回路は、スタンドアロンコントローラ及びマスタノードとして、シリアルクロック信号及びワード選択信号を提供するように構成されている、実施例１３、１５～１７、及び１９のいずれか１つに記載の回路。

実施例２１：オーディオシステムであって、デジタルオーディオインターフェースのワード選択線と、デジタルオーディオインターフェースのシリアルクロック線と、ハードウェア回路と、を備え、ハードウェア回路は、ワード選択信号であって、デジタルオーディオインターフェースのシリアルデータ線に提供されるシリアルデータ信号のチャネルを示すように構成されている、ワード選択信号をワード選択線に提供し、シリアルクロック信号をシリアルクロック線に提供し、かつ同期されたタイムベースに少なくとも部分的に基づいて、シリアルクロック信号を、ネットワークインターフェースを介して通信されるオーディオストリームのクロック基準ストリームに同期させるように構成されている、オーディオシステム。

実施例２２：ハードウェア回路を含むスタンドアロンコントローラを更に備える、実施例２１に記載のオーディオシステム。

実施例２３：オーディオデバイスと、デジタルオーディオインターフェースのシリアルデータ線を介してオーディオデバイスに電気的に接続されたマイクロコントローラであって、マイクロコントローラは、ハードウェア回路によって提供される、ワード選択信号及びシリアルクロック信号を受信するように構成されている、マイクロコントローラと、を更に備える、実施例２２に記載のオーディオシステム。

実施例２４：マイクロコントローラは、ネットワークインターフェースを介して受信したオーディオストリームに応答してシリアルデータ信号を発生させるように構成され、マイクロコントローラは、シリアルデータ線を介してシリアルデータ信号をオーディオデバイスに提供するように構成され、ハードウェア回路は、オーディオストリームがオーディオデバイスによって提示される開始点を同期させるように構成されている、実施例２３に記載のオーディオシステム。

実施例２５：オーディオデバイスは、シリアルデータ線を介してシリアルデータ信号をマイクロコントローラに提供するように構成されており、マイクロコントローラは、クロック基準ストリーム及びオーディオストリームをネットワークインターフェースに提供するように構成されている、実施例２３に記載のオーディオシステム。

実施例２６：スタンドアロンコントローラは、マイクロコントローラの周辺機器として、周辺機器インターフェースを介してマイクロコントローラと通信するように構成されている、実施例２３～２５のいずれか１つに記載のオーディオシステム。

実施例２７：スタンドアロンコントローラは、シリアルクロックをイネーブルするように構成されたイネーブルゲートを含む、実施例２３～２６のいずれか１つに記載のオーディオシステム。

実施例２８：イネーブルゲートはイベント発生器によってトリガされるように構成されている、実施例２７に記載のオーディオシステム。

実施例２９：基準クロックを受信し、ハードウェア回路のクロック分周器にメディアクロックを提供するように構成された位相ロックループを更に備える、実施例２３～２８のいずれか１つに記載のオーディオシステム。

実施例３０：オーディオデバイスはまた、ハードウェア回路によって提供されるシリアルクロック信号及びワード選択信号を受信するように構成されている、実施例２３～２９のいずれか１つに記載のオーディオシステム。

実施例３１：オーディオデバイスは、シリアルクロック信号及びワード選択信号をハードウェア回路に提供するように構成されており、ハードウェア回路は、オーディオデバイスから受信したシリアルクロック信号及びワード選択信号をシリアルクロック線及びワード選択線にそれぞれ中継することによって、シリアルクロック信号及びワード選択信号をマイクロコントローラに提供するように構成されている、実施例２３に記載のオーディオシステム。

実施例３２：周辺コントローラとしてハードウェア回路を含むマイクロコントローラを更に備える、実施例２１に記載のオーディオシステム。

実施例３３：ワード選択線及びシリアルクロック線を介してハードウェア回路に電気的に接続されたオーディオデバイスを更に備える、実施例３２に記載のオーディオシステム。

実施例３４：マイクロコントローラは、メディアクロック発生器と、位相ロックループを含むイベント発生器と、タイムスタンプ発生器と、を含む、実施例３２又は３３に記載のオーディオシステム。

実施例３５：同期クロックベースはウォールクロック時間を含む、実施例２１～３４のいずれか１つに記載のオーディオシステム。

実施例３６：クロック基準ストリーム及びオーディオストリームは、国際電気電子協会（ＩＥＥＥ）１７２２ストリームを含む、実施例２１～３５のいずれか１つに記載のオーディオシステム。

実施例３７：ネットワークインターフェースは有線ネットワークインターフェースを含む、実施例２１～３６のいずれか１つに記載のオーディオシステム。

実施例３８：有線ネットワークインターフェースはイーサネットインターフェースを含む、実施例３７に記載のオーディオシステム。

実施例３９：オーディオシステムは自動車オーディオシステムを含む、実施例２１～３８のいずれか１つに記載のオーディオシステム。

実施例４０：オーディオシステムはサラウンドサウンドシステムを含む、実施例２１～３９のいずれか１つに記載のオーディオシステム。

結論
本開示で使用するとき、用語「モジュール」又は「構成要素」は、コンピューティングシステムの汎用ハードウェア（例えば、限定するものではないが、コンピュータ可読媒体、処理デバイス）に記憶されるか、又はその汎用ハードウェアによって実行され得るモジュール若しくは構成要素又はソフトウェアオブジェクト若しくはソフトウェアルーチンのアクションを実行するように構成された特定のハードウェア実装を指し得る。いくつかの実施例では、本開示に記載される異なる構成要素、モジュール、エンジン、及びサービスは、（例えば、限定するものではないが、別個のスレッドとして）コンピューティングシステムで実行するオブジェクト又はプロセスとして実装され得る。本開示に記載されるシステム及び方法のいくつかは、一般に、ソフトウェア（汎用ハードウェアに記憶されるか、又は実行される）に実装されるものとして記載されているが、特定のハードウェア実装、又はソフトウェアと特定のハードウェア実装との組み合わせも可能であり、企図される。

本開示で使用される場合、複数の要素を参照する「組み合わせ」という用語は、全ての要素の組み合わせ、又はいくつかの要素の様々な異なる部分的組み合わせのうちのいずれかを含み得る。例えば、「Ａ、Ｂ、Ｃ、Ｄ、若しくはそれらの組み合わせ」という句は、Ａ、Ｂ、Ｃ、若しくはＤ；Ａ、Ｂ、Ｃ、及びＤの各々の組み合わせ；並びにＡ、Ｂ、及びＣなどのＡ、Ｂ、Ｃ、若しくはＤの任意の部分的組み合わせ；Ａ、Ｂ、及びＤ；Ａ、Ｃ、及びＤ；Ｂ、Ｃ、及びＤ；Ａ及びＢ；Ａ及びＣ；Ａ及びＤ；Ｂ及びＣ；Ｂ及びＤ；又はＣ及びＤのうちのいずれか１つを指し得る。

本開示で使用される用語、及び特に添付の特許請求の範囲（例えば、限定するものではないが、添付の特許請求の範囲の本文）において使用される用語は、概して、「オープン」用語として意図される（例えば、「含んでいる（including）」という用語は、「含んでいるが、これに限定されない」と解釈されるべきであり、「有している（having）」という用語は、「少なくとも有している」と解釈されるべきであり、「含む（includes）」という用語は、限定するものではないが、「含むが、これに限定されない」と解釈されるべきである）。

加えて、特定の数の導入された特許請求項列挙が意図される場合、そのような意図は特許請求項に明示的に列挙されることになり、そのような列挙がない場合には、そのような意図は存在しない。例えば、理解を助けるために、以下の添付の特許請求の範囲は、特許請求項の列挙を導入するための導入句「少なくとも１つ」及び「１つ以上」の使用を含むことがある。しかしながら、そのような句の使用は、同じ特許請求の範囲が「１つ以上の」又は「少なくとも１つの」という導入句、及び「１つの（a）」又は「１つ（an）」などの不定冠詞を含む場合であっても、「１つの（a）」又は「１つの（an）」という不定冠詞による特許請求の範囲の記載の導入が、そのような導入された特許請求の範囲の記載を含む任意の特定の特許請求の範囲を、１つのみのそのような記載を含む実施例に限定するものと解釈されるべきではない（例えば、「１つの（a）」及び／又は「１つの（an）」は、「少なくとも１つ」又は「１つ以上」を意味すると解釈されるべきである）。特許請求項列挙を導入するために使用される明確な冠詞の使用についても同じことが当てはまる。

加えて、導入された特許請求の範囲に記載の特定の数が明示的に記載されている場合であっても、当業者は、かかる記載が少なくとも記載された数を意味すると解釈されるべきであることを、認識するであろう（例えば、他の修飾語なしでの「２つの〇〇」の明白な記載は、限定するものではないが、少なくとも２つの〇〇又は２つ以上の〇〇を意味する）。更に、「限定するものではないが、Ａ、Ｂ、及びＣのうちの少なくとも１つ」又は「限定するものではないが、Ａ、Ｂ、及びＣのうちの１つ以上」に類似した慣例が使用される場合、概して、そのような構造は、限定するものではないが、Ａのみ、Ｂのみ、Ｃのみ、Ａ及びＢを一緒に、Ａ及びＣを一緒に、Ｂ及びＣを一緒に、又はＡ、Ｂ、及びＣを一緒に含むことを意図する。

更に、２つ以上の代替用語を提示する任意の離接語又は語句は、明細書、特許請求の範囲、又は図面にかかわらず、用語のうちの１つ、用語のいずれか又は両方の用語を含む可能性を企図するものと理解されるべきである。例えば、語句「Ａ又はＢ」は、「Ａ」又は「Ｂ」又は「Ａ及びＢ」の可能性を含むと理解されるべきである。

本開示は、ある特定の例示される実施例に関して本明細書に記載されているが、当業者は、本発明がそのように限定されないことを認識し、理解するであろう。むしろ、以下にそれらの法的等価物と共に特許請求されるような本発明の範囲から逸脱することなく、例示され、説明される実施例に対して数多くの追加、削除、及び修正を行うことができる。加えて、一実施例の特徴は、本発明者によって想到されるように、別の開示した実施例の特徴と組み合わせることができるが、それでも、本開示の範囲内に包含される。

Claims (20)

1. オーディオシステムであって、
   デジタルオーディオインターフェースのワード選択線と、
   前記デジタルオーディオインターフェースのシリアルクロック線と、
   ハードウェア回路と、を備え、前記ハードウェア回路は、
   ワード選択信号であって、前記デジタルオーディオインターフェースのシリアルデータ線に提供されるシリアルデータ信号のチャネルを示すように構成されている、ワード選択信号を前記ワード選択線に提供し、
   前記シリアルクロック線にシリアルクロック信号を提供し、かつ
   前記シリアルクロック信号を、ネットワークインターフェースを介して通信されるオーディオストリームのクロック基準ストリームに同期させるように構成されている、オーディオシステム。
2. 前記ハードウェア回路は、同期信号のアサーションに応答して前記シリアルクロック信号の提供を開始するように構成されたイネーブルゲートを含む、請求項１に記載のオーディオシステム。
3. 前記ハードウェア回路は、プレゼンテーションタイムスタンプに応答して前記同期信号をアサートするように構成されたイベント発生器を含む、請求項２に記載のオーディオシステム。
4. ハードウェア回路は、同期されたタイムベースに少なくとも部分的に基づいて、前記シリアルクロック信号を同期させるように構成されており、前記同期されたタイムベースはウォールクロック時間を含む、請求項１に記載のオーディオシステム。
5. 前記ハードウェア回路は、前記シリアルクロック線及び前記ワード選択線に電気的に接続されたシリアルクロック分周器を含み、前記シリアルクロック分周器は、前記シリアルクロック線に提供された前記シリアルクロック信号を分周して、前記ワード選択線に前記ワード選択信号を提供するように構成されている、請求項１に記載のオーディオシステム。
6. 前記ハードウェア回路は、タイムスタンプが前記シリアルデータ信号によって提供されるレートに前記ワード選択信号を分周するように構成されたタイムスタンプ分周器を含む、請求項１に記載のオーディオシステム。
7. 前記ハードウェア回路を含むスタンドアロンコントローラを備える、請求項１に記載のオーディオシステム。
8. オーディオデバイスと、
   前記デジタルオーディオインターフェースの前記シリアルデータ線を介して前記オーディオデバイスに電気的に接続されたマイクロコントローラであって、前記マイクロコントローラ及び前記オーディオデバイスは、前記ハードウェア回路によって提供される、前記ワード選択信号及び前記シリアルクロック信号を受信するように構成されている、マイクロコントローラと、を備える、請求項７に記載のオーディオシステム。
9. 前記スタンドアロンコントローラは、前記マイクロコントローラの周辺機器として、周辺機器インターフェースを介して前記マイクロコントローラと通信するように構成されている、請求項８に記載のオーディオシステム。
10. 基準クロック信号を受信し、かつ前記ハードウェア回路のメディアクロック分周器にメディアクロック信号を提供するように構成された位相ロックループ、を更に備える、請求項８に記載のオーディオシステム。
11. 前記オーディオデバイスは、マスタトーカノードとして動作するように構成されており、
    前記スタンドアロンコントローラは、前記オーディオデバイスから、マスタシリアルクロック信号及びマスタワード選択信号を受信するように構成されており、
    前記ハードウェア回路は、イベント発生器からの同期信号及び前記マスタワード選択信号のアサーションに応答して、前記シリアルクロック信号の提供を開始するように構成されたイネーブルゲートを含む、請求項８に記載のオーディオシステム。
12. マイクロコントローラであって、前記マイクロコントローラの処理コアの周辺機器として実装された前記ハードウェア回路を含む、マイクロコントローラを備える、請求項１に記載のオーディオシステム。
13. 通信のタイミングを制御するための回路であって、前記回路は、
    シリアルクロック線と、
    前記シリアルクロック線に電気的に接続されたイネーブルゲートであって、同期信号のアサーションに少なくとも部分的に基づいて、前記シリアルクロック線へのシリアルクロック信号の提供を開始するように構成されている、イネーブルゲートと、
    シリアルデータ信号からのプレゼンテーションタイムスタンプに応答して、前記同期信号をアサートするように構成されたイベント発生器であって、前記プレゼンテーションタイムスタンプは、同期されたタイムベースに相関付けられ、前記イネーブルゲート及び前記イベント発生器は、ハードウェア回路を使用して実装されている、イベント発生器と、を備える、回路。
14. 前記ハードウェア回路は、マイクロコントローラの処理コアの周辺機器として前記マイクロコントローラ内に実装されている、請求項１３に記載の回路。
15. 前記ハードウェア回路は、マイクロコントローラとは別個のスタンドアロンコントローラ内に実装されている、請求項１３に記載の回路。
16. 前記スタンドアロンコントローラを前記マイクロコントローラに電気的に接続するように構成された通信インターフェースを備え、前記イベント発生器は、前記通信インターフェースを通じて前記マイクロコントローラから前記プレゼンテーションタイムスタンプを受信するように構成されている、請求項１５に記載の回路。
17. ワード選択信号を伝送するように構成されたワード選択線と、
    前記ワード選択線に電気的に接続されたタイムスタンプ分周器であって、タイムスタンプが前記シリアルデータ信号によって提供されるレートに前記ワード選択信号を分周するように構成されている、タイムスタンプ分周器と、を備える、請求項１３に記載の回路。
18. マスタノードから前記イネーブルゲートにマスタワード選択信号を配信するように構成されたマスタワード選択線と、
    前記同期信号及び前記マスタイネーブルゲートを受信するように構成されたＡＮＤゲートであって、前記同期信号の前記アサーション及び前記ワード選択信号のアサーションに応答して、前記シリアルクロック線に前記シリアルクロック信号を提供するために前記イネーブルゲートをトリガするように構成されている、ＡＮＤゲートと、を備える、請求項１３に記載の回路。
19. 前記イネーブルゲートは、前記同期信号の前記アサーションに応答して、前記シリアルクロック信号を前記シリアルクロック線に提供するように構成されている、請求項１３に記載の回路。
20. 前記ハードウェア回路は、スタンドアロンコントローラ及びマスタノードとして、前記シリアルクロック信号及びワード選択信号を提供するように構成されている、請求項１３に記載の回路。

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