WO2020174943A1 - オーディオ信号同期制御装置及びオーディオ装置 - Google Patents

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WO2020174943A1
WO2020174943A1 PCT/JP2020/002116 JP2020002116W WO2020174943A1 WO 2020174943 A1 WO2020174943 A1 WO 2020174943A1 JP 2020002116 W JP2020002116 W JP 2020002116W WO 2020174943 A1 WO2020174943 A1 WO 2020174943A1
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synchronization
audio
clock
signal
reset
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PCT/JP2020/002116
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敦夫 滑川
高木　裕
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ソニーセミコンダクタソリューションズ株式会社
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    • H04R3/12—Circuits for transducers, loudspeakers or microphones for distributing signals to two or more loudspeakers
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    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R5/00—Stereophonic arrangements
    • H04R5/04—Circuit arrangements, e.g. for selective connection of amplifier inputs/outputs to loudspeakers, for loudspeaker detection, or for adaptation of settings to personal preferences or hearing impairments

Definitions

  • the present disclosure relates to an audio signal synchronization control device and an audio device.
  • a common external interrupt line is wired to multiple slave devices to generate a synchronization signal from the host controller via a general-purpose input/output pin (Genera l-purpose input/output: GPI ⁇ )
  • GPI ⁇ General-purpose input/output pin
  • a GP controller is used in addition to register access via the I 2 C (registered trademark) (Inter-Integ rated Circu it) bus (hereinafter referred to as “I 2 C bus”) from the host controller.
  • I 2 C bus registered trademark
  • Patent Document 1 discloses a conventional technique for synchronizing the slave devices while using an existing interface such as a 2C bus without wiring a common external interrupt line to a plurality of slave devices. There is a described technique and a technique described in Patent Document 2. Patent Document 1 describes the technology of "slave-to-slave synchronous communication", and Patent Document 2 describes the technology of "GP-O-GP-O communication in a daisy-chained multi-node network". Is listed. Prior art documents
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2 0 1 7 _ 1 3 5 7 11
  • Patent Document 2 Japanese Patent Laid-Open No. 20 17 _ 1 3 5 7 09
  • the present disclosure relates to connecting a mono audio device as a plurality of slave devices so that the device can also be used in a stereo or a multi-channel device without adding an external interrupt signal for synchronization.
  • the purpose is to provide technology that can control multiple audio devices synchronously while maintaining the network topology.
  • An audio signal synchronization control device of the present disclosure for achieving the above object is provided by a host controller,
  • a communication means capable of broadcast communication, having a device control address that is set separately for multiple audio devices and a synchronization address that is common to the devices, and that controls multiple audio devices from the host controller, and
  • the host controller broadcasts to multiple audio devices with a synchronization address.
  • a synchronization control unit that generates a synchronization reset signal when broadcasted by a synchronization address, ⁇ 02020/174943 3 (:171?2020/002116
  • a clock reset control unit that generates a timing signal in response to the synchronous reset signal generated by the synchronous control unit
  • the audio device of the present disclosure for achieving the above object uses the audio signal synchronization control device having the above configuration.
  • FIG. 1 is a block diagram showing a system configuration of an audio signal synchronization control device according to a first embodiment of the present disclosure.
  • Fig. 2 is a block diagram for explaining the details of the slave interface and the synchronization control unit.
  • FIG. 3 is a diagram for explaining asynchronous clock transfer of a synchronous control command.
  • FIG 4 is a flow chart showing an _ example of a synchronous control procedure in the audio signal synchronization controlling device according to the first embodiment.
  • FIG. 5 is a block diagram showing a system configuration of an audio signal synchronization control device according to an application example of the first embodiment.
  • FIG. 6 is a block diagram showing a system configuration of an audio signal synchronization control device according to a second embodiment of the present disclosure.
  • FIG. 7 is a timing diagram for explaining fine adjustment of the synchronization start timing in the audio signal synchronization control device according to the second embodiment.
  • FIG. 8 is a flow chart showing an _ example of a synchronous control procedure in the audio signal synchronization controlling device according to the second embodiment.
  • FIG. 9 is a block diagram showing a system configuration of an audio device according to a third embodiment of the present disclosure. MODE FOR CARRYING OUT THE INVENTION
  • Second embodiment of the present disclosure an example in which the audio signal processing unit is separated into a plurality of monaural analog circuit units and a stereo digital circuit unit to realize synchronization control
  • the communication means may be a bus-type topology capable of broadcast communication, preferably a configuration of 2 ( 3 buses).
  • the audio signal synchronization control device and the audio device of the present disclosure including the above-described preferable configuration, in the case of receiving a broadcast communication command at a device-common synchronization address for a plurality of audio devices.
  • a configuration in which a plurality of devices simultaneously receive a broadcast communication command, and only a predetermined audio device based on the identification information of the device performs a response ( 3 ⁇ response.
  • the selected audio device can be configured to respond.
  • the synchronization reset is started when the synchronization control unit is broadcast by the synchronization address.
  • the reset can be released after a predetermined time has passed.
  • the clock reset control unit when the frequency of the master clock is 5 1 2 times the sampling frequency switch 3 of the old over audio data, 1 1%, 2 1%, 4 1%, 1 2 8 NOTE 3 frequency pulses It can be configured to generate a clock.
  • the audio signal processing unit is configured according to the register contents set by the device control address and the synchronization address. It can be configured to process the audio data.
  • the audio signal processing unit includes a monaural multi-channel analog circuit unit and a stereo digital circuit. It may be composed of parts. Then, it is preferable that the host controller and the multi-channel analog circuit section are connected by a 2 ( 3) bus.
  • an audio signal synchronization control device of the present disclosure including the above-described preferable configuration. ⁇ 02020/174943 6 ⁇ (: 171?2020/002116
  • the digital circuit section has a built-in digital controller (host controller), and the digital controller is a host controller with an interface different from the 20 bus.
  • host controller built-in digital controller
  • the digital controller is a host controller with an interface different from the 20 bus.
  • the digital circuit unit is provided with a clock synchronization control unit for performing synchronization control.
  • the digital controller may be configured to supply a synchronization start timing signal for performing synchronization control to the clock synchronization control unit.
  • the synchronization start timing signal is preferably a signal that transmits the synchronization start timing to the analog circuit units of a plurality of channels, starting from the digital circuit unit.
  • the clock synchronization control unit performs the synchronization control based on the synchronization start timing signal given from the digital controller. It can be configured.
  • the synchronization start timing transmitted to the synchronization control unit in units of the master clock is controlled in the clock synchronization control unit.
  • a synchronization start timing fine adjustment unit that can delay the command issuance timing can be provided.
  • the synchronization start timing fine adjustment unit may be configured to generate a toggle signal indicating the start timing of the synchronization reset signal and supply the toggle signal to the synchronization control unit.
  • the synchronization control unit receives the toggle signal from the synchronization start timing fine adjustment unit, and outputs the synchronization reset signal. It can be configured so that it is generated and supplied to the clock reset control unit.
  • the clock reset control unit may be configured to apply the synchronous reset over a preset period and start the clock generation from the synchronous reset release. ⁇ 02020/174943 7 ⁇ (: 171-12020/002116
  • the digital circuit unit receives the synchronization control command from the digital controller, and continues for a predetermined period.
  • the clock can be regenerated from the reset release timing as a starting point.
  • the first embodiment of the present disclosure is a configuration example of synchronization control of a plurality of audio devices by a broadcast communication command.
  • FIG. 1 shows a block diagram of the system configuration of the audio signal synchronization control device according to the first embodiment.
  • the left channel hereinafter, "1- , And right channel (hereinafter, The following is an example of the case of a digital device.
  • the audio signal synchronization control device 10 is composed of a host controller 11 and an audio device 12 of !_ ⁇ II, and a scale. It is configured to have a II talent-audio device 13. Then, the host controller 11 and multiple slave devices, namely! _ ⁇ talented audio device 1 and 2. It is connected to the audio device 13 of the above by a bus bus network 14 which is an example of the existing bus network topology-(serial communication bus).
  • I 20 bus 14 connects between host controller 11 and multiple slave devices, (Serial clock line), 30 8 (serial data line) to connect in a party line.
  • the host controller 11 always has the authority, and the data signal is transferred on the signal line 3 and 8 based on the clock transmitted by the host controller 11.
  • a communication means for controlling the chairs 1 2, 1 3, 2 (3 buses are shown as an example, but the number of buses is not limited to 20 buses. That is, the same device can be used for a plurality of slave devices at the same time.
  • a bus type network topology connection which is an example of a communication means capable of broadcast communication for transmitting a content notification, may be used.
  • the host controller 11 is a master interface (
  • the audio devices 12 and 1 3 are equipped with the slave interface 1 2 1 and 1 3 1 of the 20 bus standard.
  • host controller 11 and !_ ⁇ , ⁇ It is connected to the audio device 12, 13 by the bus 20.
  • the two signal lines 30 308 of the 20 bus 14 are Audio device 1 ⁇ Shared with II audio device 13 and connected.
  • a device that processes monaural audio signals A device that processes monaural audio signals.
  • the audio signal of 1_ ⁇ 1 * 1 is input to the audio device 12 of
  • the bio device 13 ⁇ The audio signal is input.
  • the audio signal synchronization control device 10 includes a host controller 11 and! - ⁇ , It has a clock oscillator 15 in addition to the audio devices 12 and 1 3.
  • the clock oscillator 15 has multiple slave devices, namely! _ ⁇ , The same source oscillation clock is generated for the audio device 1 2, 1 3 and the clock is set as master clock 1 ⁇ /1 ⁇ !_ [ ⁇ Supply to II device-dio device 1 2, 1 3.
  • ⁇ II's audio device 1 2, 1 3 has a host controller
  • the slave address of 20 bus 14 is 7 bits or 10 bits according to the standard.
  • the address setting pins of the audio devices 12, 3 and 8 are 003 ⁇ !_ and the lower 1 bit of the 7-bit slave address. ⁇ 02020/174943 9 box (: 171?2020/002116
  • addresses for individually controlling slave devices from the host controller 11 are referred to as device control addresses, and addresses common to the devices that do not depend on the port of these devices are referred to as synchronization addresses.
  • the mouth may be written in advance in the non-volatile memory so that the sum of the mouth value and the base address can be communicated as the slave address.
  • the host controller 11 and the slave device ie, The I 2 bus 14 that is the means of communication between the audio device 12 of the above and the audio device 13) of the II has the following two addresses (3) and (b).
  • the configuration is the same, only with different mouths. Therefore, in the following, The configuration of the audio device 1 and 2 will be described in detail.
  • Slave interface 1 2 1 is provided with, for example, a sync start timing register 1 2 1 1 for synchronous control consisting of one-stage flip-floploch. Furthermore, although not shown, a reset time setting register, etc. are also provided.
  • the synchronous control unit 1 2 2 has, for example, an asynchronous transfer register 1 2 2 1 composed of two stages of flip-flops 21 and 2 2. , And an edge detection section 1 2 2 2 consisting of a single-stage flip-flop 23.
  • the synchronization control section 1 2 2 further includes a synchronous reset timer for reset time measurement (not shown). —, etc. are also prepared.
  • the synchronization start timing register 1 2 1 1 of the synchronization start timing register 1 2 1 1 at the second byte after the first slave address Specify the address and broadcast the write data (0 x 0 1 if it is assigned to the 0th bit) at the 3rd byte.
  • the synchronization start timing register 1 2 1 1 toggles the level from 0 to 1 or 1 to 0 every time 0 X 0 1 is written. ⁇ 02020/174943 11 11 (:171?2020/002116
  • this synchronization start timing signal may be referred to as a synchronization start command.
  • the synchronization start command delivers the synchronization start timing signal from the slave interface 1 21 to the synchronization controller 122. Since the previous 2 ( 3 slave interface 1 2 1 is operating in the clock domain of the 20 20 bus 14 3 0!_ clock domain, and the synchronous control block 1 22 and later is operating in the master clock domain, asynchronous clock transfer is not possible. is necessary.
  • the master clock 1 ⁇ /1 ⁇ !_ is 5 1 2 times the sampling frequency 48 1 ⁇ 1 to 12 24. 1 2 0 bus 1 4 3 3 0 1
  • the rise time of signal line 30 of signal line 2 ( 3 bus 1 4 and signal line 3 ( 31_ is 1 00 by adjusting the pull-up resistor). Can be done within 3 Therefore, the synchronization start timing signal has a deviation of about 10 n 3 to 50 n 3 , and it is estimated that the master clock 1 ⁇ /100!_ [ ⁇ is about 1 to 2 clocks after asynchronous transfer.
  • the Saiichi Dio signal processing unit 1 24 is the master clock. Since it is processed at 1 281% of the frequency division, it can be stored in about half a cycle.
  • Sync controller 1 22 is the master clock After an asynchronous transfer to ⁇ 02020/174943 12 ⁇ (: 171?2020/002116
  • Synchronous reset is started at the synchronous start timing, and a synchronous reset signal that applies reset for a preset time is delivered to the clock reset control block 1 2 3 to reset clock generation.
  • the synchronization start timing register 1 2 1 1 is set to 1 (hereinafter, this is referred to as “synchronization start command”)
  • the synchronization control unit 1 2 2 outputs the master clock 1 ⁇ /1 Asynchronous reset signal to the clock reset control block 1 2 3 which starts a synchronous reset at the asynchronous transfer timing after the edge change and the synchronous start timing after edge detection, and releases the reset after a predetermined time is counted by the timer. Deliver and reset clock generation.
  • the clock reset control unit 1 2 3 generates the internal clock and timing signal of the device in response to the synchronous reset signal generated by the synchronization control unit 1 2 2. For example, master clock 1 ⁇ /1 ⁇ If the frequency is 5 1 2 times the sampling frequency of the audio data (hereinafter referred to as “5 1 2 ”), the clock reset control unit 1 2 3 is 1 2 2 4 4 1 2 8 etc. Generate a pulse clock of frequency. The pulse clock of 1 2 8 3 has four phase states.To align them, the clock reset controller 1 2 3 generates clocks of all frequencies starting from the synchronous reset release timing. It is said that.
  • clock pulses with 4 phase states can be started at the same or one clock offset. Although one clock deviation of 1 2 8 3 is allowed, a means to monitor the generated clock and detect the deviation is added, and if a deviation is detected, the synchronization start command is sent again to synchronize. You can redial.
  • the audio signal processing unit 1 2 4 is controlled by the / ⁇ (analog/digital) control unit 1 2 4 1, the digital signal processing unit 1 2 4 2 and the ⁇ / (digital/analog) control unit 1 2 4 3.
  • the clock reset control unit 1 2 3 ⁇ 02020/174943 13 ⁇ (: 171?2020/002116
  • the audio signal is processed according to the clock and timing signals generated in.
  • the 8/ ⁇ control unit 1 2 4 1 controls to convert an analog audio signal input from the outside into digital audio data.
  • the digital signal processing unit 1 2 4 2 performs predetermined signal processing on the audio data converted / 0 by the / 0 control unit 1 2 4 1 or the audio data directly input from the outside.
  • the audio signal processing unit 1 2 4 processes the audio data according to the I 2 ( 3 bus 1 4 device control address and the register contents such as volume set by the device common synchronization address).
  • the control unit 1 2 4 3 controls the conversion of the audio data processed by the digital signal processing unit 1 2 4 2 into 0/8, and outputs an analog audio signal to the outside of the device.
  • the audio device 13 has I 2 ⁇ Slave interface 1 3 1, synchronization control unit 1 3 2, clock reset control unit 1 3 3 and audio signal processing unit 1 3 4. ing.
  • the audio signal processing unit 1 3 4 is also similar to the audio signal processing unit 1 2 4 in the / ⁇ control unit 1 3 4 1, the digital signal processing unit 1 3 4 2 and the 0/8 control unit 1 3 4 It is composed of three.
  • _ ⁇ II-The broadcast device is designed to use the sync address for the audio devices 1 2 and 1 3. This allows The audio devices 1 2 and 1 3 are synchronized with each other at the same timing, so that the audio data can be synchronized. Also, not only can you perform a synchronous reset with a common synchronization address for all devices, you can also set normal registers. With this! _ ⁇ II's talent-dio device 1 ⁇ II's — Volume control is possible with Diodevice 13 at the same time.
  • the audio signal synchronization control device 10 it is possible to use a plurality of audio signals without changing the existing external bus interrupt network topology without adding an external interrupt signal for synchronization.
  • the device can be controlled synchronously. This allows you to connect a monaural audio device as multiple slave devices and use it in stereo or multi-channel.
  • This synchronization control is controlled by the host controller 11 and, more specifically, under the control of the processor ( ⁇ 11) that constitutes the host controller 11 and the synchronization control unit 1 2 2 and the synchronization control unit are controlled. It is executed in 1 3 2.
  • the host controller 11 When the power is turned on, the host controller 11 is an asynchronous power-on reset. _ Starts the II device-audio device 12 and the II device-audio device 13 (step 3 1 1), and then the analog part of each device 1 2, 1 3 is not related mainly to digital logic. Initialize the power-related analog section (step 3 1 2).
  • the host controller 11 sends the master clock 1 Input the master clock 1 ⁇ /1 ⁇ !_ [ ⁇ generated by the clock oscillator 15 to the !_ ⁇ II audio device 12 (step 3 1 3).
  • ⁇ II ⁇ 02020/174943 15 ⁇ (: 171?2020/002116
  • the value of the internal counter of the clock reset control unit 1 2 3 and 1 3 3 is! _ Yes II audio device 1 2 and ⁇ II talent-Diode device 13 has different values. Therefore, even if the pulse clock is enabled as it is, the audio data is! _ It has the same cycle as the II device and the audio device 13 and is likely to be processed at timings with different phases, and synchronization is required.
  • the host controller 11! _ Set the sync reset time for audio device 12 of II and audio device 13 of O (step 3 1 4). Specifically, the host controller 11 sets the clock with the longest cycle of the pulse clock, for example, a clock cycle 16 times the cycle of the sampling frequency 3 as the synchronous reset time in the register beforehand.
  • the host controller 11! _ Issue a sync start command at the sync address to the audio device 12 of II and the audio device 13 of II. By issuing this synchronization start command,
  • the host controller 11 sends the synchronous reset to the clock reset control unit 1 2 3 and the clock reset control unit 1 3 3 for the synchronous reset time set in step 3 1 4.
  • Deliver (step 3 16) With the delivery of this synchronous reset,! _ ⁇ audio devices 12 and ⁇ audio devices.
  • the reset is released at the same timing, the L channel audio device 1 2 and the R ch audio device 1 3 are synchronized, and synchronization control is completed (step S 17).
  • FIG. 5 is a block diagram showing a system configuration of an audio signal synchronization control device according to an application example of the first embodiment.
  • the slave interface of the N + 1 slave device ie, audio device
  • the slave interface of the 2 C-bus standard 1 2 1 0 1 illustrates an example of a system configuration in which 1 1 2 N is connected.
  • I2C. add base+ID
  • represents the logic ⁇ R, and the synchronization address (c ommon) common to the devices.
  • the slave address is the device control address (base+ ID in Figure 5) for controlling the slave devices individually. ⁇ 02020/174943 17 ⁇ (: 171?2020/002116
  • 380:1 is valid only for the selected slave device.
  • the synchronization for stable data communication is performed between the bus and the device having a different host interface.
  • Synchronous control of multiple audio devices is realized by adding a timing signal (hereinafter referred to as “synchronization start timing signal 3!1” (3)) and a fine adjustment function for synchronization start timing.
  • the second embodiment of the present disclosure is an example in which synchronization control is realized by a system configuration in which an audio signal processing unit is separated into a monaural multi-channel analog circuit unit and a stereo digital circuit unit.
  • the analog circuit section mainly consists of an analog circuit section, and the analog circuit section is equipped with a digital logic section such as an interface ( ⁇ / ).
  • Fig. 6 shows a block diagram of the system configuration of the audio signal synchronization control device according to the second embodiment.
  • multiple channels The following is an example of 2 channels.
  • the audio signal synchronization control device 20 includes an I 2 (3-bus standard host controller 21 ⁇ It is configured to include the monaural analog circuit parts 2 2 and 2 3 of II, the clock oscillator 25, and the stereo digital circuit part 26.
  • the audio signal according to the second embodiment is the same. ⁇ 02020/174943 18 18 (: 171?2020/002116
  • the audio control device 20 has a configuration in which the audio signal processing unit is separated into a monaural analog circuit unit 2 2 and 2 3 and a stereo digital circuit unit 26. And, the 20 bus standard host controller 21 and 1_ ⁇ II, The analog circuit units 2 2 and 2 3 are connected to each other via a bus 20.
  • the clock oscillator 25 is! _ ⁇ ,
  • the same source oscillation clock is generated for the analog circuit units 2 2 and 2 3 and the stereo digital circuit unit 26, and this clock is used as the master clock.
  • Master clock 1 ⁇ /1 ⁇ 1_ is, for example,
  • the digital circuit section 26 includes a host controller 2 61, a clock multiplication/frequency division section 2 62, a clock synchronization control section 2 63, and a! _ Of the digital signal processing unit 2 6 4 and ⁇ It is configured to have the digital signal processing unit 265 of II.
  • the digital host controller 2 61 (hereinafter simply referred to as “host controller 2 61 ”) built in the digital circuit section 26 is a host controller having an interface different from that of the bus 20 4. Therefore, as in the case of the first embodiment, the digital circuit unit 26 including the host controller 2 6 1 synchronizes by issuing the command of the synchronization start timing of the broadcast communication on the 2 (3 bus).
  • the host controller 2 61 for example, 8 [3 ⁇ 4 ⁇ II etc. can be exemplified.
  • the host controller 2 61 outputs a synchronization start timing signal 3 1! for performing synchronization control by issuing a synchronization start command by writing to a built-in synchronization start control register (not shown). And supplies it to the clock synchronization controller 2 63.
  • Synchronization start timing signal 3 N (3 is a rising edge signal synchronized with master clock 1 ⁇ /1 ⁇ !_, which is also output to the outside of digital circuit section 2 6 and analog circuit section 2 of _ ⁇ . It is supplied to the analog circuit section 23 of 2 and 0.
  • the synchronization start timing signal SYNC is a signal dedicated to transmitting the synchronization start timing to the analog circuit section of a plurality of channels, starting from the digital circuit section.
  • the synchronization start timing signal SYNC is an external signal between devices, so unlike the internal delay that can be estimated at the time of device synthesis, there is a possibility that a large delay or glitch due to the pin or wiring may be added. It is necessary to consider.
  • the host controller 26 1 is configured to be built in the digital circuit unit 26, but the configuration is not limited to being built in the digital circuit unit 26. However, from the viewpoint of downsizing of the entire system, it is preferable that the host controller 26 1 be built in rather than being provided outside the digital circuit unit 26.
  • the clock multiplication/division unit 262 includes, for example, a PLL (Phase Locked Loop) circuit, and can operate the host controller 26 1 at a high frequency. However, even if the frequency of the doubled clock is divided and adjusted to the same frequency as the analog circuit sections 22 and 23, the phase will not be aligned with the analog circuit section 22 or analog circuit section 23, which is another circuit section. Need a mechanism to adjust.
  • PLL Phase Locked Loop
  • the clock synchronization control unit 263 includes a synchronization start timing fine adjustment unit 263 1, a synchronization control unit 2632, a clock buffer 0N/0 FF control unit 2633, and a clock reset control unit 2634, and the host controller 26 1 Performs synchronization control based on the synchronization start timing signal SYNC given by
  • the synchronization start timing fine adjustment unit 2631 sets the synchronization start timing transmitted to the synchronization control unit 2632 in units of the master clock MCL K (in this example, the frequency is 32 MHz and the period is 3 1.25 ns). It can be delayed from the command issuance timing.
  • the synchronization start timing fine adjustment unit 2631 generates a toggle signal that indicates the start timing of the synchronization reset signal (pulse) and performs synchronization control. ⁇ 02020/174943 20 ((171?2020/002116
  • the synchronization control unit 2 6 3 2 receives the toggle signal from the synchronization start timing fine adjustment unit 2 6 3 1 to generate a synchronization reset signal, and supplies it to the clock reset control unit 2 6 3 4. ..
  • the master clock 1 ⁇ /1 ⁇ !_ ⁇ which has passed through the clock multiplication/division unit 2 62, is used in the clock buffer ⁇ 1 ⁇ 1 / ⁇ control unit 2 6 3 Supplied via 3.
  • the control unit 2 6 3 3 is a circuit unit also called a clock enabler.
  • master clock 1 ⁇ /1 ⁇ !_ ⁇ It is a clock buffer that has the function of stopping the supply. Due to the function of this clock buffer, master clock 1 ⁇ /1 Power consumption can be reduced by selectively stopping the power supply.
  • the clock reset control unit 2 6 3 4 applies a synchronous reset over a period preset by a register (not shown), and outputs the divided pulse clock after the synchronous reset is released. It starts to generate all clocks including the clock.
  • the synchronous reset signal is supplied to the clock reset control unit 2 6 3 4 from the synchronization control unit 2 6 3 2.
  • the configurations of the synchronization control unit 2 6 3 2 and the clock reset control unit 2 6 3 4 are basically the same as the configurations of the synchronization control unit 1 2 2 and the clock reset control unit 1 2 3 of the first embodiment. Is.
  • the digital circuit unit 26 receives the synchronization control command from the host controller 2 61, and the synchronization start timing fine adjustment unit 2 6 3 1 and the synchronization control unit 2 6 3 2 of the clock synchronization control unit 2 6 3 are received. , And the clock reset controller 2 6 3 4 ⁇ 02020/174943 21 ⁇ (: 171?2020/002116
  • the synchronization start timing fine adjustment unit 2 6 3 1 can finely adjust the synchronization start timing.
  • the analog circuit unit 22 of _ ⁇ since the synchronization control is performed by the synchronization start timing signal 3 1 1 ⁇ 10 output from the host controller 2 61,!
  • the analog circuit unit 22 of _ ⁇ does not need to have a special slave interface 1 2 1 that decodes the command of the slave address for synchronization in the first embodiment.
  • a normal slave slave interface is required.
  • the synchronous start timing signal 3 provided from the digital circuit section 26! ⁇ 1 (Synchronous to 3 and specifically, the synchronization start timing signal 3 Synchronous control is performed by detecting the rising edge of 1 ⁇ 10 Synchronous start timing signal 3 ⁇ 1 ⁇ (3 is a signal output by the synchronous control command in the digital circuit block 26. ..
  • the analog circuit section 2 2 of !_ ⁇ is not only the analog section 2 21 but also the logic section 2 2
  • the analog section 2 2 1 is composed of analog circuits of 800 (analog-digital converter) 2 2 1 1 and 0800 (digital-analog converter) 2 2 1 2 for processing audio signals. There is. Eight thousand two hundred twenty-one
  • An analog audio signal of !_ ⁇ is input, and from 0880 2 2 1 2! _ ⁇ analog audio signal is output.
  • the logic section 2 2 2 is composed of a clock synchronization control section 2 2 2 1 and an 8/0 control section 2 2 2
  • the clock synchronization control unit 2 2 2 1 includes a synchronization start timing fine adjustment unit, a synchronization control unit, a clock buffer ⁇ ! ⁇ 1// ⁇ control unit, and a clock ⁇ 02020/174943 22 ⁇ (: 171?2020/002116
  • It has a clock reset control unit inside, and can perform all clock generation again by applying synchronous reset and starting reset release timing.
  • the special analog circuit section 23 of 0 also decodes the command of the slave address for synchronization in the first embodiment 2 ⁇ Slave interface 1 You don't have to have 3 1, but you need the normal 20 slave interface. Also, Even analog circuit section 2 3! Like the analog circuit section 22 of _ ⁇ , the synchronization control is performed by detecting the rising edge of the synchronization start timing signal 3 1 ⁇ 1 (3 which is given from the digital circuit section 26.
  • the analog circuit section 23 of 0 has the same configuration as the analog circuit section 2 2 of 1_ ⁇ . That is, In addition to the analog block 2 3 1, it contains the logic block 2 3 2.
  • the analog part 2 3 1 is composed of an analog circuit of 0800 2 3 1 1 and a port 2 0 2 3 1 2, and the logic part 2 3 2 is a clock synchronization control part 2 3 2 1, / 0. It is composed of a control unit 2 3 2 2 and a control unit 2 3 2 3.
  • the clock synchronization control unit 2 3 2 1 is similar to the clock synchronization control unit 2 6 3 of the digital circuit unit 26, the synchronization start timing fine adjustment unit, the synchronization control unit, the clock buffer ⁇ 1 ⁇ 1 / ⁇ control unit, In addition, it has a clock reset control unit inside, and it is possible to re-generate all clocks starting from the reset release timing by applying synchronous reset.
  • the synchronization start timing fine adjustment unit 2 63 1 in the digital circuit unit 26 is provided.
  • the delay amount of the synchronization start timing fine adjustment unit (not shown) in the analog circuit units 2 2 and 2 3 of II and O II can be adjusted. Then, by adjusting the delay amount, it is possible to stabilize the data communication between the devices, and! _ ⁇ II, ⁇ II talent-Synchronous control of audio data can be performed.
  • the frequency of the sampling clock of audio data is 6 2 .5 1 ⁇
  • the master clock MCL K It is processed at 1/4 of 128 fs (period: 125 ns). Do not shift more than the sampling period for multiple channels in the analog circuit section (2 channels for L ch and R ch in this example), and set up and hold between the analog circuit section 22, 23 and the digital circuit section 26. It is important that the conditions are satisfied and stable communication is performed.
  • the fine adjustment of the synchronization start timing will be specifically described with reference to the timing diagram of Fig. 7.
  • the timing of issuing the synchronization start command and the output of the synchronization start timing signal SYNC of the digital circuit section 26 is shown above the dashed line, and below the dashed line, L ch, R It shows the timing of the fine adjustment of the synchronization start timing from the input of the synchronization start evening signal SYNC of ch analog circuit section 22, 23.
  • the synchronization start timing signal SYNC delayed by the PLL circuit of the clock multiplication/division unit 262 is not supplied to the logic units 222 and 232 of the analog circuit units 22 and 23.
  • the synchronization start timing signal SYNC with a small delay added by the clock buffer is input.
  • the frequency of the master clock MC L K that generates the synchronous start timing signal S Y N C is set to 32 MHz (period: 3 1.25 n s).
  • the synchronization start timing signal SYNC in the digital circuit section 26 and in the analog circuit sections 22 and 23 is set to SYNC (create), and the numbers indicating the phases at the rising and falling edges (1 ), (2), (3), are given. If the clock frequency for audio signal processing is 8 MHz, which is 1/4 of the master clock MCL K, there are four rising phases of the clock: (1), (3), (5), and (7).
  • the rising edge signal of the synchronization start command is input from the host controller 26 1 of the digital circuit unit 26.
  • the 3-stage flip-flop (3 stages /) is latched by asynchronous transfer by the 2-stage flip-flop.
  • the timing signal of the synchronization start command is output to the analog circuit units 2 2 and 2 3 as the synchronization start timing signal 3 (N) (3).
  • the digital circuit section 26 has a fine adjustment value of 3
  • the synchronization start timing is the synchronous start timing signal 3 1 1 Is in phase (7).
  • the synchronous reset period is omitted for simplicity, the synchronous reset time is the unit of the frequency of 1/4 of the master clock 1 ⁇ /1 ⁇ 1_ that is the audio signal processing clock, so the reset reset timing The clocks have the same phase (7).
  • phase (3) the difference due to the wiring delay of the synchronization start timing signal 3 N (3 is shown.
  • the synchronization start timing signal 3 0 N is slow to arrive!
  • Setting the fine adjustment value of 3 (N I 3 0° !_ _ 8) to 1 and the fine adjustment value of 3 N (3 I 0 0 !_ 8) to 2 sets the clock for audio signal processing.
  • the phase is defined as phase (3).
  • phase of the audio signal processing clock of the digital circuit section 26 that receives this signal is phase (7), it is possible to receive the audio signal processed by the logic section 222, 232 of the analog circuit section 22, 23 at a stable timing. it can. Furthermore, since the phase of the audio signal processing clock of the digital circuit section 26 is phase (7), the unstable part due to the delay variation of the data signal output from the digital circuit section 26 is near (7), Since the phase of the clock received by the logic units 222 and 232 of the analog circuit units 22 and 23 that receive this signal is phase (3), it can be received at stable timing.
  • the second embodiment exemplifies the case where there are two monaural analog circuit sections, a multi-channel configuration having three or more monaural analog circuit sections may be adopted.
  • the digital signal processing unit 264 of the !_ ⁇ ! Signal processing such as volume adjustment is performed for the digital audio signal! ⁇ 02020/174943 26 ⁇ (: 171?2020/002116
  • Digital audio signal 1- Is again supplied to the analog circuit section 22 and passes through the 0/8 control section 2 2 2 3 of the logic section 2 2 2 to the digital audio signal for 0 2 0 2 2 1 2 of the analog section 2 2 1. It is then supplied to the relevant 0 802 2 1 2. And 0 802 2 2 1 2 is a digital audio signal. Are converted to analog signals and output as !_ ⁇ analog audio signals.
  • the analog audio signal of 0 is the analog part 2 3 1 800
  • the digital audio signal port output from the 0 0 2 3 1 1 is supplied to the 8/ ⁇ control unit 2 3 2 2 of the logic unit 2 3 2.
  • Eight/0 control section 2 3 2 2 controls the analog section 2 3 1 8 0 2 0 3 1 1 and controls the digital audio signal for the digital signal processing section 2 6 5 of 0 of the digital circuit section 2 6. 3 ⁇ 4 converted to mouth 2 , It is supplied to the digital signal processing unit 2 6 5 of.
  • the digital audio signal port 2 is subjected to signal processing such as volume adjustment and output as the digital audio signal port 3 .
  • the digital audio signal port 3 is again supplied to the analog circuit part 23, and goes through the logic part 2 3 2 ⁇ /8 control part 2 3 2 3 to the analog part 2 3 1 088 0 2 3 1 2 Digital audio signal for Will be supplied to the relevant 0 880 3 1 2.
  • 08802312 converts the digital audio signal port 4 into an analog signal and outputs it as an analog audio signal of 0.
  • This synchronization control is basically controlled by the host controller 2 61 in the digital circuit section 26, more specifically, by the processor (0 9 1 ⁇ ) that constitutes the host controller 2 61. To be executed.
  • analog circuit negative part 22, 23 it is set from the host controller 21 of the 1 2 0 bus standard via the 2 0 bus 24.
  • the host controller 261 has an asynchronous power on reset! _ ⁇ analog circuit section 22,
  • the analog circuit section 23 and the digital circuit section 26 of 0 are started (step 32 1), and then the analog sections 22 1 and 23 1 of the analog circuit sections 22 and 23 are initialized (step 32 2 ).
  • the host controller 261 controls the clock multiplier/divider 262 in the digital circuit section 26 and the clock buffer ⁇ 1 ⁇ 1/ ⁇ control section 2633 of the clock synchronization control section 263.
  • the clock reset control unit 2634 is made to supply the external master clock 1 ⁇ /1 ⁇ !_ ⁇ from the clock oscillator 25 (step 323).
  • the clock synchronization control sections 222 1 and 232 1 in the logic sections 222 and 232 are similarly supplied with the external master clock 1 ⁇ /100!_ ⁇ .
  • the host controller 261 sets the pulse width of the sync reset signal generated by the sync controller 2632 in the clock sync controller 263 of the digital circuit unit 26, that is, the sync reset time ( Step 325). At this time, ⁇ 02020/174943 28 ⁇ (: 171?2020/002116
  • the longest period of the pulse clock generated by the clock reset control unit 2 63 4 is set in advance in the register as the synchronous reset time, which is 16 times the period of the sampling frequency, for example.
  • the synchronization reset time is set using the host controller 21 that is a bus standard.
  • the synchronization start timing fine adjustment part (not shown) state machine waits for the synchronization start command. It becomes the state of.
  • the host controller 2 61 issues the sync start command and sends the sync start timing signal 3 1 ⁇ 1 ⁇ (rising edge of 0 1) to the clock sync controller Output to 6 3 and analog circuit 2 2 and 2 3 (step 3 2 7).
  • the synchronization start timing fine adjustment unit 2 6 3 1 in the clock synchronization control unit 2 6 3 of the digital circuit unit 26 and the analog circuit unit 2 2
  • the state machine of the synchronization start timing fine adjustment unit (not shown) in the clock synchronization control unit 2 2 2 1 ,2 3 2 1 of 2 3 sets the delay start state of the synchronization start timing signal 3 1 1 Become.
  • the above state machine is controlled by the host controller 2 61, and the fine adjustment value set in step 3 2 4 is set to 3 N (3 After delaying the timing, it generates a toggle signal and supplies it to the sync control unit 2663 2 (step 3228)
  • the toggle signal is a signal that indicates the start timing of the sync reset signal.
  • step 3 28 the synchronous reset signal having the width of the synchronous reset time set in step 3 25, that is, a long !_ ⁇ level for the reset period continues. Generate a pulse.
  • Synchronous start timing signal 3 N is a toggle signal of ⁇ ®1 that shows the start timing, and it must be 1 after it changes to 1. If it drops to !_ ⁇ level due to external noise, etc., Abnormal synchronization start Signals an error as a timing signal.
  • Analog circuit part 2 2 ,2
  • the host controller 2 61 sets the synchronization control register in the digital circuit unit 26 and sets the synchronization start timing signal 3 N (3 to 1 0, that is, the synchronization start timing). Set the output of signal 3 N (3 to ⁇ (step 3300).
  • the host controller 21 of the bus standard 20 determines whether or not a glitch is detected (step 331), and if a glitch is detected from the register notification (3 3 1 3), return to step 327 and retry synchronous control. In this way, when a glitch occurs, it is possible to avoid synchronization malfunction due to the glitch occurrence by retrying synchronization control.
  • the third embodiment of the present disclosure is an example of an audio device.
  • FIG. 9 shows a block diagram of the system configuration of the audio device according to the third embodiment.
  • Examples of the audio device according to the third embodiment include a headphone device and a speaker device.
  • the audio device 100 includes the host controller 11! _ ⁇ , ⁇ Audio device 12 and 1 3, clock oscillator 15 and speaker drivers 16 and 17 and speakers 18 and 19 are configured. And with the host controller 1 1! - ⁇ II, ⁇ II-The audio devices 1 2 and 1 3 are connected by ⁇ 20 ⁇ Bus 14
  • the audio signal synchronization control device 10 according to the first embodiment is applied to the audio device 100 according to the third embodiment, but the audio signal synchronization control device 20 according to the second embodiment is applied. May be applied.
  • a communication means capable of broadcast communication, having a device control address that is set separately for multiple audio devices and a synchronization address that is common to the devices, and that controls multiple audio devices from the host controller, and ⁇ 02020/174943 31 ⁇ (: 171?2020/002116
  • the host controller broadcasts to multiple audio devices with synchronization addresses
  • a synchronization control unit that generates a synchronization reset signal when broadcasted by a synchronization address
  • a clock reset control unit that generates a timing signal in response to the synchronous reset signal generated by the synchronous control unit
  • It has an audio signal processing unit for processing audio data according to the timing signal generated by the clock reset control unit.
  • Audio signal synchronization control device Audio signal synchronization control device.
  • the communication means is ⁇ 2 ( 3 buses,
  • the synchronization control unit starts the synchronization reset when broadcasted by the synchronization address, and releases the reset after a predetermined time elapses.
  • the clock reset control unit When the master clock frequency is 5 1 2 times the sampling frequency of audio data, the clock reset control unit generates pulse clocks of 1, 2, 4, 1, 2 8 and 3 frequencies. To do so, the master clock frequency is 5 1 2 times the sampling frequency of audio data, the clock reset control unit generates pulse clocks of 1, 2, 4, 1, 2 8 and 3 frequencies. To do so, the master clock frequency is 5 1 2 times the sampling frequency of audio data, the clock reset control unit generates pulse clocks of 1, 2, 4, 1, 2 8 and 3 frequencies. To do
  • the audio signal synchronization control device according to any one of the above [8_1] to [8_6].
  • the audio signal processing unit processes the audio data according to the register contents set by the device control address and the synchronization address. In any one of [8 _ 1] to [8 _ 7] above Described audio signal synchronous control device.
  • the audio signal processing section is composed of a monaural multi-channel analog circuit section and a stereo digital circuit section.
  • the audio signal synchronization control device according to any one of the above [8_1] to [8_8].
  • the digital circuit section has a built-in digital controller, which is an interface host controller different from the 20 bus.
  • the digital circuit section has a clock synchronization control section for performing synchronization control.
  • the digital controller supplies a synchronization start timing signal for performing synchronization control to the clock synchronization control unit,
  • the synchronization start timing signal is a signal that conveys the synchronization start timing to the analog circuit section of multiple channels starting from the digital circuit section. ⁇ 02020/174943 33 ⁇ (: 171?2020/002116
  • the clock synchronization control unit performs synchronization control based on the synchronization start timing signal given from the digital controller.
  • the clock synchronization control unit has a synchronization start timing fine adjustment unit that can delay the synchronization start timing transmitted to the synchronization control unit from the command issue timing in units of master clocks.
  • the synchronization start timing fine adjustment unit generates a toggle signal indicating the start timing of the synchronization reset signal and supplies it to the synchronization control unit.
  • the synchronization control unit receives the toggle signal from the synchronization start timing fine adjustment unit to generate a synchronization reset signal and supplies it to the clock reset control unit.
  • the clock reset control unit applies synchronous reset for a preset period, and starts clock generation from synchronous reset cancellation.
  • the audio signal according to [_ 17] above. Synchronous control device.
  • the digital circuit section receives the synchronous control command from the digital controller, applies the synchronous reset for the period specified in advance, and restarts the clock generation from the reset release timing.
  • the audio signal synchronization control device according to any one of the above [8_12] to [8_18].
  • a communication means that enables broadcast communication, has a device control address that is set separately for multiple audio devices and a synchronization address that is common to all devices, and that controls multiple audio devices from the host controller.
  • the host controller broadcasts to multiple audio devices with synchronization addresses
  • a synchronization control unit that generates a synchronization reset signal when broadcasted by a synchronization address
  • a clock reset control unit that generates a timing signal in response to the synchronous reset signal generated by the synchronous control unit
  • It has an audio signal processing unit for processing audio data according to the timing signal generated by the clock reset control unit.
  • An audio device using an audio signal synchronization control device is an audio device using an audio signal synchronization control device.
  • the means of communication is ⁇ 2 ( 3 buses,
  • the synchronization control unit starts a synchronization reset when broadcasted by the synchronization address, and releases the reset after a predetermined time elapses.
  • the audio device according to any one of the above [Min_1] to [Min_5]. [Mr. 7]
  • the clock reset control unit generates a pulse clock with a frequency of 1, 2, 4, 4, 1 28 3 if the master clock frequency is 5 1 2 times the sampling frequency of the audio data.
  • the audio device according to any one of the above [Min_1] to [Min_6].
  • the audio signal processing unit processes the audio data according to the register contents set by the device control address and the synchronization address.
  • the audio signal processing section is composed of a monaural multi-channel analog circuit section and a stereo digital circuit section.
  • the digital circuit unit has a built-in digital controller, and the digital controller is an interface host controller different from the 20 bus.
  • the digital circuit section has a clock synchronization control section for performing synchronization control.
  • the digital controller supplies a synchronization start timing signal for performing synchronization control to the clock synchronization control unit,
  • the synchronization start timing signal is a signal that conveys the synchronization start timing from the digital circuit section to the analog circuit section of multiple channels. ⁇ 02020/174943 36 ⁇ (: 171?2020/002116
  • the clock synchronization control unit performs synchronization control based on the synchronization start timing signal provided from the digital controller.
  • the clock synchronization control unit has a synchronization start timing fine adjustment unit that can delay the synchronization start timing transmitted to the synchronization control unit from the command issuing timing in units of master clocks.
  • the synchronization start timing fine adjustment unit generates a toggle signal indicating the start timing of the synchronization reset signal and supplies it to the synchronization control unit.
  • the synchronization control unit receives the toggle signal from the synchronization start timing fine adjustment unit, generates a synchronization reset signal, and supplies it to the clock reset control unit.
  • the clock reset control unit applies the synchronous reset for a preset period, and starts the clock generation after the synchronous reset is released.
  • the digital circuit section receives the synchronization control command from the digital controller, applies the synchronous reset for the period specified in advance, and restarts the clock generation from the reset release timing.
  • the audio device according to any one of the above [Mimi_12] to [Mimi_18].

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Abstract

本開示のオーディオ信号同期制御装置は、ホストコントローラ、複数のオーディオデバイス、ホストコントローラから複数のオーディオデバイスを制御するための同報通信が可能な通信手段、及び、複数のオーディオデバイスに対して同じ源発振のマスタークロックを供給するクロック発振器を備える。ホストコントローラは、複数のオーディオデバイスに対して同期用アドレスで同報通信を行う。複数のオーディオデバイスはそれぞれ、同期用アドレスで同報通信された場合、同期リセット信号を生成する同期制御部、同期リセット信号に応答してタイミング信号を生成するクロックリセット制御部、及び、タイミング信号に従ってオーディオデータを処理するオーディオ信号処理部を有する。

Description

明 細 書
発明の名称 ： オーディオ信号同期制御装置及びオーディオ装置 技術分野
[0001 ] 本開示は、 オーディオ信号同期制御装置及びオーディオ装置に関する。
背景技術
[0002] 複数のスレーブデバイスに対して共通の外部割込み線を配線して、 ホスト コントローラから巩用入出カピン （Genera l-purpose i nput/output : G P I 〇） 経由で同期信号を生成する一方、 スレーブデバイス側では、 外部割り込 みとして処理して同期を取る方法がある。 この方法の場合、 ホストコントロ —ラから I 2C （登録商標） （Inter-Integ rated C i rcu i t） バス （以下、 「 I 2 Cバス」 と記述する） によるレジスタアクセスとは別に、 G P 丨 〇 （汎用 入出カピン） を制御する必要があるとともに、 ホストコントローラとスレー ブデバイス側との間に別途同期用の外部割込み線を配線する必要がある。
[0003] 複数のスレーブデバイスに対して共通の外部割込み線を配線せずに、 既存 の丨 2 Cバス等のインターフェースを使いながら、 スレーブデバイス間の同 期を取る従来技術として、 特許文献 1 に記載の技術や、 特許文献 2に記載の 技術がある。 特許文献 1 には、 「スレーブ対スレーブ同期通信」 の技術が記 載されており、 特許文献 2には、 「デイジーチェーンされたマルチノードネ ッ トワークにおける G P 丨 〇対 G P 丨 〇通信」 の技術が記載されている。 先行技術文献
特許文献
[0004] 特許文献 1 :特開 2 0 1 7 _ 1 3 5 7 1 1号公報
特許文献 2 :特開 2 0 1 7 _ 1 3 5 7 0 9号公報
発明の概要
発明が解決しようとする課題
[0005] 上記の特許文献 1及び特許文献 2に記載の従来技術では、 複数のスレーブ デバイスに対して共通の外部割込み線を配線する必要が無いものの、 ホスト \¥02020/174943 2 卩（：171?2020/002116
コントローラと複数のスレーブデ/《イスとの間に新たな 2線式バスで接続す るマスタ及びスレープノードを追加しなければならない。
[0006] ところで、 オーディオの分野において、 近年、 左チヤンネル （1 -
Figure imgf000004_0001
と 右チヤンネル （?¾〇 ） とが別々の完全ワイヤレスヘッ ドフォンが各社から 販売され、 小型 ·低消費電力のモノラルのオーディオデバイスが開発されて いる。 このモノラルの才ーディオデバイスを複数のスレーブデバイスとして 接続して、 ステレオやマルチチヤンネルでも利用できることが望まれている
[0007] 本開示は、 モノラルの才ーディオデバイスを複数のスレーブデバイスとし て接続して、 ステレオやマルチチヤンネルでも利用できるように、 同期用の 外部割込み信号を追加することなく、 既存のバス型ネッ トワーク トポロジー のままで、 複数のオーディオデバイスを同期制御することができる技術を提 供することを目的とする。
課題を解決するための手段
[0008] 上記の目的を達成するための本開示のオーディオ信号同期制御装置は、 ホストコントローラ、
複数のオ_ディオデバイス、
同報通信が可能で、 複数のオーディオデバイスに対して別々に設定される デバイス制御用アドレスとデバイス共通の同期用アドレスを持ち、 ホストコ ントローラから複数のオーディオデバイスを制御するための通信手段、 及び
複数のオーディオデバイスに対して同じ源発振のクロックをマスタークロ ックとして供給するクロック発振器を備えている。 そして、
ホストコントローラは、 複数の才ーディオデバイスに対して同期用アドレ スで同報通信を行う。
複数の才ーディオデ/＜イスはそれぞれ、
同期用アドレスで同報通信された場合、 同期リセッ ト信号を生成する同期 制御部、 \¥02020/174943 3 卩（：171?2020/002116
同期制御部で生成された同期リセッ ト信号に応答して、 タイミング信号を 生成するクロックリセッ ト制御部、 及び、
クロックリセッ ト制御部で生成されたタイミング信号に従って、 オーディ オデータを処理するオーディオ信号処理部を有する。
［0009］ また、 上記の目的を達成するための本開示の才ーディオ装置は、 上記の構 成のオーディオ信号同期制御装置を用いる。
図面の簡単な説明
［0010］ ［図 1］図 1は、 本開示の第 1実施形態に係るオーディオ信号同期制御装置のシ ステム構成を示すブロック図である。
［図 2］図 2は、 丨 2〇スレーブインターフェース及び同期制御部の詳細につい て説明するブロック図である。
［図 3］図 3は、 同期制御コマンドの非同期クロック乗り換えについて説明する 図である。
［図 4］図 4は、 第 1実施形態に係るオーディオ信号同期制御装置における同期 制御の手順の _例を示すフローチヤートである。
［図 5］図 5は、 第 1実施形態の応用例に係るオーディオ信号同期制御装置のシ ステム構成を示すブロック図である。
［図 6］図 6は、 本開示の第 2実施形態に係るオーディオ信号同期制御装置のシ ステム構成を示すブロック図である。
［図 7］図 7は、 第 2実施形態に係るオーディオ信号同期制御装置における同期 開始タイミングの微調整について説明するためのタイミングダイアグラムで ある。
［図 8］図 8は、 第 2実施形態に係るオーディオ信号同期制御装置における同期 制御の手順の _例を示すフローチヤートである。
［図 9］図 9は、 本開示の第 3実施形態に係るオーディオ装置のシステム構成を 示すブロック図である。 発明を実施するための形態
［001 1］ 以下、 本開示の技術を実施するための形態 （以下、 「実施形態」 と記述す \¥02020/174943 4 卩（：171?2020/002116
る） について図面を用いて詳細に説明する。 本開示の技術は実施形態に限定 されるものではなく、 実施形態における種々の数値などは例示である。 以下 の説明において、 同 _要素又は同 _機能を有する要素には同 _符号を用いる こととし、 重複する説明は省略する。 尚、 説明は以下の順序で行う。
1. 本開示のオーディオ信号同期制御装置及びオーディオ装置、 全般に関 する説明
2. 本開示の第 1実施形態 （同報通信コマンドによる複数のオーディオデ バイスの同期制御の構成例）
2 - 1. システム構成 （スレーブデバイスが 2つの例）
2-2. !_〇 IIのオーディオデバイスの構成例
2-3.
Figure imgf000006_0001
IIのオーディオデバイスの構成例
2-4. 同期制御部における同期制御の手順
2-5. 第 1実施形態の応用例 （スレーブデバイスが 3つ以上の例）
3. 本開示の第 2実施形態 （オーディオ信号処理部を、 モノラルの複数の アナログ回路部、 及び、 ステレオのデジタル回路部に分離した構成で、 同期 制御を実現する例）
3- 1. システム構成
3-2. デジタル回路部の構成例
3-3. !_〇 IIのアナログ回路部の構成例
3-4.
Figure imgf000006_0002
のアナログ回路部の構成例
3-5. 同期開始タイミングの微調整について
3— 6. 才ーディオ信号処理の流れについて
3 _ 7. 第 2実施形態の同期制御の手順
4. 本開示の第 3実施形態 （オーディオ装置の例）
5. 本開示がとることができる構成
[0012] ＜本開示のオーディオ信号同期制御装置及びオーディオ装置、 全般に関する 説明＞
本開示のオーディオ信号同期制御装置及びオーディオ装置にあっては、 通 \¥02020/174943 5 卩（：171?2020/002116
信手段が、 同報通信が可能なバス型トポロジー、 好ましくは、 丨 2 (3バスで ある構成とすることができる。
[0013] 上述した好ましい構成を含む本開示のオーディオ信号同期制御装置及び才 —ディオ装置にあっては、 複数のオーディオデバイスについて、 デバイス共 通の同期用アドレスでの同報通信コマンドを受信した場合、 複数のデバイス で同時に同報通信コマンドの受理を行い、 デバイスの識別情報に基づく所定 のオーディオデバイスのみ八 (3＜応答を行う構成とすることができる。 更に 、 複数の才ーディオデバイスについて、 デバイス制御用アドレスでの同報通 信コマンドを受信した場合、 選択されたオーディオデバイスのみ応答する構 成とすることができる。
[0014] また、 上述した好ましい構成を含む本開示のオーディオ信号同期制御装置 及び才ーディオ装置にあっては、 同期制御部について、 同期用アドレスで同 報通信された場合、 同期リセッ トを開始し、 所定の時間経過後リセッ トを解 除する構成とすることができる。 また、 クロックリセッ ト制御部について、 マスタークロックの周波数が才ーディオデータのサンプリング周波数チ 3の 5 1 2倍の場合、 1 1%, 2 1%, 4 1%, 1 2 8干 3の周波数のパルスクロックを 生成する構成とすることができる。
[0015] また、 上述した好ましい構成を含む本開示のオーディオ信号同期制御装置 及びオーディオ装置にあっては、 オーディオ信号処理部について、 デバイス 制御用アドレス及び同期用アドレスで設定されたレジスタ内容に従って才一 ディオデータを処理する構成とすることができる。
[0016] また、 上述した好ましい構成を含む本開示のオーディオ信号同期制御装置 及び才ーディオ装置にあっては、 才ーディオ信号処理部について、 モノラル の複数チヤンネルのアナログ回路部、 及び、 ステレオのデジタル回路部から 成る構成とすることができる。 そして、 ホストコントローラと複数チヤンネ ルのアナログ回路部とが、 丨 2 (3バスで接続されている構成とすることが好 ましい。
[0017] また、 上述した好ましい構成を含む本開示のオーディオ信号同期制御装置 \¥02020/174943 6 卩（：171?2020/002116
及びオーディオ装置にあっては、 デジタル回路部には、 デジタル用コントロ —ラ （ホストコントローラ） が内蔵されており、 当該デジタル用コントロー ラについて、 丨 2〇バスと異なるインターフエースのホストコントローラで ある構成とすることができる。
[0018] また、 上述した好ましい構成を含む本開示のオーディオ信号同期制御装置 及びオーディオ装置にあっては、 デジタル回路部には、 同期制御を行うため のクロック同期制御部が設けられており、 当該デジタル用コントローラにつ いて、 同期制御を行うための同期開始タイミング信号をクロック同期制御部 に供給する構成とすることができる。 同期開始タイミング信号は、 デジタル 回路部を起点に、 複数チャンネルのアナログ回路部に対して同期開始タイミ ングを伝える信号であることが好ましい。
[0019] また、 上述した好ましい構成を含む本開示のオーディオ信号同期制御装置 及びオーディオ装置にあっては、 クロック同期制御部について、 デジタル用 コントローラから与えられる同期開始タイミング信号に基づいて同期制御を 行う構成とすることができる。
[0020] また、 上述した好ましい構成を含む本開示のオーディオ信号同期制御装置 及び才ーディオ装置にあっては、 クロック同期制御部について、 マスターク ロックの単位で、 同期制御部へ伝える同期開始タイミングを、 コマンド発行 タイミングから遅延させることができる同期開始タイミング微調整部を有す る構成とすることができる。 また、 同期開始タイミング微調整部について、 同期リセッ ト信号の開始タイミングを示すトグル信号を生成し、 同期制御部 へ供給する構成とすることができる。
[0021 ] また、 上述した好ましい構成を含む本開示のオーディオ信号同期制御装置 及びオーディオ装置にあっては、 同期制御部について、 同期開始タイミング 微調整部からのトグル信号を受けて同期リセッ ト信号を生成し、 クロックリ セッ ト制御部へ供給する構成とすることができる。 また、 クロックリセッ ト 制御部について、 あらかじめ設定された期間に亙って同期リセッ トをかけ、 同期リセッ ト解除からクロックの生成を開始する構成とすることができる。 \¥02020/174943 7 卩（：171?2020/002116
[0022] また、 上述した好ましい構成を含む本開示のオーディオ信号同期制御装置 及びオーディオ装置にあっては、 デジタル回路部について、 デジタル用コン トローラによる同期制御コマンドを受けて、 あらかじめ指定した期間に亘っ て同期リセッ トをかけて、 リセッ ト解除タイミングを起点にクロック生成を やり直すことができる構成とすることができる。
[0023] ＜第 1実施形態＞
本開示の第 1実施形態は、 同報通信コマンドによる複数のオーディオデバ イスの同期制御の構成例である。 第 1実施形態に係るオーディオ信号同期制 御装置のシステム構成のブロック図を図 1 に示す。 ここでは、 複数のスレー ブデバイスとして、 左チヤンネル （以下、 「1 -
Figure imgf000009_0001
と記述する） 、 及び、 右チヤンネル （以下、
Figure imgf000009_0002
と記述する） の才ーディオデバイスの場合 を例示するが、 ！_〇 II ,
Figure imgf000009_0003
〇 IIの 2チヤンネルに限られるものではなく、 3 チヤンネル以上の才ーディオデバイスであってもよい。
[0024] [システム構成]
第 1実施形態に係るオーディオ信号同期制御装置 1 〇は、 ホストコントロ —ラ 1 1 と !_〇 IIの才ーディオデバイス 1 2、 及び、 尺。 IIの才ーディオデ バイス 1 3を備える構成となっている。 そして、 ホストコントローラ 1 1 と 複数のスレーブデバイス、 即ち、 ！_〇 の才ーディオデバイス 1 2及 。 のオーディオデバイス 1 3との間は、 既存のバス型ネッ トワークトポロジ - （シリアル通信のバス） の一例である 丨 2〇バス 1 4によって接続されて いる。
[0025] I 2〇バス 1 4は、 ホストコントローラ 1 1 と複数のスレーブデバイスと の間を、
Figure imgf000009_0004
（シリアル · クロック · ライン） ， 3 0八 （シ リアル ·データ · ライン） でパーティーライン状に接続する。 このシステム 構成においては、 ホストコントローラ 1 1が常に権限を持っており、 ホスト コントローラ 1 1が送信するクロックを基準にして、 データ信号が信号線 3 口八上で転送される。
[0026] ここでは、 ホストコントローラ 1 1から！-〇 11 ,
Figure imgf000009_0005
の才ーディオデバ \¥02020/174943 8 卩（：171?2020/002116
イス 1 2, 1 3を制御するための通信手段として、 丨 2（3バスを例示してい るが、 丨 2〇バスに限定されるものではない。 すなわち、 複数のスレーブデ バイスに対し、 同時に同一内容の通報の送信を行う同報通信が可能な通信手 段の一例であるバス型ネッ トワークトポロジーの接続であればよい。
[0027] ホストコントローラ 1 1は、 丨 2〇バス規格のマスタインターフエース （
1 / ） 1 1 1 を搭載している。 また、 ！_〇 ，
Figure imgf000010_0001
の才ーディオデバイ ス 1 2, 1 3は、 後述するように、 丨 2〇バス規格のスレーブインターフエ —ス 1 2 1 , 1 3 1 を搭載している。 そして、 ホストコントローラ 1 1 と !_ 〇 ，
Figure imgf000010_0002
〇 の才ーディオデバイス 1 2, 1 3とは、 丨 2〇バス 1 4によっ て接続される。 丨 2〇バス 1 4の 2本の信号線 3〇 30八は、
Figure imgf000010_0003
オーディオデバイス 1
Figure imgf000010_0004
〇 IIのオーディオデバイス 1 3とで共有して 接続される。
[0028] !_〇 IIのオーディオデバイス 1 2及び 〇 IIのオーディオデバイス 1 3は
、 モノラルの才ーディオ信号を処理するデバイスである。
Figure imgf000010_0005
の才ーディ オデバイス 1 2には、 1_〇 1*1の才ーディオ信号が入力され、
Figure imgf000010_0006
ィオデバイス 1 3には、
Figure imgf000010_0007
〇 の才ーディオ信号が入力される。
[0029] 第 1実施形態に係るオーディオ信号同期制御装置 1 0は、 ホストコントロ —ラ 1 1及び！-〇 ，
Figure imgf000010_0008
の才ーディオデバイス 1 2, 1 3の他に、 クロ ック発振器 1 5を備えている。 クロック発振器 1 5は、 複数のスレーブデバ イス、 即ち、 ！_〇 ，
Figure imgf000010_0009
〇 の才ーディオデバイス 1 2, 1 3に対して同じ 源発振のクロックを生成し、 当該クロックをマスタークロック1\/1〇!_ [＜とし
Figure imgf000010_0010
IIの才ーディオデバイス 1 2, 1 3に供給する。
[0030] 〇 IIの才ーディオデバイス 1 2, 1 3には、 ホストコントロー
Figure imgf000010_0011
デバイス 1 2, 1 3に固有の丨 口に対応した、 異なるスレープアドレスがあ らかじめ設定される。 丨 2〇バス 1 4のスレープアドレスは、 規格上、 7ビ ッ ト又は 1 〇ビッ トである。 ここでは、 才ーディオデバイス 1 2, 1 3のア ドレス設定ピン八 003巳 !_で 7ビッ トのスレープアドレスの下位 1 ビッ ト \¥02020/174943 9 卩（：171?2020/002116
を変更できるようにしている。
[0031 ] そして、 下位 1 ビッ トを 丨 口値としてスレーブデバイスを区別する場合、
I 0 = 0の !_〇 については、 アドレス設定ピンを八 0 0 3巳 !_ = 0 （!_〇 レベル） に電気的に固定し、
Figure imgf000011_0001
アドレス設定 ピンを八0 0 3 E L = ^ （1~1 丨 9 レベル） に電気的に固定する。 これによ り、 ホストコントローラ 1 1から個別にスレーブデバイス、 即ち、 ！_〇 の オーディオデバイス 1
Figure imgf000011_0002
〇 IIのオーディオデバイス 1 3を制御するこ とができる。
[0032] 以下、 ホストコントローラ 1 1から個別にスレーブデバイスを制御するた めのアドレスをデバイス制御用アドレスと呼び、 これらデバイスの丨 口によ らない、 デバイス共通のアドレスを同期用アドレスと呼ぶ。
[0033] スレープアドレスの設定については、 不揮発性メモリにあらかじめ丨 口を 書き込んでおき、 丨 口値とべースアドレスとの和をスレープアドレスとして 通信できるようにしてもよい。
[0034] ホストコントローラ 1 1 とスレーブデバイス （即ち、
Figure imgf000011_0003
の才ーディオ デバイス 1 2及び 〇 IIのオーディオデバイス 1 3） との間の通信手段であ る I 2〇バス 1 4は、 次の 2つのアドレス （3） , （b） を持つ。
（a） スレーブデバイスの丨 口に対応して別々に設定されるデバイス制御用 アドレス
（13） スレーブデバイスの丨 口に依らずデバイス共通の同期用アドレス
[0035] [ !_〇 1*1のオーディオデバイスの構成例]
Figure imgf000011_0004
、 異なる 丨 口を持つだけで、 構成は同じである。 従って、 以下では、
Figure imgf000011_0005
のオーディオデバイス 1 2の構成について詳細に説明する。
[0036] !_〇 IIの才ーディオデバイス 1 2は、 丨 2〇スレーブインターフエース 1
2 1、 同期制御部 1 2 2、 クロックリセッ ト制御部 1 2 3、 及び、 オーディ 才信号処理部 1 2 4を有する構成となっている。
[0037] 丨 2〇スレーブインターフエース \¥02020/174943 10 卩（：171?2020/002116
I 2〇スレーブインターフェース 1 2 1は、 ホストコントローラ 1 1から I 2〇バス 1 4で送信されたデータが、 デバイス制御用アドレスであるか、 デバイス共通の同期用アドレスであるかを識別する。 そして、 丨 2〇スレー ブインターフェース 1 2 1は、 同期用アドレスでの同報通信コマンドの場合 、 デバイスの I 口 （識別情報） に基づく所定のオーディオデバイス、 具体的 には、 丨 0 = 0の !_〇 IIの才ーディオデバイス 1 2のみが八〇[＜応答を行い 、 丨 口 = 0以外のデバイスは八〇[＜応答を行わないようにしている。 すなわ ち、 ホストコントローラ 1 1から同期用コマンドが複数のスレーブデバイス 宛てに同報通信されても、 同時に複数のスレーブデ/《イスが八（3＜応答しな いようにしている。 これにより、 複数のスレーブデバイスが同時に応答する ことによる不要な電力消費を無くすことができるため、 システム全体の消費 電力の増加を抑えることができる。
[0038] I 2〇スレーブインターフェース 1 2 1及び同期制御部 1 2 2の詳細につ いて図 2を用いて説明する。 丨 2〇スレーブインターフェース 1 2 1 には、 例えば、 1段のフリップフロップ „から成る同期制御用の同期開始タイミ ングレジスタ 1 2 1 1が用意されている。 丨 2〇スレーブインターフェース 1 2 1 には更に、 図示を省略するが、 リセッ ト時間設定レジスタ等も用意さ れている。 同期制御部 1 2 2には、 例えば、 2段のフリップフロップ 21 , 22から成る非同期乗り換えレジスタ 1 2 2 1、 及び、 1段のフリップフロ ップ 23から成るエッジ検出部 1 2 2 2が用意されている。 同期制御部 1 2 2には更に、 図示を省略するが、 リセッ ト時間計測用の同期リセッ トタイマ —等も用意されている。 ホストコントローラ 1 1からスレープアドレスとし て同期用アドレスを使って、 1バイ ト目のスレープアドレスの後の 2バイ ト 目で同期開始タイミングレジスタ 1 2 1 1のアドレスを指定し、 3バイ ト目 でライ トデータ （0ビッ ト目にアサインされていれば、 0 x 0 1） を同報通 信する。 これにより、 2つの才ーディオデバイス 1 2 , 1 3へ同じタイミン グで同期開始を命令することができる。 同期開始タイミングレジスタ 1 2 1 1は、 0 X 0 1 をライ トする度にレベルが 0から 1、 又は、 1から 0へトグ \¥02020/174943 11 卩（：171?2020/002116
ルする同期開始タイミング信号を同期制御部 1 22へ出力する。 以下では、 この同期開始タイミング信号を同期開始コマンドと呼ぶ場合がある。
[0039] 同期開始コマンドにより、 同期開始タイミング信号が丨 2〇スレーブイン ターフェース 1 2 1から同期制御部 1 22へ配信される。 前段の丨 2(3スレ —ブインターフェース 1 2 1は、 丨 2〇バス 1 4の 3〇!_クロックドメイン 、 同期制御部 1 22以降はマスタークロックドメインで動作しているため、 非同期クロック乗り換えが必要である。
[0040] 同期制御コマンドの非同期クロック乗り換えについて、 図 3を参照して説 明する。 ここでは、 マスタークロック 1\/1〇 !_ は、 サンプリング周波数 48 1＜ 1~12の5 1 2倍の24.
Figure imgf000013_0001
1 2〇バス 1 4は、 33 一〇1
〇〇! øの 400
Figure imgf000013_0002
を一例として示している。
[0041] 丨 2 (3バスの規格によれば、 3(3 !_クロックの立ち上がり時間は最小 20 门 3 ~最大 300门 3となっており、 2つのスレーブデバイス、 即ち、 ！_〇 IIのオーディオデバイス 1 2及び 〇 IIのオーディオデバイス 1 3の非同期 乗り換えタイミングが立ち上がりセンスポイントの違いでずれるとしても、 最大 300 n 3の半分程度でマスタークロック 1\/1〇 !_＜の周期約 40 n 3の 4クロックである。 これはサンプリング周波数 I1 3の 1 28倍の 1 281%であ り、 マスタークロック 1\/1〇
Figure imgf000013_0003
の 4分周の 1 281%で処理を行う、 後述する 才ーディオ信号処理部 1 24と同じである。
[0042] 実際は、 丨 2(3バス 1 4の信号線 30 と信号線 3(31_の立ち上がり時間 は、 プルアップ抵抗の調整で 1 00
Figure imgf000013_0004
3以内にできる。 従って、 同期開始夕 イミング信号は、 1 0 n 3~50 n 3程度のずれとなり、 非同期乗り換え後 、 マスタークロック 1\/1〇 !_ [＜で 1〜 2クロック程度と推定される。 尚、 才一 ディオ信号処理部 1 24は、 マスタークロック
Figure imgf000013_0005
分周の 1 281% で処理を行うため、 半サイクル程度に収めることができる。
[0043] 図 1のブロック図の説明に戻る。
[0044] -同期制御部
同期制御部 1 22は、 マスタークロック
Figure imgf000013_0006
への非同期乗り換え後の \¥02020/174943 12 卩（：171?2020/002116
同期開始タイミングで同期リセッ トを開始し、 あらかじめ設定された時間に 亙ってリセッ トをかける同期リセッ ト信号をクロックリセッ ト制御部 1 2 3 へ配信し、 クロック生成をリセッ トする。 また、 同期制御部 1 2 2は、 同期 開始タイミングレジスタ 1 2 1 1 に 1 をライ トされた場合 （以下、 このこと を 「同期開始コマンド」 と呼ぶ） 、 マスタークロック 1\/1〇
Figure imgf000014_0001
への非同期乗 り換え、 及び、 エッジ検出後の同期開始タイミングで同期リセッ トを開始し 、 タイマーで所定の時間カウント後にリセッ トを解除する同期リセッ ト信号 をクロックリセッ ト制御部 1 2 3へ配信し、 クロック生成をリセッ トする。
[0045] クロックリセッ ト制御部
クロックリセッ ト制御部 1 2 3は、 同期制御部 1 2 2が生成した同期リセ ッ ト信号に応答して、 デバイス内部のクロックやタイミング信号を生成する 。 例えば、 マスタークロック 1\/1〇
Figure imgf000014_0002
の周波数が才ーディオデータのサンプ リング周波数 の 5 1 2倍 （以下、 「5 1 2 」 と記述する） の場合、 クロ ックリセッ ト制御部 1 2 3は、 1 干 2干 4干 1 2 8 等の周波数の パルスクロックを生成する。 1 2 8チ 3のパルスクロックは 4つの位相状態が あり、 これを揃えるために、 クロックリセッ ト制御部 1 2 3は、 同期リセッ 卜解除タイミングを起点に、 全ての周波数のクロックを生成する仕組みとな っている。
[0046] クロックリセッ ト制御部 1 2 3は、
Figure imgf000014_0003
に対して 4つの位相状態をもつ 1 2 8干 3のクロックパルスを同じか 1 クロッ クずれで開始させることができる。 1 2 8干 3の 1 クロックずれは許容される が、 生成されたクロックをモニターしてずれを検出する手段を追加して、 ず れを検出した場合に再び同期開始コマンドを送信して同期をかけ直すことが できる。
[0047] オーディオ信号処理部
オーディオ信号処理部 1 2 4は、 /〇 （アナログ/デジタル） 制御部 1 2 4 1、 デジタル信号処理部 1 2 4 2、 及び、 〇/ （デジタル/アナログ ） 制御部 1 2 4 3によつて構成されており、 クロックリセッ ト制御部 1 2 3 \¥02020/174943 13 卩（：171?2020/002116
で生成されたクロックやタイミング信号に従って、 オーディオ信号の処理を 行ぅ。
[0048] 具体的には、 八/〇制御部 1 2 4 1は、 外部から入力されるアナログの才 —ディオ信号をデジタルのオーディオデータに変換する制御を行う。 デジタ ル信号処理部 1 2 4 2は、 / 0制御部 1 2 4 1で / 0変換されたオーデ ィオデータ、 又は、 外部から直接入力されるオーディオデータに対して所定 の信号処理を施す。 例えば、 オーディオ信号処理部 1 2 4は、 I 2 (3バス 1 4のデバイス制御用アドレス、 及び、 デバイス共通の同期用アドレスで設定 されたボリユーム等のレジスタ内容に従って才ーディオデータを処理する。 口 / 制御部 1 2 4 3は、 デジタル信号処理部 1 2 4 2で信号処理された才 —ディオデータを〇/八変換する制御を行い、 アナログのオーディオ信号を デバイス外部へ出力する。
[0049] [ [¾〇 1*1のオーディオデバイスの構成例]
IIの才ーディオデバイス 1 3も、 ！_〇 IIの才ーディオデバイス 1 2と 同じ構成となっている。 すなわち、
Figure imgf000015_0001
〇 の才ーディオデバイス 1 3は、 I 2〇スレーブインターフエース 1 3 1、 同期制御部 1 3 2、 クロックリセッ 卜制御部 1 3 3、 及び、 オーディオ信号処理部 1 3 4を有する構成となって いる。 また、 オーディオ信号処理部 1 3 4も、 オーディオ信号処理部 1 2 4 と同様に、 /〇制御部 1 3 4 1、 デジタル信号処理部 1 3 4 2、 及び、 0 /八制御部 1 3 4 3によって構成されている。
[0050] 上記のように、 ！_〇 IIの才ーディオデバイス 1 2と
Figure imgf000015_0002
〇 IIの才ーディオデ バイス 1 3とは、 異なる 丨 口を持つだけで、 内部構成は同じである。 ！_〇 のオーディオデバイス 1 2と
Figure imgf000015_0003
〇 IIのオーディオデバイス 1 3とで異なる値 を設定したい場合は、 デバイス制御用アドレスでレジスタ設定し、 ブロック のイネーブル、 ボリユーム等について！-〇 II ,
Figure imgf000015_0004
〇 II同時に同じ値を設定し たい場合は、 同期用アドレスでレジスタ設定を行うことで 2つの才ーディオ デバイス 1 2 , 1 3に同時に同じ値を設定することが可能となる。
[0051 ] 上述したように、 第 1実施形態に係るオーディオ信号同期制御装置 1 0で \¥02020/174943 14 卩（：171?2020/002116
は、 ホストコントローラ 1 1から複数の才ーディオデバイス、 本例では、 ！_ 〇 IIの才ーディオデバイス 1 2 , 1 3に対して同期用アドレスを使 って同報通信が行われるようになっている。 これにより、
Figure imgf000016_0001
の 才ーディオデバイス 1 2 , 1 3が同じタイミングで同期リセッ トがかけられ るため、 オーディオデータの同期が達成される。 また、 デバイス共通の同期 用アドレスでの同期リセッ トだけでなく通常のレジスタ設定もできるように なっている。 これにより、 ！_〇 IIの才ーディオデバイス 1
Figure imgf000016_0002
〇 IIの才 —ディオデバイス 1 3で同時にボリューム制御が可能となる。
[0052] 従って、 第 1実施形態に係るオーディオ信号同期制御装置 1 0によれば、 同期用の外部割込み信号を追加することなく、 既存のバス型ネッ トワークト ポロジーのままで、 複数の才ーディオデバイスを同期制御することができる 。 これにより、 モノラルの才ーディオデバイスを複数のスレーブデバイスと して接続して、 ステレオやマルチチヤンネルでも利用できるようにすること ができる。
[0053] [第 1実施形態の同期制御の手順]
第 1実施形態に係るオーディオ信号同期制御装置 1 〇における同期制御の 手順の一例について、 図 4のフローチヤートを用いて説明する。 この同期制 御は、 ホストコントローラ 1 1 による制御、 より具体的には、 ホストコント 口ーラ 1 1 を構成するプロセッサ （〇 11） による制御の下に、 同期制御部 1 2 2及び同期制御部 1 3 2で実行される。
[0054] 電源投入により、 ホストコントローラ 1 1は、 非同期のパワーオンリセッ 卜で、 ！_〇 IIの才ーディオデバイス 1 2及び 〇 IIの才ーディオデバイス 1 3を起動し （ステップ 3 1 1） 、 次いで、 各デバイス 1 2 , 1 3のアナログ 部、 主にデジタルロジックと関係ない電源関連のアナログ部の初期設定を行 う （ステップ 3 1 2） 。
[0055] 次に、 ホストコントローラ 1 1は、 マスタークロック 1\/1〇
Figure imgf000016_0003
の入カイネ —ブルで、 クロック発振器 1 5で生成されたマスタークロック 1\/1〇 !_ [＜を !_ 〇 IIの才ーディオデバイス 1 2に入力させる （ステップ 3 1 3） 。 〇 IIの \¥02020/174943 15 卩（：171?2020/002116
才ーディオデバイス 1 3には、 ！_〇 IIの才ーディオデバイス 1 2の発振クロ ックを入力させる。 これにより、 同じ源発振のマスタークロック
Figure imgf000017_0001
が 、 ！_〇 IIの才ーディオデバイス 1 2及 。 IIの才ーディオデバイス 1 3の 双方に入力されることになる。
[0056] 但し、 クロックリセッ ト回路の動作開始が、 ！_〇 の才ーディオデバイス
1 2と
Figure imgf000017_0002
〇 IIの才ーディオデバイス 1 3とで異なるため、 クロックリセッ ト 制御部 1 2 3 , 1 3 3の内部カウンタの値は、 ！_〇 IIのオーディオデバイス 1 2と
Figure imgf000017_0003
〇 IIの才ーディオデバイス 1 3では異なる値となっている。 従って 、 このままパルスクロックをイネーブルにしても、 才ーディオデータは、 ！_
Figure imgf000017_0004
IIの才ーディオデバイス 1 3とで周期 が同じで、 ずれた位相のタイミングで処理される可能性が高く、 同期が必要 な状態になっている。
[0057] 次に、 ホストコントローラ 1 1は、 ！_〇 IIのオーディオデバイス 1 2及び 〇 のオーディオデバイス 1 3に対して、 同期リセッ ト時間の設定を行う （ステップ 3 1 4） 。 具体的には、 ホストコントローラ 1 1は、 パルスクロ ックの最も周期の長いクロック、 例えばサンプリング周波数チ 3の周期の 1 6 倍のクロック周期を同期リセッ ト時間としてあらかじめレジスタで設定する
[0058] 次に、 ホストコントローラ 1 1は、 ！_〇 IIのオーディオデバイス 1 2及び 〇 IIの才ーディオデバイス 1 3に対して、 同期用アドレスで同期開始コマ ンドを発行する （ステップ 3 1 5） 。 この同期開始コマンドの発行により、
!_〇 のオーディオデバイス 1 2の同期制御部 1 2 2、 及び、
Figure imgf000017_0005
のオー ディオデバイス 1 3の同期制御部 1 3 3では、 同じタイミングで同期リセッ 卜が開始される。
[0059] 次に、 ホストコントローラ 1 1は、 ステップ 3 1 4で設定した同期リセッ 卜時間に亙って、 同期リセッ トをクロックリセッ ト制御部 1 2 3及びクロッ クリセッ ト制御部 1 3 3へ配信する （ステップ 3 1 6） 。 この同期リセッ ト の配信により、 ！_〇 のオーディオデバイス 1 2及び 〇 のオーディオデ バイス 1 3では同じタイミングでリセッ トが解除され、 L c hの才ーディオ デバイス 1 2及び R c hのオーディオデバイス 1 3の同期がとられ、 同期制 御が完了する （ステップ S 1 7） 。
[0060] [第 1実施形態の応用例]
以上説明した第 1実施形態では、 アドレス設定ピン A D D S E Lを 1つと し、 2つのスレーブデバイス （即ち、 2チヤンネルの才ーディオデバイス） に対して異なる 丨 Dを付与する場合を例に挙げて説明したが、 これに限られ るものではない。
[0061] 以下に、 アドレス設定ピン A D D S E Lを 2つ以上とし、 3つ以上のスレ —ブデバイスに対して異なる 丨 Dを付与する場合について、 第 1実施形態の 応用例として説明する。 アドレス設定ピン A D D S E Lを 2つ以上とするこ とで、 3チヤンネル以上のオーディオデバイスに対して異なる 丨 Dを付与し 、 デバイス制御用アドレスについても 丨 D毎に異なるアドレスを付与するこ とができる。
[0062] 図 5は、 第 1実施形態の応用例に係るオーディオ信号同期制御装置のシス テム構成を示すブロック図である。 ここでは、 丨 2 Cバス規格のマスタイン ターフェース （丨 /F） 1 1 1 に対し、 N+ 1個のスレーブデバイス （即ち 、 才ーディオデバイス） の丨 2 Cバス規格のスレーブインターフェース 1 2 1 0~ 1 2 1 Nが接続されたシステム構成を例示している。 図 5に記載の式 （I D=0 && I2C. add=common | | I2C. add=base+ID） において、 | | は論理〇 R を表しており、 デバイス共通の同期用アドレス （c ommo n） のときは、
I D = 0のスレーブデ/《イスのみ応答という意味である。
[0063] 上記のシステム構成の才ーディオ信号同期制御装置では、 スレーブデバイ スに固有の丨 Dに対応するスレープアドレスが、 デバイス共通の同期用アド レス （図 5では、 c ommo n） の場合は、 丨 D = 0のスレーブデバイスの み S DA o u tが有効となり、 丨 D = 0以外のスレーブデバイスの S D A o u tが無効となる。 また、 スレープアドレスが、 個別にスレーブデバイス を制御するためのデバイス制御用アドレス （図 5では、 b a s e+ I D） の \¥02020/174943 17 卩（：171?2020/002116
場合は、 選択されたスレーブデバイスのみ 3〇八 〇リ 1:が有効となる。
[0064] ＜第 2実施形態＞
才ーディオの分野において、 才ーディオ信号のハイレゾ （ハイレゾリユー シヨン） 化、 ノイズキャンセリング、 無線通信機能等により、 デジタル信号 処理部について、 プロセッサを内蔵できる高い集積度と動作周波数、 低消費 電力のための最先端のプロセスを使う要求が高い。 一方、 八/〇制御部、 0 /八制御部等のアナログ部は、 低ノイズ、 コストの観点から、 実績のある古 いプロセスの要求が高いため、 別デバイスや別チップ （同ーパッケージ内） で構成する場合がある。
[0065] このような構成にも対応できるように、 本開示の第 2実施形態では、 丨 2 〇バスと異なるホストインターフェースを有するデバイスとの間で、 安定し たデータ通信のための同期用のタイミング信号 （以下、 「同期開始タイミン グ信号 3丫!\1（3」 と記述する） 、 及び、 同期開始タイミングの微調整機能を 追加することにより、 複数のオーディオデバイスの同期制御を実現する。
[0066] すなわち、 本開示の第 2実施形態は、 オーディオ信号処理部を、 モノラル の複数チャンネルのアナログ回路部、 及び、 ステレオのデジタル回路部に分 離したシステム構成で、 同期制御を実現する例である。 尚、 アナログ回路部 は、 主にアナログ回路部から成るが、 当該アナログ回路部には、 インターフ ェース （丨 / ） 等でデジタルロジック部が搭載されている。
[0067] [システム構成]
第 2実施形態に係るオーディオ信号同期制御装置のシステム構成のブロッ ク図を図 6に示す。 ここでは、 複数チヤンネルとして、
Figure imgf000019_0001
の 2 チャンネルの場合を例示するが、 ！_〇 II ,
Figure imgf000019_0002
〇 IIの 2チャンネルに限られる ものではなく、 3チヤンネル以上であってもよい。
[0068] 第 2実施形態に係るオーディオ信号同期制御装置 2 0は、 I 2（3バス規格 のホストコントローラ 2 1、
Figure imgf000019_0003
〇 IIのモノラルのアナログ回路部 2 2 , 2 3、 クロック発振器 2 5、 及び、 ステレオのデジタル回路部 2 6を備 える構成となっている。 換言すれば、 第 2実施形態に係るオーディオ信号同 \¥02020/174943 18 卩（：171?2020/002116
期制御装置 2 0は、 オーディオ信号処理部を、 モノラルのアナログ回路部 2 2 , 2 3、 及び、 ステレオのデジタル回路部 2 6に分離した構成となってい る。 そして、 丨 2〇バス規格のホストコントローラ 2 1 と 1_〇 II ,
Figure imgf000020_0001
アナログ回路部 2 2 , 2 3とは、 丨 2〇バス 2 4によって接続されている。
[0069] クロック発振器 2 5は、 ！_〇 ，
Figure imgf000020_0002
〇 のアナログ回路部 2 2 , 2 3及び ステレオのデジタル回路部 2 6に対して同じ源発振のクロックを生成し、 当 該クロックをマスタークロック
Figure imgf000020_0003
, のアナログ回 路部 2 2 , 2 3及びステレオのデジタル回路部 2 6に供給する。 マスターク ロック 1\/1〇 1_ は、 例えば
Figure imgf000020_0004
[0070] [デジタル回路部の構成例]
デジタル回路部 2 6は、 ホストコントローラ 2 6 1、 クロック通倍/分周 部 2 6 2、 クロック同期制御部 2 6 3、 ！_〇 のデジタル信号処理部 2 6 4 、 及び、
Figure imgf000020_0005
〇 IIのデジタル信号処理部 2 6 5を有する構成となっている。
[0071 ] ホストコントローラ
デジタル回路部 2 6に内蔵のデジタル用ホストコントローラ 2 6 1 （以下 、 単に 「ホストコントローラ 2 6 1」 と記述する） は、 丨 2〇バス 2 4と異 なるインターフェースのホストコントローラである。 従って、 ホストコント 口ーラ 2 6 1 を内蔵するデジタル回路部 2 6は、 第 1実施形態の場合のよう に、 丨 2（3バスで同報通信の同期開始タイミングのコマンドを発行して同期 を取ることができない。 ホストコントローラ 2 6 1 としては、 例えば、 八[¾
Figure imgf000020_0006
〇 II等を例示することができる。
[0072] ホストコントローラ 2 6 1は、 内蔵する同期開始制御レジスタ （図示せず ） への書き込みによる同期開始コマンドの発行により、 同期制御を行うため の同期開始タイミング信号 3丫 1\!〇を出力し、 クロック同期制御部 2 6 3に 与える。 同期開始タイミング信号 3丫 N（3は、 マスタークロック 1\/1〇 !_ に 同期した立ち上がりエッジの信号で、 デジタル回路部 2 6の外部へも出力さ れ、 ！_〇 のアナログ回路部 2 2及び 〇 のアナログ回路部 2 3に供給さ れる。 [0073] 同期開始タイミング信号 SYNCは、 デジタル回路部を起点に、 複数チヤ ンネルのアナログ回路部に対して同期開始タイミングを伝える専用の信号で ある。 同期開始タイミング信号 SYNCについては、 デバイス間の外部信号 のため、 デバイス合成時に推定できるデバイス内部の遅延と異なり、 丨 /〇 ピンや配線による大きな遅延やグリッチが付加される可能性があることを考 慮する必要がある。
[0074] 尚、 本例では、 ホストコントローラ 26 1 について、 デジタル回路部 26 に内蔵した構成としているが、 デジタル回路部 26に内蔵する構成に限られ るものではない。 但し、 システム全体の小型化の観点からすると、 ホストコ ントローラ 26 1 をデジタル回路部 26の外部に設ける構成よりも、 内蔵す る構成の方が好ましい。
[0075] クロック通倍/分周部
クロック通倍/分周部 262は、 例えば P L L （Phase Locked Loop） 回路 から成り、 ホストコントローラ 26 1 を高い周波数で動作させることができ る。 但し、 通倍されたクロックを分周してアナログ回路部 22, 23と同じ 周波数に合わせても、 別の回路部であるアナログ回路部 22やアナログ回路 部 23とは位相が揃わないため、 位相を調整する仕組みが必要である。
[0076] クロック同期制御部
クロック同期制御部 263は、 同期開始タイミング微調整部 263 1、 同 期制御部 2632、 クロックバッファ 0N/0 F F制御部 2633、 及び、 クロックリセッ ト制御部 2634を有しており、 ホストコントローラ 26 1 から与えられる同期開始タイミング信号 S Y N Cに基づいて同期制御を行う
[0077] 同期開始タイミング微調整部 263 1は、 マスタークロック MCL K （本 例では、 周波数が 32MH z、 周期が 3 1. 25 n s） の単位で、 同期制御 部 2632へ伝える同期開始タイミングを、 コマンド発行タイミングから遅 延させることができる。 同期開始タイミング微調整部 263 1は、 同期リセ ッ ト信号 （パルス） の開始タイミングを示すトグル信号を生成し、 同期制御 \¥02020/174943 20 卩（：171?2020/002116
部 2 6 3 2へ供給する。
[0078] 同期制御部 2 6 3 2は、 同期開始タイミング微調整部 2 6 3 1からのトグ ル信号を受けて同期リセッ ト信号を生成し、 クロックリセッ ト制御部 2 6 3 4へ供給する。 クロックリセッ ト制御部 2 6 3 4には、 クロック通倍/分周 部 2 6 2を経由したマスタークロック1\/1〇 !_＜が、 クロックバッファ〇 1\1 / 〇 制御部 2 6 3 3を経て供給される。
[0079] クロックバッファ〇1\! /〇 制御部 2 6 3 3は、 クロックイネーブラー ともいわれる回路部であって、 オーディオ信号処理が不要な場合は、 マスタ —クロック 1\/1〇 !_＜の供給を停止させる機能をもつクロックバッファである 。 このクロックバッファが持つ機能により、 マスタークロック 1\/1〇
Figure imgf000022_0001
給を選択的に停止させることで、 低消費電力化を図ることができる。
[0080] クロックリセッ ト制御部 2 6 3 4は、 才ーディオ信号を処理する !_〇 の デジタル信号処理部 2 6 4及び 〇 のデジタル信号処理部 2 6 5へ供給す るクロック及びリセッ ト信号を生成する。 図 6では図示を省略しているが、 クロックリセッ ト制御部 2 6 3 4は、 デジタル信号処理部 2 6 4 , 2 6 5に 対して、 例えば、 マスタークロック 1\/1〇
Figure imgf000022_0002
2、 即ち、 サンプリ ング周波数干 3 （= 6 2 .
Figure imgf000022_0003
の 5 1 2倍の5 1 2 i^を 1 / 4の8 M H åの周期に間引いたパルスクロックを供給する。
[0081 ] クロックリセッ ト制御部 2 6 3 4は、 レジスタ （図示せず） であらかじめ 設定された期間に亙って同期リセッ トをかけて、 同期リセッ ト解除から、 分 周されたパルスクロックを含む全てのクロックの生成を開始するようになっ ている。 クロックリセッ ト制御部 2 6 3 4には、 同期制御部 2 6 3 2から同 期リセッ ト信号が供給される。 同期制御部 2 6 3 2及びクロックリセッ ト制 御部 2 6 3 4の構成は、 基本的に、 第 1実施形態の同期制御部 1 2 2及びク ロックリセッ ト制御部 1 2 3の構成と同様である。
[0082] デジタル回路部 2 6は、 ホストコントローラ 2 6 1 による同期制御コマン ドを受けて、 クロック同期制御部 2 6 3の同期開始タイミング微調整部 2 6 3 1、 同期制御部 2 6 3 2、 及び、 クロックリセッ ト制御部 2 6 3 4によっ \¥02020/174943 21 卩（：171?2020/002116
て、 あらかじめ指定した期間に亙って同期リセッ トをかけて、 リセッ ト解除 タイミングを起点に全てのクロック生成をやり直すことができる。 同期開始 タイミング微調整部 2 6 3 1 によって同期開始タイミングを微調整できる点 が第 1実施形態と異なる。
[0083] [ !_〇 のアナログ回路部の構成例]
第 2実施形態では、 ホストコントローラ 2 6 1から出力される同期開始夕 イミング信号 3丫 1\1〇で同期制御を行うため、 ！_〇 のアナログ回路部 2 2 については、 第 1実施形態における同期用のスレープアドレスのコマンドを デコードする特別な丨 2〇スレーブインターフエース 1 2 1 を持たなくても よい。 但し、 図 6では図示が省略されているが、 通常の丨 2〇スレーブイン 夕ーフエースは必要である。
[0084] !_〇 のアナログ回路部 2 2では、 デジタル回路部 2 6から与えられる同 期開始タイミング信号 3丫!\1（3に同期して、 具体的には、 同期開始タイミン グ信号 3丫 1\1〇の立ち上がりエッジを検出して同期制御が行われる。 同期開 始タイミング信号 3丫 1\1（3は、 デジタル回路部 2 6内の同期制御コマンドに より出力される信号である。
[0085] !_〇 のアナログ回路部 2 2は、 アナログ部 2 2 1の他、 ロジック部 2 2
2を内蔵している。 アナログ部 2 2 1は、 才ーディオ信号を処理する八〇〇 （アナログーデジタル変換器） 2 2 1 1及び〇八〇 （デジタルーアナログ変 換器） 2 2 1 2のアナログ回路から構成されている。 八0〇2 2 1 1 には、
!_〇 のアナログオーディオ信号が入力され、 0八〇 2 2 1 2からは、 ！_〇 のアナログオーディオ信号が出力される。
[0086] ロジック部 2 2 2は、 クロック同期制御部 2 2 2 1、 八 / 0制御部 2 2 2
2、 及び、 口/八制御部 2 2 2 3から構成されている。 図 6では、 クロック 同期制御部 2 2 2 1の内部の構成の詳細については図示を省略しているが、 基本的に、 デジタル回路部 2 6のクロック同期制御部 2 6 3と同じ構成とな っている。 すなわち、 クロック同期制御部 2 2 2 1は、 同期開始タイミング 微調整部、 同期制御部、 クロックバッファ〇!\1 /〇 制御部、 及び、 クロ \¥02020/174943 22 卩（：171?2020/002116
ックリセッ ト制御部を内部にもち、 同期リセッ トをかけてリセッ ト解除タイ ミングを起点に全てのクロック生成をやり直すことができる。
[0087] [ [¾〇 のアナログ回路部の構成例]
〇 のアナログ回路部 2 3についても、 1_〇 のアナログ回路部 2 2と 同様に、 第 1実施形態における同期用のスレープアドレスのコマンドをデコ —ドする特別な丨 2〇スレーブインターフエース 1 3 1 を持たなくてもよい が、 通常の丨 2〇スレーブインターフエースは必要である。 また、
Figure imgf000024_0001
アナログ回路部 2 3でも、 ！_〇 のアナログ回路部 2 2と同様に、 デジタル 回路部 2 6から与えられる同期開始タイミング信号 3丫1\1（3の立ち上がりエ ッジを検出して同期制御が行われる。
[0088] 〇 のアナログ回路部 2 3は、 1_〇 のアナログ回路部 2 2と同様の構 成となっている。 すなわち、
Figure imgf000024_0002
アナログ部 2 3 1の他、 ロジック部 2 3 2を内蔵している。 そして、 アナログ部 2 3 1は 、 八0〇2 3 1 1及び口八〇 2 3 1 2のアナログ回路から構成され、 ロジッ ク部 2 3 2は、 クロック同期制御部 2 3 2 1、 / 0制御部2 3 2 2、 及び 、 口/八制御部 2 3 2 3から構成されている。 クロック同期制御部 2 3 2 1 は、 デジタル回路部 2 6のクロック同期制御部 2 6 3と同様に、 同期開始夕 イミング微調整部、 同期制御部、 クロックバッファ〇1\1 /〇 制御部、 及 び、 クロックリセッ ト制御部を内部にもち、 同期リセッ トをかけてリセッ ト 解除タイミングを起点に全てのクロック生成をやり直すことができる。
[0089] [同期開始タイミングの微調整について]
上記の構成の第 2実施形態に係るオーディオ信号同期制御装置 2 0では、 デジタル回路部 2 6内の同期開始タイミング微調整部 2 6 3 1、 及び、 し。 II， 〇 IIのアナログ回路部 2 2 , 2 3内の同期開始タイミング微調整部 （ 図示せず） の遅延量を調整することができる。 そして、 この遅延量の調整に より、 デバイス間のデータ通信の安定化を図ることができるとともに、 ！_〇 II , 〇 IIの才ーディオデータの同期制御を行うことができる。
[0090] 例えば、 才ーディオデータのサンプリングクロックの周波数が 6 2 . 5 1< H z （周期： 1 6 M S） で、 マスタークロック MC L Kの周波数がサンプリ ング周波数 f sの 5 1 2倍の 32MH z （周期： 3 1. 25 n s） であるシス テムにおいて、 マスタークロック MCL Kの 1 /4の 1 28 f s （周期： 1 2 5 n s） で処理される。 アナログ回路部の複数のチヤンネル （本例では、 L c h, R c hの 2チヤンネル） でサンプリング周期以上ずれないこと、 及び 、 アナログ回路部 22, 23とデジタル回路部 26との間でセッ トアップ - ホールド条件を満たして、 安定して通信が実行されることが重要である。
[0091] 以下に、 同期開始タイミングの微調整について、 図 7のタイミングダイア グラムを用いて具体的に説明する。 図 7のタイミングダイアグラムにおいて 、 一点鎖線よりも上段には、 デジタル回路部 26の同期開始コマンドの発行 及び同期開始タイミング信号 S Y N Cの出力のタイミングを示し、 一点鎖線 よりも下段には、 L c h, R c hのアナログ回路部 22, 23の同期開始夕 イミング信号 S Y N Cの入力から同期開始タイミングの微調整のタイミング を示している。
[0092] デジタル回路部 26において、 クロック通倍/分周部 262の P L L回路 等で遅延が付加された同期開始タイミング信号 S Y N Cに対し、 アナログ回 路部 22, 23のロジック部 222, 232へは、 クロックバッファで小さ な遅延が付加された同期開始タイミング信号 S Y N Cが入力される。 同期開 始タイミング信号 S Y N Cを生成するマスタークロック MC L Kの周波数に ついては、 一例として、 32MH z （周期： 3 1. 25 n s） としている。
[0093] ここでは、 デジタル回路部 26内、 及び、 アナログ回路部 22, 23内の 同期開始タイミング信号 SYNCを SYNC （c r e a t e） とし、 立ち上 がり及び立ち下がりの各エッジに位相を示す番号 （1） , （2） , （3） , を付与している。 才ーディオ信号処理のクロック周波数がマスターク ロック MCL Kの 1 /4の 8MH zとすると、 クロックの立ち上がりの位相 が （1） , （3） , （5） , （7） の 4つ存在する。
[0094] デジタル回路部 26のホストコントローラ 26 1から同期開始コマンドの 立ち上がりエッジ信号が入力される。 デジタル回路部 26では、 エッジ検出 \¥02020/174943 24 卩（：171?2020/002116
と 2段フリップフロップによる非同期乗り換えで 3段フリップフロップ （ 3 段 / ） のラッチを行う。 同時に、 同期開始コマンドのタイミング信号を 同期開始タイミング信号 3丫 N（3としてアナログ回路部 2 2 , 2 3へ出力す る。
[0095] アナログ回路部 2 2 , 2 3では、 非同期の同期開始タイミング信号 3丫 〇について、 エッジ検出と非同期乗り換えの 3段フリップフロップ （3段 / ） のラッチを行う。 デジタル回路部 2 6の同期開始コマンドは、
Figure imgf000026_0001
＜同期のため、 非同期乗り換えは不要であるが、 回路流用の観点でアナログ 回路部 2 2 , 2 3と同じ 3段フリップフロップとしている。
[0096] 例えば、 デジタル回路部 2 6は、 微調整値 3丫1\1〇_
Figure imgf000026_0002
を 0 （ 丨 巳 0巳 1_八丫 = 0と図示） とすると、 同期開始タイミングは同 期開始タイミング信号 3丫1\1〇
Figure imgf000026_0003
の位相 （7） になっている 。 簡単のため同期リセッ ト区間を省略しているが、 同期リセッ ト時間はオー ディオ信号処理クロックであるマスタークロック 1\/1〇 1_ の 1 / 4の周波数 の単位のため、 リセッ ト解除タイミングのクロックの位相は同じ位相 （7） となる。
[0097] アナログ回路部 2 2 , 2 3では、 同期開始タイミング信号 3丫 N（3の配線 遅延による差を図示している。 この例では、 同期開始タイミング信号 3丫 〇の到達が遅い !_〇 の微調整値 3丫 N（3 I º 0巳 !_八丫を 1 とし、 の微調整値 3丫 N（3 I 巳 0巳 !_八丫を 2として、 オーディオ信 号処理のクロックの位相を位相 （3） としている。
[0098] この同期開始タイミングの微調整機能によって、 ！_〇 と
Figure imgf000026_0004
の位相ず れについて、 同期開始タイミング信号 3丫 1\!〇を生成しているマスタークロ
Figure imgf000026_0005
の周期の単位で微調整が可能となる。 才ーディオデータは、 マ スタークロック 1\/1〇 !_＜の 4サイクルに 1回の変化であり、 同期開始タイミ ング信号 3丫1\1〇の 1 , 2クロック程度のずれは許容できる。
[0099] アナログ回路部 2 2 , 2 3では、 位相 （3） のクロックでデータが変化す るが、 デバイス毎やデバイスの状態によって遅延バラツキがあるために、 図 \¥02020/174943 25 卩（：171?2020/002116
に網掛けを付して示すように、 データの不安定部分が存在する。 この信号を 受け取るデジタル回路部 26のオーディオ信号処理クロックの位相は位相 （ 7） のため、 アナログ回路部 22, 23のロジック部 222, 232で処理 されたオーディオ信号を、 安定したタイミングで受け取ることができる。 さ らに、 デジタル回路部 26のオーディオ信号処理クロックの位相は位相 （7 ） のため、 デジタル回路部 26から出力されるデータ信号の遅延バラツキに よる不安定部分は （7） の付近にあり、 この信号を受け取るアナログ回路部 22, 23のロジック部 222, 232で受け取るクロックの位相は位相 （ 3） のため、 安定したタイミングで受け取ることができる。
[0100] 図 7のタイミングダイアグラムにおいて、 06 丨 ㊀ソ 1が 1_〇 1*1のアナロ グ回路部 22側の微調整量であり、 〇 6 丨 671 +〇 6 丨 6ソ 2が[¾ 0 の アナログ回路部 23の微調整量である。
[0101] [才ーディオ信号処理の流れについて]
次に、 上記の構成の第 2実施形態に係るオーディオ信号同期制御装置 20 におけるオーディオ信号処理の流れについて説明する。 尚、 第 2実施形態で は、 モノラルのアナログ回路部が 2つの場合を例示しているが、 モノラルの アナログ回路部が 3つ以上のマルチチヤンネルの構成とすることもできる。
[0102] !_〇 のアナログ回路部 22には、 ！_〇 のアナログオーディオ信号が入 力され、
Figure imgf000027_0001
〇 のアナログ回路部 23には、
Figure imgf000027_0002
〇 のアナログオーディオ信 号が入力される。 ！_〇 のアナログオーディオ信号は、 アナログ部 22 1の 八 0022 1 1でデジタル信号に変換される。 八 0022 1 1から出力され るデジタルオーディオ信号 !_
Figure imgf000027_0003
は、 ロジック部 222の八/〇制御部 222 2に供給される。 八/ 0制御部 2222は、 アナログ部 22 1の八〇〇 22 1 1の制御を行い、 デジタル回路部 26の !_〇 のデジタル信号処理部 26 4向けのデジタルオーディオ信号
Figure imgf000027_0004
に変換し、 ！_〇 のデジタル信号処理 部 264に供給する。
[0103] !_〇 のデジタル信号処理部 264では、 デジタルオーディオ信号 !_
Figure imgf000027_0005
に 対してボリユーム調整等の信号処理が行われ、 デジタルオーディオ信号 !_ \¥02020/174943 26 卩（：171?2020/002116
として出力される。 デジタルオーディオ信号 1-
Figure imgf000028_0001
は、 再び、 アナログ回路部 2 2に供給され、 ロジック部 2 2 2の〇/八制御部 2 2 2 3を経て、 アナロ グ部 2 2 1の〇八〇 2 2 1 2向けのデジタルオーディオ信号
Figure imgf000028_0002
して当該 0八〇2 2 1 2に供給される。 そして、 0八〇2 2 1 2は、 デジタルオーデ ィオ信号
Figure imgf000028_0003
をアナログ信号に変換して !_〇 のアナログオーディオ信号と して出力する。
[0104] 同様に、
Figure imgf000028_0004
〇 のアナログオーディオ信号は、 アナログ部 2 3 1の八〇〇
2 3 1 1でデジタル信号に変換される。 八 0 0 2 3 1 1から出力されるデジ タルオーディオ信号 口,は、 ロジック部 2 3 2の八/〇制御部 2 3 2 2に供 給される。 八/ 0制御部 2 3 2 2は、 アナログ部 2 3 1の八〇〇 2 3 1 1の 制御を行い、 デジタル回路部 2 6の 〇 のデジタル信号処理部 2 6 5向け のデジタルオーディオ信号 [¾口2に変換し、
Figure imgf000028_0005
のデジタル信号処理部 2 6 5に供給する。
[0105] 〇 のデジタル信号処理部 2 6 5では、 デジタルオーディオ信号 口2に 対してボリユーム調整等の信号処理が行われ、 デジタルオーディオ信号 口3 として出力される。 デジタルオーディオ信号 口3は、 再び、 アナログ回路部 2 3に供給され、 ロジック部 2 3 2の〇/八制御部 2 3 2 3を経て、 アナロ グ部 2 3 1の〇八〇 2 3 1 2向けのデジタルオーディオ信号
Figure imgf000028_0006
として当該 0八〇2 3 1 2に供給される。 そして、 0八〇2 3 1 2は、 デジタルオーデ ィオ信号 口4をアナログ信号に変換して 〇 のアナログオーディオ信号と して出力する。
[0106] [第 2実施形態の同期制御の手順]
第 2実施形態に係るオーディオ信号同期制御装置 2 0における同期制御の 手順の一例について、 図 8のフローチヤートを用いて説明する。 この同期制 御は、 基本的に、 デジタル回路部 2 6内のホストコントローラ 2 6 1 による 制御、 より具体的には、 ホストコントローラ 2 6 1 を構成するプロセッサ （ 0 9 1\） による制御の下に実行される。
[0107] また、 レジスタ設定については、 デジタル回路部 2 6では、 内部〇 11よ \¥02020/174943 27 卩（：171?2020/002116
り設定され、 アナログ回路負部 22, 23では、 丨 2〇バス 24経由で 1 2 〇バス規格のホストコントローラ 2 1 より設定される。
[0108] 電源投入により、 ホストコントローラ 26 1は、 非同期のパワーオンリセ ッ トで、 ！_〇 のアナログ回路部 22、
Figure imgf000029_0001
〇 のアナログ回路部 23、 及び 、 デジタル回路部 26を起動し （ステップ 32 1） 、 次いで、 アナログ回路 部 22, 23のアナログ部 22 1 , 23 1の初期設定を行う （ステップ 32 2） 。
[0109] 次に、 ホストコントローラ 26 1は、 デジタル回路部 26内のクロック通 倍/分周器 262、 及び、 クロック同期制御部 263のクロックバッファ〇 1\1 /〇 制御部 2633を制御して、 クロックリセッ ト制御部 2634に クロック発振器 25からの外部マスタークロック1\/1〇 !_＜を供給させる （ス テップ323） 。 このとき、 アナログ回路部 22, 23についても、 ロジッ ク部 222, 232内のクロック同期制御部 222 1 , 232 1 に対して同 様に外部マスタークロック1\/1〇 !_＜を供給させる。
[0110] 次に、 ホストコントローラ 26 1は、 デジタル回路部 26のクロック同期 制御部 263内の同期開始タイミング微調整部 263 1、 I 2（3バス規格の ホストコントローラ 2 1は、 アナログ回路部 22, 23のクロック同期制御 部 222 1 , 232 1内の同期開始タイミング微調整部 （図示せず） の微調 整値 3丫1\1〇 丨 巳 0巳 !_八丫を設定する （ステップ 324） 。 この微 調整値 3丫1\1（3 丨 巳 0巳 !_八丫の設定により、 入力される同期開始夕 イミングをマスタークロ
Figure imgf000029_0002
（本例では、 5 1 21%=321\/11~12） の単位で遅延させることができる。 いずれも遅延のみの設定であるが、 アナ ログ回路部 22, 23について、 デジタル回路部 26よりもタイミングを早 く したい場合、 デジタル回路部 26の方をアナログ回路部 22, 23よりも 大きな値に設定することで相対的に早めることができる。
[0111] 次に、 ホストコントローラ 26 1は、 デジタル回路部 26のクロック同期 制御部 263内の同期制御部 2632で生成する同期リセッ ト信号のパルス 幅、 即ち、 同期リセッ ト時間の設定を行う （ステップ 325） 。 このとき、 \¥02020/174943 28 卩（：171?2020/002116
クロックリセッ ト制御部 2 6 3 4で生成されるパルスクロックの最も長い周 期、 例えばサンプリング周波数 の周期の 1 6倍の周期を同期リセッ ト時間 としてあらかじめレジスタで設定する。 アナログ回路部 2 2 , 2 3のクロッ ク同期制御部 2 2 2 1 , 2 3 2 1 についても同様に同期リセッ ト時間の設定 を、 丨 2〇バス規格のホストコントローラ 2 1で行う。
[01 12] 次に、 ホストコントローラ 2 6 1、 及び、 アナログ回路部 2 2 , 2 3に対 して 丨 2〇バス規格のホストコントローラ 2 1は、 レジスタ設定で同期制御 機能を有効 （3丫1\1（3_巳 = 1） にする （ステップ 3 2 6） 。 同期制御機能 を有効にすることで、 デジタル回路部 2 6のクロック同期制御部 2 6 3内の 同期開始タイミング微調整部 2 6 3 1、 及び、 アナログ回路部 2 2 , 2 3の クロック同期制御部 2 2 2 1 , 2 3 2 1内の同期開始タイミング微調整部 （ 図示せず） のステートマシーンは同期開始コマンド待ちの状態になる。
[01 13] 次に、 ホストコントローラ 2 6 1は、 同期開始コマンドを発行すると同時 に、 同期開始タイミング信号 3丫1\1〇 （0 ® 1の立ち上りエッジ） を、 クロ ック同期制御部 2 6 3及びアナログ回路部 2 2 , 2 3に対して出力する （ス テップ3 2 7） 。 このとき、 デジタル回路部 2 6のクロック同期制御部 2 6 3内の同期開始タイミング微調整部 2 6 3 1、 及び、 アナログ回路部 2 2，
2 3のクロック同期制御部 2 2 2 1 , 2 3 2 1内の同期開始タイミング微調 整部 （図示せず） のステートマシーンは、 同期開始タイミング信号 3丫1\1〇 の遅延制御の状態になる。
[01 14] そして、 上記のステートマシーンは、 ホストコントローラ 2 6 1 による制 御の下に、 ステップ 3 2 4で設定した微調整値 3丫 N（3 丨 巳 0巳 !_八 丫だけ同期開始タイミングを遅延させた後、 トグル信号を生成し、 同期制御 部 2 6 3 2へ供給する （ステップ 3 2 8） 。 トグル信号は、 同期リセッ ト信 号の開始タイミングを示す信号である。
[01 15] ステップ 3 2 8の処理では、 ステップ 3 2 5で設定した同期リセッ ト時間 の時間幅の同期リセッ ト信号、 即ち、 リセッ ト期間に亙った !_〇 レベルが 続くような長いパルスを生成する。 クロックリセッ ト制御部 2 6 3 4は、 リ \¥02020/174943 29 卩（：171?2020/002116
セッ ト解除タイミングを起点に全てのパルスクロックの生成を開始する。 こ のとき、 上記のステートマシーンは、 ステップ 3 2 6の同期制御機能が有効 の間、 グリッチ （同期開始タイミング信号 3丫 N（3の短い 1_〇 レベル） の 有無をチェックする状態になる。 同期開始タイミング信号 3丫 N（3は、 開始 タイミングを示す〇® 1のトグル信号で 1 に変化した後、 1が継続しなけれ ばならない。 外部ノイズ等で !_〇 レベルに落ちた場合は、 異常な同期開始 タイミング信号としてエラー通知する。
[01 16] 次に、 ホストコントローラ 2 6 1は、 レジスタ設定で同期制御機能を無効 （3丫1\1〇 巳 = 0） にする （ステップ 3 2 9） 。 アナログ回路部 2 2 , 2
3についても、 丨 2〇バス規格のホストコントローラ 2 1で同期制御機能を 無効にする。
[01 17] 次に、 ホストコントローラ 2 6 1は、 デジタル回路部 2 6で同期制御レジ スタを設定し、 同期開始タイミング信号 3丫 N（3を 1 ® 0にする、 即ち、 同 期開始タイミング信号 3丫 N（3の出力を〇 にする （ステップ 3 3 0） 。
[01 18] 次に、 丨 2〇バス規格のホストコントローラ 2 1は、 グリッチを検出した か否かを判断し （ステップ 3 3 1） 、 レジスタ通知より、 グリッチを検出し た場合 （3 3 1の丫巳 3） 、 ステップ 3 2 7に戻って、 同期制御についてリ トライする。 このように、 グリッチの発生時は、 同期制御についてリ トライ を行うことで、 グリッチの発生による同期の誤動作を回避することができる
[01 19] 尚、 ここでは、 グリッチの発生時に、 同期制御についてリ トライを行うと したが、 同期開始タイミング信号 3丫 N（3について、 第 1実施形態のトグル （両エッジ） 有効から、 外部ノイズの影響を受ける第 2実施形態では、 立ち 上がりエッジのみ有効に変更し、 入力受信期間を制限することで、 グリッチ の発生を抑制することができる。
[0120] ホストコントローラ 2 6 1、 及び、 丨 2〇バス規格のホストコントローラ
2 1は、 グリッチを検出しない場合 （3 3 1の 1\1〇） 、 ！_〇 のアナログ回 路部 2 2、
Figure imgf000031_0001
〇 IIのアナログ回路部 2 3、 及び、 デジタル回路部 2 6の同期 \¥02020/174943 30 卩（：171?2020/002116
がとられたものとし、 同期制御を完了する （ステップ 3 3 2） 。
[0121 ] ＜第 3実施形態＞
本開示の第 3実施形態は、 オーディオ装置の例である。 第 3実施形態に係 る才ーディオ装置のシステム構成のブロック図を図 9に示す。 第 3実施形態 に係るオーディオ装置としては、 例えば、 ヘッ ドフォン装置やスピーカ装置 を例示することができる。
[0122] 本実施形態に係るオーディオ装置 1 0 0は、 ホストコントローラ 1 1、 ！_ 〇 ，
Figure imgf000032_0001
〇 の才ーディオデバイス 1 2 , 1 3、 クロック発振器 1 5、 スピ —カドライバ 1 6 , 1 7、 及び、 スピーカ 1 8 , 1 9を備える構成となって いる。 そして、 ホストコントローラ 1 1 と！-〇 II ,
Figure imgf000032_0002
〇 IIの才ーディオデバ イス 1 2 , 1 3との間が、 丨 2〇バス 1 4によって接続されている。
[0123] 上記のシステム構成の第 3実施形態に係るオーディオ装置 1 0 0において 、 ホストコントローラ 1 1、 1_〇 11 ,
Figure imgf000032_0003
1 3、 及び、 クロック発振器 1 5として、 第 1実施形態に係るオーディオ信号 同期制御装置 1 〇のホストコントローラ 1 1、
Figure imgf000032_0004
の才ーディオ デバイス 1 2 , 1 3、 及び、 クロック発振器 1 5を用いることができる。 尚 、 ここでは、 第 3実施形態に係るオーディオ装置 1 0 0に、 第 1実施形態に 係るオーディオ信号同期制御装置 1 0を適用するとしたが、 第 2実施形態に 係るオーディオ信号同期制御装置 2 0を適用するようにしてもよい。
[0124] ＜本開示がとることができる構成＞
尚、 本開示は、 以下のような構成をとることもできる。
[0125] 《八. オーディオ信号同期制御装置》
[八一 1 ] ホストコントローラ、
複数のオ_ディオデバイス、
同報通信が可能で、 複数のオーディオデバイスに対して別々に設定される デバイス制御用アドレスとデバイス共通の同期用アドレスを持ち、 ホストコ ントローラから複数のオーディオデバイスを制御するための通信手段、 及び \¥02020/174943 31 卩（：171?2020/002116
複数のオーディオデバイスに対して同じ源発振のクロックをマスタークロ ックとして供給するクロック発振器を備えており、
ホストコントローラは、 複数の才ーディオデバイスに対して同期用アドレ スで同報通信を行い、
複数の才ーディオデ/＜イスはそれぞれ、
同期用アドレスで同報通信された場合、 同期リセッ ト信号を生成する同期 制御部、
同期制御部で生成された同期リセッ ト信号に応答して、 タイミング信号を 生成するクロックリセッ ト制御部、 及び、
クロックリセッ ト制御部で生成されたタイミング信号に従って、 オーディ オデータを処理するオーディオ信号処理部を有する、
オーディオ信号同期制御装置。
［八_ 2］ 通信手段は、 同報通信が可能なバス型トポロジーである、 上記 ［ _ 1］ に記載のオーディオ信号同期制御装置。
［八 _ 3］ 通信手段は、 丨 2 (3バスである、
上記 ［ _ 2］ に記載のオーディオ信号同期制御装置。
［八 _ 4］ 複数の才ーディオデバイスは、 デバイス共通の同期用アドレスで の同報通信コマンドを受信した場合、 複数のデバイスで同時に同報通信コマ ンドの受理を行い、 デバイスの識別情報に基づく所定のオーディオデバイス のみ八 (3＜応答を行う、
上記 ［ _ 3］ に記載のオーディオ信号同期制御装置。
［八 _ 5］ 複数の才ーディオデバイスは、 デバイス制御用アドレスでの同報 通信コマンドを受信した場合、 選択されたオーディオデバイスのみ応答する 上記 ［ _ 3］ に記載のオーディオ信号同期制御装置。
［八 _ 6］ 同期制御部は、 同期用アドレスで同報通信された場合、 同期リセ ッ トを開始し、 所定の時間経過後リセッ トを解除する、
上記 ［八_ 1］ 乃至上記 ［八_ 5］ のいずれかに記載のオーディオ信号同 \¥02020/174943 32 卩（：171?2020/002116
期制御装置。
［八一 7］ クロックリセッ ト制御部は、 マスタークロックの周波数が才ーデ ィオデータのサンプリング周波数 の 5 1 2倍の場合、 1 ， 2 ， 4 , 1 2 8干 3の周波数のパルスクロックを生成する、
上記 ［八_ 1］ 乃至上記 ［八_ 6］ のいずれかに記載のオーディオ信号同 期制御装置。
［八 _ 8］ オーディオ信号処理部は、 デバイス制御用アドレス及び同期用ア ドレスで設定されたレジスタ内容に従って才ーディオデータを処理する、 上記 ［八_ 1］ 乃至上記 ［八_ 7］ のいずれかに記載のオーディオ信号同 期制御装置。
［八 _ 9］ 才ーディオ信号処理部は、 モノラルの複数チヤンネルのアナログ 回路部、 及び、 ステレオのデジタル回路部から成る、
上記 ［八_ 1］ 乃至上記 ［八_ 8］ のいずれかに記載のオーディオ信号同 期制御装置。
［八一 1 0］ ホストコントローラと複数チヤンネルのアナログ回路部とは、
I 2〇バスで接続されている、
上記 ［ _ 9］ に記載のオーディオ信号同期制御装置。
［八一 1 1］ デジタル回路部は、 デジタル用コントローラを内蔵しており、 デジタル用コントローラは、 丨 2〇バスと異なるインターフエースのホス トコントローラである、
上記 ［ _ 1 0］ に記載のオーディオ信号同期制御装置。
［八 _ 1 2］ デジタル回路部は、 同期制御を行うためのクロック同期制御部 を有しており、
デジタル用コントローラは、 同期制御を行うための同期開始タイミング信 号をクロック同期制御部に供給する、
上記 ［ _ 1 1］ に記載のオーディオ信号同期制御装置。
［八 _ 1 3］ 同期開始タイミング信号は、 デジタル回路部を起点に、 複数チ ヤンネルのアナログ回路部に対して同期開始タイミングを伝える信号である \¥02020/174943 33 卩（：171?2020/002116
上記 ［ _ 1 2］ に記載のオーディオ信号同期制御装置。
［八一 1 4］ クロック同期制御部は、 デジタル用コントローラから与えられ る同期開始タイミング信号に基づいて同期制御を行う、
上記 ［ 一 ·！ 2］ 又は上記 ［ 一 ·！ 3］ に記載のオーディオ信号同期制御 装置。
［八 _ 1 5］ クロック同期制御部は、 マスタークロックの単位で、 同期制御 部へ伝える同期開始タイミングを、 コマンド発行タイミングから遅延させる ことができる同期開始タイミング微調整部を有する、
上記 ［ 一 ·！ 2］ 又は上記 ［ 一 ·！ 3］ に記載のオーディオ信号同期制御 装置。
［八 _ 1 6］ 同期開始タイミング微調整部は、 同期リセッ ト信号の開始タイ ミングを示すトグル信号を生成し、 同期制御部へ供給する、
上記 ［ _ 1 5］ に記載のオーディオ信号同期制御装置。
［八一 1 7］ 同期制御部は、 同期開始タイミング微調整部からのトグル信号 を受けて同期リセッ ト信号を生成し、 クロックリセッ ト制御部へ供給する、 上記 ［ _ 1 6］ に記載のオーディオ信号同期制御装置。
［八 _ 1 8］ クロックリセッ ト制御部は、 あらかじめ設定された期間に亘っ て同期リセッ トをかけ、 同期リセッ ト解除からクロックの生成を開始する、 上記 ［ _ 1 7］ に記載のオーディオ信号同期制御装置。
［八 _ 1 9］ デジタル回路部は、 デジタル用コントローラによる同期制御コ マンドを受けて、 あらかじめ指定した期間に亙って同期リセッ トをかけて、 リセッ ト解除タイミングを起点にクロック生成をやり直すことができる、 上記 ［八_ 1 2］ 乃至上記 ［八_ 1 8］ のいずれかに記載のオーディオ信 号同期制御装置。
［0126］ 《巳. オーディオ装置》
［巳一 1］ ホストコントローラ、
複数のオ_ディオデバイス、 \¥02020/174943 34 卩（：17 2020/002116
同報通信が可能で、 複数のオーディオデバイスに対して別々に設定される デバイス制御用アドレスとデバイス共通の同期用アドレスを持ち、 ホストコ ントローラから複数のオーディオデバイスを制御するための通信手段、 及び \
複数のオーディオデバイスに対して同じ源発振のクロックをマスタークロ ックとして供給するクロック発振器を備えており、
ホストコントローラは、 複数の才ーディオデバイスに対して同期用アドレ スで同報通信を行い、
複数の才ーディオデ/＜イスはそれぞれ、
同期用アドレスで同報通信された場合、 同期リセッ ト信号を生成する同期 制御部、
同期制御部で生成された同期リセッ ト信号に応答して、 タイミング信号を 生成するクロックリセッ ト制御部、 及び、
クロックリセッ ト制御部で生成されたタイミング信号に従って、 オーディ オデータを処理するオーディオ信号処理部を有する、
オーディオ信号同期制御装置を用いるオーディオ装置。
［6 - 2］ 通信手段は、 同報通信が可能なバス型トポロジーである、 上記 ［巳_ 1］ に記載のオーディオ装置。
［6 - 3］ 通信手段は、 丨 2 (3バスである、
上記 ［巳_ 2］ に記載のオーディオ装置。
［6 - 4］ 複数の才ーディオデバイスは、 デバイス共通の同期用アドレスで の同報通信コマンドを受信した場合、 複数のデバイスで同時に同報通信コマ ンドの受理を行い、 デバイスの識別情報に基づく所定のオーディオデバイス のみ八 (3＜応答を行う、
上記 ［巳_ 3］ に記載のオーディオ装置。
［6 - 5］ 複数の才ーディオデバイスは、 デバイス制御用アドレスでの同報 通信コマンドを受信した場合、 選択されたオーディオデバイスのみ応答する \¥02020/174943 35 卩（：171?2020/002116
上記 ［巳_3］ に記載のオーディオ装置。
［巳 _6］ 同期制御部は、 同期用アドレスで同報通信された場合、 同期リセ ッ トを開始し、 所定の時間経過後リセッ トを解除する、
上記 ［巳_ 1］ 乃至上記 ［巳_5］ のいずれかに記載のオーディオ装置。 ［巳一 7］ クロックリセッ ト制御部は、 マスタークロックの周波数が才ーデ ィオデータのサンプリング周波数 の 5 1 2倍の場合、 1 ， 2 ， 4 , 1 28干 3の周波数のパルスクロックを生成する、
上記 ［巳_ 1］ 乃至上記 ［巳_6］ のいずれかに記載のオーディオ装置。 ［巳 _8］ オーディオ信号処理部は、 デバイス制御用アドレス及び同期用ア ドレスで設定されたレジスタ内容に従って才ーディオデータを処理する、 上記 ［巳_ 1］ 乃至上記 ［巳_7］ のいずれかに記載のオーディオ装置。 ［6-9］ 才ーディオ信号処理部は、 モノラルの複数チヤンネルのアナログ 回路部、 及び、 ステレオのデジタル回路部から成る、
上記 ［巳_ 1］ 乃至上記 ［巳_8］ のいずれかに記載のオーディオ装置。 ［巳一 1 0］ ホストコントローラと複数チヤンネルのアナログ回路部とは、
I 2〇バスで接続されている、
上記 ［巳_9］ に記載のオーディオ装置。
［巳一 1 1］ デジタル回路部は、 デジタル用コントローラを内蔵しており、 デジタル用コントローラは、 丨 2〇バスと異なるインターフエースのホス トコントローラである、
上記 ［巳_ 1 0］ に記載のオーディオ装置。
［6- 1 2］ デジタル回路部は、 同期制御を行うためのクロック同期制御部 を有しており、
デジタル用コントローラは、 同期制御を行うための同期開始タイミング信 号をクロック同期制御部に供給する、
上記 ［巳_ 1 1］ に記載のオーディオ装置。
［6- 1 3］ 同期開始タイミング信号は、 デジタル回路部を起点に、 複数チ ヤンネルのアナログ回路部に対して同期開始タイミングを伝える信号である \¥02020/174943 36 卩（：171?2020/002116
上記 ［巳_ 1 2］ に記載のオーディオ装置。
［巳一 1 4］ クロック同期制御部は、 デジタル用コントローラから与えられ る同期開始タイミング信号に基づいて同期制御を行う、
上記 ［巳_ 1 2］ 又は上記 ［巳_ 1 3］ に記載のオーディオ装置。
［6- 1 5］ クロック同期制御部は、 マスタークロックの単位で、 同期制御 部へ伝える同期開始タイミングを、 コマンド発行タイミングから遅延させる ことができる同期開始タイミング微調整部を有する、
上記 ［巳_ 1 2］ 又は上記 ［巳_ 1 3］ に記載のオーディオ装置。
［6- 1 6］ 同期開始タイミング微調整部は、 同期リセッ ト信号の開始タイ ミングを示すトグル信号を生成し、 同期制御部へ供給する、
上記 ［巳_ 1 5］ に記載のオーディオ装置。
［6- 1 7］ 同期制御部は、 同期開始タイミング微調整部からのトグル信号 を受けて同期リセッ ト信号を生成し、 クロックリセッ ト制御部へ供給する、 上記 ［巳_ 1 6］ に記載のオーディオ装置。
［巳 _ 1 8］ クロックリセッ ト制御部は、 あらかじめ設定された期間に亘っ て同期リセッ トをかけ、 同期リセッ ト解除からクロックの生成を開始する、 上記 ［巳_ 1 7］ に記載のオーディオ装置。
［巳 _ 1 9］ デジタル回路部は、 デジタル用コントローラによる同期制御コ マンドを受けて、 あらかじめ指定した期間に亙って同期リセッ トをかけて、 リセッ ト解除タイミングを起点にクロック生成をやり直すことができる、 上記 ［巳_ 1 2］ 乃至上記 ［巳_ 1 8］ のいずれかに記載のオーディオ装 置。
符号の説明
［0127］ 1 0 · 第 1実施形態に係るオーディオ信号同期制御装置、 1 1 , 2 1
- ·ホストコントローラ、 1 2 · · !_〇 IIの才ーディオデバイス、 1 3
Figure imgf000038_0001
の才ーディオデバイス、 1 4, 24 丨 2〇バス、 1 5, 25 · · クロック発振器、 20 · · 第 2実施形態に係るオーディオ信号 \¥02020/174943 37 卩（：17 2020/002116 同期制御装置、 22 · 1_〇 のアナログ回路部、 23 · . 〇 のア ナログ回路部、 26 ステレオのデジタル回路部、 1 00 · · 第 3実 施形態に係るオーディオ装置

Claims

\¥02020/174943 38 卩（：17 2020/002116 請求の範囲
[請求項 1 ] ホストコントローラ、
複数のオ_ディオデバイス、
同報通信が可能で、 複数のオーディオデバイスに対して別々に設定 されるデバイス制御用アドレスとデバイス共通の同期用アドレスを持 ち、 ホストコントローラから複数の才ーディオデバイスを制御するた めの通信手段、 及び、
複数のオーディオデバイスに対して同じ源発振のクロックをマスタ —クロックとして供給するクロック発振器を備えており、
ホストコントローラは、 複数の才ーディオデバイスに対して同期用 アドレスで同報通信を行い、
複数の才ーディオデ/＜イスはそれぞれ、
同期用アドレスで同報通信された場合、 同期リセッ ト信号を生成す る同期制御部、
同期制御部で生成された同期リセッ ト信号に応答して、 タイミング 信号を生成するクロックリセッ ト制御部、 及び、
クロックリセッ ト制御部で生成されたタイミング信号に従って、 才 —ディオデータを処理するオーディオ信号処理部を有する、
オーディオ信号同期制御装置。
[請求項 2] 通信手段は、 同報通信が可能なバス型トポロジーである、
請求項 1 に記載のオーディオ信号同期制御装置。
[請求項 3] 通信手段は、 丨 2 (3バスである、
請求項 2に記載のオーディオ信号同期制御装置。
[請求項 4] 複数のオーディオデバイスは、 デバイス共通の同期用アドレスでの 同報通信コマンドを受信した場合、 複数のデバイスで同時に同報通信 コマンドの受理を行い、 デバイスの識別情報に基づく所定のオーディ オデバイスのみ八 (3＜応答を行う、
請求項 3に記載のオーディオ信号同期制御装置。 \¥02020/174943 39 卩（：171?2020/002116
[請求項 5] 複数のオーディオデバイスは、 デバイス制御用アドレスでの同報通 信コマンドを受信した場合、 選択されたオーディオデバイスのみ応答 する、
請求項 3に記載のオーディオ信号同期制御装置。
[請求項 6] 同期制御部は、 同期用アドレスで同報通信された場合、 同期リセッ 卜を開始し、 所定の時間経過後リセッ トを解除する、 請求項 1 に記載のオーディオ信号同期制御装置。
[請求項 7] クロックリセッ ト制御部は、 マスタークロックの周波数が才ーディ オデータのサンプリング周波数 の 5 1 2倍の場合、 1 ， 2干3,
4 1%, 1 2 8干 3の周波数のパルスクロックを生成する、
請求項 1 に記載のオーディオ信号同期制御装置。
[請求項 8] オーディオ信号処理部は、 デバイス制御用アドレス及び同期用アド レスで設定されたレジスタ内容に従って才ーディオデータを処理する 請求項 1 に記載のオーディオ信号同期制御装置。
[請求項 9] オーディオ信号処理部は、 モノラルの複数チャンネルのアナログ回 路部、 及び、 ステレオのデジタル回路部から成る、
請求項 1 に記載のオーディオ信号同期制御装置。
[請求項 10] ホストコントローラと複数チャンネルのアナログ回路部とは、 丨 2
〇バスで接続されている、
請求項 9に記載のオーディオ信号同期制御装置。
[請求項 1 1 ] デジタル回路部は、 デジタル用コントローラを内蔵しており、 デジタル用コントローラは、 丨 2〇バスと異なるインターフエース のホストコントローラである、
請求項 1 〇に記載のオーディオ信号同期制御装置。
[請求項 12] デジタル回路部は、 同期制御を行うためのクロック同期制御部を有 しており、
デジタル用コントローラは、 同期制御を行うための同期開始タイミ \¥02020/174943 40 卩（：171?2020/002116
ング信号をクロック同期制御部に供給する、
請求項 1 1 に記載のオーディオ信号同期制御装置。
[請求項 13] 同期開始タイミング信号は、 デジタル回路部を起点に、 複数チヤン ネルのアナログ回路部に対して同期開始タイミングを伝える信号であ る、
請求項 1 2に記載のオーディオ信号同期制御装置。
[請求項 14] クロック同期制御部は、 デジタル用コントローラから与えられる同 期開始タイミング信号に基づいて同期制御を行う、 請求項 1 2に記載のオーディオ信号同期制御装置。
[請求項 15] クロック同期制御部は、 マスタークロックの単位で、 同期制御部へ 伝える同期開始タイミングを、 コマンド発行タイミングから遅延させ ることができる同期開始タイミング微調整部を有する、
請求項 1 2に記載のオーディオ信号同期制御装置。
[請求項 16] 同期開始タイミング微調整部は、 同期リセッ ト信号の開始タイミン グを示すトグル信号を生成し、 同期制御部へ供給する、
請求項 1 5に記載のオーディオ信号同期制御装置。
[請求項 17] 同期制御部は、 同期開始タイミング微調整部からのトグル信号を受 けて同期リセッ ト信号を生成し、 クロックリセッ ト制御部へ供給する 請求項 1 6に記載のオーディオ信号同期制御装置。
[請求項 18] クロックリセッ ト制御部は、 あらかじめ設定された期間に亙って同 期リセッ トをかけ、 同期リセッ ト解除からクロックの生成を開始する 請求項 1 7に記載のオーディオ信号同期制御装置。
[請求項 19] デジタル回路部は、 デジタル用コントローラによる同期制御コマン ドを受けて、 あらかじめ指定した期間に亙って同期リセッ トをかけて 、 リセッ ト解除タイミングを起点にクロック生成をやり直すことがで きる、 \¥02020/174943 41 卩（：171?2020/002116 請求項 1 2に記載のオーディオ信号同期制御装置。
[請求項 20] ホストコントローラ、
複数のオ_ディオデバイス、
同報通信が可能で、 複数のオーディオデバイスに対して別々に設定 されるデバイス制御用アドレスとデバイス共通の同期用アドレスを持 ち、 ホストコントローラから複数の才ーディオデバイスを制御するた めの通信手段、 及び、
複数のオーディオデバイスに対して同じ源発振のクロックをマスタ —クロックとして供給するクロック発振器を備えており、
ホストコントローラは、 複数の才ーディオデバイスに対して同期用 アドレスで同報通信を行い、
複数の才ーディオデ/＜イスはそれぞれ、
同期用アドレスで同報通信された場合、 同期リセッ ト信号を生成す る同期制御部、
同期制御部で生成された同期リセッ ト信号に応答して、 タイミング 信号を生成するクロックリセッ ト制御部、 及び、
クロックリセッ ト制御部で生成されたタイミング信号に従って、 才
—ディオデータを処理するオーディオ信号処理部を有する、
オーディオ信号同期制御装置を用いるオーディオ装置。
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