JP7342102B2 - オーディオ信号同期制御装置及びオーディオ装置 - Google Patents

Description

本開示は、オーディオ信号同期制御装置及びオーディオ装置に関する。

複数のスレーブデバイスに対して共通の外部割込み線を配線して、ホストコントローラから汎用入出力ピン（General-purpose input/output：ＧＰＩＯ）経由で同期信号を生成する一方、スレーブデバイス側では、外部割り込みとして処理して同期を取る方法がある。この方法の場合、ホストコントローラからＩ²Ｃ（登録商標）（Inter-Integrated Circuit）バス（以下、「Ｉ２Ｃバス」と記述する）によるレジスタアクセスとは別に、ＧＰＩＯ（汎用入出力ピン）を制御する必要があるとともに、ホストコントローラとスレーブデバイス側との間に別途同期用の外部割込み線を配線する必要がある。

複数のスレーブデバイスに対して共通の外部割込み線を配線せずに、既存のＩ２Ｃバス等のインターフェースを使いながら、スレーブデバイス間の同期を取る従来技術として、特許文献１に記載の技術や、特許文献２に記載の技術がある。特許文献１には、「スレーブ対スレーブ同期通信」の技術が記載されており、特許文献２には、「デイジーチェーンされたマルチノードネットワークにおけるＧＰＩＯ対ＧＰＩＯ通信」の技術が記載されている。

特開２０１７－１３５７１１号公報 特開２０１７－１３５７０９号公報

上記の特許文献１及び特許文献２に記載の従来技術では、複数のスレーブデバイスに対して共通の外部割込み線を配線する必要が無いものの、ホストコントローラと複数のスレーブデバイスとの間に新たな２線式バスで接続するマスタ及びスレーブノードを追加しなければならない。

ところで、オーディオの分野において、近年、左チャンネル（Ｌｃｈ）と右チャンネル（Ｒｃｈ）とが別々の完全ワイヤレスヘッドフォンが各社から販売され、小型・低消費電力のモノラルのオーディオデバイスが開発されている。このモノラルのオーディオデバイスを複数のスレーブデバイスとして接続して、ステレオやマルチチャンネルでも利用できることが望まれている。

本開示は、モノラルのオーディオデバイスを複数のスレーブデバイスとして接続して、ステレオやマルチチャンネルでも利用できるように、同期用の外部割込み信号を追加することなく、既存のバス型ネットワークトポロジーのままで、複数のオーディオデバイスを同期制御することができる技術を提供することを目的とする。

上記の目的を達成するための本開示のオーディオ信号同期制御装置は、
ホストコントローラ、
複数のオーディオデバイス、
同報通信が可能で、複数のオーディオデバイスに対して別々に設定されるデバイス制御用アドレスとデバイス共通の同期用アドレスを持ち、ホストコントローラから複数のオーディオデバイスを制御するための通信手段、及び、
複数のオーディオデバイスに対して同じ源発振のクロックをマスタークロックとして供給するクロック発振器を備えている。そして、
ホストコントローラは、複数のオーディオデバイスに対して同期用アドレスで同報通信を行う。
複数のオーディオデバイスはそれぞれ、
同期用アドレスで同報通信された場合、同期リセット信号を生成する同期制御部、
同期制御部で生成された同期リセット信号に応答して、タイミング信号を生成するクロックリセット制御部、及び、
クロックリセット制御部で生成されたタイミング信号に従って、オーディオデータを処理するオーディオ信号処理部を有する。

また、上記の目的を達成するための本開示のオーディオ装置は、上記の構成のオーディオ信号同期制御装置を用いる。

図１は、本開示の第１実施形態に係るオーディオ信号同期制御装置のシステム構成を示すブロック図である。 図２は、Ｉ２Ｃスレーブインターフェース及び同期制御部の詳細について説明するブロック図である。 図３は、同期制御コマンドの非同期クロック乗り換えについて説明する図である。 図４は、第１実施形態に係るオーディオ信号同期制御装置における同期制御の手順の一例を示すフローチャートである。 図５は、第１実施形態の応用例に係るオーディオ信号同期制御装置のシステム構成を示すブロック図である。 図６は、本開示の第２実施形態に係るオーディオ信号同期制御装置のシステム構成を示すブロック図である。 図７は、第２実施形態に係るオーディオ信号同期制御装置における同期開始タイミングの微調整について説明するためのタイミングダイアグラムである。 図８は、第２実施形態に係るオーディオ信号同期制御装置における同期制御の手順の一例を示すフローチャートである。 図９は、本開示の第３実施形態に係るオーディオ装置のシステム構成を示すブロック図である。

以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示のオーディオ信号同期制御装置及びオーディオ装置、全般に関する説明
２．本開示の第１実施形態（同報通信コマンドによる複数のオーディオデバイスの同期制御の構成例）
２－１．システム構成（スレーブデバイスが２つの例）
２－２．Ｌｃｈのオーディオデバイスの構成例
２－３．Ｒｃｈのオーディオデバイスの構成例
２－４．同期制御部における同期制御の手順
２－５．第１実施形態の応用例（スレーブデバイスが３つ以上の例）
３．本開示の第２実施形態（オーディオ信号処理部を、モノラルの複数のアナログ回路部、及び、ステレオのデジタル回路部に分離した構成で、同期制御を実現する例）
３－１．システム構成
３－２．デジタル回路部の構成例
３－３．Ｌｃｈのアナログ回路部の構成例
３－４．Ｒｃｈのアナログ回路部の構成例
３－５．同期開始タイミングの微調整について
３－６．オーディオ信号処理の流れについて
３－７．第２実施形態の同期制御の手順
４．本開示の第３実施形態（オーディオ装置の例）
５．本開示がとることができる構成

＜本開示のオーディオ信号同期制御装置及びオーディオ装置、全般に関する説明＞
本開示のオーディオ信号同期制御装置及びオーディオ装置にあっては、通信手段が、同報通信が可能なバス型トポロジー、好ましくは、Ｉ２Ｃバスである構成とすることができる。

上述した好ましい構成を含む本開示のオーディオ信号同期制御装置及びオーディオ装置にあっては、複数のオーディオデバイスについて、デバイス共通の同期用アドレスでの同報通信コマンドを受信した場合、複数のデバイスで同時に同報通信コマンドの受理を行い、デバイスの識別情報に基づく所定のオーディオデバイスのみＡＣＫ応答を行う構成とすることができる。更に、複数のオーディオデバイスについて、デバイス制御用アドレスでの同報通信コマンドを受信した場合、選択されたオーディオデバイスのみ応答する構成とすることができる。

また、上述した好ましい構成を含む本開示のオーディオ信号同期制御装置及びオーディオ装置にあっては、同期制御部について、同期用アドレスで同報通信された場合、同期リセットを開始し、所定の時間経過後リセットを解除する構成とすることができる。また、クロックリセット制御部について、マスタークロックの周波数がオーディオデータのサンプリング周波数ｆ_sの５１２倍の場合、１ｆ_s，２ｆ_s，４ｆ_s，１２８ｆ_sの周波数のパルスクロックを生成する構成とすることができる。

また、上述した好ましい構成を含む本開示のオーディオ信号同期制御装置及びオーディオ装置にあっては、オーディオ信号処理部について、デバイス制御用アドレス及び同期用アドレスで設定されたレジスタ内容に従ってオーディオデータを処理する構成とすることができる。

また、上述した好ましい構成を含む本開示のオーディオ信号同期制御装置及びオーディオ装置にあっては、オーディオ信号処理部について、モノラルの複数チャンネルのアナログ回路部、及び、ステレオのデジタル回路部から成る構成とすることができる。そして、ホストコントローラと複数チャンネルのアナログ回路部とが、Ｉ２Ｃバスで接続されている構成とすることが好ましい。

また、上述した好ましい構成を含む本開示のオーディオ信号同期制御装置及びオーディオ装置にあっては、デジタル回路部には、デジタル用コントローラ（ホストコントローラ）が内蔵されており、当該デジタル用コントローラについて、Ｉ２Ｃバスと異なるインターフェースのホストコントローラである構成とすることができる。

また、上述した好ましい構成を含む本開示のオーディオ信号同期制御装置及びオーディオ装置にあっては、デジタル回路部には、同期制御を行うためのクロック同期制御部が設けられており、当該デジタル用コントローラについて、同期制御を行うための同期開始タイミング信号をクロック同期制御部に供給する構成とすることができる。同期開始タイミング信号は、デジタル回路部を起点に、複数チャンネルのアナログ回路部に対して同期開始タイミングを伝える信号であることが好ましい。

また、上述した好ましい構成を含む本開示のオーディオ信号同期制御装置及びオーディオ装置にあっては、クロック同期制御部について、デジタル用コントローラから与えられる同期開始タイミング信号に基づいて同期制御を行う構成とすることができる。

また、上述した好ましい構成を含む本開示のオーディオ信号同期制御装置及びオーディオ装置にあっては、クロック同期制御部について、マスタークロックの単位で、同期制御部へ伝える同期開始タイミングを、コマンド発行タイミングから遅延させることができる同期開始タイミング微調整部を有する構成とすることができる。また、同期開始タイミング微調整部について、同期リセット信号の開始タイミングを示すトグル信号を生成し、同期制御部へ供給する構成とすることができる。

また、上述した好ましい構成を含む本開示のオーディオ信号同期制御装置及びオーディオ装置にあっては、同期制御部について、同期開始タイミング微調整部からのトグル信号を受けて同期リセット信号を生成し、クロックリセット制御部へ供給する構成とすることができる。また、クロックリセット制御部について、あらかじめ設定された期間に亘って同期リセットをかけ、同期リセット解除からクロックの生成を開始する構成とすることができる。

また、上述した好ましい構成を含む本開示のオーディオ信号同期制御装置及びオーディオ装置にあっては、デジタル回路部について、デジタル用コントローラによる同期制御コマンドを受けて、あらかじめ指定した期間に亘って同期リセットをかけて、リセット解除タイミングを起点にクロック生成をやり直すことができる構成とすることができる。

＜第１実施形態＞
本開示の第１実施形態は、同報通信コマンドによる複数のオーディオデバイスの同期制御の構成例である。第１実施形態に係るオーディオ信号同期制御装置のシステム構成のブロック図を図１に示す。ここでは、複数のスレーブデバイスとして、左チャンネル（以下、「Ｌｃｈ」と記述する）、及び、右チャンネル（以下、「Ｒｃｈ」と記述する）のオーディオデバイスの場合を例示するが、Ｌｃｈ，Ｒｃｈの２チャンネルに限られるものではなく、３チャンネル以上のオーディオデバイスであってもよい。

［システム構成］
第１実施形態に係るオーディオ信号同期制御装置１０は、ホストコントローラ１１とＬｃｈのオーディオデバイス１２、及び、Ｒｃｈのオーディオデバイス１３を備える構成となっている。そして、ホストコントローラ１１と複数のスレーブデバイス、即ち、Ｌｃｈのオーディオデバイス１２及びＲｃｈのオーディオデバイス１３との間は、既存のバス型ネットワークトポロジー（シリアル通信のバス）の一例であるＩ２Ｃバス１４によって接続されている。

Ｉ２Ｃバス１４は、ホストコントローラ１１と複数のスレーブデバイスとの間を、２本の信号線ＳＣＬ（シリアル・クロック・ライン），ＳＤＡ（シリアル・データ・ライン）でパーティーライン状に接続する。このシステム構成においては、ホストコントローラ１１が常に権限を持っており、ホストコントローラ１１が送信するクロックを基準にして、データ信号が信号線ＳＤＡ上で転送される。

ここでは、ホストコントローラ１１からＬｃｈ，Ｒｃｈのオーディオデバイス１２，１３を制御するための通信手段として、Ｉ２Ｃバスを例示しているが、Ｉ２Ｃバスに限定されるものではない。すなわち、複数のスレーブデバイスに対し、同時に同一内容の通報の送信を行う同報通信が可能な通信手段の一例であるバス型ネットワークトポロジーの接続であればよい。

ホストコントローラ１１は、Ｉ２Ｃバス規格のマスタインターフェース（Ｉ／Ｆ）１１１を搭載している。また、Ｌｃｈ，Ｒｃｈのオーディオデバイス１２，１３は、後述するように、Ｉ２Ｃバス規格のスレーブインターフェース１２１，１３１を搭載している。そして、ホストコントローラ１１とＬｃｈ，Ｒｃｈのオーディオデバイス１２，１３とは、Ｉ２Ｃバス１４によって接続される。Ｉ２Ｃバス１４の２本の信号線ＳＣＬ，ＳＤＡは、Ｌｃｈのオーディオデバイス１２及びＲｃｈのオーディオデバイス１３とで共有して接続される。

Ｌｃｈのオーディオデバイス１２及びＲｃｈのオーディオデバイス１３は、モノラルのオーディオ信号を処理するデバイスである。Ｌｃｈのオーディオデバイス１２には、Ｌｃｈのオーディオ信号が入力され、Ｒｃｈのオーディオデバイス１３には、Ｒｃｈのオーディオ信号が入力される。

第１実施形態に係るオーディオ信号同期制御装置１０は、ホストコントローラ１１及びＬｃｈ，Ｒｃｈのオーディオデバイス１２，１３の他に、クロック発振器１５を備えている。クロック発振器１５は、複数のスレーブデバイス、即ち、Ｌｃｈ，Ｒｃｈのオーディオデバイス１２，１３に対して同じ源発振のクロックを生成し、当該クロックをマスタークロックＭＣＬＫとしてＬｃｈ，Ｒｃｈのオーディオデバイス１２，１３に供給する。

Ｌｃｈ，Ｒｃｈのオーディオデバイス１２，１３には、ホストコントローラ１１からのＩ２Ｃコマンド送信に先立って、Ｌｃｈ，Ｒｃｈのオーディオデバイス１２，１３に固有のＩＤに対応した、異なるスレーブアドレスがあらかじめ設定される。Ｉ２Ｃバス１４のスレーブアドレスは、規格上、７ビット又は１０ビットである。ここでは、オーディオデバイス１２，１３のアドレス設定ピンＡＤＤＳＥＬで７ビットのスレーブアドレスの下位１ビットを変更できるようにしている。

そして、下位１ビットをＩＤ値としてスレーブデバイスを区別する場合、ＩＤ＝０のＬｃｈについては、アドレス設定ピンをＡＤＤＳＥＬ＝０（Ｌｏｗレベル）に電気的に固定し、ＩＤ＝１のＲｃｈについては、アドレス設定ピンをＡＤＤＳＥＬ＝１（Ｈｉｇｈレベル）に電気的に固定する。これにより、ホストコントローラ１１から個別にスレーブデバイス、即ち、Ｌｃｈのオーディオデバイス１２及びＲｃｈのオーディオデバイス１３を制御することができる。

以下、ホストコントローラ１１から個別にスレーブデバイスを制御するためのアドレスをデバイス制御用アドレスと呼び、これらデバイスのＩＤによらない、デバイス共通のアドレスを同期用アドレスと呼ぶ。

スレーブアドレスの設定については、不揮発性メモリにあらかじめＩＤを書き込んでおき、ＩＤ値とベースアドレスとの和をスレーブアドレスとして通信できるようにしてもよい。

ホストコントローラ１１とスレーブデバイス（即ち、Ｌｃｈのオーディオデバイス１２及びＲｃｈのオーディオデバイス１３）との間の通信手段であるＩ２Ｃバス１４は、次の２つのアドレス（ａ），（ｂ）を持つ。
（ａ）スレーブデバイスのＩＤに対応して別々に設定されるデバイス制御用アドレス
（ｂ）スレーブデバイスのＩＤに依らずデバイス共通の同期用アドレス

［Ｌｃｈのオーディオデバイスの構成例］
Ｌｃｈのオーディオデバイス１２とＲｃｈのオーディオデバイス１３とは、異なるＩＤを持つだけで、構成は同じである。従って、以下では、Ｌｃｈのオーディオデバイス１２の構成について詳細に説明する。

Ｌｃｈのオーディオデバイス１２は、Ｉ２Ｃスレーブインターフェース１２１、同期制御部１２２、クロックリセット制御部１２３、及び、オーディオ信号処理部１２４を有する構成となっている。

・Ｉ２Ｃスレーブインターフェース
Ｉ２Ｃスレーブインターフェース１２１は、ホストコントローラ１１からＩ２Ｃバス１４で送信されたデータが、デバイス制御用アドレスであるか、デバイス共通の同期用アドレスであるかを識別する。そして、Ｉ２Ｃスレーブインターフェース１２１は、同期用アドレスでの同報通信コマンドの場合、デバイスのＩＤ（識別情報）に基づく所定のオーディオデバイス、具体的には、ＩＤ＝０のＬｃｈのオーディオデバイス１２のみがＡＣＫ応答を行い、ＩＤ＝０以外のデバイスはＡＣＫ応答を行わないようにしている。すなわち、ホストコントローラ１１から同期用コマンドが複数のスレーブデバイス宛てに同報通信されても、同時に複数のスレーブデバイスがＡＣＫ応答しないようにしている。これにより、複数のスレーブデバイスが同時に応答することによる不要な電力消費を無くすことができるため、システム全体の消費電力の増加を抑えることができる。

Ｉ２Ｃスレーブインターフェース１２１及び同期制御部１２２の詳細について図２を用いて説明する。Ｉ２Ｃスレーブインターフェース１２１には、例えば、１段のフリップフロップＦＦ₁₁から成る同期制御用の同期開始タイミングレジスタ１２１１が用意されている。Ｉ２Ｃスレーブインターフェース１２１には更に、図示を省略するが、リセット時間設定レジスタ等も用意されている。同期制御部１２２には、例えば、２段のフリップフロップＦＦ₂₁，ＦＦ₂₂から成る非同期乗り換えレジスタ１２２１、及び、１段のフリップフロップＦＦ₂₃から成るエッジ検出部１２２２が用意されている。同期制御部１２２には更に、図示を省略するが、リセット時間計測用の同期リセットタイマー等も用意されている。ホストコントローラ１１からスレーブアドレスとして同期用アドレスを使って、１バイト目のスレーブアドレスの後の２バイト目で同期開始タイミングレジスタ１２１１のアドレスを指定し、３バイト目でライトデータ（０ビット目にアサインされていれば、０ｘ０１）を同報通信する。これにより、２つのオーディオデバイス１２，１３へ同じタイミングで同期開始を命令することができる。同期開始タイミングレジスタ１２１１は、０ｘ０１をライトする度にレベルが０から１、又は、１から０へトグルする同期開始タイミング信号を同期制御部１２２へ出力する。以下では、この同期開始タイミング信号を同期開始コマンドと呼ぶ場合がある。

同期開始コマンドにより、同期開始タイミング信号がＩ２Ｃスレーブインターフェース１２１から同期制御部１２２へ配信される。前段のＩ２Ｃスレーブインターフェース１２１は、Ｉ２Ｃバス１４のＳＣＬクロックドメイン、同期制御部１２２以降はマスタークロックドメインで動作しているため、非同期クロック乗り換えが必要である。

同期制御コマンドの非同期クロック乗り換えについて、図３を参照して説明する。ここでは、マスタークロックＭＣＬＫは、サンプリング周波数４８ｋＨｚの５１２倍の２４．５７６ＭＨｚ、Ｉ２Ｃバス１４は、Ｆａｓｔ－ｍｏｄｅの４００ｋＨｚを一例として示している。

Ｉ２Ｃバスの規格によれば、ＳＣＬクロックの立ち上がり時間は最小２０ｎｓ～最大３００ｎｓとなっており、２つのスレーブデバイス、即ち、Ｌｃｈのオーディオデバイス１２及びＲｃｈのオーディオデバイス１３の非同期乗り換えタイミングが立ち上がりセンスポイントの違いでずれるとしても、最大３００ｎｓの半分程度でマスタークロックＭＣＬＫの周期約４０ｎｓの４クロックである。これはサンプリング周波数ｆ_sの１２８倍の１２８ｆ_sであり、マスタークロックＭＣＬＫの４分周の１２８ｆ_sで処理を行う、後述するオーディオ信号処理部１２４と同じである。

実際は、Ｉ２Ｃバス１４の信号線ＳＤＡと信号線ＳＣＬの立ち上がり時間は、プルアップ抵抗の調整で１００ｎｓ以内にできる。従って、同期開始タイミング信号は、１０ｎｓ～５０ｎｓ程度のずれとなり、非同期乗り換え後、マスタークロックＭＣＬＫで１～２クロック程度と推定される。尚、オーディオ信号処理部１２４は、マスタークロックＭＣＬＫの４分周の１２８ｆ_sで処理を行うため、半サイクル程度に収めることができる。

図１のブロック図の説明に戻る。

・同期制御部
同期制御部１２２は、マスタークロックＭＣＬＫへの非同期乗り換え後の同期開始タイミングで同期リセットを開始し、あらかじめ設定された時間に亘ってリセットをかける同期リセット信号をクロックリセット制御部１２３へ配信し、クロック生成をリセットする。また、同期制御部１２２は、同期開始タイミングレジスタ１２１１に１をライトされた場合（以下、このことを「同期開始コマンド」と呼ぶ）、マスタークロックＭＣＬＫへの非同期乗り換え、及び、エッジ検出後の同期開始タイミングで同期リセットを開始し、タイマーで所定の時間カウント後にリセットを解除する同期リセット信号をクロックリセット制御部１２３へ配信し、クロック生成をリセットする。

・クロックリセット制御部
クロックリセット制御部１２３は、同期制御部１２２が生成した同期リセット信号に応答して、デバイス内部のクロックやタイミング信号を生成する。例えば、マスタークロックＭＣＬＫの周波数がオーディオデータのサンプリング周波数ｆ_sの５１２倍（以下、「５１２ｆ_s」と記述する）の場合、クロックリセット制御部１２３は、１ｆ_s，２ｆ_s，４ｆ_s，１２８ｆ_s等の周波数のパルスクロックを生成する。１２８ｆ_sのパルスクロックは４つの位相状態があり、これを揃えるために、クロックリセット制御部１２３は、同期リセット解除タイミングを起点に、全ての周波数のクロックを生成する仕組みとなっている。

クロックリセット制御部１２３は、５１２ｆ_sのマスタークロックＭＣＬＫに対して４つの位相状態をもつ１２８ｆ_sのクロックパルスを同じか１クロックずれで開始させることができる。１２８ｆ_sの１クロックずれは許容されるが、生成されたクロックをモニターしてずれを検出する手段を追加して、ずれを検出した場合に再び同期開始コマンドを送信して同期をかけ直すことができる。

・オーディオ信号処理部
オーディオ信号処理部１２４は、Ａ／Ｄ（アナログ／デジタル）制御部１２４１、デジタル信号処理部１２４２、及び、Ｄ／Ａ（デジタル／アナログ）制御部１２４３によって構成されており、クロックリセット制御部１２３で生成されたクロックやタイミング信号に従って、オーディオ信号の処理を行う。

具体的には、Ａ／Ｄ制御部１２４１は、外部から入力されるアナログのオーディオ信号をデジタルのオーディオデータに変換する制御を行う。デジタル信号処理部１２４２は、Ａ／Ｄ制御部１２４１でＡ／Ｄ変換されたオーディオデータ、又は、外部から直接入力されるオーディオデータに対して所定の信号処理を施す。例えば、オーディオ信号処理部１２４は、Ｉ２Ｃバス１４のデバイス制御用アドレス、及び、デバイス共通の同期用アドレスで設定されたボリューム等のレジスタ内容に従ってオーディオデータを処理する。Ｄ／Ａ制御部１２４３は、デジタル信号処理部１２４２で信号処理されたオーディオデータをＤ／Ａ変換する制御を行い、アナログのオーディオ信号をデバイス外部へ出力する。

［Ｒｃｈのオーディオデバイスの構成例］
Ｒｃｈのオーディオデバイス１３も、Ｌｃｈのオーディオデバイス１２と同じ構成となっている。すなわち、Ｒｃｈのオーディオデバイス１３は、Ｉ２Ｃスレーブインターフェース１３１、同期制御部１３２、クロックリセット制御部１３３、及び、オーディオ信号処理部１３４を有する構成となっている。また、オーディオ信号処理部１３４も、オーディオ信号処理部１２４と同様に、Ａ／Ｄ制御部１３４１、デジタル信号処理部１３４２、及び、Ｄ／Ａ制御部１３４３によって構成されている。

上記のように、Ｌｃｈのオーディオデバイス１２とＲｃｈのオーディオデバイス１３とは、異なるＩＤを持つだけで、内部構成は同じである。Ｌｃｈのオーディオデバイス１２とＲｃｈのオーディオデバイス１３とで異なる値を設定したい場合は、デバイス制御用アドレスでレジスタ設定し、ブロックのイネーブル、ボリューム等についてＬｃｈ, Ｒｃｈ同時に同じ値を設定したい場合は、同期用アドレスでレジスタ設定を行うことで２つのオーディオデバイス１２，１３に同時に同じ値を設定することが可能となる。

上述したように、第１実施形態に係るオーディオ信号同期制御装置１０では、ホストコントローラ１１から複数のオーディオデバイス、本例では、Ｌｃｈ，Ｒｃｈのオーディオデバイス１２，１３に対して同期用アドレスを使って同報通信が行われるようになっている。これにより、Ｌｃｈ，Ｒｃｈのオーディオデバイス１２，１３が同じタイミングで同期リセットがかけられるため、オーディオデータの同期が達成される。また、デバイス共通の同期用アドレスでの同期リセットだけでなく通常のレジスタ設定もできるようになっている。これにより、Ｌｃｈのオーディオデバイス１２及びＲｃｈのオーディオデバイス１３で同時にボリューム制御が可能となる。

従って、第１実施形態に係るオーディオ信号同期制御装置１０によれば、同期用の外部割込み信号を追加することなく、既存のバス型ネットワークトポロジーのままで、複数のオーディオデバイスを同期制御することができる。これにより、モノラルのオーディオデバイスを複数のスレーブデバイスとして接続して、ステレオやマルチチャンネルでも利用できるようにすることができる。

［第１実施形態の同期制御の手順］
第１実施形態に係るオーディオ信号同期制御装置１０における同期制御の手順の一例について、図４のフローチャートを用いて説明する。この同期制御は、ホストコントローラ１１による制御、より具体的には、ホストコントローラ１１を構成するプロセッサ（ＣＰＵ）による制御の下に、同期制御部１２２及び同期制御部１３２で実行される。

電源投入により、ホストコントローラ１１は、非同期のパワーオンリセットで、Ｌｃｈのオーディオデバイス１２及びＲｃｈのオーディオデバイス１３を起動し（ステップＳ１１）、次いで、各デバイス１２，１３のアナログ部、主にデジタルロジックと関係ない電源関連のアナログ部の初期設定を行う（ステップＳ１２）。

次に、ホストコントローラ１１は、マスタークロックＭＣＬＫの入力イネーブルで、クロック発振器１５で生成されたマスタークロックＭＣＬＫをＬｃｈのオーディオデバイス１２に入力させる（ステップＳ１３）。Ｒｃｈのオーディオデバイス１３には、Ｌｃｈのオーディオデバイス１２の発振クロックを入力させる。これにより、同じ源発振のマスタークロックＭＣＬＫが、Ｌｃｈのオーディオデバイス１２及びＲｃｈのオーディオデバイス１３の双方に入力されることになる。

但し、クロックリセット回路の動作開始が、Ｌｃｈのオーディオデバイス１２とＲｃｈのオーディオデバイス１３とで異なるため、クロックリセット制御部１２３，１３３の内部カウンタの値は、Ｌｃｈのオーディオデバイス１２とＲｃｈのオーディオデバイス１３では異なる値となっている。従って、このままパルスクロックをイネーブルにしても、オーディオデータは、Ｌｃｈのオーディオデバイス１２とＲｃｈのオーディオデバイス１３とで周期が同じで、ずれた位相のタイミングで処理される可能性が高く、同期が必要な状態になっている。

次に、ホストコントローラ１１は、Ｌｃｈのオーディオデバイス１２及びＲｃｈのオーディオデバイス１３に対して、同期リセット時間の設定を行う（ステップＳ１４）。具体的には、ホストコントローラ１１は、パルスクロックの最も周期の長いクロック、例えばサンプリング周波数ｆ_sの周期の１６倍のクロック周期を同期リセット時間としてあらかじめレジスタで設定する。

次に、ホストコントローラ１１は、Ｌｃｈのオーディオデバイス１２及びＲｃｈのオーディオデバイス１３に対して、同期用アドレスで同期開始コマンドを発行する（ステップＳ１５）。この同期開始コマンドの発行により、Ｌｃｈのオーディオデバイス１２の同期制御部１２２、及び、Ｒｃｈのオーディオデバイス１３の同期制御部１３３では、同じタイミングで同期リセットが開始される。

次に、ホストコントローラ１１は、ステップＳ１４で設定した同期リセット時間に亘って、同期リセットをクロックリセット制御部１２３及びクロックリセット制御部１３３へ配信する（ステップＳ１６）。この同期リセットの配信により、Ｌｃｈのオーディオデバイス１２及びＲｃｈのオーディオデバイス１３では同じタイミングでリセットが解除され、Ｌｃｈのオーディオデバイス１２及びＲｃｈのオーディオデバイス１３の同期がとられ、同期制御が完了する（ステップＳ１７）。

［第１実施形態の応用例］
以上説明した第１実施形態では、アドレス設定ピンＡＤＤＳＥＬを１つとし、２つのスレーブデバイス（即ち、２チャンネルのオーディオデバイス）に対して異なるＩＤを付与する場合を例に挙げて説明したが、これに限られるものではない。

以下に、アドレス設定ピンＡＤＤＳＥＬを２つ以上とし、３つ以上のスレーブデバイスに対して異なるＩＤを付与する場合について、第１実施形態の応用例として説明する。アドレス設定ピンＡＤＤＳＥＬを２つ以上とすることで、３チャンネル以上のオーディオデバイスに対して異なるＩＤを付与し、デバイス制御用アドレスについてもＩＤ毎に異なるアドレスを付与することができる。

図５は、第１実施形態の応用例に係るオーディオ信号同期制御装置のシステム構成を示すブロック図である。ここでは、Ｉ２Ｃバス規格のマスタインターフェース（Ｉ／Ｆ）１１１に対し、Ｎ＋１個のスレーブデバイス（即ち、オーディオデバイス）のＩ２Ｃバス規格のスレーブインターフェース１２１_{_0}～１２１_{_N}が接続されたシステム構成を例示している。図５に記載の式（ID=0 && I2C.add=common ｜｜ I2C.add=base+ID）において、｜｜は論理ＯＲを表しており、デバイス共通の同期用アドレス（ｃｏｍｍｏｎ）のときは、ＩＤ＝０のスレーブデバイスのみ応答という意味である。

上記のシステム構成のオーディオ信号同期制御装置では、スレーブデバイスに固有のＩＤに対応するスレーブアドレスが、デバイス共通の同期用アドレス（図５では、ｃｏｍｍｏｎ）の場合は、ＩＤ＝０のスレーブデバイスのみＳＤＡ ｏｕｔが有効となり、ＩＤ＝０以外のスレーブデバイスのＳＤＡ ｏｕｔが無効となる。また、スレーブアドレスが、個別にスレーブデバイスを制御するためのデバイス制御用アドレス（図５では、ｂａｓｅ＋ＩＤ）の場合は、選択されたスレーブデバイスのみＳＤＡ ｏｕｔが有効となる。

＜第２実施形態＞
オーディオの分野において、オーディオ信号のハイレゾ（ハイレゾリューション）化、ノイズキャンセリング、無線通信機能等により、デジタル信号処理部について、プロセッサを内蔵できる高い集積度と動作周波数、低消費電力のための最先端のプロセスを使う要求が高い。一方、Ａ／Ｄ制御部、Ｄ／Ａ制御部等のアナログ部は、低ノイズ、コストの観点から、実績のある古いプロセスの要求が高いため、別デバイスや別チップ（同一パッケージ内）で構成する場合がある。

このような構成にも対応できるように、本開示の第２実施形態では、Ｉ２Ｃバスと異なるホストインターフェースを有するデバイスとの間で、安定したデータ通信のための同期用のタイミング信号（以下、「同期開始タイミング信号ＳＹＮＣ」と記述する）、及び、同期開始タイミングの微調整機能を追加することにより、複数のオーディオデバイスの同期制御を実現する。

すなわち、本開示の第２実施形態は、オーディオ信号処理部を、モノラルの複数チャンネルのアナログ回路部、及び、ステレオのデジタル回路部に分離したシステム構成で、同期制御を実現する例である。尚、アナログ回路部は、主にアナログ回路部から成るが、当該アナログ回路部には、インターフェース（Ｉ／Ｆ）等でデジタルロジック部が搭載されている。

［システム構成］
第２実施形態に係るオーディオ信号同期制御装置のシステム構成のブロック図を図６に示す。ここでは、複数チャンネルとして、Ｌｃｈ，Ｒｃｈの２チャンネルの場合を例示するが、Ｌｃｈ，Ｒｃｈの２チャンネルに限られるものではなく、３チャンネル以上であってもよい。

第２実施形態に係るオーディオ信号同期制御装置２０は、Ｉ２Ｃバス規格のホストコントローラ２１、Ｌｃｈ，Ｒｃｈのモノラルのアナログ回路部２２，２３、クロック発振器２５、及び、ステレオのデジタル回路部２６を備える構成となっている。換言すれば、第２実施形態に係るオーディオ信号同期制御装置２０は、オーディオ信号処理部を、モノラルのアナログ回路部２２，２３、及び、ステレオのデジタル回路部２６に分離した構成となっている。そして、Ｉ２Ｃバス規格のホストコントローラ２１とＬｃｈ，Ｒｃｈのアナログ回路部２２，２３とは、Ｉ２Ｃバス２４によって接続されている。

クロック発振器２５は、Ｌｃｈ，Ｒｃｈのアナログ回路部２２，２３及びステレオのデジタル回路部２６に対して同じ源発振のクロックを生成し、当該クロックをマスタークロックＭＣＬＫとしてＬｃｈ，Ｒｃｈのアナログ回路部２２，２３及びステレオのデジタル回路部２６に供給する。マスタークロックＭＣＬＫは、例えば３２ＭＨｚの周波数のクロックである。

［デジタル回路部の構成例］
デジタル回路部２６は、ホストコントローラ２６１、クロック逓倍／分周部２６２、クロック同期制御部２６３、Ｌｃｈのデジタル信号処理部２６４、及び、Ｒｃｈのデジタル信号処理部２６５を有する構成となっている。

・ホストコントローラ
デジタル回路部２６に内蔵のデジタル用ホストコントローラ２６１（以下、単に「ホストコントローラ２６１」と記述する）は、Ｉ２Ｃバス２４と異なるインターフェースのホストコントローラである。従って、ホストコントローラ２６１を内蔵するデジタル回路部２６は、第１実施形態の場合のように、Ｉ２Ｃバスで同報通信の同期開始タイミングのコマンドを発行して同期を取ることができない。ホストコントローラ２６１としては、例えば、ＡＲＭ社のＡＭＢＡバスで接続されるＡＲＭ ＣＰＵ等を例示することができる。

ホストコントローラ２６１は、内蔵する同期開始制御レジスタ（図示せず）への書き込みによる同期開始コマンドの発行により、同期制御を行うための同期開始タイミング信号ＳＹＮＣを出力し、クロック同期制御部２６３に与える。同期開始タイミング信号ＳＹＮＣは、マスタークロックＭＣＬＫに同期した立ち上がりエッジの信号で、デジタル回路部２６の外部へも出力され、Ｌｃｈのアナログ回路部２２及びＲｃｈのアナログ回路部２３に供給される。

同期開始タイミング信号ＳＹＮＣは、デジタル回路部を起点に、複数チャンネルのアナログ回路部に対して同期開始タイミングを伝える専用の信号である。同期開始タイミング信号ＳＹＮＣについては、デバイス間の外部信号のため、デバイス合成時に推定できるデバイス内部の遅延と異なり、Ｉ／Ｏピンや配線による大きな遅延やグリッチが付加される可能性があることを考慮する必要がある。

尚、本例では、ホストコントローラ２６１について、デジタル回路部２６に内蔵した構成としているが、デジタル回路部２６に内蔵する構成に限られるものではない。但し、システム全体の小型化の観点からすると、ホストコントローラ２６１をデジタル回路部２６の外部に設ける構成よりも、内蔵する構成の方が好ましい。

・クロック逓倍／分周部
クロック逓倍／分周部２６２は、例えばＰＬＬ（Phase Locked Loop）回路から成り、ホストコントローラ２６１を高い周波数で動作させることができる。但し、逓倍されたクロックを分周してアナログ回路部２２，２３と同じ周波数に合わせても、別の回路部であるアナログ回路部２２やアナログ回路部２３とは位相が揃わないため、位相を調整する仕組みが必要である。

・クロック同期制御部
クロック同期制御部２６３は、同期開始タイミング微調整部２６３１、同期制御部２６３２、クロックバッファＯＮ／ＯＦＦ制御部２６３３、及び、クロックリセット制御部２６３４を有しており、ホストコントローラ２６１から与えられる同期開始タイミング信号ＳＹＮＣに基づいて同期制御を行う。

同期開始タイミング微調整部２６３１は、マスタークロックＭＣＬＫ（本例では、周波数が３２ＭＨｚ、周期が３１．２５ｎｓ）の単位で、同期制御部２６３２へ伝える同期開始タイミングを、コマンド発行タイミングから遅延させることができる。同期開始タイミング微調整部２６３１は、同期リセット信号（パルス）の開始タイミングを示すトグル信号を生成し、同期制御部２６３２へ供給する。

同期制御部２６３２は、同期開始タイミング微調整部２６３１からのトグル信号を受けて同期リセット信号を生成し、クロックリセット制御部２６３４へ供給する。クロックリセット制御部２６３４には、クロック逓倍／分周部２６２を経由したマスタークロックＭＣＬＫが、クロックバッファＯＮ／ＯＦＦ制御部２６３３を経て供給される。

クロックバッファＯＮ／ＯＦＦ制御部２６３３は、クロックイネーブラーともいわれる回路部であって、オーディオ信号処理が不要な場合は、マスタ―クロックＭＣＬＫの供給を停止させる機能をもつクロックバッファである。このクロックバッファが持つ機能により、マスタ―クロックＭＣＬＫの供給を選択的に停止させることで、低消費電力化を図ることができる。

クロックリセット制御部２６３４は、オーディオ信号を処理するＬｃｈのデジタル信号処理部２６４及びＲｃｈのデジタル信号処理部２６５へ供給するクロック及びリセット信号を生成する。図６では図示を省略しているが、クロックリセット制御部２６３４は、デジタル信号処理部２６４，２６５に対して、例えば、マスタークロックＭＣＬＫの３２ＭＨｚ、即ち、サンプリング周波数ｆ_s（＝６２．５ｋＨｚ）の５１２倍の５１２ｆ_sを１／４の８ＭＨｚの周期に間引いたパルスクロックを供給する。

クロックリセット制御部２６３４は、レジスタ（図示せず）であらかじめ設定された期間に亘って同期リセットをかけて、同期リセット解除から、分周されたパルスクロックを含む全てのクロックの生成を開始するようになっている。クロックリセット制御部２６３４には、同期制御部２６３２から同期リセット信号が供給される。同期制御部２６３２及びクロックリセット制御部２６３４の構成は、基本的に、第１実施形態の同期制御部１２２及びクロックリセット制御部１２３の構成と同様である。

デジタル回路部２６は、ホストコントローラ２６１による同期制御コマンドを受けて、クロック同期制御部２６３の同期開始タイミング微調整部２６３１、同期制御部２６３２、及び、クロックリセット制御部２６３４によって、あらかじめ指定した期間に亘って同期リセットをかけて、リセット解除タイミングを起点に全てのクロック生成をやり直すことができる。同期開始タイミング微調整部２６３１によって同期開始タイミングを微調整できる点が第１実施形態と異なる。

［Ｌｃｈのアナログ回路部の構成例］
第２実施形態では、ホストコントローラ２６１から出力される同期開始タイミング信号ＳＹＮＣで同期制御を行うため、Ｌｃｈのアナログ回路部２２については、第１実施形態における同期用のスレーブアドレスのコマンドをデコードする特別なＩ２Ｃスレーブインターフェース１２１を持たなくてもよい。但し、図６では図示が省略されているが、通常のＩ２Ｃスレーブインターフェースは必要である。

Ｌｃｈのアナログ回路部２２では、デジタル回路部２６から与えられる同期開始タイミング信号ＳＹＮＣに同期して、具体的には、同期開始タイミング信号ＳＹＮＣの立ち上がりエッジを検出して同期制御が行われる。同期開始タイミング信号ＳＹＮＣは、デジタル回路部２６内の同期制御コマンドにより出力される信号である。

Ｌｃｈのアナログ回路部２２は、アナログ部２２１の他、ロジック部２２２を内蔵している。アナログ部２２１は、オーディオ信号を処理するＡＤＣ（アナログ－デジタル変換器）２２１１及びＤＡＣ（デジタル－アナログ変換器）２２１２のアナログ回路から構成されている。ＡＤＣ２２１１には、Ｌｃｈのアナログオーディオ信号が入力され、ＤＡＣ２２１２からは、Ｌｃｈのアナログオーディオ信号が出力される。

ロジック部２２２は、クロック同期制御部２２２１、Ａ／Ｄ制御部２２２２、及び、Ｄ／Ａ制御部２２２３から構成されている。図６では、クロック同期制御部２２２１の内部の構成の詳細については図示を省略しているが、基本的に、デジタル回路部２６のクロック同期制御部２６３と同じ構成となっている。すなわち、クロック同期制御部２２２１は、同期開始タイミング微調整部、同期制御部、クロックバッファＯＮ／ＯＦＦ制御部、及び、クロックリセット制御部を内部にもち、同期リセットをかけてリセット解除タイミングを起点に全てのクロック生成をやり直すことができる。

［Ｒｃｈのアナログ回路部の構成例］
Ｒｃｈのアナログ回路部２３についても、Ｌｃｈのアナログ回路部２２と同様に、第１実施形態における同期用のスレーブアドレスのコマンドをデコードする特別なＩ２Ｃスレーブインターフェース１３１を持たなくてもよいが、通常のＩ２Ｃスレーブインターフェースは必要である。また、Ｒｃｈのアナログ回路部２３でも、Ｌｃｈのアナログ回路部２２と同様に、デジタル回路部２６から与えられる同期開始タイミング信号ＳＹＮＣの立ち上がりエッジを検出して同期制御が行われる。

Ｒｃｈのアナログ回路部２３は、Ｌｃｈのアナログ回路部２２と同様の構成となっている。すなわち、Ｒｃｈのアナログ回路部２３は、アナログ部２３１の他、ロジック部２３２を内蔵している。そして、アナログ部２３１は、ＡＤＣ２３１１及びＤＡＣ２３１２のアナログ回路から構成され、ロジック部２３２は、クロック同期制御部２３２１、Ａ／Ｄ制御部２３２２、及び、Ｄ／Ａ制御部２３２３から構成されている。クロック同期制御部２３２１は、デジタル回路部２６のクロック同期制御部２６３と同様に、同期開始タイミング微調整部、同期制御部、クロックバッファＯＮ／ＯＦＦ制御部、及び、クロックリセット制御部を内部にもち、同期リセットをかけてリセット解除タイミングを起点に全てのクロック生成をやり直すことができる。

［同期開始タイミングの微調整について］
上記の構成の第２実施形態に係るオーディオ信号同期制御装置２０では、デジタル回路部２６内の同期開始タイミング微調整部２６３１、及び、Ｌｃｈ，Ｒｃｈのアナログ回路部２２，２３内の同期開始タイミング微調整部（図示せず）の遅延量を調整することができる。そして、この遅延量の調整により、デバイス間のデータ通信の安定化を図ることができるとともに、Ｌｃｈ，Ｒｃｈのオーディオデータの同期制御を行うことができる。

例えば、オーディオデータのサンプリングクロックの周波数が６２．５ｋＨｚ（周期：１６μｓ）で、マスタークロックＭＣＬＫの周波数がサンプリング周波数ｆ_sの５１２倍の３２ＭＨｚ（周期：３１．２５ｎｓ）であるシステムにおいて、マスタークロックＭＣＬＫの１／４の１２８ｆ_s（周期：１２５ｎｓ）で処理される。アナログ回路部の複数のチャンネル（本例では、Ｌｃｈ，Ｒｃｈの２チャンネル）でサンプリング周期以上ずれないこと、及び、アナログ回路部２２，２３とデジタル回路部２６との間でセットアップ・ホールド条件を満たして、安定して通信が実行されることが重要である。

以下に、同期開始タイミングの微調整について、図７のタイミングダイアグラムを用いて具体的に説明する。図７のタイミングダイアグラムにおいて、一点鎖線よりも上段には、デジタル回路部２６の同期開始コマンドの発行及び同期開始タイミング信号ＳＹＮＣの出力のタイミングを示し、一点鎖線よりも下段には、Ｌｃｈ，Ｒｃｈのアナログ回路部２２，２３の同期開始タイミング信号ＳＹＮＣの入力から同期開始タイミングの微調整のタイミングを示している。

デジタル回路部２６において、クロック逓倍／分周部２６２のＰＬＬ回路等で遅延が付加された同期開始タイミング信号ＳＹＮＣに対し、アナログ回路部２２，２３のロジック部２２２，２３２へは、クロックバッファで小さな遅延が付加された同期開始タイミング信号ＳＹＮＣが入力される。同期開始タイミング信号ＳＹＮＣを生成するマスタークロックＭＣＬＫの周波数については、一例として、３２ＭＨｚ（周期：３１．２５ｎｓ）としている。

ここでは、デジタル回路部２６内、及び、アナログ回路部２２，２３内の同期開始タイミング信号ＳＹＮＣをＳＹＮＣ（ｃｒｅａｔｅ）とし、立ち上がり及び立ち下がりの各エッジに位相を示す番号（１），（２），（３），・・・を付与している。オーディオ信号処理のクロック周波数がマスタークロックＭＣＬＫの１／４の８ＭＨｚとすると、クロックの立ち上がりの位相が（１），（３），（５），（７）の４つ存在する。

デジタル回路部２６のホストコントローラ２６１から同期開始コマンドの立ち上がりエッジ信号が入力される。デジタル回路部２６では、エッジ検出と２段フリップフロップによる非同期乗り換えで３段フリップフロップ（３段Ｆ／Ｆ）のラッチを行う。同時に、同期開始コマンドのタイミング信号を同期開始タイミング信号ＳＹＮＣとしてアナログ回路部２２，２３へ出力する。

アナログ回路部２２，２３では、非同期の同期開始タイミング信号ＳＹＮＣについて、エッジ検出と非同期乗り換えの３段フリップフロップ（３段Ｆ／Ｆ）のラッチを行う。デジタル回路部２６の同期開始コマンドは、ＭＣＬＫ同期のため、非同期乗り換えは不要であるが、回路流用の観点でアナログ回路部２２，２３と同じ３段フリップフロップとしている。

例えば、デジタル回路部２６は、微調整値ＳＹＮＣ_ＦＩＮＥ_ＤＥＬＡＹを０（ＦＩＮＥ_ＤＥＬＡＹ＝０と図示）とすると、同期開始タイミングは同期開始タイミング信号ＳＹＮＣ（ｃｒｅａｔｅ）の位相（７）になっている。簡単のため同期リセット区間を省略しているが、同期リセット時間はオーディオ信号処理クロックであるマスタークロックＭＣＬＫの１／４の周波数の単位のため、リセット解除タイミングのクロックの位相は同じ位相（７）となる。

アナログ回路部２２，２３では、同期開始タイミング信号ＳＹＮＣの配線遅延による差を図示している。この例では、同期開始タイミング信号ＳＹＮＣの到達が遅いＬｃｈの微調整値ＳＹＮＣ_ＦＩＮＥ_ＤＥＬＡＹを１とし、Ｒｃｈの微調整値ＳＹＮＣ_ＦＩＮＥ_ＤＥＬＡＹを２として、オーディオ信号処理のクロックの位相を位相（３）としている。

この同期開始タイミングの微調整機能によって、ＬｃｈとＲｃｈの位相ずれについて、同期開始タイミング信号ＳＹＮＣを生成しているマスタークロックＭＣＬＫの周期の単位で微調整が可能となる。オーディオデータは、マスタークロックＭＣＬＫの４サイクルに１回の変化であり、同期開始タイミング信号ＳＹＮＣの１，２クロック程度のずれは許容できる。

アナログ回路部２２，２３では、位相（３）のクロックでデータが変化するが、デバイス毎やデバイスの状態によって遅延バラツキがあるために、図に網掛けを付して示すように、データの不安定部分が存在する。この信号を受け取るデジタル回路部２６のオーディオ信号処理クロックの位相は位相（７）のため、アナログ回路部２２，２３のロジック部２２２，２３２で処理されたオーディオ信号を、安定したタイミングで受け取ることができる。さらに、デジタル回路部２６のオーディオ信号処理クロックの位相は位相（７）のため、デジタル回路部２６から出力されるデータ信号の遅延バラツキによる不安定部分は（７）の付近にあり、この信号を受け取るアナログ回路部２２，２３のロジック部２２２，２３２で受け取るクロックの位相は位相（３）のため、安定したタイミングで受け取ることができる。

図７のタイミングダイアグラムにおいて、Ｄｅｌｅｙ１がＬｃｈのアナログ回路部２２側の微調整量であり、Ｄｅｌｅｙ１＋Ｄｅｌｅｙ２がＲｃｈのアナログ回路部２３の微調整量である。

［オーディオ信号処理の流れについて］
次に、上記の構成の第２実施形態に係るオーディオ信号同期制御装置２０におけるオーディオ信号処理の流れについて説明する。尚、第２実施形態では、モノラルのアナログ回路部が２つの場合を例示しているが、モノラルのアナログ回路部が３つ以上のマルチチャンネルの構成とすることもできる。

Ｌｃｈのアナログ回路部２２には、Ｌｃｈのアナログオーディオ信号が入力され、Ｒｃｈのアナログ回路部２３には、Ｒｃｈのアナログオーディオ信号が入力される。Ｌｃｈのアナログオーディオ信号は、アナログ部２２１のＡＤＣ２２１１でデジタル信号に変換される。ＡＤＣ２２１１から出力されるデジタルオーディオ信号ＬＤ₁は、ロジック部２２２のＡ／Ｄ制御部２２２２に供給される。Ａ／Ｄ制御部２２２２は、アナログ部２２１のＡＤＣ２２１１の制御を行い、デジタル回路部２６のＬｃｈのデジタル信号処理部２６４向けのデジタルオーディオ信号ＬＤ₂に変換し、Ｌｃｈのデジタル信号処理部２６４に供給する。

Ｌｃｈのデジタル信号処理部２６４では、デジタルオーディオ信号ＬＤ₂に対してボリューム調整等の信号処理が行われ、デジタルオーディオ信号ＬＤ₃として出力される。デジタルオーディオ信号ＬＤ₃は、再び、アナログ回路部２２に供給され、ロジック部２２２のＤ／Ａ制御部２２２３を経て、アナログ部２２１のＤＡＣ２２１２向けのデジタルオーディオ信号ＬＤ₄として当該ＤＡＣ２２１２に供給される。そして、ＤＡＣ２２１２は、デジタルオーディオ信号ＬＤ₄をアナログ信号に変換してＬｃｈのアナログオーディオ信号として出力する。

同様に、Ｒｃｈのアナログオーディオ信号は、アナログ部２３１のＡＤＣ２３１１でデジタル信号に変換される。ＡＤＣ２３１１から出力されるデジタルオーディオ信号ＲＤ₁は、ロジック部２３２のＡ／Ｄ制御部２３２２に供給される。Ａ／Ｄ制御部２３２２は、アナログ部２３１のＡＤＣ２３１１の制御を行い、デジタル回路部２６のＲｃｈのデジタル信号処理部２６５向けのデジタルオーディオ信号ＲＤ₂に変換し、Ｒｃｈのデジタル信号処理部２６５に供給する。

Ｒｃｈのデジタル信号処理部２６５では、デジタルオーディオ信号ＲＤ₂に対してボリューム調整等の信号処理が行われ、デジタルオーディオ信号ＲＤ₃として出力される。デジタルオーディオ信号ＲＤ₃は、再び、アナログ回路部２３に供給され、ロジック部２３２のＤ／Ａ制御部２３２３を経て、アナログ部２３１のＤＡＣ２３１２向けのデジタルオーディオ信号ＲＤ₄として当該ＤＡＣ２３１２に供給される。そして、ＤＡＣ２３１２は、デジタルオーディオ信号ＲＤ₄をアナログ信号に変換してＲｃｈのアナログオーディオ信号として出力する。

［第２実施形態の同期制御の手順］
第２実施形態に係るオーディオ信号同期制御装置２０における同期制御の手順の一例について、図８のフローチャートを用いて説明する。この同期制御は、基本的に、デジタル回路部２６内のホストコントローラ２６１による制御、より具体的には、ホストコントローラ２６１を構成するプロセッサ（ＣＰＵ）による制御の下に実行される。

また、レジスタ設定については、デジタル回路部２６では、内部ＣＰＵより設定され、アナログ回路負部２２，２３では、Ｉ２Ｃバス２４経由でＩ２Ｃバス規格のホストコントローラ２１より設定される。

電源投入により、ホストコントローラ２６１は、非同期のパワーオンリセットで、Ｌｃｈのアナログ回路部２２、Ｒｃｈのアナログ回路部２３、及び、デジタル回路部２６を起動し（ステップＳ２１）、次いで、アナログ回路部２２，２３のアナログ部２２１，２３１の初期設定を行う（ステップＳ２２）。

次に、ホストコントローラ２６１は、デジタル回路部２６内のクロック逓倍／分周器２６２、及び、クロック同期制御部２６３のクロックバッファＯＮ／ＯＦＦ制御部２６３３を制御して、クロックリセット制御部２６３４にクロック発振器２５からの外部マスタークロックＭＣＬＫを供給させる（ステップＳ２３）。このとき、アナログ回路部２２，２３についても、ロジック部２２２，２３２内のクロック同期制御部２２２１，２３２１に対して同様に外部マスタークロックＭＣＬＫを供給させる。

次に、ホストコントローラ２６１は、デジタル回路部２６のクロック同期制御部２６３内の同期開始タイミング微調整部２６３１、Ｉ２Ｃバス規格のホストコントローラ２１は、アナログ回路部２２，２３のクロック同期制御部２２２１，２３２１内の同期開始タイミング微調整部（図示せず）の微調整値ＳＹＮＣ_ＦＩＮＥ_ＤＥＬＡＹを設定する（ステップＳ２４）。この微調整値ＳＹＮＣ_ＦＩＮＥ_ＤＥＬＡＹの設定により、入力される同期開始タイミングをマスタークロックＭＣＬＫ（本例では、５１２ｆ_s＝３２ＭＨｚ）の単位で遅延させることができる。いずれも遅延のみの設定であるが、アナログ回路部２２，２３について、デジタル回路部２６よりもタイミングを早くしたい場合、デジタル回路部２６の方をアナログ回路部２２，２３よりも大きな値に設定することで相対的に早めることができる。

次に、ホストコントローラ２６１は、デジタル回路部２６のクロック同期制御部２６３内の同期制御部２６３２で生成する同期リセット信号のパルス幅、即ち、同期リセット時間の設定を行う（ステップＳ２５）。このとき、クロックリセット制御部２６３４で生成されるパルスクロックの最も長い周期、例えばサンプリング周波数ｆ_sの周期の１６倍の周期を同期リセット時間としてあらかじめレジスタで設定する。アナログ回路部２２，２３のクロック同期制御部２２２１，２３２１についても同様に同期リセット時間の設定を、Ｉ２Ｃバス規格のホストコントローラ２１で行う。

次に、ホストコントローラ２６１、及び、アナログ回路部２２，２３に対してＩ２Ｃバス規格のホストコントローラ２１は、レジスタ設定で同期制御機能を有効（ＳＹＮＣ_ＥＮ＝１）にする（ステップＳ２６）。同期制御機能を有効にすることで、デジタル回路部２６のクロック同期制御部２６３内の同期開始タイミング微調整部２６３１、及び、アナログ回路部２２，２３のクロック同期制御部２２２１，２３２１内の同期開始タイミング微調整部（図示せず）のステートマシーンは同期開始コマンド待ちの状態になる。

次に、ホストコントローラ２６１は、同期開始コマンドを発行すると同時に、同期開始タイミング信号ＳＹＮＣ（０→１の立ち上りエッジ）を、クロック同期制御部２６３及びアナログ回路部２２，２３に対して出力する（ステップＳ２７）。このとき、デジタル回路部２６のクロック同期制御部２６３内の同期開始タイミング微調整部２６３１、及び、アナログ回路部２２，２３のクロック同期制御部２２２１，２３２１内の同期開始タイミング微調整部（図示せず）のステートマシーンは、同期開始タイミング信号ＳＹＮＣの遅延制御の状態になる。

そして、上記のステートマシーンは、ホストコントローラ２６１による制御の下に、ステップＳ２４で設定した微調整値ＳＹＮＣ_ＦＩＮＥ_ＤＥＬＡＹだけ同期開始タイミングを遅延させた後、トグル信号を生成し、同期制御部２６３２へ供給する（ステップＳ２８）。トグル信号は、同期リセット信号の開始タイミングを示す信号である。

ステップＳ２８の処理では、ステップＳ２５で設定した同期リセット時間の時間幅の同期リセット信号、即ち、リセット期間に亘ったＬｏｗレベルが続くような長いパルスを生成する。クロックリセット制御部２６３４は、リセット解除タイミングを起点に全てのパルスクロックの生成を開始する。このとき、上記のステートマシーンは、ステップＳ２６の同期制御機能が有効の間、グリッチ（同期開始タイミング信号ＳＹＮＣの短いＬｏｗレベル）の有無をチェックする状態になる。同期開始タイミング信号ＳＹＮＣは、開始タイミングを示す０→１のトグル信号で１に変化した後、１が継続しなければならない。外部ノイズ等でＬｏｗレベルに落ちた場合は、異常な同期開始タイミング信号としてエラー通知する。

次に、ホストコントローラ２６１は、レジスタ設定で同期制御機能を無効（ＳＹＮＣ_ＥＮ＝０）にする（ステップＳ２９）。アナログ回路部２２，２３についても、Ｉ２Ｃバス規格のホストコントローラ２１で同期制御機能を無効にする。

次に、ホストコントローラ２６１は、デジタル回路部２６で同期制御レジスタを設定し、同期開始タイミング信号ＳＹＮＣを１→０にする、即ち、同期開始タイミング信号ＳＹＮＣの出力をＯＦＦにする（ステップＳ３０）。

次に、Ｉ２Ｃバス規格のホストコントローラ２１は、グリッチを検出したか否かを判断し（ステップＳ３１）、レジスタ通知より、グリッチを検出した場合（Ｓ３１のＹＥＳ）、ステップＳ２７に戻って、同期制御についてリトライする。このように、グリッチの発生時は、同期制御についてリトライを行うことで、グリッチの発生による同期の誤動作を回避することができる。

尚、ここでは、グリッチの発生時に、同期制御についてリトライを行うとしたが、同期開始タイミング信号ＳＹＮＣについて、第１実施形態のトグル（両エッジ）有効から、外部ノイズの影響を受ける第２実施形態では、立ち上がりエッジのみ有効に変更し、入力受信期間を制限することで、グリッチの発生を抑制することができる。

ホストコントローラ２６１、及び、Ｉ２Ｃバス規格のホストコントローラ２１は、グリッチを検出しない場合（Ｓ３１のＮＯ）、Ｌｃｈのアナログ回路部２２、Ｒｃｈのアナログ回路部２３、及び、デジタル回路部２６の同期がとられたものとし、同期制御を完了する（ステップＳ３２）。

＜第３実施形態＞
本開示の第３実施形態は、オーディオ装置の例である。第３実施形態に係るオーディオ装置のシステム構成のブロック図を図９に示す。第３実施形態に係るオーディオ装置としては、例えば、ヘッドフォン装置やスピーカ装置を例示することができる。

本実施形態に係るオーディオ装置１００は、ホストコントローラ１１、Ｌｃｈ，Ｒｃｈのオーディオデバイス１２，１３、クロック発振器１５、スピーカドライバ１６，１７、及び、スピーカ１８，１９を備える構成となっている。そして、ホストコントローラ１１とＬｃｈ，Ｒｃｈのオーディオデバイス１２，１３との間が、Ｉ２Ｃバス１４によって接続されている。

上記のシステム構成の第３実施形態に係るオーディオ装置１００において、ホストコントローラ１１、Ｌｃｈ，Ｒｃｈのオーディオデバイス１２，１３、及び、クロック発振器１５として、第１実施形態に係るオーディオ信号同期制御装置１０のホストコントローラ１１、Ｌｃｈ，Ｒｃｈのオーディオデバイス１２，１３、及び、クロック発振器１５を用いることができる。尚、ここでは、第３実施形態に係るオーディオ装置１００に、第１実施形態に係るオーディオ信号同期制御装置１０を適用するとしたが、第２実施形態に係るオーディオ信号同期制御装置２０を適用するようにしてもよい。

＜本開示がとることができる構成＞
尚、本開示は、以下のような構成をとることもできる。

≪Ａ．オーディオ信号同期制御装置≫
［Ａ－１］ホストコントローラ、
複数のオーディオデバイス、
同報通信が可能で、複数のオーディオデバイスに対して別々に設定されるデバイス制御用アドレスとデバイス共通の同期用アドレスを持ち、ホストコントローラから複数のオーディオデバイスを制御するための通信手段、及び、
複数のオーディオデバイスに対して同じ源発振のクロックをマスタークロックとして供給するクロック発振器を備えており、
ホストコントローラは、複数のオーディオデバイスに対して同期用アドレスで同報通信を行い、
複数のオーディオデバイスはそれぞれ、
同期用アドレスで同報通信された場合、同期リセット信号を生成する同期制御部、
同期制御部で生成された同期リセット信号に応答して、タイミング信号を生成するクロックリセット制御部、及び、
クロックリセット制御部で生成されたタイミング信号に従って、オーディオデータを処理するオーディオ信号処理部を有する、
オーディオ信号同期制御装置。
［Ａ－２］通信手段は、同報通信が可能なバス型トポロジーである、
上記［Ａ－１］に記載のオーディオ信号同期制御装置。
［Ａ－３］通信手段は、Ｉ２Ｃバスである、
上記［Ａ－２］に記載のオーディオ信号同期制御装置。
［Ａ－４］複数のオーディオデバイスは、デバイス共通の同期用アドレスでの同報通信コマンドを受信した場合、複数のデバイスで同時に同報通信コマンドの受理を行い、デバイスの識別情報に基づく所定のオーディオデバイスのみＡＣＫ応答を行う、
上記［Ａ－３］に記載のオーディオ信号同期制御装置。
［Ａ－５］複数のオーディオデバイスは、デバイス制御用アドレスでの同報通信コマンドを受信した場合、選択されたオーディオデバイスのみ応答する、
上記［Ａ－３］に記載のオーディオ信号同期制御装置。
［Ａ－６］同期制御部は、同期用アドレスで同報通信された場合、同期リセットを開始し、所定の時間経過後リセットを解除する、
上記［Ａ－１］乃至上記［Ａ－５］のいずれかに記載のオーディオ信号同期制御装置。
［Ａ－７］クロックリセット制御部は、マスタークロックの周波数がオーディオデータのサンプリング周波数ｆ_sの５１２倍の場合、１ｆ_s，２ｆ_s，４ｆ_s，１２８ｆ_sの周波数のパルスクロックを生成する、
上記［Ａ－１］乃至上記［Ａ－６］のいずれかに記載のオーディオ信号同期制御装置。
［Ａ－８］オーディオ信号処理部は、デバイス制御用アドレス及び同期用アドレスで設定されたレジスタ内容に従ってオーディオデータを処理する、
上記［Ａ－１］乃至上記［Ａ－７］のいずれかに記載のオーディオ信号同期制御装置。
［Ａ－９］オーディオ信号処理部は、モノラルの複数チャンネルのアナログ回路部、及び、ステレオのデジタル回路部から成る、
上記［Ａ－１］乃至上記［Ａ－８］のいずれかに記載のオーディオ信号同期制御装置。
［Ａ－１０］ホストコントローラと複数チャンネルのアナログ回路部とは、Ｉ２Ｃバスで接続されている、
上記［Ａ－９］に記載のオーディオ信号同期制御装置。
［Ａ－１１］デジタル回路部は、デジタル用コントローラを内蔵しており、
デジタル用コントローラは、Ｉ２Ｃバスと異なるインターフェースのホストコントローラである、
上記［Ａ－１０］に記載のオーディオ信号同期制御装置。
［Ａ－１２］デジタル回路部は、同期制御を行うためのクロック同期制御部を有しており、
デジタル用コントローラは、同期制御を行うための同期開始タイミング信号をクロック同期制御部に供給する、
上記［Ａ－１１］に記載のオーディオ信号同期制御装置。
［Ａ－１３］同期開始タイミング信号は、デジタル回路部を起点に、複数チャンネルのアナログ回路部に対して同期開始タイミングを伝える信号である、
上記［Ａ－１２］に記載のオーディオ信号同期制御装置。
［Ａ－１４］クロック同期制御部は、デジタル用コントローラから与えられる同期開始タイミング信号に基づいて同期制御を行う、
上記［Ａ－１２］又は上記［Ａ－１３］に記載のオーディオ信号同期制御装置。
［Ａ－１５］クロック同期制御部は、マスタークロックの単位で、同期制御部へ伝える同期開始タイミングを、コマンド発行タイミングから遅延させることができる同期開始タイミング微調整部を有する、
上記［Ａ－１２］又は上記［Ａ－１３］に記載のオーディオ信号同期制御装置。
［Ａ－１６］同期開始タイミング微調整部は、同期リセット信号の開始タイミングを示すトグル信号を生成し、同期制御部へ供給する、
上記［Ａ－１５］に記載のオーディオ信号同期制御装置。
［Ａ－１７］同期制御部は、同期開始タイミング微調整部からのトグル信号を受けて同期リセット信号を生成し、クロックリセット制御部へ供給する、
上記［Ａ－１６］に記載のオーディオ信号同期制御装置。
［Ａ－１８］クロックリセット制御部は、あらかじめ設定された期間に亘って同期リセットをかけ、同期リセット解除からクロックの生成を開始する、
上記［Ａ－１７］に記載のオーディオ信号同期制御装置。
［Ａ－１９］デジタル回路部は、デジタル用コントローラによる同期制御コマンドを受けて、あらかじめ指定した期間に亘って同期リセットをかけて、リセット解除タイミングを起点にクロック生成をやり直すことができる、
上記［Ａ－１２］乃至上記［Ａ－１８］のいずれかに記載のオーディオ信号同期制御装置。

≪Ｂ．オーディオ装置≫
［Ｂ－１］ホストコントローラ、
複数のオーディオデバイス、
同報通信が可能で、複数のオーディオデバイスに対して別々に設定されるデバイス制御用アドレスとデバイス共通の同期用アドレスを持ち、ホストコントローラから複数のオーディオデバイスを制御するための通信手段、及び、
複数のオーディオデバイスに対して同じ源発振のクロックをマスタークロックとして供給するクロック発振器を備えており、
ホストコントローラは、複数のオーディオデバイスに対して同期用アドレスで同報通信を行い、
複数のオーディオデバイスはそれぞれ、
同期用アドレスで同報通信された場合、同期リセット信号を生成する同期制御部、
同期制御部で生成された同期リセット信号に応答して、タイミング信号を生成するクロックリセット制御部、及び、
クロックリセット制御部で生成されたタイミング信号に従って、オーディオデータを処理するオーディオ信号処理部を有する、
オーディオ信号同期制御装置を用いるオーディオ装置。
［Ｂ－２］通信手段は、同報通信が可能なバス型トポロジーである、
上記［Ｂ－１］に記載のオーディオ装置。
［Ｂ－３］通信手段は、Ｉ２Ｃバスである、
上記［Ｂ－２］に記載のオーディオ装置。
［Ｂ－４］複数のオーディオデバイスは、デバイス共通の同期用アドレスでの同報通信コマンドを受信した場合、複数のデバイスで同時に同報通信コマンドの受理を行い、デバイスの識別情報に基づく所定のオーディオデバイスのみＡＣＫ応答を行う、
上記［Ｂ－３］に記載のオーディオ装置。
［Ｂ－５］複数のオーディオデバイスは、デバイス制御用アドレスでの同報通信コマンドを受信した場合、選択されたオーディオデバイスのみ応答する、
上記［Ｂ－３］に記載のオーディオ装置。
［Ｂ－６］同期制御部は、同期用アドレスで同報通信された場合、同期リセットを開始し、所定の時間経過後リセットを解除する、
上記［Ｂ－１］乃至上記［Ｂ－５］のいずれかに記載のオーディオ装置。
［Ｂ－７］クロックリセット制御部は、マスタークロックの周波数がオーディオデータのサンプリング周波数ｆ_sの５１２倍の場合、１ｆ_s，２ｆ_s，４ｆ_s，１２８ｆ_sの周波数のパルスクロックを生成する、
上記［Ｂ－１］乃至上記［Ｂ－６］のいずれかに記載のオーディオ装置。
［Ｂ－８］オーディオ信号処理部は、デバイス制御用アドレス及び同期用アドレスで設定されたレジスタ内容に従ってオーディオデータを処理する、
上記［Ｂ－１］乃至上記［Ｂ－７］のいずれかに記載のオーディオ装置。
［Ｂ－９］オーディオ信号処理部は、モノラルの複数チャンネルのアナログ回路部、及び、ステレオのデジタル回路部から成る、
上記［Ｂ－１］乃至上記［Ｂ－８］のいずれかに記載のオーディオ装置。
［Ｂ－１０］ホストコントローラと複数チャンネルのアナログ回路部とは、Ｉ２Ｃバスで接続されている、
上記［Ｂ－９］に記載のオーディオ装置。
［Ｂ－１１］デジタル回路部は、デジタル用コントローラを内蔵しており、
デジタル用コントローラは、Ｉ２Ｃバスと異なるインターフェースのホストコントローラである、
上記［Ｂ－１０］に記載のオーディオ装置。
［Ｂ－１２］デジタル回路部は、同期制御を行うためのクロック同期制御部を有しており、
デジタル用コントローラは、同期制御を行うための同期開始タイミング信号をクロック同期制御部に供給する、
上記［Ｂ－１１］に記載のオーディオ装置。
［Ｂ－１３］同期開始タイミング信号は、デジタル回路部を起点に、複数チャンネルのアナログ回路部に対して同期開始タイミングを伝える信号である、
上記［Ｂ－１２］に記載のオーディオ装置。
［Ｂ－１４］クロック同期制御部は、デジタル用コントローラから与えられる同期開始タイミング信号に基づいて同期制御を行う、
上記［Ｂ－１２］又は上記［Ｂ－１３］に記載のオーディオ装置。
［Ｂ－１５］クロック同期制御部は、マスタークロックの単位で、同期制御部へ伝える同期開始タイミングを、コマンド発行タイミングから遅延させることができる同期開始タイミング微調整部を有する、
上記［Ｂ－１２］又は上記［Ｂ－１３］に記載のオーディオ装置。
［Ｂ－１６］同期開始タイミング微調整部は、同期リセット信号の開始タイミングを示すトグル信号を生成し、同期制御部へ供給する、
上記［Ｂ－１５］に記載のオーディオ装置。
［Ｂ－１７］同期制御部は、同期開始タイミング微調整部からのトグル信号を受けて同期リセット信号を生成し、クロックリセット制御部へ供給する、
上記［Ｂ－１６］に記載のオーディオ装置。
［Ｂ－１８］クロックリセット制御部は、あらかじめ設定された期間に亘って同期リセットをかけ、同期リセット解除からクロックの生成を開始する、
上記［Ｂ－１７］に記載のオーディオ装置。
［Ｂ－１９］デジタル回路部は、デジタル用コントローラによる同期制御コマンドを受けて、あらかじめ指定した期間に亘って同期リセットをかけて、リセット解除タイミングを起点にクロック生成をやり直すことができる、
上記［Ｂ－１２］乃至上記［Ｂ－１８］のいずれかに記載のオーディオ装置。

１０・・・第１実施形態に係るオーディオ信号同期制御装置、１１，２１・・・ホストコントローラ、１２・・・Ｌｃｈのオーディオデバイス、１３・・・Ｒｃｈのオーディオデバイス、１４，２４・・・Ｉ２Ｃバス、１５，２５・・・クロック発振器、２０・・・第２実施形態に係るオーディオ信号同期制御装置、２２・・・Ｌｃｈのアナログ回路部、２３・・・Ｒｃｈのアナログ回路部、２６・・・ステレオのデジタル回路部、１００・・・第３実施形態に係るオーディオ装置

Claims (20)

1. ホストコントローラ、
   複数のオーディオデバイス、
   同報通信が可能で、複数のオーディオデバイスに対して別々に設定されるデバイス制御用アドレスとデバイス共通の同期用アドレスを持ち、ホストコントローラから複数のオーディオデバイスを制御するための通信手段、及び、
   複数のオーディオデバイスに対して同じ源発振のクロックをマスタークロックとして供給するクロック発振器を備えており、
   ホストコントローラは、複数のオーディオデバイスに対して同期用アドレスで同報通信を行い、
   複数のオーディオデバイスはそれぞれ、
   同期用アドレスで同報通信された場合、同期リセット信号を生成する同期制御部、
   同期制御部で生成された同期リセット信号に応答して、タイミング信号を生成するクロックリセット制御部、及び、
   クロックリセット制御部で生成されたタイミング信号に従って、オーディオデータを処理するオーディオ信号処理部を有する、
   オーディオ信号同期制御装置。
2. 通信手段は、同報通信が可能なバス型トポロジーである、
   請求項１に記載のオーディオ信号同期制御装置。
3. 通信手段は、Ｉ２Ｃバスである、
   請求項２に記載のオーディオ信号同期制御装置。
4. 複数のオーディオデバイスは、デバイス共通の同期用アドレスでの同報通信コマンドを受信した場合、複数のデバイスで同時に同報通信コマンドの受理を行い、デバイスの識別情報に基づく所定のオーディオデバイスのみＡＣＫ応答を行う、
   請求項３に記載のオーディオ信号同期制御装置。
5. 複数のオーディオデバイスは、デバイス制御用アドレスでの同報通信コマンドを受信した場合、選択されたオーディオデバイスのみ応答する、
   請求項３に記載のオーディオ信号同期制御装置。
6. 同期制御部は、同期用アドレスで同報通信された場合、同期リセットを開始し、所定の時間経過後リセットを解除する、
   請求項１に記載のオーディオ信号同期制御装置。
7. クロックリセット制御部は、マスタークロックの周波数がオーディオデータのサンプリング周波数ｆ_sの５１２倍の場合、１ｆ_s，２ｆ_s，４ｆ_s，１２８ｆ_sの周波数のパルスクロックを生成する、
   請求項１に記載のオーディオ信号同期制御装置。
8. オーディオ信号処理部は、デバイス制御用アドレス及び同期用アドレスで設定されたレジスタ内容に従ってオーディオデータを処理する、
   請求項１に記載のオーディオ信号同期制御装置。
9. オーディオ信号処理部は、モノラルの複数チャンネルのアナログ回路部、及び、ステレオのデジタル回路部から成る、
   請求項１に記載のオーディオ信号同期制御装置。
10. ホストコントローラと複数チャンネルのアナログ回路部とは、Ｉ２Ｃバスで接続されている、
    請求項９に記載のオーディオ信号同期制御装置。
11. デジタル回路部は、デジタル用コントローラを内蔵しており、
    デジタル用コントローラは、Ｉ２Ｃバスと異なるインターフェースのホストコントローラである、
    請求項１０に記載のオーディオ信号同期制御装置。
12. デジタル回路部は、同期制御を行うためのクロック同期制御部を有しており、
    デジタル用コントローラは、同期制御を行うための同期開始タイミング信号をクロック同期制御部に供給する、
    請求項１１に記載のオーディオ信号同期制御装置。
13. 同期開始タイミング信号は、デジタル回路部を起点に、複数チャンネルのアナログ回路部に対して同期開始タイミングを伝える信号である、
    請求項１２に記載のオーディオ信号同期制御装置。
14. クロック同期制御部は、デジタル用コントローラから与えられる同期開始タイミング信号に基づいて同期制御を行う、
    請求項１２に記載のオーディオ信号同期制御装置。
15. クロック同期制御部は、マスタークロックの単位で、同期制御部へ伝える同期開始タイミングを、コマンド発行タイミングから遅延させることができる同期開始タイミング微調整部を有する、
    請求項１２に記載のオーディオ信号同期制御装置。
16. 同期開始タイミング微調整部は、同期リセット信号の開始タイミングを示すトグル信号を生成し、同期制御部へ供給する、
    請求項１５に記載のオーディオ信号同期制御装置。
17. 同期制御部は、同期開始タイミング微調整部からのトグル信号を受けて同期リセット信号を生成し、クロックリセット制御部へ供給する、
    請求項１６に記載のオーディオ信号同期制御装置。
18. クロックリセット制御部は、あらかじめ設定された期間に亘って同期リセットをかけ、同期リセット解除からクロックの生成を開始する、
    請求項１７に記載のオーディオ信号同期制御装置。
19. デジタル回路部は、デジタル用コントローラによる同期制御コマンドを受けて、あらかじめ指定した期間に亘って同期リセットをかけて、リセット解除タイミングを起点にクロック生成をやり直すことができる、
    請求項１２に記載のオーディオ信号同期制御装置。
20. ホストコントローラ、
    複数のオーディオデバイス、
    同報通信が可能で、複数のオーディオデバイスに対して別々に設定されるデバイス制御用アドレスとデバイス共通の同期用アドレスを持ち、ホストコントローラから複数のオーディオデバイスを制御するための通信手段、及び、
    複数のオーディオデバイスに対して同じ源発振のクロックをマスタークロックとして供給するクロック発振器を備えており、
    ホストコントローラは、複数のオーディオデバイスに対して同期用アドレスで同報通信を行い、
    複数のオーディオデバイスはそれぞれ、
    同期用アドレスで同報通信された場合、同期リセット信号を生成する同期制御部、
    同期制御部で生成された同期リセット信号に応答して、タイミング信号を生成するクロックリセット制御部、及び、
    クロックリセット制御部で生成されたタイミング信号に従って、オーディオデータを処理するオーディオ信号処理部を有する、
    オーディオ信号同期制御装置を用いるオーディオ装置。

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