JP2010114630A - 半導体集積回路装置 - Google Patents

Abstract

【課題】Ｉ２Ｓビットクロックを生成するクロック／コマンド生成回路などを不要としながら、ＭＯＳＴネットワークでのマルチチャネルデータの転送を実現する。
【解決手段】Ｉ２Ｓインタフェース１６〜１８がスレーブの場合、ピンモードレジスタ１０ａは、セレクタを介してＩ２Ｓインタフェース１６に入力されるＩ２Ｓビットクロック信号ｓｃｋ、およびＩ２Ｓコマンド信号ｗｓがＩ２Ｓインタフェース１７，１８にもそれぞれ入力されるように設定されている。また、Ｉ２Ｓインタフェース１６〜１８からは、出力イネーブル信号ｓｄａｔａ＿ｅｎが出力バッファにそれぞれ出力されており、これにより、出力バッファは、Ｉ２Ｓインタフェース１６〜１８からＩ２Ｓデータ信号ｓｄａｔａ＿ｏｕｔが出力された際にこれらの信号をそれぞれ出力する。
【選択図】図５

Description

本発明は、情報系ネットワークによるデータ転送技術に関し、特に、ＭＯＳＴ（Ｍｅｄｉａ Ｏｒｉｅｎｔｅｄ Ｓｙｓｔｅｍ Ｔｒａｎｓｐｏｒｔ）（登録商標）などによるマルチチャネルデータの転送に有効な技術に関する。

自動車内の情報系ネットワークとして、ＭＯＳＴの利用が進んでいる。このＭＯＳＴは、リングトポロジーをとり、ＩＮＩＣ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ Ｃｏｎｔｒｏｌｌｅｒ）というネットワークチップを介して様々な情報系デバイス、たとえば、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）ドライブやスピーカーなどが接続されている。

また、ＩＮＩＣには、たとえば、ＭＯＳＴインタフェース用半導体集積回路装置が接続されている。このＭＯＳＴインタフェース用半導体集積回路装置とＩＮＩＣとは、たとえば、ＭｅｄｉａＬＢ（Ｍｅｄｉａ Ｌｏｃａｌ Ｂｕｓ）で接続されている。ＭｅｄｉａＬＢは、ローカルなシリアルバスであり、ＭＯＳＴと同期して動作する自動車内の情報系ネットワークのインタフェース規格である。

この種のＭＯＳＴインタフェース用半導体集積回路装置は、オーディオデータの転送に用いられるインタフェースとして一般的であるＩ２Ｓ（ｔｈｅ Ｉｎｔｅｒ−ＩＣ Ｓｏｕｎｄ）インタフェースを有しており、オーディオデータの転送のために、Ｉ２ＳとＭｅｄｉａＬＢ間の転送を実現させる。

この種のＭＯＳＴフォーマットにおけるデータ転送技術としては、あらかじめ定義された伝送クロックの通信リンクに伝送されたあらゆる種類のデータの伝送および再同期を可能にするものが知られている（たとえば、特許文献１参照）。
特開２００６−０４２３４０号公報

ところが、上記のようなＭＯＳＴネットワークを用いたオーディオデータの転送技術では、次のような問題点があることが本発明者により見い出された。

すなわち、ＭＯＳＴインタフェース用半導体集積回路装置は、前述したようにＩ２ＳとＭｅｄｉａＬＢ間の転送を実現させるために、Ｉ２Ｓフォーマットのインタフェースモジュール（以下、Ｉ２Ｓインタフェース）とＭｅｄｉａＬＢフォーマットのインタフェースモジュール（以下、ＭＯＳＴインタフェースという）とを備えているが、Ｉ２ＳビットクロックとＭｅｄｉａＬＢクロックとが同期していないとサイクリックな転送ができず、オーディオデータの転送ができないという問題がある。

また、同期させる場合、ＭＯＳＴインタフェース用半導体集積回路装置の外部に、Ｉ２Ｓビットクロックを生成するクロック／コマンド生成回路や分周回路などが必要となり、回路規模が大きくなるばかりでなく、コストも大きくなってしまうという問題がある。

さらに、クロック／コマンド生成回路や分周回路などを追加することにより、プリント配線基板のノイズ対策などのケアが必要となるので、開発工数やコストも増加してしまうことになる。

本発明の目的は、ＭＯＳＴネットワークシステムにおいて、Ｉ２Ｓビットクロックを生成するクロック／コマンド生成回路や分周回路などを不要としながら、マルチチャネルデータの転送を実現することのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、Ｉ２Ｓ信号、またはビデオデータを受け取り、ＭＯＳＴフォーマットに合わせたＭｅｄｉａＬＢ信号を生成する半導体集積回路装置であって、Ｉ２Ｓ信号のインタフェースである第１〜第ｎのＩ２Ｓインタフェースと、マルチチャネルのデータ転送の際に第１〜第ｎのＩ２Ｓインタフェースを同期させる同期制御部とを備え、複数のＩ２Ｓ信号を同期化してマルチチャネルのＭｅｄｉａＬＢ信号として出力するものである。

また、本発明は、ＭＯＳＴフォーマットに合わせたＭｅｄｉａＬＢ信号を受け取り、Ｉ２Ｓ信号、またはビデオデータを生成する半導体集積回路装置であって、Ｉ２Ｓ信号のインタフェースである第１〜第ｎのＩ２Ｓインタフェースと、マルチチャネルのデータ転送の際に第１〜第ｎのＩ２Ｓインタフェースを同期させる同期制御部とを備え、ＭｅｄｉａＬＢ信号として入力したマルチチャネルデータを同期化した複数のＩ２Ｓ信号として出力するものである。

さらに、本願のその他の発明の概要を簡単に示す。

本発明は、前記同期制御部が、制御信号に基づいて、第１のＩ２Ｓインタフェースに入力されるＩ２Ｓビットクロック信号、およびＩ２Ｓコマンド信号、または第１のＩ２Ｓインタフェースから出力されるＩ２Ｓビットクロック信号、およびＩ２Ｓコマンド信号を選択し、第２〜第ｎのＩ２Ｓインタフェースに入力する選択部と、予め設定された設定信号に基づいて選択部に制御信号を出力する選択制御部とを備え、該選択制御部は、外部接続されたマスタとなる情報系デバイスのマルチチャネルデータを転送する際に、選択部が、第１のＩ２Ｓインタフェースに入力されるＩ２Ｓビットクロック信号、およびＩ２Ｓコマンド信号を選択して、第２〜第ｎのＩ２Ｓインタフェースに入力するように制御し、第１のＩ２Ｓインタフェースがマスタとなってマルチチャネルデータを転送する際に、選択部が、第１のＩ２Ｓインタフェースから出力されるＩ２Ｓビットクロック信号、およびＩ２Ｓコマンド信号を選択して、第２〜第ｎのＩ２Ｓインタフェースに入力するように制御するものである。

また、本発明は、前記選択制御部が、ステレオチャネルデータを転送する際に、選択部が、第１〜第ｎのＩ２Ｓインタフェースに個別に入力されるＩ２Ｓビットクロック信号、およびＩ２Ｓコマンド信号を選択して、第２〜第ｎのＩ２Ｓインタフェースにそれぞれ入力するように制御するものである。

さらに、本発明は、前記選択制御部がレジスタよりなり、前記選択部は、該レジスタに設定された設定値に基づいて信号の切り替えを行うものである。

また、本発明は、前記第１のＩ２Ｓインタフェースが、第１のＩ２Ｓインタフェースがマスタの際に、データ転送を開始する際に出力する転送開始信号のセットから任意の期間だけ転送開始信号をマスクする転送開始マスク信号を第２〜第ｎのＩ２Ｓインタフェースにそれぞれ出力し、第１〜第ｎのＩ２Ｓインタフェースは、第１のＩ２Ｓインタフェースから出力される転送開始マスク信号がネゲートとなった際にデータ転送を開始するものである。

さらに、本発明は、前記第１〜第ｎのＩ２Ｓインタフェースがスレーブの際に、第１〜第ｎのＩ２Ｓインタフェースのうち、データの出力タイミングが最終となる１つの最終出力Ｉ２Ｓインタフェースが、データ転送を開始する際に出力する転送開始信号のセットから任意の期間だけ該転送開始信号をマスクする転送開始マスク信号を残りのＩ２Ｓインタフェースにそれぞれ出力し、残りのＩ２Ｓインタフェースは、最終出力Ｉ２Ｓインタフェースから出力される転送開始マスク信号がネゲートとなった際にデータ転送を開始するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）Ｉ２ＳとＭｅｄｉａＬＢとの間でマルチチャネルのデータ転送を低コストで可能とすることができる。

（２）また、マルチチャネルデータに対応することによって、半導体集積回路装置の用途を広げることができる。

（３）外部接続されるクロック回路が不要となることにより、ＭＯＳＴインタフェース用半導体集積回路装置を実装するボード上の配線数を低減でき、耐ノイズ性の高く信頼性の高いＭＯＳＴネットワークシステムを実現することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態によるＭＯＳＴネットワークシステムの説明図、図２は、図１のＭＯＳＴネットワークシステムに用いられるＭｅｄｉａＬＢのフォーマットの説明図、図３は、図１のＭＯＳＴネットワークシステムに用いられるＩ２Ｓのフォーマットの説明図、図４は、図１のＭＯＳＴネットワークシステムにおける情報系デバイス、ＭＯＳＴインタフェース用半導体集積回路装置、およびＩＮＩＣにおける接続の一例を示す説明図、図５は、図４のＭＯＳＴインタフェース用半導体集積回路装置の内部構成を示すブロック図、図６は、図４のＭＯＳＴインタフェース用半導体集積回路装置に設けられたＩ２Ｓインタフェースの接続構成を示す説明図、図７は、図６のＩ２Ｓインタフェースがスレーブとなった場合のマルチチャネルデータの信号の流れを示した説明図、図８は、図６のＩ２Ｓインタフェースの１つがマスタとなった場合のマルチチャネルデータの信号の流れを示した説明図、図９は、図６の各Ｉ２Ｓインタフェースがステレオチャネルのデータを転送する場合の信号の流れを示した説明図、図１０は、図６のＩ２Ｓインタフェースにおけるイネーブル信号の設定例を示す説明図、図１１は、図５のＭＯＳＴインタフェース用半導体集積回路装置がスレーブの場合におけるＩ２Ｓインタフェースの各種信号を示した説明図、図１２は、図５のＭＯＳＴインタフェース用半導体集積回路装置がマスタの場合におけるＩ２Ｓインタフェースの各種信号を示した説明図、図１３は、図１１のＩ２Ｓインタフェースにおけるデータ転送の一例を示すタイミングチャート、図１４は、図１１のＩ２Ｓインタフェースにおけるデータ転送の他の例を示すタイミングチャート、図１５は、図１２のＩ２Ｓインタフェースにおけるデータ転送の一例を示すタイミングチャート、図１６は、図６のＩ２ＳインタフェースからＭｅｄｉａＬＢへデータ転送する際の一例を示す説明図、図１７は、１つのＩ２ＳインタフェースからＭｅｄｉａＬＢへデータ転送する際の他の例を示す説明図、図１８は、ＭｅｄｉａＬＢからＩ２Ｓインタフェースにデータ転送する際の一例を示す説明図、図１９は、ＭｅｄｉａＬＢからＩ２Ｓインタフェースにデータ転送する際の他の例を示す説明図である。

本実施の形態において、ＭＯＳＴネットワークシステム１は、自動車内の情報系ネットワークとして用いられるシステムである。ＭＯＳＴネットワークシステム１は、図１に示すように、半導体集積回路装置であるＭＯＳＴインタフェース用半導体集積回路装置２、および複数のＩＮＩＣ３から構成されている。

ＭＯＳＴインタフェース用半導体集積回路装置２には、Ｉ２Ｓ４、およびＭｅｄｉａＬＢ５がそれぞれ接続されており、該Ｉ２Ｓ４を介して情報系デバイスＤＥＶが接続されている。Ｉ２Ｓ４は、ディジタルオーディオデバイスを接続するために使用されるバスであり、ＭｅｄｉａＬＢ５は、マルチメディアデータを伝送するシリアスバスである。

ＭＯＳＴインタフェース用半導体集積回路装置２は、たとえば、オーディオデータの転送などのために、Ｉ２Ｓ４とＭｅｄｉａＬＢ５との間の転送を実現させるインタフェースである。

ＩＮＩＣ３は、ネットワークチップであり、様々な情報系デバイスＤＥＶ（たとえば、ＣＤドライブ、スピーカなど）が接続される。これらＩＮＩＣ３は、たとえば、光ファイバ、あるいはツイストペア線などからなり、ストリーム再生マルチメディアやパケットデータなどを伝送するＭＯＳＴネットワーク６を介して相互に接続されている。

また、ＭＯＳＴインタフェース用半導体集積回路装置２、およびＩＮＩＣ３は、ＭｅｄｉａＬＢ５を介してそれぞれ接続されている。

ここで、ＭｅｄｉａＬＢ５、Ｉ２Ｓ４のフォーマットについてそれぞれ説明する。

まず、ＭｅｄｉａＬＢ５のフォーマットは、ＭｅｄｉａＬＢビットクロックｍｌｂｃｌｋ、ＭｅｄｉａＬＢコマンド信号ｍｌｂｓｉｇ、ＭｅｄｉａＬＢデータ信号ｍｌｂｄａｔａの３線からなっている。

図２に示すように、１フレームが、たとえば４８ｋＨｚで、１フレームを３２分割したＰｈｙｓｉｃａｌ Ｃｈａｎｎｅｌ（ＰＣ）のうち、３１個のＰＣを使用してデータを転送する。ＭｅｄｉａＬＢコマンド信号ｍｌｂｓｉｇは、１ＰＣ内に８ｂｉｔのコマンド、８ｂｉｔのレスポンス、１６ｂｉｔのＣｈａｎｎｅｌ Ａｄｄｒｅｓｓ（ＣＡ）を転送する。ＣＡは、転送毎に決められる値である。

ＭｅｄｉａＬＢコマンド信号ｍｌｂｓｉｇにＣＡが転送された２つ後ろのＰＣで、そのＣＡに該当するデータを転送する。データは、１つのＰＣで３２ｂｉｔを転送し、必要数のＰＣを使って転送する。

たとえば、量子化ビット数が１６ｂｉｔである音源の場合、１つのＰＣ内で、Ｌｃｈ（左チャンネル）の１６ｂｉｔ、Ｒｃｈ（右チャンネル）の１６ｂｉｔの順に転送する。

また、Ｉ２Ｓ４のフォーマットは、Ｉ２Ｓビットクロックｓｃｋ、Ｉ２Ｓコマンド信号Ｌ／Ｒｃｋ，ｗｓ、Ｉ２Ｓデータ信号ｓｄａｔａの３線からなる。

図３に示すように、Ｉ２Ｓコマンド信号ｗｓの同レベル内に、Ｉ２Ｓビットクロックｓｃｋに同期して、Ｌｃｈデータ、Ｒｃｈデータの順に転送する。Ｉ２Ｓには、マスタとスレーブとが存在し、マスタがＩ２ＳビットクロックｓｃｋとＩ２Ｓコマンド信号Ｌ／Ｒｃｋ，ｗｓとを出力し、それらの信号がスレーブに入力される。

図４は、情報系デバイスＤＥＶ、ＭＯＳＴインタフェース用半導体集積回路装置２、ならびにＩＮＩＣ３における接続の一例を示す説明図である。

この図４に示す構成は、Ｉ２ＳビットクロックｓｃｋとＭｅｄｉａＬＢビットクロックｍｌｂｃｌｋとが同期していない場合を示している。ＭＯＳＴインタフェース用半導体集積回路装置２と情報系デバイスＤＥＶとは、たとえば、３つのＩ２Ｓ４ａ〜Ｉ２Ｓ４ｃを介して接続されており、これらＩ２Ｓ４ａ〜Ｉ２Ｓ４ｃとＭｅｄｉａＬＢ５との間でデータ転送が行われる。この場合、各Ｉ２Ｓ４ａ〜Ｉ２Ｓ４ｃとＭｅｄｉａＬＢ５との間で３種類のステレオデータの転送が行われる。

また、ＭＯＳＴインタフェース用半導体集積回路装置２とＩＮＩＣ３とは、ＭｅｄｉａＬＢ５を介して接続されている。

図５は、図４に示したＭＯＳＴインタフェース用半導体集積回路装置２の内部構成を示すブロック図である。

ＭＯＳＴインタフェース用半導体集積回路装置２は、図示するように、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）バッファ部７，８、サウンドインタフェース９、ＣＰＵインタフェース１０、分周回路１１、ＤＴＣ（Ｄａｔａ Ｔｒａｎｓｆｅｒ Ｃｏｎｔｒｏｌｌｅｒ）１２、メモリ１３、およびＭＯＳＴインタフェース１４から構成されている。

また、サウンドインタフェース９は、セレクタブロック１５、Ｉ２Ｓインタフェース１６〜１８、ＳＲＣ（Ｓｏｕｃｅ Ｒａｔｅ Ｃｏｎｖｅｒｔｅｒ）１９、ＩＮバッファ２０、ならびにＯＵＴバッファ２１などから構成されている。

Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）バッファ部７は、情報系デバイスＤＥＶから入出力される信号のやり取りを行うバッファである。サウンドインタフェース９は、情報系デバイスＤＥＶから受け取ったサウンドデータのインタフェースである。

ＣＰＵインタフェース１０は、ピンモードレジスタ１０ａ、マルチチャネルイネーブルレジスタ１０ｂ、および音源モードレジスタ１０ｃを有するＣＰＵ用のインタフェースである。

選択制御部であるピンモードレジスタ１０ａは、選択部となるセレクタブロック１５の制御信号を設定する。マルチチャネルイネーブルレジスタ１０ｂは、マルチチャネルデータ転送のイネーブル信号を設定する。音源モードレジスタ１０ｃは、音源の、チャネル数、量子化ビット数、およびサンプリング周波数などを設定する。また、ピンモードレジスタ１０ａ、ならびにセレクタブロック１５によって、同期制御部が構成される。

分周回路１１は、転送するオーディオデータのサンプリング周波数と同じ周波数にするようＭｅｄｉａＬＢビットクロックｍｌｂｃｌｋを分周する。音源モードレジスタ１０ｃに転送するオーディオデータのサンプリング周波数をＣＰＵにて予め設定する。

ＤＴＣ１２は、バスマスタとなり、サウンドインタフェース（ＩＮバッファ／ＯＵＴバッファ）とメモリ１３との間、メモリ１３とＭＯＳＴインタフェース１４との間のデータ転送を行う。メモリ１３は、サウンドインタフェース（ＩＮバッファ／ＯＵＴバッファ）の出力データを一時的に格納し、ＭｅｄｉａＬＢ出力データとの位相差を吸収する。

ＭＯＳＴインタフェース１４は、ＭｅｄｉａＬＢ５に出力するデータのインタフェースである。Ｉ／Ｏバッファ部８は、ＭｅｄｉａＬＢ５に入出力される信号のやり取りを行うバッファである。

Ｉ２Ｓインタフェース１６〜１８は、Ｉ２Ｓのインタフェースである。ＳＲＣ１９には、Ｉ２Ｓインタフェース１６〜１８におけるＩ２Ｓコマンド信号ｗｓ＿ｉｎ，ｗｓ＿ｏｕｔ、および出力イネーブル信号ｗｓ＿ｅｎがそれぞれ入出力されるように接続されている。

ＳＲＣ１９は、クロック信号ＩＮｃｌｋの周期からクロック信号ＯＵＴｃｌｋの周期にデータを変換する。変換前のデータは、ＩＮバッファ２０から取り、変換後のデータはＯＵＴバッファ２１バッファに格納する。

図６は、Ｉ２Ｓインタフェース１６〜１８の接続構成を示す説明図である。

Ｉ／Ｏバッファ部７は、Ｉ／Ｏバッファからなり、該Ｉ／Ｏバッファ７は、入力バッファ２２〜３０、および出力バッファ３１〜３９からなる。

入力バッファ２２の入力部、および出力バッファ３１の出力部には、端子Ｐ１が接続されている。以下、Ｉ／Ｏバッファの構成は、同様であり、入力バッファ２３〜３０の入力部、および出力バッファ３２〜３９の出力部には、端子Ｐ２〜Ｐ９がそれぞれ接続されている。

端子Ｐ１は、Ｉ２Ｓ４ａのＩ２Ｓビットクロックが入出力され、端子Ｐ２は、Ｉ２Ｓ４ａのＩ２Ｓコマンド信号が入出力され、端子Ｐ３は、Ｉ２Ｓ４ａのＩ２Ｓデータ信号が入出力される。

同様に、端子Ｐ４，Ｐ７は、Ｉ２Ｓ４ｂ，４ｃのＩ２Ｓビットクロックがそれぞれ入出力され、端子Ｐ５，Ｐ８は、Ｉ２Ｓ４ｂ，４ｃのＩ２Ｓコマンド信号がそれぞれ入出力される。端子Ｐ６，Ｐ９は、Ｉ２Ｓ４ｂ，４ｃのＩ２Ｓデータ信号が入出力される。

出力バッファ３１〜３９には、制御端子が設けられており、該制御端子に入力される制御信号に基づいて、出力制御が行われる。

また、セレクタブロック１５は、セレクタ１５ａ〜セレクタ１５ｄから構成されている。これらセレクタ１５ａ〜１５ｄは、第１〜第３の入力部を備えており、ピンモードレジスタ１０ａに格納された値に基づいて、これら第１〜第３の入力部に入力された信号のうち、いずれか１つの信号を出力部から出力する。

入力バッファ２２を介して出力された信号は、Ｉ２Ｓビットクロック信号ｓｃｋ＿ｉｎとして、Ｉ２Ｓインタフェース１６に入力されるように接続されている。入力バッファ２３を介して出力された信号は、Ｉ２Ｓコマンド信号ｗｓ＿ｉｎとしてＩ２Ｓインタフェース１６に入力されるように接続されており、入力バッファ２４を介して出力された信号は、Ｉ２Ｓデータ信号ｓｄａｔａ＿ｉｎとしてＩ２Ｓインタフェース１６に入力されるように接続されている。

また、Ｉ２Ｓインタフェース１６からは、Ｉ２Ｓビットクロック信号ｓｃｋ＿ｏｕｔ、Ｉ２Ｓコマンド信号ｗｓ＿ｏｕｔ、Ｉ２Ｓデータ信号ｓｄａｔａ＿ｏｕｔ、および出力イネーブル信号ｓｃｋ＿ｅｎ，ｗｓ＿ｅｎ，ｓｄａｔａ＿ｅｎがそれぞれ出力される。

Ｉ２Ｓビットクロック信号ｓｃｋ＿ｏｕｔ、Ｉ２Ｓコマンド信号ｗｓ＿ｏｕｔ、ならびにＩ２Ｓデータ信号ｓｄａｔａ＿ｏｕｔは、出力バッファ３１〜３３の入力部にそれぞれ入力されるように接続されている。

出力イネーブル信号ｓｃｋ＿ｅｎ，ｗｓ＿ｅｎ，ｓｄａｔａ＿ｅｎは、出力バッファ３１〜３３の制御端子にそれぞれ入力されるように接続されている。

出力バッファ３１は、出力イネーブル信号ｓｃｋ＿ｅｎに基づいて、Ｉ２Ｓビットクロック信号ｓｃｋ＿ｏｕｔを出力、または出力停止を行う。出力バッファ３２は、出力イネーブル信号ｗｓ＿ｅｎに基づいて、Ｉ２Ｓコマンド信号ｗｓ＿ｏｕｔを出力、または出力停止を行う。出力バッファ３３は、出力イネーブル信号ｓｄａｔａ＿ｅｎに基づいて、Ｉ２Ｓデータ信号ｓｄａｔａ＿ｏｕｔの出力制御を行う。

セレクタ１５ａの第１の入力部、およびセレクタ１５ｃの第１の入力部には、入力バッファ２２から出力されるＩ２Ｓビットクロック信号ｓｃｋ＿ｉｎが入力されるようにそれぞれ接続されている。

セレクタ１５ａの第２の入力部、ならびにセレクタ１５ｃの第２の入力部には、Ｉ２Ｓインタフェース１６から出力されるＩ２Ｓビットクロック信号ｓｃｋ＿ｏｕｔが入力されるようにそれぞれ接続されている。

セレクタ１５ａの第３の入力部には、入力バッファ２５の出力部が接続されており、該セレクタ１５ａの制御端子には、ピンモードレジスタ１０ａが接続されている。セレクタ１５ａの出力部には、Ｉ２Ｓインタフェース１７が接続されている。

セレクタ１５ａは、ピンモードレジスタ１０ａから出力される制御信号に基づいて、第１〜第３の入力部に入力される信号のいずれか１つを選択し、Ｉ２Ｓビットクロック信号ｓｃｋ＿ｉｎとしてＩ２Ｓインタフェース１７に出力する。

出力バッファ３４の入力部には、Ｉ２Ｓインタフェース１７から出力されるＩ２Ｓビットクロック信号ｓｃｋ＿ｏｕｔが入力されるように接続されており、該出力バッファ３４の制御端子には、Ｉ２Ｓインタフェース１７から出力される出力イネーブル信号ｓｃｋ＿ｅｎが入力されるように接続されている。出力バッファ３４は、出力イネーブル信号ｓｃｋ＿ｅｎに基づいて、Ｉ２Ｓビットクロック信号ｓｃｋ＿ｏｕｔの出力制御を行う。

セレクタ１５ｂの第１の入力部、およびセレクタ１５ｄの第１の入力部には、出力バッファ２３から出力されるＩ２Ｓコマンド信号ｗｓ＿ｉｎが入力されるようにそれぞれ接続されている。

セレクタ１５ｂの第２の入力部、ならびにセレクタ１５ｄの第２の入力部には、Ｉ２Ｓインタフェース１６から出力されるＩ２Ｓコマンド信号ｗｓ＿ｏｕｔが入力されるようにそれぞれ接続されている。

また、セレクタ１５ｂの第３の入力部には、入力バッファ２６の出力部が接続されており、該セレクタ１５ｂの制御端子には、ピンモードレジスタ１０ａが接続されている。セレクタ１５ｂの出力部には、Ｉ２Ｓインタフェース１７が接続されている。

セレクタ１５ｂは、ピンモードレジスタ１０ａから出力される制御信号に基づいて、第１〜第３の入力部に入力される信号のいずれか１つを選択し、Ｉ２Ｓコマンド信号ｗｓ＿ｉｎとしてＩ２Ｓインタフェース１７に出力する。

セレクタ１５ｃの第３の入力部には、入力バッファ２８の出力部が接続されており、セレクタ１５ｄの第３の入力部には、入力バッファ２９の出力部が接続されている。セレクタ１５ｃ，１５ｄの制御端子には、ピンモードレジスタ１０ａがそれぞれ接続されている。

セレクタ１５ｃ，１５ｄの出力部には、Ｉ２Ｓインタフェース１８がそれぞれ接続されている。セレクタ１５ｃは、ピンモードレジスタ１０ａから出力される制御信号に基づいて、第１〜第３の入力部に入力される信号のいずれか１つを選択し、Ｉ２Ｓビットクロック信号ｓｃｋ＿ｉｎとしてＩ２Ｓインタフェース１８に出力し、セレクタ１５ｄは、ピンモードレジスタ１０ａから出力される制御信号に基づいて、第１〜第３の入力部に入力される信号のいずれか１つを選択し、Ｉ２Ｓコマンド信号ｗｓ＿ｉｎとしてＩ２Ｓインタフェース１８に出力する。

出力バッファ３５，３６の入力部には、Ｉ２Ｓインタフェース１７から出力されるＩ２Ｓコマンド信号ｗｓ＿ｏｕｔ、Ｉ２Ｓデータ信号ｓｄａｔａ＿ｏｕｔが入力されるようにそれぞれ接続されている。

これら出力バッファ３５，３６の制御端子には、Ｉ２Ｓインタフェース１７から出力される出力イネーブル信号ｗｓ＿ｅｎ，ｓｄａｔａ＿ｅｎが入力されるようにそれぞれ接続されている。

出力バッファ３５は、出力イネーブル信号ｗｓ＿ｅｎに基づいて、Ｉ２Ｓコマンド信号ｗｓ＿ｏｕｔの出力制御を行い、出力バッファ３６は、出力イネーブル信号ｓｄａｔａ＿ｅｎに基づいて、Ｉ２Ｓデータ信号ｓｄａｔａ＿ｏｕｔの出力制御を行う。入力バッファ２７を介して出力された信号は、Ｉ２Ｓデータ信号ｓｄａｔａ＿ｉｎとしてＩ２Ｓインタフェース１７に入力されるように接続されている。

出力バッファ３７の入力部には、Ｉ２Ｓインタフェース１８から出力されるＩ２Ｓビットクロック信号ｓｃｋ＿ｏｕｔが入力されるように接続されており、該出力バッファ３７の制御端子には、Ｉ２Ｓインタフェース１８から出力される出力イネーブル信号ｓｃｋ＿ｅｎが入力されるように接続されている。出力バッファ３７は、出力イネーブル信号ｓｃｋ＿ｅｎに基づいて、Ｉ２Ｓビットクロック信号ｓｃｋ＿ｏｕｔの出力制御を行う。

出力バッファ３８，３９の入力部には、Ｉ２Ｓインタフェース１８から出力されるＩ２Ｓコマンド信号ｗｓ＿ｏｕｔ、Ｉ２Ｓデータ信号ｓｄａｔａ＿ｏｕｔが入力されるようにそれぞれ接続されている。

これら出力バッファ３８，３９の制御端子には、Ｉ２Ｓインタフェース１８から出力される出力イネーブル信号ｗｓ＿ｅｎ，ｓｄａｔａ＿ｅｎが入力されるようにそれぞれ接続されている。

出力バッファ３８は、出力イネーブル信号ｗｓ＿ｅｎに基づいて、Ｉ２Ｓコマンド信号ｗｓ＿ｏｕｔの出力制御を行い、出力バッファ３９は、出力イネーブル信号ｓｄａｔａ＿ｅｎに基づいて、Ｉ２Ｓデータ信号ｓｄａｔａ＿ｏｕｔの出力制御を行う。

次に、本実施の形態におけるＭＯＳＴインタフェース用半導体集積回路装置２の動作について説明する。

始めに、マルチチャネルのデータを転送するには、３つのＩ２Ｓインタフェース１６〜１８間で同期化する必要があり、その同期化技術について説明する。

まず、マルチチャネルデータの転送の際は、Ｉ２Ｓインタフェース１６〜１８に同一のＩ２Ｓビットクロック信号ｓｃｋ＿ｉｎ、およびＩ２Ｓコマンド信号ｗｓ＿ｉｎが入力されるようにセレクタ１５ａ〜１５ｄを切り替え制御する。

この接続の切り替えは、たとえば、ＭＯＳＴインタフェース用半導体集積回路装置２に設けられたＣＰＵなどが、前述したピンモードレジスタ１０ａの設定を行うことによって行われる。

図７は、情報系デバイスＤＥＶがマスタとなり、ＭＯＳＴインタフェース用半導体集積回路装置２におけるＩ２Ｓインタフェース１６〜１８がスレーブとなった場合のマルチチャネルデータの信号の流れを示した説明図である。

図７において、太線で示すラインが信号の入出力経路を示しており、図示するように、ピンモードレジスタ１０ａは、セレクタ１５ａ〜１５ｄの第１の入力部から入力された信号（Ｉ２Ｓインタフェース１６に入力されるＩ２Ｓビットクロック信号ｓｃｋ＿ｉｎ、ならびにＩ２Ｓコマンド信号ｗｓ）がそれぞれ出力されるように設定がされている。

また、Ｉ２Ｓインタフェース１６〜１８からは、出力イネーブル信号ｓｄａｔａ＿ｅｎが出力バッファ３３，３６，３９にそれぞれ出力されており、これにより、出力バッファ３３，３６，３９は、Ｉ２Ｓインタフェース１６〜１８からＩ２Ｓデータ信号ｓｄａｔａ＿ｏｕｔが出力された際にこれらの信号を端子Ｐ３，Ｐ６，Ｐ９にそれぞれ出力する。

また、図８は、ＭＯＳＴインタフェース用半導体集積回路装置２におけるＩ２Ｓインタフェース１６がマスタであり、情報系デバイスＤＥＶ、およびＭＯＳＴインタフェース用半導体集積回路装置２におけるＩ２Ｓインタフェース１７，１８がスレーブとなった場合のマルチチャネルデータの信号の流れを示した説明図である。

この図８においても、太線で示すラインが信号の入出力経路を示しており、この場合、ピンモードレジスタ１０ａは、セレクタ１５ａ〜１５ｄの第２の入力部から入力された信号がそれぞれ出力されるように設定がされている。また、出力バッファ３３，３６，３９の状態は、図７と同様である。

図９は、ステレオチャネルのデータを転送する場合であり、ここでも、太線で示すラインが信号の入出力経路を示している。この図９では、ピンモードレジスタ１０ａは、セレクタ１５ａ〜１５ｄの第３の入力部から入力された信号がそれぞれ出力されるように設定がされている。また、出力バッファ３３，３６，３９の状態は、図７と同様である。

これらＩ２Ｓインタフェース１６〜１８は、図１０に示すように、ＣＰＵなどによってマルチチャネルイネーブルレジスタ１０ｂを設定することにより、Ｉ２Ｓインタフェース１６〜１８内部において、マルチチャネルデータ転送のイネーブル信号ｅｎａｂｌｅをそれぞれ生成し、該イネーブル信号ｅｎａｂｌｅがアクティブ（たとえば、Ｈｉ信号）のときに転送が行われる。

次に、データの転送技術について説明する。

図１１は、ＭＯＳＴインタフェース用半導体集積回路装置２がスレーブの場合におけるＩ２Ｓインタフェース１６〜１８の各種信号を示した説明図である。

ここでは、最終出力Ｉ２ＳインタフェースとなるＩ２Ｓインタフェース１８から出力されるデータのタイミングが最終となる場合を示している。

Ｉ２Ｓインタフェース１６，１７の内部では、イネーブル信号ｅｎａｂｌｅ、およびデータ転送のスタートを意味し、転送開始信号となるニューワード信号ｎｅｗｗｏｒｄがセットされており、かつ後述するニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋがクリアされているときにセットされるニューワード６ｃｈ信号ｎｅｗｗｏｒｄ＿６ｃｈがそれぞれ生成される。

また、Ｉ２Ｓインタフェース１８の内部では、イネーブル信号ｅｎａｂｌｅ、ニューワード信号ｎｅｗｗｏｒｄ、ニューワード６ｃｈ信号ｎｅｗｗｏｒｄ＿６ｃｈ、ニューワード信号ｎｅｗｗｏｒｄの最初の信号でセットされる信号ａａａ、およびニューワード信号ｎｅｗｗｏｒｄの２つ目の信号でセットされる信号ｂｂｂがそれぞれ生成される。

さらに、Ｉ２Ｓインタフェース１６〜１８には、Ｉ２Ｓビットクロック信号ｓｃｋ＿ｉｎ、ならびにＩ２Ｓコマンド信号ｗｓ＿ｉｎがそれぞれ入力される。Ｉ２Ｓインタフェース１８からは、ニューワード信号ｎｅｗｗｏｒｄをマスクし、転送開始マスク信号となるニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋが出力されている。このニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋは、Ｉ２Ｓインタフェース１６，１７にそれぞれ入力されるように接続されている。

また、図１２は、ＭＯＳＴインタフェース用半導体集積回路装置２がマスタの場合におけるＩ２Ｓインタフェース１６〜１８の各種信号を示した説明図である。

Ｉ２Ｓインタフェース１６の内部では、イネーブル信号ｅｎａｂｌｅ、ニューワード信号ｎｅｗｗｏｒｄ、信号ａａａ、および信号ｂｂｂがそれぞれ生成される。また、Ｉ２Ｓインタフェース１７，１８の内部では、イネーブル信号ｅｎａｂｌｅ、ニューワード信号ｎｅｗｗｏｒｄ、ならびにニューワード６ｃｈ信号ｎｅｗｗｏｒｄ＿６ｃｈがそれぞれ生成される。

さらに、Ｉ２Ｓインタフェース１６からは、Ｉ２Ｓビットクロック信号ｓｃｋ＿ｏｕｔ、Ｉ２Ｓコマンド信号ｗｓ＿ｏｕｔ、およびニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋが出力されている。

Ｉ２Ｓインタフェース１７，１８には、Ｉ２Ｓインタフェース１６から出力されるＩ２Ｓビットクロック信号ｓｃｋ＿ｉｎ、Ｉ２Ｓコマンド信号ｗｓ＿ｉｎ、およびニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋがそれぞれ入力される。

Ｉ２Ｓインタフェース１６〜１８は、Ｉ２Ｓコマンド信号ｗｓ＿ｉｎの立ち下がりエッジで、イネーブル信号ｅｎａｂｌｅがＨｉ信号の際に転送する。マルチチャネルデータの転送の場合、たとえば、配線遅延などの影響によってイネーブル信号ｅｎａｂｌｅがＨｉ信号になるタイミングが異なるときがあり、Ｉ２Ｓコマンド信号ｗｓ＿ｉｎの立ち下がりエッジに近いときには、Ｉ２Ｓインタフェース１６〜１８のうち、いずれかのＩ２Ｓインタフェースが転送できなくなる可能性がある。

これを避けるために、Ｉ２Ｓインタフェース１６〜１８は、データを転送できる状態になって１サイクル後から、データ転送を開始する。

図１３、および図１４は、図１１のＩ２Ｓインタフェース１６〜１８のデータ転送時におけるタイミングチャートである。

図１３においては、上方から下方にかけて、Ｉ２Ｓインタフェース１８におけるＩ２Ｓビットクロック信号ｓｃｋ＿ｉｎ、Ｉ２Ｓコマンド信号ｗｓ＿ｉｎ、イネーブル信号ｅｎａｂｌｅ、ニューワード信号ｎｅｗｗｏｒｄ、信号ａａａ、信号ｂｂｂ、ニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋ、ニューワード６ｃｈ信号ｎｅｗｗｏｒｄ＿６ｃｈ、Ｉ２Ｓインタフェース１６におけるＩ２Ｓビットクロック信号ｓｃｋ＿ｉｎ、Ｉ２Ｓコマンド信号ｗｓ＿ｉｎ、イネーブル信号ｅｎａｂｌｅ、ニューワード信号ｎｅｗｗｏｒｄ、ニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋ、ニューワード６ｃｈ信号ｎｅｗｗｏｒｄ＿６ｃｈ、およびＩ２Ｓインタフェース１７におけるＩ２Ｓビットクロック信号ｓｃｋ＿ｉｎ、Ｉ２Ｓコマンド信号ｗｓ＿ｉｎ、イネーブル信号ｅｎａｂｌｅ、ニューワード信号ｎｅｗｗｏｒｄ、ニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋ、ニューワード６ｃｈ信号ｎｅｗｗｏｒｄ＿６ｃｈの信号タイミングをそれぞれ示している。

この図１３では、たとえば、Ｉ２Ｓインタフェース１８におけるイネーブル信号ｅｎａｂｌｅの立ち上がりタイミングが、Ｉ２Ｓインタフェース１７のイネーブル信号ｅｎａｂｌｅの立ち上がりタイミングよりも遅れてしまっており、データ転送開始に間に合わない場合を示している。

また、図１４における各種信号は、図１３と同様となっている。この図１４では、たとえば、データの出力タイミングが最終となるＩ２Ｓインタフェース１８におけるイネーブル信号ｅｎａｂｌｅの立ち上がりタイミングがＩ２Ｓコマンド信号ｗｓの立ち下がりよりも早く、データ転送が開始されるタイミングとなっている場合を示している。

ここでも、Ｉ２Ｓインタフェース１８は、図１３、および図１４に示すように、ニューワード信号ｎｅｗｗｏｒｄが初めてセットされた１サイクル後まで、該ニューワード信号ｎｅｗｗｏｒｄをマスクするニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋをセットする。

このニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋは、Ｉ２Ｓインタフェース１６，１７に入力されている。そして、ニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋがクリアされ、かつニューワード信号ｎｅｗｗｏｒｄがセットされた期間（ニューワード６ｃｈ信号ｎｅｗｗｏｒｄ＿６ｃｈアサート期間）にデータ転送が開始される。

このように、ニューワード信号ｎｅｗｗｏｒｄが初めてセットされた１サイクル後まで、ニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋをセットすることによって、イネーブル信号ｅｎａｂｌｅの立ち上がりタイミングが遅延しても、Ｉ２Ｓインタフェースがデータ転送不可となることを防止することができる。

図１５は、図１２のＩ２Ｓインタフェース１６〜１８におけるデータ転送時のタイミングチャートである。

図１５においては、上方から下方にかけて、Ｉ２Ｓインタフェース１６におけるＩ２Ｓビットクロック信号ｓｃｋ＿ｉｎ、Ｉ２Ｓコマンド信号ｗｓ＿ｉｎ、イネーブル信号ｅｎａｂｌｅ、ニューワード信号ｎｅｗｗｏｒｄ、信号ａａａ、信号ｂｂｂ、ニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋ、ニューワード６ｃｈ信号ｎｅｗｗｏｒｄ＿６ｃｈ、Ｉ２Ｓインタフェース１７におけるＩ２Ｓビットクロック信号ｓｃｋ＿ｉｎ、Ｉ２Ｓコマンド信号ｗｓ＿ｉｎ、イネーブル信号ｅｎａｂｌｅ、ニューワード信号ｎｅｗｗｏｒｄ、ニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋ、ニューワード６ｃｈ信号ｎｅｗｗｏｒｄ＿６ｃｈ、およびＩ２Ｓインタフェース１８におけるＩ２Ｓビットクロック信号ｓｃｋ＿ｉｎ、Ｉ２Ｓコマンド信号ｗｓ＿ｉｎ、イネーブル信号ｅｎａｂｌｅ、ニューワード信号ｎｅｗｗｏｒｄ、ニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋ、ニューワード６ｃｈ信号ｎｅｗｗｏｒｄ＿６ｃｈの信号タイミングをそれぞれ示している。

この場合も、図１３、図１４と同様に、Ｉ２Ｓインタフェース１６がデータを転送できる状態になって１サイクル後から、データ転送を開始する。Ｉ２Ｓインタフェース１６のニューワード信号ｎｅｗｗｏｒｄが初めてセットされた１サイクル後まで、該ニューワード信号ｎｅｗｗｏｒｄをマスクするニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋをセットする。

よって、Ｉ２Ｓインタフェース１７，１８は、ニューワード信号ｎｅｗｗｏｒｄがセットされて、かつＩ２Ｓインタフェース１６からのニューワードマスク信号ｎｅｗｗｏｒｄ＿ｍａｓｋがクリアされている際に（ニューワード６ｃｈ信号ｎｅｗｗｏｒｄ＿６ｃｈアサート期間）データを転送する。

次に、各々のＩ２Ｓインタフェース１６〜１８からＭｅｄｉａＬＢ５にデータ転送する場合について、図１６を用いて説明する。

まず、各Ｉ２Ｓインタフェース１６〜１８は、ニューワード６ｃｈ信号ｎｅｗｗｏｒｄ＿６ｃｈに従ってデータを受信し、該データをＩ２Ｓインタフェース１６〜１８内にそれぞれ設けられたバッファに格納する。つまり、Ｉ２Ｓインタフェース１６〜１８で同期して、該Ｉ２Ｓインタフェース１６〜１８内のバッファにデータが格納される。

続いて、Ｉ２Ｓインタフェース１６〜１８における各バッファのデータを、ＩＮバッファ２０にチャネル（ｃｈ）別に６チャネル（ｃｈ）分を保持する。

そして、クロック信号ＩＮｃｌｋとして、Ｉ２Ｓインタフェース１６のＩ２Ｓコマンド信号ｗｓが入力されるように接続し、Ｉ２Ｓコマンド信号ｗｓの立ち上がりで、ＩＮバッファ２０のデータをＳＲＣ１９に入力する。データが入力されたＳＲＣ１９は、レート変換を行う（６ｃｈ分のデータを同時に変換する）。

続いて、クロック信号ＯＵＴｃｌｋとして、分周回路１１がＭＯＳＴインタフェース１４のＭｅｄｉａＬＢビットクロックｍｌｂｃｌｋを分周したものを用い、その分周クロックの立ち上がりで、ＳＲＣ１９の出力データをＯＵＴバッファ２１にｃｈ別に６ｃｈ分を保持する。

そして、ＯＵＴバッファ２１からメモリ１３にデータ転送し、さらに、該メモリ１３からＭＯＳＴインタフェース１４にデータが転送され、該ＭＯＳＴインタフェース１４がＭｅｄｉａＬＢ５にデータを出力する。

ここで、Ｉ２Ｓインタフェース１６〜１８のいずれか１つのＩ２ＳインタフェースからＭｅｄｉａＬＢ５へデータ転送する場合は、図１７に示すように、上述した図１６の方法と同様である。

また、ＭｅｄｉａＬＢ５からＩ２Ｓインタフェース１６〜１８にデータ転送する場合について、図１８を用いて説明する。

まず、ＭｅｄｉａＬＢから入力されたデータを、Ｉ２Ｓインタフェース１６〜１８に設けられたバッファに格納し、それらバッファからメモリ１３にデータを転送する。続いて、メモリ１３のデータをＩＮバッファ２０にｃｈ別に６ｃｈ分を保持する。

クロック信号ＩＮｃｌｋとして分周回路１１がＭＯＳＴインタフェース１４のＭｅｄｉａＬＢビットクロックｍｌｂｃｌｋを分周したものを用い、その分周クロックの立ち上がりで、ＩＮバッファ２０のデータをＳＲＣ１９に入力する。ＳＲＣ１９はレート変換を行う（６ｃｈ分のデータを同時に変換する）。

そして、クロック信号ＯＵＴｃｌｋとして、Ｉ２Ｓインタフェース１６のＩ２Ｓコマンド信号ｗｓを用い、該Ｉ２Ｓコマンド信号ｗｓの立ち上がりで、ＳＲＣ１９の出力データをＯＵＴバッファ２１にｃｈ別に６ｃｈ分を保持する。

ＯＵＴバッファ２１から各Ｉ２Ｓインタフェース１６〜１８内のバッファに転送する。各々のＩ２Ｓインタフェース１６〜１８は、ニューワード６ｃｈ信号ｎｅｗｗｏｒｄ＿６ｃｈに従ってバッファ内のデータをＩ２Ｓインタフェース１６〜１８に出力する。これにより、３つのＩ２Ｓインタフェース１６〜１８で同期して転送が可能となる。

また、ＭｅｄｉａＬＢ５から、Ｉ２Ｓインタフェース１６〜１８のいずれか１つのＩ２Ｓインタフェースへデータ転送する場合も、図１９に示すように、図１８の場合と同様になる。

それにより、本実施の形態によれば、Ｉ２Ｓビットクロックを生成するクロック回路などがＭＯＳＴインタフェース用半導体集積回路装置２を実装するボード上に不要となるので、回路規模の増加を抑制し、コストダウンを図ることができる。

また、クロック回路が不要となることにより、ＭＯＳＴインタフェース用半導体集積回路装置２を実装するボードに該クロック回路を搭載した際に発生するノイズ対策などが不要となり、開発工数を削減やコスト低減を実現することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、ＭＯＳＴネットワークシステムにおけるＩ２ＳとＭｅｄｉａＬＢとの間のデータ転送技術に適している。

本発明の一実施の形態によるＭＯＳＴネットワークシステムの説明図である。 図１のＭＯＳＴネットワークシステムに用いられるＭｅｄｉａＬＢのフォーマットの説明図である。 図１のＭＯＳＴネットワークシステムに用いられるＩ２Ｓのフォーマットの説明図である。 図１のＭＯＳＴネットワークシステムにおける情報系デバイス、ＭＯＳＴインタフェース用半導体集積回路装置、およびＩＮＩＣにおける接続の一例を示す説明図である。 図４のＭＯＳＴインタフェース用半導体集積回路装置の内部構成を示すブロック図である。 図４のＭＯＳＴインタフェース用半導体集積回路装置に設けられたＩ２Ｓインタフェースの接続構成を示す説明図である。 図６のＩ２Ｓインタフェースがスレーブとなった場合のマルチチャネルデータの信号の流れを示した説明図である。 図６のＩ２Ｓインタフェースの１つがマスタとなった場合のマルチチャネルデータの信号の流れを示した説明図である。 図６のＩ２Ｓインタフェースの１つがステレオチャネルのデータを転送する場合の信号の流れを示した説明図である。 図６のＩ２Ｓインタフェースにおけるイネーブル信号の設定例を示す説明図である。 図５のＭＯＳＴインタフェース用半導体集積回路装置がスレーブの場合におけるＩ２Ｓインタフェースの各種信号を示した説明図である。 図５のＭＯＳＴインタフェース用半導体集積回路装置がマスタの場合におけるＩ２Ｓインタフェースの各種信号を示した説明図である。 図１１のＩ２Ｓインタフェースにおけるデータ転送の一例を示すタイミングチャートである。 図１１のＩ２Ｓインタフェースにおけるデータ転送の他の例を示すタイミングチャートである。 図１２のＩ２Ｓインタフェースにおけるデータ転送の一例を示すタイミングチャートである。 図６のＩ２Ｓインタフェースのいずれか１つのＩ２ＳインタフェースからＭｅｄｉａＬＢへデータ転送する際の一例を示す説明図である。 １つのＩ２ＳインタフェースからＭｅｄｉａＬＢへデータ転送する際の他の例を示す説明図である。 ＭｅｄｉａＬＢからＩ２Ｓインタフェースにデータ転送する際の一例を示す説明図である。 ＭｅｄｉａＬＢからＩ２Ｓインタフェースにデータ転送する際の他の例を示す説明図である。

符号の説明

１ ＭＯＳＴネットワークシステム
２ ＭＯＳＴインタフェース用半導体集積回路装置
３ ＩＮＩＣ
４ Ｉ２Ｓ
４ａ〜４ｃ Ｉ２Ｓ
５ ＭｅｄｉａＬＢ
６ ＭＯＳＴネットワーク
７，８ Ｉ／Ｏバッファ部
９ サウンドインタフェース
１０ ＣＰＵインタフェース
１０ａ ピンモードレジスタ
１０ｂ マルチチャネルイネーブルレジスタ
１０ｃ 音源モードレジスタ
１１ 分周回路
１２ ＤＴＣ
１３ メモリ
１４ ＭＯＳＴインタフェース
１５ セレクタブロック
１５ａ〜１５ｄ セレクタ
１６〜１８ Ｉ２Ｓインタフェース
１９ ＳＲＣ
２０ ＩＮバッファ
２１ ＯＵＴバッファ
２２〜３０ 入力バッファ
３１〜３９ 出力バッファ
Ｐ１〜Ｐ９ 端子
ＤＥＶ 情報系デバイス

Claims (7)

1. Ｉ２Ｓ信号、またはビデオデータを受け取り、ＭＯＳＴフォーマットに合わせたＭｅｄｉａＬＢ信号を生成する半導体集積回路装置であって、
   Ｉ２Ｓ信号のインタフェースである第１〜第ｎのＩ２Ｓインタフェースと、
   マルチチャネルのデータ転送の際に前記第１〜前記第ｎのＩ２Ｓインタフェースを同期させる同期制御部とを備え、複数のＩ２Ｓ信号を同期化したマルチチャネルをＭｅｄｉａＬＢ信号として出力することを特徴とする半導体集積回路装置。
2. ＭＯＳＴフォーマットに合わせたＭｅｄｉａＬＢ信号を受け取り、Ｉ２Ｓ信号、またはビデオデータを生成する半導体集積回路装置であって、
   Ｉ２Ｓ信号のインタフェースである第１〜第ｎのＩ２Ｓインタフェースと、
   マルチチャネルのデータ転送の際に前記第１〜前記第ｎのＩ２Ｓインタフェースを同期させる同期制御部とを備え、
   ＭｅｄｉａＬＢ信号として入力したマルチチャネルデータを同期化した複数のＩ２Ｓ信号として出力することを特徴とする半導体集積回路装置。
3. 請求項１記載の半導体集積回路装置において、
   前記同期制御部は、
   制御信号に基づいて、前記第１のＩ２Ｓインタフェースに入力されるＩ２Ｓビットクロック信号、およびＩ２Ｓコマンド信号、または前記第１のＩ２Ｓインタフェースから出力されるＩ２Ｓビットクロック信号、およびＩ２Ｓコマンド信号を選択し、前記第２〜前記第ｎのＩ２Ｓインタフェースに入力する選択部と、
   予め設定された設定信号に基づいて前記選択部に制御信号を出力する選択制御部とを備え、
   前記選択制御部は、
   外部接続されたマスタとなる情報系デバイスのマルチチャネルデータを転送する際に、前記選択部が、前記第１のＩ２Ｓインタフェースに入力されるＩ２Ｓビットクロック信号、およびＩ２Ｓコマンド信号を選択して、前記第２〜前記第ｎのＩ２Ｓインタフェースに入力するように制御し、
   前記第１のＩ２Ｓインタフェースがマスタとなってマルチチャネルデータを転送する際に、前記選択部が、前記第１のＩ２Ｓインタフェースから出力されるＩ２Ｓビットクロック信号、およびＩ２Ｓコマンド信号を選択して、前記第２〜前記第ｎのＩ２Ｓインタフェースに入力するように制御することを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記選択制御部は、
   ステレオチャネルデータを転送する際に、前記選択部が、前記第１〜前記第ｎのＩ２Ｓインタフェースに個別に入力されるＩ２Ｓビットクロック信号、およびＩ２Ｓコマンド信号を選択して、前記第２〜前記第ｎのＩ２Ｓインタフェースにそれぞれ入力するように制御することを特徴とする半導体集積回路装置。
5. 請求項３または４記載の半導体集積回路装置において、
   前記選択制御部は、レジスタよりなり、
   前記選択部は、前記レジスタに設定された設定値に基づいて信号の切り替えを行うことを特徴とする半導体集積回路装置。
6. 請求項３〜５のいずれか１項に記載の半導体集積回路装置において、
   前記第１のＩ２Ｓインタフェースは、
   前記第１のＩ２Ｓインタフェースがマスタの際に、データ転送を開始する際に出力する転送開始信号のセットから任意の期間だけ前記転送開始信号をマスクする転送開始マスク信号を前記第２〜前記第ｎのＩ２Ｓインタフェースにそれぞれ出力し、
   前記第１〜前記第ｎのＩ２Ｓインタフェースは、
   前記第１のＩ２Ｓインタフェースから出力される転送開始マスク信号がネゲートとなった際にデータ転送を開始することを特徴とする半導体集積回路装置。
7. 請求項３〜６のいずれか１項に記載の半導体集積回路装置において、
   前記第１〜前記第ｎのＩ２Ｓインタフェースがスレーブの際に、前記第１〜前記第ｎのＩ２Ｓインタフェースのうち、データの出力タイミングが最終となる１つの最終出力Ｉ２Ｓインタフェースが、データ転送を開始する際に出力する転送開始信号のセットから任意の期間だけ前記転送開始信号をマスクする転送開始マスク信号を残りの前記Ｉ２Ｓインタフェースにそれぞれ出力し、
   残りの前記Ｉ２Ｓインタフェースは、前記最終出力Ｉ２Ｓインタフェースから出力される転送開始マスク信号がネゲートとなった際にデータ転送を開始することを特徴とする半導体集積回路装置。

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