JPWO2008044486A1

JPWO2008044486A1 - 多局通信装置

Info

Publication number: JPWO2008044486A1
Application number: JP2008538638A
Authority: JP
Inventors: 吉弘岩田
Original assignee: Yaskawa Electric Corp
Current assignee: Yaskawa Electric Corp
Priority date: 2006-10-06
Filing date: 2007-09-28
Publication date: 2010-02-12
Also published as: WO2008044486A1; CN101517976A; US20100002820A1

Abstract

複数の１次局（２１）が１次局毎に複数の２次局（９１）と通信路で接続され、１次局（２１）から複数２次局（９１）への送信が１対１で行われる多局通信装置において、複数1次局に接続される２次局毎に制御周期を任意に変えられ、１次局間に渡る同期も可能にする。１次局（２１）は、２次局（９１）に対応した送信バッファ（３１ｓ）毎に送信を開始させる送信開始フラグ（７２１）を書き込む手段および他の送信バッファの送信開始制御信号（７６１１）を利用する手段を備える。また、自己の送信開始フラグによる送信開始と他の送信バッファに同期する場合の送信開始タイミングを合わせる手段を備える。

Description

本発明は複数１次局と複数２次局との間で、所定のフレームフォーマットを用いて、多様な制御周期の通信を行う多局通信装置に関する。

従来ＣＰＵがＩ／Ｏデバイスに対して、ある一定の周期内にまとまったデータを処理する場合、デュアルポートＲＡＭを介してアクセスされる場合がある。デュアルポートＲＡＭへのアクセスはＣＰＵのローカルパラレルバスインターフェースでアクセスされるが、Ｉ／Ｏデバイスが複数存在する場合は、複数のディアルポートＲＡＭが必要となり、基板内の配線数が大幅に増加する。また、Ｉ／Ｏデバイスが別基板に存在する場合は、基板間のコネクタピン数は増加し、基板の面積が大きくなる。

これを解決するための従来技術の１つとして、特許文献１に多局通信装置が開示されているが、その構成を本発明と対比させた形で示すと図４のようになる。ＣＰＵ１１とローカルパラレルバス１２でアクセスできる１次局２１と、Ｉ／Ｏデバイスを制御す２次局９１，９２，９ｎで構成される。１次局２１は、各２次局に対応したバッファ３１，３２，３ｎを内蔵し、２次局９１，９２，９ｎとシリアル通信を行う。
１次局２１と２次局９１，９２，９ｎは、１対Ｎマルチドロップ方式の時分割多重通信でなく、１対１接続されている。２次局の増加に伴って通信周期が長くなり、指令データの更新が遅くなることを避けるためである。
各1次局は、ＣＰＵ１１のポート１１１より出力される同期信号によって、全２次局と同じ周期で同期通信を行う。また、同期信号は複数の１次局に接続されているので、複数１次局に接続された全２次局は同じ周期で同期通信を行う。
特開２００５−５１７００号公報（図２）

しかしながら、図４のような１次局と２次局が全て同じ周期で同期通信する構成では、全軸を同一周期で制御する多軸サーボシステム等においては有効であるが、軸毎に制御周期が異なる多軸サーボシステムを実現できないという問題があった。また、汎用ＩＯデバイスであって、その汎用ＩＯデバイス毎に異なる制御周期で制御するようなものの接続ができないという問題もあった。

上記問題を解決するため、本発明は、次のように構成したものである。
請求項１に記載の発明は、ＣＰＵと前記ＣＰＵが制御する複数の1次局と前記1次局の各々が複数の２次局と１対１で通信する多局通信装置において、
前記１次局は前記複数の２次局に対応する複数の送信バッファおよび受信バッファと、前記複数の送信バッファから前記複数の２次局へ送信を開始するタイミングを個別に制御する送信開始タイミング制御手段を備えたことを特徴とするものである。

請求項２に記載の発明は、請求項１において、前記送信開始タイミング制御手段が、前記送信バッファからの送信を、前記ＣＰＵからの送信開始信号によって開始させる機能、他の前記送信バッファの送信開始に同期して開始させる機能を備えることを特徴とするものである。

請求項３に記載の発明は、ＣＰＵと前記ＣＰＵが制御する複数の1次局と前記1次局の各々が複数の２次局と１対１で通信する多局通信装置において、前記１次局は前記複数の２次局に対応する複数の送信バッファおよび受信バッファと、前記複数の送信バッファから前記複数の２次局へ送信を開始するタイミングを個別に制御する複数の送信開始制御信号を出力する送信制御回路とを備えたこと特徴とするものである。

また請求項４の発明は、請求項３において、前記送信開始制御回路が、送信開始レジスタと同期信号入出力切り替えレジスタと送信開始信号セレクタと送信開始遅延回路と論理和回路を備えたことを特徴としている。

また請求項５の発明は、請求項４において、前記送信開始レジスタが、前記ＣＰＵが前記送信バッファ毎に割り当てられた送信開始フラグを書き込むためのものであることを特徴としている。

また請求項６の発明は、請求項４において、前記同期信号入出力切り替えレジスタが、前記ＣＰＵが前記送信開始フラグを端子に出力するか否かを設定する同期信号入出力切り替え信号であって、前記送信バッファ毎に割り当てられたものを書き込むためのものであることを特徴としている。

また請求項７の発明は、請求項４において、前記送信開始信号セレクタが、前記端子から入力される1次局同期信号を選択するためのものであって、前記同期入出力切り替え信号が前記送信開始フラグを前記端子に出力しないように設定された時に、前記端子から入力される1次局同期信号を選択するものであり、前記送信バッファに対応して複数備えられたことを特徴としている。

また請求項８の発明は、請求項４において、前記送信開始遅延回路が、前記送信開始フラグから送信開始遅延信号を生成するためのものであって、前記送信バッファに対応して複数備えられたことを特徴としている。

また請求項９の発明は、請求項４において、前記論理和回路は、前記送信開始信号セレクタの出力と前記送信開始遅延信号の論理和をとることによって前記送信開始制御信号を生成するものであって前記送信バッファに対応して複数備えられたことを特徴としている。

本発明により、１次局が備えている複数の送信バッファから対応する２次局への送信をそれぞれ異なる周期で行わせることができる。また、他の１次局の送信バッファに同期して２次局への送信を行わせることができる。
さらには、あるタイミングで２次局への送信を実行する送信バッファが複数ある場合、各送信バッファから送信を開始するタイミングを正確に同期させることができる。

従って、１次局に接続される２次局を基本周期の任意の整数倍の周期で制御することが可能となり、ＣＰＵに接続される周辺Ｉ／Ｏデバイスをそれぞれに適切な周期で制御することが可能になる。
また、１次局と２次局の接続はシリアル通信なので、基板内の省配線化が可能となるとともに、基板間コネクタの省ピン数化および小形化が可能になるので、システムの小形化を図ることができる。

本発明の実施例を表すブロック図本発明の実施例を表す構成図本発明の実施例を表すタイミング図従来の構成図本発明の実施による同期の事例１本発明の実施による同期の事例２

符号の説明

１１ＣＰＵ
１２ローカルパラレルバス
１３クロック
２１１次局
２２１次局
２ｎ１次局
３１ｓチャンネル１送信バッファ
３２ｓチャンネル２送信バッファ
３ｎｓチャンネルｎ送信バッファ
３１ｒチャンネル１受信バッファ
３２ｒチャンネル２受信バッファ
３ｎｒチャンネルｎ受信バッファ
４１従来の送信制御回路
５１本発明の送信制御回路
１１１従来の１次局同期信号
５１０本発明の１次局同期信号
５１１本発明の１次局同期信号１
５１ｎ本発明の１次局同期信号ｎ
６１シリアル通信
６２シリアル通信
６ｎシリアル通信
７０Ｉ/Oバッファ
７１Ｉ/Oバッファ
８１端子１
８ｎ端子ｎ
９１２次局
９２２次局
９ｎ２次局
４１０同期信号入出力切り替えレジスタ
４１１チャンネル１同期入出力切り替え信号（同期入出力切り替えレジスタビット０）
４１ｎチャンネルｎ同期入出力切り替え信号（同期入出力切り替えレジスタビットｎ）
６１１チャンネル１送信開始信号セレクタ
６１ｎチャンネルｎ送信開始信号セレクタ
７２０送信開始レジスタ
７２１チャンネル１送信開始フラグ（送信開始レジスタビット０）
７２ｎチャンネルｎ送信開始フラグ（送信開始レジスタビットｎ）
７４１チャンネル１送信開始遅延回路
７４ｎチャンネルｎ送信開始遅延回路
７４１１チャンネル１送信開始遅延信号
７４１ｎチャンネルｎ送信開始遅延信号
７６１１チャンネル１送信開始制御信号
７６１ｎチャンネルｎ送信開始制御信号
Ｃ１１１〜Ｃｎｎ３バッファに書き込まれるデータ
Ｄ１１１〜Ｄｎｎ３２次局へ送信されるデータ
Ｒ１１１〜Ｒｎｎ３２次局から受信するデータ

以下、本発明の実施の形態について図を参照して説明する。

図１は、本発明の実施例を示す図である。図１において、ＣＰＵ１１と１次局２１，２２，２ｎはローカルパラレルバス１２で接続されている。また、１次局２１はシリアル通信で２次局９１、９２、９ｎと接続されており、それらの２次局９１、９２、９ｎに対応してチャンネル１送信バッファ３１ｓ、チャンネル１受信バッファ３１ｒ、チャンネル２送信バッファ３２ｓ、チャンネル２受信バッファ３２ｒ、チャンネルｎ送信バッファ３ｎｓ、チャンネルｎ受信バッファ３ｎｒを内蔵している。1次局２２、２ｎのも同様な構成である。なお、チャンネルとは、一つの送受信の系列のことを意味する。

送信制御回路５１は、各チャンネル送信バッファ３１ｓ、３２ｓ、３ｎｓから各２次局への送信開始を制御するものであるが、各チャンネル送信バッファ毎にＣＰＵ１１から送信を開始させることも、他の１次局のチャンネル送信バッファに同期して送信を開始させることも可能である。１次局同期信号５１０は、ある１次局のある送信バッファの送信開始信号を自己または他の１次局のチャンネル送信バッファの送信開始信号として利用するために送信制御回路５１の外部に出力しているものの総称である。

ＣＰＵ１１および１次局は、クロック１３に同期して動作する。また、１次局と２次局の間のシリアル通信の制御周期は、ＣＰＵ１１の内部タイマ（図示せず）の割り込み信号によって生成される基本周期Ｔの任意の整数倍である。

図２は、送信制御回路５１の構成を示すものである。
送信開始レジスタ７２０は、チャンネル１送信バッファ３１ｓ〜チャンネルｎ送信バッファ３１ｎから対応する２次局への送信を開始させるためのチャンネル１送信開始フラグ７２１〜チャンネルｎ送信開始フラグ７２ｎを書込むためのレジスタであり、１つのチャンネル送信開始フラグが一つのビットに割り当てられている。また、全てのチャンネル送信開始フラグは同じタイミングで設定されることになる。

同期信号入出力切り替えレジスタ４１０は、チャンネル１送信開始フラグ７２１〜チャンネルｎ送信開始フラグ７２ｎの各々を送信制御回路５１の外部に出力するか否かを個別に設定するためのものである。同期入出力切り替え信号４１１〜４１ｎは、同期信号入出力切り替えレジスタ４１０の異なるビットに割り当てられており、各々、チャンネル１送信開始フラグ７２１〜チャンネルｎ送信開始フラグ７２ｎに対応している。

たとえば、チャンネル１同期入出力切り替え信号４１１を“０”に設定した場合は、送信開始レジスタのビット０に割り当てられたチャンネル１送信開始フラグ７２１を、送信開始遅延回路７４１を介してチャンネル１送信バッファ３１ｓの送信開始制御信号として使用するとともに、端子１８１に出力する。

端子１８１に出力されたチャンネル１送信開始フラグ７２１は、自１次局の他のチャンネル送信バッファからの送信開始を同期させるための、または、他１次局の各チャンネル送信バッファからの送信を同期させるための1次局同期信号として利用することが可能である。

送信開始遅延回路７４１は、このように、チャンネル１送信開始フラグ７２１が他のチャンネル送信バッファの送信開始制御信号として利用される場合のゲート遅れ、配線遅延等を補正するためのものであり、フリップフロップにより構成される。例えば、遅延時間がクロック１３の１周期以内であれば、１段のフリップフロップのみで構成できる。それ以上の場合は、必要な遅延時間に合わせてフリップフロップの段数を増やす。これによって、チャンネル送信バッファ３１ｓからの送信開始のタイミングと、これに同期させるチャンネル送信バッファからの送信開始のタイミングを正確に合わせることができる。

チャンネル１同期入出力切り替え信号４１１を“１”に設定した場合は、チャンネル１送信開始フラグ７２１は端子１８１に出力されない。
この場合、端子１８１を、同期させたいチャンネルのチャンネル送信開始フラグが出力されている端子とをリード線や基板のパターン等で接続しておけば、チャンネル１送信開始信号セレクタ６１１は、端子１８１から入力される他のチャンネルのチャンネル送信開始フラグに起因する1次局同期信号１５１１を選択することができる。

それによって生成されたチャンネル１送信開始制御信号７６１１によって、チャンネル１送信バッファ３１ｓからの送信が開始されるので、自１次局の他チャンネルまたは他1次局の他チャンネルの送信バッファと同期した送信を行うことができる。

以上、同期入出力切り替え信号４１１を例にとって説明したが、他の同期入出力切り替え信号も同様である。

次に、図３のタイミングチャートを用いて、１次局２１のチャンネル１送信バッファと１次局２ｎのチャンネル１送信バッファからの送信が基本周期Ｔで同期する場合、および、１次局２１のチャンネルｎ送信バッファと１次局２ｎのチャンネルｎ送信バッファからの送信が基本周期Ｔの２倍で同期する場合の動作を説明する。なお、基本周期Ｔとは、ＣＰＵ１１の内部タイマ（図示せず）からの割込みの周期である。

まず、１次局２１の端子１８１と１次局２ｎの端子１８１を結線し、１次局２１の端子ｎ８ｎと１次局２ｎの端子ｎ８ｎをリード線や基板のパターン等により結線しておく。

次に、１次局２１のチャンネル１同期入出力切り替え信号４１１とチャンネルｎ同期入出力切り替え信号４１ｎを出力に設定する。これは、ＣＰＵ１１から同期信号入出力切り替えレジスタの対応するビットに“０”を書込むことによって行われる。

また、１次局２ｎのチャンネル１同期入出力切り替え信号４１１とチャンネルｎ同期入出力切り替え信号４１ｎを入力に設定する。これは、ＣＰＵ１１から同期信号入出力切り替えレジスタの対応するビットに“１”を書込むことによって行われる。

まず、ＣＰＵ１１は、1次局２１のチャネル１送信バッファ３１ｓ、チャンネルｎ送信バッファ３ｎｓおよび1次局２ｎのチャネル１送信バッファ３１ｓ、チャンネルｎ送信バッファ３ｎｓに送信するデータをセットする（図３のＣ１１１、Ｃ１ｎ１、Ｃｎ１１、Ｃｎｎ１）。

ＣＰＵ１１は内部タイマ割込みを受け付けると、ただちに、送信開始レジスタ７２０にチャンネル１送信開始フラグ７２１およびチャンネルｎ送信開始フラグ７２ｎを書き込む。すなわち、まず、{Ｘ(最上位bit)、Ｘ、・・・、１(nbit)、・・・、１(0bit)}を書き込むが、0bitは1次局２１のチャンネル１送信開始フラグ７２１に対応し、nbitは1次局２１のチャンネルｎ送信開始フラグ７２ｎに対応している。

この時、チャンネル１送信開始遅延信号７４１１さらにはチャンネル１送信開始制御信号７６１１、チャンネルｎ送信開始遅延信号７４１ｎさらにはチャンネルｎ送信開始制御信号７６１ｎが生成され、１次局２１のチャンネル１送信バッファ３１ｓと１次局２１のチャンネルｎ信バッファ３ｎｓからデータが送信される（図３の、Ｄ１１１、Ｄ１ｎ１）。

また、１次局２ｎにおいては、端子１８１に１次局２１の端子１８１からの信号である１次局同期信号１５１１が入力され、チャンネル１送信開始信号セレクタ６１１がそれを選択し、チャンネル１送信開始制御信号７６１１が生成される。チャンネルｎ送信開始制御信号７６１ｎも同様にして生成される。

それらのチャンネル送信開始制御信号７６１１、チャンネルｎ送信開始制御信号７６１ｎに同期して１次局２ｎのチャンネル１送信バッファ３１ｓと１次局２ｎのチャンネルｎ送信バッファ３ｎｓが送信を開始する（図３の、Ｄｎ１１、Ｄｎｎ１）。

次の周期では、ＣＰＵ１１は、{Ｘ(最上位bit)、Ｘ、・・・、0(nbit)、・・・、１(0bit)}を書込むが、一つ前の周期の場合と同様にして、１次局２１のチャンネル１送信バッファ３１ｓが送信を開始し（図３のＤ１１２）、それと同じタイミングで、１次局２ｎのチャンネル１送信バッファ３１ｓが送信を開始する（図３のＤｎ１２）。

このような動作を繰り返すので、1次局２１、２ｎのチャンネル１送信バッファ３１ｓは基本周期Ｔの制御周期で、チャンネルｎ送信バッファ３ｎｓは基本周期Ｔの２倍の制御周期で通信を行うことになる。

なお、図３において、Ｃ１１１、Ｃ１ｎ１、Ｃｎ１１，Ｃｎｎ１等は１次局２１、２ｎの各チャンネル送信バッファへの書き込みを表しており、Ｄ１１１、Ｄ１ｎ１、Ｄｎ１１、Ｄｎｎ１等は１次局２１、２ｎの各チャンネル送信バッファから各２次局への送信を表している。

また、Ｒ１１１、Ｒｎ１１、Ｒ１ｎ１、Ｒｎｎ１等は、１次局と２次局が半二重通信モードで通信する場合において、２次局が１次局からの受信を完了した場合に１次局へ送信したデータの受信を示している。１次局では、２次局からの受信を完了するとＣＰＵ１１に割り込みをかけて（図示せず）その受信を知らせる。

次に１次局が３局で、各1次局がチャンネル送信バッファを３個備える場合において、いろいろな同期の形態を例示しておく。

図５は各１次局の各チャンネル送信バッファ全てが同一の周期で同期して動作する場合での制御周期を示しているが、この場合、制御周期は基本周期Ｔである。
これは、各１次局の同期信号入出力切り替えレジスタの各チャンネル同期入出力信号を“０”にセットしておき、内部タイマ割込みが発生する毎に、送信開始レジスタ７２０に、対応するチャンネル送信開始フラグを“１”にセットする書き込みを行うことによって実現できる。

あるいは、まず、１次局２１の端子１８１を自１次局および他１次局の同期させたいチャンネル送信バッファに対応した端子に接続する。次に、１次局２１の同期信号入出力切り替えレジスタのチャンネル１同期入出力信号４１１を“０”にセットし、１次局２１の他のチャンネル同期入出力信号および１次局２１、２２のチャンネル同期入出力信号を“１”にセットしておく。そして、内部タイマ割込みが発生する毎に、送信開始レジスタ７２０に、１次局２１のチャンネル１送信開始フラグを“１”にセットする書き込みを行うことによっても実現できる。

図６は各１次局の対応するチャンネル送信バッファが同一の周期で動作する場合の制御周期を示している。

この動作を実現するために、まず、１次局２１の端子１８１を１次局２２、２３の端子１８１に、１次局２１の端子２６２を１次局２２、２３の端子２６２に、１次局２１の端子３６３を１次局２２、２３の端子３６３に接続する。次に、ＣＰＵ１１が１次局２１の同期信号入出力切り替えレジスタの各チャンネル同期入出力信号を“０”に、１次局２２、２３の各チャンネル同期入出力信号を“１”にセットする。

そして、内部タイマ割込みが発生する毎に、ＣＰＵ１１が送信開始レジスタ７２０に、１次局２１のチャンネル１送信開始フラグ７２１を周期Ｔで、チャンネル２送信開始フラグ７２２を周期２Ｔで、チャンネル３送信開始フラグ７２３を周期３Ｔでセットする書き込みを行う。

なお、本事例では、１次局２２のチャンネル３送信バッファ３３ｓが周期３Ｔで送信を行っているが、１次局２２の送信開始レジスタにチャンネル３送信開始フラグ７２３を周期Ｔで書き込めば、周期Ｔでの送信を行うことが可能となる。チャンネル３送信開始制御信号は、チャンネル３送信開始遅延信号と外部からの１次局同期信号３の論理和で生成されるからである。

このように、本発明による多局通信装置は、複数１次局と複数の２次局との間の通信において、１次局の各チャンネル送信バッファからの送信を、多様な周期で同期させることが可能なので、いろいろな同期の形態が必要な多軸制御システムに適用できる。

Claims

ＣＰＵと前記ＣＰＵが制御する複数の1次局と前記1次局の各々が複数の２次局と１対１で通信する多局通信装置において、
前記１次局は前記複数の２次局に対応する複数の送信バッファおよび受信バッファと、前記複数の送信バッファから前記複数の２次局へ送信を開始するタイミングを個別に制御する送信開始タイミング制御手段を備えたことを特徴とする多局通信装置。
前記送信開始タイミング制御手段は、前記送信バッファからの送信を、前記ＣＰＵからの送信開始信号によって開始させる機能、他の前記送信バッファの送信開始に同期して開始させる機能を備えることを特徴とする請求項１に記載の多局通信装置。
ＣＰＵと前記ＣＰＵが制御する複数の1次局と前記1次局の各々が複数の２次局と１対１で通信する多局通信装置において、
前記１次局は前記複数の２次局に対応する複数の送信バッファおよび受信バッファと、前記複数の送信バッファから前記複数の２次局へ送信を開始するタイミングを個別に制御する複数の送信開始制御信号を出力する送信開始制御回路を備えたことを特徴とする多局通信装置。
前記送信開始制御回路は、送信開始レジスタと同期信号入出力切り替えレジスタと送信開始信号セレクタと送信開始遅延回路と論理和回路を備えたことを特徴とする請求項３に記載の多局通信装置。
前記送信開始レジスタは、前記ＣＰＵが、前記送信バッファ毎に割り当てられた送信開始フラグを書き込むためのものであることを特徴とする請求項４に記載の多局通信装置。
前記同期信号入出力切り替えレジスタは、前記ＣＰＵが、前記送信開始フラグを端子に出力するか否かを設定する同期信号入出力切り替え信号であって、前記送信バッファ毎に割り当てられたものを書き込むためのものであることを特徴とする請求項４に記載の多局通信装置。
前記送信開始信号セレクタは、前記端子から入力される1次局同期信号を選択するためのものであって、前記同期入出力切り替え信号が前記送信開始フラグを前記端子に出力しないように設定された時に、前記端子から入力される1次局同期信号を選択するものであり、前記送信バッファに対応して複数備えられたことを特徴とする請求項４に記載の多局通信装置。
前記送信開始遅延回路は、前記送信開始フラグから送信開始遅延信号を生成するためのものであって、前記送信バッファに対応して複数備えられたことを特徴とする請求項４に記載の多局通信装置。
前記論理和回路は、前記送信開始信号セレクタの出力と前記送信開始遅延信号の論理和をとることによって前記送信開始制御信号を生成するものであって前記送信バッファに対応して複数備えられたことを特徴とする請求項４に記載の多局通信装置。