TWI400596B - 同步接收電路及方法 - Google Patents

Description

同步接收電路及方法

本發明係有關於同步化電路，尤指一種同步接收電路及方法。

在一通訊系統中，於進行資料傳輸時，若傳送端僅提供資料訊號，而未提供時脈訊號以供接收端進行同步化(synchronization)，接收端內部需自行產生時脈訊號，以進行同步接收。第1A圖中，資料訊號為無抖動(jitter)的理想情形，其頻率為f MHz，而接收端產生之時脈訊號為2f MHz。若接收端係於該時脈訊號的每個下降緣執行鎖存(latch)動作，則可得到如第1A圖所示之正確鎖存資料。然而，當資料訊號有抖動時，會造成其時序漂移，使得接收端鎖存的資料錯誤，如第1B圖所示。若接收端未針對訊號抖動及時修正所產生之時脈訊號之時序，則時序漂移會累積而越來越大，造成後續鎖存的資料都錯誤。

有鑑於此，本發明之一目的，在於提供一種同步接收電路及方法，可在傳送端僅提供資料訊號而未提供時脈訊號以供接收端執行同步化時，動態調整其內部自行產生、用來進行同步接收之時脈訊號的時序，以避免前述的問題。

本發明揭露一種同步接收電路，包含：時脈產生器， 依據輸入資料訊號，同步產生第一時脈訊號；邊緣偵測器，用以對輸入資料訊號執行邊緣偵測，以產生指示訊號；同步化單元，耦接至時脈產生器與邊緣偵測器，用以動態調整第一時脈訊號之時序；以及鎖存單元，耦接至同步化單元，用以依據調整後之第一時脈訊號，鎖存輸入資料訊號。

本發明另揭露一種同步接收方法，包含下列步驟：依據輸入資料訊號，產生第一時脈訊號；對輸入資料訊號執行邊緣偵測，以產生指示訊號；依據指示訊號，動態調整第一時脈訊號之時序。

第2圖係本發明之同步接收電路20之一實施例的方塊圖，包含一時脈產生器21、一邊緣偵測器22、一同步化單元23及一鎖存單元24。同步接收電路20接收輸入資料訊號，無伴隨外部時脈訊號，時脈產生器21依據所接收之輸入資料訊號，同步產生一第一時脈訊號，亦即，以輸入資料訊號為時序參考點，來產生後續要鎖存資料時所需之時脈訊號。輸入資料訊號為數位化之訊號，以低準位與高準位來代表資料。邊緣偵測器22用以對輸入資料訊號執行邊緣偵測，以產生一指示訊號。邊緣偵測係偵測輸入資料訊號是否產生訊號轉態(transition)，上升緣代表從低準位切換至高準位，下降緣代表從高準位切換至低準位。指示訊號指出輸入資料訊號之訊號轉態，因此指示訊 號之時序落後於輸入資料訊號之上升緣或下降緣，落後的幅度較佳地以依據輸入資料訊號之一建立時間(set－up time)決定，建立時間代表輸入資料訊號在轉態時達到穩定狀態所要花的時間，因此指示訊號可用來指示輸入資料訊號到達穩定狀態的時間點，以利後續資料之鎖存。同步接收電路20的目的，就是要將用來鎖存資料之第一時脈訊號執行鎖存的時間點，即第一時脈訊號之上升緣或下降緣，調整到與該指示訊號同步，以確保所鎖存的資料是正確的。

同步化單元23耦接至時脈產生器21與邊緣偵測器22，可根據指示訊號動態調整第一時脈訊號之相位，以最佳化第一時脈訊號所代表的取樣時間點。當該指示訊號之主張點與第一時脈訊號之預定轉態點間之目前時序差，或稱相位差，顯示指示訊號落後第一時脈訊號時，即輸入資料訊號到達穩態之時間點晚於第一時脈訊號執行鎖存之時間點，同步化單元23延遲第一時脈訊號之時序，亦即延遲第一時脈訊號的下一個升降緣。另一方面，當該目前時序差顯示指示訊號領先第一時脈訊號時，同步化單元23提前第一時脈訊號之時序。

鎖存單元24耦接至同步化單元23，可依據調整時序後之第一時脈訊號，來鎖存輸入資料訊號，亦即，以調整後之第一時脈訊號取樣輸入資料訊號。

第3圖係本發明之同步接收電路30之一較佳實施例的方塊圖，其中，時脈產生器31依據輸入資料訊號，同 步產生第一時脈訊號與第二時脈訊號，第二時脈訊號之頻率為第一時脈訊號之頻率的一整數倍。舉例而言，時脈產生器31可以輸入資料訊號為時序參考點，先產生第二時脈訊號，再將第二時脈訊號除頻以產生第一時脈訊號。邊緣偵測器32對輸入資料訊號執行邊緣偵測，以產生指示訊號。於此實施例中，指示訊號之時序落後於輸入資料訊號之上升緣或下降緣的幅度除了依據輸入資料訊號之建立時間決定，較佳地以第二時脈訊號之時脈週期(後文以T來表示)為單位來代表該建立時間。舉例而言，若建立時間相當於2T，則邊緣偵測器32較佳地於落後於輸入資料訊號之升降緣2T處主張(assert)指示訊號。

同步化單元33包含一相位計數器(phase counter)331及一時序調整單元332。相位計數器331耦接至時脈產生器31與邊緣偵測器32，可依據第二時脈訊號，更新一相位計數值，而該相位計數值可代表第一時脈訊號之相位，舉例而言，相位計數值之值每增加一，即代表第一時脈訊號從上次起始轉態點又經歷了1T的時間長度，並且其值循環地從0數到n－1，每次從0數到n－1即代表經歷了第一時脈訊號之一個時脈週期，於此實施例中，第二時脈訊號之頻率為第一時脈訊號之頻率的n倍。因此，相位計數值代表目前第一時脈訊號處於什麼相位。

當邊緣偵測器32主張(assert)指示訊號至相位計數器331時，相位計數器331可藉由控制訊號333輸出此時之相位計數值至時序調整單元332。由於該相位計數值代表 了指示訊號主張之時間點對應第一時脈訊號之相位，因而時序調整單元332可藉此估計指示訊號與第一時脈訊號之預定轉態點間之目前時序差，以決定要如何調整第一時脈訊號之時序。舉例而言，當該目前時序差顯示指示訊號落後第一時脈訊號時，時序調整單元332執行一相位補償，延長第一時脈訊號之目前時脈之寬度(如延長1T)，以延遲第一時脈訊號的時序。另一方面，當目前時序差顯示指示訊號領先第一時脈訊號時，較佳地，為避免資料漏失，時序調整單元332執行再同步化(re－synchronization)，以立即產生第一時脈訊號之下一個時脈，供鎖存單元34執行資料鎖存。更進一步地，時序調整單元332可以藉由控制訊號334，重置該相位計數值。舉例來說，當時序調整單元332欲將第一時脈訊號之目前時脈延長1T時，可將指示訊號主張時之相位計數值所經歷的時間亦延長1T(即變成為2T)，亦即維持相同相位計數值達2T，也就是說相位補償1T，而相位計數值數到n－1時才代表第一時脈訊號之一個時脈週期的結束；另一方面，時序調整單元332可藉由控制訊號334重置相位計數器331並立即產生第一時脈訊號之下一個時脈，將相位計數值重置為0，以指示從該下一個時脈重新開始計數。

第4圖係以一訊號時序圖，說明第3圖之同步接收電路30之運作。在第4圖中，同步接收電路30可以實施於一顯示埠(Display Port)介面，而輸入資料訊號為該顯示埠介面之輔助(AUX)通道訊號，其頻率為1MHz，且並無伴 隨之外部時脈訊號，時脈產生器31產生2MHz之第一時脈訊號與16MHz之第二時脈訊號，以接收AUX通道訊號。第4圖顯示了AUX通道訊號、第一時脈訊號、第二時脈訊號、指示訊號及相位計數值的相對時序，其中，鎖存單元34於每個第一時脈訊號之下降緣執行資料鎖存；邊緣偵測器32主張指示訊號係落後於AUX通道訊號之每個升降緣後，第二時脈訊號第2個上升緣處，即約2T的位置，此可依照設計需求更改適當長度，以反映AUX通道訊號之建立時間，確保可以正確取樣AUX通道訊號之時序點；相位計數器331之相位計數值係在第一時脈訊號之每一個時脈週期內從0數到7。

於此實施例中，理想的情況是，指示訊號產生時之相位計數值為7，如此可視為指示訊號與第一時脈訊號間無時序差，呈現信號鎖定(lock)之狀態，而確保第一時脈訊號之下降緣能正確鎖存處於穩態之AUX通道訊號。然而，如第4圖所示，在第一時脈訊號之第5、8個時脈週期時，指示訊號主張時之相位計數值為7，無需補償相位差，呈現信號鎖定之狀態；第1、2、3、4、7個時脈週期時，指示訊號主張時之相位計數值為0或1(第4、7個時脈週期內有兩個指示訊號，此處皆指前一個)，時序調整單元332判斷指示訊號落後於第一時脈訊號，而執行相位補償，於此實施例中，將第一時脈訊號之目前時脈之寬度延長1T，熟知此技術之人士可以做出其他可能更改。時序調整單元332經由控制訊號334，將指示訊號產生時之 相位計數值所經歷的時間亦延長1T，舉例而言，第1個時脈週期中，相位計數值1所經歷的時間延長為2T；第7個時脈週期時，後一個指示訊號產生時之相位計數值為6，時序調整單元332因而判斷該指示訊號領先第一時脈訊號，而執行重置動作，以即時產生第一時脈訊號之第8個時脈，並經由控制訊號334將相位計數值重置為0，於此實施例中，時序調整單元332因應計數值動態補償1T相位或者重新同步第一時脈訊號，例如重置計數值。

第5圖係本發明之同步接收方法之一較佳實施例的流程圖，其包含下列步驟：步驟51：依據一輸入資料訊號，同步產生第一時脈訊號與第二時脈訊號，其中第二時脈訊號之頻率為第一時脈訊號之頻率的一整數倍。

步驟52：對該輸入資料訊號執行邊緣偵測，以產生一指示訊號，其中該指示訊號之時序係落後於該輸入資料訊號之一上升緣或一下降緣於一預定距離處，例如2T。

步驟53：依據第二時脈訊號，產生一相位計數值，其中該相位計數值代表第一時脈訊號之相位。

步驟54：根據該指示訊號，動態調整第一時脈訊號之時序。

步驟55：依據調整後之第一時脈訊號，鎖存該輸入 資料訊號。

步驟51中，第一時脈訊號較佳地由第二時脈訊號除頻產生。步驟52中，指示訊號之時序落後於輸入資料訊號之上升緣或下降緣之幅度，係依據輸入資料訊號之一建立時間適當地決定。

步驟54中，由該指示訊號主張時之相位計數值，可判斷指示訊號與第一時脈訊號間之目前時序差。當該目前時序差顯示指示訊號落後第一時脈訊號時，延遲第一時脈訊號之時序；當該目前時序差顯示指示訊號領先第一時脈訊號時，提前第一時脈訊號之時序。在一較佳實施例中，當該目前時序差顯示指示訊號落後第一時脈訊號時，動態補償第一時脈訊號之相位，以延長第一時脈訊號之目前時脈之寬度；當該目前時序差顯示指示訊號領先第一時脈訊號時，重新同步第一時脈訊號，例如重置相位計數值，以立即產生第一時脈訊號之下一個時脈。

本發明之同步接收方法可施用於一顯示埠介面，而輸入資料訊號為顯示埠介面之AUX通道訊號。應注意到，本發明特別有利於高速的同步訊號接收，因為在高速傳輸的環境中，或者因為高速傳輸線距離之拉長，例如顯示埠連接線，信號抖動(jitter)會隨著高速時脈快速地累積，本發明之動態補償時脈訊號之構想可以實現精確取還資料之目的。

綜上所述，本發明揭示一種同步接收電路，包含時脈 產生器、邊緣偵測器、同步化單元以及鎖存單元；時脈產生器，依據輸入資料訊號，產生第一時脈訊號；邊緣偵測器，用以對輸入資料訊號執行邊緣偵測，以產生指示訊號；同步化單元，耦接至時脈產生器與邊緣偵測器，用以根據指示訊號，動態調整第一時脈訊號，指示訊號之主張時間點係落後於輸入資料訊號之上升緣或下降緣於一預定距離處，預定距離係依據輸入資料訊號之建立時間決定，舉例而言，當同步化單元於指示訊號之主張時間點落後第一時脈訊號之一預定轉態點時，延遲第一時脈訊號之時序，而當同步化單元於該指示訊號之主張時間點領先第一時脈訊號之預定轉態點時，提前第一時脈訊號之時序；鎖存單元，耦接至該同步化單元，用以依據該調整後之第一時脈訊號，鎖存輸入資料訊號。

本發明亦揭示一種同步接收方法，包含步驟：依據輸入資料訊號，產生第一時脈訊號；對輸入資料訊號執行邊緣偵測，以產生指示訊號；根據指示訊號，動態調整第一時脈訊號之時序，舉例而言，偵測指示訊號與第一時脈訊號間之時序差，然後依據時序差，動態調整第一時脈訊號之時序，舉例而言，當指示訊號落後第一時脈訊號之一預定轉態點時，延遲第一時脈訊號之時序，或者，當指示訊號領先第一時脈訊號之預定轉態點時，提前第一時脈訊號之時序；當指示訊號與第一時脈訊號無時序差時，鎖定第一時脈訊號；依據動態調整後之第一時脈訊號，鎖存輸入資料訊號。更進一步地，依據輸入資料訊號，同步產生第 二時脈訊號，第二時脈訊號之頻率為第一時脈訊號之頻率的整數倍；以及，依據第二時脈訊號，更新相位計數值，而相位計數值代表第一時脈訊號之相位。舉例而言，動態調整步驟係當指示訊號主張時之相位計數值顯示該指示訊號落後第一時脈訊號之一預定轉態點時，執行一相位補償，以延長該第一時脈訊號之目前時脈之寬度，例如延長第一時脈訊號之目前時脈之寬度達第二時脈訊號之一週期長，而當指示訊號主張時之該相位計數值顯示指示訊號領先第一時脈訊號之預定轉態點時，重置第一時脈訊號以立即產生下一個時脈。

以上所述係利用較佳實施例詳細說明本發明，而非限制本發明之範圍。凡熟知此項技藝人士皆能明瞭，可根據以上實施例之揭示而做出諸多可能變化，仍不脫離本發明之精神和範圍。

20、30‧‧‧同步接收電路

21、31‧‧‧時脈產生器

22、32‧‧‧邊緣偵測器

23、33‧‧‧同步化單元

331‧‧‧相位計數器

332‧‧‧時序調整單元

333、334‧‧‧控制訊號

24、34‧‧‧鎖存單元

51~55‧‧‧同步接收方法之一較佳實施例的流程

第1A圖係說明接收端利用自行產生之時脈訊號，鎖存所接收之無抖動的資料訊號的示意圖。

第1B圖係說明接收端利用自行產生之時脈訊號，鎖存所接收之有抖動的資料訊號的示意圖。

第2圖係本發明之同步接收電路之一實施例的方塊圖。

第3圖係本發明之同步接收電路之一較佳實施例的 方塊圖。

第4圖係以一訊號時序圖，說明第3圖之同步接收電路之運作。

第5圖係本發明之同步接收方法之一較佳實施例的流程圖。

20‧‧‧同步接收電路

21‧‧‧時脈產生器

22‧‧‧邊緣偵測器

23‧‧‧同步化單元

24‧‧‧鎖存單元

Claims (23)

1. 一種同步接收電路，包含：一時脈產生器，依據一輸入資料訊號，產生一第一時脈訊號；一邊緣偵測器，用以對該輸入資料訊號執行邊緣偵測，以產生一指示訊號；一同步化單元，耦接至該時脈產生器與該邊緣偵測器，用以根據該指示訊號，動態調整該第一時脈訊號；以及一鎖存(latch)單元，耦接至該同步化單元，用以依據該調整後之第一時脈訊號，鎖存該輸入資料訊號；其中，該時脈產生器依據該輸入資料訊號，同步產生一第二時脈訊號，該第二時脈訊號之頻率為該第一時脈訊號之頻率的一整數倍；並且，該同步化單元包含一相位計數器，用以依據該第二時脈訊號，更新一相位計數值，該相位計數值代表該第一時脈訊號之相位。
2. 如申請專利範圍第1項所述之同步接收電路，其中該指示訊號之主張時間點係落後於該輸入資料訊號之一上升緣或一下降緣於一預定距離處。
3. 如申請專利範圍第2項所述之同步接收電路，其中該預定距離係依據該輸入資料訊號之一建立時間決定。
4. 如申請專利範圍第1項所述之同步接收電路，其中該同步化單元於該指示訊號之主張時間點落後該第一時脈訊號之一預定轉態點時，延遲該第一時脈訊號之時序。
5. 如申請專利範圍第1項所述之同步接收電路，其中該同步化單元於該指示訊號之主張時間點領先該第一時脈訊號之一預定轉態點時，提前該第一時脈訊號之時序。
6. 如申請專利範圍第1項所述之同步接收電路，其中該第一時脈訊號係由該第二時脈訊號除頻產生。
7. 如申請專利範圍第1項所述之同步接收電路，其中該同步化單元更包含：一時序調整單元，耦接至該相位計數器與該時脈產生器，用以依據該指示訊號主張時之該相位計數值，動態調整該第一時脈訊號之時序。
8. 如申請專利範圍第7項所述之同步接收電路，其中當該指示訊號主張時之該相位計數值顯示該指示訊號落後於該第一時脈訊號時，該時序調整單元執行一相位補償，以延長該第一時脈訊號之一目前時脈之寬度。
9. 如申請專利範圍第7項所述之同步接收電路，其中當該指示訊號主張時之該相位計數值顯示該指示訊號領先該第一時脈訊號時，該時序調整單元重置該第一時脈訊號，以立即產生該第一時脈訊號之下一個時脈。
10. 如申請專利範圍第1項所述之同步接收電路，其中該同步接收電路係施用於一顯示埠(Display Port)介面。
11. 如申請專利範圍第10項所述之同步接收電路，其中該輸入資料訊號係為該顯示埠介面之一輔助(AUX)通道訊號。
12. 一種同步接收方法，施用於一顯示埠介面之一輔助 (AUX)通道，包含：依據一輸入資料訊號，產生一第一時脈訊號；對該輸入資料訊號執行邊緣偵測，以產生一指示訊號；以及根據該指示訊號，動態調整該第一時脈訊號之時序。
13. 如申請專利範圍第12項所述之同步接收方法，其中該動態調整步驟包含：偵測該指示訊號與該第一時脈訊號間之一時序差；以及依據該時序差，動態調整該第一時脈訊號之時序。
14. 如申請專利範圍第13項所述之同步接收方法，更包含步驟：依據該動態調整後之第一時脈訊號，鎖存該輸入資料訊號。
15. 如申請專利範圍第12項所述之同步接收方法，更包含步驟：當該指示訊號與該第一時脈訊號間無時序差時，鎖定該第一時脈訊號。
16. 如申請專利範圍第12項所述之同步接收方法，其中該指示訊號之主張時間點係落後於該輸入資料訊號之一上升緣或一下降緣於一預定距離處。
17. 如申請專利範圍第16項所述之同步接收方法，其中該預定距離係依據該輸入資料訊號之一建立時間決定。
18. 如申請專利範圍第12項所述之同步接收方法，其中該動態調整步驟係當該指示訊號落後該第一時脈訊號之一預定轉態點時，延遲該第一時脈訊號之時序。
19. 如申請專利範圍第12項所述之同步接收方法，其中該動態調整步驟係當該指示訊號領先該第一時脈訊號之一預定轉態點時，提前該第一時脈訊號之時序。
20. 如申請專利範圍第12項所述之同步接收方法，更包含：依據該輸入資料訊號，同步產生一第二時脈訊號，該第二時脈訊號之頻率為該第一時脈訊號之頻率的一整數倍；以及依據該第二時脈訊號，更新一相位計數值，其中該相位計數值代表該第一時脈訊號之相位。
21. 如申請專利範圍第20項所述之同步接收方法，其中該動態調整步驟係當該指示訊號主張時之該相位計數值顯示該指示訊號落後該第一時脈訊號之一預定轉態點時，執行一相位補償，以延長該第一時脈訊號之目前時脈之寬度。
22. 如申請專利範圍第20項所述之同步接收方法，其中該動態調整步驟係當該指示訊號主張時之該相位計數值顯示該指示訊號落後該第一時脈訊號之一預定轉態點時，延長該第一時脈訊號之目前時脈之寬度達該第二時脈訊號之一週期長。
23. 如申請專利範圍第20項所述之同步接收方法，其中該動態調整步驟係當該指示訊號主張時之該相位計數值顯示該指示訊號領先該第一時脈訊號之一預定轉態點時，重置該第一時脈訊號以立即產生該第一時脈訊號 之下一個時脈。