TW320723B - Semiconductor memory device and testing method thereof - Google Patents

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經濟部中央榡率局員工消费合作杜印製 320723 A7 B7 五、發明説明（i ) "一一 本發明係有關於半㈣記憶裝置及其測試方法 ，特別 系有關於具有特殊寫入模式之半導體記憶裝 置及其測試方 法。 第4圖繪示習知之動態隨機存取記憶體（以下稱爲 d^ramk構成。參照第4圖，此dram具有控制信號輸入 端子11〜13，15，位址信號輸入端子群14，資料信號輸 入知I子群16 ’接地端子17及電源端子18。又，此dRAM 具有時鐘產生電路19，列及行位址緩衝器2〇，列解碼器 21 ’行解碼器22 ’冗長行解碼器23，記憶體墊24，輸入 緩衝崙28及輸出緩衝器記憶體陣列29，而記憶體墊24包 括記憶體陣列25，冗長記憶體陣列26及感測更新放大器+ 輸入輸出控制電路27。 時鐘產生電路19介由控制信號輸入端子η，12基於 自外部施加之信號/RAS ，/CAS選擇既定的動作，控制 DRAM全體。 列及行位址緩衝器20介由位址信號輸入端子群14基 於自外部施加之位址信號A0〜Ai(其中i爲一自然數）生成列 位址k號RA0〜RAi及行位址信號CA0~CAi，分別施加生 成之信號RA0〜RAi及CA0〜CAi至列解碼器21及行解碼器 22 〇 記憶體墊24分別包含記憶一位元之資料之複數的記 憶體單元。各記憶體單元按照列位址及行位址決定之既定 的位址而配置。 列解碼器21反應自列及行位址緩衝器20施加之列位 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝- 、?τ

A 經濟部中央棣準局員工消費合作社印«. A7 —____B7 五、發明説明（2 ) 址信號RAO〜RAi，指定記憶體陣列25之列位址。行解碼 器22反應自列及行位址緩衝器2〇施加之行位址信號 CA〇〜CAi，指定記憶體陣列25之行位址。 在行解碼器22及冗長行解碼器23内，爲了程式化包 含記憶體陣列25内的不良記憶體單元之行位址及和不良 行位址置換之冗長記憶體陣列2 6之行位址，設置熔絲群（未 圖示）。藉由熔絲群對應程式化之不良的行位址之行位址信 號CAO〜CAi輸入時，行解碼器22不指定該行位址，冗長 記憶體陣列26指定程式化之冗長記憶體陣列26之行位址 取代該行位址。即，記憶體墊24内之包含不良記憶體單元 之不良圮憶體單元行和冗長記憶體陣列26之正常的記憶 體單元行置換。 感測更新放大器+輪入輪出控制電路藉由列解碼器 21及行解碼器22(或冗長行解碼器23)在資料信號輸入輪 出線對IOP之-端連接指定之位址的記憶體單元。資料信 號輸入輸出線對I0P之他端連接輸入緩衝器28及輪出緩衝 器29輪入緩衝器28在寫入模式時，介由控制信號輸入 端子13反應自㈣施，介由資料信號輸入輪 出端子對IOP施加自資料信號輸入輪出端子群16輸入之資 料至選擇之記憶體單元。輸出緩衝器29在讀出模式時，反 應自控制信號輪入端子15輸入之信號/〇E，在資料信號輸 入端子群16輸出自選擇之記憶體單元之讀出資料。 圖5係-部份劣略之電路方塊圖，其緣示圖4所示之 本紙崎國家揉準( (請先閲讀背面之注意事項再填寫本頁) .叶 |_^ .裝------訂-----A.VJC----LK -- ---------- A7 B7 五、發明説明（3 ) DRAM的記憶體墊24之構成。圖6係一部份省略之電路、 塊圖，其詳細地繪示圖5所示之記憶體塾24内—彳一、 成。 丁又構 參限圖5及圖6 ’ 1己憶體陣列25包含行列狀地配置之 複數的記憶體單元.MC及對應各行設置之字元線wl及對 應各列設置之位元線對BL，/BL。 各記憶體單元MC連接對應之列的字元線WL。奇數 之行之複數的記憶體單元MC分別交互地連接位元線bl 或/BL。偶數之行之複數的記憶體單元MC分別交互地連 接位元線/BL或BL。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 各記憶體單元MC包含存取用之N通道MOS電晶體 50及記憶情報用之電容器51。各記憶體單元Mc之N通 道MOS電晶體50之閘極連接對應之列之字元線WL。N 通道MOS電晶體50連接對應之行的位元線bl或/BL及其 記憶體單元MC之電容器51的一電極（儲存節點SN)之間。 各記憶體單元MC之電容器51之另一電極接受記憶體單元 電位Vcp。字元線WL傳達列解碼器20之輸出，活性化選 擇列之記憶體單元MC。位元線對BL，/BL實施選擇之記 憶體單元MC及資料信號之輸入.輸出。 冗長記憶體陣列.26除行之數比記憶體陣列25少外， 和記憶體陣列25具有相同構成。記憶體陣列25及冗長記 憶體陣列26具有相同列數，字元線WL被記憶體陣列25 及冗長記憶體陣列26共用。 感測更新放大器+輸入輸出控制電路27包含對應各行 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐） A7 -------______ B7 五、發明説明（4 ) ' -—— 〇又置之行選擇閉31、感測更新放大器32及均衡裝置33、 和共通地設於所有行之中間電位產生電路34。行選擇閘 31包含分別連接位元線肌，肌及資料信號輸人輸出線 ιο’/ιο之間之N通道M〇s電晶體41，42。n通道⑽ 電晶體=，42之間極介由行選擇線CSL連接行解碼器22 或23。若藉由行解碼器22或23行選擇線CSL上升至選擇 位準之“H”位準，則N通道MOS電晶體41，42導通，位 元線對BL，/BL及資料信號輸入輸出線對I〇，/IC)結合。 感測更新放大器32包含分別連接位元線bl，/bl及 節點N32之間之P通道M〇s電晶體43，44及分別連接位 元線BL，/BL及節點N32，之間之N通道M〇s電晶體45， 46。MOS電晶體43，45之閘極皆連接位元線/Bl，M〇s 電晶體44，46之閘極皆連接位元線BL。節點N32，N32, 接受分別自時鐘產生電路19輸出之感應放大器活性化信 號SE，/SE。感測更新放大器32依據感應放大器活性化 信號SE，/S£分別變成“η”位準及“L”位準，放大位元線對 BL ’ /BL間之微小電位差爲電源電壓vcc。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 均衡裝置33包含連接位元線BL &/BL之間之N通道 MOS電晶體47及分別連接位元線BL，/BL及節點N33, 之間之N通道MOS電晶體48，49。N通道M〇S電晶體 47〜49之間極皆連接節點N33。節點N33接受位元線均衡 信號BLEQ，節點N33’接受位元線電位VBL(=Vcc/2)。均 銜裝置33依據位元線均衡信號BLEq變成活性化位準之 “H”位準，均衡位元線BL及/BL之電位爲位元線電位 本紙張尺度適用中國國家樣準（CNS ) A4規格（2Ϊ^ΐ97公釐） 320723 A7 B7 經濟部中央標準局—工消费合作社印製 五、發明説明（ VBL。 中間電位產生電路34生成電源電位vcc及接地電位 ejQ 、 又中間電位Vcc/2，輸出生成之中間電位Vcc/2 爲位元線電位VBL。 其後’簡單地説明圖4〜圖6所示之DRAM的動作。在 V模乂時，行解碼器22或23上升對應行位址信號 CAO〜CAi之行的行選擇線CSL至活性化位準之“H”位準， 使行選擇開31導通。 輸入緩衝器28對應信號/W介由資料信號輸入輸出端 子對IOP自資料信號輸入端子群16之寫入資料施加至選擇 <行的位元線對BL·，/BL·。寫入資料被施加爲位元線BL， /BL間之電位差。其後，列解碼器21上升對應列位址信號 RAO〜RAi之列的字元線wl至活性化位準之“H”位準，其 列之記憶體單元MC之N通道MOS電晶體50導薄。選擇 之記憶體單元MC之電容器51内儲存對應位元線bl或/BL 之電位之量的電荷。 在讀出模式時，參照圖7，第一位元線均衡信號blEQ 降下至“L”位準，均衡裝置33之n通道MOS電晶體47〜49 非導通，位元線BL，/BL之均衡停止。列解碼器21上升 對應列位址信號RA0〜RAi之列之字元線WL至選擇位準之 “H”位準。位元線bl，/BL之電位對應活性化之記憶體單 元MC之電容器51的電荷量，而只變化微小量。 其後，感應放大器活性化信號SE，/SE分別成爲“η，， 位準及“L”位準，感測更新放大器32被活性化。當位元線 本纸張尺度適用中國國家標準（CMS ) A4規格（210X 297公釐） (請先聞讀背面之注意事項再填寫本頁〕 裝 -訂 經濟部中央標隼局貝工消費合作社印製 A7 B7五、發明説明（6 ) BL之電位比位元線/BL之電位稍高時，MOS電晶體43， 46之阻抗値成爲比MOS電晶體44，45之阻抗値小，位 元線BL之電位被拉升至“H”位準，位元線/BL之電位被拉 下至“L”位準。反之，當位元線/BL之電位比位元線BL之 電位稍高時，MOS電晶體44，45之阻抗値成爲比MOS 電晶體43，46之阻抗値小，位元線/BL之電位被拉升至 “H”位準，位元線BL之電位被拉下至“L”位準。 其後，行解碼器22或23上升對應行位址信號CAO〜CAi 之行選擇線CSL至選擇位準之“Η”位準，使其行之行選擇 閘31導通。選擇之行之位元線對BL，/BL之資料介由行 選擇閘31及資料信號輸入輸出線對10，/10施加至輸出緩 衝器29。輸出緩衝器29對應信號/0Ε在資料信號輸入端 子群16輪出讀出資料。 行位址信號CA0〜CAi對應包含不良記憶體單元MC之 行之場合，選擇冗長記憶體陣列26之行代替包含不良記憶 體單元MC之行，寫入及讀出動作同樣地實施。 此種DRAM中，依照不良記憶體單元MC之不良狀 態，即使不良記憶體單元MC置換成冗長記憶體單元.MC， 其周邊的正常記憶體單元MC仍受到不良記憶體單元MC 之不良影響，產生故障。 詳細説明如圖8繪示，DRAM被形成於p型矽基板52 之表面。於p型矽基叔52之表面上方，介由閘極氧化膜（未 圖示）形成閘極電極即字元線WL，形成n+型源/汲極區城 53於字元線WL之兩側之矽基板52表面，形成記憶體單元 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） A7 B7 經濟部中央標準局員工消費合作杜印製 五、發明説明（7 ) MC之N通道MOS電晶體50。N通道MOS電晶體50之 源/汲極區域53内之一方連接位元線BL，在另一方表面 上，導電層54，介電質層55及導電層56堆疊，形成記憶 體單元MC之電容器5丨。導電層54構成電容器51之一電 極即儲存節點SN，導電層56構成電容器51之另一電極。 圖内繪示三記憶體單元MC1〜MC3。 現在在中央記憶體單元MC2之閘極電極即字元線 WL2和p型矽基板52之間存在微小的導電性之異物。由於 異物微小，能寫入不良記憶體單元MC2之資料，而字元線 WL2正常地驅動。 在不良記憶體單元MC2之儲存節點SN被寫入“L，，位 準，正常圮憶體單元MC 1之儲存節點SN被寫入“H”位準 之情形，若對應記憶體單元MC2之字元線WL2上升至“H” 位準，+電荷（H〇LE)介由異物注入。藉由+電荷p型矽基板 52局部地構成+電位，其+電位之部份和記憶體單元 乏儲存節點SN之間之pn接面順偏，因此_電位自“L，，位準 之儲存節點SN至p型矽基板52流出。此_電位移動至相 鄭的記憶體單元MCI之“H”位準之儲存節點SN，降低其 儲存SN至“L，，位準。 因此空-炎生王良記憶體單元MC ,晋换爲冗長記作_陣 元mc，不良記憶體里之周邊 錢，里以DRAM不能 %。 於是’在不良記憶體單元MC之儲存節點SN寫入“L” ~ Αν t紙張尺度適用 ( CNS ) ( 210X297^ ) (請先閱讀背面之注意事項再填寫本頁) 裝_ 訂 -S. 經濟部中央樣準局員工消費合作社印装 A7 B7 五、發明説明（8 ) 位準，在其它正常記憶體單元MC儲存節點SN寫入“H”位 準’對應不良記憶體單元MC之字元線WL上升至“η”位準 後，讀出正常記憶體單之資料。因此，在出貨前有 必要實施測試，正常記憶體單元MC之儲存節點sn爲原 來的“H”位準之情形判定爲正常而正常記憶體單元Mc之 儲存節點SN反轉至“L”位準之情形判定爲不良。 然而，習知DRAM藉由冗長記憶體陣列MC置換之不 良1己憶體單元MC不能存取，因此置換<不良記憶體單元 MC之儲存節點SN不能寫入“l”位準。 又’如圖5繪示，各行之複數的記憶體單元厘匚交互 地連接位疋線BL及/BL，因此相同邏辑位準寫入各記憶體 單几MC之館存節點SN之情形，需要施加至位元線bl及 /BL之遲輯位準依據各記憶體單元mc之位址切換，而各 記憶體單元MC之错存節帛SN之邏辑位準之寫入不容

易尤其疋在不良記憶體單元MC以冗長記憶體單元MC 取代之清形連接位元線BL之不良記憶體單元mc被 以連接位元線BL，之冗長記憶體單元MC取代之情形及被 以連接位7^線脱，之冗長記憶體單τό MC取代之情形，冗 長》己U體單元MC之儲存節點SN之邏辑位準之寫入更不 容易。 ，立因，，本發明之主要目的係提供能容易且迅速地實施 >己隐體單7L之错存節點之邏辑電位之寫人之半導體記憶裝 置及其測試方法。 依據申4專利範圍第i項，本發明係有關於一種半導 本紙張纽適用t ---- (請先閲讀背面之注意事項再填寫本頁) 裝.

，1T 經濟部中央榡準局員工消費合作杜印製 A7 ____ _B7 五、發明説明（9 ) 體汜憶裝置，其具有特殊寫入模式，其備有記憶體陣列、 均衡裝置、寫入裝置。記憶體陣列，其包含行列狀地配置 之複數的記憶體單元、對應各列設置之字元線、及對應各 行設置之位元線對。均衡裝置，對應各位元線對而設置， 反應上述特殊寫入模式之指示施加第一或第二邏辑電位至 對應的位元線對。寫入裝置，依據列位址信號，將上述記 憶體陣列内之任一字元線設爲選擇電位，自上述均衡裝置 土上述位元線對施加之第一或第二邏辑電位同時地寫入對 應其字元線之全部記憶體單元之儲存節點。 依據申请專利範圍第2項，本發明係有關於如申請專 利範圍第1項之半導體記憶裝置，其中上述均衡裝置反應 讀出模式之指示而充電對應的位元線對至預充電位，又， 半導體記憶裝置更備有讀出裝置，依據列位址信號，將上 述記憶體陣列内之任一字元線設爲選擇電卩，被寫入對應 其字元線之各記憶體單元之儲存節點之第—或第二邏辑電 位讀出至充電上述預充電位之對應的位元線對。 依據申喷專利範圍第3項，本發明係有關於一種半導 體記憶裝置之測試方法，其半導體記憶裝置備有記憶體陣 列，其包含行列狀地配置之複數的記憶體單元；冗長記憶 體阵列，其包含至少-記憶體單元的行而和包含上述記憶 體陣列内疋不良的記憶體單元之記憶體單元的行置換；字 元線，對應各記憶體單元的列共通地設於上述記憶體陣列 及上述冗長記憶體陣列；位元線對，其對應各記憶體單元 的歹J而汉置’及均衡裝置，對應各位元線對而設置，用以 (請先閲讀背面之注意事項再填寫本頁) 裝·

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Ϊ2〇723 五、發明説明（1〇 ) 充電對應的位元線對；測試菸 杳俨罝…、 藉由上述冗長記憶體陣列的記 =早-置換〈上述記憶體陣列的不良的記憶體單元，是 第遥：Γ万法包含以下步躁··介由各均衡裝置，施加 第，電位至各位元線對，將對應上 元之字元線維持在一定期間選擇電位，第-邏辑電 上述不艮的記憶體單元之错存節點；第二邏辑電位寫入上 述不良的記憶體單元以外之正常的記憶體單元之错存節 點；對應上述不良的記憶體單元之字元線維持在一定期間 選擇電位後，讀出上述正常的記憶體單元之儀存節點之電 位’依據讀出結果判定有無故障。 依據申請專利範圍第4續，本發明係有關於如申請專 利範圍第3項之半導體記憶裝置之測試方法，其中介由各 均衡裝置，施加第二邏辑電位至各位元線對，將對應上述 不良的1己憶體單元之字元線以外之各字元線維持在一定期 間選擇電位，第二邏辑電位寫入上述不良的記憶體單元以 外之正常的記憶體單元之儲存節點。 圖1係依據本發明之一實施例因此之DRAM^主要部 份之構成之電路方塊圖。 參照圖1，此DRAM和習知的DRAM相異點在於在圖 5所示之中間電位產生電路34及均衡裝置33的節點N33, 之間新設切換電路1。 切換電路1包含三N通道MOS電晶體2〜4。]^通道 M〇S電晶體2連接電源電位Vcc之線及節點N33,之間，其 閘極接受信號(j>a。N通道MOS電晶體3連接中間電位產 13 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210 X 297公釐） ；---：--Γ 裝— (請先閱讀背面之注意事項再填寫本頁)

、1T 經濟部中央標準局員工消費合作社印製 A7 B7 經濟部中央橾準局貝工消費合作社印策 五、發明説明（u ) — ~ 生電路34的輪出節點34a及節點N33,之間，其閘極接受 信號d)b。N通道M0S電晶體4連接接地電位gND之線及 節點N33,之間，其閉極接受信號批。信號私〜和自時鐘產 生電路19輸出。 其後，説明此DRAM的動作。通常動作時，信號私， 變成非活性位準之“L”位準，而信號朴變成活性化位準 之Η位準，ν通道MOS電晶體2，4變成非導通，Ν通 道MOS電晶體3爲導通。因此，中間電位產生電路34之 輸出電位Vcc/2施加至均衡裝置33之節點Ν33，。此情形和 圖5所不之習知DRAM完全相同狀態，資料之寫入及讀出 和習知DRAM同樣地實施。 ^ 2係繪示“L”位準同時地寫入一列的記憶體單元Mc 之i存節點SN之第一特殊寫入模式①之動作之時序圖。在 時刻to電源通電，DRAM變成預備狀態，信號BLEQ，/SE 固定在“Η，，位準，信號SE及字元線WL固定在“L”位準。 各圮憶體單元MC之儲存節點SN在“H”位準或“L”位準。 在圖1之切換電路1，信號^〜和内之信號仲只爲“H，，位 準，N通道MOS電晶體3導通，位元線電位VBL爲 Vcc/2。 於時刻 tl〜t2，在例如 WCBR(/W 和/CASbefore/RAS) 之時序信號/W，/CAS，/RAS降下至“L”位準’在特定信 號端子施加超Vcc位準，又特定的位址信號A0〜Ai被輸入 及DRAM設爲第一特殊寫入模式①。 在此模式①，信號BLEq，/SE固定在“H”位準，信號 (請先閲讀背面乏注意事項再填寫本頁) 裝-

-IT i: 經濟部中央樣準局貝工消費合作社印製 A7 — I I ' I'll - —— _ _ ______^ 五、發明説明（12 ) SE固定在“L”位準。因此均衡裝置33之節點N33,及全部 位元線BL ’ /BL導通，且感測更新放大器32固定爲非活 性化狀態。在圖1之切換電路i，信號忭〜和内之信號批 只爲“H”位準’ N通道MOS電晶體4導通，位元線電位VBL 爲“L”位準’全部位元線BL，/BL爲“L”位準。 於此狀態，藉由施加位址信號A0〜Ai且希望的字元線 WL —定期間上升至“H，，位準，不論位元線B]L及/Bl任一 或藉由冗長記憶體單元MC之置換被實施，“L”位準能寫入 連接字元線W L之全部記憶體單元μ C之儲存節點S N。例 如，即使在圖5連接字元線WL2及位元線/BL2之記憶體單 元MC係不良的，該記憶體單元MC藉由連接冗長記憶體 陣列26之字元線WL2及位元線/BL1，之記憶體單元MC置 換之情形，藉由上述之方法，“L”位準能寫入連接字元線 WL2之全部的記憶體單元MC之儲存節點SN。 y 3係繪示“H”位準同時地寫入一列的MC之儲存節點 SN之第二特殊寫入模式②之時序圖。 於時刻tl 1〜tl2，以和第一特殊寫入模式①同樣的方法 設爲第二特殊寫入模式②及信號BLEQ，/SE固定在“H”位 準，信號SE固定在“L”位準。因此均衡裝置33之節點N33, 及全部位元線BL，/BL導通，且感測更新放大器32固定 爲非活性化狀態。在圖1之切換電路1，信號内之信 號(j>a只爲“Η位準’ Ν通道MOS電晶體2導通，位元線電 位VBL爲“H”位準，全部位元線BL，/BL爲“H”位準。 於此狀態，藉由施加位址信號A0〜Ai且希望的字元線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝1 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（丨3 ) WL —定期間上升至“Η”位準，“Η”位準能寫入連接字元線 WL之全部記憶體單元MC之儲存節點SN。例如，在上述 之連接字元線WL2及位元線BL2之記憶體單元MC係不良 的情形，藉由除字元線WL2之外全部的字元線WL依次或 同時地一定期間上升至“Η”位準，“Η”位準能迅速地寫入除 字元線WL2之列外全部的記憶體單元MC之儲存節點 SN。 V^後，以習知技術説明關於指出之測試之必要性。此 情形時，連接字元線WL2及位元線BL2之記憶體單元MC 係不良的，藉由冗長記憶體單元MC取代。首先測試者設 DRAM於第一特殊寫入模式①後，施加位址信號Α0〜Ai上 升字元線WL2至“H”位準，“L”位準寫入連接字元線WL2 之全部的記憶體單元MC之儲存節點SN。 其後，測試者設DRAM於第二特殊寫入模式②後，施 加位址信號A0〜Αι依次或同時地上升字元線WL2以外的 字元線WL1，WL3至“H”位準，位準寫入連接字元線 WL1，WL3之全部的記憶體單元MC之儲存節點SN。 後，測試者一定期間上升字元線WL2至“H”位準。 此時，連接字元線WL2及位元線BL2之不良記憶體單元 MC在圖8所示之不良狀態之情形，其週邊的記憶體單元 MC之位準之儲存節點SN降下至“L”位準。不良記憶體 單元MC不在圖8所示之不良狀態之情形，其週邊的記憶 體單元MC之“H”位準之儲存節點SN不降下至“L”位準。 最後，測試者讀出不良記憶體單元MC之附近的記憶體單 16 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (诗先閱讀背面之注意事項再填寫本頁) 裝 訂 .i 320723 A7 '~~~ --- —_B7 五、發明测（14 ) ~ -----, 元MC或全部的記憶體單元MC之資料，基於讀出之資料 判定記憶體單元儲存節點SN之位準可否自“H”位準 土 L，，位準反轉，反轉之情形判定其DRAM不良，不反轉 之情形判定其DRAM正常。 $ 於此實旋例，介由均衡裝置，施加“L”位準（或“H”位準）f 至全部的位元線BL，/BL後，上升字元線WLi“H”位準，| “L=準（或T位準）·寫入連接其字元線肌之全部的記憶 I 體早疋MC <错存節點SN。因此，不論記憶體單元紙 | 連接位元線BL及/BL任-或記憶體單元MC以冗長記憶體聚 單元MC取代，“L”位準（或“H”位準）能同時地寫入連接選 ί 擇《字几線WL之全部記憶體單元Mc之儲存節點sn。 如.上述，申請專利範圍第1項關於本發明介由均衡裝 置全部的位元線施加第一或第二邏辑電位後，上升字元 線，、對應其字元線之記憶體單元的儲存節點同時地寫入第 —或第二邏辑電位。因此，不論記憶體單元連接位元線對 的任-條或以冗長記憶體單元取代，對應選擇之字元線之 全部的記憶體單元的儲存節點能同時地寫入第一或第二遲 經 濟 部 中 央 棟 準 局 員 工 消 費 合 作 社 印 裝 辑電位。因此記憶體單元㈣存節點的遲辑電位的寫入能 容易且迅速地實施。 又’申請專利範圍第2項關於本發明申請專利範圍第 !項之均衡裝置兼爲設於習知之半導體記憶裝置之讀出用 均衡裝置。因此可謀求構成之簡單化。 申請專利範圍第3項關於本發明介由均衡裝置全料 位元線施加第-遲辑電位，對應不良的記憶體單元之字& ‘ 本紙張尺度適用中國國家標準（CNS ) A4規格（2】0χ297公楚） A7

經濟部中央橾準局員工消費合作社印裝 五、發明説明（η ) 1 泉在一定期間爲選擇電位，不良的記憶體單元之備存節, 寫入第-職電位，且同時不良的記憶體單元以外之正常 的記憶體單元之错存節點寫入第二遲輯電位。因此對岸不 艮的記憶體單元之字元線在一定期間爲選擇電位後，正% 2憶體單元捕存節點 <電位讀A，基於讀出結果，列 疋有兴故障。因此藉由冗長記憶體單元置換之不良的 體單元之错存節點亦能容易地寫入遲辑電位’能容易地測 試有無不良的記憶體單元引起之故障。申請專利範㈣4,闕於本發料㈣衡裝置全部的 位凡線施加第二遥辑電位，對應不良的記憶體單元之字元 線以外之各字元線在一定期間爲選擇電位，不良的記億體 單元以外之正常的記憶體單元之儲存節點寫入第二邏辑電4 位。因此第二邏辑電位之寫入正常的記憶體單 點能容易且迅速地實施。 仔即 [圖面之簡單的説明] y[圖1]繪示轉本發明之一實施例之dram之主要部 份之構成之電路方塊圖。 U圖2]說明圖1、所示之祖㈣第—特殊寫入模式① 之時序圖。 、^® 3]説明圖丨所以DRAM的第二特殊寫人模式② 之時序圖。 \/ί圖4]績示習知DRAM之構成之—部份省略之電路方 塊圖。 、/圖繪示圖4所示之DRAM的記憶體墊之構成之一 18 本紙張尺纽用中sin家縣（CNS)从祕（2lQx297公董） -I ill ..ί~7 ^ 裝-- (請先聞讀背面之注意事項再填寫本頁) 、1Τ

A 經濟部中央榡準局貝工消費合作社印装 、發明説明（16 y 部份省奋之電路方塊圖。 6]詳細地繪示圖5所示之記憶體墊的一行構成之 一部份省略之電路圖。 \^7]説明圖4所示之DRAM的讀出動作之時序圖。 /圖8]説明圖4所示之DRAM的問題點之—部份省 之斷面圖。 1〜切換電路 2 4、41、42、45-50〜N通道MOS電晶體 1M3、15〜控制信號輸入端子 14〜位址信號輸入端子群 16〜資料信號輸入端子群 17〜接地端子 18〜電源端子 19〜時鐘產生電路 20〜列及行位址緩衝器 21〜列解碼器 22〜行解碼器 23〜冗長行解碼器 24〜記憶體墊 25〜記憶體陣列 26〜冗長記憶體陣列 27〜感測更新放大器+輸入輸出控制電略 28〜輸入緩衝器 29〜輸出緩衝器 19 (請先聞讀背面之注意事項再填寫本頁〕 裝 -、51 良紙張;Clit财額家縣（CNS)A4規格（ 210X297公 A7 B7 五、發明説明（17 ) 31〜行選擇閘 32〜感測更新放大器 33〜均衡裝置 34〜中間電位產生電路 43、44-P通道MOS電晶體 51〜電容器 52〜p型矽基板 5 3〜n+型源/汲極區域 54、56〜導電層 55〜介電質層 MC〜記憶體單元 WL〜字元線 BL、/BL〜位元線 10、/10〜資料信號輸入輸出線 (請先閱讀背面之注意事項再填寫本頁) 装. 經濟部中央標準局員工消費合作社印裝 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

1. 經濟部中央標率局員工消費合作社印裝 穴、申請專範圍 \}Λ種半導體記憶裝置，其具有特殊寫入模式，其備 有： 記憶體陣列，其包含行列狀地配置之複數的記憶體單 元、對應各列設置之字元線、及對應各行設置之位元線對； 均衡裝置，#應各位元線對而設置，纟應上述特殊寫 入模式之指示施加第一或第二邏辑電位至對應的位元線 對；和 寫入裝置，依據列位址信號，將上述記憶體陣列内之 任-字元線設爲選擇電位，自上述均衡裝置至上述位元線 對施加之第一或第二邏辑電位同時地寫入對應該字元線之 全部記憶體單元之儲存節點。 申請專利範圍第1項所述之半導體記憶裝置，其 中上述均衡裝置反應讀出模式之指示而充電對應的位元線 對至預充電位，又，半導體記憶裝置更備有讀出裝置，依 據列位址信號，將上述記憶體陣列内之任一字元線設爲選 擇電位，被寫入對應該字元線之各記憶體陣列之儲存節點 之第一或第二邏辑電位讀出至充電上述預充電位之對應的 位元線對。 .一種半導體記憶裝置之測試方法，其半導體記憶裝 置備有： 記憶體陣列，其包含行列狀地配置之複數的記憶體單 元； 几長記憶體陣列，其包含至少一記憶體單元的行而和 包含上述記憶體陣列内之不良的記憶體單元之記憶體單元 (锖先閱讀背面之注意事項存填寫本萸) -裝. 訂 —線 21 、申請專利範圍 的行置換； 體陣’對應各記憶體單7"的列共通地設於上述記憶 體阵列及上述冗長記憶體陣列； 位疋線對，其對應各記憶體單元的列而設置；及 位元=裳置，對應各位元線對而設置，用以充電對應的 述由上述冗長記憶體陣列的記憶體單元置換之上 /體陣列的不良的記憶體單^，是否產 包含以下步驟： 万电 d由各均衡裝置，施加第_邏輯電位 將對應上述不良❹e 偷：字儿線維持在-定期間選 節點7 ’―輯電位寫人上衫良的記.1:1體單7之儲存 第-邏辑電位寫入上述不良的記億體單元以 的記憶體單元之儲存節點； ^帘 對應上述不良的記憶體單元之字元線維持在 :擇::後’讀出上述正常的記憶體單元之儲存節點之電 位，依據謂出結果判定有無故障。 X/申請專利範圍第3項所述之半導體記憶裝 試万法，包含以下步驟： Λ 將f+tt各均衡裝置，施加第：邏辑電位至各位元線對， 卜在ΐί不良的記憶體單元之字元線以外之各字元線唯 守在—疋期間選擇電位’第二邏辑電位寫人上述不 憶體單元以収正料記憶體單元之#存節點。' β