CN1177818A - 半导体存储装置及其测试方法 - Google Patents

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Abstract

一种能够容易且迅速地向存储器单元的存储结点写入逻辑电平的半导体存储装置。设有用于把位线电平切换到电源电平、中间电平或接地电平的切换电路。通常把位线电平设定为中间电平。在特殊写入方式时,通过均衡器把电源电平或接地电平提供给全部位线,使所要字线上升到“H”电平,向与该字线相连的全部存储器单元的存储结点写入电源电平或接地电平。能够向用冗余存储器单元置换的存储器单元的存储结点中写入电源电平或接地电平。

Description

半导体存储装置及其测试方法
本发明涉及半导体存储装置以及测试方法，特别涉及具有特殊写入方式的半导体存储装置及其测试方法。
图4是表示先有的动态随机存取存储器(下称DRAM)结构的框图。参照图4，该DRAM包括控制信号输入端11～13、15、地址信号输入端组14、数据信号输入输出端组16、接地端17和电源端18。另外，该DRAM包括时钟发生电路19、行和列地址缓存区20、行译码器21、列译码器22、冗余列译码器23、存储器板24、输入缓存区28和输出缓存区29，存储器板24包括存储器阵列25、冗余存储器阵列26和读出刷新放大器+输入输出控制电路27。
时钟发生电路19根据外部通过控制信号输入端11、12提供的信号/RAS、/CAS选择规定的操作方式、控制DRAM整体。
行和列地址缓存区20根据从外部通过地址信号输入端组14提供的地址信号A0～Ai(其中i是自然数)生成行地址信号RA0～RAi和列地址信号CA0～CAi，分别把生成的信号RA0～RAi和CA0～CAi提供给行译码器21和列译码器22。
存储器24包括分别存储1位数据的多个存储器单元。在由行地址和列地址确定的地址上配置各个存储器单元。
行译码器21响应行和列地址缓存区20提供的行地址信号RA0～RAi，指定存储器阵列25的行地址。列译码器22响应行和列地址缓存区20提供的列地址信号CA0～CAi，指定存储器阵列25的列地址。
在列译码器22和冗余列译码器23内设有熔断器组(未图示)，用于对包括存储器阵列25中的有缺陷的存储器单元的列地址及与该列地址置换的冗余存储器阵列26的列地址编程。在输入与用熔断器组编程的有缺陷的列地址对应的列地址信号CA0～CAi时，列译码器22不指定该列地址，冗余列译码器26指定编程的冗余存储器阵列26的列地址来取代该列地址。也就是说，含有存储器阵列24中的有缺陷的存储器单元的有缺陷的存储器列与冗余存储器地址26的正常的存储器单元列进行置换。
读出刷新放大器+输入输出控制电路27把由行译码器21和列译码器22(或冗余列译码器)23指定了地址的存储器单元与数据信号输入输出线IOP的一端相连。数据信号输入输出线对IOP的另一端与输入缓存区27和输出缓存区28相连。输入缓存器28在写入方式时，响应通过控制信号端13从外部提供的信号/W，把数据信号输入输出端组16输入的数据通过数据信号输入输出端对IOP送给所选择的存储器。输出缓存区29在读出方式时，响应控制信号输入端15输入的信号/OE，把来自所选择的存储器的读出数据输出到数据输入输出端组16。
图5是表示图4所示的DRAM的存储器板24的结构并省略了一部分的电路框图，图6是详细地示出了图5所示的存储器板24中的一列的结构并省略了一部分的电路框图。
参照图5和图6，存储器阵列25包括行列状配置的多个存储器单元MC、与各行对应设置的字线WL和与各列对应设置的位线对BL、/BL。
各存储器单元MC与对应行的字线WL相连。奇数列的多个存储器单元MC分别交互地与位线BL或/BL相连。偶数列的多个存储器单元MC分别它交互地与位线/BL或BL相连。
各存储单元MC包括存取用的N沟道MOS晶体管50和信息存储用的电容51。各存储器单元MC的N沟道的晶体管50的栅极与对应行的字线WL相连。N沟道MOS晶体管50连接到对应列的位线BL或/BL及其存储器单元MC的电容51一侧的电极(存储结点SN)之间。各存储单元MC的电容51的另一侧电极接收单元电平Vcp。字线WL传输行译码器20的输出，使选择了的行的存储器单元MC激活。位线对BL和/BL执行选择的存储器单元MC和数据信号的输入输出。
冗余存储器阵列26除列数比存储器阵列25少之外，与存储器阵列25的结构相同。存储器阵列25和冗余存储器阵列26具有相同的行数，字线WL在存储器阵列25和冗余存储器阵列26中是共用的。
读出刷新放大器+输入输出控制电路27包括：与各列对应设置的列选择门31、读出刷新放大器32、均衡器33以及与全部列共用设置的中间电平发生电路34。列选择门31包括各个位线BL、/BL和连接在数据信号输入输出线IO、/IO之间的N沟道MOS晶体管41、42。N沟道MOS晶体管41、42的栅极通过列选择线CSL与列译码器22或23相连。用列译码器22或23使列选择线CSL上升到选择电平的高电平时，MOS晶体管41、52导通，位线对BL、/BL和数据信号输入输出线对IO、/IO进行结合。
读出刷新放大器32包括：在位线BL、/BL和结点N32间分别连接的P沟道MOS晶体管43、44；在位线BL、/BL和结点N32’间分别连接的N沟道MOS晶体管45、46。MOS晶体管43、45的栅极都与位线/BL相连，MOS晶体管44、46的栅极都与位线BL相连。结点N32、N32’分别接收时钟发生电路19输出的读出放大激活信号SE和/SE。读出刷新放大器32根据读出放大激活信号SE和/SE分别变成“H”电平和“L”电平，把位线对BL和/BL间的微小的电平差放大到电源电压Ucc。*
均衡器33包括：在各位线BL和/BL间连接的N沟道MOS晶体管47，在各位线BL、/BL和结点N33’间连接的N沟道MOS晶体管48、49。N沟道MOS晶体管47～49的栅极都与结点N33相连。结点N33接收位线均衡信号BLEQ，结点N33’接收位线电平VBL(＝Vcc/2)。均衡器33根据位线均衡信号BLEQ改变为激活电平的“H”电平，使位线BL和/BL的电平均衡到位线电平VBL。
中间电平发生电路34生成电源电平Vcc和接地电平GND间的中间电平Vcc/2，把生成的中间电平Vcc/2作为位线电压VBL输出。
接着，简单地说明图4～图6所示的DRAM的操作。在写入方式时，列译码器22或23使与列地址信号CA0～CAi对应的列的列选择线CSL上升到激活电平的“H”电平，使列选择门31导通。
输入缓存区28响应信号/W，把来自数据信号输入输出端组16的写入数据送给通过数据信号输入输出端对IOP选择的列的位线对BL和/BL。写入数据作为位线BL和/BL间的电平差提供。接着，行译码器21使与行地址信号RA0～RAi对应的行的字线WL上升到激活电平的“H”电平，使该行的存储器单元MC的MOS晶体管50导通。把与位线BL或/BL的电平对应的量的电荷存储到所选择的存储器单元MC的电容51中。
在读出方式时，如图7所示，首先，位线均衡信号BLEQ下降到“L”电平，均衡器33的N沟道MOS晶体管47～49变成不导通，位线BL和/BL的均衡停止。行译码器21使与行地址信号RA0～RAi对应的行的字线WL上升到选择电平的“H”电平。位线BL和/BL的电平对应于激活了的存储器单元MC的电容51的电荷量，只进行微小的变化。
接着，读出放大激活信号SE和/SE分别变成“H”电平和“L”电平，使读出刷新放大器32激活。位线BL的电平比位线/BL的电平高一个微小量时，MOS晶体管43、46的阻值变得比MOS晶体管44、45的阻值小，使位线BL的电平上升到“H”电平，位线/BL的电平就下降到“L”电平。相反，位线/BL的电平比位线BL的电平高一个微小量时，MOS晶体管44、45的阻值比MOS晶体管43、46的阻值小，使位线/BL的电平上升到“H”电平，位线BL的电平就下降到“L”电平。
接着，列译码器22或23使对应于列地址信号CA0～CAi的列的列选择线CSL上升到选择电平的“H”电平，使该列的列选择门31导通。所选择列的位线对BL和/BL的数据通过列选择门31和数据信号输入输出线对IO和/IO提供给输出缓存器29。输出缓存器29响应信号/OE，把读出数据输出到数据信号输入输出端组16。
在列地址信号CA0～CAi与包括有缺陷的存储器单元MC的列对应时，只选择冗余存储器阵列26的列来代替含有有缺陷的存储器单元MC的列，写入和读出操作同样地进行。
然而，在这样的DRAM中，即便是在将有缺陷的存储器单元MC与冗余存储器单元MC进行置换时、也存在着有时由于有缺陷的存储器单元MC的有缺陷的状态而使其周围正常的存储器单元MC受有缺陷的存储器单元MC的有害影响而进行误操作的情况。
如详细地进行说明的话，如图8所示，在P型硅基片52的表面上形成DRAM。在P型硅基片52的表面上方，通过栅极氧化膜5，6，7，10，11(未图示)形成栅极电极即字线WL，在字线WL两侧的硅基片52表面上形成n+型源极/漏极区53，形成存储器单元MC的N沟道MOS晶体管50。N沟道MOS晶体管50的源极/漏极区53中的一部分与位线BL相连，在另一部分的表面上层叠导电层54、电介质层55和导电层56，形成存储器单元MC的电容51。导电层54成为电容51一侧的电极即存储结点SN，导电层56成为电容51另一侧的电极。在图中示出了三个存储器单元MC1～MC3。
现在，假定在中央的存储器单元MC2的栅极电极即位线WL2和硅基片52间存在微小的导电性异物。另外，由于异物很小，所以，存储器单元MC2可能写入有缺陷的数据，设位线WL2是正常地进行驱动的。
在有缺陷的存储器单元MC2的存储结点SN中写入“L”电平、在正常的存储器单元MC1的存储结点SN中写入“H”电平时，如与存储器单元MC2对应的字线WL2上升到“H”电平的话，有正电荷(空穴)从字线WL2通过异物注入到硅基片52中。由该正电荷而使硅基片52在局部形成正电平、使该正电平的部分和存储器MC2的存储结点SN间的PN结为正向偏压，因此，负电荷(电子)从“L”电平的存储结点SN流出到硅基片52中。该负电荷一直移动到相邻存储器单元MC1的“H”电平的存储结点SN，将该存储结点SN下降到“L”电平。
因而，即使把这样的有缺陷的存储器单元MC与冗余存储器阵列26的正常的存储器单元MC置换，也会存在有缺陷的存储器单元MC周围的存储器单元MC产生误操作的可能，因此，DRAM不能正常地工作。
所以，需要对出厂前的各DRAM进行这种测试：在有缺陷的存储器单元MC的存储结点写入“L”电平、在其他正常的存储器单元MC的栅极结写入“H”电平，使与有缺陷的存储器单元MC对应的字线WL上升到“H”电平后，读出正常存储器单元MC的数据，结果，在正常的存储器单元MC的存储结点SN为原来的“H”电平时判断为正常，在正常的存储器单元MC的存储结点SN反转为“L”电平时判断为有缺陷。
然而，在先有的DRAM中，由于用冗余存储器单元MC置换的有缺陷的存储器单元中不能进行存取，所以，不能向置换的有缺陷的存储器单元MC的存储结点SN中写入“L”电平。
另外，如图5所示，由于各列的多个存储器单元MC与位线BL和/BL交互地连接，所以，即使在向各存储器单元MC的存储结点SN中写入相同的逻辑电平时，也需要对提供给位线BL和/BL的逻辑电平通过各存储器单元MC的地址进行切换，向各存储器单元MC的存储结点SN写入逻辑电平变得不容易。特别是在用冗余存储器单元MC置换有缺陷的存储器单元MC的情况下，有时与位线BL相连的有缺陷的存储器单元用与位线BL’相连的冗余存储器单元MC置换及用与位线/BL’相连的冗余存储器单元MC置换，向冗余存储器单元MC的存储结点SN写入逻辑电平变得更不容易。
因此，本发明的主要目的在于提供能够容易且迅速地向存储器单元的存储结点写入逻辑电平的半导体存储装置以及测试方法。
有关本发明的第一方面，一种具有特殊写入方式的半导体存储装置，包括存储器阵列、均衡器和写入装置。存储器阵列包括行列状配置的多个存储器单元、与各行对应而设置的字线和与各列对应而设置的位线。均衡器与各位线组对应而设置，根据特殊写入方式的指令，把第一或第二逻辑电平提供给对应的位线对。写入装置根据行地址信号，将存储器阵列中的任一字线作为选择电平，从均衡器向与该字线对应的全部存储器单元的存储结点中同时写入提供给位线对的第一或第二逻辑电平。
有关本发明的第二方面，与本发明的第一方面有关的均衡器包括读出装置，该读出装置根据读出方式的指令，把对应的位线对充电到预充电电平，并根据行地址信号，把存储器阵列中的任一位线定为选择电平，把写入到与该位线对应的各存储器单元的存储结点的第一或第二逻辑电平读出到充电到预充电电平的对应位线对。
有关本发明的第三方面，一种半导体存储装置的测试方法，该方法是在半导体存储装置中测试是否因用冗余存储器阵列的存储器单元转换的存储器阵列的有缺陷的存储器单元而导致误操作的方法，该半导体存储装置包括：含有行列状配置的多个存储器单元的存储器阵列；用于和含有存储器阵列中的有缺陷的存储器单元的存储器单元列进行置换的、包含至少一个存储器单元列的冗余存储器阵列；在与各存储器单元的行对应的存储器阵列和冗余存储器阵列中共用设置的字线；与各存储器单元列对应设置的位线对以及对应于各位线设置的、用于充电对应位线对的均衡器；在该方法中，通过各均衡器向各位线对提供第一逻辑电平，把与有缺陷的存储器单元对应的字线定为一定时间的选择电平，向有缺陷的存储器单元的存储结点写入第一逻辑电平，向有缺陷的存储器单元之外的正常的存储器单元的存储结点写入第二逻辑电平，把对应于有缺陷的存储器单元的字线作为一定时间的选择电平之后，读出正常的存储器单元的存储结点的电平，根据读出结果来判定有无误操作。
有关本发明的第四方面，在本发明的第三方面中，通过各均衡器向各位线对提供第二逻辑电平，把与有缺陷的存储器单元对应的字线之外的各字线作为一定时间的选择电平，把第二逻辑电平写入有缺陷的存储器单元之外的正常的存储器单元的存储结点。
图1是表示根据本发明的一个实施形态的DRAM的主要部分结构的电路框图；
图2是用于说明图1所示的DRAM的第一特殊写入方式①的时序图；
图3是用于说明图1所示的DRAM的第二特殊写入方式②的时序图；
图4是表示先有的DRAM的结构并省略了一部分的电路框图；
图5是表示图4所示的DRAM的存储器板的结构并省略了一部分的电路框图；
图6是详细地表示图5所示的DRAM的存储器板的一列结构并省略了一部分的电路框图；
图7是用于说明图4所示的DRAM的读出操作的时序图；
图8是用于说明图4所示的DRAM的问题的、省略了一部分的剖面图。
图1是表示根据本发明的一个实施形态的DRAM的主要部分结构的电路框图。
参照图1，该DRAM和先有的DRAM的不同点在于，图5所示的中间电平发生电路34和均衡器33的结N33’间新设了切换电路1。
切换电路1包括3个N沟道MOS晶体管2～4。N沟道MOS晶体管2连接到电源电平Vcc的线和结点N33’之间，其栅极接收信号Φa。N沟道MOS晶体管3连接在中间电平发生电路34的输出结点34a和结点N33’之间，它的栅极接收信号Φb。N沟道MOS晶体管4连接到接地电平GND的线和结点N33’之间，它的栅极接收信号Φc。信号Φa～Φc由时钟发生电路19输出。
接着，对该DRAM的操作进行说明。通常操作时，信号Φa、Φc成为非激活的“L”电平，信号Φb成为激活电平的“H”电平，N沟道MOS晶体管2、4不导通，N沟道MOS晶体管3导通。这样，把中间电平发生电路34的输出电平Vcc/2提供给该均衡器33的结点N33’。这种情况就成为与图5所示的先有DRAM完全相同的状态，数据的写入和读出以与先有的DRAM相同的方式来进行。
图2是表示用于向各行的存储器单元MC的存储结点SN中同时写入“L”电平的第一特殊写入方式①的操作的时序图。如在时刻t0投入电源的话，则DRAM成为启动状态，将信号BLEQ和/SE固定为“H”电平，将信号SE和字线WL固定为“L”电平，各存储器电平MC的存储结点在“H”电平前都是“L”电平。在图1的切换电路1中，在信号Φa～Φc中只有Φb成为“H”电平，N沟道MOS晶体管3导通，位线电压VBL成为Vcc/2。
在时刻t1～t2，例如如以WCBR(在RAS之前的/W和/CAS)的时序使信号/W、/CAS、/RAM下降到“L”电平、向特定的信号端提供过电平Vcc、并输入特定的地址信号A0～Ai的话，就将DRAM设定为第一特殊写入方式①。
在该方式①中，将信号BLEQ和/SE固定为“H”电平，将信号SE固定为“L”电平。这样，把均衡器33的结点N33′和位线BL、/BL全部导通，同时，把读出刷新放大器32固定为非激活状态。在图1的切换电路1中，信号Φa～Φc中只有信号Φc是“H”电平，N沟道MOS晶体管4导通，位线电平VBL成为“L”电平，全部位线BL和/BL都成为“L”电平。
通过在该状态下提供地址信号A0～Ai、把所要的字线WL上升到“H”电平维持一定时间，不管是否与位线BL和/BL的某一个相连，或不管是否用冗余存储器单元MC进行置换，都能够向与该字线WL连接的全部存储器单元MC的存储结点SN写入“L”电平。例如，图5中，在与字线WL2和位线BL2相连的存储器单元MC有缺陷时，即使在用与冗余存储器阵列26的字线WL2和位线/BL1′相连的存储器单元MC置换该存储器单元MC时，也能够利用上述方法向与字线WL2相连的全部存储器单元MC的存储结点SN中写入“L”电平。
图3是表示用于向一行的MC的存储结点SN中间时写入“H”电平的第二特殊方式②的时序图。
在时刻t11～t12，如用与第一特殊写入方式①相同的方法设定第二特殊写入方式②的话，则把信号BLEQ、SE固定在“H”电平，把信号SE固定在“L”电平。这样，把均衡器33的结点N33′和全部位线BL、/BL导通，同时把读出刷新放大器32固定在非激活状态。在图1的切换电路中，在信号Φa～Φc中，只有Φa是“H”电平，N沟道MOS晶体管2导通，位线电压VBL变成“H”电平，全部位线BL、/BL变成“H”电平。
通过在该状态下提供地址信号A0～Ai、把所要的字线WL上升到“H”电平维持一定时间，能够向与该字线WL相连的全部存储器单元的存储结点SN写入“H”电平。例如如上所述，与字线WL2和位线BL2相连的存储器单元有缺陷时，通过依次或同时使除字线WL外的全部字线WL上升到“H”电平维持一定时间，能够迅速地向除字线WL2的行之外的全部存储器单元MC的存储结点SN中写入“H”电平。
下面，对在先有技术中指出其必要性的测试进行说明。此时，与字线WL2和位线BL2相连的存储器单元MC有缺陷，用冗余存储器单元MC进行置换。首先，在测试器将DRAM设定为第一特殊写入方式①之后，提供地址信号A0～Ai，使字线WL2上升到“H”电平，向与字线WL2相连的全部存储器单元MC的存储结SN中写入“L”电平。
接着，在将DRAM设定为第二特殊写入方式后，测试器提供地址信号A0～Ai，顺序地或同时地使字线WL2之外的字线WL1、WL3……上升到“H”电平，在与字线WL1，WL3…相连的全部存储器单元MC的存储结点SN中写入“H”电平。
接着，测试器使字线WL2上升到一定时间的“H”电平。此时，与字线WL2和位线BL2相连的有缺陷的存储器单元MC是图8所示的有缺陷的状态时，使其周围的存储器单元MC为“H”电平的存储结点SN下降为“L”电平。在该有缺陷的存储器单元MC不处于图8所示的有缺陷状态时，它周围的存储器单元MC的“H”电平的存储器SN不下降到“L”电平。最后，测试器读出有缺陷的存储器单元MC附近的存储器单元MC或全部存储器单元MC的数据，根据读出数据判断存储器单元MC的存储结SN的电平是否从“H”电平反转到“L”电平，在有反转时将该DRAM判断为有缺陷，没有反转时将该DRAM判断为正常。
在该实施形态中，在通过均衡器33为全部位线BL和/BL提供“L”电平(或“H”电平)后，使字线WL上升到“H”电平，向与该字线WL相连的全部存储器单元MC的存储结点SN写入“L”电平(或“H”电平)。但是，存储器单元MC与和位线BL与/BL的哪一个相连无关，或者说不管存储器单元MC是否用冗余存储器单元MC置换，都能够同时地向与选择的字线WL相连的全部存储器单元的存储结点SN写入“L”电平(或“H”电平)。
如上所述，有关本发明的第一方面，通过均衡器向全部位线提供第一或第二逻辑电平后，使位线上升，把第一或第二逻辑电平同时写入与该位线对应的存储器单元的存储结点中。然而，存储器单元与和位线对的一方与另一方的哪一个相连无关，或者说与是否用冗余存储器置换无关，能够把第一或第二逻辑电平同时写入与选择的位线对应的全部存储器单元的存储结点中。由此，能够容易且迅速地向存储器单元的存储结点写入逻辑电平。
另外，有关本发明的第二方面，本发明第一方面中的均衡器兼作以前设置在半导体存储器装置中的、读出用的均衡器。因此，能够谋求结构的简单化。
有关本发明的第三方面，通过均衡器向全部字线提供第一逻辑电平，把与有缺陷的存储器单元对应的字线作为一定时间的选择电平，向有缺陷的存储器单元的存储结点写入第一逻辑电压，同时，向没有缺陷的、正常的存储器单元的存储结点写入第二逻辑电平。然后，将与有缺陷的存储器单元对应的字线作为一定时间的选择电平，之后，读出正常的存储器单元的存储结点的电平，根据读出结果判断有无误操作。因此，能够容易地向用冗余存储器单元置换的有缺陷的存储器单元的存储结点中写入逻辑电平，能够容易地测试有缺陷的存储器单元是否导致误操作。
有关本发明的第四方面，通过均衡器向全部位线提供第二逻辑电平，把与有缺陷的存储器单元对应的字线之外的各个字线作为一定时间的选择电平，能够向有缺陷的存储器单元之外的正常的存储器单元的存储结点中写入第二逻辑电平，因此，能够容易且迅速地向正常的存储器单元的存储结点中写入第二逻辑电平。

Claims (4)

1.一种具有特殊写入方式的半导体存储装置，其特征在于，包括：
存储器阵列，包括行列状配置的多个存储器单元、与各行对应而设置的字线和与各列对应而设置的位线；
均衡器，与各位线对应而设置，根据特殊写入方式的指令，把第一或第二逻辑电平提供给对应的位线对；
写入装置，根据行地址信号，把所述存储器阵列中的任一字线做为选择电平，从所述均衡器向与该字线对应的全部存储器单元的存储结点中同时写入提供给所述位线对的第一或第二逻辑电平。
2.权利要求1所述的半导体存储装置，其特征在于，所述均衡器根据读出方式的指令，把对应的位线对充电到预充电电平，并且该半导体存储装置还包括读出装置，该读出装置根据行地址信号，把存储器阵列中的任一字线作为选择电平，把写入到与该字线对应的各存储器单元的存储结点的第一或第二逻辑电平读出到与充电到所述预充电电平的对应的位线对。
3.一种半导体存储装置的测试方法，该方法在一种半导体装置测试是否因用上述冗余存储器阵列的存储器单元置换的上述存储器阵列的有缺陷的存储器单元而导致误操作，所述半导体装置包括：含有行列状配置的多个存储器单元的存储器阵列；用于和含有上述存储器阵列中的有缺陷的存储器单元的存储器单元列进行置换的、包含至少一个存储器单元列的冗余存储器阵列；在与各存储器单元行对应的上述存储器阵列和上述冗余存储器阵列中共用设置的字线；与各存储器单元列对应设置的位线对以及对应于各位线设置的、用于充电对应位线对的均衡器；所述测试方法的特征在于，通过各均衡器向各位线对提供第一逻辑电平，把与上述有缺陷的存储器单元对应的字线定为一定时间的选择电平，向上述有缺陷的存储器单元的存储结点写入第一逻辑电平，向上述有缺陷的存储器单元之外的、正常的存储器单元的存储结点写入第二逻辑电平，把对应于上述有缺陷的存储器单元的字线作为一定时间的选择电平之后，读出正常的存储器单元的存储结点的电平，根据读出结果来判定有无误操作。
4.权利要求3所述的半导体存储器装置的测试方法，其特征在于，通过各均衡器向各位线对提供第一逻辑电平，把与上述有缺陷的存储器单元对应的字线之外的各个字线作为一定时间的选择电平，把第二逻辑电平写入有缺陷的存储器单元之外的正常的存储器单元的存储结点。
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