KR20010001462A - 어드레스 카운터를 이용한 데이타 기입 회로 - Google Patents

어드레스 카운터를 이용한 데이타 기입 회로 Download PDF

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Abstract

어드레스 카운터를 이용한 데이타 기입 회로가 개시된다. 본 발명에 따른 어드레스 카운터를 이용한 데이타 기입 회로는, 외부의 테스트 장비로부터 하나 이상의 패드들을 통하여 인가되는 카운터 기입 신호와 선택 신호에 응답하여 카운터 기입 인에이블 신호와 제1, 제2데이타 선택 신호를 생성하는 카운터 기입 인에이블 신호 발생 수단, 카운터 기입 인에이블 신호 및 제1, 제2데이타 선택 신호에 응답하여 입출력 라인 쌍을 인에이블하기 위한 입출력 라인 기입 신호를 발생하고, 카운터 기입 인에이블 신호에 응답하여 비트 라인 센스 앰프를 동작시키기 위한 비트 라인 센스 앰프 동작 신호를 발생시키는 데이타 기입 제어 수단, 카운터 기입 인에이블 신호에 응답하여 인에이블되며, 소정의 주파수를 갖는 어드레스 발진 신호를 생성하는 어드레스 발진 수단, 및 어드레스 발진 신호에 응답하여 어드레스 카운팅 값을 K(≥1)씩 증가 또는 감소시키고, 증가 또는 감소된 어드레스 카운팅 값에 상응하여 워드 라인을 K씩 인에이블시키는 어드레스 카운터를 구비하고, 회로 사이즈를 크게 하지 않고, 테스트 시 인접 워드 라인에 의한 노이즈를 최소한으로 하여 효율적으로 테스트를 수행할 수 있으며, 특히, 어드레스 핀이 없는 스트레스 전용 장비를 이용하는 경우에 매우 효과적이다.

Description

어드레스 카운터를 이용한 데이타 기입 회로{Data write circuit using address counter}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 어드레스 카운터를 이용한 데이타 기입 회로에 관한 것이다.
일반적인 반도체 메모리 장치는 클럭 신호에 응답하여 어드레스를 자동적으로 증가시키는 회로를 구비한다. 이러한 회로를 어드레스 카운터라고 하며, 디램의 경우에는 셀프 리프레쉬 동작을 위해 많이 이용된다. 그러나, 디램의 리프레쉬 동작에 이용되는 어드레스 카운터는 어드레스를 1씩 증가시키도록 구성되어 있다. 즉, 종래의 어드레스 카운터는 어드레스 발진기의 발진 신호에 응답하여 어드레스 카운팅 값을 생성하며, 상기 어드레스 카운팅 값은 클럭 신호가 증가할 때마다 순차적으로 1씩 증가한다. 이와 같이, 어드레스가 순차적으로 1씩 증가되는 종래의 어드레스 카운터는 데이타의 기입, 특히, 번 인(Burn-In) 테스트와 같은 스트레스 테스트 시의 기입을 포함한 다양한 동작 수행에 적용하기 어렵다는 문제점이 있다.
일반적으로, 반도체 메모리 소자에 있어서 데이타를 기입하는 일반적인 방법은 외부에서 X, Y 어드레스를 지정하고, 상기 X, Y어드레스에 상응하는 메모리 셀에 데이타를 기입하는 방식을 이용한다. 그러나, 어드레스 핀이 없고 일부 드라이브 즉, 패드를 이용하는 칩 스트레스 테스트용 전용 장비는 상기 패드를 이용하여 전체의 메모리 셀을 선택하고, 스트레스를 가함으로써 번인 테스트를 수행하게 된다. 즉, 번 인 테스트 시에는 동시에 많은 워드 라인을 선택함에 따라 노이즈 발생이 심해지고, 이로 인해 스트레스 효과가 감소된다는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 어드레스를 소정 수씩 증가 또는 감소시킬 수 있는 어드레스 카운터를 이용함으로써 외부에서 어드레스를 입력하지 않고도 원하는 어드레스를 자동으로 발생시켜 데이타를 기입할 수 있는 어드레스 카운터를 이용한 반도체 메모리 장치의 데이타 기입 회로를 제공하는데 있다.
도 1은 일반적인 디램의 메모리 셀 구조를 나타내는 도면이다.
도 2는 어드레스 카운터를 이용한 데이타 기입 방법을 설명하기 위한 플로우차트이다.
도 3은 본 발명에 따른 어드레스 카운터를 이용한 데이타 기입 회로를 설명하기 위한 실시예의 블럭도이다.
도 4는 도 3에 도시된 데이타 기입 회로의 카운터 기입 인에이블 신호 발생부를 나타내는 회로도이다.
도 5는 도 3에 도시된 데이타 기입 회로의 데이타 기입 제어부를 설명하기 위한 상세한 회로도이다.
도 6은 도 3에 도시된 데이타 기입 회로의 어드레스 발진기를 설명하기 위한 회로도이다.
도 7은 도 3에 도시된 데이타 기입 회로의 어드레스 카운터를 설명하기 위한 블럭도이다.
도 8은 도 3에 도시된 데이타 기입 회로의 동작을 설명하기 위한 파형도이다.
도 9a~도 9d는 본 발명에 따른 어드레스 카운터를 이용한 데이타 기입 회로에 의해 셀 데이타 패턴을 기입하는 과정을 설명하기 위한 도면들이다.
상기 과제를 이루기위해, 본 발명에 따른 어드레스 카운터를 이용한 데이타 기입 회로는, 외부의 테스트 장비로부터 하나 이상의 패드들을 통하여 인가되는 카운터 기입 신호와 선택 신호에 응답하여 카운터 기입 인에이블 신호와 제1, 제2데이타 선택 신호를 생성하는 카운터 기입 인에이블 신호 발생 수단, 카운터 기입 인에이블 신호 및 제1, 제2데이타 선택 신호에 응답하여 입출력 라인 쌍을 인에이블하기 위한 입출력 라인 기입 신호를 발생하고, 카운터 기입 인에이블 신호에 응답하여 비트 라인 센스 앰프를 동작시키기 위한 비트 라인 센스 앰프 동작 신호를 발생시키는 데이타 기입 제어 수단, 카운터 기입 인에이블 신호에 응답하여 인에이블되며, 소정의 주파수를 갖는 어드레스 발진 신호를 생성하는 어드레스 발진 수단, 및 어드레스 발진 신호에 응답하여 어드레스 카운팅 값을 K(≥1)씩 증가 또는 감소시키고, 증가 또는 감소된 어드레스 카운팅 값에 상응하여 워드 라인을 K씩 인에이블시키는 어드레스 카운터로 구성되는 것이 바람직하다.
이하, 본 발명에 따른 어드레스 카운터를 이용한 데이타 기입 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 1은 일반적인 디램의 메모리 셀 구조를 설명하기 위한 도면이다. 설명의 편의를 위해서 도 1에는 메모리 셀의 일부만이 도시된다. 도 1을 참조하면, 디램의 메모리 셀은 셀 어레이(10)와 칼럼 선택 제어부(15)로 구성된다. 셀 어레이(10)는 각 비트 라인(BL) 또는 상보 비트 라인(BLB)과 각 워드 라인(WL0~WLZ) 사이에 연결된 셀 트랜지스터들(M1~M10)과 셀 커패시터들(C1~C10)을 포함한다. 칼럼 선택 제어부(15)는 각 비트 라인들(BL0, BL1) 또는 상보 비트 라인들(BL0B, BL1B)과, 입출력 라인(IO) 또는 상보 입출력 라인(IOB) 사이에 연결된 스위칭 트랜지스터들(M11~M14)을 포함한다.
즉, 도 1에 도시된 디램의 메모리 셀에 데이타가 기입될 때, 입출력 센스 앰프(미도시)에 의해 입출력 라인(IO)/상보 입출력 라인(IOB)이 원하는 데이타 레벨로 전개(DEVELOP)된다. 이 때, 입출력 라인 쌍이 충분히 전개되면, 칼럼 선택 제어부(15)에 인가되는 칼럼 선택 신호들(CSL0, CSL1)에 응답하여 소정의 칼럼이 선택되고, 상기 선택된 결과에 의해 해당하는 비트 라인 센스 앰프가 동작하여 해 비트 라인 쌍의 전압 차를 감지 및 증폭한다.
도 2는 어드레스 카운터를 이용한 데이타 기입 방법을 나타내는 플로우차트이다.
도 2를 참조하면, 외부에서 인가되는 카운터 기입 신호에 응답하여 카운터 기입 인에이블 신호(CNT_WE)를 발생시킨다(제200단계). 이 때, 발생된 카운터 기입 인에이블 신호(CNT_WE)에 응답하여 입출력 라인 기입 신호를 발생시키고, 입출력 라인 기입 신호가 발생되면, 입출력 라인/상보 입출력 라인(IO/IOB)을 인에이블 하여 데이타 레벨에 해당하는 방향으로 입출력 라인을 전개한다(제210단계). 또한, 카운터 기입 인에이블 신호(CNT_WE)에 응답하여 칼럼 선택 신호를 인에이블하고, 인에이블된 칼럼 선택 신호에 따라서 해당 칼럼을 선택한다(제230단계). 또한, 상기 카운터 기입 인에이블 신호(CNT_WE)에 응답하여 워드 라인의 어드레스를 카운팅한다(제250단계). 이 때, 상기 제230단계에서 선택된 칼럼에 상응하는 비트 라인 센스 앰프를 동작시킨다(제270단계). 즉, 비트 라인 센스 앰프가 동작되면, 충분히 전개된 입출력 라인 쌍(IO/IOB)의 전위가 비트 라인 쌍(BL/BLB)으로 전달되며, 비트 라인 센스 앰프는 비트 라인(BL)과 상보 비트 라인(BLB)의 전위차를 감지 및 증폭한다. 제270단계 후에, 상기 워드 라인의 어드레스 카운팅 값에 의해서 해당되는 워드 라인을 인에이블시킨다(제280단계). 따라서, 워드 라인이 인에이블되면, 상기 인에이블된 워드 라인에 상응하는 데이타 셀에 데이타를 기입한다(제290단계).
본 발명에서는 디램의 데이타 기입 특히, 스트레스 테스트 시에 어드레스 카운터를 이용하여 보다 효과적인 방법으로 데이타를 기입할 수 있다. 여기에서, 반도체 칩의 스트레스 테스트 시에 가장 일반적으로 사용하는 데이타 패턴은 로우 스트라이프(ROW STRIPE)라 할 수 있다. 즉, 로우 스트라이프는, 하나의 워드 라인과 연결된 메모리 셀에 데이타 0를 모두 기입하고, 그 다음 워드 라인에 연결된 메모리 셀에 데이타 1을 인가하고, 다음 워드 라인과 연결된 메모리 셀에 데이타 0를 인가하는 식으로 데이타를 기입하는 패턴을 나타낸다.
도 3은 본 발명에 따른 어드레스 카운터를 이용한 데이타 기입 회로를 설명하기 위한 실시예의 블럭도이다. 도 3을 참조하면, 데이타 기입 회로는 카운터 기입 인에이블 신호 발생부(310), 데이타 기입 제어부(300), 어드레스 발진기(380) 및 어드레스 카운터(390)를 포함한다. 여기에서, 데이타 기입 제어부(300)는 칼럼 선택 제어부(320), 비트 라인 센스 앰프 동작 신호 발생부(330), 입출력 라인 기입 신호 발생부(340), 및 입출력 라인 제어부(350)를 포함한다.
도 3을 참조하면, 카운터 기입 인에이블 신호 발생부(310)는 외부의 테스트 장비로부터 하나 이상의 패드들을 통하여 인가되는 카운터 기입 신호와 선택 신호에 응답하여 카운터 기입 인에이블 신호(CNT_WE)와 제1, 제2데이타 선택 신호(S1, S2)를 생성한다.
데이타 기입 제어부(300)는 카운터 기입 인에이블 신호(CNT_WE) 및 제1, 제2데이타 선택 신호(S1, S2)에 응답하여 입출력 라인 쌍(IO/IOB)을 인에이블하기 위한 입출력 라인 기입 신호(PWE)를 발생하고, 카운터 기입 인에이블 신호(CNT_WE)에 응답하여 비트 라인 센스 앰프를 동작시키기 위한 비트 라인 센스 앰프 동작 신호(PSE)를 발생시킨다.
구체적으로, 입출력 라인 기입 신호 발생부(340)는 카운터 기입 인에이블 신호 발생부(310)에서 생성되는 카운터 기입 인에이블 신호(CNT_WE)와 제1, 제2데이타 선택 신호(S1, S2)에 응답하여 입출력 라인 기입 신호(PWE)를 인에이블한다. 입출력 라인 제어부(350)는 인에이블된 신호(PWE)에 따라서 입출력 라인(IO)과 상보 입출력 라인(IOB)를 원하는 데이타 방향으로 전개한다.
칼럼 선택 제어부(320)는 칼럼 디코더(미도시)에서 디코딩된 다수의 칼럼 어드레스들(COL_ADD)를 입력하고, 카운터 기입 인에이블 신호(CNT_WE)에 응답하여 해당 칼럼을 선택하기 위한 칼럼 선택 신호(CSLi)를 생성한다. 이 때, 칼럼 어드레스(COL_ADD)는 메모리 셀의 Y 어드레스라고도 할 수 있다.
비트 라인 센스 앰프 동작 신호 발생부(330)는 생성된 칼럼 선택 신호(CSLi)에 응답하여 비트 라인 센스 앰프(sense amplifier:S/A)를 동작시키기 위한 비트 라인 S/A 동작 신호(PSE)를 발생시킨다. 이 때, 비트 라인 센스 앰프(미도시)는 비트 라인(BL)과 상보 비트 라인(BLB)의 전위 차를 감지 및 증폭한다.
어드레스 발진기(380)는 카운터 기입 인에이블 신호(CNT_WE)에 응답하여 소정의 주파수로 발진하는 어드레스 발진 신호(ADD_OSC)를 생성한다.
어드레스 카운터(390)는 어드레스 발진 신호(ADD_OSC)에 응답하여 상기 어드레스 발진 신호에 응답하여 어드레스 카운팅 값을 N(≥1)씩 증가 또는 감소시키고, 상기 증가 또는 감소된 어드레스 카운팅 값에 상응하여 워드 라인을 N씩 인에이블시킨다. 본 발명에서 어드레스 카운터(390)는 어드레스가 1씩 증가하는 것이 아니라, 점핑이 가능하여 N(〉1)씩 증감시킬 수 있는 점핑 카운터(JUMPING COUNTER)로 구현되는 것이 바람직하다.
도 4는 도 3에 도시된 카운터 기입 인에이블 신호 발생부(310)를 설명하기 위한 상세한 회로도로서, 제1패드(40), 제2패드(41), 인버터들(42, 43, 44), 낸드 게이트들(46, 47) 및 인버터들(48, 49)을 포함한다.
제1패드(40)는 외부의 테스트 장비(미도시)로부터 데이타 기입 신호(IN1)를 입력하고, 인버터들(42,43)은 인가된 데이타 기입 신호(IN1)를 소정 시간 지연시켜 카운터 기입 인에이블 신호(CNT_WE)로서 출력한다.
제2패드(41)는 외부의 테스트 장비(미도시)로부터 선택 신호(IN2)를 인가하고, 낸드 게이트(46)는 지연된 카운터 기입 인에이블 신호(CNT_WE)와 제2패드(41)의 출력을 반전 논리곱한다. 인버터(48)는 낸드 게이트(46)의 출력을 반전시켜 제1데이타 선택 신호(S1)로서 출력한다. 인버터(44)는 제2패드(41)에서 출력되는 데이타 선택 신호(IN2)를 반전시킨다. 또한, 낸드 게이트(47)는 카운터 기입 인에이블 신호(CNT_WE)와 인버터(44)의 출력을 반전 논리곱하고, 반전 논리곱된 결과를 출력한다. 인버터(49)는 낸드 게이트(47)의 출력을 반전시키고, 반전된 결과를 제2데이타 선택 신호(S2)를 생성한다. 여기에서, 생성되는 제1, 제2데이타 선택 신호(S1, S2)는 데이타의 레벨을 결정하기 위한 신호이다.
도 4의 카운터 기입 인에이블 신호 발생부(310)의 동작을 설명하면 다음과 같다. 즉, 카운터 기입 인에이블 신호(CNT_WE)가 하이 레벨로 액티브될 때, 제2패드(41)를 통하여 하이 레벨의 선택 신호(IN2)가 인가되면, 낸드 게이트(46)의 출력은 로우 레벨이 되어 인버터(48)를 통하여 출력되는 제1데이타 선택 신호(S1)는 하이 레벨이 된다.
반면, 카운터 기입 인에이블 신호(CNT_WE)가 하이 레벨로 액티브될 때 제2패드(41)를 통하여 인가되는 선택 신호(IN2)가 로우 레벨이면, 낸드 게이트(47)의 출력이 로우 레벨이 되어 인버터(49)를 통하여 인가되는 제2데이타 선택 신호(S2)는 하이 레벨이 된다.
본 발명에 따른 실시예에서, 제1데이타 선택 신호(S1)가 하이 레벨이면, 입출력 라인(IO)은 하이 레벨이 되고, 상보 입출력 라인(IOB)은 로우 레벨이 되도록 설정될 수 있다. 마찬가지로, S2가 하이 레벨이면, 입출력 라인(IO)은 로우 레벨이 되고, 상보 입출력 라인(IOB)은 하이 레벨이 되도록 설정될 수 있다. 이와 같이, 데이타의 종류 즉, 데이타의 레벨을 결정하는 신호(S1, S2)에 의해 IO/IOB가 전개(DEVELOP)되는 방향이 결정된다.
또다른 방법으로, 도 4에 도시된 카운터 기입 인에이블 신호 발생부 (310)에서와 같이 패드를 이용하지 않고 모드 레지스터 세팅(Mode Register Setting) 방식을 이용하여 카운터 기입 인에이블 신호(CNT_WE)와 제1, 제2데이타 선택 신호(S1, S2)를 생성할 수 있다.
도 5는 도 3에 도시된 데이타 기입 회로의 데이타 기입 제어부(300)를 설명하기 위한 상세한 회로도이다. 도 5를 참조하면, 데이타 기입 제어부(300)는 칼럼 선택 제어부(320), 비트 라인 S/A 동작 신호 발생부(330), 입출력 라인 기입 신호 발생부(340), 입출력 라인 제어부(350)를 포함한다.
도 5에 있어서, 칼럼 선택 제어부(320)는 낸드 게이트(322), 인버터(324), 노아 게이트(326) 및 인버터(328)를 포함한다. 칼럼 선택 제어부(320)의 낸드 게이트(322)는 칼럼 디코더(미도시)에서 인가되는 칼럼 어드레스들(COL_ADD)을 반전 논리곱하고, 반전 논리곱된 결과를 출력한다. 인버터(324)는 낸드 게이트(324)의 출력을 반전시킨다. 노아 게이트(326)는 인버터(324)의 출력과 카운터 기입 인에이블 신호(CNT_WE)를 반전 논리합하고, 반전 논리합된 결과를 인버터(328)의 입력으로 인가한다. 인버터(328)는 노아 게이트(326)의 출력 신호를 반전시켜 칼럼 선택 신호(CSLi)를 생성한다. 여기에서, 최대 칼럼을 M이라 가정할 때, 칼럼 선택 신호(CSLi)는 칼럼0~칼럼(M)을 선택하기 위한 신호라 할 수 있다.
도 5에 있어서, 비트 라인 S/A 동작 신호 발생부(330)는 상기 칼럼 선택 신호(CSLi)를 입력으로 하여 소정 시간 지연시키는 인버터들(332, 334)을 포함한다. 상기 인버터(332)의 일측과 전원 전압(VCC) 사이에는 저항(R31)이 연결되고, 타측과 기준 전압(VSS) 사이에는 저항(R32)이 연결된다. 또한, 인버터 (334)의 일측과 전원 전압(VCC) 사이에는 저항(R33)이 연결되고, 타측과 기준 전압(VSS) 사이에는 저항(R34)이 연결된다. 즉, 비트 라인 S/A 동작 신호 발생부 (330)는 칼럼 선택 신호(CSLi)를 인버터들(332, 334)에서 소정 시간 지연시킴으로써 선택된 칼럼에 해당하는 비트 라인 센스 앰프를 동작시키기 위한 비트 라인 S/A 동작 신호(PSE)를 생성한다.
도 5의 입출력 라인 기입 신호 발생부(340)는 직렬 연결된 인버터들(342, 344)을 포함한다. 인버터(342)의 일측과 전원 전압(VCC) 사이에는 저항(R35)이 연결되고, 타측과 기준 전압(VSS) 사이에는 저항(R36)이 연결된다. 또한, 인버터(344)의 일측과 전원 전압(VCC) 사이에는 저항(R37)이 연결되고, 타측과 기준 전압(VSS) 사이에는 저항(R38)이 연결된다. 즉, 입출력 라인 기입 신호 발생부(340)는 인버터들(342, 344)을 통하여 카운터 기입 인에이블 신호(CNT_WE)를 소정 시간 지연시키고, 지연된 결과를 입출력 라인(IO) 기입 신호(PWE)로서 출력한다.
입출력 라인 제어부(350)는 인버터들(352,354,356)과 입출력 라인 스위칭부 (358)를 포함한다. 또한, 인버터(354)는 PMOS트랜지스터(MP30)와 NMOS트랜지스터 (MN30)로 구성되고, 인버터(356)는 PMOS트랜지스터(MP31)와 NMOS트랜지스터(MN31) 로 구성된다. 또한, 입출력 라인 스위칭부(358)는 인버터들(32, 34)과 전송 게이트들(TG31, T32)로 구성된다.
도 5의 실시예에서는 설명의 편의를 위하여 입력 신호가 S1이라 가정하였으며, S1인 경우에 대해서 입출력 라인 제어부(350)의 동작을 상세히 설명한다. 인버터들(352, 354)은 제1데이타 선택 신호(S1)를 소정 시간 지연시키고, 인버터(356)는 S1을 반전시킨다. 이 때, 인버터(354)의 출력과 인버터 (356)의 출력은 각각 전송 게이트(TG31)의 입력과 TG32의 입력으로 인가된다. 따라서, 전송 게이트(TG31, TG32)는 전송 제어 신호로서 인가되는 입출력 라인 기입 신호(PWE)와 PWE의 반전된 신호에 응답하여 인버터(354)의 출력과 인버터(356)의 출력을 각각 입출력 라인(IO)과 상보 입출력 라인(IOB)으로 전달한다. 즉, 입출력 라인 제어부(350)는 입출력 라인 기입 신호(PWE)에 응답하여 제1데이타 선택 신호(S1) 또는 제2데이타 선택 신호(S2)를 입출력 라인(IO)과 상보 입출력 라인(IOB)으로 전달한다. 이 때, 제1데이타 선택 신호(S1)가 하이 레벨이면, 기입될 데이타의 레벨이 1이므로 입출력 라인(IO)은 하이 레벨로 상승되고, 제2데이타 선택 신호(S2)가 하이 레벨이면, 기입될 데이타의 레벨이 0이므로 상보 입출력 라인(IOB)이 하이 레벨이 된다. 구체적으로 도시되지는 않았으나, 데이타 선택 신호가 S2인 경우에 인버터(354)는 S2를 직접 입력하고, 인버터(352)는 S2와 인버터(356)의 입력 사이에 연결되는 것으로 설정될 수 있다.
도 6은 도 3에 도시된 데이타 기입 회로의 어드레스 발진기(380)를 설명하기 위한 상세한 회로도이다. 도 6을 참조하면, 어드레스 발진기(380)는 낸드 게이트(60), 인버터들(62, 64, 66, 68) 및 저항들(R61~R66)을 포함한다. 즉, 인버터들(62~68)은 낸드 게이트(60)의 출력과 낸드 게이트(60)의 제1입력 신호 사이에 직렬 연결되어 있다. 인버터(62)의 일측과 전원 전압(VCC) 사이에는 저항(R61)이 연결되고, 인버터(62)의 타측과 기준 전압(VSS) 사이에는 저항(R62)이 연결된다. 인버터(64)의 일측과 전원 전압(VCC) 사이에는 저항(R63)이 연결되고, 인버터(64)의 타측과 기준 전압(VSS) 사이에는 저항(R64)이 연결된다. 또한, 인버터(66)의 일측과 전원 전압(VCC) 사이에는 저항(R65)이 연결되고, 인버터 (66)의 타측과 기준 전압(VSS) 사이에는 저항(R66)이 연결된다.
도 6의 어드레스 발진기(380)에 있어서, 낸드 게이트(60)는 카운터 기입 인에이블 신호(CNT_EN)과 인버터(68)의 출력을 반전 논리곱한다. 낸드 게이트 (60)에서 반전 논리곱된 신호는 인버터들(62, 64)을 통하여 소정 시간 지연되어 어드레스 발진 신호(ADD_OSC)로서 출력된다. 이 때, 어드레스 발진 신호 (ADD_OSC)는 인버터들(66, 68)을 통하여 소정 시간 지연되고, 지연된 신호는 낸드 게이트(60)의 제1입력으로 인가되어 카운터 기입 인에이블 신호(CNT_WE)와 반전 논리곱된다.
도 6에 도시된 어드레스 발진기(380)의 동작을 설명하면 다음과 같다. 우선, 카운터 기입 인에이블 신호(CNT_WE)는 초기에 로우 레벨을 유지하기 때문에, 인버터들(62, 64)을 통과한 어드레스 발진 신호(ADD_OSC)는 하이 레벨 상태에 있게 된다. 따라서, 낸드 게이트(60)의 제1입력으로 피드백되는 인버터(68)의 출력은 하이 레벨이 된다. 이 때, 카운터 기입 인에이블 신호(CNT_WE)가 하이 레벨로 액티브되면, 낸드 게이트(60)의 출력은 로우 레벨이 되어 인버터들(62,64)을 거친 어드레스 발진 신호(ADD_OSC)는 로우 레벨로 전이된다. 이 때, 로우 레벨의 어드레스 발진 신호(ADD_OSC)는 인버터들(66, 68)을 통하여 다시 낸드 게이트(60)의 입력으로 인가된다. 따라서, 낸드 게이트(60)의 출력은 다시 하이 레벨이 되며, 이러한 과정을 반복하여 어드레스 발진 신호(ADD_OSC)를 생성하게 된다. 상기 어드레스 발진 신호(ADD_OSC)는 도 3의 어드레스 카운터(390)로 인가되고, 어드레스 카운터(390)는 어드레스 발진 신호(ADD_OSC)에 응답하여 어드레스 카운팅 동작을 수행한다.
도 7은 도 3의 어드레스 카운터(390)를 설명하기 위한 실시예의 블럭도이다. 도 7을 참조하면, 본 발명에 따른 어드레스 카운터는 다수의 카운터들(70a~70i)과 스위치들(SW71~SW75)을 포함한다.
도 7을 참조하면, 스위치(SW71)는 어드레스 발진 신호(ADD_OSC)와 카운터0(70a)의 입력 사이에 연결되고, 카운팅 제어 신호(C1)에 응답하여 온/오프된다. 또한, 스위치(SW72)는 어드레스 발진 신호(ADD_OSC)와 카운터1 (70b)의 입력 사이에 연결되고, 카운팅 제어 신호(C1)에 응답하여 온/오프된다. 스위치(SW73)는 어드레스 발진 신호(ADD_OSC)와 카운터2(70c)의 입력 사이에 연결되고, 카운팅 제어 신호(C1)에 응답하여 온/오프된다. 스위치(SW74)는 카운터(70a)의 출력(CNT0)과 카운터1(70b)의 입력 사이에 연결되고, 카운팅 제어 신호(C1)에 응답하여 온/오프된다. 스위치(SW75)는 카운터1(70b)의 출력(CNT1)과 카운터2(70c)의 입력 사이에 연결되고, C1에 응답하여 온/오프된다. 여기에서, 스위치는 트랜지스터 또는 전송 게이트와 같은 소자들로 구현될 수 있다.
또한, 도 7의 각 카운터들(70a~70i)은 각각의 출력이 다음 카운터의 입력과 연결된 직렬 구조를 갖고, 인가되는 어드레스 발진 신호(ADD_OSC) 또는 이전 카운터의 출력을 입력으로 하여 워드 라인의 어드레스 카운팅 값을 증가시키고, 증가된 값을 카운팅 신호(CNT0~CNTi)로서 출력한다.
도 7은 카운터의 점핑 수 즉, 스킵(SKIP)되는 어드레스가 2씩 증가하거나, 4씩 증가되는 경우에 해당하는 실시예이다. 따라서, 스킵되는 어드레스가 4 이상 예를 들어, 8씩 증가하거나, 그 이상씩 증가하는 경우에는 더 많은 스위치들이 구비되어 유사한 방식으로 연결될 수 있다.
이하에서 도 7에 도시된 어드레스 카운터의 동작을 상세히 설명하면, 다음과 같다. 본 발명에서는 어드레스 카운터의 카운팅 값을 증가 또는 감소시키는 방법에 있어 K(≥1)= C1*N+C2라는 공식을 이용한다. 여기에서, 카운팅 제어 신호(C1)는 어드레스를 얼마만큼씩 증가 또는 감소시킬 것인가를 나타내고, 카운팅 제어 신호(C2)는 초기 어드레스 값을 나타낸다. 또한, N은 0,1,2,3,..의 정수를 나타낸다. 즉, 카운팅 제어 신호들(C1,C2)은 설계자의 의도에 따라 임의로 설정될 수 있다. 구체적으로 도시되지는 않았으나, 어드레스 카운터 (70a~70i)는 각각의 로우 어드레스 버퍼(미도시)와 연결되어 있으며, 상기 로우 어드레스 버퍼에서 인가되는 로우 어드레스를 입력하여 각각의 어드레스 카운팅 값을 증가시키게 된다.
우선, 워드 라인의 어드레스가 2씩 점핑되는 경우의 동작을 설명한다. 이 때, C1은 2가 되고, C2는 0과 1 값을 가질 수 있다. 이 때, C2는 어드레스 카운터0(70a)와 연결되는 어드레스 버퍼(미도시)에 설정된 로우 어드레스(RA0, RAOB)의 초기값에 의해 결정된다. 예를 들어, 로우 어드레스(RA)가 0이고, RAB가 1이면, C2는 0로 설정될 수 있다. 따라서, 어드레스는 0, 2, 4, 6,...즉, 2N에 의해 순차적으로 증가하면서 해당되는 워드 라인을 인에이블시킬 수 있다. 도 7에서, 워드 라인의 어드레스가 2씩 점핑되면, 스위치들(SW71,SW74,SW73)은 카운팅 제어 신호(C1)에 응답하여 오프되고 스위치들(SW72, SW75)은 온 된다. 따라서, 카운터0(70a)는 동작하지 않고, 카운터1(70b)은 어드레스 발진 신호(ADD_OSC)에 응답하여 어드레스를 카운팅한다. 이 때, 카운터1(70b)에서 카운팅된 결과는 카운트 출력(CNT1)으로서 생성된다. 또한, 2N에 해당하는 워드 라인이 인에이블된 후에, 어드레스 버퍼(미도시)에 세팅되는 RA0와 RA0B는 각각 1과 0로 자동으로 전이되며, 이로 인해 제2카운팅 제어 신호(C2)는 1이 된다. 즉, 제2카운팅 제어 신호(C2)가 1이 되면, 1, 3, 5, 7,..즉, 2N+1의 순서대로 워드 라인이 인에이블된다.
한편, 워드 라인의 어드레스가 4씩 점핑되는 경우의 동작을 설명하면 다음과 같다. 이 때, C1은 4가 되고, C2는 0,1,2,3의 값을 가질 수 있다. 또한, C1 이 4인 경우의 C2는, 카운터들(70a, 70b)과 연결된 어드레스 버퍼들(미도시)에 설정된 로우 어드레스(RA0, RAOB 및 RA1, RA1B)의 초기 값에 의해 결정된다. 예를 들어, RA0가 0, RA0B가 1이고, RA1이 0, RA1B가 1이면, C2는 0로 설정된다. 마찬가지로, RA0가 1, RA0B가 0이고, RA1이 0, RA1B가 1이면, C2는 1로 설정된다. 같은 방식으로 RA0가 1, RA0B가 0이고, RA1이 1, RA1B가 0면, C2는 3으로 설정됨을 알 수 있다. 즉, C1이 4, C2가 0인 경우에는 어드레스가 0, 4, 8, .. 식으로 4씩 증가하면서 해당되는 워드 라인을 인에이블시키게 된다. 도 7에 있어서, 로우 어드레스가 4씩 점핑되면, 스위치들(SW71, SW72, SW74, SW75)은 카운팅 제어 신호(C1)에 응답하여 오프되고, 스위치(SW73)만이 온 된다. 따라서, 카운터들 (70a, 70b)은 동작하지 않고, 카운터(70c)는 어드레스 발진 신호(ADD_OSC)를 카운트 입력으로 하여 카운팅한다. 즉, 카운터2(70c)에서 카운팅된 결과는 카운트 출력(CNT2)으로서 생성되고, 이 때, 카운터2(70c)의 출력은 어드레스 발진 신호(ADD_OSC)를 8분주한 신호처럼 나타난다. 또한, 0, 4, 8, 12..의 4N의 워드 라인이 인에이블된 후에, 어드레스 버퍼(미도시)에 세팅되는 RA0, RA0B와 RA1, RA1B는 각각 다음 값으로 자동 설정되어 제2카운팅 제어 신호(C2)는 1이 된다. 따라서, 제2카운팅 제어 신호(C2)에 의해 인에이블되는 워드 라인의 어드레스는 1, 5, 9,.. 즉, 4N+1에 의해 순차적으로 증가하게 된다. 마찬가지로, 4N+1에 해당하는 워드 라인이 순차적으로 인에이블되면, C2값이 2로 증가되어 4N+2에 의해 2, 6, 10,..의 워드 라인을 인에이블시키게 된다. 4N+2의 워드 라인이 모두 인에이블되면, 같은 방식으로 4N+3에 의해 3, 7, 11, ..의 워드 라인이 인에이블됨을 알 수 있다.
도 8은 본 발명에 따른 어드레스 카운터를 이용한 데이타 기입 회로의 동작을 설명하기 위한 파형도이다.
도 3~도 8을 참조하여 본 발명에 따른 어드레스 카운터를 이용한 데이타 기입 회로의 동작을 상세히 설명한다. 도 8을 참조하면, 카운터 기입 인에이블 신호 발생부(310)에서 인가되는 카운터 기입 인에이블 신호(CNT_WE)가 도 8에 도시된 바와 같이 하이 레벨로 액티브되고, 제1데이타 선택 신호(S1)가 하이 레벨이 되는 경우를 설명한다. 즉, 카운터 기입 인에이블 신호(CNT_WE)가 인에이블되는 시점에서 입출력 라인 기입 신호(PWE)가 인에이블된다. 제1데이타 선택 신호(S1)가 하이 레벨인 경우, 즉, 기입되어질 데이타가 1인 경우에는 입출력 라인/상보 입출력 라인 쌍(IO/IOB)이 데이타1에 상응하여 전개된다. 구체적으로, 입출력 라인(IO)의 레벨이 상승하고, 상보 입출력 라인(IOB)의 레벨은 점차 낮아져서 IO와 IOB의 전압 차가 증가하게 된다.
또한, 카운터 기입 인에이블 신호(CNT_WE)가 액티브되는 시점에 응답하여 칼럼 선택 제어부(320)에서는 해당 칼럼에 상응하는 칼럼 선택 신호(CSLi)가 인에이블된다. 이와 같이, 칼럼 선택 신호(CSLi)가 인에이블되면, 상기 칼럼 선택 신호의 인에이블 시점에서 비트 라인 센스 앰프 동작 신호 발생부(330)가 동작하여 비트 라인 센스 앰프 동작 신호(PSE)를 발생시킨다. 이 때, 입출력 라인 쌍 (IO/IOB)의 전위가 각각 비트 라인(BL)과 상보 비트 라인(BLB)으로 전달되어 비트 라인 쌍이 전개되며, 비트 라인 센스 앰프(미도시)는 비트 라인 쌍의 전위 차를 감지 및 증폭한다.
한편, 어드레스 발진기(380)는 상기 카운터 기입 인에이블 신호(CNT_WE)에 응답하여 소정의 발진 신호(ADD_OSC)를 생성한다. 이 때, 어드레스 발진 신호(ADD_OSC)는 초기에 하이 레벨을 유지하며, 카운터 기입 인에이블 신호(CNT_WE)가 하이 레벨로 액티브되는 시점에서 로우 레벨로 전이된다. 따라서, 어드레스 카운터(390)는 상기 어드레스 발진 신호(ADD_OSC)의 하강 엣지에서 어드레스 카운팅 값을 소정 수(K〉1)씩 증가시킨다. 도 8은 K=C1*N+C2에 있어서, C1을 4로, C2를 0으로 설정하여 어드레스 카운팅 값을 4씩 증가시키도록 구현된 예를 나타낸다. 즉, 4N에 의해 어드레스 카운팅 값이 0, 4, 8, 12, ...의 순서대로 증가하며, 어드레스 카운팅 값이 증가함에 따라서 4N번째 워드 라인이 순차적으로 인에이블된다. 여기에서, 워드 라인의 최대 갯수를 Z라 할 때, 어드레스 발진 신호(ADD_OSC)가 로우 레벨로 액티브될 때마다 워드 라인이 4씩 증가하면서 인에이블되며, 최종적으로 WLZ-11, WLZ-7 및 WLZ-3이 인에이블된다. 4N에 해당하는 워드 라인이 모두 인에이블되어 해당되는 셀 데이타가 기입되면, C2는 1이 되어 4N+1번째 워드 라인이 인에이블된다. C2가 2 또는 3인 경우도 같은 방식으로 동작한다.
도 9a~도 9d는 본 발명에 따른 어드레스 카운터를 이용한 데이타 기입 회로에 의해 셀 데이타 패턴을 기입하는 과정을 설명하기 위한 도면들이다. 도 9a~9d에서 X는 로우 어드레스를 나타내고, Y는 칼럼 어드레스를 나타낸다.
도 9a는 4N에 해당하는 어드레스 카운팅 값을 증가시키고, 워드 라인들(WL0, WL4. WL8, ..)을 상기 카운팅 값에 응답하여 순차적으로 인에이블시켜 데이타 0를 기입한 결과를 나타낸다.
도 9b는 도 9a의 과정이 진행된 상태에서 4N+1에 해당하는 어드레스 카운팅 값을 증가시키고, 워드 라인들(WL1, WL5. WL9, ..)을 상기 카운팅 값에 응답하여 순차적으로 인에이블시켜 데이타 1을 기입한 결과를 나타낸다.
도 9c는도 9a~도 9b의 과정이 진행된 상태에서 4N+2에 해당하는 어드레스 카운팅 값을 증가시키고, 워드 라인들 (WL2, WL6, WL10, WL15,..)을 상기 카운팅 값에 응답하여 순차적으로 인에이블시켜 데이타 0를 기입한 결과를 나타낸다.
도 9d는 도 9a~도 9c의 과정이 진행된 상태에서 4N+3에 해당하는 어드레스 카운팅 값을 증가시키고, 워드 라인들(WL3, WL7, WL11, WL15, ...)을 인에이블시켜 데이타 1을 기입하는 과정을 나타낸다.
즉, 도 9d는 C1*N+C2에 의해 모든 워드 라인이 인에이블되어 셀 데이타가 기입된 결과를 나타낸다. 각 로우 어드레스에는 로우 스트라이프에 의해 0과 1의 데이타가 교대로 기입된다.
이와 같이, 메모리 칩의 스트레스 테스트 시에 어드레스 카운터를 이용한 데이타 기입 회로를 이용하여 로우 스트라이프의 셀 데이타 패턴을 자동으로 기입함으로써 테스트 시 인접 워드 라인에 의한 노이즈를 최소한으로 할 수 있다.
본 발명에 따르면, 반도체 메모리 내부에서 셀프 리프레쉬에만 이용되었던 어드레스 카운터와, 이미 구비되어 있는 주변 회로들을 이용하여 스트레스 테스트 에 이용함으로써 회로 사이즈를 크게 하지 않고, 인접 워드 라인에 의한 노이즈를 최소한으로 줄이면서 효율적인 테스트를 수행할 수 있다. 특히, 어드레스 카운터에 의해 자동적으로 워드 라인을 소정 수씩 증가 또는 감소시키면서 데이타를 기입함으로써 어드레스 핀이 없는 스트레스 전용 장비를 이용하는 경우에 매우 효과적이다.

Claims (3)

  1. 외부의 테스트 장비로부터 하나 이상의 패드들을 통하여 인가되는 카운터 기입 신호와 선택 신호에 응답하여 카운터 기입 인에이블 신호와 제1, 제2데이타 선택 신호를 생성하는 카운터 기입 인에이블 신호 발생 수단;
    상기 카운터 기입 인에이블 신호 및 상기 제1, 제2데이타 선택 신호에 응답하여 입출력 라인 쌍을 인에이블하기 위한 입출력 라인 기입 신호를 발생하고, 상기 카운터 기입 인에이블 신호에 응답하여 비트 라인 센스 앰프를 동작시키기 위한 비트 라인 센스 앰프 동작 신호를 발생시키는 데이타 기입 제어 수단;
    상기 카운터 기입 인에이블 신호에 응답하여 인에이블되며, 소정의 주파수를 갖는 어드레스 발진 신호를 생성하는 어드레스 발진 수단; 및
    상기 어드레스 발진 신호에 응답하여 어드레스 카운팅 값을 K(≥1)씩 증가 또는 감소시키고, 상기 증가 또는 감소된 어드레스 카운팅 값에 상응하여 워드 라인을 K씩 인에이블시키는 어드레스 카운터를 포함하는 것을 특징으로 하는 데이타 기입 회로.
  2. 제1항에 있어서, 상기 데이타 기입 인에이블 신호 발생부는,
    상기 카운터 기입 신호를 받아들이기 위한 제1패드;
    상기 선택 신호를 받아들이기 위한 제2패드;
    상기 카운터 기입 신호를 소정 시간 지연시켜 상기 카운터 기입 인에이블 신호를 생성하는 지연 수단;
    상기 카운터 기입 인에이블 신호와 상기 선택 신호를 반전 논리곱하고, 상기 반전 논리곱된 결과를 출력하는 제1반전 논리곱 수단;
    상기 제1반전 논리곱 수단에서 출력된 신호를 반전시켜 상기 제1데이타 선택 신호를 생성하는 제1인버터;
    상기 카운터 기입 인에이블 신호와 상기 선택 신호의 반전된 신호를 반전 논리곱하고, 상기 반전 논리곱된 결과를 출력하는 제2반전 논리곱 수단; 및
    상기 제2반전 논리곱 수단의 출력을 반전시켜 상기 제2데이타 선택 신호를 생성하는 제2인버터를 포함하는 것을 특징으로 하는 데이타 기입 회로.
  3. 제2항에 있어서, 상기 어드레스 카운터는,
    K=C1*N+C2에 의해 어드레스 카운팅 값을 증가 또는 감소시키는 점핑 카운터로 구현되며,
    상기 C1은 점핑되는 수를 결정하기 위한 제1카운팅 제어 신호를 나타내고, N은 0 이상의 정수를 나타내고, 상기 C2는 카운팅되는 초기 값을 결정하기 위한 제2카운팅 제어 신호를 나타내는 것을 특징으로 하는 데이타 기입 회로.
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KR (1) KR20010001462A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8051341B2 (en) 2007-06-28 2011-11-01 Samsung Electronics Co., Ltd. Semiconductor memory device having test address generating circuit and method of testing semiconductor memory device having a test address generating circuit

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