TW502146B - Synchronous delay circuit and semiconductor integrated circuit apparatus - Google Patents

Description

502146 五、發明說明（G ' ' ' ^ —- [發明所屬的技術領域] 本發明係有關於半導體積體電路之時脈控制技術，且 特別有關於控制時脈信號之同步延遲電路，以及包括該同 步延遲電路之半導體積體電路裝置。 / [習知技術] 以短時間之同步時間來去除時脈歪斜（skew)之同步延 遲電路，因電路構造單純、消費電流少，所以達到能被使 用在高速時脈電路上。而此種的同步延遲電路，例如可來 照下面所記載之文獻。 〔1〕特開平8-237091號公報 〔2〕特開平1 1 —732238號公報 〔3〕J i n-Man Han 其他、"Ske w M i n i m i za t i on Techinique for 256MLbit Synchronous DRAM and , beyond. 1996 Symp· on VLSI Circ· pp· 192-193 、 pp. 192-193. " 〔4〕Richard B· Watson 其他，n Clock Buffer Chip with Absolute Delay Regulation Over Pricrss and Environment Variation·H Proc· of IEEE 1992 CICC(Custum Integrated Circuits Conference) ,25.2. 〔5〕Yohihiro OKAJIMA 其他·、" Digital Delay Locked Loop and Design Technique for High-Speed Synchronous Interface· 11 IEICE TRANS. ELECTRON ••VOL· E79-C 、 NO. 6 JUNE 1996 pp· 798-807· 第5圖，係表示包括習知同步延遲電路之半導體積體電

2083-3799-PF.ptd 第5頁 502146 五、發明說明（2) 路裝置之1個例子之構造圖。然而，第5圖上所示的構造， 以文獻〔2〕（特開平11_732238號公報）上所記載的同步延 遲電路之構造為基礎。 同步延遲電路1 〇〇，其基本構造包括··讓時脈之脈衝 或脈衝緣（pulse edge)前進之週期（延遲）用之第1延遲電 路列11 ,以及可以使脈衝或脈衝緣通過、對應在第1延遲 電路列中所前進之脈衝或脈衝緣之長度份、之延遲再現用 之第2延遲電路列1 2。

第5圖上所示的構造，考慮到時脈樹4(cl〇ck tree)之 傳播延遲時間之偏差等，藉由同步延遲電路1 〇 〇來測定從 輸入時脈3之時脈週期t C K去除掉時脈樹4之延遲量t c T S ( tcTS如後述地，以延遲測知電路被測知）之時間tCK_tcST ，而即使時脈樹4之傳播延遲時間變化，亦能獲得和輸入 時脈3之實質上無歪斜之時脈。 在半導體積體電路之設計上，為了將時脈信號之延遲 時間差最小化，在時脈信號配線網上最適當地來插入為了 均等化之緩衝器（buffer)，而在時脈樹上作佈局（lay〇ut) ，並使用根據所謂的分配時脈信號在正反器丨ip f 1〇p) 等的各使用電路之時脈樹合成（Clock Tree Synthesis. CTS)法等的設計。時脈樹4，為被佈局在樹狀上之時脈配 線路徑而成的。然而’在第5圖’時脈樹4之三角形記聲， 模式地表示著在時脈樹上，為了將延遲均等化來驅動負°載 而被插入缓衝器。然而，圖中，時脈樹4係模式地來表示 ，所以當然包含在時脈樹4之緩衝器電路之段數不局限在4 5U2146 五、發明說明（3) ^又、而在第5圖’ A表示時脈樹4之輸入節點，B表示時脈樹 中/皮選擇作為控制對象之既定之輸出節點（例如時脈樹4 ^最大延遲節點等）。但是，在時脈樹4之位置上所配置之 日、脈傳播路徑’不限定於根據CTS法配線等之時脈傳播用 =號配線路握，而可以是在半導體積體電路上任意的時脈 "is 5虎配線路徑。 參照第5圖’於半導體積體電路裝置中，由無圖示之 =脈驅動器（clock driver)所供給的輸入時脈3(in)，在 姑1切，器1 〇而被輸入至時脈樹4之輸入節點A時，輸入了 u時脈信號至第丨輸入端之延遲測知電路5，重置 之遲電路列11停止時脈信號之前進。 遲測知電路5:置厶’Λ入了時脈信號至第2輸入端之延

，延遲雷踗:π ί ”）其輪出D，而接受此輸出D 乙遲電路列11使時脈前進。 第6圖係表示在第l — 延遲測知電路5之構造之1 f所不的同步延遲電路100以及 延遲電路100具有： 例子的圖。參照第6圖，同步 由複數單位之延遲亓彼 脈衝或脈衝緣，而從傳達任時，（IN)之 出之第1延遲電路列丨丨； 任忍位置來取出以得到輪 由複數單位之延遲开枝 來放進輸入而傳達時脈 < 從傳達路徑之任意位置 ㈣予脈之脈衝或脈衝緣之第2延遲電路列

502146 五、發明說明（4) 12;以及由具有信號之輸入端子、輸出端子、輸入出 端子之複數之控制電路而成的控制電路列1 8。 二 而其構造為， 第1延遲電路mi與第2遲電路列12，使信號傳 各自相反方向地來配置，而透過控制電路列18，靠^ 延遲電路列11之輸入時脈（IN)之輸入端側、和第2延 路列1 2之時脈輸出端依序地被連接，在輸入時脈信號 1。延遲電路列11後而前進一定時間之位置上（下一個時脈 號被輸入之時間點上），輸入信號至對應該位置之控制" 路18之輸入出控制端子，而將在第！延遲電路列u二前 之時脈信號，從該前進之位置輸入至第2延遲電路列丨2内 來傳送。 然而，第6圖所示’之例子中，延遲測定用之延遲電路 列11、和延遲再現用乏延遲電路列12被配置在相反方向上 來構成L但是當然不4限於所提議之構造。如眾所周知地 :即使藉由在同一方尚前進之一對延遲電路列，亦能構成 ，步延遲電路（同步延遲電路之其他詳細構造，請參照上 $己各文獻）。

在從輸入端C輸入了時脈脈衝之第丨延遲電路列u中 上述時脈脈衝在第1延遲電路列11内一直前進，並在上 述時=脈衝之下一個時脈脈衝被輸入之時，接受下一個時 =脈衝而控制電路1 8被活化，而從在第1延遲電路列1 1所 月J，之位置上’通過爵應上述位置之控制電路18，將時脈 脈衝傳送至第2延遲電路列12。在第2延遲電路列12内被傳

五、發明說明（5) % %£ 之時脈脈衝’以和第1延遲電路列1 1之時脈脈衝所前進 笛7目図反方-向，來在第2延遲電路列12中前進而被輸出。在 圖所不的例子，在延遲測定用之延遲電路列11，以一 =方向U)將時脈前進了所施行之細線之延遲電路部分 4，遲電路份），而接受下一個時脈輸入（IN)，透過施行 t之控制電路1 8，被傳送至延遲之再現用的延遲電路列 而以相反方向（）前進了施行延遲電路列1 2之細線之3 個延遲電路份來被輸出。 »延遲測知電路5，由重置（R)端子被連接至時脈樹4之 2入節，A，置疋（s)端子被連接至時脈樹4之輸出節點B之 正反器（Latch)電路等來構成，在時脈脈衝到達時脈樹4 節點A之時間點上被重置（reset)，而控制信號（監 s、）D成為L〇w準位，在時脈脈衝到達時脈樹4之節點B 時點上被置定（set)，而控制信號D成為High準位。 參照第5圖以及第6圖，已說明了關於習知之同步延 遲電路之動作。現在參照第7圖以及第8圖之時序圖， 下來說明。

時脈樹4之傳播路徑延遲時間tCTS，在比時脈週期 tCK小的情況下（tCTS< tCK)，成為如第7圖所示之時序波 形。，7圖中，各自表示著IN為輸入時脈3、A為時脈樹4之 輸入節點、B為時脈樹4之輸出節點之時脈信號波形。 首先，切換器10選擇時脈3(ι N)，從時脈信號被輸 入至時脈樹4之節點A之時間點開始，在時脈樹4之延遲時 間tCTS份中，延遲測知電路5之輸出成為重置狀態，而第i

502146 五、發明說明（6) 延遲電路列11内的單位延遲元件（時脈反相器）成為 (off)狀態，在tCTS後，時脈信號到達時脈樹4之節點 =間點上，延遲測知電路5之輸出成為置定狀態，而構 第1延遲電路列11内的單位延遲元件之 啟（on)狀態。 X A開 第7圖中，輸入時脈IN之第！發送之時脈，在第i :路:m前進了時間tCK_tcST之時間點上，接受輸 J IN之第2發送之時脈’而從（tCK_tCST)之位置開始，透子脈 $制電路18，被傳送至第2延遲電路列12。第2延遲電路 12,於再現時間（tCK —tCTS)之間，使時脈前進而輸出，j 透過切換器10，被輸入至時脈樹4之節點A。 、’ 被輸入至時脈樹4之節點A上之時脈之上升緣，相 :輸入時脈（IN)，延遲了再現時間（tCK_tCTS)份。 第8圖’係為了說明時脈樹4之傳播延遲時間代， 比時脈週期tCK大之情況之動作圖。 it 々在此情況，從對時脈樹4之節點A之時脈之輸入時間 赴汗。，在時脈樹4之傳播延遲時間忱^後，時脈到達節 =。亦即’在超越丨個時脈週期（tCK)，而在下一個時脈 =到陷人時間tCK'tCTS為止，第1延遲電路η列接 一，测知電路5之輸出而停止時脈之傳播，並從上述下 期内之tCTS _tCK之時間點開始’第1延遲電路 脈值輪入之時脈（第8圖之輸入時脈IN之第2發送之時 播，而在下一個時脈脈衝（第8圖之輸入時脈IN之 适之時脈）被輸入至同步延遲電路丨00為止之期間，

502146 五、發明說明（7) 使時脈在同步延遲電路100之第1延遲電路列11内前進。 也就是况’在時脈（第8圖之輸入時脈IN之第2發送之 時脈）於第1延遲電路列11内前進了 tCK _ (tCTS -tCK)= 2tCK - tCTS之時間點上，接受下一個時脈脈衝（第8圖之 輸入時脈I N之第3發送之時脈），而從在第1延遲電路列i J 之測定時間2 tCK - tCTS之位置上，被傳送至再現用之第2 延遲電路列12。上述時脈，於再現時間2tCK - tCTS在第2 延遲電路列12傳送，而從第2延遲電路列12被輸出，並透 過切換器10，被輸入至時脈樹4之節點A上（第8圖之A之第2 發送之時脈）。然而，在第8圖之節點A之第3發送之時脈， 係在第8圖之輸入時脈ΓΝ之第2發送之時脈被輸入至篦〗M 遲電路列"之測定時間折返，而傳播再現時達延從 第2延遲電路列1 2被輸出之時脈樹4之節點a之時脈俨號。 在同步後，時脈樹4之節點A上，從輸入時脈 上升緣開始，tCK-(2tCK - tCTS) = tCTS - tCK 之時間 ^ 中，以所前進之時序（相位），來供給時脈信號。、B习 如上述地，同步延遲電路，基本上是對 電路而形成之一組所構成。 对之k遲 亦有具備二組之同步延遲電路，但异 延遲電路中，其週期測知量使用相等之延遲、且之同步 二組之同步延遲電路之構造，例如為如 :示造(例如參照特開平1"_號公二ΠΓ二 :不的電路，係使用時脈脈衝緣，來測 如第H)圖 備了2組延遲電路列，在除頻器24將時脈週期，而準 牙、領’而每個週 麵 第11頁 2083-3799-PF.ptd 502146

期上使其交互地動作。 [發明所欲解決的課題] 時脈樹4之延遲時 動專’在和時脈 之時，有所謂之 但是’上述之習知之同步延遲電路， 間tCTS和時脈週期tCK為相同程度，因抖 週期相比，而時脈樹4之延遲量時有長短 在時脈上產生不連續點之問題。 將隨著半導體積體電路裝置之動作 :週期tCK變M，另一方面，隨著時脈使用電：：=時 =^之延遲時間謂亦增大，而在時脈樹*之延遲時間 S成為和週期tCK相同程度時之情況，今後漸漸地變 航调=ΐ求確實地迴避因在和時脈樹4之延遲量相比時 脈週』時有長短時所產生:的時脈脫落之電路 下，來詳細說明之。，： u 第9圖係為了說明、在，參照第5圖等來說明之習知之 電ck路丄，广樹4之延遲時間tCTS和輸入時脈3之時 有=二 而因抖動、例如在同步後、變動為 =時tCTs > tCK，有時tcTS <= tCK之情況下之時序 圖。 ' r 如第9圖所示地，tCTS〈 tCK之狀態之情況下， 脈樹4之節點A上，被供給著從時脈輸人（IN)之上升緣時 =二延遲了再現時間tCK- tCTS而上升之時脈，而在因 動等而變，以⑽> tn(之時’第丨延遲電路叩（參 之測定時間，如前面所敘述地，成為2tCK_tCTS， 接受輸人至第m遲電路mi之時脈信號，而從此前進位 502146 φ 五、發明說明（9) 置傳送至再現用之第2延遲電路列1 2，在再現時間2tCK-tCTS之後，從第2延遲電路列1 2被輸出，並透過切換電路 10，被供給至時脈樹4之節點A上。 在此情況，從同步延遲電路100之輸出來接受時脈之 供給，而在時脈樹4之輸入節點A上，產生時脈脫落（不連 續性）。 如此地，在產生時脈脫落（不連續性）之情況，造成 在於同步電路中，引起電路之誤動作。 因而，本發明為有鑑於上述問題點而發明的，其主 即使在時脈週_LK和傳播路徑之延遲 可以破相比，而時有長短之 :以：：：迴，所造成，時脈之不連續 置。而此外之本發明之目的、 士以L ^ 妳你丨夕今醬榮 特徵、有利點，從以下之實 施例之圯載4，能使本業者馬上明瞭。 Κ [用以解決課題的手段] 達成上述目的之本發明， 以使輸入時脈信號前進之延遲==同步延遲電路’ 來測定將時脈傳播輸出之既定之 之第1延遲電路列， 間，和輸入時脈之週期之時 、抑或路徑之延遲時 ' 和上述輸入時脈之週期

2083-3799-PF.ptd 再現上述被測定之時間差，二’而以第2延遲電路列來 延遲電路，藉由插入延遲，t兩出之；上述複數組之同步 其他之同步延遲電路不同之夕待有一個測定延遲量和 定之電路、抑或路徑之延遲4 =延遲電路，即使在上述既 502146 五、發明說明（ίο) 的大小關係變化之情況下，亦 被輸出，而被供給至上述既$ + :在從上述同步延遲電路 ，產生不連續。 找疋之電路、抑或路徑之時脈上 本發明’包括複數組同步 信號前進之週期測定用之第丨 〜路，具有使輸入時脈 號通過對應至在上述第二 長度之週期再現用之第2延遲中時脈#唬所刖進之 步延遲電路，具備了來測知從既1 ’並對應至上/述各同 節點到既定之輸出節點之時脈傳所=彳播路徑之輸入 間，而使對應至上述傳播延遲時 =要的傳播延遲時 電路，輸出#告I佶夂Β ’來對上述各同步延遲 %路输出控制使各自的時脈 = 測知電路。在上述延遲測知電路之中，遲 少-個延遲測知電路乏輸入上 ：：：：延遲在至 電路所測知之延遲時間，和 上述一個延遲測知 之延遲時間不-樣，而在對應至上述一：二：路：：知 同步延遲電路中之週期測知量，和各自對 之 =知電路之同步延遲電路令之 知：二他， 而時有長短之C i播延遲時間和時脈週期相比， 給至上述時脈傳播路徑之時脈上， 電路被供 [發明的實施例] 逆只點〇 關於本發明之實施例，作說明。本發明之 路’ J其較佳之實施械中’請參照幻圖，其包括、，制電 第1同步延遲電路1〇〇，其中包括： · 第14頁 2083-3799-PF.ptd 五、發明說明（11) 時，2 定之時脈傳播路徑⑷之輸入節點(A) (5)； ❿朋利疋用之第1延遲測知電路 ;時=號前進之第1延遲電路列⑴广以及 人時=二啼、s 1延遲電路列中前進之時脈信號在使上述輸 只對應至在第1延遲電路列中上述時 而葬由之週期（延遲）再現用之第2電路列（12); ⑻在第1 = 電路（5)所輸出之控制信號 第 列(11)中停止時脈之前進來構成的； 第2冋步延遲電路（101)，其中包括· 到從in入至時脈傳播路徑⑷之輸…(a)時， 力)之節點(b)被輸出之時間點之延遲時：， 上I遲電路（6)之延遲時間上，輸 延遲測知電路（7) ; »匕剌1口就CD )之第2 ;使時脈錢前進之週期敎用之第3延遲電路列⑴） 入時财Ί ί 3广遲電路列中刖進之時脈信號•使上述輸 對應至在第3延遲電路列中上述時脈信 Λ之週期再現用之第4電路列；而藉由 =2延遲測知電路⑺所輸出之 遲電路列⑴)中停止時脈之前進來構成的；以)及在第k 之切:=)延遲電路列(12，14)之輸出、與輸入時脈⑻ 第15頁 2083-3799-PF.ptd 五、發明說明（12) 入節：Γα )換上 器。(=J二雷連接至時脈傳播路徑(4)之輪 ⑴）之間，插列（14)之輸出端和切換器 看既疋延遲時間之延遲電路（8)。 本發明之一個實施例，第1、第2延遲測知電路（5、 7) ^…對時脈傳播路徑⑷之輸入時脈、以及電來路自(5上 反器路住之輸出時脈各自地被重置、與置定之別正 f本發明之一個實施例，藉由使第2 、和第1延遲測知電路⑸之延遲測知= =播路徑之延遲測定量）相異’而使在同步延遲電路 Θ 、101)之週期測知量（在測定用延遲電路之測定延遲 ，)4/相異，即使在時脈傳播路徑（4)之傳播延遲時間（tCTS) :輸入時脈之時脈週期tCK相比，而時有長短之情況下， ，不會在從同步延遲電路（1〇〇、1〇1被〕供給 ⑷之時脈上，產生不連續點。 寻麟如 實施例 為了對於上述本發明之實施例來更詳細地作說明，而 ^本發明之實施例作說明。第丨圖，係表示本發明之一個 實施例之構造圖。參照第丨圖，本發明之一個實施例包括 具有使時脈信號之脈衝、抑或脈衝緣前進之週期測定 用之第1延遲電路列11，和使時脈信號之脈衝、抑或脈衝 緣通過和在第1延遲電路列n中時脈信號之脈衝、抑或脈 衝緣所前進之長度對應之長度之週期再現用之第2延遲電 第16頁 2083-3799.PF.ptd 502146

路列1 2之同步延遲電路1 0 〇 ;以及 用之衝、抑或脈衝緣前進之週期測定 G 5 Λ列13，和使時脈信號之脈衝、抑或脈ί ίίίί 延遲電路列13中時脈信號之脈衝、抑或脈 歹刚進之長度對應之長度之週期再現用之 路列14之同步延遲電路1()1。而對應至這4 2 電路100、101，各自具備在時脈於時 = 延遲時間份上，使第i、第3延遲電路列u播 抑或脈衝緣之進行停止之延遲測知電路5、7。 在時脈樹4之輸出節點B和延遲測知電路7之 :定延遲時間(td)之延遲電路6，而以延遲測知；路7所測 出之延遲時間，成為把延遲電路6之延遲時間（td)加算到 時脈樹4之傳播延遲時間^以幻上，而控 「監督信號」KD,)在tCTS + td間’亦成為1〇w^稱為 時脈樹4之傳播延遲時間tCTS，在變成比時脈週期長 之時間點（變化時間點）上，即使在來自同步延遲電路1〇〇 之輸出上，產生時脈脫落之情況（參照第9圖），亦從同步 延遲電路101時脈被持續地輸出，而供給至時脈樹4之輸入 節點A上，而不會在被供給至時脈樹4之輸入節點A之時脈

上產生脫落（不連續點）。 同步延遲電路101之第4延遲電路列14之輸出，透過固 定延遲時間（ = td)之延遲電路，被輸入至切換電路1Q，而 透過切換電路10，輸入時脈3、來自同步延遲電路100、 1 0 1之輸出時脈中之一個被供給至時脈樹4之輸入節點a上

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之個實轭例中，延遲測知電路5、和同步 延遲電路100，能翁J以》| 肊殉以和參照第6圖而已說明之習知之電路 冓把相同之構造來實現。而延遲測知電路7和同步延遲電 路1 〇1，亦成為和延遲測知電路5、和同步延遲電路丨〇〇之 構造相同之構造。

第2圖，係為了說明在本發明之一個實施例中，時脈 樹4之延遲時間tCTS*輸入時脈之時脈週期tCK大致相同， 而因抖動等，在同步後變動為有時代以> tCK，有時tCTs <=tCK之情況下之時序動作圖。 如第2圖所示地，在tCTS < tCK之狀態時，從同步延 遲電路100，由輸入時脈（IN)之上升緣開始，延遲了既定 時間tCK - tCTs後，時脈被輸出。而從同步延遲電路1〇1 ，由輸入時脈（I N)之上升緣開始，延遲了既定時間2 (一 (tCTS + td) + td後，時脈被輸出。

因抖數而成為tCTS〉tCK之情況下，如之前所述地， 在同步延遲電路1 00之第1延遲電路列丨丨之測定時間成為 2tCK - tCTS ,並接受被輸入至同步延遲電路1〇〇之時脈信 號，而從此前進位置上，透過控制電路18，被傳送至延遲 再現用之第2延遲電路列12。在再現時間2tCK —tCTS之時間 後，從第2延遲電路列12被輸出。此情況下，在同步延遲B 電路100之輸出上，產生時脈之脫落（不連續點）。 此情況下，在同步延遲電路1 〇 1，如參照第7圖所說明 的，亦因延遲時間td之延遲電路7(在此，延遲時間td，成

2083-3799-PF.ptd 502146 五、發明說明（15) 為tCTS + td > tCK)， 從輸入時脈3之上升緣開始，延遲 了 2tCK - (tCTS + td) + td後，時脈從延遲電路列13被 輸出，而不產生時脈之脫落。 從同步延遲電路101之第4延遲電路列14被輸出之時脈 F，在延遲電路8(延遲時間td)被延遲，而由輸入時脈IN之 上升緣開始，延遲了再現時間2tCK -( tCTS + td)加上延 遲時間td份、亦即、時間2tCK - tCTS，而造成來自同步 延遲電路101之時脈被，供給至時脈樹4之輸入節點A上。 延遲電路8，使在同步延遲電路1 〇 1側之週期測知量縮 短，而為了使其和同步延遲電路1 〇 〇之週期測知量不同， 對於增加了被插入至延遲測知電路7之輸入之延遲電路6之 延遲時間（t d)份、和延遲時間（t d)相抵銷後之時序21CK-tCTS上，透過切換電路1〇，將往上升之時脈供給至時脈樹 4之輸入節點A上。然而，延遲電路8，在應用電路中，如 無必要亦可省略之。 以和上述同樣的原理，在tCTS > tCK之時，因抖動而 一變化為tCTS < tCK、tCTS > tCK，即在同步延遲電路 1 00之輸出時脈，產生不連續點，但是此時，從延遲測知 電路8之延遲測知時間為tCTS + td之同步延遲電路1〇1 ,同 步之時脈亦被輸出至輸入時脈3，而透過切換電路1Q，被 供給至時脈樹4之輸入節點A上。 又亦可為tCTS + td<tCK。此時，在因抖動而變化為 tCTS +td> tCK之時間點時，在同步延遲電路之輸出時 脈，產生不連續點，但是此時，從同步延遲電路1 〇 〇，同

502146 五、發明說明（16) 步之時脈被輸出至輪人日年脈q 給至時脈樹4之輸入V：點1:V而透過切換電路1Q，被供 = t本發明之一個實施例，㈣和似為相η 紅度時，而由tCTS > tCK變化為tCTS〈 tCK 為相同 即=來自一邊之同步延遲電路成之時脈成為不時 二，為從週期測知量不同之力另一同步延遲 ：：： 第3所：從Λ步延遲電路所供給的時脈不會成為= 第3圖，係表示在本發明之一個實施例中 路列11(第3延遲電路列13)、控制電路18、 列⑵以延遲電路列14)之—個例子之構㈣^2遲遲電路 列t皁位延遲元件’由時脈反相器來構成，在時脈脈衝通 過時脈樹4之期間中，接受到達時脈樹4之輸入節點人上之 =脈’而在延遲測知電路5、7所產生之控制信號D成為i〇w 準位，並使延遲電路列11(13)之m〇S電晶體MN11、MN12、 MP11、MP12關閉（OFF)，而使時脈脈衝不在延遲電 11(13)中前進。 也就是說，在時脈脈衝輸入至時脈樹4之輸入節點A時 ，由SR正反器而成之延遲測知電路5 (7)被重置，而信號 D(D’）成為Low準位，在時脈脈衝緣到達節點β之時間點上 ，延遲測知電路5之SR正反器被置定（延遲測知電路/，在 延遲時間td之後，SR正反器被置定），信號D(D，）成為High 準位，而延遲電路列11(13)之奶8電晶體1〇11、1〇12、 MP11、MP12成為開啟（0N)狀態。 如此地，在時脈脈衝或脈衝緣通過時脈樹4之期間，

502146 五、發明說明（17) 仏说D成為Low準位’而延遲電路列之時脈反相器成為 OFF狀態，以停止時脈之前進。在時脈脈衝或脈衝緣通過 時脈樹4之期間（t C T S ) +延遲電路6之延遲時間（f ^)之間 ，信號D’成為Low準位，而延遲電路列13之時脈反相器成 為0 F F狀態，以停止時脈之前進。 關於延遲電路列1 2 ( 1 4 )之時脈反相器之構造，是為了 和延遲電路列11 ( 1 3 )之延遲時間相等而配置的，其經常地 為0N狀態。也就是說，M0S電晶體MN13、MN14、MP13、 MP14被設定在ON狀態。

又參照第3圖’關於第η個單位延遲元件，來作說明。 延遲電路列11之第η-1個之反相器之輸出Fin ,和輸入至 NAND閘一起地，在控制電路18之NAND閘之2個輸入端子中 ，控制端子C (控制端子C被連接至輸入時脈之輸入端子⑺ )被連接至尚未被連接之輸入端子。而控制電路1 8之N AND 閘之輸出On，在延遲電路列11之第η+ι個NAND閘（不圖示） 之2個輸入端子中之1個上’被連4妾至尚未被連接至第n個 之反相器INV12之輸出Fin + Ι之輸出之輸入端子，同時地在 延遲電路列12之NAND閘（NAND14)之2個輸入端子中之1個 上，被連接至尚未被連接至前段之反相器之輸出Bin + 丨之 輸出之輸出端子。延遲電路列12之N AND閘（NAND1 4)之輸 出’被連接至延遲電路列12之反相器INV13之輸入。在延 遲電路列12之NAND閘（NAND14)之前段之反相器上，輸出 BIn+1被輸入至NAND閘（NAND14)，同時地，在作為負荷調 整元件之NAND閘（NAND15)之2個輸入端子中之1個，被連

2083-3799-PF.ptd 第21頁 502146 五、發明說明（18) — 接至尚未被連接至接地之輸入端子。然而，負荷調整元件 之NAND15之輸出不連至任何地方。第3、第4延遲電路 為同樣之構造。 如此地’在本發明，藉由使在同步延遲電路1 〇 〇、j Q丨 之週期測知量相互地不同，來防止因從tCTS<tCK變化為 tCTS>tCK而產生之時脈脫落。延遲電路6，例如如第4圖所 示地，亦可插入在時脈樹4之節點A、與延遲測知電路7輸 入端（重置端子R)之間。 則 在第4圖所示的構造中，在tCTS<tCK狀態之時，同步 延遲電路100，和上述實施例同樣地，在從輸入時脈3(1^) 之上升緣開始，延遲了既定時間tCK- tCTS後，輸出時脈 。而延遲測知電路7，在從時脈被輸入至時脈樹4之節點a 上之時間點開始，而延遲了延遲時間td後，控制信號 (moni tor)D’成為Low準位，而在tCTS-td之期間、亦即至 時脈到達時脈樹4之節點B之時間點為止，控制信號 (monitor)D’成為Low準位，而使第3延遲電路列13之時脈 前進停止。因此，第3延遲電路列丨3之測定延遲量，成為 tCK -（tCTS - td)，第4延遲電路列14之再現延遲量，成 為CK- (tCTS _ td)，在從輸入時脈3之上升緣開始，延遲 了 tCK- (tCTS - td) = tCK - tCTS + td 後，時脈被供給至 時脈樹4之輸入節點A上。 因抖動而從tCTSCtCK狀態變化為tCTS>tCK，即使在從 同步延遲電路100被輸出之時脈上產生脫落，在成為tCTs 一 td<tCK之時，亦從輸入時脈3之上升緣開始，延遲了 tCK 一

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發明說明（19) _ tCTS + td後，時脈同步延遲電路1〇1被輸出， 會在被供給至時脈樹4之輸入節 ：此不 (不連續點）。 了胍上座生脫落 然而，在上述實施例，以例說明了且 ”路之構造，但是在本發明1步延遲電=延 疋為二組。例如，當鈇亦可A豆駚q 田w不限 踗，而蚪座久A 為具體3組以上之同步延遲雷 路而對應各自之同步延遲電路來具備延遲測知遲電 藉由在延遲測知電路上插入 J電路，並 週期測知量相異之構造。 而使在同步延遲電路之 如此地在本發明，同步 方向相反之1對延遲電路列 ，不限定於時脈前進 同之i對延遲電路列構:二 當然亦可以照舊地適用。 、汗w 號公報）， [發明效果] 如以上所說明地，根據本發明， 步延遲電·，而使在同步延遲電路之週ί測之同 以因抖動、歪斜之偏差等，執行 相異，所 播路徑之傳播延遲時間，和時脈週期相:：；，時脈傳 落之時，因為從另 步遲電路之時脈輸出上產生脫 洛之呀因馮從另—邊之同步延邐雷故/ 生脫 同步地被輸出，所以奏’時脈和輸入時脈 供給至時脈傳播路徑；同步延遲電路被 。本發明，在走向，ίΐ會產生不連續點之效果

2083-3799-PF.ptd 第23頁 502146 五、發明說明（20) 制動作之發明，而其實用價值非常之高 [圖式簡單說明] ^ 第1圖係表示本發明之一個實施例之構造圖。 圖 第2圖係為了說明本發明之一個實施例之動作之時序 遲電路之 第3圖係表示本發明之一個實施例之同步延 構造之一個例子之圖。 第4圖係表示本發明之一個實施例之變形之 第5圖係表示習知之同步延遲電路之構造圖:。 第6圖係表示習知之同步延遲電路之椹、生° 之圖。 偁&之一個例子 第7圖係為了說明習知之同步延遲電路 圖 <動作之時序 第8圖係為了說明習知之同步延遲電路 圖。 <動作之時序 第9圖係為了說明習知之同步延遲電路 圖。 <動作之時序 第10圖表示習知之同步延遲電路之構造 圖。 之其他例子之 [符號說明] 3〜時脈（輪入時脈）； 4〜時脈樹； 5、 7〜延遲測知電路； 6、 8〜延遲電路（固定延遲電路）；

502146 五、發明說明（21) 1 0〜切換器； 11〜第1延遲電路列； 12〜第2延遲電路列； 13〜第3延遲電路列； 14〜第4延遲電路列； 24〜除頻器； 100、101〜同步延遲電路； MP1卜MP14〜P通道MOS電晶體； MN1卜MN14〜N通道MOS電晶體； VCC〜電源； GND〜接地電位。

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Claims (1)

1. 502146 六、申請專利範圍 1· 一種同步延遲電路梦番 ，以使輸入時脈信冑#進：延遲=貌组同步延遲電路 ，來測定將時脈傳播輸出之既& 疋用之第1延遲電路列 時間，和輸入時脈之= 電路、抑或路徑之延遲 來再現上述被測定之時間差，並輸出=第2延遲電路列 上述複數組之同步延遲雷败各# 具有-組測定延遲量和里；=猎由附加延，而至少 遲電路’即使在上述既定之電路異之同步延 :上述輸入時脈之週期的大小：係遲=合 在從上述同步延遲電路被輸出，而被供私 ，不= 路、抑或路徑之時脈上，產生不連續。、’ &既疋之電 ’且2右：Ϊ同t延遲電路裝置，包括複數組同步延遲電路 列’以及使時脈信號通過對應至』之第電路 時脈信號所前進之長度之週期再現用y 電路列中 並對應至上述各同步延遲電路， 遲電路列； 之時脈傳播路徑之輸入節點到既定之 ^测知從既疋 上所須要的傳播延遲時間，而使對應至上：傳播 :來對上述各同步延遲電路，輸出控制使各 停止之控制信號之延遲測知電路； 、寺脈仏號 在上述延遲測知電路之中，藉由插入延 延遲測知電路之輸入丨，而€以上冑一個^、一個 測知之延遲時間，和以其他的延遲測知電路^ α電路所 時間不一樣，而在對應至上述一個延遲測知^ 〇之延遲 屯俗之同步延 Η 第26頁 2083-3799-PF.ptd /、、申請專利範圍 遲電路中之週期測知量，和 電路之同步延遲t路中之自肖應至上述其他延遲測知 傳播路徑之傳播延遲同，而即使在 長紐之情況下，亦不會在;^間和時脈週期相比，時有 述時脈傳播路徑之時脈上，，同步延遲電路被供給至上 3.—種同步延遲電路裝置，績點。 、有使輸入時脈信號之脈衝、或：Ϊ二組同步延遲電路， 之第1延遲電路列，以及使時脈次脈衝緣前進之週期測定用 過對應至在上述第丨延遲 ^ a之脈衝、或脈衝緣通 之週，再現用 < 第2延遲電路歹^ ;日夺脈信號所前進之長度 既定之=;以::3:，’具備了二個來測知從 ，上所須要的傳播延遲時；點輸出節點之時脈 時間，來對上述各同步延遲^#應至上述傳播延遲 信號！止之控制信號之延遲測知電：出控制使各自的時脈 猎由插入延遲在上述二個 _ 測知電路之輪入上，而使以上 =〇電路中一方之延遲 知之延遲時間， ’l方之延遲测知電路所測 時間不—樣，而:j f —方之延遲測知電路戶斤測知之延遲 使在上遲電路所測定之週期有所不同二 時有長=時脈週期相比， 至上述時脈傳播路徑之上述=述被供給 502146 六、申請專利範圍 4·如申請專利範圍第2項或第3項所述的同步延遲電 路，其中構成上述第1延遲電路列之延遲電路元件，係由 以上述控制信號來控制其開啟（on)以及關閉（off)之時脈 反相器而成。 5·如申請專利範圍第2項或第3項所述的同步延遲電路 裝置’其中，包括用來切換上述各同步延遲電路之上述各 第2延遲電路列之輸出、與輸入時脈之切換器，而上述切 換器之輸出，被連接至上述時脈傳播路徑之輸入節點上。 6·如申請專利範圍第2項或第3項所述的同步延遲電路 裝置，其中上述延遲測知電路，由接受對上述時脈傳播路 徑之輸入節點之時脈之輸入而被重置；接受來自上述時脈 傳播路徑之輸出節點之上述時脈之輸出而被置定之正反器 而成。 制被供給 包括 之週期測 應至在上 期再現用 並各 之來測知 節點之時 述傳播延 各自的時 種半導體積體電路裝置，使用同步延遲電路來控 至時脈傳播路徑之時脈信號， 2數組同步延遲電路，具有使輸入時脈信號前進 定用之第1延遲電路列，以及使時脈信號通過對 述第1延遲電路列中時脈信號所前進之長度之週 之第2延遲電路列； ^地對應至上述各同步延遲電路，具備了複數組 從既疋之時脈傳播路徑之輸入節點到既定之輸出 脈傳播上所須要的傳播延遲時間，而使對應至上 遲時間，來對上述各同步延遲電路，輸出控制使 脈信號停止之控制信號之延遲測知電路；

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   在^述複數延遲測知電路之中，藉由插入 至二-個延遲測知電路之輸入上，而使以上述；：：= ，電路所測知之延遲時間，#以其他的別 之二延遲電路中之週期測知量，和各自對應= 電路之同步延遲電路中之週期測知量有所不同， 而即使在上述時脈傳播路徑之傳播延^ ^ ^ ^ ^ ^ ^ ^ ^ ^ 時脈之時脈週期(tCK)之大小關係有變化，而(』τ上^ _ ★來自某上述同步延遲電路之時脈 ί ί ^連、，情況下，亦從另一上述同步延遲電路， 和輸入時脈同步之時脈被輸出，而被供給至上述 路徑上。 卞物 8· 一種半導體積體電路裝置，使用同步延遲電路來 制被供給至時脈傳播路徑之時脈信號，包括： I 第1同步延遲電路，具有使被輸入之時脈信號前進之 週期測定用之第1延遲電路列，以及使時脈信號通過對應 至在上述第1延遲電路列中時脈信號所前進之長度之週 再現用之第2延遲電路列； ’

   ^第1延遲測知電路，測知從既定之時脈傳播路徑之輸 入節點到既定之輸出節點之時脈傳播上所 時間（tCTS) ’在傳播延遲時間份上，來對上述^傳同播；^延遲 遲電路，輸出控制使上述時脈信號停止之第1控制信號； 第2同步延遲電路，具有使被輸入之時脈信號前進之 週期測定用之第3延遲電路列，以及使時脈信號通過對應

   502146 六、申請專利範圍 ί ί ί f Ϊ:延遲電路列中時脈信號所前進之長度之週期 再現用之第4延遲電路列，·以及 ⑫期 人-:2$丨延遲測知電路，測知從既定之時脈傳播路徑之輸 時：(’ t c T 5定ί f出節點之時脈傳播上所須要的傳播延遲 時間（tCTS),在將既定之延遲時間（td)加算 ^遲 遲時間之期間上，來對卜f筮 述傳播延 M u、+、士 爪對上述第2同步延遲電路，輪出柝制 使上述時脈信號停止之第2控制信號； 翰出控制 路，：ΐ述Γ以及第4延遲電路列之輸出’由透過切換電 9如申靖衷刹r ρ^ο 輸人節點來構成。 •如甲明專利乾圍第8項所述的丰導 ，其中，在上述時脈傳播路徑/之的輸^體點積、體你電路裝置 延遲測知電路之輸入端之Μ Ρ " ，、上述第2 遲電路’而在上述第4延遲電路列之於夺1之第1延 二二直上述固定延遲時間之第2延Ϊ電Ϊ 1 〇·如申請專利範圍第7頊戎筮s 、您电路 電路裝置，其中構成上述第丨述的半導體積體 件，由以上述控制信號來控制其 ：遲電路： 之時脈反相器而成。 ）以及關閉（off) 11.如申請專利範圍第8項 =其中上述第= 播路徑之輸入時脈、以及來自 ^對上述時脈傳 來各自被重置、以及置定時脈傳播路徑之輸出， 1心又正反器而成。 12·如申請專利範圍第1〇項所述 置，其中在上述時脈傳播路 广導體積體電路裝 上之輸出節點、與上述第2 第30頁 2083-3799-PF.ptd 502146 六、申請專利範圍 延遲測知電路之置定輸入端之間，插入固定延遲時間之第 1延遲電路，而在上述第4延遲電路列之輸出端、與上述切 換器之輸入端之間，插入上述固定延遲時間之第2延遲電 路0

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