KR100913452B1 - 자기 발광형 표시 장치 - Google Patents

자기 발광형 표시 장치 Download PDF

Info

Publication number
KR100913452B1
KR100913452B1 KR1020067001281A KR20067001281A KR100913452B1 KR 100913452 B1 KR100913452 B1 KR 100913452B1 KR 1020067001281 A KR1020067001281 A KR 1020067001281A KR 20067001281 A KR20067001281 A KR 20067001281A KR 100913452 B1 KR100913452 B1 KR 100913452B1
Authority
KR
South Korea
Prior art keywords
current
precharge
voltage
output
gradation
Prior art date
Application number
KR1020067001281A
Other languages
English (en)
Other versions
KR20060113635A (ko
Inventor
히또시 쯔게
Original Assignee
도시바 모바일 디스플레이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도시바 모바일 디스플레이 가부시키가이샤 filed Critical 도시바 모바일 디스플레이 가부시키가이샤
Publication of KR20060113635A publication Critical patent/KR20060113635A/ko
Application granted granted Critical
Publication of KR100913452B1 publication Critical patent/KR100913452B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G09G3/3283—Details of drivers for data electrodes in which the data driver supplies a variable data current for setting the current through, or the voltage across, the light-emitting elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2074—Display of intermediate tones using sub-pixels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0238—Improving the black level
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0242—Compensation of deficiencies in the appearance of colours
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0252—Improving the response speed
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0257—Reduction of after-image effects
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping
    • G09G2320/0276—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping for the purpose of adaptation to the characteristics of a display device, i.e. gamma correction
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/041—Temperature compensation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0693—Calibration of display systems
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/16—Determination of a pixel data signal depending on the signal applied in the previous frame
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/16—Calculation or use of calculated indices related to luminance levels in display data
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G09G3/3241—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G09G3/3241—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror
    • G09G3/325—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror the data current flowing through the driving transistor during a setting phase, e.g. by using a switch for connecting the driving transistor to the data driver

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)

Abstract

자기 발광형 표시 장치에 있어서 저계조 표시로부터, 고계조 표시로 이행할 때, 원하는 계조보다 낮은 계조로 표시되는 문제점이 있었다. 각 화소 회로에, 표시 계조에 대응한 계조 전류를 제1 기간에 걸쳐 인가하는 공정과, 제1 기간에 계속되는 제2 기간에 자기 발광 소자에 계조 전류에 기초하는 표시 전류를 인가하여, 대응하는 표시 계조를 표시시키는 공정과, 소정의 제1 조건에 기초하여, 제1 기간보다 전인 제3 기간에 자기 발광 소자에 프리차지 전류를 인가하는 공정을 구비했다.
자기 발광, 프리차지 전류, 표시 전류, 화소, 계조

Description

자기 발광형 표시 장치{SELF-LUMINOUS TYPE DISPLAY UNIT}
본 발명은, 예를 들면, 유기 전계 발광 소자 등, 전류량에 따라 계조 표시를 행하는 표시 장치에 이용하는 전류 출력을 행하는 구동용 반도체 회로 등에 이용되는 유기 발광 소자를 이용한 표시 장치의 구동 방법을 실현하는, 자기 발광형 표시 장치의 구동 방법, 자기 발광형 표시 장치의 표시 제어 장치, 자기 발광형 표시 장치의 전류 출력형 구동 회로 등에 관한 것이다.
유기 발광 소자는, 자발광 소자이기 때문에, 액정 표시장치에서 필요로 되는 백 라이트가 불필요하고, 시야각이 넓다는 등의 이점 때문에, 차세대 표시 장치로서 기대되고 있다.
일반적인 유기 발광 소자의 소자 구조의 단면도를 도 4에 도시한다. 유기층(42)이 음극(41) 및 양극(43) 사이에 놓인 구성으로 되어 있다. 이것에 직류 전원(44)을 접속하면, 양극(43)으로부터 정공이, 음극(41)으로부터 전자가 유기층(42) 에 주입된다. 주입된 정공 및 전자는 유기층(42)내를 전원(44)에 의해 형성된 전계에 의해 쌍극으로 이동한다. 이동 도중에 있어서 전자와 정공이 유기층(42) 내에서 재결합하여, 여기자를 생성한다. 여기자의 에너지가 실활하는 과정에 있어서 발광이 관측된다. 발광색은 여기자가 갖는 에너지에 따라 상이하고, 대개 유기층(42)이 갖는 에너지 밴드갭의 값에 대응한 에너지의 파장을 갖는 빛으로 된다.
유기층 내에서 발생한 광을 외부로 취출하기 위해서, 전극 중 적어도 한 쪽은 가시광 영역에서 투명한 재료가 이용된다. 음극에는, 유기층에의 전자 주입을 용이하게 하기 위해서 일함수가 낮은 재료가 이용된다. 예를 들면, 알루미늄, 마그네슘, 칼슘 등이다. 내구성, 게다가 저일함수화를 위해 이들의 합금이나, 알루미늄 리튬 합금과 같은 재료가 이용되는 경우가 있다.
한편, 양극은 정공 주입의 용이성을 위해 이온화 포텐셜이 큰 것을 이용한다. 또한, 음극이 투명성을 갖지 않기 때문에, 이쪽의 전극에 투명성 재료를 이용하는 경우가 많다. 그 때문에, 일반적으로는, ITO(Indium Tin Oxide), 금, 인듐 아연 산화물(IZO) 등이 이용된다.
최근에는, 저분자 재료를 이용한 유기 발광 소자에 있어서, 발광 효율을 높이기 위해서, 유기층(42)을 복수의 층으로 구성하는 경우가 있다. 이에 의해, 각 층에서, 캐리어 주입, 발광 영역에의 캐리어 이동, 원하는 파장을 갖는 광의 발광의 기능을 분담하는 것이 가능하게 되고, 각각에 효율이 좋은 재료를 이용함으로써, 보다 효율이 높은 유기 발광 소자를 작성하는 것이 가능하게 된다.
이와 같이 하여 형성된 유기 발광 소자는, 도 5의 (a)에 도시하는 바와 같이 휘도는 전류에 대하여 비례하고, 도 5의 (b)에 도시하는 바와 같이 전압에 대해서는 비선형인 관계로 된다. 그렇기 때문에 계조 제어를 행하기 위해서는, 전류값에 의해 제어를 행하는 쪽이 좋다.
액티브 매트릭스형인 경우, 전압 구동 방식과 전류 구동 방식의 2가지가 있다.
전압 구동 방식은 전압 출력형의 소스 드라이버를 이용하여, 화소 내부에 있어서 전압을 전류로 변환하고, 변환한 전류를 유기 발광 소자에 공급하는 방법이다.
이 방법에서는 화소마다 설치된 트랜지스터에 의해 전압 전류 변환을 행하기 때문에, 이 트랜지스터의 특성 변동에 따라서, 출력 전류에 변동이 발생하여, 휘도 불균일이 발생하는 문제가 있다.
전류 구동 방식은 전류 출력형의 소스 드라이버를 이용하여, 화소 내부에서는 1수평 주사기간 출력된 전류값을 유지하는 기능만을 갖게 하고, 소스 드라이버와 동일한 전류값을 유기 발광 소자에 공급하는 방법이다.
전류 구동 방식의 예를 도 6에 도시한다. 도 6의 방식은 화소 회로에 커런트 코피어 방식을 이용한 것이다.
도 7에 도 6의 화소(67)의 동작 시의 회로를 나타낸다.
화소가 선택되었을 때에는 도 7의 (a)에 도시하는 바와 같이 그 행의 게이트 신호선(61a)은 스위치를 도통 상태로 하도록, 참조 부호 61b는 비도통 상태로 되도록 게이트 드라이버(35)로부터 신호가 출력된다. 이 때의 화소 회로의 상태를 도 7의 (a)에 도시한다. 이 때 소스 드라이버(36)에 인입되는 전류인 소스 신호선(60)에 흐르는 전류는 점선(71)으로 나타낸 경로를 흐른다. 따라서, 트랜지스터(62)에는 소스 신호선(60)에 흐르는 전류와 동일 전류가 흐른다. 그렇게 하면 절점(72)의 전위는 트랜지스터(62)의 전류 전압 특성에 따른 전위로 된다.
다음으로, 비선택 상태로 되면 게이트 신호선(61)에 의해 도 7의 (b)에 도시하는 바와 같은 회로로 된다. EL 전원선(64)으로부터 유기 발광 소자(63)에 참조 부호 73으로 나타내는 점선의 경로로 전류가 흐른다. 이 전류는 절점(72)의 전위와 트랜지스터(62)의 전류 전압 특성에 의해 결정된다.
도 7의 (a)와 (b)에 있어서 절점(72)의 전위는 변화하지 않는다. 따라서, 동일 트랜지스터(62)에 흐르는 드레인 전류는 도 7의 (a)와 (b)에 있어서 동일해진다. 이에 의해, 소스 신호선(60)에 흐르는 전류값과 동일한 값의 전류가 유기 발광 소자(63)에 흐른다. 트랜지스터(62)의 전류 전압 특성에 변동이 있더라도 원리상 전류(71과 73)의 값에는 영향이 없어, 트랜지스터의 특성 변동의 영향이 없는 균일한 표시를 실현할 수 있다.
따라서, 균일한 표시를 얻기 위해서는 전류 구동 방식을 이용할 필요가 있고, 그것을 위해서는 소스 드라이버(36)는 전류 출력형의 드라이버 IC가 아니면 안 된다.
계조에 따른 전류값을 출력하는 전류 드라이버 IC의 출력단의 예를 도 10에 도시한다. 표시 계조 데이터(54)에 대하여, 디지털 아날로그 변환부(106)에 의해 아날로그의 전류 출력을 참조 부호 104로부터 행한다. 아날로그 디지털 변환부는, 복수개(적어도 계조 데이터(54)의 비트 수)의 계조 표시용 전류원(103)과 스위치(108) 및, 1개당의 계조 표시용 전류원(103)이 흘리는 전류값을 규정하는 공통 게이트선(107)으로 구성된다.
도 10에서는 3비트의 입력(105)에 대하여 아날로그 전류를 출력한다. 비트의 가중치에 따른 수의 전류원(103)을 전류 출력(104)에 접속할지를 스위치(108)에 의해 선택함으로써, 예를 들면 데이터1인 경우는, 전류원(103)이 1개분의 전류, 데이터7인 경우는 7개분의 전류와 같이 계조에 따른 전류를 출력할 수 있다. 이 구성을 드라이버의 출력 수에 따른 수만큼 참조 부호 106을 배열함으로써 전류 출력형 드라이버를 실현할 수 있다. 트랜지스터(103)의 온도 특성을 보상하기 위해서 공통 게이트선(107)의 전압은 분배용 미러 트랜지스터(102)에 의해 결정된다. 트랜지스터(102)와 전류원군(103)은 커런트 미러 구성으로 되고, 기준 전류(89)의 값에 따라서 1계조당의 전류가 결정된다. 이 구성에 의해, 계조에 의해 출력 전류가 변화하고, 또한 1계조당의 전류는 기준 전류에 의해 결정된다.
유기 발광 소자를 이용한, 본 발명의 전자 기기의 일례로서의 표시 장치의 예를 도 21 내지 도 23에 도시한다. 도 21은 텔레비전(의 사시도(도 21의 (a)) 및 그의 구성 블록(도 21의 (b))), 도 22는 디지털 카메라 혹은 디지털 비디오 카메라, 도 23은 휴대 정보 단말기를 나타내고 있다. 유기 발광 소자는 응답 속도가 빠르기 때문에 동화상을 표시할 기회가 많은 이들의 표시 장치에 적합한 표시 패널이다(예를 들면, 일본 공개특허 2001-147659호 공보 참조).
도 10에 도시하는 바와 같은 전류 드라이버에서는, 동일 사이즈의 트랜지스 터(103)를 (계조수-1)개만큼 배열하고, 입력 데이터에 대하여, 출력에 연결되는 트랜지스터(103)의 개수를 변화시킴으로써 전류 출력을 행하고 있다. 그 때문에, 계조와 출력 전류는 비례관계로 된다. 이것을 그대로 출력하면, 인간의 시각 특성 때문에 전체에 흰 빛을 띠게 보인다(저계조측이 흰 빛을 띠게 된다).
일반적인 디스플레이의 구동 장치에서는 각 계조에 따른 출력에 감마 보정을 걸어 출력된다. 액정 디스플레이의 경우에는, 전압 구동이기 때문에, 각 계조에 대응한 전압값이 필요하다(전압인 경우에는 전류와 같이 계조분의 덧셈에 의해 표현하는 것은 불가능하기 때문에, 계조마다 전압이 필요). 그 때문에, 각 계조 전압의 단계에서, 감마 보정에 대응한 전압 출력으로 되는 전압값으로 조정하여 출력되고 있기 때문에, 6비트 드라이버이더라도 감마 보정이 완료되어 있어, 충분히 계조 표시가 가능하다.
한편 전류 드라이버에서는 동일한 6비트라도 감마 보정이 걸려 있지 않기 때문에, 저계조부에서의 피치를 정밀하게 하기 위해서는, 6비트보다도 미세한 계조 출력이 요구된다. 이것을 프레임 씨닝(FRC)에 의해 행하는 것으로 하면 최저라도 4프레임 사이에서의 프레임 씨닝이 필요하게 되고, 유기 발광 소자의 응답 속도가 빠른 경우도 있어 플리커가 발생한다. 그 때문에, 정밀한 계조 표현을 FRC없이 행할 필요가 있고, 예를 들면 8비트화할 필요가 있다.
이 문제는, 계조와 출력 전류가 비례하는 전류 드라이버와, 입력 전류와 휘도가 비례하는 전류 출력형 표시 소자를 조합시킨 경우에 특유한 문제이다.
FRC에 의한 감마 보정을 없애기 위해서, 전류 드라이버의 출력을 6비트로부 터 8비트로 증가시키고, 감마 처리를 소스 드라이버 입력 전에 행하여 감마 처리한 8비트 신호를 소스 드라이버에 입력하는 구성이 고려된다.
전류 드라이버의 출력을 6비트로부터 8비트로 확장하는 방법으로서는, 트랜지스터(103)의 개수를 255개 준비하는 방법이 있는데, 이 방법의 경우, 종래(63개의 트랜지스터(103))의 방법에 비하여, 4배의 트랜지스터(103)가 필요하게 되어 소스 드라이버의 면적도 이것에 따라서 증가한다. 출력단 트랜지스터의 전체 칩 면적에 차지하는 비율은 7할 정도이기 때문에, 단순하게는 6비트일 때에 비해서, 약 3배의 크기로 된다. 코스트의 면에 있어서 큰 임팩트가 있다.
<발명의 개시>
따라서, 상기한 과제를 고려하여, 본 발명은, 전류 드라이버의 출력 비트 수를 증가시키더라도, 회로 규모의 증대를 보다 낮게 억제할 수 있는, 전류 출력형 반도체 회로, 표시용 구동 장치, 표시 장치, 전류 출력 방법을 제공하는 것을 목적으로 한다.
제1 본 발명은, 매트릭스 형상으로 배열된 자기 발광 소자와, 각 상기 자기 발광 소자에 대응하여 설치된 각 화소 회로를 갖는 자기 발광형 표시 장치의 구동 방법으로서,
상기 각 화소 회로에, 표시 계조에 대응한 계조 전류를 제1 기간에 걸쳐서 인가하는 공정과,
상기 제1 기간에 연속하는 제2 기간에 상기 자기 발광 소자에 상기 계조 전류에 기초하는 표시 전류를 인가하여, 대응하는 상기 표시 계조를 표시시키는 공정 과,
소정의 제1 조건에 기초하여, 상기 제1 기간보다 전인 제3 기간에 상기 자기 발광 소자에 프리차지 전류를 인가하는 공정을 구비한, 자기 발광형 표시 장치의 구동 방법이다.
또한, 제2 본 발명은, 상기 제3 기간은, 상기 자기 발광 소자에 인가되는 표시 전류를 부여하는 표시 계조에 대응하여 가변되는 것인, 제1의 본 발명의 자기 발광형 표시 장치의 구동 방법이다.
또한, 제3 본 발명은, 상기 매트릭스의 동일 열상에 있어서의, 소정 행의 상기 자기 발광 소자가 행한 표시의 표시 계조에 대응한 전류값과 상기 소정 행의 다음 행의 상기 자기 발광 소자가 행하는 표시의 표시 계조에 대응한 전류값을 비교하고,
상기 소정의 제1 조건으로서, 이들 전류값의 차분이 소정의 값 이상인 경우, 상기 다음 행의 표시일 때, 상기 제3 기간에, 상기 다음 행의 상기 자기 발광 소자에 프리차지 전류를 인가하는, 제1 본 발명의 자기 발광형 표시 장치의 구동 방법이다.
또한, 제4 본 발명은, 상기 제3 기간은, 상기 차분의 크기에 따라서 가변되는 것인, 제3 본 발명의 자기 발광형 표시 장치의 구동 방법이다.
또한, 제5 본 발명은, 상기 매트릭스의 동일 열상에 있어서의, 소정 행의 상기 자기 발광 소자가 행한 표시의 표시 계조에 대응한 전류값과 상기 소정 행의 다음 행의 상기 자기 발광 소자가 행하는 표시의 표시 계조에 대응한 전류값을 비교 하여, 상기 소정의 제1 조건으로서, 이들 전류값의 차분이 소정의 값보다 작은 경우, 상기 다음 행의 상기 자기 발광 소자의 표시 시, 상기 프리차지 전류의 인가를 행하지 않는, 제1 또는 제3 본 발명의 자기 발광형 표시 장치의 구동 방법이다.
또한, 제6 본 발명은, 상기 소정의 제1 조건으로서, 상기 자기 발광 소자가 행하는 표시의 표시 계조가 흑 표시에 대응한 전류값인 경우에는, 그 표시 시, 상기 프리차지 전류의 인가를 행하지 않는, 제1 본 발명의 자기 발광형 표시 장치의 구동 방법이다.
또한, 제7 본 발명은, 상기 프리차지 전류의 값은, 백 표시하는 데 상당하는 전류값인, 제1 본 발명의 자기 발광형 표시 장치의 구동 방법이다.
또한, 제8 본 발명은, 상기 제3 기간은, 미리 구동 회로에서 준비되는 복수의 펄스 길이에 각각 대응한 제3 기간 군에서 선택되는, 제1 본 발명의 자기 발광형 표시 장치의 구동 방법이다.
또한, 제9 본 발명은, 소정의 제2 조건에 기초하여, 상기 제3 기간보다 전인 제4 기간에, 상기 자기 발광 소자에 소정의 전압을 인가하는 공정을 더 구비한, 제1 본 발명의 자기 발광형 표시 장치의 구동 방법이다.
또한, 제10 본 발명은, 상기 매트릭스의 동일 열상에 있어서의, 소정 행의 상기 자기 발광 소자가 행한 표시의 표시 계조에 대응한 전류값과 상기 소정 행의 다음 행의 상기 자기 발광 소자가 행하는 표시의 표시 계조에 대응한 전류값을 비교하고, 상기 소정의 제2 조건으로서, 이들 전류값의 차분이 소정의 값 이상인 경우, 상기 다음 행의 상기 자기 발광 소자의 표시 시, 상기 제4 기간에 상기 다음 행의 상기 자기 발광 소자에 상기 소정의 전압을 인가하는, 제9 본 발명의 자기 발광형 표시 장치의 구동 방법이다.
또한, 제11 본 발명은, 상기 소정의 제2 조건으로서, 상기 자기 발광 소자가 행하는 표시의 표시 계조가 흑 표시에 대응한 전류값인 경우에는, 그 표시 시, 상기 제4 기간에 상기 자기 발광 소자에 상기 소정의 전압을 인가하는, 제9의 본 발명의 자기 발광형 표시 장치의 구동 방법이다.
또한, 제12 본 발명은, 상기 소정의 전압은, 상기 자기 발광 소자가 마지막으로 행한 표시시에 인가한 전류값에 상당한 전압과 동일하거나, 저계조 색 표시하는 데 상당하는 전압인, 제9의 본 발명의 자기 발광형 표시 장치의 구동 방법이다.
또한, 제13 본 발명은, 상기 제1 전압은 흑 표시를 행하는 데 상당하는 전압인, 제12 본 발명의 자기 발광형 표시 장치의 구동 방법이다.
또한, 제14 본 발명은, 매트릭스 형상으로 배열된 자기 발광 소자와, 각 상기 자기 발광 소자에 대응하여 설치된 각 화소 회로를 갖고, 상기 각 화소 회로에, 표시 계조에 대응한 계조 전류를 제1 기간에 걸쳐서 인가하고, 상기 제1 기간에 연속하는 제2 기간에 상기 자기 발광 소자에 상기 계조 전류에 기초하는 표시 전류를 인가하거나, 대응하는 상기 표시 계조를 표시시키는 자기 발광형 표시 장치의 표시 제어 장치로서,
소정의 제1 조건에 기초하여 상기 제1 기간보다 전인 제3 기간에 상기 자기 발광 소자에 프리차지 전류를 인가하는 프리차지 전류 인가 수단을 구비한, 자기 발광형 표시 장치의 표시 제어 장치이다.
또한, 제15 본 발명은, 상기 제3 기간은, 상기 자기 발광 소자에 인가되는 표시 전류를 부여하는 표시 계조에 대응하여 가변되는 것인, 제14 본 발명의 자기 발광형 표시 장치의 표시 제어 장치이다.
또한, 제16 본 발명은, 상기 매트릭스의 동일 열상에 있어서의, 소정 행의 상기 자기 발광 소자가 행한 표시의 표시 계조에 대응한 전류값과 상기 소정 행의 다음 행의 상기 자기 발광 소자가 행하는 표시의 표시 계조에 대응한 전류값을 비교하고, 상기 소정의 제1 조건으로서, 이들 전류값의 차분이 소정의 값 이상인 경우, 상기 다음 행의 표시 시, 상기 제3 기간에, 상기 다음 행의 상기 자기 발광 소자에 프리차지 전류를 인가하는, 제14 본 발명의 자기 발광형 표시 장치의 표시 제어 장치이다.
또한, 제17 본 발명은, 상기 제3 기간은, 상기 차분의 크기에 따라서 가변되는 것인, 제16 본 발명의 자기 발광형 표시 장치의 표시 제어 장치이다.
또한, 제18 본 발명은, 상기 매트릭스의 동일 열상에 있어서의, 소정 행의 상기 자기 발광 소자가 행한 표시의 표시 계조에 대응한 전류값과 상기 소정 행의 다음 행의 상기 자기 발광 소자가 행하는 표시의 표시 계조에 대응한 전류값을 비교하고, 상기 소정의 제1 조건으로서, 이들 전류값의 차분이 소정의 값보다 작은 경우, 상기 다음 행의 상기 자기 발광 소자의 표시 시, 상기 프리차지 전류의 인가를 행하지 않는, 제14 또는 제16 본 발명의 자기 발광형 표시 장치의 표시 제어 장치이다.
또한, 제19 본 발명은, 상기 소정의 제1 조건으로서, 상기 자기 발광 소자가 행하는 표시의 표시 계조가 흑 표시에 대응한 전류값인 경우에는, 그 표시 시, 상기 프리차지 전류의 인가를 행하지 않는, 제14 본 발명의 자기 발광형 표시 장치의 표시 제어 장치이다.
또한, 제20 본 발명은, 상기 프리차지 전류의 값은, 백 표시하는 데 상당하는 전류값인, 제14 본 발명의 자기 발광형 표시 장치의 표시 제어 장치이다.
또한, 제21 본 발명은, 매트릭스 형상으로 배열된 자기 발광 소자와, 각 상기 자기 발광 소자에 대응하여 설치된 각 화소 회로를 갖고, 상기 각 화소 회로에, 표시 계조에 대응한 계조 전류를 제1 기간에 걸쳐서 인가하고, 상기 제1 기간에 연속하는 제2 기간에 상기 자기 발광 소자에 상기 계조 전류에 기초하는 표시 전류를 인가하여, 대응하는 상기 표시 계조를 표시시키는 자기 발광형 표시 장치로서, 소정의 제1 조건에 기초하여 상기 제1 기간보다 전인 제3 기간에 상기 자기 발광 소자에 프리차지 전류를 인가하는 자기 발광형 표시 장치의 전류 출력형 구동 회로로서,
시간 길이가 서로 다른 복수의 상기 제3 기간을 동시에 발생시키는 제3 기간 발생 수단을 구비한, 자기 발광형 표시 장치의 전류 출력형 구동 회로이다.
또한, 제22 본 발명은, 상기 복수의 제3 기간은, 상기 프리차지 전류를 인가할 때의 펄스 길이에 의해 생성되는, 제21 본 발명의 자기 발광형 표시 장치의 전류 출력형 구동 회로이다.
또한, 제23 본 발명은, 전류 출력형 소스 드라이버 회로로서 이용되는, 제21 본 발명의 자기 발광형 표시 장치의 전류 출력형 구동 회로이다.
또한, 제24 본 발명은, 매트릭스 형상으로 배열된 자기 발광 소자와,
각 상기 자기 발광 소자에 대응하여 설치된 각 화소 회로와,
상기 자기 발광 소자 및 상기 화소 회로를 구동하는 구동 회로를 구비하고,
상기 구동 회로로서, 제21 본 발명의 전류 출력형 구동 회로를, 적어도 1 이상 갖는, 자기 발광형 표시 장치이다.
또한, 제25 본 발명은, 매트릭스 형상으로 배열된 자기 발광 소자와,
각 상기 자기 발광 소자에 대응하여 설치된 각 화소 회로와,
제14 본 발명의 자기 발광형 표시 장치의 표시 제어 장치와,
제21 본 발명의 자기 발광형 표시 장치의 전류 출력형 구동 회로를 구비하고,
상기 표시 제어 장치가, 상기 프리차지 전류의 인가에 관한 동작을 실행하는, 자기 발광형 표시 장치이다.
또한, 제26 본 발명은, 상기 자기 발광 소자는 유기 EL 소자인, 제24 또는 제25 본 발명의 자기 발광형 표시 장치이다.
또한, 제27 본 발명은, 제26 본 발명의 자기 발광형 표시 장치를 표시 수단으로서 구비한, 전자 기기이다.
또한, 제28 본 발명은, 텔레비전으로서 이용되는, 제27 본 발명의 전자 기기이다.
또한, 제29 본 발명은, 제1 본 발명의, 자기 발광형 표시 장치의 구동 방법의, 상기 각 화소 회로에, 표시 계조에 대응한 계조 전류를 제1 기간에 걸쳐서 인 가하는 공정과, 상기 제1 기간에 연속하는 제2 기간에 상기 자기 발광 소자에 상기 계조 전류에 기초하는 표시 전류를 인가하여, 대응하는 상기 표시 계조를 표시시키는 공정과, 소정의 제1 조건에 기초하여, 상기 제1 기간보다 전인 제3 기간에 상기 자기 발광 소자에 프리차지 전류를 인가하는 공정을 컴퓨터에 실행시키기 위한 프로그램이다.
또한, 제30 본 발명은, 제29 본 발명의 프로그램을 기록한 기록 매체로서, 컴퓨터에 의해 처리 가능한 기록 매체이다.
본 발명의 전류 출력형 반도체 회로, 표시용 구동 장치, 표시 장치, 전류 출력 방법에 따르면, 전류 드라이버의 출력 비트 수를 증가시키더라도, 회로 규모의 증대를 보다 낮게 억제할 수 있다.
도 1은 본 발명에 있어서의 전류 출력형 반도체 회로의 입력 신호 파형을 도시한 도면.
도 2은 1도트분의 영상 신호마다 프리차지를 행할지의 여부를 외부로부터 선택할 수 있도록 했을 때의 드라이버 IC의 블록도.
도 3은 복수의 소스 드라이버 IC를 이용한 표시 패널을 도시한 도면.
도 4는 유기 발광 소자의 구조를 도시한 도면.
도 5의 (a)는 유기 발광 소자의 전류-전압-휘도 특성을 도시한 도면, 도 5의 (b)는 유기 발광 소자의 전류-전압-휘도 특성을 도시한 도면.
도 6은 커런트 코피어 구성의 화소 회로를 이용한 액티브 매트릭스형 표시 장치의 회로를 도시한 도면.
도 7의 (a)는 커런트 코피어 회로의 동작을 도시한 도면, 도 7의 (b)는 커런트 코피어 회로의 동작을 도시한 도면.
도 8은 정전류원 회로의 예를 도시한 도면.
도 9는 프리차지 펄스, 프리차지 판정 신호와 인가 판정부 출력의 관계를 도시한 도면.
도 10은 종래의 전류 출력형 드라이버의 각 출력으로 전류를 출력하기 위한 회로를 도시한 도면.
도 11은 도 10의 계조 표시용 전류원(103)의 트랜지스터 사이즈와 출력 전류 변동의 관계를 도시한 도면.
도 12의 (a)는 커런트 코피어 구성의 화소 회로에 있어서, 화소에 소스 신호선 전류가 흐를 때의 등가 회로를 도시한 도면, 도 12의 (b)는 커런트 코피어 구성의 화소 회로에 있어서, 화소에 소스 신호선 전류가 흐를 때의 등가 회로를 도시한 도면.
도 13은 1출력 단자에 있어서의 전류 출력과 프리차지 전압 인가부 및 절환 스위치의 관계를 도시한 도면.
도 14의 (a)는 각 트랜지스터군을 구성하는 트랜지스터의 채널 사이즈와 변동의 관계를 도시한 도면, 도 14의 (b)는 각 트랜지스터군을 구성하는 트랜지스터의 채널 사이즈와 변동의 관계를 도시한 도면.
도 15는 1수평 주사 기간 내에서의 프리차지 전압을 행하는 기간과 계조 데 이터에 기초하는 전류를 출력하는 기간의 관계를 도시한 도면.
도 16은 차동 입력이 가능하게 되는 소스 드라이버의 입력부의 회로 구성을 도시한 도면.
도 17의 (a)는 계조 데이터와 프리차지 판정 신호의 관계를 도시한 도면, 도 17의 (b)는 계조 데이터와 프리차지 판정 신호의 관계를 도시한 도면, 도 17의 (c)는 계조 데이터와 프리차지 판정 신호의 관계를 도시한 도면.
도 18은 입력 직렬 전류를 각 신호에 분배하는 회로를 도시한 도면.
도 19는 도 25 및 도 14의 (a)에 도시하는 출력단을 이용한 소스 드라이버에 있어서의 출력 전류의 인접 단자간의 변동과 계조의 관계를 도시한 도면.
도 20은 n형 트랜지스터를 이용한 경우의 커런트 코피어를 이용한 화소 회로를 도시한 도면.
도 21은 본 발명의 실시예를 이용한 표시 장치로서, 텔레비전에 적용한 경우를 도시한 도면.
도 22는 본 발명의 실시예를 이용한 표시 장치로서, 디지털 카메라에 적용한 경우를 도시한 도면.
도 23은 본 발명의 실시예를 이용한 표시 장치로서, 휴대 정보 단말기에 적용한 경우를 도시한 도면.
도 24는 본 발명의 실시예를 이용한 반도체 회로의 전류 출력부의 개념을 도시한 도면.
도 25는 도 24의 구성에 있어서, 전류원을 트랜지스터로 구성한 경우를 도시 한 도면.
도 26은 도 24 혹은 도 25에 도시한 전류 출력부에 의한 입력 신호의 계조 대 출력 전류의 관계를 도시한 도면.
도 27은 8비트 데이터 중 하위 1비트를 임의의 사이즈의 트랜지스터 구성으로 출력하고, 남은 상위 7비트분을 하위 1비트의 트랜지스터에 비하여 드레인 전류량이 많아지는 트랜지스터를 준비하고, 트랜지스터의 개수에 의해 계조 표시를 행하는 전류 출력단을 도시한 도면.
도 28은 색마다 직렬로 고속으로 데이터를 입력함으로써 소스 드라이버의 입력 신호선 수를 줄인 경우의 데이터 전송 시의 타임차트를 도시한 도면.
도 29는 색마다 직렬로 고속으로 데이터를 입력함으로써 소스 드라이버의 입력 신호선 수를 줄인 경우의 커맨드 전송 시의 타임차트를 도시한 도면.
도 30은 1수평 주사 기간에 있어서의 도 28 및 도 29의 전송 순서를 도시한 도면.
도 31은 도 6 혹은 도 44에 있어서의 EL 전원선의 배선을 도시한 도면.
도 32는 8비트 영상 입력에 대하여, 하위 2비트와 상위 6비트 사이의 전류의 대소 관계를 트랜지스터 채널 폭에 의해 조정하고, 각 비트 내에서는 트랜지스터의 개수에 의해 전류를 변화시킨 출력단의 구성에 있어서, 최상위 비트에 대응하는 전류원에 또 전류원을 추가할 수 있는 구성을 도시한 도면.
도 33은 계조 127과 계조 128의 전류차를 도시한 도면.
도 34는 도 25의 256계조 표시의 드라이버에 있어서의 트랜지스터(241)의 출 력 전류값의 이론값으로부터의 어긋남의 허용 한계와 표시 계조의 관계를 도시한 도면.
도 35는 도 39의 출력단을 갖는 소스 드라이버에 있어서, 계조 반전을 검출하여 보정을 행할 때의 회로 구성을 도시한 도면.
도 36은 계조 3과 계조 4의 계조차를 도시한 도면.
도 37은 계조 131와 계조 132의 계조차를 도시한 도면.
도 38은 계조에 따른 전류, 계조에 따른 전압을 1수평 기간 내에서 어느 1개를 선택하여 출력하거나, 시간적으로 순서대로 출력하도록 할 수 있게 한 경우의 출력단의 구성을 도시한 도면.
도 39는 상승 신호선을 이용했을 때의 최상위 비트 전류원 전류 상승 기능을 갖는 전류 출력단을 도시한 도면.
도 40은 프리차지 전원(24)의 전압이 복수 있고, 복수의 전압 중 어느 것을 선택하고 출력하여 전류 출력을 행하거나, 전류 출력만을 행하는 것이 가능한 소스 드라이버에 있어서의 프리차지 펄스, 프리차지 판정 신호와 소스 신호선의 관계를 도시한 도면.
도 41은 본 발명에 있어서의 프리차지 전압을 출력할지의 여부를 판정하는 플로우차트를 도시한 도면.
도 42는 본 발명의 프리차지 인가 방식을 실현하기 위한 프리차지 판정 신호 생성부를 도시한 도면.
도 43은 계조 반전이 발생한 경우에 상승 신호의 레벨을 변경함으로써 계조 반전을 없애는 기능을 갖는 소스 드라이버의 구성의 일례를 도시한 도면.
도 44는 커런트 미러 형식의 화소 구성을 이용한 표시 장치를 도시한 도면.
도 45는 영역(452)에서 소정 휘도가 얻어지지 않는 표시 패턴의 예를 도시한 도면.
도 46은 영역(462)의 상측 1~5행 정도의 휘도가 높아지는 표시 패턴의 예를 도시한 도면.
도 47은 계조 0에서 계조 4, 계조 0에서 계조 255로의 소스 신호선 전류와 전압의 변화를 도시한 도면.
도 48은 계조 255에서 계조 4, 계조 255에서 계조 0으로의 소스 신호선 전류와 전압의 변화를 도시한 도면.
도 49는 계조 0에서 계조 4로의 변화시에 최대 전류를 흘리는 기간을 설정한 경우의 소스 신호선 전류와 전압의 관계를 도시한 도면.
도 50은 전압 및 전류 프리차지를 할지의 여부의 판정을 행하는 흐름을 도시한 도면.
도 51은 영상 신호의 계조와, 메모리(522)에 기입하는 데이터의 관계를 도시한 도면.
도 52는 1행 전 데이터와의 비교를 행하는 회로 블록을 도시한 도면.
도 53은 1행 전 데이터와의 비교에 의해, 전류 프리차지의 처리 방법을 변경하는 회로 블록을 도시한 도면.
도 54는 커맨드 A의 값과, 전류 프리차지하지 않는 조건의 관계를 도시한 도 면.
도 55는 1행째 데이터인 경우에 있어서의 전류 프리차지 및 전압 프리차지를 할지의 여부의 판정을 행하기 위한 회로 블록을 도시한 도면.
도 56은 1행 전의 데이터에 의해서 전류 프리차지를 행할지의 판정을 행하는 블록을 도시한 도면.
도 57은 영상 신호의 계조에 따라서 어느 기간 전류 프리차지를 행할지 혹은 전류 프리차지를 행하지 않을지의 판정을 행하는 블록을 도시한 도면.
도 58은 테일링(tailing) 대책에 의해 전류 프리차지를 행할지의 여부, 전류 프리차지를 행하는 기간을 설정하는 블록을 도시한 도면.
도 59는 전류 프리차지 기간 선택 수단에 의해 결정된 전류 프리차지 기간에 대하여, 커맨드 입력에 의해, 프리차지를 행하지 않도록 변경할 수 있게 한 회로에 있어서의 커맨드와 전류 프리차지의 판정 기준의 관계를 도시한 도면.
도 60은 전압 프리차지의 판정을 행하는 블록을 도시한 도면.
도 61은 도 60에 있어서의 커맨드 L의 값과 전압 프리차지를 행할지의 여부의 판정 기준의 관계를 도시한 도면.
도 62는 입력 영상 신호에 대한 전류 프리차지 및 전압 프리차지를 행할지의 여부, 전류 프리차지의 기간을 정하는 프리차지 판정 신호 생성부를 도시한 도면.
도 63은 프리차지 동작과, 프리차지 판정 신호의 관계를 도시한 도면.
도 64는 본 발명을 이용한 소스 드라이버 및 제어 IC를 내장한 표시 장치의 회로 구성을 도시한 도면.
도 65는 전류 프리차지 기능 및 게이트 드라이버 제어 신호를 출력하는 기능을 구비한 소스 드라이버의 블록도.
도 66은 게이트선(651)과 게이트 드라이버 제어선(652)의 관계를 도시한 도면.
도 67은 영상 신호로부터 프리차지 판정 신호를 생성하고, 데이터를 직렬 출력하는 블록을 도시한 도면.
도 68은 메모리(522), 데이터 변환부(521)의 타이밍차트를 도시한 도면.
도 69는 전류 프리차지 펄스 및 전압 프리차지 펄스를 생성하기 위한 회로 블록을 도시한 도면.
도 70은 커런트 코피어 회로를 출력단에 이용하는 경우에 있어서의 드라이버 IC의 블록도를 도시한 도면.
도 71은 디지털-아날로그 변환부를 실현하는 회로예를 도시한 도면.
도 72는 복수의 드라이버 IC를 접속했을 때의 계조 기준 전류 신호의 배선을 도시한 도면.
도 73은 전류 유지 수단의 회로를 도시한 도면.
도 74는 절점(742) 및 구동 트랜지스터(731)의 드레인 전류가 게이트 신호선(741)에 의해 변화하는 것을 도시한 도면.
도 75는 구동 트랜지스터의 드레인 전류-게이트 전압 특성을 도시한 도면.
도 76은 이동도가 상이한 트랜지스터가 각 출력의 구동 트랜지스터에 이용되는 경우에 있어서 「관통」에 의한 드레인 전류의 차이를 도시한 도면.
도 77은 커런트 코피어 회로에 있어서 「관통」를 줄이기 위해 트랜지스터를 1개 삽입한 경우의 전류 유지 수단을 도시한 도면.
도 78은 계조 기준 전류 생성부의 회로를 도시한 도면.
도 79는 도 77에 있어서 2개의 게이트 신호선의 파형을 도시한 도면.
도 80은 계조 기준 전류 생성부의 회로를 도시한 도면.
도 81은 기준 전류 생성부를 도시한 도면.
도 82는 인에이블 신호를 포함한 디지털 아날로그 변환부의 회로를 도시한 도면.
도 83은 1수평 주사기간에 있어서의 타이밍 펄스, 칩 인에이블 신호, 셀렉트 신호와 계조 전류 신호의 관계를 도시한 도면.
도 84는 W/L이 상이한 트랜지스터의 전류-전압 특성을 도시한 도면.
도 85는 영상 신호와 프리차지 플래그를 저진폭으로 고속 전송하고, 전자 볼륨 설정 및 프리차지 기간 설정용의 1비트 커맨드선을 갖게 되는 소스 드라이버를 이용한 경우의 표시 패널의 구성예를 도시한 도면.
도 86은 프리차지 플래그와 영상 신호선을 동일 신호선에 의해 고속 전송하는 경우의 전송 패턴 예를 도시한 도면.
도 87은 커맨드선의 타이밍차트를 도시한 도면.
도 88 계조에 따른 프리차지 전압을 생성하는 프리차지 전압 변환부의 회로 구성을 도시한 도면.
도 89는 도 85에 이용되는 소스 드라이버의 내부 블록도.
도 90은 계조 데이터에 대응한 전류 전압 출력의 관계 및 계조 데이터에 동기하여 보내지는 프리차지 판정 신호의 전송예를 도시한 도면.
도 91은 영상 신호선과 동일 신호선에 기준 전류 설정 및 프리차지 인가 기간 설정 신호를 입력하는 경우에 있어서의 각각의 전송 패턴예를 도시한 도면.
도 92는 1수평 주사 기간 내에서 데이터를 전송하는 기간과 블랭킹 기간의 관계를 도시한 도면.
도 93은 영상 신호선과 기준 전류 및 프리차지 기간 설정 신호선을 공용한 경우에 있어서의 소스 드라이버의 내부 구성을 도시한 도면.
도 94는 게이트 드라이버 제어선 출력을 갖은 소스 드라이버를 이용했을 때의 드라이버 IC간의 배선을 도시한 도면.
도 95는 본 발명의 실시예에 있어서의 데이터 전송 방법을 도시한 도면.
도 96은 1수평 주사 기간 내에 있어서의 데이터의 전송예를 도시한 도면.
도 97은 소스 드라이버 내부에서 영상 신호선으로부터, 계조 데이터, 프리차지 반전 신호, 게이트 드라이버 제어선을 분리한 후의 각 신호선 파형을 도시한 도면.
도 98은 게이트 드라이버 제어선 출력 기능을 가진 소스 드라이버의 내부 구성을 도시한 도면.
도 99는 도 98의 프리차지 전압 발생부를 도시한 도면.
도 100은 도 98의 프리차지 전압 선택 및 인가 판정부를 도시한 도면.
도 101은 도 100에 있어서의 디코드부(1001)의 입출력 관계를 도시한 도면.
도 102는 도 6의 화소 회로를 이용했을 때의 소스 신호선 전류와 소스 신호선 전압의 관계를 도시한 도면.
도 103은 계조에 따른 전류원 외에 전류 프리차지선에 의해 전류를 공급하기 위한 전류원을 전류 출력단에 설치한 도면.
도 104는 소스 신호선 전류가 10nA에서 0nA로 변화할 때의 변화의 상태를 도시한 도면.
도 105는 소스 신호선 전류가 0nA에서 10nA로 변화할 때의 변화의 상태를 도시한 도면.
도 106은 도 104 및 도 105에서의 변화를 소스 신호선의 전류 전압 특성 상에서 도시한 도면.
도 107은 전류 프리차지를 행했을 때의 소스 신호선 전류의 변화의 상태를 도시한 도면.
도 108은 수평 주사 기간의 처음에 소정 전류의 10배의 전류를 출력할 때의 소스 드라이버 출력의 시간 변화를 도시한 도면.
도 109는 도 108과 같은 전류 출력을 실현하기 위한 소스 드라이버의 구성을 도시한 도면.
도 110은 멀티 컬러 출력에 대응한 소스 드라이버의 기준 전류 생성부와 전류 출력단의 구성을 도시한 도면.
도 111은 멀티 컬러 출력에 대응한 소스 드라이버의 프리차지 전류 출력 구성(프리차지 기준 전류 발생부, 프리차지 전류 출력단)을 도시한 도면.
도 112는 프리차지 전류 및 프리차지 전압을 소스 신호선에 출력 가능하게 한 소스 드라이버의 구성을 도시한 도면.
도 113은 도 112의 프리차지 전류 전압 출력단의 내부 구성을 도시한 도면.
도 114는 도 113의 판정 신호 디코드부(1131)의 입력과 스위치(1132 내지 1135)의 상태의 관계를 도시한 도면.
도 115는 소스 드라이버에 입력되는 프리차지 플래그(862)를 출력하는 플로우차트를 도시한 도면.
도 116은 프리차지 플래그 생성부 및 소스 드라이버에의 송신부를 도시한 도면.
도 117은 전압 프리 챠지와 복수의 서로 다른 기간 중 하나의 기간을 선택하여 전류 프리차지를 행할 수 있는 소스 드라이버의 구성을 도시한 도면.
도 118은 전류 프리차지를 행하는 기능을 갖는 전류 출력부(1171)의 회로를 도시한 도면.
도 119는 펄스 선택부(1175)의 입출력 신호의 관계를 도시한 도면.
도 120은 도 119에 기초하여 펄스 선택부를 동작시켰을 때의, 프리차지 펄스(1174, 451)와 프리차지 판정선(984)과 출력의 시간 변화를 도시한 도면.
도 121은 도 117의 구성을 한 드라이버 IC의 입력 신호 형식을 도시한 도면.
도 122는 전류 프리차지를 행하는 기능을 갖는 전류 출력부(1171)의 회로를 도시한 도면.
도 123은 표시 계조와 필요한 프리차지 전류 출력 기간의 관계를 도시한 도 면.
도 124는 전류 프리차지를 이용했을 때의 전류 변화를 도시한 도면.
도 125는 각 수평 주사기간에 있어서, 프리차지 전압 및 프리차지 전류가 출력되는 경우에 있어서의 소스 신호선 전류의 변화의 상태를 도시한 도면.
도 126은 복수의 수평 주사 기간에 걸쳐 소스 신호선 전류가 변화하지 않는 경우에는, 프리차지 전압 인가 기간(1251) 및 프리차지 전류 출력 기간(1252)을 설정하지 않도록 했을 때의 소스 신호선 전류의 변화의 상태를 도시한 도면.
도 127은 소스 신호선이 연속하여 동일한 전류를 출력하는 경우와, 변화하는 경우가 있는 표시 패턴의 예를 도시한 도면.
도 128은 도 127에 있어서의 본 발명을 이용한 경우의 소스 신호선 전류의 변화를 도시한 도면.
도 129는 소스 신호선의 전류에 변화가 있는 경우에만 프리차지 전압 혹은 프리차지 전류가 출력되는 기간이 발생하도록 하기 위한, 판정 방법을 도시한 도면.
도 130은 온도에 의해 구동 트랜지스터(62)의 드레인 전류와 게이트 전압의 관계가 변화하는 것을 도시한 도면.
도 131은 소스 드라이버 외부에서 저항 소자와 온도 보상 소자를 이용하여, 온도에 따라 다른 전압을 프리차지 전압 발생부에 입력하는 구성을 도시한 도면.
도 132는 온도에 의해 프리차지 전압을 변화시킬 때의 프리차지 전압의 변화예를 도시한 도면.
도 133은 도 132와 같이 프리차지 전압을 출력했을 때의 온도에 대한 트랜지스터(62)의 드레인 전류의 변화를 도시한 도면.
도 134는 온도 보상 소자를 외부에 설치한 경우에서의, 프리차지 전압을 화소 회로에 인가하는 회로 블록을 도시한 도면.
도 135는 온도 검지 수단의 데이터를 이용하여, 컨트롤러로부터의 커맨드 제어에 의해 프리차지 전압 발생용 전자 볼륨의 값을 온도에 의해서 변경하는 회로 블록을 도시한 도면.
도 136은 도 135의 회로 구성에 있어서의 온도에 대한 전자 볼륨 출력 전압의 관계를 도시한 도면.
도 137은 도 136의 온도 대 전자 볼륨의 관계에서 프리차지 전압을 제어한 경우에서의 트랜지스터(62)의 드레인 전류의 온도에 의한 변화를 도시한 도면.
도 138은 화소 회로를 형성한 어레이와 동일 어레이 내에, 프리차지 전압 발생용 트랜지스터를 형성한 경우의 회로 구성을 도시한 도면.
도 139는 트랜지스터(1381 및 62)의 게이트 전압과 드레인 전류의 관계를 도시한 도면.
도 140은 본 발명의 프리차지 전압 발생용 트랜지스터의 배치안을 도시한 도면.
도 141은 어레이 내에 형성된 프리차지 전압 발생용 회로 중의 하나를 소스 드라이버 입력 단자에 선택하여 수용되도록 한 회로를 도시한 도면.
도 142는 어레이 내에 형성되는 프리차지 전압 발생부를 복수개로 분배하여 배치한 경우의 회로 구성을 도시한 도면.
도 143은 트랜지스터(62 및 1381)의 고온 시에 있어서의 게이트 전압과 드레인 전류 특성을 도시한 도면.
도 144는 구동 트랜지스터(62)의 얼리 효과에 의한 EL 소자에 흐르는 전류가 증가하는 것을 도시한 도면.
도 145는 유기 발광 소자를 이용한 표시 장치에 있어서 EL 소자를 흐르는 전류의 합계를 측정하고, 그 전류값을 패널에 상관없이 일정하게 하기 위한 조정 회로를 도시한 도면.
도 146은 도 145에 의한 조정 회로에 있어서, 조정 방법을 도시한 도면.
도 147은 프리차지 전압의 조정을, 트리머를 이용하여 행한 경우의 예를 도시한 도면.
도 148은 온도 검지 수단의 결과를 컨트롤러에 입력하고, 그 결과에 기초하여 소스 드라이버 및 게이트 드라이버의 신호 제어를 변화시키는 경우의 회로 구성을 도시한 도면.
도 149는 도 148의 구성에 있어서의 게이트 드라이버(61b)의 1프레임간의 파형을 도시한 도면.
도 150은 게이트 신호선(2)의 비점등 기간을 출력 인에이블 신호에 의해 제어했을 때의 파형을 도시한 도면.
도 151은 계조와 휘도의 관계를 도시한 도면.
도 152는 감마 보정을 행했을 때의 영상 신호 계조와, 소스 드라이버 출력 계조의 관계를 도시한 도면.
도 153은 입력 영상 신호에 감마 보정을 건 후, 프리차지를 행할지의 여부의 판정을 행하기 위한 회로 구성을 도시한 도면.
도 154는 본 발명의 실시예에 있어서의 프리차지 판정 신호 발생부를 도시한 도면.
도 155는 계조 1을 전체 화면에 표시하는 경우에 있어서의, 임의의 프레임에서의 각 화소의 표시 계조를 도시한 도면.
도 156은 감마 보정을 행한 신호를 소스 드라이버의 출력 계조수에 맞춰 계조 변환을 행하는 블록을 도시한 도면.
도 157은 소스 드라이버의 표시 계조를 기준으로 하여, 제1 행을 계조 0.25, 제2 내지 제4 행을 계조 3 표시한 경우의 임의의 프레임에서의 각 화소 표시 계조를 도시한 도면.
도 158은 도 157의 표시 패턴에 있어서의 프리차지의 유무의 판정을 화소마다 도시한 도면.
도 159는 소스 드라이버의 표시 계조를 기준으로 하여, 제1 행을 계조 0.25, 제2 내지 제4 행을 계조 3 표시한 경우의 임의의 프레임에서의 각 화소 표시 계조를 도시한 도면.
도 160은 소스 드라이버의 표시 계조를 기준으로 하여, 제1 행을 계조 0.25, 제2 내지 제4 행을 계조 3 표시한 경우의 임의의 프레임에서의 각 화소 표시 계조와 캐리 신호의 값, 및 프리차지의 판정 결과를 도시한 도면.
도 161은 영상 신호에 대하여, 감마 보정, 프리차지 처리를 가하는 회로 블록의 예를 도시한 도면.
도 162는 영상 신호에 대하여, 감마 보정, 프리차지 처리를 가하는 회로 블록의 예를 도시한 도면.
도 163은 도 162에 있어서 프리차지 판정 신호 발생부에 입력되는 데이터의 각 화소에 대응한 데이터를 도시한 도면.
도 164는 소스 드라이버의 표시 계조를 기준으로 하여, 제1 행을 계조 0, 제2 내지 제4 행을 계조 2.75 표시한 경우의 임의의 프레임에서의 각 화소 표시 계조를 도시한 도면.
도 165는 도 162에 있어서 프리차지 판정 신호 발생부에 입력되는 데이터의 각 화소에 대응한 데이터를 도시한 도면.
도 166은 1행 전의 데이터와 N계조차 이상의 차가 있을 때에 프리차지를 행하는 경우에, 1행 전 데이터와 N-1계조의 차가 있을 때에 있어서의, 1행 전과 해당 행의 캐리 신호의 값에 의한 프리차지의 판정 결과를 도시한 도면.
도 167은 1행 전의 데이터와 N계조차 이상의 차가 있을 때에 프리차지를 행하는 경우에, 1행 전 데이터와 N계조의 차가 있을 때에 있어서의, 1행 전과 해당 행의 캐리 신호의 값에 의한 프리차지의 판정 결과를 도시한 도면.
도 168은 영상 신호에 대하여, 감마 보정, 프리차지 처리를 가하는 회로 블록의 예를 도시한 도면.
도 169는 발광색마다 전류 프리차지 기간을 상이하게 할 수 있도록 하기 위 한 펄스 발생부의 회로 구성을 도시한 도면.
도 170은 펄스 합성부의 내부 회로의 예를 도시한 도면.
도 171은 임의의 수평 주사 기간에서의 전압 프리차지 펄스, 전류차 보정용 펄스, 전류 프리차지 펄스의 변화의 상태를 도시한 도면.
도 172는 발광색마다 전류 프리차지 기간을 상이하게 할 수 있도록 하기 위한 펄스 발생부의 회로 구성을 도시한 도면.
도 173은 전류 프리차지 기간과 프리차지 전류값의 쌍방을 변화시킬 수 있는 소스 드라이버의 출력단을 도시한 도면.
도 174는 프리차지 판정선과 프리차지의 동작의 관계를 도시한 도면.
도 175는 본 발명에 있어서의 출력 전류값의 시간 변화를 도시한 도면.
도 176은 프리차지 전압을 전자 볼륨에 의해 조정하고, 또한 화소의 트랜지스터의 온도 특성에 의한 전압 변화를 보상하는 것이 가능한 프리차지 전압 발생부의 회로 구성을 도시한 도면.
도 177은 전류 프리차지 기간과 프리차지 전류값의 쌍방을 변화시킬 수 있는 소스 드라이버의 출력단을 도시한 도면.
도 178은 데이터 인에이블 신호를 이용하여, 수직 블랭킹 기간에서는 영상 신호에 계조 0을 삽입하고 프리차지 판정 신호 발생부에서는 특정한 신호를 출력하도록 하기 위한 회로 구성을 도시한 도면.
도 179는 도 178에 있어서의 흑 데이터 삽입부의 동작을 도시한 도면.
도 180은 도 178에 있어서의 프리차지 판정 신호 변경부의 동작을 도시한 도 면.
도 181은 수직 블랭킹 기간에서의 소스 드라이버 출력의 차이에 의한 소스 신호선 전위의 변화의 상태를 도시한 도면.
도 182는 수직 블랭킹 기간의 최후의 수평 주사 기간에 전압 프리차지 및 계조 0 출력 제어를 행했을 때의 소스 신호선 전위의 변화의 상태를 도시한 도면.
도 183은 1행째에 전류 프리차지를 행한 경우의 소스 신호선 변화의 상태를 도시한 도면.
도 184는 1행째에 전류 프리차지를 행한 경우의 소스 신호선 변화의 상태를 도시한 도면.
도 185는 본 발명에 있어서의 출력 인에이블 신호의 동작을 도시한 도면.
도 186은 출력 인에이블 기능, 전압 프리차지 기능, 전류 프리차지 기능을 갖는 출력단의 회로예를 도시한 도면.
도 187은 화소 선택 기간과 수직 블랭킹 기간에 전압 프리차지 펄스가 상이한 것을 도시한 도면.
도 188은 수직 블랭킹 기간에서의 전압 프리차지 펄스, 프리차지 플래그와 소스 신호선 전압의 상태를 도시한 도면.
도 189는 커맨드 전송 기간과 타이밍 펄스, 커맨드 레지스터 갱신 타이밍의 관계를 도시한 도면.
도 190은 본 발명의 소스 드라이버의 내부 구성을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 영상 데이터
12 : 데이터선
13 : 어드레스
14 : 분류후 데이터
15 : 클럭
16 : 스타트 펄스
241 : 트랜지스터
<발명을 실시하기 위한 최량의 형태>
본 발명의 전류 출력형 반도체 회로에서는, 추가하는 2비트분에 관해서는, 종래의 6비트분의 하위측에 추가한다. 그 때문에, 지금까지의 6비트 출력에 이용한 계조 표시용 전류원(103)의 전류값의 4분의 1을 출력하는 전류원을 준비하고, 이것을 3개 추가함으로써 256계조 출력을 행한다. 도 24에 8비트 출력을 행하는 전류 출력단의 개념도를 도시한다.
8비트화에 의해 증가하는 트랜지스터 수는 3개이기 때문에, 상위측에 추가하는 것에 비해서 회로 규모의 증가가 작은 구성을 실현할 수 있다.
백 표시(최고 계조 표시)에서의 전류값의 조정은 "I"의 값을 조정하면 되고, 이 "I"의 값은 도 8의 구성의 기준 전류(89)를 제어하면 변화시킬 수 있기 때문에, 어플리케이션에 따라서 제어 데이터(88)를 입력함으로써 실현한다.
도 24의 구성을 트랜지스터로 실현했을 때의 예를 도 25에 도시한다. 상위 6비트분의 트랜지스터(252)는, 본 발명의 제1 단위 트랜지스터에 일례로서 대응하고, 하위 2비트분의 트랜지스터(251)는, 본 발명의 제2 단위 트랜지스터에 일례로서 대응한다. 트랜지스터군(241a, 241b)은, 본 발명의 제1 전류원군에 일례로서 대응하고, 트랜지스터군(242a, 242b, 242c, 242d, 242e, 242f)은, 본 발명의 제2 전류원군에 일례로서 대응한다. 입력 영상 신호 데이터 D[7:0]에 대하여, D[0]과 D[1] 사이, D[2] 내지 D[7] 사이에서는, 비트마다의 가중치를 출력에 접속되는 트랜지스터의 개수를 변화시킴으로써 표현하고, 하위 2비트와 상위 4비트 사이의 가중치 부여는 트랜지스터의 채널 폭에 의해 정했다. 트랜지스터(251와 252)에서는, 트랜지스터(252)쪽이 채널 폭이 대략 4배로 되도록 설계한다. 단, 채널 폭의 비와 출력 전류의 비가 정확히 일치하는 것은 아니기 때문에, 3.3배 내지 4배 사이에서 시뮬레이션이나 TEG 트랜지스터 실측 데이터를 바탕으로, 트랜지스터의 채널 폭의 비율을 결정함으로써 보다 계조성이 높은 출력단을 구성할 수 있다.
출력 전류는 각 비트에 접속된 전류원 트랜지스터의 수에 의해 결정되고, 1개의 트랜지스터에 흐르는 전류량을 개수분만큼 쌓아올리는 형태로, 출력 전류를 변화시킨다. 도 24 및 도 25의 8비트 출력인 경우, 계조와 출력 전류 특성은 도 26과 같이 된다(또한 지면의 관계상, 하위 64계조만을 도시). 상위 6비트의 트랜지스터(252)에 의해 참조 부호 262의 영역에서 나타내어지는 전류가 출력되고, 하위 2비트의 트랜지스터(251)에 의해 참조 부호 261의 영역에서 나타내어지는 전류가 출력된다. 참조 부호 262의 전류는 트랜지스터의 개수의 차이에 의해 전류값을 변경하고 있기 때문에, 피치 폭의 변동은 1% 이하로 할 수 있다. 출력 전류의 대부분은 참조 부호 262의 부분이기 때문에, 참조 부호 261의 부분의 전류에 다소 변 동이 발생해도 계조의 선형성에 영향을 주지 않는다. 또한, 참조 부호 261의 피치 폭이 소정의 값에 비하여 증감해도, 4계조에 1회의 피치 폭이 다른 부분이 생길 뿐이고, 참조 부호 262와 참조 부호 261의 출력 전류에 대한 비율을 고려하면 실용상은 문제없다. 참조 부호 262의 전류 비율이 작아지는 저계조 영역에서는, 인간의 눈의 특성상 휘도 차를 인식하기 어려워, 피치 폭의 변동은 더욱 눈에 띄지 않게 되기 때문에, 문제없다.
상위 6비트분의 트랜지스터(252)에 의한 인접 단자간의 출력 변동은 6비트 드라이버의 것과 동일한 것을 이용하고 있기 때문에, 변동은 2.5% 이내로 되고, 출력 전류 변동에 의한 세로 줄무늬는 발생하지 않는 것을 확인 완료하였다.
한편, 새롭게 더한 2비트분의 트랜지스터에 대해서는, 채널 폭을 단순하게 4분의 1로 한 것만으로는, 트랜지스터의 채널 면적이 작아지기 때문에, 변동이 증가하고, 2.5%를 초과한다(인접 단자 사이의 출력 전류 변동은 트랜지스터 면적의 평방근에 반비례한다).
도 19에 도 25의 출력단의 구성에 있어서의 계조와 인접간 전류 변동의 관계를 도시한다. 단순하게 하위 2비트분의 트랜지스터(251)의 사이즈를 작게 한 경우에는, 실선(191) 및 파선(192)으로 나타내는 계조와 변동의 관계로 되어, 계조 3 이하에서 변동이 2.5%를 초과하는 문제가 있다. 단순하게 채널 폭을 4분의 1로 한 경우에서의 변동과 계조의 관계를 도 14의 (b)에 도시한다. 계조 1 내지 3에서는 변동이 2.5%를 초과하기 때문에, 허용할 수 없다.
그래서, 본 발명에서는 계조 1 내지 3의 출력에 기여하는 3개의 트랜지스터(251)만 (트랜지스터 채널 폭)/(트랜지스터 채널 길이)의 값을 유지하고, 출력 전류는 변화시키지 않고, 채널 폭과 채널 길이를 크게 하여 채널 면적을 크게 함으로써 변동을 저감시킨다. 도 14의 (a)에 예를 도시한다. 이 경우에는 채널 길이, 채널 폭 모두 2배로 하고, 채널 면적을 4배로 함으로써 모든 계조에서 변동을 2.5% 이내로 했다.
또 본 예에서는, 이론상의 수치를 설명하고 있고, 실제로는 트랜지스터군(241a) 및 트랜지스터군(241b)의 채널 폭은 이 값보다 커진다. 커지는 방향으로 작성하기 위해, 출력 전류의 변동에 대하여 마진을 갖는 방향으로 진행하기 때문에, 이론값으로 우선 계산 설계하고, 마지막에 실측 데이터에 기초하여 변경하면 된다.
이 방법에 의한 칩 면적의 증가는 전체의 7할에 대하여 1.05배이기 때문에, 전체로서는 1.04배 정도의 증가로 되므로, 증가율이 적고 또한 변동이 보이지 않는 표시가 가능하게 된다. 또 계조와 변동의 관계도 도 19에 도시하는 참조 부호 191과 193의 실선으로 나타낸 관계로 되어 전체 계조에서 변동 2.5%를 실현했다.
또한, 트랜지스터군(241)과 트랜지스터군(242)의 트랜지스터군은 각각 서로 다른 사이즈로 형성되어 있기 때문에, 시뮬레이션과 실측값과의 어긋남으로부터 트랜지스터군(242)의 전류 출력에 대하여, 트랜지스터군(241)의 전류 출력이 커지거나, 작아지거나 한다.
트랜지스터군(241)의 전류 출력이 트랜지스터군(242)의 출력 전류에 대하여 작아졌다고 하더라도, 출력이 0이거나, 마이너스의 전류가 흐르는 것도 아니기 때 문에 계조 반전은 발생하지 않으므로, 문제는 없다.
한편, 트랜지스터군(241)의 전류 출력이 트랜지스터군(242)의 출력 전류에 대하여 커진 경우에는 트랜지스터군(241)의 트랜지스터가 출력에 기여하는 계조와 기여하지 않는 계조가 인접하는 계조 사이에서 계조 반전이 발생할 가능성이 있다. 예를 들면 계조 3과 4 사이나, 127와 128 사이이다.
계조 3과 4 사이에서는, 도 36에 도시하는 바와 같이 33%의 휘도차가 있다. 출력 변동은 도 14에 도시하는 바와 같이 2.5% 정도이기 때문에, 만일 계조차가 작아지는 방향으로 변동이 발생했다고 하더라도 30%의 차는 있다. 따라서, 시뮬레이션값에 비하여, 실제의 트랜지스터군(241)의 전류 출력이 30% 커지더라도 문제는 없다.
계조 127과 128 사이에서는, 도 33에 도시하는 바와 같이 0.79%의 계조차로 된다. 계조 127 중 124계조분과, 계조 128은 동일 사이즈의 트랜지스터(242)에 의해 출력되기 때문에, 변동은 인접간 변동과 마찬가지로 0.5% 정도이다. 그 때문에, 계조차는 최소로 0.29%로 될 가능성이 있다. 트랜지스터군(241)의 트랜지스터에 의한 전류가 커지더라도, 전체로서 0.29%까지 억제되면 된다. 트랜지스터군(241)의 트랜지스터의 전류는 최대라도 12.3%까지이면 계조 반전하는 일은 없다.
계조 128을 초과하는 경우, 예를 들면 계조 131과 132 사이에서는, 도 37에 도시하는 바와 같이 계조차는 0.75% 이지만, 모두 트랜지스터군(242f)의 전류 출력을 갖고, 다른 것은 트랜지스터군(242a), 트랜지스터군(241a), 트랜지스터군(241b)의 3개이다. 트랜지스터군(242f)에 비하여, 트랜지스터군(242a)의 전류는 32분의 1이며, 트랜지스터의 변동에 의한 전류값의 변화는 128계조 이하인 경우에 비하여 작아진다. 이 경우 0.08% 작아질 가능성이 있고, 그 결과 트랜지스터에 변동이 있었다고 해도 0.67%의 휘도차로 된다. 127과 128 사이에 비하여 휘도차가 커지는 것, 트랜지스터군(241)의 전류 출력이 차지하는 비율이 작아지는 것으로 인해 적어도 127과 128 사이에 비하여 트랜지스터군(241)의 트랜지스터의 전류가 커지더라도 문제는 없다.
트랜지스터군(241)의 트랜지스터의 전류량이 시뮬레이션값(이론값)보다도 커지더라도 계조 반전이 발생하지 않는 범위와, 표시 계조와의 관계를 도 34에 도시한다.
도 34에 의하면, 가장 이론값로부터의 어긋남을 허용하지 않는 것이, 127과 128계조 사이이고, 이 경우에 12.3%이다. 적어도 이론값과 실제의 값이 12% 어긋나지 않으면, 계조 반전이 발생하지 않아 전류 출력을 실현할 수 있다.
도 24 및 도 25의 구성에 있어서의 8비트 드라이버에 있어서, 하위 2비트(트랜지스터군(241)에서 출력)과 상위 6비트(트랜지스터군(242)에서 출력)의 트랜지스터 사이즈를 변경했다고 하더라도, 계조 반전없이 표시하는 것이 가능하게 된다.
가장 계조 반전이 발생하기 쉬운 것은 계조 127과 계조 128 사이이기 때문에, 이 2계조 사이에서 계조 반전이 발생한 경우에도 리페어에 의해 계조 반전을 없애는 회로를 내장한 전류 출력단(23)의 1출력의 회로 구성을 도 32에 도시한다.
도 25의 구성에 비하여, 128계조 이상에서의 전류 증가용 트랜지스터(322)와 절환부(321)가 부가된 것이 특징이다.
절환부(321)의 단자(323)는 3개 있고, 각각, 전류 증가용 트랜지스터(322), 접지 전위, 전류원(242f)에 접속되어 있다.
절환부(321)에서는 통상은, 참조 부호 323a와 323b가 접속되고, 참조 부호 323c는 미접속 상태로 되어 있다. 그 때문에, 전류 증가용 트랜지스터(322)는 전류 출력에는 영향을 미치지 않는다. 계조 반전이 없는 경우에는 이 상태로 출하한다.
한편, 트랜지스터군(241)의 전류가 많아진 경우에 계조 반전이 발생한 경우에는, 128계조 이상의 전류를 증가시켜, 계조 반전을 방지하기 위해, 레이저 등에 따라서 절환부(321)의 접속을 변경하고, 단자(323a와 323c)를 접속시킨다.
이에 의해, 128계조 이상의 전류가 증가하여, 계조 반전을 방지할 수 있다.
전류 증가용 트랜지스터(322)의 전류는 트랜지스터군(241a)의 전류의 10% 정도의 전류를 출력하는 것으로 한다. 트랜지스터군(241)의 전류가 12.3%를 초과하면 127과 128계조 사이에서 반전이 발생하기 때문에, 이것을 구제하기 위해서는 10% 정도로 해 둔다. 트랜지스터군(241)의 전류가 22% 어긋나면, 127과 128계조 사이에서의 계조 반전을 방지할 수 없는데, 이 경우에는, 이미 63과 64계조 사이에서도 계조 반전이 발생한다. 63과 64계조 사이에서의 보정은 이 회로에서는 불가능하기 때문에, 22%의 어긋남을 고려할 필요가 없다.
그 때문에, 본 발명에서는 가장 계조 반전이 발생하기 쉬운 계조 사이만의 계조 반전만을 구제할 수 있도록 하는 구성으로 했기 때문에, 전류 증가용 트랜지스터(322)의 전류는 트랜지스터군(241a)의 전류의 10% 정도의 것이어도 된다.
이 전류 증가용 트랜지스터(322)에 의한 인접간 변동에의 영향은, 128계조의 전류에 대하여, 트랜지스터(322)의 출력 전류는 1280분의 1이기 때문에, 전체의 0.08%이므로 무시할 수 있다. 트랜지스터군(241a)이나 트랜지스터군(241a)의 4분의 1정도의 크기로 만들어도 문제없다.
각 출력에 절환부(321)를 설치한 것에 의해 계조 반전의 가능성이 작은 드라이버 IC를 실현했다. 이에 의해, 레이저 가공 등에 의해 불량품을 양품으로 할 수 있어 수율이 상승하는 것을 기대할 수 있다.
그러나, 1출력마다 레이저 가공을 행하게 되면, 가공에 시간이 걸리는 것에 의한 작업 공정수의 증대, 코스트의 증가를 초래하게 되어, 수율의 상승의 효과만큼 가격이 내려가지 않을 가능성이 있다.
따라서, 도 39에 도시하는 바와 같이 전류 증가용 트랜지스터(322)와 전류원(242f)의 접속을 절환 수단(391)을 통하여 행하고, 상승 신호(392)에 의해 절환 수단(391)을 제어함으로써 외부 커맨드 입력에 의해 상승 신호(392)를 이용하여 128계조째의 전류를 용이하게 상승시킬 수 있는 구성을 고려했다.
상승 신호(612)는 출력마다 설정할 수 있으면 좋지만, 이 경우 신호선마다의 상승 신호(612)의 값을 유지하는 래치가 필요하다. 각 래치에의 신호의 분배는 영상 신호를 분배하기 위해 이용하는 시프트 레지스터를 공용하면 1비트의 신호 입력(392)에 의해 가능하다. 그러나 래치를 신호선 분만큼 설치하기 때문에 회로 규모가 커지는 문제가 있다. 래치부(22)가 유지해야 할 데이터의 비트 수가 각 소스선에서 1비트 증가한다. 회로 규모가 커져도 되는 경우 혹은 미세 프로세스를 이용하여, 전체에 차지하는 래치부의 면적이 작은 경우에는 출력마다 상승 신호를 제어하여 상승시킬지의 여부를 결정해도 되지만, 계조 반전이 발생하는 경우에는, 시뮬레이션값과 실측값이 동떨어진 경우에 발생하기 때문에, 기본적으로는 모든 단자 공통으로, 전류 증가용 트랜지스터(322)의 필요/불필요의 판정이 이루어져야 할 것이다.
따라서, 상승 신호선(392)은 1개의 소스 드라이버 내에서 모두 공통인 1개의 신호선으로 하고, 이 신호선의 제어에 의해서, 모든 출력에서 128계조 이상의 전류를 증가시킬지의 여부를 결정한다.
이 신호선은 예를 들면, 통상은 로우 레벨로 하고, 절환부(391)를 비도통 상태로 해 두지만, 레이저 가공으로, 상승 신호선(392)을 하이 레벨로 절환함으로써 전체 출력 일괄로 제어하도록 하면, 단기간에 리페어를 실시할 수 있다. 도 43의 참조 부호 431로 나타내는 바와 같은 회로를 형성하면 실현 가능하다.
또한, 소스 드라이버 IC(36) 내부에 ROM(351)을 구성할 수 있는 경우에는, 외부 제어 신호에 의해, ROM(351)의 값을 기입하고, 계조 반전이 발생한 IC에서는 ROM(351)에는 상승 신호선(392)을 하이 레벨로 하도록, 계조 반전이 발생하지 않는 IC에서는 ROM(351)에는 상승 신호선(392)을 로우 레벨로 하도록 기입을 행하도록 하면 된다.
예를 들면 도 35와 같이, ROM(351)에는 PC 등(352)으로부터의 신호를 검사 시에 입력할 수 있도록 하여, 출력 전류 측정 수단(353)의 전류값에 의해 계조 반전이 발생하고 있는지의 여부를 PC 등(352)으로 검출하고, 계조 반전이 발생했을 때에 ROM(351)에는 하이 레벨의 신호를 기입하도록 한다. 계조 반전이 발생하지 않는 경우에는 ROM(351)에는 로우 레벨의 신호를 기입한다. 이에 의해, 자동적으로 계조 반전을 보정할지의 여부를 판정할 수 있어, 사람의 손을 거치지 않고, 불량품을 레스큐할 수 있게 되어, 고속이고 또한 염가로 IC를 제공할 수 있게 되었다.
이상의 설명에 있어서는, 소스 드라이버는 8비트로서 설명을 행했지만, 8비트가 아니더라도 본 발명을 실현할 수 있다. 또한, 하위 2비트와 상위 6비트의 조합 이외에도, 도 27에 도시하는 바와 같이 하위 1비트와 상위 7비트의 조합이라도 실현 가능하다. 하위 N비트를 임의의 트랜지스터 사이즈로 형성하고, 상위 M비트를 다른 트랜지스터 사이즈로 형성함으로써, (N+M)(≥3)비트 출력의 전류 드라이버를 실현할 수 있다. 이 경우, 하위 N비트의 트랜지스터는 상위 M비트의 트랜지스터의 전류 출력의 1/2N의 전류를 출력하면 가장 좋다. 그러나, 계조를 표현할 수 있으면, 하위 N비트의 트랜지스터보다 상위 M비트의 트랜지스터의 전류 출력이 크면 좋은 경우도 고려된다.
N과 M의 관계는, N≤M인 것이 바람직하다. N이 커짐에 따라서 N비트에 대응하는 트랜지스터의 전류 출력 비율이 커지기 때문에, N비트에 대응하는 트랜지스터의 전류값의 이론값으로부터의 어긋남의 영향이 커진다. 예를 들면, 8비트 드라이버일 때에는, N=2, M=6일 때에는, 12.3%까지 어긋남을 허용할 수 있지만, N=3, M=5일 때에는 5.26%, N=4, M=4에서는 2.46%까지밖에 어긋남을 허용할 수 없다. 2.46% 로 되면, 인접간 변동과 동일 레벨이고, 이 정도가 이론값과 실측값의 어긋남을 제어할 수 있는 최소값이다.
그렇기 때문에, 8비트 드라이버에서는 N=4가 최대값으로 된다.
일반적으로, (N+M)비트 드라이버에 있어서도, 하위 트랜지스터(N비트분)의 이론값로부터의 어긋남의 영향을 적게 하기 위해서, N≤M일 필요가 있다. 또한 N≤M이더라도, 인접 계조간의 계조성을 좋게 하기 위해서는, N≤4인 것이 바람직하다.
감마 보정을 건 8비트의 신호를 입력하고, 소스 드라이버 IC(36)를 이용하여 표시를 행하면, FRC를 이용하지 않아도 감마 보정이 행해진 표시를 실현하는 것이 가능하게 된다. 그 때문에, 보다 저계조측의 표시가 용이하게 되어 (FRC에 의한 플리커의 영향이 없어지는) 표시 품위가 높은 표시 장치를 실현할 수 있다.
도 21 내지 도 23에 도시하는 바와 같은 표시 장치에 필요 불가결한 드라이버 IC(36)이다.
여기까지는 화소(67)가 이용되는 트랜지스터가 p형의 트랜지스터일 때의 예를 나타내었지만, n형 트랜지스터를 이용해도 마찬가지로 실현 가능하다.
도 20은 커런트 미러형의 화소 구성을 n형 트랜지스터로 형성했을 때의 1화소분의 회로이다. 전류가 흐르는 방향이 반대로 되고, 그것에 따라 전원 전압이 변한다. 따라서, 소스 신호선(205)을 흐르는 전류는 소스 드라이버 IC(36)로부터 화소(67)를 향하여 흐를 필요가 있다. 출력단의 구성은 드라이버 IC 외부로 전류를 토출하도록 p형 트랜지스터의 커런트 미러 구성으로 된다. 기준 전류의 방향도 마찬가지로 반전할 필요가 있다.
이와 같이 화소에 이용하는 트랜지스터가 p, n 양쪽에 있어서 적용하는 것이 가능하다.
최근 휴대 정보 단말기에 있어서도 다색화가 진행되어, 6만5000색 혹은 22만색 표시가 주류로 되어 오고 있다. 드라이버 IC의 입력 신호가 RGB 디지털 인터페이스인 경우 16비트 혹은 18비트가 필요하게 된다. 따라서, 입력 신호선 수가 16 내지 18개 데이터의 전송에서만 필요하게 된다. 그 외에도 시프트 레지스터의 동작용 신호나, 각종 레지스터의 설정 등을 위해서 신호선이 필요하게 된다.
그 때문에, 배선 수가 많아져, 예를 들면 도 3과 같이, 표시 패널(33)에 대하여, 컨트롤 IC(31)로부터 소스 드라이버 IC(36) 사이의 배선이 많아진다. 그 때문에, 플렉시블 기판(32)이 커지거나, 다층 기판을 이용하는 등 코스트가 높아지는 문제가 있다.
본 발명에 있어서의 전류 출력형 소스 드라이버 IC(36)의 구성을 도 2에 도시한다. 출력 수는 단지 1출력당 필요한 시프트 레지스터(21) 및 래치부(22), 전류 출력단(23), 프리차지 전압 인가 판정부(56), 전류 출력/프리차지 전압 선택부(25)의 수를 출력 수의 증감에 따라서 증감시킴으로써 실현 가능하기 때문에, 임의의 출력 수에 대응 가능하다(단, 출력 수가 증가하면 칩 사이즈가 지나치게 커지고, 또 범용성이 없어지기 때문에 600 정도가 실용상 최대이다).
본 발명의 드라이버 IC(36)의 영상 신호는 제어 IC(28)로부터 신호선(12 및 13)에 의해 입력된다. 이것을 분배부(27)에 의해 영상 신호 및 각종 설정 신호를 분류하고, 영상 신호만을 시프트 레지스터부(21)에 입력한다. 시프트 레지스터부(21) 및 2개의 래치부(22)에 의해 각 출력 단자에 분배한다. 분배된 영상 신호는 전류 출력단(23)에 입력된다. 전류 출력단(23)에서는, 영상 신호와 기준 전류 생성부(26)에 의해 생성된 기준 전류로부터, 계조에 따른 전류값을 출력한다. 래치부 중 프리차지 판정 신호 데이터는, 프리차지 전압 인가 판정부(56)에 입력된다. 한편, 프리차지 전압 인가 판정부(56)에서는, 래치부(22)에 의해 래치된 프리차지 판정 신호와, 프리차지 펄스에 의해, 프리차지 전원(24)으로부터 공급되는 전압을 출력(53)에 출력할지의 여부의 스위치를 제어하는 신호를 생성한다. 이에 의해, 프리차지 전압 인가 판정부(56)의 출력 신호에 따라서 드라이버 IC(36)의 외부로 계조에 따른 전류를 내보낼지, 프리차지 전원(24)으로부터 공급되는 전압을 공급할지를 선택하는 전류 출력/프리차지 전압 선택부(25)를 통하여 드라이버 IC(36) 외부로 전류 혹은 전압이 출력된다.
프리차지 전원(24)으로부터 출력되는 전압은, 표시 패널에 흑을 표시하기 위해 필요한 전압값으로 된다. 이 프리차지 전압을 인가하는 방법은 액티브 매트릭스형 표시 장치에 전류 출력에 따라서 계조 표시를 행하기 위한 드라이버 IC(36) 특유의 구성이다.
예를 들면 도 6에 도시하는 화소 구성의 액티브 매트릭스형 표시 장치에 있어서, 소스 신호선으로부터 임의의 화소에 소정 전류값을 기입하는 경우에 대해 생각한다. 프리차지를 행하지 않는 경우, 즉 프리차지 회로가 없는 경우, 소스 드라이버 IC(36)의 출력단으로부터 화소까지의 전류 경로에 관계하는 회로를 추출한 회 로는 도 12의 (a)와 같이 된다.
계조에 따른 전류 I가 드라이버 IC(36)내로부터, 전류원(122)과 같은 형태로 인입하여 전류로서 흐른다. 이 전류는 소스 신호선(60)을 통하여, 화소(67) 내부에 받아들여진다. 받아들여진 전류는 구동 트랜지스터(62)를 흐른다. 즉, 선택된 화소(67)에 있어서 EL 전원선(64)으로부터 구동 트랜지스터(62), 소스 신호선(60)을 통하여, 소스 드라이버 IC(36)에 전류 I가 흐른다.
영상 신호가 변화하여 전류원(122)의 전류값이 변화하면, 구동 트랜지스터(62) 및 소스 신호선(60)에 흐르는 전류도 변화한다. 그 때, 소스 신호선의 전압은 구동 트랜지스터(62)의 전류-전압 특성에 따라서 변화한다. 구동 트랜지스터(62)의 전류 전압 특성이 도 12의 (b)인 경우, 예를 들면 전류원(122)이 흘리는 전류값이 I2로부터 I1로 변화했다고 하면, 소스 신호선의 전압은 V2로부터 V1로 변화하게 된다. 이 전압의 변화는 전류원(122)의 전류에 의해서 발생한다.
소스 신호선(60)에는 부유 용량(121)이 존재한다. V2로부터 V1까지 소스 신호선 전압을 변화시키기 위해서는 이 부유 용량의 전하를 뽑아낼 필요가 있다. 이 뽑아내는데 걸리는 시간 ΔT는, ΔQ(부유 용량의 전하)=I(소스 신호선에 흐르는 전류)×ΔT=C(부유 용량값)×ΔV로 된다. 여기서, ΔV(백 표시시부터 흑 표시시의 신호선 진폭)는 5[V], C=10pF, I=10nA로 하면, ΔT=50밀리초 필요하게 된다. 이것은 QCIF+사이즈(화소수 176×220)를 60Hz의 프레임 주파수로 구동시킬 때의, 1 수평 주사 기간(75μ초)보다 길게 되기 때문에, 만일, 백 표시 화소의 아래의 화소에 흑 표시를 행하고자 하면, 소스 신호선 전류가 변화하는 도중에 화소에 전류를 기입하기 위한 스위치 트랜지스터(66a, 66b)가 닫히게 되기 때문에, 중간조가 화소에 메모리됨으로써 백과 흑의 중간의 휘도로 화소가 빛나게 되는 것을 의미한다.
계조가 낮아질수록 I의 값이 작아지기 때문에, 부유 용량(121)의 전하를 뽑아내기 어렵게 되기 때문에, 소정 휘도로 변화하기 전의 신호가 화소 내부에 기입되어 버린다고 하는 문제는, 저계조 표시일수록 현저히 나타난다. 극단적으로 말하면 흑 표시 시에는 전류원(122)의 전류는 0이고, 전류를 흘리지 않고 부유 용량(121)의 전하를 뽑아내는 것은 불가능하다.
따라서, 전류원(122)에 비교하여 임피던스가 낮은 전압원을 준비하고, 필요에 따라 소스 신호선(60)에 인가하는 구성을 취하는 것으로 했다. 이 전압원이 도 2의 프리차지 전원(24)에 상당하고, 인가할 수 있기 위한 기구가 참조 부호 25이다.
1개의 소스 신호선(60)에 대한 개략 회로를 도 13에 도시한다. 프리차지 전원(24)으로부터 공급되는 전압을 소스 신호선(60)에 인가함으로써, 부유 용량(121)의 전하를 충방전할 수 있도록 했다. 프리차지 전원(24)으로부터 공급되는 전압은, 도 12의 (b)의 특성에 따라서 각 계조 전류에 대응한 전압을 공급할 수 있도록 해도 되지만, 전압 발생 회로에도 데이터(54)에 따른 디지털 아날로그 변환부가 필요하게 되기 때문에 회로 규모가 커진다. 소형의 패널(9인치 이하)에서는, 부유 용량(121)의 용량값이 10-15pF인 것이나, 화소 수가 적기 때문에, 수직 주사 기간이 비교적 길게 취해지는 것 때문에, 실용상은 프리차지 전원(24)에서 발생하는 전 압은 가장 전류값의 기입이 어려운 흑 계조에 대응한 전압만 발생하는 것이 비용(칩 면적)대 효과의 면에서 충분하다고 할 수 있다(또, 대형, 고정밀 패널에 있어서는, 나중에 설명하는 도 38에 도시하는 바와 같이, 디지털 아날로그 변환부를 이용한 드라이버 IC도 고려된다.).
소형 패널에 있어서는 프리차지 전원(24)으로부터 발생하는 전압은 1개로 되고, 데이터에 따라, 전압을 출력할지의 여부의 판정을 행하여, 스위치(131)의 제어만 하면 되게 된다. 즉, 어떤 영상 신호에 대응하는 전류 출력을 행하기 전에, 전압원(24)을 인가할지의 여부를 판별하는 1비트의 신호선(프리차지 판정 신호)을 준비한다.
도 13의 회로 구성에 있어서의 전압 인가 판정 동작을 도 9에 도시한다. 프리차지 판정 신호(55)에 의해, 전압을 인가할지의 여부를 판정한다. 이 예에서는, “H" 레벨에서는 전압 인가 있음, “L" 레벨을 전압 인가 없음으로 하고 있다.
화소 회로(67) 내부의 구동 트랜지스터(62)의 게이트 전압이 프리차지 전원(24)의 출력 전압과 동일하게 되는 시간은, 소스 신호선(60)의 배선 용량 및 배선 저항의 곱으로 표시되는 시상수로 결정된다. 프리차지 전원(24) 출력의 버퍼 사이즈 및 패널 사이즈에도 따르지만, 1-5μ초 정도로 변화가능하다.
전압에 의해 계조 표시를 행하면, 구동 트랜지스터(62)의 전류-전압 특성의 변동에 의해, 동일 전압을 각 화소에 공급할 수 있었다고 해도, EL 소자(63)에 흐르는 전류가 상이하여, 휘도 불균일이 발생하기 때문에, 구동 트랜지스터(62)의 변동을 보정하기 위해, 1-5μ초동안 소정 전압으로 한 후, 전류 출력을 행하도록 한다.
그것을 위한 전압 출력과 전류 출력의 절환을 프리차지 펄스를 이용하여 행한다. 프리차지 펄스 및 프리차지 판정 신호(55)가 동시에 “H"일 때에만 프리차지 전원(24)의 전압을 출력하고, 그 이외의 경우에는 전류 출력을 행함으로써, 전압 인가가 불필요한 경우에는 전류 출력을, 전압 인가가 필요한 경우에도 전압 인가 후 전류에 의해 변동 보정을 행할 수 있게 된다.
프리차지 전원(24)을 제어하는 스위치(131)에 대해서는 이상의 동작을 행하지만, 전류 출력 제어부(133)에 의한 스위치(132)의 동작은 도 15와 같이, 전류 출력 기간(152)에서는 온일 필요가 있지만, 전압 출력 기간에서는 온이어도 되고 오프이어도 된다.
오프이면 프리차지 전원(24)의 출력이 그대로 소스 드라이버로부터 출력되기 때문에 문제없다. 한편, 온이더라도 디지털 아날로그 변환부(106)에 의한 전류 출력처(104)의 전압은 부하에 의해서 결정되기 때문에, 프리차지 전원(24)이 출력되고 있으면, 소스 신호선(60)의 전압은 프리차지 전원(24)과 동일 전압으로 된다. 그 때문에, 스위치(132)는 어떤 상태에 있어도 된다.
그 때문에, 스위치(132) 및 전류 출력 제어부(133)는 없어도 된다. 단, 실제로는, 프리차지 전원(24)의 출력에 오피앰프가 이용되는 것으로 하면, 오피앰프로부터 계조 표시용 전류원(103)에 전류가 인입되게 되어, 오피앰프의 전류 출력 능력을 높일 필요가 있다. 그 때문에, 오피앰프의 능력을 높일 수 없는 경우에는, 스위치(132)를 설치하여, 스위치(131)와 반대의 동작을 시키도록 하여, 오피앰프의 전류 출력 능력 부족을 보충하는 구성으로 하는 경우가 많다.
스위치(132)의 유무는, 드라이버 설계 시의 오피앰프의 설계 순서로 결정되는 것이다. 오피앰프를 작게 하는 경우에는 스위치(132)를 설치하고, 오피앰프 혹은 프리차지 전원(24)이 소스 드라이버(36)의 외부로부터 공급되어, 충분히 전류 출력 능력이 있는 전원을 이용하고 있는 경우에는, 소스 드라이버의 회로 규모를 작게 하기 위해 스위치(132)와 전류 출력 제어부(133)를 없애는 구성으로 하는 경우가 있다.
프리차지 전원(24)으로부터 출력되는 전압값이, 흑 계조 시의 전류에 대응한 전압(이후 흑 전압이라고 한다)뿐인 것으로 했기 때문에, 예를 들면, 계조 데이터(54)가 연속한 복수의 수평 주사 기간에 걸쳐 백의 계조를 표시하는 것으로 한 경우, 소스 신호선은 흑, 백, 흑, 백 상태를 반복하게 된다. 즉, 프리차지를 행하지 않는 경우, 백 상태가 연속하여 발생하게 된다. 즉, 프리차지를 행함으로써 오히려, 신호선의 변화를 심하게 하게 되고, 또한 백 표시 시의 전류에 따라서는, 완전히 백으로는 되지 않아 기입 전류 부족을 발생할 우려가 있다.
따라서, 프리차지 판정 신호를 이용하여, 전류가 비교적 많이 흐르는 계조에서는 프리차지를 행하지 않고, 흑 계조 부근의 소정 전류로 변화하기 어려운 계조만 프리차지 전원(24)의 어시스트를 받도록 하면 된다. 예를 들면, 계조 0(흑)일 때에만 프리차지 전압을 넣는 기간이 있고, 그 밖의 계조 표시시에는 프리차지 전압을 넣지 않도록 하는 것이 가장 효과가 있다. 최저 계조 시의 휘도를 낮게 함으로써 콘트라스트도 상승하여, 보다 아름다운 그림을 표시할 수 있게 된다.
예를 들면, 도 17의 (a)에 도시하는 바와 같이, 계조 데이터(54)가 0일 때에만 프리차지 판정 신호(55)를 세움으로써, 계조 0일 때에만 프리차지를 행할 수 있다.
또한, 계조 데이터(54)가 0, 1일 때에 프리차지 판정 신호(55)를 세우면, 계조 0, 1일 때에 프리차지를 행할 수 있다(도 17의 (b)).
그런데, 전체 화면이 흑 표시와 같은 소스 신호선의 변화가 없는 패턴에 있어서는, 1프레임의 처음만 프리차지 전압을 인가하면, 다음은 흑 전류만으로도 충분히 소정의 계조가 흐른다.
즉, 동일한 흑 표시 시에 있어서도, 이전의 수평 주사 기간 동안 소스 신호선에 흘린 전류값에 따라서, 전류만으로 소정 전류값까지 변화시키는 시간이 상이하고, 변화량이 커질수록, 변화에 시간이 걸린다. 예를 들면, 백 표시 후의 흑 표시를 하기 위해서는 시간이 걸리지만, 흑 표시 후에 흑 표시를 행하는 경우에는 신호선은 구동 트랜지스터(62)의 변동분만의 변화로 되기 때문에 변화에 필요한 시간은 짧다.
그래서, 계조 데이터(54)에 동기하여, 프리차지 전압을 인가할지의 여부를 판정하는 신호(프리차지 판정 신호(55))를 색마다 도입함으로써, 임의의 계조로, 혹은 동일 계조로도 프리차지 있음 없음을 선택할 수 있는 구성을 도입하는 것도 가능하다.
계조 데이터(54)에 대하여, 프리차지 판정 신호(55)를 부가한다. 이것에 수반하여, 래치부(22)도 프리차지 판정 신호를 래치할 필요가 있기 때문에, 영상 신 호 비트 수+1비트의 래치부를 갖도록 한다.
도 17의 (c)에서는 계조 0일 때이고 또한 이전 기간에서의 계조가 0이 아닐 때에 프리차지를 넣은 경우(계조 0일 때에 프리차지하지만, 연속하는 경우에는 계조 0이라도 프리차지를 행하지 않는다)를 나타내고 있다.
이 방법에서는, 이전의 방법과 달리 동일 계조라도, 1수평 주사 기간 전의 소스 신호선의 상태에 따라서 프리차지를 할지 하지 않을지를 선택할 수 있다는 이점이 있다.
또한, 이 프리차지 판정 신호는 제어 IC(28)로부터 공급된다. 제어 IC(28)의 커맨드 조작에 의해 도 17의 (a) 내지 (c)에 도시한 바와 같이 프리차지 판정 신호(55)의 패턴을 변경시켜 출력할 수 있다.
소스 신호선의 용량이나, 1수평 주사 기간의 길이에 따라서, 소스 드라이버 IC(36)의 외부로부터 유연하게 프리차지의 설정을 변경시키는 것이 가능하여, 범용성이 증가한다고 하는 이점이 있다.
프리차지 판정 신호(55)를 제어 IC(22)에서 발생시키는 방법에 대하여 설명한다. 입력 영상 신호에 대하여, 프리차지를 할지의 여부의 판정을 행하고, 그 결과를 프리차지 판정 신호(55)로서 제어 IC(22)로부터 소스드라이버에 출력한다.
프리차지를 할지의 여부의 판정에 대하여, 소스 신호선의 전류 변화량과, 소스 신호선에 흐르는 전류값이 소정 전류값으로까지 변화할지의 여부에 영향을 준다고 하는 관점으로부터, 1행 전의 상태에 의한 판별, 해당 행의 표시 계조에 의한 판별을 행한다.
예를 들면, 소스 신호선의 상태가, 백, 흑, 흑으로 되는 경우에는 백으로부터 흑으로 될 때에는 변화량이 커서 시간이 걸리지만, 흑으로부터 흑으로와 같이 복수의 행에 걸쳐 동일 계조를 표시하는 경우, 동일 계조를 표시하는 행에 대응하는 기간에 소스 신호선 전류의 변화는, 변동을 보상하는 분만이기 때문에 변화량이 작다.
이것을 이용하여, 1행 전의 데이터를 참조하여 1행 전의 데이터와 해당 데이터의 계조차가 큰 경우에만 프리차지 전압으로부터 전압 출력을 행하도록 한다. 이전의 예에서는, 백으로부터 흑으로 변화하는 경우에 프리차지를 행하고, 흑으로부터 흑으로의 변화시에는 프리차지를 행하지 않도록 한다. 흑으로부터 흑으로의 변동 보정에 필요한 변화의 시간을 프리차지를 행하지 않는 분만큼 길게 하는 것이 가능하여, 보다 보정의 정밀도를 높이는 것이 가능하게 되었다. 이에 의해, 1행 전의 계조와 해당 행의 계조 데이터가 동일할 때에는 프리차지를 하지 않는 것이 바람직하다는 것을 알 수 있다.
또한, 프리차지를 하기 위한 전압은 흑 상태에 대응하는 전압뿐이기 때문에, 1행 전의 상태에 비하여, 해당 행의 휘도가 높은 경우에는, 흑 상태로 하지 않고, 소정의 전류만으로 계조 표시를 행하면 된다. 따라서, 1행 전의 계조에 비하여 해당 행 계조가 높은 경우에는, 프리차지를 하지 않는 것이 바람직하다는 것을 알 수 있다.
또한, 해당 화소가 중간조 이상인 경우에는 전류량이 많기 때문에, 소정 전류까지 변화하는 것이 용이하게 되므로, 1행 전의 화소에 상관없이 프리차지는 불 필요하게 된다. 단, 해상도가 높은 경우나, 중간조라도 전류량이 적은 경우, 패널 사이즈가 큰 등 변화하기 어려운 경우에는, 1행 전의 화소가 중간조 이하인 경우에 프리차지를 행해도 된다.
일반적으로, 전류값의 변화는, 흑으로부터 백 상태로의 변화에 비하여, 백으로부터 흑 상태로 변화하는 쪽이 어렵다. 이것은, 앞에서도 설명한 바와 같이, 이제부터 표시하는 표시 계조에 따른 전류에 의해 1행 전의 소스 신호선의 상태로부터 원하는 소스 신호선의 상태까지 변화시키지 않으면 안 되어, 전류값이 작은 저계조부일수록 변화가 어렵게 된다. 또한, 변화량이 많은 경우에는 완전히 변화하기 전에, 수평 주사 기간이 끝나 버린다. 그래서, 변화에 시간이 걸리는, 변화량이 크고 또한 해당 계조가 저계조인 경우, 즉 1행 전의 화소의 계조가 중간조 이상일 때에, 해당 화소의 휘도가 중간조 이하로 되는 경우에 프리차지를 행하도록 하는 것이 효과적이다.
1행 전이 중간조 이하이면, 해당 화소의 휘도가 중간조 이하인 경우라도 변화량이 적은 분만큼, 소정 계조를 표시할 수 있다.
이에 의해, 해당 화소의 휘도가 임의의 계조보다 큰 경우에는, 프리차지를 행하지 않고, 임의의 계조 이하인 경우에는, 1행 전의 계조에 의해, 1행 전의 데이터에 따라서, 1행 전의 데이터보다 큰 경우에는 프리차지를 행하지 않고, 1행 전의 데이터보다 작은 경우에는 프리차지를 행하도록 한다. 1행 전의 데이터와 동일한 경우에는 해당 행의 계조에 상관없이 프리차지를 행하지 않는 것으로 한다.
또, 1행 전 데이터가 존재하지 않는 1행째의 데이터에 관해서는, 1행째에서 의 데이터를 화소에 기입하기 직전의 상태, 즉 수직 블랭킹 기간에서의 소스 신호선의 상태가 중요하게 된다.
1프레임 동안 중에 어떤 행도 선택되지 않는 수직 블랭킹 기간이 일반적으로 존재한다. 이 때, 소스 신호선은 스위칭 트랜지스터에 의해 어떤 화소로부터도 분리되어, 전류가 흐르는 경로가 없어진다. 소스 드라이버 IC의 전류 출력단이 도 13과 같이 구성된 경우, 수직 블랭킹 기간에서는 전류 출력(104) 앞에는 소스 신호선밖에 접속되어 있지 않아, 계조 표시용 전류원(103)이 전류를 소스 신호선으로부터 인입하려고 해도, 전류 경로가 없기 때문에 인입할 수 없다.
계조 표시용 전류원(103)은 그 때문에 억지로라도 전류를 인입하려고 전류원(103)을 구성하는 트랜지스터의 드레인 전압을 저하시킨다. 소스 신호선의 전위도 동시에 저하한다.
수직 블랭킹 기간이 종료하여, 1행째의 화소에 전류를 공급하려고 할 때에는 소스 신호선 전위의 저하가 커져, 통상의 백 표시 시와 비교하더라도 소스 신호선 전위가 저하한다(여기서 소스 신호선의 전위는 백 표시시가 최저이고, 흑 표시시가 최고 전위로 된다. 도 6의 화소 구성으로 했을 때). 그 때문에, 계조에 대응한 전류값으로 될 때까지 소스 신호선의 전위를 변화시키는 것이 다른 행에 비하여 어렵게 된다(필요한 변화 폭이 크다).
소스 신호선 전위의 저하가 큰 경우, 백 표시 시와 비교하여 더욱 전위가 저하하고, 1행째에 백 표시를 행하는 경우에도 변화에 시간이 걸리는 경우, 소정 휘도에 비하여 높은 휘도로 표시가 행해져 버린다. 수직 블랭킹 기간 종료 후 곧 주 사를 행하는 행에 관해서는 표시 계조에 상관없이, 프리차지 전압을 출력하는 것이 바람직하다.
그래서 본 발명에서는 수직 동기 신호를 이용하여, 수직 블랭킹 기간의 다음 행에 상당하는 데이터에 대응한 프리차지 판정 신호에서는 강제적으로 프리차지를 행하는 신호로서, 1행째의 휘도가 다른 행의 휘도와 다르다는 문제를 해결하였다.
또한, 소스 신호선의 전위 저하를 조금이라도 완화시키는 방법으로서, 수직 블랭킹 기간에 있어서는 계조 데이터(54)에 흑 표시 데이터를 입력하고, 스위치(108)를 비도통 상태로 함으로써 소스 신호선 전위의 저하를 억제해도 된다. 또한, 전류 출력(104)과 소스 신호선 사이에 스위치를 설치하고, 수직 블랭킹 기간에서는 그 스위치를 비도통 상태로 하도록 해도 된다. 이 스위치는 전류 전압 선택부(385)와 겸용으로 해도 되고, 스위치의 상태가 3치 취해지도록 하여, 전류 출력, 전압 출력, 소스 신호선으로 분리하도록 하면, 스위치의 구성 수를 줄이는 것이 가능하다.
소정의 계조가 기입하기 어려운 현상, 특히 흑이 중간조 표시로 되는 현상에 대해서는, 표시 화상의 평균 휘도, 점등률에 영향을 준다. 점등률이 높은 경우에는 전체적으로 휘도가 높아져 있어, 소수의 흑 표시 화소가, 중간조 표시로 되어 있더라도, 시인할 수 없다. 한편, 점등률이 낮은 경우에는 대부분의 화소의 휘도가 낮게 설정되어 있어 이 휘도를 정상적으로 표시할 수 없는 경우에는, 거의 전체면의 휘도가 변화하기 때문에, 본래의 영상으로부터 동떨어진 표시로 되어, 표시 품위에 큰 영향을 미치게 한다.
따라서, 표시 품위에의 영향이 적은 점등률이 높은 표시에서는, 전류 구동에 의한 균일한 표시를 우선하기 위해 프리차지를 하지 않고, 흑 표시 휘도의 상승이 눈에 띄는 점등률이 낮은 표시에 있어서 프리차지를 하는 설정을 할 수 있도록 한다.
패널의 점등률은 1프레임동안 모든 휘도 데이터를 가산함으로써 산출가능하다. 이 방법에서 얻은 점등률의 값에 의해, 점등률이 높은 경우 프리차지를 행하지 않고, 점등률이 낮은 경우에는 지금까지의 판정 결과에 기초하여 프리차지를 행하도록 함으로써, 저계조 표시의 화소의 휘도를 충실하게 표시할 수 있게 할 수 있다.
이상에서 나타낸 프리차지의 방법을 행하기 위한 플로우차트를 도 41에 도시한다.
영상 신호와 강제 프리차지 신호로부터 강제 프리차지 신호가 유효인 경우, 영상 신호에 상관없이 프리차지 전압을 출력한다. 출력되는 전압값은 전압 수가 복수 있는 경우에는 영상 신호에 따라서 변화시켜도 된다. 여기서 1행째에 대응하는 영상 신호가 입력되어 있을 때만 강제 프리차지 신호를 유효하게 하면, 1행째의 데이터는 영상 신호에 상관없이 프리차지를 행하여, 수직 블랭킹 기간에 소스 신호선 전압이 저하하는 것에 따른 전류가 소정값까지 변화하기 어렵게 되는 현상을 회피하는 것이 가능하게 된다.
강제 프리차지 신호가 무효인 경우, 다음으로 입력 영상 신호의 계조를 판정한다(412).
소형 패널이나 해상도가 낮은 패널에서는 전류량이 저계조부에 비하여 많은 고계조 영역에서는, 소정 기간(1수평 주사 기간) 내에서 전류만으로 소정 전류값까지 변화시키는 것이 가능하다. 따라서, 참조 부호 412에 있어서 소정 전류를 기입하는 것이 가능한 계조에 있어서는 프리차지를 행하지 않고, 전류만으로는 소정 전류로 되지 않는 계조에서는 프리차지를 행하는 판정을 행한다.
다음으로 프리차지가 필요한 특정 계조 이하인 경우에는 참조 부호 413으로 진행한다(여기서 특정 계조에 대해서는 표시 패널에 따라 다르기 때문에 외부 커맨드에 의해 특정 계조를 설정할 수 있는 것이 바람직하다). 1행 전의 영상 신호의 상태에 따라 프리차지할지 하지 않을지를 판정한다. 1행 전의 데이터보다 지금의 영상 신호 데이터 쪽이 고계조인 경우에는 프리차지에 의해 흑으로 하면, 오히려 신호선의 변화가 커지기 때문에, 프리차지를 하지 않도록 한다. 또한, 마찬가지로 1행 전과 동일한 계조인 경우에도 마찬가지로 프리차지를 하지 않도록 한다.
지금까지의 판정으로 모두 프리차지를 행한다고 판정한 경우에 대해, 다음에 점등률을 참조하여, 점등률이 높은 경우에는 판정 결과에 상관없이 프리차지하지 않도록 한다. 점등률이 낮은 경우에는 판정대로 프리차지를 행한다.
또, 본 설명에서는 참조 부호 411로부터 참조 부호 414의 모든 과정을 차례로 거쳐서 프리차지를 할지의 여부를 판정했지만, 반드시 모든 과정이 있지 않아도 된다.
또한, 프리차지 전원(24)의 출력이 복수 있는 경우에는, 스위치(131)는 복수 존재하고, 인가 판정부의 출력도 프리차지 전원(24)의 (전압 출력 수+1)가지 고려 된다. 출력이 (전압 출력 수+1)가지 있기 때문에, 프리차지 판정 신호(55)도 1비트가 아니라, N비트(2N≥(전압 출력 수+1), N은 자연수)로 할 필요가 있다. 래치부(22)의 비트수도 그것에 따라서 변경함으로써 대응가능하다. 도 40에 2비트의 프리차지 판정 신호(55)에서의 예를 나타낸다. 프리차지 전원(24)의 전압값이 3개 있는 경우로서, 프리차지 판정 신호가 양쪽 모두 0일 때에는 전류만을 출력하고, 모두 1일 때에는, 제1 전압을 출력하는 기간을 갖고, 참조 부호 55a만 1일 때에는, 제2 전압을 출력하는 기간을 갖고, 참조 부호 55b만 1일 때에는 제3 전압을 출력하는 기간을 갖도록 하면, 계조에 따라서 프리차지 판정 신호(55)를 제어함으로써, 적절한 프리차지 전압을 인가하는 것이 가능하게 된다.
본 발명에 따른 프리차지의 방법을 실현하는 회로 블록을 도 42에 도시한다. 영상 신호(410)에 대하여 각 블록에 의한 판정의 결과로서 프리차지할지의 여부의 판정 신호가 참조 부호 417에 출력된다. 영상 신호(410)와 거의 동일 타이밍에서 출력되는 판정 신호(417)에 의해, 소스 드라이버측에서 프리차지를 행할지의 여부가 결정된다. 직렬 병렬 변환부(427)는 반드시 필요하다는 것은 아니고, 도 2의 참조 부호 36으로 구성된 소스 드라이버 IC와 조합해서 실현할 때에, 소스 드라이버(36)의 입력 인터페이스에 맞추기 위해서 필요한 것이다.
영상 신호(410)는 프리차지 판정부(421) 및 기억 수단(422)에 입력된다.
강제 프리차지는 도 41의 참조 부호 411에 도시하는 바와 같이 영상 신호(410)에 상관없이, 강제 프리차지 신호(416)가 입력되었을 때에 프리차지를 행하는 것으로 되기 때문에 모든 프리차지 판정 블록의 최종 단에, 판정 결과를 마스크하는 형태로 삽입하면 된다. 그 때문에, 도 42에서는 프리차지 플래그 생성부(408)는 최종 단에 구성되어 있다. 프리차지 판정 신호(417)는 "H" 레벨로써 프리차지를 하는 것으로 하는 것이면, 이 블록은 논리합만으로 구성하면 원하는 동작을 실현할 수 있다.
1행 전의 데이터가, 지금의 데이터보다 작은 경우에는 프리차지를 행하지 않기 때문에, 우선 1행 전과 해당 행의 데이터를 비교한다. 그를 위한 회로로서, 기억 수단(422)과 1행 전 데이터 비교부(400)가 있다. 기억 수단(422)은, 소스 드라이버(36)의 출력수분의 데이터를 유지할 수 있는 용량을 갖고, 영상 신호를 1수평 주사 기간 동안 유지함으로써, 1행 전의 데이터를 유지해 둔다. 이 기억 수단(422)의 출력과, 영상 신호(410)를 비교함으로써, 1행 전과 해당 행의 데이터를 비교하여, 비교 결과를 다음의 프리차지 판정부에 입력한다. 비교 결과는, 프리차지하는 것 혹은 하지 않은 것을 나타내는 1비트로 출력된다.
또한, 전류만으로 기입이 가능한 고계조 데이터인 경우에는 프리차지를 행하지 않기 때문에, 영상 신호(410)를 참조하여, 프리차지 인가 계조 판정 신호(429)로 설정된 계조보다 큰지, 이하인지를 판별하여 프리차지를 행할지의 여부의 신호를 출력한다.
또한, 점등률에 의해 판정을 행한다. 점등률에 의한 판정부(409)에 의해 계산된 점등률 데이터(420) 및 점등률 설정 신호(418)로부터, 점등률 설정 신호(418)에 의해 결정된 점등률을 초과한 경우에는 프리차지를 행한다는 신호를 출력한다.
1행 전 데이터 비교부 및 프리차지 판정부 및 점등률로 판정부의 출력과 강제 프리차지 신호(416)가 입력되는 프리차지 플래그 생성부(408)에서는, 강제 프리차지 신호(416)에 의해 프리차지를 행할 때에는 다른 신호에 상관없이, 프리차지하는 신호를 참조 부호 417에 출력한다. 그 이외의 경우에는, 1행 전 데이터 비교부 및 프리차지 판정부 및 점등률로 판정부의 출력이 모두 프리차지하는 것으로 되었을 때에만 프리차지하도록 출력을 행한다.
이에 의해, 영상 신호(410)에 대응한 프리차지 플래그(417)는 도 41의 플로우에 따라서 판정된 결과에 대응한 출력을 행하게 된다.
직렬 병렬 변환부(427)는 도 3의 소스 드라이버(36)의 입력 인터페이스에 맞추기 위해서 필요한 것이고, 각 색의 영상 신호 및 프리차지 출력(417)(색마다 있음)이 병렬 전송되는 경우에는 불필요하다(그대로 소스 드라이버로 출력한다).
또, 도 2의 구성에서는 제어 IC(28)와 소스 드라이버(36)가 다른 칩으로 구성된 예를 나타내고 있지만, 동일 칩으로 구성한 일체형의 칩이라도 된다. 이 경우, 도 41이나 도 42의 구성은 소스 드라이버(36)에 내장된다.
프리차지 전원(24)의 출력 전압값은 전자 볼륨 등으로 제어할 수 있는 것이 바람직하다. 소정 전류를 흘리기 위한 프리차지의 전압은 EL 전원선(64)의 전압을 기준으로 결정되기 때문이다. 도 12에 있어서, 소스 신호선(60)에 전류 I2를 흘리고자 하면 트랜지스터(62)의 드레인 전류-드레인 게이트간 전압의 관계(도 12의 (b))로부터 소스 신호선(60)의 전위는 (EL 전원선(64)의 전압)-V2로 된다.
한편, EL 전원선(64)은 도 31에 도시하는 표시 패널에 있어서 참조 부호 313, 314의 배선으로 각 화소에 공급되고 있다. 모든 화소가 백 표시 시에는 최대 전류가 참조 부호 313에 흐르고, 흑 표시 시에는 최소 전류가 참조 부호 313에 흐른다. 이 때, 참조 부호 313의 배선 저항에 의해 백 표시시에는 참조 부호 315와 316의 점에서 전위가 상이하다. 한편, 흑 표시시에는 참조 부호 315와 316에서는 거의 동일한 전위로 된다. 즉 백 표시시와 흑 표시시에 EL 전원선(64)의 전위가 EL 전원선(313)의 전압 강하에 의해 상이하다. 즉, 동일한 I2의 전류를 흘린다고 하더라도, EL 전원선(313)의 전압 강하량의 차이에 의해서 소스 신호선(60)의 전압이 상이하다. 그 때문에, 참조 부호 313의 전압 강하량에 의해서 프리차지 전원(24)의 전압값을 변화시키지 않으면, 소스 신호선의 전류가 변화하고, 그 결과 휘도가 변화한다는 문제가 발생한다.
EL 전원선(64)의 전압이 상이하면 소스 신호선(60)에 인가하는 전압도 다르게 할 필요가 있다. 1 프레임 내에서의 점등률 데이터를 이용하여 전압을 변경하도록 하면 된다. 점등률이 높을 때에는 EL 전원선(313)에 흐르는 전류가 많아지기 때문에, 전압 강하가 커서 프리차지 전원(24)의 전압값을 낮게 하도록 전자 볼륨을 제어한다. 한편, 점등률이 낮을 때에는 EL 전원선(313)의 전압 강하가 작기 때문에 전자 볼륨에 의해 프리차지 전원(24)의 전압값을 높게 하도록 함으로써 EL 전원선(313)의 배선 저항이 원인으로 되는 휘도 불균일을 없애는 것이 가능하게 된다.
한편, 대형 패널에 있어서는, 소정값까지 전류를 기입하는 것이 곤란하게 되 기 때문에, 특히 저계조에서는 거의 계조마다 전압값을 준비하여, 기입을 개선할 필요가 있다. 또한, 전압값을 많게 하기 위해서는 프리차지용 전원(24)을 많게 하는 방법도 있지만, 전압 수만큼 스위치(131)도 필요로 된다. 특히, 스위치는 각 소스 라인에 전원 수만큼 필요하게 되기 때문에, 큰 면적을 차지하게 된다.
전원수(2N-1개)에 대하여, N비트의 프리차지 판정 신호(55)가 필요하게 되고, N비트의 신호로부터 (2N-1)개의 스위치를 제어하기 위한 디코드부가 각 소스 신호선의 인가 판정부(39)에 필요하게 되기 때문에, 이 디코드부의 회로 규모가 N의 상승에 수반하여 증대하여, 칩 면적이 커져 버리는 것도 문제이다.
이것은, 각 소스 라인에 있어서 디지털 데이터(계조 데이터)를 아날로그값(프리차지 전압)으로 변환하기 위해서, 소스 라인마다 디지털 아날로그 변환부가 필요하게 되기 때문에, 출력 전압 수가 증가할수록 회로 규모가 커진다.
그래서, 도 38에 도시하는 바와 같이 디지털 아날로그 변환부(381)는, 반도체 회로에서 1개만 준비하고, 직렬 전송되어 온 데이터를 아날로그 전압으로 변환하고, 그 후, 각 소스 신호선에 분배하도록 한다. 그 때문에, 디지털 아날로그 변환부의 출력(382)을 분배부 및 홀드부(383)에 입력하고, 각 소스 신호선에 계조 데이터에 기초한 아날로그 전압을 분배하여 공급한다.
한편, 계조에 따른 전류를 출력하는 방법은 도 2와 마찬가지로, 계조 데이터(386)를 시프트 레지스터 및 래치부(384)에서 각 소스선에 분배하고, 각 소스선에 있는 전류 출력단(23)에 의해 계조에 따른 전류를 출력하도록 하고 있다.
전류 혹은 전압 중 어느 것을 출력할지를 결정하는 부분으로서 전류 전압 선택부(385)를 소스 신호선에의 출력의 직전에 배치했다. 프리차지 판정 신호(380), 프리차지 전압 인가 판정부(56)와 프리차지 펄스(52)에 의해, 전류 전압 선택부(385)를 절환하여, 전류를 출력할지, 전압 출력 후 전류를 출력할지 중 어느 하나를 정한다. 프리차지 전압 인가 판정부(56)는, 전압 출력을 행하는 기간을 설정할지의 여부를 정하는 것이고, 프리차지 펄스(52)는 전압 출력을 행하는 경우에 전압 출력을 행하는 기간을 정하는 것이다.
이에 의해, 디지털 아날로그 변환부(381)가 계조수에 따른 아날로그 출력 단계수를 가지면, 계조에 따른 전압을 출력하는 것이 가능해지고, 임의의 행이 선택되어 있는 기간(수평 주사 기간에 상당한다)에 있어서, 우선 전압에 의해 대략 소정의 값까지 소스 신호선 전류를 변화시키고, 그 후, 각 화소의 트랜지스터의 변동에 의한 전류값의 어긋남을 전류 출력에 의해 보정한다는 것이 가능하게 된다.
전류에 의해 소정 전류값으로까지 변화시키기 위해서는, 특히 저계조부에 있어서 수평 주사 기간 이상의 시간이 걸리는 경우가 많지만, 전압에 의해 변화시키는 방법은 대략 1μ초로 변화를 완료시키는 것이 가능하고, 또한 전류에 의한 보정은 근소하기 때문에, 전압 인가 후 전류를 흘리는 방법에서는 수평 주사 기간 내에 소정 전류까지 전류를 변화시키는 것이 용이하게 되는 이점이 있다.
예를 들면, 256계조 표시가 가능한 구동용 반도체 회로에 있어서, 상위 128계조에서는 전류만으로 충분히 소정의 전류값으로 변화할 수 있으면, 전압을 출력하는 것은 하위 128계조분으로 된다. 따라서, 디지털 아날로그 변환부(381)는 7비 트의 분해능이면 되고, 128종의 전압을 출력할 수 있으면 된다. 계조 데이터(386)가 상위 128계조 중 하나일 때에는, 전압 출력을 행하지 않도록, 프리차지 판정 신호(380)를 입력한다. 이에 의해, 전류 전압 선택부(385)는 반드시 전류만을 출력하게 된다. 디지털 아날로그 변환부(381)의 출력 신호는 구동용 반도체 회로의 외부로 출력되지 않기 때문에, 어떠한 값이어도 된다. 가장 간단한 방법으로서는, 입력 계조 데이터(386)의 상위 1비트를 무시하고, 하위 7비트의 값에 대응한 전압을 출력해 두어도 된다.
계조 데이터(386)가 0 내지 127계조 사이인 경우에는, 프리차지 판정 신호(380)에 의해, 전류 전압 선택부(385)를 제어하여, 디지털 아날로그 변환부(381)로부터의 아날로그 전압을 구동용 반도체 회로의 외부로 출력하는 기간을 설정한다.
이에 의해, 디지털 아날로그 변환부의 분해능을 작게 한 회로를 형성할 수 있다. 또한, 소스 신호선의 전압은 일반적으로 도 6과 같은 p형 트랜지스터를 이용한 커런트 코피어나 도 44와 같은 커런트 미러의 화소 구성인 경우, 흑 표시시가 가장 전압이 높고, 백 표시로 됨에 따라서 전압이 내려간다. 흑으로부터 백의 범위에서의 전압 변화 폭에 비하여, 흑으로부터 중간조의 범위에서의 전압 변화 폭 쪽이 작아진다. 따라서, 0 내지 127계조일 때에만 전압을 출력하는 구성으로 한 경우에는, 출력 전압의 다이내믹 범위를 작게 하는 것이 가능하게 된다.
또한, 본 발명의 소스 드라이버 IC(36)에서는 전압 인가 후, 전류 출력하여, 구동 트랜지스터의 변동을 보정하는 동작을 행하기 때문에, 출력되는 전압값은, 대략 목표의 전류값으로 되는 값을 인가하면 되고, 정밀도는 요구되지 않는다. 이에 의해, 디지털 아날로그 변환부(381)의 전압 출력의 출력 편차의 값은 액정 패널에 비하여 커도 되기 때문에, 그 분만큼 회로 규모를 작게 하는 것도 가능하다.
일반적으로 소스 드라이버 IC를 사용하는 패널의 사이즈의 차이(소스선의 부유 용량이 다르다)나, 주사 방향의 화소 수의 차이(수평 주사 기간이 다르다)에 따라, 전류 변화의 용이함이 상이하다.
본 구성의 드라이버 IC를 이용하면 프리차지 펄스(52)를 소스 드라이버 IC의 외부로부터 입력하도록 하면, 프리차지 판정 신호(380) 및 계조 데이터(386)는 도 2에 도시하는 바와 같이 외부 신호 입력으로 되기 때문에 패널에 맞추어, 전류만 혹은, 전압과 전류의 양쪽을 이용하여 계조 표시를 행하는 계조 범위를 임의로 설정할 수 있다고 하는 이점이 있다. 계조 범위의 설정은 도 2와 같이 외부에 형성된 컨트롤 IC로 제어할 수 있다. 또, 컨트롤 IC의 동작이 커맨드 입력에 의해 변화되는 경우에는, 커맨드 입력에 의해 조정 가능하게 된다. 또한, 컨트롤 IC는 도 2와 같이 소스 드라이버 IC의 외부에 구성되는 경우 외에, 액정용 소스 드라이버의 일부에 보여지는 바와 같이, 소스 드라이버 IC와 컨트롤 IC를 동일 칩에 일체화하여 형성해도 된다. 이 때에는 일체화된 IC의 커맨드 입력에 의해 계조 범위를 조정할 수 있도록 해 두면 된다.
이상의 발명에 의해, 저계조부에 있어서, 소스 신호선에 흐르는 전류가 작아 소정 시간(수평 주사 기간) 내에 전류가 소정값으로 변화할 수 없기 때문에, 백 표시를 행한 다음 행의 화소의 휘도가 소정값보다 높아진다고 하는 문제를 프리차지 전압 입력에 의해 해결했다.
도 8은 기준 전류 발생 회로를 도시한 도면이다. 기준 전류는 도 10에 도시한 출력단의 구성에 있어서, 1계조당의 전류값(기준 전류(89))을 규정하는 것이다.
도 8에 있어서, 기준 전류(89)는 절점(80)의 전위와, 저항 소자(81)의 저항값에 의해 결정된다.
또한, 절점(80)의 전위는 전압 조절부(85)에 의해, 제어 데이터(88)에 의해 변화시키는 것이 가능하다.
전류 출력을 행하기 위한 계조 표시용 전류원(103)의 트랜지스터 사이즈에 따라서는 단자마다의 출력 전류 변동이 발생한다. 트랜지스터 사이즈(채널 면적)과 출력 전류 변동의 관계를 도 11에 도시한다. 기준 전류의 변동을 고려하여, 칩내, 칩간의 인접 단자간의 변동을 2.5% 이내로 할 필요가 있기 때문에, 도 11에 있어서의 출력 전류의 변동(출력단에서의 전류 변동)은 2.5% 이하로 하는 것이 바람직하고, 참조 부호 103의 트랜지스터 사이즈는 160평방 미크론 이상인 것이 좋다.
그런데, 유기 발광 소자를 이용한 표시 패널에서는, 점등 화소에만 전류가 흐르고, 비점등 화소에는 전류가 흐르지 않는다. 따라서, 전체 화면 백 표시 시에 최대, 전 화면 흑 표시 시에 최소 전류가 흐른다.
표시 패널에 전류를 공급하는 전원 회로는, 최대 전류를 흘릴 수 있는 용량을 갖게 할 필요가 생긴다. 그러나, 최대 전류를 흘리는 화면 표시로 되는 일은 극히 적다. 이 극히 적은 기회밖에 발생하지 않는 최대 전류 때문에, 큰 용량의 전원 회로를 설치하는 것은 낭비가 크다. 또한, 소비 전력을 낮추기 위해서도 최대 전류를 가능한 한 작게 할 필요가 있다.
따라서, 최대 전류를 낮추는 방법으로서, 백 표시 화소가 전체의 6할 이상인 경우, 전체 화소의 휘도를 2-3% 정도 저하시킨다. 이것에 의하면, 최대 전류가 2-3% 저하하여, 피크 시의 전력이 낮아진다.
이 방법을 실현시키기 위해서는, 1계조당의 전류를 정하는 기준 전류 생성부(26)로부터 발생하는 기준 전류(89)의 값을 2-3% 정도 변화시키면 실현할 수 있다.
그 때문에, 표시 패턴에 따라서 제어 데이터(88)의 값을 변경하여 절점(80)의 전압을 변경함으로써 기준 전류(89)를 변경한다.
이와 같이, 표시 패턴에 따라서 제어 데이터의 값을 변경하기 위해서는 표시 패턴을 판별하고, 판별 결과에 따라 제어 데이터를 변경한다고 하는 제어를 할 필요가 있다. 그 때문에 이 판별은 통상 제어 IC(28)에 의해 행해진다.
이 때문에, 제어 IC(28)로부터 소스 드라이버 IC(36)에 입력되는 신호선의 수는 영상 신호선 외에, 전자 볼륨의 제어 데이터선 수만큼 있다. 그 때문에 양 IC의 입출력 단자가 증가한다. 전자 볼륨의 제어가 6비트, 영상 신호선이 18비트(각 색 6비트)인 경우, 24개 단자가 필요하게 된다.
또한, 프리차지 전원(24)이 내장되어 있기 때문에, 프리차지 전원(24)의 출력 전압을 설정하는 레지스터가 존재한다. 프리차지 전압은 표시 패널의 TFT 특성 및, 유기 발광 소자의 임계값 전압에 의해 결정되기 때문에, 다른 패널마다 다른 전압값을 설정할 필요가 있어, 적어도 1회 외부로부터 설정할 필요가 있다. 1회의 설정을 위해 외부 입력 단자를 설치하는 것은 비효율적이다.
입출력 신호선 수를 줄이는 것은 칩 면적 축소, 외부의 배선 인출의 간략화 에 유효하다.
그래서 본 발명에서는, 데이터선과 어드레스선을 제어 IC와 소스 드라이버 IC간에 접속하고, 영상 신호와 각종 설정용 신호를 고속으로 직렬 전송시키도록 하여 신호선 수를 줄이도록 하였다. 영상 신호도, 적녹청의 3원색을 직렬 전송한다.
도 1에 데이터선과 어드레스선의 타이밍차트를 도시한다. 스타트 펄스(16)가 입력된 후, 1행분의 화소 데이터가 데이터선(12)으로부터 전송된다. 그 후 제어용의 데이터가 전송된다. 예를 들면, 전자 볼륨의 설정값 등이다. 데이터선(12)에 흐르고 있는 데이터가 어떤 것인지 판별하기 위해, 어드레스(13)가 데이터선(12)의 데이터에 동기하여 전송된다. 이 예에서는, 어드레스선(13)의 데이터가 0일 때 적색 데이터, 1일 때 녹색 데이터, 2일 때 청색데이터로 된다. 4 이상의 값은 커맨드 데이터이다.
직렬 전송되어 온 데이터를 분배하기 위해서 분배부(27)의 블록도를 도 18에 도시한다. 분배부는 영상 신호에서는 2단의, 그 밖의 커맨드 데이터에서는 1단의 레지스터 혹은 래치 회로로 구성된다.
1단째의 레지스터 혹은 래치 회로(182)에 의해, 필요한 데이터만을 받아들이고, 영상 신호(11)에 대해서는, 다음의 시프트 레지스터부(21)의 캐리 펄스를 길게 할 수 있도록 3색의 신호의 타이밍을 조정하고 있다. 이에 의해, 도 1에 도시하는 바와 같은 영상 데이터(11)가 취출된다. 이 데이터가 시프트 레지스터부(21)에 의해 각 출력에 분배된다.
또한, 신호선 수를 줄이는 제2 예를 도 28 내지 도 30에 도시한다.
이 예에서는 색마다 신호선을 준비하고, 각 색의 데이터를 직렬 전송하는 방법이다. 각 도트에 대응한 영상 신호를 차례로 전송하고, 블랭킹 기간을 이용하여 커맨드 신호를 보내도록 하고 있다. 1수평 주사 기간에서의 전송의 관계를 도 30에 도시한다. 영상 신호 전송 기간(301)과 커맨드 전송 기간(302)의 식별은, 데이터 커맨드 플래그(282)에 의해 행하고 있다. 1화소분 데이터(281)의 선두의 1개의 데이터를 이 데이터 커맨드 플래그(282)에 할당하여(이 예에서는 적색 데이터 중의 1개를 사용), 하이 레벨이면 이 데이터는 영상 신호, 로우 레벨이면 커맨드라고 판정하여, 판별을 행한다. 이 데이터 커맨드 플래그(282)는, 1화소분 데이터(281)의 어느 부분에 있어도 되지만, 선두에 있는 편이, 입력되는 데이터가, 커맨드인지의 여부를 처음에 판별할 수 있기 때문에 처리가 용이하다.
이 예에서는 1화소분 데이터(281)가 6회의 데이터 전송으로 이루어져 있고, 프리차지 판정 신호(55)가 3비트, 영상 신호가 8비트인 11비트의 신호를 2개의 신호선에 의해 6배속으로 전송하는 것이다. 도 28에 내역을 나타낸다. 처음에 프리차지 판정 신호(55)군(283)을 송신하고, 영상 신호군(284)을 송신한다. 또 이 순서에 제약은 없다. 적색 데이터, 녹색 데이터, 청색 데이터 모두 동일 회로 구성으로 하기 위해서는, 처음의 1비트분의 데이터는 비우고, 프리차지 판정 신호(55), 영상 신호군(284)을 전송하는 것이 바람직하다. 영상 신호는 직렬 전송되기 때문에, 직렬 병렬 변환부를 통하여, 병렬 변환 후 시프트 레지스터에 입력된다. 적색 데이터의 병렬 변환 후의 출력 타이밍을 참조 부호 286으로 나타낸다.
참조 부호 285로 나타내는 기간은, 블랭크 데이터로 해도 된다. 이 예에서 는 직렬 전송으로 보내져 온 게이트 신호선을 소스 드라이버에 입력하고, 소스 드라이버 내부에서 병렬 변환하여, 게이트 드라이버에의 신호 공급을 행하는 구성으로 되어 있기 때문에, 참조 부호 285의 기간에 게이트 신호선의 신호를 넣도록 하고 있다(유기 발광 소자를 이용한 표시 장치에 있어서, 게이트 드라이버는, 소정의 화소에 소정 전류를 흘리기 위한 화소 선택용 게이트 드라이버와, 화소에 기억된 전류를 계속 흘리기 위한 EL 점등용 게이트 드라이버의 2개가 필요하고, 각각에 클럭, 스타트 펄스, 스캔 방향 제어, 출력 인에이블 단자가 필요하게 되면, 전부 8신호선 필요하게 되고, 1개의 게이트 신호선에서 6개, 참조 부호 285의 2개의 구간에서 신호선을 보내면, 1화소 타이밍에서 게이트 드라이버의 파형 제어가 가능하게 된다. 보다 미세한 제어가 가능. 이것을 실현하기 위해서는 게이트 신호선 직렬 전송용 외에 참조 부호 285의 구간이 필요하다).
한편, 커맨드 송신 시의 데이터 전송의 예를 도 29에 도시한다. 1커맨드당의 비트 수는 6비트 정도 있으면 충분한 경우가 많기 때문에, 이 예에서는 적녹청 데이터 모두를 통합하여 6비트의 신호로 포착하고, 데이터 커맨드 식별 신호(282) 후의 5회 분의 데이터를 커맨드로서 받아들이도록 하고 있다. 블랭킹 기간이더라도 게이트 드라이버의 동작은 필요하기 때문에, 게이트선 및 참조 부호 285의 구간에서는, 플래그(282)의 값에 상관없이, 게이트 드라이버용의 신호가 입력된다.
데이터 커맨드 플래그(282)와 동일 타이밍인 신호 중, 게이트 드라이버용의 신호가 입력되는 구간 이외에 3비트분의 빈 데이터가 있다. 이 부분은 비트 길이가 짧은 커맨드에 할당해도 되지만, 5개 이상의 커맨드를 설정할 필요가 있을 때 에, 커맨드 어드레스로서 이용한다. 도 29에서는 10개 이하의 커맨드 접수를 행하는 소스 드라이버를 예로 해서, 참조 부호 292에 도시하는 1비트의 커맨드 어드레스를 준비하고 있다. 참조 부호 282, 292의 값에 따라, 갱신할 커맨드 레지스터를 변경한다. 데이터가 1회로 전송되기 때문에, 직렬 병렬 변환부는 불필요하고, 직접 내부 레지스터 입력(프리차지 전원(24)을 정하는 전자 볼륨 입력 등)을 갱신하면 된다.
도 28 내지 도 30에 도시한 입력 인터페이스에 의해, 영상 신호와 프리차지 판정 신호를 다중으로 전송하고 또한, 커맨드 입력을 영상 신호 비송신 기간에 행함으로써, 커맨드 수가 10, 커맨드 비트 길이가 6비트인 경우에, 종래의 93개의 입력선 수로부터, 6개의 신호선 수까지 삭감이 가능하게 되었다.
신호선 수와, 전송 레이트는 임의로 설정할 수 있고, 신호선 수는, 최소는 각 색 1비트로부터, 최대로는, 각 색의 1화소마다 필요한 신호 비트 수/2까지 설정할 수 있다. 신호선 수가 감소하면 클럭 주파수가 증가하여, 외부의 배선 주회가 어렵게 되기 때문에, 실용상은, 데이터 전송 레이트가 100MHz 이하인 신호선 수로 하는 것이 바람직하다. 본 발명에서는 EMI를 저감하기 위해서, 클럭만 절반의 주파수로 하고, 양 엣지에서 데이터 받아들임을 행하도록 하고 있다.
또한, 입력 신호로서는, CMOS 레벨의 신호가 아니더라도, 차동 전송에 의해서 송신해도 된다. 차동 전송으로 하면, 일반적으로 신호선 진폭이 낮아지기 때문에 EMI가 저하한다고 하는 효과가 있다.
고속 전송을 행하는 클럭 및 데이터선에 관해서, 도 16과 같은 입력 형식으 로서, 2개의 입력 신호선(161 및 162)의 차분으로부터 로직 신호(164)를 취출하는 RSDS 형식으로 송신을 행해도 된다. 참조 부호 165 및 166은 전류 송신된 신호를 전압값으로 바꾸기 위한 저항 소자이다. 이 저항 소자의 값은 송신측의 사양에 맞추어 결정된다. 이 입력 단자를 도 1 및 도 28의 신호선 모두에 설치함으로써 전송 형식을 차동 전송으로 하여, EMI가 적은 드라이버를 실현했다.
이에 의해, 입력 신호선 수가 적은 소스 드라이버 IC(36)가 실현되었다.
도 70은 전류 출력단을 도 73의 참조 부호 736으로 나타내는 바와 같은 커런트 코피어 구성에 의해 형성한 경우의 드라이버 IC의 개략 구성을 도시한 것이다.
커런트 코피어 회로에서는, 입력 전류를 스위치(734 및 735)를 통하여 구동 트랜지스터(731)에 흘리고, 흐른 전류량에 따라서 절점(742)의 전압이 결정된다. 이 전압을 유지하기 위해 축적 용량(732)을 설치하여 전하를 축적함으로써 전압을 유지한다. 입력 전류를 기억한 후 스위치(734 및 735)를 비도통 상태로 함으로써, 입력 전류를 모아 둔다. 전류를 출력할 때에는 참조 부호 733의 트랜지스터를 도통 상태로 함으로써, 참조 부호 732의 축적 용량에 축적된 전하량에 따른 전류가 참조 부호 731로 흘러 출력된다. 동일 구동 트랜지스터(731)의 드레인 전류-게이트 전압 특성을 이용하여 입력 전류를 기억하고, 출력하기 위해서 트랜지스터의 특성 변동에 상관없이 입력 전류와 동일한 전류를 출력할 수 있다는 이점이 있다.
또한, 커런트 코피어 회로에서는 입력 전류를 한번 축적 용량(732)에 기억하고 나서 출력을 행하기 위해서, 메모리 기능을 갖는다. 그 때문에, 입력 데이터를 기입하는 출력 단자에 분배한 후, 데이터의 출력 타이밍을 일치시키는 래치부의 기 능을 커런트 코피어 회로에 갖게 하는 것이 가능하다. 이에 의해, 도 70의 구성에 있어서 직렬로 전송되어 오는 영상 신호는 래치부를 사용하지 않고 각 출력에 분배할 수 있게 된다.
커런트 코피어 회로에서는 아날로그 전류를 유지하는 것이 가능하기 때문에, 영상 신호를 미리 디지털-아날로그 변환부(706)에서 계조에 따른 아날로그 전류인 계조 전류 신호(730)로 변환하고, 시프트 레지스터(21)의 출력 신호에 따라서 각 출력에 분배하도록 하고 있다. 분배된 전류를 유지하기 위한 전류 유지 수단(702)에, 커런트 코피어 회로를 형성하고 있다.
커런트 코피어 회로에서는 앞서 설명한 바와 같이 입력 전류를 한번 유지한 후에 입력 전류에 따른 전류를 출력한다고 하는 동작을 행하기 때문에, 입력 전류를 기억하고 있는 기간에서는 전류 출력을 할 수 없고, 또한 전류 출력을 행할 때에는 계조 전류 신호(730)를 받아들일 수 없다.
표시부에의 전류 출력은 화소 회로에 있어서 소정 전류로의 변화에 시간이 걸린다고 하는 문제가 있기 때문에 수평 주사 기간 내에 있어서는 가능한 한 긴 기간 전류를 계속 출력하는 것이 바람직하다. 그 때문에, 소스 드라이버 IC로부터 전류는 항상 출력되는 것이 바람직하다.
따라서, 커런트 코피어 회로 구성의 출력단에서도 항상 전류를 계속 출력하기 위해서, 동일 출력 단자에 커런트 코피어 회로를 2개 설치하고, 한 쪽이 계조 전류 신호(730)를 기억하고 있는 때에는, 다른 쪽이 전류를 드라이버 IC의 외부로 전류를 출력하는 구성으로 했다.
출력단의 회로를 도 73에 도시한다. 참조 부호 736a와 736b의 2개의 유지 회로가 커런트 코피어 구성으로 되어 있다. 2개의 유지 회로 중 어느 쪽을 출력으로 하고, 어느 쪽이 계조 전류 신호(730)를 기억할지를 정하기 위한 신호가 셀렉트 신호(738)이다. 셀렉트 신호(738)는 1수평 주사 기간마다 변화하고, 1수평 주사 기간마다 유지 회로(736)를 변경하는 것에 의해 영상 신호에 따른 전류 출력이 가능하게 된다. 셀렉트 신호(738)에 따라서 유지 회로(736)의 전류 출력용 트랜지스터(733)의 상태를 변경하도록 함으로써, 출력에 이용하는 유지 회로를 정하는 것이 가능하게 된다.
양 유지 회로(736) 모두 출력을 행하지 않도록 하는 경우에는, 셀렉트 신호(738) 및 셀렉트 신호의 반전 출력(739) 모두 로우 레벨로 함으로써 실현한다. 참조 부호 738 및 739는 반드시 역상으로 들어갈 필요는 없지만, 양 신호 모두 하이 레벨로 해서는 안 된다. 다른 방법으로서 참조 부호 738과 739는 항상 역상으로 하고, 별도 인에이블 신호를 설치하고, 참조 부호 738 및 739와의 논리곱의 결과를 스위치(733)를 제어하는 신호에 입력함으로써 마찬가지의 동작을 행하는 것이 가능하다.
시프트 레지스터(21) 및 전류 유지 수단(702)에 의해 계조 전류 신호(730)를 각 출력에 분배할 수 있었다. 다음으로 계조 전류 신호(730)를 생성하는 회로에 대하여 설명을 행한다. 로직 신호인 영상 신호를 아날로그 신호인 계조 전류 신호(730)로 변환하기 위해서 디지털-아날로그 변환부(706)를 설치하여, 영상 신호에 따른 전류를 출력하도록 했다. 디지털-아날로그 변환부(706)의 회로예를 도 71에 도시한다.
영상 신호의 각 비트에 대응한 전류를 외부로부터 입력하고, 대응한 전류(계조 기준 전류 1~계조 기준 전류8)에 대하여, 전류값에 대응하여 계조 신호(711)에 의해 스위치(712)를 제어함으로써, 계조 신호(711)에 따른 계조 전류 신호(730)를 출력하는 구성으로 했다. 계조 신호1(711a)부터 차례로 계조 신호8(711h)까지 최하위 비트부터 최상위 비트에 대응시킨 경우, 계조 기준 전류1(700c)의 2배가 계조 기준 전류2(700d), 일반적으로 계조 기준 전류 n의 2배가 계조 기준 전류(n+1)로 되도록, 전류값을 설정하여 입력한다(여기서 n은 1이상 비트수 미만의 정수).
이에 의해, 스위치(712)가 도통 상태로 되어 있는 계조 기준 전류(700)의 합을 계조 전류 신호(730)로서 출력한다.
다음에 계조 기준 전류(700)을 작성하여, 디지털-아날로그 변환부(706)에 입력하는 방법에 대하여 설명한다.
도 78에 도시하는 바와 같이, 계조 기준 전류(700)는 계조 기준 전류 생성부(704)에 의해 생성한다. 1계조당의 전류를 어느 정도로 할지를 설정하는 기준 전류(781)를 바탕으로 커런트 미러 구성 등에 의해, 영상 신호의 비트에 따른 계조 기준 전류(700)를 출력한다. 여기서는 8비트 출력인 경우에, 계조 기준 전류(700)는 8출력 존재한다. (계조 기준 전류 n의 전류값)×2=(계조 기준 전류(n+1)의 전류값)으로 되는 전류를 정확하게 출력할 필요가 있기 때문에, 미러를 행하는 트랜지스터(782)의 수를 변경함으로써 출력 전류를 변화시키는 것이 바람직하다. 이 방법의 경우, 계조성은 높지만 회로 면적이 커지는 결점이 있다. 한편, 각 계조 기준 전류(700)를 생성하는 트랜지스터(782)는, 각 기준 전류에 대하여 1개씩으로 하고, 채널 폭을 변경함으로써 계조 기준 전류1 내지 8을 변화시키는 것도 가능하지만, 전류가 채널 폭과 정확하게 일치하는 것은 아니기 때문에 시뮬레이션에 의해 채널 폭을 프로세스에 따라서 변경할 필요가 있다. 이 때문에, 개수분만큼 배열하는 방법에 비하여 계조성이 저하할 우려가 있다. 따라서, 도 78에 도시하는 바와 같이, 저계조부와 고계조부에 계조 기준 전류를 그룹으로 나누고, 저계조부와 고계조부 사이에서는 채널 폭을 변경함으로써 전류값을 변경하고, 저계조부 사이 및 고계조부 사이에서는 트랜지스터의 개수를 변경함으로써 전류를 변경하도록 한다.
도 78에서는, 저계조부를 하위 2비트, 고계조부를 상위 6비트로 하고, 참조 부호 783으로 나타내는 점선으로 둘러싸인 트랜지스터는 참조 부호 784로 나타내는 점선으로 둘러싸인 트랜지스터에 비하여 대개 1/4의 채널 폭(프로세스에 의해 변동하는 -10% 이상 +50% 미만)으로 형성함으로써, 계조성을 유지하고 회로 규모가 작은 계조 기준 전류 생성부(704)를 실현할 수 있다.
드라이버 IC에 대하여 1회로이기 때문에, 계조성을 높이고 싶을 때에는 도 80에 도시하는 바와 같이 트랜지스터 수에 따라 전류를 변화시켜도 된다(전체에 대한 회로 면적이 10% 이하이기 때문에).
기준 전류(781)는 도 81에 도시하는 바와 같이, 저항, 연산 증폭기 등에 의해 정전류원을 구성함으로써 실현 가능하다. 참조 부호 88의 제어 데이터에 의해 기준 전류(781)의 전류값을 변경하는 것도 가능하다. 이 기준 전류(781)의 제어는, 전력 억제, 번인(burn-in) 방지, 콘트라스트의 향상에 도움이 된다.
이상과 같이 하여 형성된 계조 기준 전류(700)를 디지털-아날로그 변환부(706)에 입력하면 되지만, 직접 접속하면 복수의 소스 드라이버 IC(36)를 접속했을 때에, 모든 칩에서 1% 이하의 오차로 계조 기준 전류(700)를 공급하는 것이 어렵게 된다.
칩마다, 기준 전류 생성부(703)와 계조 기준 전류 생성부(704)를 설치하면, 도 81의 기준 전류 생성부(703)에서의 변동과, 도 78 혹은 도 80에서의 커런트 미러에서의 변동의 제곱 평균의 변동이 계조 기준 전류(700)에서 발생하기 때문에, 칩에 따라서 임의의 계조의 전류값이 상이할 우려가 있어, 칩마다 휘도 불균일이 발생한다. 커런트 미러의 미러비 어긋남(오차)에 의한 변동을 작게 하기 위해서는 참조 부호 782, 801의 트랜지스터 사이즈를 크게 함으로써 실현할 수 있지만, 변동을 1% 이하로 하고자 하기 위해서는 10,000평방 미크론 이상의 채널 사이즈가 필요하게 된다.
작은 사이즈로 변동없이 각 칩에 계조 기준 전류(700)를 공급하기 위해서는 1개의 표시부에 대하여, 1개소의 기준 전류 생성부(703)로부터 1개소의 계조 기준 전류 생성부(704)를 이용하여 계조 기준 전류(700)를 발생시켜, 각 칩에 분배하는 방법이다. 이 개념을 도 72에 도시한다.
소스 드라이버(36a)에 의해 발생한 계조 기준 전류(700)를, 참조 부호 36a를 포함한 모든 칩에 공급함으로써, 각 칩에서 변동이 없는 전류가 공급된다. 여기서, 계조 기준 전류(700)는 2개 이상의 소스 드라이버 IC(36)에 동시에 공급되지 않도록 할 필요가 있다. 전압과 달리 전류인 경우, 복수의 드라이버에 접속하면 분류되어, 1개의 드라이버 IC에 흐르는 계조 기준 전류값이 달라져 버린다. 그래서, 복수의 드라이버 IC(36)가 동시에 계조 기준 전류(700)를 받아들이지 않도록 디지털 아날로그 변환부(706)가 갖는 스위치(712)를 이용하여, 임의의 1개의 IC가 영상 신호에 따른 계조 전류 신호(730)를 생성하고 있을 때에는, 다른 IC에서는 스위치(712)가 모두 비도통 상태로 되는 구성으로 하는 것을 고려했다.
계조 전류 신호(730)가 필요한 것은, 전류 유지 수단(702)에 전류를 공급할 때에 시프트 레지스터(21)의 출력 중 1개에 대하여 받아들이도록 신호를 출력하고 있을 때이다. 즉, 스타트 펄스(16)가 입력되고, 캐스케이드 접속된 다음단 IC(36)에 대하여 캐리 출력(701)으로부터 펄스를 출력할 때까지의 기간이, 계조 전류 신호(730)를 필요로 하는 기간이다.
그래서, 시프트 레지스터(21)가 출력을 행하고 있는 기간 이외에는 디지털-아날로그 변환부(706)의 스위치(712)는 계조 신호(711)에 상관없이 항상 비도통 상태로 한다. 이것을 실현하기 위해 칩 인에이블 신호 생성부(707)를 설치하고, 시프트 레지스터 동작시 이외에는, 스위치(712)는 항상 비도통 상태로 하도록 한다. 칩 인에이블 신호 생성부(707)는, 스타트 펄스(16)가 입력되고, 캐리 출력(701)이 행해질 때까지의 동안만 펄스를 출력하여 영상 신호를 아날로그 전류로 변환하는 것을 허가하도록 한다. 정확하게는 시프트 레지스터 출력(719)이 동일 칩 내에서 출력되고 있는 기간이다. 스타트 펄스(16)와 시프트 레지스터 출력(719), 캐리 출력(701)과 시프트 레지스터 출력(719)의 관계는 입력 데이터와 스타트 펄스(16)의 관계나 시프트 레지스터의 구성(21)에 따라서 변할 가능성이 있기 때문에, 스타트 펄스(16)와 캐리 출력(701)으로부터 기간을 조정하여 인에이블 신호(821)를 출력하도록 한다. 인에이블 신호에 대응한 디지털-아날로그 변환부(706)의 회로도를 도 82에 도시한다. 칩 인에이블 신호(821)는 스타트 펄스(16)가 입력되고 나서 캐리 출력(710)을 행할때까지의 동안, 하이 레벨 상태로 되고, 계조 신호(711)에 따라서 계조 기준 전류(700)가 계조 전류 신호(730)로 출력된다. 그 이외의 기간에서는 칩 인에이블 신호(821)가 로우 레벨 신호로 되기 때문에, 항상 스위치(712)가 비도통 상태로 되어 전류는 공급되지 않는다.
1수평 주사 기간에서의 임의의 드라이버 IC(칩(1))의 칩 인에이블 신호(821), 셀렉트 신호(738), 계조 전류 신호(738), 계조 신호(711)의 타이밍차트를 도 83에 도시한다.
셀렉트 신호(738)는 타이밍 펄스(29)에 의해 1수평 주사 기간마다 변화하고, 1 출력에 대하여 2개 있는 유지 회로(736) 중 어느 쪽에 계조 전류 신호(738)를 기억시키고, 다른 쪽이 기억된 전류를 출력할지를 정한다. 기간(831a)에서는 유지 회로 A(736a)로부터 전류를 출력하고, 유지 회로 B(736b)에 계조 전류 신호(730)를 기억시키고 있다.
계조 전류 신호(730)에의 기억은 1출력씩 차례로 행하여, 시프트 레지스터 출력(719)에 의해 어떤 출력에 기억시킬지를 정하고 있다. 또한, 복수의 드라이버 IC에 기준 전류를 분배할 수 있는 배선으로 하고 있기 때문에, 분류되는 것을 방지하기 위해서, 시프트 레지스터가 동작하고 있는 기간만 칩 인에이블 신호(821)에 의해 디지털 아날로그 변환부(706)가 동작하여, 계조 전류 신호(738)가 흐른다. 칩(1)의 칩 인에이블 신호(821)는 시프트 레지스터가 칩(1)에서 동작하고 있는 기간인 참조 부호 832a의 기간에서만 하이 레벨의 신호로 되어, 계조 전류 신호(738)가 흐르고 있다. 참조 부호 832b의 기간(칩(1) 이외의 시프트 레지스터가 동작 중)일 때는, 칩 인에이블 신호(821)가 로우 레벨로 되어 계조 전류 신호(738)는 흐르지 않는다. 그 때문에, 계조 기준 전류 신호(700)는 항상 1개의 드라이버 IC에 밖에 입력되지 않기 때문에, 도 72와 같이 복수의 드라이버 IC로 분기하여 배선하는 것이 가능하게 된다. 커런트 미러 등에 의한 분배에 비하여, 시간으로 구획하여 분배하기 때문에 정확하게 동일 전류를 공급할 수 있다.
커런트 코피어를 각 출력에 설치하고 계조 전류를 각 출력에 분배하는 방법에서는, 구동 트랜지스터(731)의 특성 변동에 상관없이, 기억한 전류와 동일한 전류를 출력하는 것이 가능하기 때문에, 출력 변동이 발생하기 어렵다. 그러나, 「관통」라고 불리는 현상에 의해 출력 전류가 변동될 우려가 있다.
도 73의 유지 회로에 있어서 게이트 신호선(741)의 신호를 하이 레벨로 하면, 계조 전류를 기억한다. 예를 들면, 백 계조의 전류를 기억하는 것으로 하면, 도 74에 도시하는 바와 같이, 구동 트랜지스터(731)에 드레인 전류는 백 계조 전류(여기서 Iw로 한다)로 된다. 그 때, 구동 트랜지스터(731)의 전류-전압 특성(도 75)으로부터 절점(742)의 전압은 Vw로 된다(기간 (747)).
기간 (747)이 종료하고, 유지 회로(736)에 전류를 기억하는 것을 끝내기 위해서 게이트 신호선(741)은 로우 레벨로 변화한다. 이 때, 게이트 신호선(741) 전압의 저하가 트랜지스터(735a)의 게이트 용량을 통하여 용량 결합에 의해 절점 (742)의 전압도 VG만큼 저하시킨다. 이에 의해, 구동 트랜지스터(731)의 드레인 전류도 Iw으로부터 IG분만큼 저하한다.
이 「관통」에 의해, 출력 전류가 단자에 의해 변화할 우려가 있다. 예를 들면, 도 76의 참조 부호 765, 766에 도시하는 바와 같은 전류-전압 특성을 갖는 구동 트랜지스터(731)가 있는 것으로 한다. 절점(742)의 전압 즉 구동 트랜지스터(731)의 게이트 전압이 관통에 의해 VG 변화하면, 참조 부호 765의 구동 트랜지스터에서는 드레인 전류가 Iw1로 되고, 참조 부호 766의 구동 트랜지스터에서는 드레인 전류가 Iw2로 되고, 이 전류가 출력 신호선(737)을 통하여 외부로 흘러, 출력 전류에 변동이 발생한다. Iw2와 Iw1의 차가 2개의 평균 전류에 대하여 1% 이상으로 되면 휘도 불균일로서 표시 품위에 영향을 준다.
절점(742)의 전압 변화량 VG는 트랜지스터(735)의 게이트 용량을 Cgs, 축적 용량(732)의 용량을 Cs, 게이트 신호선(741)의 진폭을 Vga라고 하면, VG= Vga×Cgs/(Cgs+ Cs)으로 표시된다.
VG를 작게 하기 위해서는, Cgs 혹은 Vga를 작게 하거나, Cs를 크게 한다. Cs를 크게 하는 방법은 칩 사이즈가 커지기 때문에 현실적으로는 어렵다. 또한, Vga는 기본적으로 아날로그 전원 전압분의 진폭을 갖는다. 이 전압을 낮추면, 출력 단자의 전압 진폭이 저하하기 때문에, 출력 가능한 전류의 다이내믹 범위가 저하한다. 또한, 게이트 신호선(741)만 하이 레벨 전압을 저하시키면, 이 게이트 신호선(741)을 위한 전원이 필요하게 되기 때문에 전원 수가 증가한다. 전원 수의 증가는 전원 회로의 증가로 이어지기 때문에 이 방법도 실현하는 것이 어렵다.
따라서, 본 발명에서는 트랜지스터(735)의 게이트 용량 Cgs를 작게 하는 것을 고려했다. 단지 트랜지스터(735)의 사이즈를 작게 한 경우에는, 오프 시의 누설 전류가 증대하여 축적 용량(732)에 유지된 전하가 트랜지스터(735)를 통하여 이동함으로써, 절점(742)의 전위가 변화하여 소정 전류를 흘릴 수 없게 되는 문제가 발생한다.
트랜지스터(735)를 적어도 2개 이상으로 분할하고, 그 중의 축적 용량(732)에 가장 가까운 트랜지스터를 작게 하는 것을 고려했다. 도 77에 2개로 분할했을 때의 전류 유지 수단(702)의 회로를 도시한다.
트랜지스터(735)를 2개로 분할하여, 참조 부호 775와 772의 2개의 구성으로 했다. 트랜지스터(775)에 비하여 참조 부호 772는 채널 사이즈가 작게 되어 있다. 또한, 각각의 게이트 전극에 연결되는 신호선은 별도로 되어 있고, 게이트 인에이블 신호(771)의 제어에 의해, 트랜지스터(772)쪽이 참조 부호 775에 비해 빨리 비도통 상태로 되도록 하고 있다. 타이밍차트를 도 79에 도시한다.
복수개의 트랜지스터로 하는 것의 이점은, 2개의 트랜지스터의 게이트 신호선의 파형을 달리하여, 축적 용량(732)에 가까운 트랜지스터(772)를 우선 비도통 상태로 하고, 그 후 참조 부호 775를 비도통 상태로 함으로써, 「관통」는 트랜지스터(772)의 게이트 용량 Cg1과 축적 용량 Cs, 게이트 진폭 Vgate에 의한 것으로 되고, Cgs>Cg1로 되기 때문에 VG 자체를 작게 할 수 있다. 또한, 축적 용량(732)의 전하를 유지하기 위해 참조 부호 772가 완전하게 비도통 상태로 된 후, 참조 부호 775가 비도통 상태로 되도록 게이트 신호선(741)을 로우 레벨로 변화시킨다. 참조 부호 775는 누설 전류를 작게 하기 위해서 트랜지스터의 채널 폭/채널 길이의 값이 크게 되도록 설계된다. 2개의 트랜지스터를 직렬로 접속함으로써 누설 전류가 적어지는 이점이 있다. 또한, 트랜지스터(775)와 축적 용량(732) 사이에 트랜지스터(772)가 비도통 상태로 되어 삽입되어 있기 때문에, 참조 부호 775a의 게이트 신호에 의한, 절점(742)에의 「관통」이 발생하지 않는다고 하는 이점이 있다.
이와 같이, 구동 트랜지스터(731)의 게이트 및 드레인 전극 사이에 접속되는 트랜지스터를 복수개로 분할하고, 가장 축적 용량(732)에 가까운 트랜지스터는 채널 사이즈를 작게 작성한 후에 다른 트랜지스터에 비하여 빨리 비도통 상태로 함으로써 전하의 누설 등의 문제가 없어 관통량을 줄이는 것을 실현할 수 있다.
또한, 구동 트랜지스터(731)의 (채널 폭)/(채널 길이)(이후 W/L로 한다)에 관해서도 W/L의 값이 작아지는 것이 바람직하다.
도 84에 전류-전압 특성을 도시한다. W/L의 값이 작아지면 작아질수록 기울기가 작아져, 계조 전류 신호(730)를 기억시킨 후 「관통」에 의해 VG만큼 구동 트랜지스터(731)의 게이트 전압이 저하했을 때의 전류량의 저하는 참조 부호 841의 곡선 쪽이 참조 부호 842의 곡선에 비해 크다. 그 때문에, 「관통」에 의한 드레인 전류의 저하를 억제하기 위해서, 구동 트랜지스터의 W/L을 0.5 이하로 하는 것이 바람직하다. 이 경우, 저하량은 설정 전류(Iw)에 대하여 1% 이하로 된다. 하한값은 채널 폭의 최소 작성 치수, 채널 길이를 연장시키는 것에 의한 칩 면적의 증대의 영향으로부터 0.002 이상일 필요가 있다.
이상과 같이 커런트 코피어 회로를 이용한 출력단을 형성함으로써 출력 변동 이 작은 드라이버 IC를 실현시켰다.
대화면 패널용의 소스 드라이버에 있어서는, 영상 신호가 고속으로 전송될 필요가 있기 때문에 신호선 주파수가 높아지고, 그 결과 전자파 노이즈가 방출되는 문제가 있다. 또한, 텔레비전용 등에서는 입력되는 신호선 비트 수도 증가하기 때문에, 신호선이 다수로 된다고 하는 문제도 있다.
따라서, 영상 신호를 소진폭 신호 전송하도록 하였다. 도 85에 그 때의 소스 드라이버(852), 게이트 드라이버(851), 컨트롤러(854)와 전원 모듈(853)의 접속을 도시한다. 이 중 소진폭 신호 전송을 행하는 것은 신호선 주파수가 높은 클럭(858), 동기 신호(857), 영상 신호선(856)이다.
영상 신호선(856)의 전송 형식을 도 86에 도시한다. 1수평 주사 기간(864) 내에 화소로 출력되는 데이터가 전송되는 기간(데이터 전송 기간(865))과 블랭킹 기간(866)을 형성한다. 또, 블랭킹 기간은 반드시 존재할 필요는 없다.
데이터 전송 기간(865)은, 패널의 소스 신호선 수(컬러 패널인 경우는 신호선 수/색 수(일반적으로는 3색))로 분할된다. 분할된 기간을 기간(862)으로 한다. 이 기간(862) 내에서 적녹청의 각 색 데이터(861) 및 계조에 따른 전압 인가를 수평 기간의 처음에 삽입할지의 여부를 결정하는 1비트의 프리차지 플래그(862)가 영상 신호선(856)을 통하여 전송된다. 영상 신호 데이터(861) 및 프리차지 플래그(862)는, 전송 신호 레이트나, 신호선 수의 제약에 의해 전체 비트를 일제히 병렬 전송하는 경우부터 1비트씩 직렬로 전송하는 경우까지 임의의 방법으로 전송하는 것이 가능하다.
또한, 대형용 전류 드라이버에 있어서는, 패널 사이즈가 큰 것에 의한 소스 신호선 부유 용량의 증가나, 화소 수의 증가에 의한 수평 주사 기간의 단축과 같은 것에 의해 1수평 주사 기간 내에서 전류를 소정의 값까지 변화시킬 수 없다는 문제가 현저해진다. 그 때문에, 전류에 의해 소정 계조를 표시하기 전에 한번 전압에 의해 소정 계조 부근까지 소스 신호선의 상태를 변화시키고 나서, 전류에 의해 소정 전류로까지 변화시키는 것이 필수로 된다.
소스 드라이버의 구성예를 도 89에 도시한다. 여기서의 소스 드라이버는 도 85의 소스 드라이버(852)를 나타내고 있다. 영상 신호는 클럭 및 동기 신호와 함께 소진폭 신호 전송되기 때문에, 소스 드라이버측에서 레벨 변환하기 위한 차동 입력 리시버(893)에 입력된다. 영상 신호를 CMOS 혹은 TTL 레벨의 계조 데이터(386)로 변환한다. 계조 데이터(386)는 시프트 레지스터 및 래치부(384)와 프리차지 전압 변환부(884)에 입력된다. 계조 데이터(386)는 시프트 레지스터 및 래치부(384)에 의해 각 출력에 분배되고, 분배된 계조 데이터는 전류 출력단(23)에 의해 계조에 따른 전류량으로 변환된다. 이에 의해, 계조에 따른 전류 출력을 행하는 것이 가능하게 된다. 한편, 계조 데이터는 동시에 프리차지 전압 변환부(884)에 입력된다. 프리차지 전압 변환부(884)에서는 도 88에 도시하는 바와 같은 회로 구성에 의해, 계조 데이터에 따른 전압이 신호(885)에 의해 출력된다. 프리차지값 변환부(882)의 변환 매트릭스와 저항 소자(883)의 값에 의해 출력되는 전압을 변화시키는 것이 가능하게 된다.
전류 기입을 행하는 기간에 있어서의 화소와 소스 드라이버 사이의 등가 회 로는 도 12의 (a)에 도시하는 회로였다. 이 때, 백 표시 시의 전류를 I3, 흑 표시 시의 전류를 I1으로 하면, 프리차지 전압 출력의 변동 범위는 도 12의 (b)로부터 V3 내지 V1까지의 범위로 된다. V3 및 V1의 값은 화소의 구동 트랜지스터(62)의 채널 사이즈에 따라 변화하고, 예를 들면 채널 폭이 좁아질수록 V3과 V1의 차가 커진다. 패널(화소 트랜지스터의 구성)에 따라 서로 다른 전압값을 출력할 수 있도록, 본 발명에서는 도 88의 참조 부호 883으로 나타내는 저항 소자를 2개 외부 부착으로 배치하고, 저항값을 임의로 설정할 수 있게 함으로써, 여러 가지의 패널에 대한 전압 출력을 가능하게 했다. 일반적으로, 적, 녹, 청에서 유기 발광 소자의 전류-휘도 특성이 상이하기 때문에, I1, I3의 값이 색마다 상이하고, 그 결과로서 V1, V3도 색마다 상이하다. 따라서, 도 88에 도시하는 프리차지 전압 변환부(884)는 3회로분 소스 드라이버에 필요하다. 외부 부착의 저항값이 색마다 상이하다. 도 85 및 도 89에서는 1회로의 기재이지만, 실제로는 적녹청의 3회로분이 존재한다.
이상과 같이 계조에 따라서 출력되는 전압은 다음에 분배부 및 홀드부(383)에 의해 각 출력으로 분배된다. 이에 의해, 각 출력에는 계조에 따른 전류와 계조에 따른 전류가 분배되었다. 전류와 전압 중 어느 쪽을 출력할지를 전류 전압 선택부(385)에 의해 선택한다.
전류, 전압 중 어느 쪽을 선택할지는 프리차지 전압 인가 판정부(56)에 의해 결정할 수 있다. 프리차지 전압 인가 판정부(56)는 프리차지 펄스(451)와 프리차 지 인에이블(895)에 의해 판정을 행하고, 프리차지 펄스(451)가 입력되고, 프리차지 인에이블(895)이 프리차지를 행하는 신호를 출력한 경우에만 전압을 인가하도록 한다.
이에 의해, 도 90의 출력(901)에 나타내는 바와 같이, 계조 데이터 Dn(n은 자연수)에 대응하는 전압을 VDn, 또 이에 대응하는 전류를 IDn이라고 하면, 프리차지 판정 신호(383)가 하이 레벨로 되어 프리차지를 한다고 할 때에는, 1수평 주사 기간 내에서 VDn이 출력된 후, IDn이 출력된다(VDn 인가 기간은 프리차지 펄스(451)의 펄스 폭에 의한다). 한편, 로우 레벨일 때에는, VDn은 출력되지 않고, IDn만이 1수평 주사 기간 동안 출력된다(전류 출력인지 전압 출력인지의 대략적인 타임차트를 도 47에 도시한다). 프리차지 판정 신호(383)를 이용함으로써, 소정 계조값에 대응하는 전류까지 변화하기 어려운 저계조부에서는, 전압에 의해 우선 대략적으로 소스 신호선의 상태를 변화시킨 후에, 전류에 의해 소정 전류값까지 소스 신호선을 변화시킨다. 한편, 고계조부나, 복수 행 동일한 계조가 연속해서 표시되는 경우의 2행째 이후의 행에 있어서는, 고계조부에서는 소스 신호선이 소정 전류값으로까지 용이하게 변화할 수 있는 것, 복수 행 연속인 경우에는 소스 신호선의 상태가 변화할 필요가 없기 때문에, 전압에 의해 소정 계조값까지 변화시킬 필요가 없어, 프리차지 판정 신호(383)에 의해 프리차지를 행하지 않도록 한다고 하는 제어가 가능하게 된다(이 상태에서 전압에 의해 변화시키면, 화소 회로의 구동 트랜지스터(62)의 특성 변동에 의한 휘도 불균일이 발생할 우려가 있기 때문에 전압을 인가하지 않는 편이 좋다). 프리차지 판정 신호(383)는 이와 같이 소스 신 호선의 상황에 따라서 프리차지를 행할지의 여부를 결정할 수 있다는 이점이 있다. 그 때문에, 영상 신호선(856)으로 보내는 데이터량이 각 색에서 1비트씩 많아지더라도 전송할 필요가 있다.
프리차지 펄스(451)는 프리차지 기간을 커맨드선(847)에 의해 소스 드라이버에 입력하고, 프리차지 기간 설정값에 따라서 프리차지 펄스(451)의 펄스 폭을 변경할 수 있도록 하고 있다. 이에 의해, 화면 사이즈에 따라서 프리차지에 필요 최저한의 시간으로 전압 출력을 행하고, 소정 휘도로 하는 전류 출력 기간을 가능한 한 길게 함으로써, 전압에 의한 설정으로 발생하는 구동 트랜지스터(62)에 의한 특성 변동의 휘도 불균일 보정을 용이하게 한다. 커맨드선(847)의 신호선 수를 적게 하기 위해서 도 87에 도시하는 바와 같이 1비트의 데이터를 직렬 전송에 의해 소스 드라이버로 보내는 구성으로 했다. 소스 드라이버에 필요한 커맨드는, 프리차지 기간 설정(872) 외에, 기준 전류값을 변경하기 위한 기준 전류 설정(871)과 드라이버 출력 인에이블 신호뿐이다. 이들의 신호는 빈번하게 재기입되는 일은 없고, 빈번하게 행해도 1수평 주사 기간 내에서 1회의 재기입이어도 된다. 도 87의 예에서는 전부 15비트이며, 소스 드라이버의 시프트 레지스터용의 클럭(871)이 1수평 주사 기간 내에 변화하는 시간과 비교하더라도 느려도 되기 때문에, 전자파 노이즈의 영향도 없이 신호 전송이 가능하다. 그 때문에, 신호선 수는 1개이어도 된다. 또한, 커맨드선(847)에 흐르는 데이터의 판별도, 예를 들면 타이밍 펄스(849)의 다음의 클럭으로부터 8비트분 상위부터 하위 비트의 순으로 기준 전류 설정(871), 다음에 프리차지 기간 설정(872), 마지막으로 출력 인에이블 신호로 함으로써 커맨드의 판별선(어드레스 설정)도 불필요하다. 이에 의해, 적은 신호선 수로, 소스 드라이버의 설정이 가능하다. 또, 기준 전류 설정 신호가 입력되는 기준 전류 생성부(891)는 전자 볼륨에 의해 기준 전류를 변경할 수 있는 구성으로 되어 있고, 설정 신호에 의해, 전자 볼륨값이 변화함으로써 기준 전류가 변화한다(도 8에 구성예를 도시한다).
영상 신호가 각 색 짝수 비트로 구성되는 경우(예를 들면 각 색 10비트의 합계 30비트)에는, 각 색에 프리차지 플래그(862)가 1비트씩 더해지기 때문에 전체 비트 수의 합계는 반드시 홀수 비트로 된다(예의 경우 33비트). 저진폭 신호 전송을 행하는 경우에는 대부분 배선은 트위스트 페어선으로 보내진다. 33비트의 신호선을 보내는 경우, 전송 속도가 드라이버와 동일할 때에는 66개의 선이 필요하게 된다. 이래서는 배선 수가 많기 때문에, 통상 전송 속도를, 드라이버의 클럭에 대하여 일정 배로 전송하고, 그 분만큼 배선 수를 삭감하고 있다. 예를 들면, 2배속으로 보내는 경우, 1회의 전송으로 17비트씩 전송하면 34비트를 전송할 수 있다. 이 중 33비트에 데이터를 넣음으로써 데이터를 2배속 전송할 수 있다. 그러나, 실제의 전송 능력 34비트에 비하여 1비트분 블랭크의 데이터를 보내고 있게 된다. 마찬가지로 짝수 배속으로 전송하는 경우에는 홀수 비트의 데이터에서는 반드시 1비트분 블랭크의 데이터가 보내지게 되어, 신호선의 이용 효율이 낮다는 것을 알 수 있다. 즉, 1비트분 데이터가 증가해도, 전송 레이트(클럭의 배속), 신호선 수에 영향을 미치는 일은 없다.
그래서, 본 발명에서는, 적녹청의 각 영상 신호와 프리차지 플래그에 데이터 /커맨드 플래그(911)를 더하는 것으로 하고, 이 데이터/커맨드 플래그(911)의 값이, 예를 들면 1일 때에는 영상 신호와 프리차지 플래그가 전송되고, 0일 때에는 소스 드라이버의 각종 레지스터 설정을 행하는 것이 가능하다. 도 91의 (a)에 데이터 전송, 도 91의 (b)에 각종 레지스터 설정 시의 각 비트의 구성을, 도 92에, 데이터 전송 및 각종 레지스터 설정의 전송 타이밍을 도시한다. 1수평 주사 기간 없이, 각 색의 영상 신호 및 프리차지 플래그를 모두 전송한 후의 블랭킹 기간을 이용하여, 데이터/커맨드 플래그(911)에 의해 소스 드라이버의 각종 레지스터 설정을 행하도록 했다. 여기서는, 도 91의 (b)에 도시하는 바와 같이 기준 전류의 설정과 프리차지 전압을 인가하는 기간을 설정하는 것으로 하고 있다.
이와 같이 함으로써, 도 85의 커맨드선(847)은 불필요하게 되어 신호선 수를 삭감하는 것이 가능하게 된다.
소스 드라이버의 블록도를 도 93에 도시한다. 영상 신호선(856)으로부터 커맨드 데이터와 영상 신호를 분리하기 위해서, 저진폭 신호를 CMOS 레벨로 변환하기 위한 회로인 영상 신호·커맨드 분리부(931)가 포함되는 것이 도 89의 구성과 다른 점이다. 이상과 같이 함으로써, 영상 신호선과 동기하여 프리차지 플래그를 전송하고, 또한 각종 레지스터 설정을 행할 필요가 있는 소스 드라이버 IC에 있어서, 영상 신호선과 프리차지 플래그 혹은 영상 신호선, 프리차지 플래그와 각종 레지스터 설정을 동일 신호선을 이용하여 저진폭 신호에 의해 고속 전송을 가능하게 했다. 이에 의해, 프리차지 플래그에 필요한 배선, 각종 레지스터 설정용의 배선 수를 삭감하는 것이 가능하게 되고, 또한 고속 전송 시의 전자파 노이즈를 저감하는 것이 가능하게 되었다.
소형 용도의 표시 패널에 있어서는, 모듈 배치의 공간적인 제약이 발생하여, 패널 외부로 인출하는 신호선 수를 극력 적게 할 필요가 있다. 대형 패널과 비교하여 표시 도트 수가 적기 때문에 영상 신호선의 전송 레이트는 낮다. 그래서, 도 94 및 도 95에 도시하는 바와 같이, 영상 신호선(856)에 계조 표시용의 데이터(적녹청의 각 색 데이터, 여기서는 R 데이터, G 데이터, B 데이터로 한다)와 그 계조 표시 데이터에 대하여, 프리차지를 행할지의 여부를 판정하는 프리차지 플래그(862)를 다중하는 것에 부가해서, 또 게이트 드라이버 제어용 데이터(951)를 송신한다. 게이트 드라이버 A(851a)와 게이트 드라이버 B(851b) 양쪽의 제어에 필요한 신호선을 송신한다. 송신하는 신호는, 시프트 레지스터 동작용의 클럭, 스타트 펄스, 출력 인에이블 신호, 및 시프트 방향을 정하는 신호이다. 출력 인에이블 신호는 수μ초 단위로 신호선 상태를 변화시키는 경우가 있기 때문에, 도 96에 있어서 데이터 전송 기간(962)뿐만 아니라, 블랭킹 기간(963)에도 게이트 드라이버 제어용 데이터(951)를 송신한다. 그 때문에, 도 95의 (b)에 도시하는 바와 같이 소스 드라이버의 설정 신호 외에 추가로, 게이트 드라이버 제어 데이터(951)를 전송하도록 했다. 이에 의해, 패널로부터 인출되는 신호선은, 전원선 외에, 최소 2쌍의 트위스트선과, 3개의 신호선으로 구성하는 것이 가능하게 된다.
신호선 수를 줄이면, 전송 레이트가 상승하기 때문에, 송신측 컨트롤러(854)에 관계되는 클럭 발생부의 소비 전력이 증대한다. 일반적으로 소진폭 전송을 행하는 경우의 전력은 거의가, 클럭 발생부에서 소비되는 전력이다. 따라서, 저전력 화가 요구되는 기기에서는, 영상 신호선(856)에 이용되는 트위스트선의 개수를 많게 하여, 전송 레이트를 낮춤으로써 소비 전력을 저하시킨다(신호선에서 소비되는 전력은 클럭 발생부에서 소비되는 전력의 10분의 1 내지 20분의 1정도이다). 도 96의 참조 부호 964로 나타내어지는 기간에 보내는 도 95의 (a)의 데이터 열을, 직렬로 차례로 보내거나, 영상 신호선(856)의 개수에 따라서 일부 혹은 모두를 병렬로 전송하도록 하면 된다.
이와 같이 하여, 소진폭으로 전송된 영상 신호선(856)의 데이터를 소스 드라이버(852)에서 분리한다. 소스 드라이버(852)의 내부 블록을 도 98에 도시한다. 클럭(858)과 영상 신호선(856), 스타트 펄스(848)로부터 클럭(858)으로부터 작성한 소스 드라이버 클럭(871)에 동기한 계조 데이터(386), 프리차지 판정 신호(383) 및 게이트 드라이버 제어선(941)을 출력하기 위한 영상 신호·커맨드 분리부(931)를 갖는 것이 특징으로 된다. 게이트 드라이버 제어 신호는 도 95에 도시하는 바와 같이 영상 신호 및 커맨드에 대응하여 반드시 송신되고 있기 때문에 도 97과 같이 소스 드라이버 클럭(871)에 동기한 신호에 복조하는 것이 가능하다. 이와 같이 함으로써, 게이트 신호선을 패널 외부로 인출할 필요가 없어져, 신호선 수가 적은 표시 패널을 실현할 수 있다. 또한, 소스 드라이버 클럭(871)에 동기하여 출력함으로써, 소스 드라이버와 게이트 드라이버의 타이밍이 맞추기 쉽게 된다는 이점이 있다. 또한, 컨트롤러(854)로부터 게이트 드라이버(851)로의 제어선이 불필요하게 되기 때문에 컨트롤러(854)의 출력 단자 수가 적어져, 보다 작은 패키지로 컨트롤러(851)를 작성할 수 있게 된다.
도 98의 구성은 도 93의 구성에 비하여, 프리차지 전압을 발생 출력하는 블록이 상이하다. 도 93에서는 영상 신호에 따른 전압을 생성하여 아날로그 래치를 이용하여 각 출력에 분배했지만, 도 98에서는, 전압 설정선(986)에 의해 결정되는 프리차지 전압 발생부(981)의 복수의 전압 출력을 각 출력단에 분배하고, 프리차지 전압 선택 및 인가 판정부(982)에 의해 복수의 전압 중 어느 것을 출력할지, 혹은 전류만의 출력을 행할지를 판정하도록 한다. 이에 의해, 분배부 및 홀드부(383)는 불필요하게 된다. 대형 패널에 비하여, 소형 패널에 있어서는 1수평 주사 기간이 길고, 소스 신호선의 부유 용량이 작기 때문에, 소정 전류값을 기입하기 쉽다. 따라서, 본 소스 드라이버에서는 전류만으로도 기입이 가능한 고계조부에서는 전압을 인가하지 않는 것을 전제로 발생 전압값의 수를 적게 하여 회로 규모의 저감을 도모했다. 이 예에서는 3치의 전압 출력으로 했다. 필요에 따라 전압값의 수는 1 내지 7 정도까지 변경해도 된다.
영상 신호의 데이터에 따른 프리차지 전압 출력의 방법을 설명한다. 영상 신호선(856)으로부터 도 95의 (a)의 방법에 의해 영상 신호와 프리차지 플래그가 쌍을 이뤄 송신된다. 컬러 패널인 경우에는 적녹청 각각 1쌍씩 송신된다. 각각 동일한 방법에 의해 프리차지를 행하기 때문에, 여기서는 적색의 신호로 설명을 행한다. 쌍을 이뤄 송신되는 R 프리차지 플래그(862a)와 R 데이터(861a)는 영상 신호·커맨드 분리부(931)에 입력된다. 여기서, CMOS 레벨로 변환되어, 각각 프리차지 판정 신호(383) 및 계조 데이터(386)로 된다. 1화소씩 차례로 보내져 온 신호를 각 출력에 분배하기 위해서 시프트 레지스터 및 래치부(384)에 입력된다. 분배 후, 계조 데이터(386)는 계조 데이터선(985)을 통하여 전류 출력단(23)에 입력되고, 계조에 따른 전류를 참조 부호 104로부터 출력한다. 한편, 프리차지 판정 신호(383)는 프리차지 판정선(984)에 출력된다. 프리차지 전압 선택 및 인가 판정부(982)에서는 도 100에 도시하는 바와 같이 프리차지 판정선(984) 및 프리차지 펄스(451)에 의해 디코드부(1001) 및 선택부(1004)를 제어하여, 계조 전류(104)를 출력할지, 프리차지 전압(983) 중 어느 1개를 출력할지 판정한다. 여기서는 4개의 입력 중에서 1개의 신호를 선택하기 때문에, 프리차지 판정선(984)은 2비트 폭이 필요하다. 일반적으로 프리차지 판정선(984)의 비트 수를 N(N: 자연수)으로 하면, 2N의 값이 (프리차지 전압 수+1) 이상으로 되는 비트 수가 필요하게 된다.
프리차지 펄스(451)는 도 47의 참조 부호 473에 도시하는 바와 같이 1수평 주사 기간 내에서 전압 출력 기간을 정하기 위한 신호이다. 따라서, 프리차지 판정선(984)에 의해 어느 하나의 프리차지 전압(983)을 출력할 때라도 프리차지 펄스(451)의 입력 기간만 전압이 출력된다.
도 101에 프리차지 펄스(451) 및 프리차지 판정선(984)과 출력(1005)의 관계를 도시한다. 이에 의해, 프리차지 판정선(984)에 입력하는 신호를 컨트롤러를 통해 제어함으로써, 영상 신호에 대응한 프리차지 전압을 출력하는 기간을 설정하는 것이 가능하게 된다.
프리차지 전압은, 프리차지 전압 발생부(981)에 의해 생성된다. 내부 회로의 구성예를 도 99에 도시한다. 각 전압은 저항 분할에 의해 생성된다(참조 부호 983 출력에는 일반적으로는 오피앰프가 접속된다). Vp1은 저항 소자(992a 및 992b)에 의해 결정된다. 한편, Vp3은 발광색에 따라 필요한 전류값이 상이하기 때문에 색마다 전압을 변화시킬 수 있는 구성으로 했다. 저항 소자(997) 및 전압 선택부(994)를 이용하여, Vs1 내지 Vs4 중 어느 하나의 전압을 선택할 수 있도록 하고 있다. 이것은 도 6과 같은 화소 회로를 갖는 표시 장치에 있어서, 소스 신호선 전류(=EL 소자(63)에 흐르는 전류)와 소스 신호선(60)의 전압의 관계는, 도 102의 구동 트랜지스터(62)의 전류-전압 특성상과 일치하기 때문에, 녹색과 청색에서 EL 소자의 발광 효율이 상이한 것에 의한 1계조당의 전류 어긋남은, 소스 신호선 전압의 어긋남으로서 나타난다. 프리차지 전압을 필요로 하는 0 내지 2계조로 생각하면, 청색은 녹색에 비하여 발광 효율이 낮기 때문에 많은 전류가 필요하게 되고, 동일한 2계조째라도 청색은 참조 부호 1021의 점, 녹색은 참조 부호 1022의 점으로 된다. 이에 의해, 전압값도 상이하다. 전압 설정선(986)에 의해 전압 선택부(994)를 제어하고, 예를 들면 참조 부호 994c는 Vs4(995c)를 선택하고, 참조 부호 994b는 Vs1(995a)을 선택함으로써, 도 102와 같은 색에 의해서 프리차지 전압값을 변경시키는 것이 가능하다. 구동 트랜지스터(62)의 특성에 맞는 참조 부호 997, 998의 저항값을 정함으로써 소정의 전압을 발생시키는 것이 가능하다. 전압 설정선(986)은 외부로부터 값을 설정할 수 있어, 도 95의 (b)에 도시하는 바와 같이 커맨드 기간에 프리차지 전압 설정(953)을 입력하고, 영상 신호·커맨드 분리부(931)에 의해 영상 신호와 분리하여 전압 설정선(986)을 취출할 수 있도록 했다. 이에 의해, 색마다 다른 전압 설정을 행함에 있어서, 새롭게 외부 신호선의 수를 늘리지 않더라도 실현할 수 있도록 했다. 도 98에서는 프리차지 전압(983)은 3개만 기재되어 있지만, 이것은 단색에서의 예를 나타낸 것으로, 멀티 컬러인 경우에는 프리차지 전압(983)은 색마다 3개, 합계 9개 필요하게 된다. 프리차지 전압 선택 및 인가 판정부(982)의 전압 입력은 3개이다. 출력마다 표시색은 정해져 있기 때문에, 출력하는 색에 대응한 전압 3개를 입력하면 되기 때문이다.
또 8개 이상의 전압값이 필요한 경우에서는, 도 100의 디코드부(1001)와 선택부(1004)의 회로 규모가 커지기 때문에, 도 89의 회로 구성 쪽이 좋다.
도 95, 도 98 혹은 도 91, 도 93의 구성으로 할지는 패널 사이즈 및 화소 수로부터 어느 쪽을 선택할지 정하면 된다.
이에 의해, 전류 및 전압 출력이 가능한 소스 드라이버 IC를 적은 신호선 수로 실현 가능하다.
전류 드라이버 IC에서는 특히 저계조부에서 출력 전류값이 적은 것에 따른 소스 신호선 부유 용량의 충방전 부족으로 인해 화소에 기입되는 전류의 변화가 느린 것이 문제이다. 전류가 변화하는 데 필요한 시간 Δt는 Δt=C×ΔV/I(여기서 C는 소스선 용량, ΔV는 소스선 전압 변화량, I는 소스 신호선에 흐르는 전류이다)로 표시되기 때문에, 특히 저계조일수록 변화에 시간이 걸리는 것을 알 수 있다. 또한, 백으로부터 흑, 흑으로부터 백으로의 변화에서는 흑으로부터 백으로의 변화 쪽이 시간이 걸리는 것을 알 수 있다.
예를 들면, 백 표시시 10nA의 소스 신호선 전류를 흘리고, 흑 표시시에는 0nA의 소스 신호선 전류로 하면, 백으로부터 흑으로의 소스 신호선 전류의 변화의 상태는 도 104에 도시되는 파형으로 되고, 흑으로부터 백으로의 소스 신호선 전류의 변화는 도 105에 도시되는 파형으로 되었다.
QCIF+(176×220화소)의 패널에서 1프레임을 60Hz로 주사하는 경우에는, 1수평 주사 기간은 대개 70μ초이다. 초기 상태로부터 70μ초에서의 변화는, 백으로부터 흑에서는 도 104에 도시하는 바와 같이 목표에 대하여 94%까지 변화하고 있는데 반해, 흑으로부터 백에서는 도 105에 도시하는 바와 같이 목표에 대하여 5%밖에 변화되어 있지 않다.
10nA와 0nA 사이에서의 변화에 이 정도까지의 차이가 나는 것은, 소스 신호선 전류에 대한 소스 신호선 전압의 값의 변화가 비선형 변화로 되기 때문이다. 소스 신호선 전류와 전압의 관계를 도 106에 도시한다. 전류 전압의 관계는 구동 트랜지스터(62)의 전류 전압 특성(1063)에 의해 정해지고, 소스 신호선의 전류에 따라서, 참조 부호 1063의 곡선에 대응하는 전압이 소스 신호선 전압값으로 된다. 전류 변화에 필요한 시간의 식 Δt=C×ΔV/I에 있어서, 흑으로부터 백으로의 변화시에는 I=10nA, 백으로부터 흑으로의 변화시에는 소스 드라이버의 전류는 0이지만, 구동 트랜지스터가 10nA의 전류를 공급하려고 하기 때문에 초기 상태에서는 마찬가지로 I=10nA로 된다. 그렇게 하면, Δt가 70μ초와 동일할 때에는 필연적으로 ΔV가 거의 동일하게 되는 것을 알 수 있다. 10nA의 상태로부터 ΔV만큼 소스 전위가 상승하는 경우와, 0nA의 상태로부터 ΔV만큼 소스 전위가 낮아지는 경우에는, 곡선(1063)의 특성으로 인해 전류 변화량이 전혀 다르다. 전위가 상승하는 방향에서는 참조 부호 1061로 나타내는 바와 같이 10nA로부터 0.6nA까지 저하하는데 반해, 전위가 낮아지는 방향에서는 0nA로부터 0.5nA까지밖에 변화하지 않는다. 그 결과로서, 도 104 및 도 105에 도시하는 바와 같은 전류 변화로 된다.
여기서는, 10nA와 0nA 사이의 변화를 예로서 설명했지만, 임의의 계조의 조합에 있어서도, 마찬가지로 고계조로부터 저계조로의 변화 쪽이, 저계조로부터 고계조로의 변화보다도 빠르다.
그래서, 본 발명에서는, 변화 속도가 느린 저계조로부터 고계조로의 변화를 빠르게 하기 위한 방법을 고안했다.
변화를 빠르게 하기 위해서는, 소스 신호선 용량을 작게 하거나, 전압 변화량을 작게 하거나, 전류를 크게 할 필요가 있다. 소스 신호선 용량은 패널 사이즈에 의해 결정되기 때문에 변화시킬 수 없다. 또한, 전압 변화량을 작게 하기 위해서는 구동 트랜지스터의 전류 전압 특성을 변경할 수밖에 없고, 구체적으로는 트랜지스터의 채널 폭을 길게 하거나 채널 길이를 짧게 할 수밖에 없다. 채널 폭을 길게 하면, 트랜지스터 사이즈가 증대하여, 1화소분의 면적이 작은 소형 고정밀 패널로서는 대책할 수 없다. 한편, 채널 길이를 짧게 하면 얼리 효과가 더 크게 발생하여, 기입 시와 EL 발광시(도 7의 (a)과 도 7의 (b)의 기간)에 구동 트랜지스터(62)의 드레인 전압이 상이하면, 얼리 효과에 의해 각각의 경우에 있어서 드레인 전류값이 변화한다는 문제가 발생하기 때문에, 채널 길이를 짧게 할 수 없다. 그래서, 소스 신호선 전류를 크게 하는 것을 고려했다.
도 108에, 어떤 1화소에 전류 I를 기입할 때의 본 발명에 따른 소스 드라이버 전류 출력 파형을 도시하였다. 수평 주사 기간의 처음 10μ초에 걸쳐 소정 전 류의 10배의 전류를 흘리는 기간을 설정한 것이 특징이다. 10배의 전류를 흘림으로써, 예를 들면 도 107에 도시하는 바와 같이 전류의 변화는 종래의 참조 부호 1072로부터 참조 부호 1071과 같이 변화하게 되어, 70μ초에서의 소정 전류 기입이 가능하게 되었다. 이와 같이 소스 신호선에 흘리는 전류를 증가시키는 기간을 1수평 주사 기간의 처음에 설정함으로써 전류값의 변화가 빨라져 소정 전류를 기입할 수 있게 되었다.
전류를 소정값의 10배로 하여 출력하게 되면, 소정 전류의 10배의 값을 계산할 필요가 있고, 또한 소스 드라이버측에서도 10배의 전류를 흘릴 수 있는 기능을 설정할 필요가 있다. 이것에는 연산 회로가 필요하게 되거나, 소스 드라이버의 전류 출력단의 전류원을 10배분 증가시키지 않으면 안되어 회로 규모가 커진다고 하는 문제가 발생한다. 또한, 표시색에 따라서 1계조당의 전류값이 상이한 경우에는 계조마다 배율을 변화시키는 것도 필요하게 된다. 그 때문에, 처리가 복잡해진다.
그래서, 본 발명에서는, 저계조로부터 고계조로의 변화시가 변화하기 어렵고, 또한 저계조라도 계조 0이 가장 변화가 천천히 되기 때문에, 계조 0으로부터 다음의 계조로 변화시키는 데 어느 만큼의 전류가 있으면 1 수평 주사 기간 내에 변화가 가능한지를 조사하여, 그 전류값(여기서 Ip1로 한다)을, 본 발명의 제3 기간의 예인, 1수평 주사 기간의 처음의 기간에 인가한 후 소정 전류를 인가함으로써 1수평 주사 기간 내에서 소정 전류값으로 변화시킬 수 있는 구성으로 했다. 소정 계조값이 Ip1보다 큰 경우에는, Ip1의 전류를 흘리는 기간이라도 소정 계조 전류를 흘리도록 함으로써, 전체 계조 영역에 걸쳐, 계조 0으로부터 소정 계조까지의 전류를 1수평 주사 기간 내에 기입하는 것이 가능하게 되었다. 이 경우에는, 영상 신호가 어떤 계조 미만인 경우에만 Ip1을 삽입하는 기간을 설정하는 것으로 하면 되기 때문에, 승산기는 불필요하다. 또한, 출력단에 있어서도 Ip1을 출력하는 전류원을 1개 각 출력에 설치하는 것만이어도 된다. 개념을 도 103에 도시한다. 계조 표시용 전류원에 부가하여 전류 출력(104)에 프리차지용의 전류원 Ip1(1033)을 설치하면 실현할 수 있다. 이 전류 Ip1은 소정 계조까지 변화하는 속도를 빠르게 하는 것만의 목적으로 사용되기 때문에 인접 단자 사이에서 변동이 있어도 되고, 그 때문에 계조 표시에 이용되는 전류원을 구성하는 트랜지스터에 비하여 동일한 전류를 출력하는 데에도 트랜지스터 총 면적을 작게 실현하는 것이 가능하다.
또한, 이 전류 Ip1은 소스선 용량, 화소 트랜지스터의 전류 전압 특성에 의해 최적값이 정해지고, EL 소자(63)의 발광 효율에는 의존하지 않는다. 그 때문에, 각 색 모두 공통의 전류값이 들어가면 되고, 색마다 개별 조정할 필요가 없어, 작은 회로로 구성 가능하게 된다.
도 109에 수평 주사 기간의 처음에 Ip1을 출력하는 기능을 설정하는 경우에 있어서의, 본 발명의 자기 발광형 표시 장치의 전류 출력형 구동 회로에 상당하는 소스 드라이버 IC의 구성을 도시한다. 여기서, 수평 주사 기간의 처음에 출력하는 Ip1의 전류를 프리차지 전류라고 부르기로 한다. 프리차지 전류를 발생하기 위한 프리차지 기준 전류 발생부(1092) 및 본 발명의 소정의 제1 조건에 기초하여, 소스 신호선에 출력할지의 여부를 판정하는 프리차지 전류 출력단(1094), 프리차지 전류의 기간을 설정하는 펄스 발생부(1097)를 설치한 것이 특징이다. 프리차지 기준 전류 발생부(1092) 및 프리차지 전류 출력단(1094)은 본 발명의 프리차지 전류 인가 수단을 구성하고, 이들은, 소스 드라이버 IC를 제어하는(도 109에는 도시하지 않는다) 컨트롤러와 함께, 본 발명의 자기 발광형 표시 장치의 표시 제어 장치를 구성한다. 또한, 펄스 발생부(1097)는 본 발명의 제3 기간 발생 수단에 상당한다. 또한, 도 109에는 도시하지 않는 컨트롤러부에 대해서는, 소스 드라이버에 같이 곤포되어도 되고, 별도 컨트롤러로서 별도 디바이스로 해도 된다. 같이 곤포하여 1칩화하는 것은 소스 드라이버를 1-2개 정도 사용하는 비교적 소형의 표시 장치에 특히 유효하다.
프리차지 전류를 출력할지의 여부는 프리차지 판정 신호(383)에 의해 결정된다. 프리차지 판정 신호(383)는 계조 데이터(386)에 동기하여 송신되기 때문에, 1화소마다 프리차지 전류를 출력하는 기간을 설정할지의 여부, 복수개의 프리차지 전류를 설치한 경우에는, 그 중의 어느 것을 선택할지를 설정하는 것이 가능하다. 각 출력에 분배되도록, 계조 데이터(386)와 함께 시프트 레지스터 및 래치부(384)에 의해 각 출력에 분배된다. 계조 데이터는 계조 데이터선(985)으로서, 각 출력에 설치된 전류 출력단(23)에 입력된다. 전류 출력단(23)에서는 계조 데이터선(985), 기준 전류 생성부(891)에서 작성된 기준 전류값에 따른 전류량을 참조 부호 1093에 출력한다. 도 110에는 멀티 컬러 대응의 드라이버일 때의 기준 전류 생성부(891) 및 전류 출력단(23)의 구성을 계조 데이터선(985)이 3비트인 예로 나타내고 있다. 기준 전류 설정선(934)에 의해 참조 부호 1101의 신호선 전위가 변화하고, 오피앰프(1103), 저항(1102)과 트랜지스터로 이루어지는 정전류 회로의 전류값 이 변화한다. 이에 의해, 기준 전류 설정선(934)의 값에 따라서 전류가 변하는 것을 알 수 있다. 계조 데이터선(985)에 의해 출력(1093)의 전류가 변하는 것은, 계조 데이터선(985)의 값에 의해, 출력에 접속되는 전류원 트랜지스터(103)의 개수가 변하는 것에 의해 변화시키고 있다. 일반적으로 유기 EL 소자는 발광색마다 발광 효율이 다르기 때문에, 발광색마다 1계조당의 전류를 다르게 할 필요가 있다. 본 발명에서는 저항(1102)을 IC 외부의 소자로서 구성함으로써, 저항(1102)의 조정을 용이하게 하여, 저항값으로 1계조당의 전류값을 변화시켜, 화이트 밸런스를 취할 수 있도록 하고 있다. 한편, 각 출력에 분배된 프리차지 판정선(984)은 프리차지 전류 출력단에 입력된다. 또한, 프리차지 전류 출력단(1094)은 프리차지 기준 전류 발생부(1092) 및 프리차지 펄스(1098)로부터도 신호 입력이 있다.
프리차지 펄스(1098)의 펄스 폭은 펄스 발생부(1097)에 의해 결정된다. 펄스 발생부(1097)에서는 전류 프리차지 기간 설정선(1096)의 값 및 타이밍 펄스, 클럭에 의해 카운터 회로 등을 이용하여, 타이밍 펄스 출력으로부터 프리차지 기간 설정선(1096)의 값에 기초하여 프리차지 펄스(1098)를 출력하도록 하고 있다.
프리차지 전류의 값을 정하는 프리차지 기준 전류 발생부(1092)는 프리차지 전류 설정선(1091) 입력에 의해 프리차지 전류를 변화시킨다.
이들 2개의 외부 설정값(전류 프리차지 기간 설정선(1096) 및 프리차지 전류 설정선(1091))은, 소스 드라이버의 입력 신호선 삭감을 위해 영상 신호선(856)에, 영상 신호의 블랭킹 기간을 이용하여 블랭킹 기간 동안에 설정 신호를 보내도록 했다. 그 때문에, 영상 신호선(856)으로부터 영상 신호·커맨드 분리부(931)를 통하 여, 전류 프리차지 기간 설정선(1096) 및 프리차지 전류 설정선(1091)을 취출하도록 하고 있다.
도 111에 프리차지 전류 출력단(1094) 및 프리차지 기준 전류 발생부(1092)의 회로 구성을 도시한다(멀티 컬러 3색의 조가 2개인 예).
프리차지 전류 출력단(1094)에서는, 프리차지 판정선(984) 및 프리차지 펄스(1098)가 입력되는 판정 신호 디코드부(1111)에 의해 프리차지 전류원 트랜지스터(1112 내지 1114) 혹은 계조 전류(1093) 중 1개를 출력(104)에 접속하도록 함으로써, 프리차지 전류를 출력할지의 여부를 선택한다.
이에 의해, 프리차지 펄스(1098)가 하이 레벨일 때에, 프리차지 판정선(984)의 값에 의해서, 프리차지 전류원 중의 어느 것을 출력할지, 혹은, 프리차지 전류없이, 계조 전류를 출력할지를 정할 수 있다.
또, 프리차지 전류는 1치라도 되지만, 패널 사이즈 즉 용량값의 차이에 의해서 필요한 전류값이 상이하기 때문에, IC 드라이버를 임의의 사이즈로 범용적으로 사용할 때에, 대형용, 소형용으로 전류를 조정하여 복수개 내놓을 수 있도록 함으로써 범용성을 높이는 것이 가능하다.
프리차지 펄스(1098)의 펄스 폭은, 패널 사이즈 및 수평 주사 기간의 길이에도 따르지만, 5μ초 이상 수평 주사 기간의 50% 이하가 바람직하다. 이 범위에서 소정 계조를 기입할 수 없는 경우에는 프리차지 전류를 증가시킴으로써 대응한다. 프리차지 전류를 삽입하는 기간을 설정하는 계조 데이터(386)의 값은 계조 데이터(386)에 의해 전류 출력단(23)으로부터 출력되는 전류가 프리차지 전류 미만인 경 우에 인가하도록 프리차지 판정 신호(383)를 제어하면 된다. 프리차지 판정 신호(383)는 입력 신호선 수의 삭감 및 전자파 대책을 위해 도 95에 도시하는 바와 같은 형식으로 소진폭 차동 입력해도 좋다.
이와 같이 함으로써, 1행 전의 데이터에 비하여, 다음 행의 데이터가 고계조로 되는 경우에도 프리차지 전류를 입력함으로써 원하는 전류를 기입할 수 있게 되었다.
고계조로부터 저계조로 변화할 때에는 도 104에 도시하는 바와 같이 거의 목표의 전류값을 기입할 수 있기 때문에, 이대로도 상관없지만, 계조 0(흑)에 관해서는 확실하게 흑을 표시할 수 있도록 하는 쪽이, 콘트라스트의 향상, 자발광 소자의 특징인 흑을 표시할 수 있다고 하는 이점을 강조하는 것이 가능하다.
그 때문에, 0 이외의 계조로부터 0계조로 변화할 때에는, 본 발명의 제4 기간에 상당하는 수평 주사 기간의 처음의 기간에 전압에 의해 흑을 표시하는 전압을 인가하도록 함으로써, 확실한 흑을 실현하도록 했다. 소스 신호선에 흑 전류에 대응하는 전압을 인가한 경우, 인가 전압에 따라서는, 구동 트랜지스터(62)의 전류 전압 특성의 변동에 의해 화소에 따라서, 흑이 들뜨는(미발광하는) 현상이 관측된다. 이것을 방지하기 위해서, 인가 전압은, 전류 전압 특성의 변동을 고려하여, 가장 잘 전류가 흐르는 구동 트랜지스터(62)라도 전류가 흐르지 않는 전압(프리차지 전압)을 인가하도록 함으로써, 구동 트랜지스터의 변동에 의한 휘도 변동을 방지할 수 있다. 여기서, 제4 기간은, 상기 제3 기간이 0으로 설정되는 경우에는, 상기 제1 기간의 처음의 기간에 설정되고, 상기 제3 기간이 0 이외로 설정되는 경 우에는, 상기 제3 기간의 처음의 기간에 설정된다.
프리차지 전류 혹은 프리차지 전압을 수평 주사 기간 내에 인가할 수 있도록 한 소스 드라이버의 구성을 도 112에 도시한다. 프리차지 전압을 공급할 수 있도록, 프리차지 전압 발생부(981), 전압 프리차지를 행하는 기간을 지정하는 전압 프리차지 펄스(451)가 포함되는 것이 특징이다.
전압으로 프리차지를 행하는 경우에는, 전압 인가 기간이 0.8μ초 이상 3μ초 이하에서 충분히 소스 신호선을 프리차지하는 것이 가능하다. 그 때문에, 전류 프리차지에 비하여 짧은 기간만의 인가로 되기 때문에, 전류 프리차지 펄스(1098)와는 다른 신호선 전압 프리차지 펄스(451)를 입력하고 있다. 전류 프리차지와 기간을 공유해도 되지만, 이 경우, 계조에 따른 전류를 흘리는 기간이 짧아지기 때문에, 전류에 의한 구동 트랜지스터의 변동 보정이 충분히 행해지지 않아 흑 표시의 전압값이 변화한 경우에 휘도 불균일이 발생할 가능성이 있다. 그 때문에, 전압 인가 기간은 극력 짧게 하고, 계조 전류 출력의 기간을 길게 하도록 하고 있다(개개의 패널에서는 프리차지 전압을 구동 트랜지스터(62)의 변동에 따라서 조정하는 것이 가능하지만, 실제로는 패널 사이, 로트 사이에서 구동 트랜지스터(62)의 특성이 크게 벗어날 가능성이 있다. 이에 대하여, 프리차지 전압을 조정하면, 공용하는 것도 가능하지만, 조정 공정이 필요하게 되기 때문에 실용적이지 않다. 이 조정 기능을 전류에 의해 행하게 하기 위해서, 계조 전류 출력 기간이 긴 쪽이 좋다. 또, 소형 패널에 있어서는 소스선 용량이 비교적 작고, 수평 주사 기간이 길기 때문에 공용으로 해도 충분히 보정 가능하므로, 칩 사이즈 우선으로 2개의 프리차지 펄스를 공용한다.).
참조 부호 1098 및 451의 2개의 프리차지 펄스는 개시 위치가 동일하고(수평 주사 기간의 처음) 펄스 폭이 다를 뿐이므로, 소스 드라이버 클럭(871) 및 타이밍 펄스(849)로부터 작성되는 카운터에 의해 작성하는 것이 가능하다. 펄스 폭은 각각 전류 프리차지 기간 설정선(1096), 전압 프리차지 기간 설정선(933)에 의해 정해진다. 도 109의 구성과 마찬가지로 소스 드라이버의 입출력 신호선 수의 삭감을 위해, 영상 신호선(856)의 블랭킹 기간을 이용하여 송신된다. 2개의 펄스는 1수평 주사 기간에 1회의 출력이기 때문에, 설정의 재기입은 가장 자주 재기입하더라도 1수평 주사 기간에 1회이므로, 이와 같이 블랭킹 기간에 설정할 신호를 삽입하면 된다.
인가하는 프리차지 전압값은, 프리차지 전압 발생부(981)에 의해 발생한다. 프리차지 전류 전압 출력단(112)으로 출력할 전압이 각 색 복수개 있는 경우에는 도 99와 마찬가지의 구성을 이용하면 되지만, 계조 0에 대응하는 전압이 각 색 1치뿐인 경우에는, 3개의 전압을 각각 전자 볼륨과 오피앰프로 구성하고, 전자 볼륨에 의해 전압값을 조정하는 구성이라도 된다. 어느 쪽의 구성이라도, 전압값의 조정은 프리차지 전압 설정선(986)에 의해 행한다. 프리차지 펄스와 마찬가지로, 설정선은 영상 신호(856)의 블랭킹 기간에 의해 행한다.
본 발명의 소정의 제1 조건, 제2 조건에 기초하여, 프리차지 전압, 프리차지 전류, 계조 전류 중 어느 것을 출력할지를 프리차지 전류 전압 출력단(1121)에서 선택한다. 도 113에 프리차지 전류 전압 출력단(1121)의 회로 구성을 도시한다. 이 예에서는 전류 프리차지 전류원이 참조 부호 1112 및 1113의 2개, 프리차지 전압선(983)이 1개인 합계 3개와, 계조 전류(1093)와의 선택을 행하기 때문에, 프리차지 판정선(984)은 2비트로 되어 있다. 판정선(984) 및 프리차지 펄스(1098 및 451)로부터 판정 신호 디코드부(1131)에 의해, 4개 중 어느 것을 출력할지를 디코드한다. 절환부(1132, 1133, 1134, 1135)의 상태와 입력 신호의 관계를 도 114에 도시한다. 프리차지 판정선(984)에 의해 프리차지를 행할지, 행하는 경우에는 전류로 할지 전압으로 할지를 정한다. 또한, 프리차지를 행하는 경우에는 전류 혹은 전압 프리차지 펄스의 기간만 프리차지를 행하고, 그 이외의 기간에서는 계조 전류를 출력하도록 설계한다. 이에 의해, 전류 혹은 전압 프리차지 기능을 갖는 소스 드라이버 IC를 실현했다. 또, 도 112 내지 도 114는, 본 발명의 소정의 제1 조건, 제2 조건을 부여하는 것으로, 전압 프리차지의 전압 수가 각 색 1종류, 전류 프리차지의 전류 수가 각 색 2종류로 설명했지만, 임의의 종류라도 실현 가능하다.
프리차지 판정선의 바탕으로 되는 프리차지 플래그 생성의 플로우차트를 도 115에 도시한다.
여기서 프리차지를 행하는 조건을 생각한다. 본 발명의 소정의 제2 조건으로서, 전압 프리차지는 계조 0으로 될 때에만 행한다. 또한, 1행 전에도 계조 0일 때에는, 신호선이 이 2수평 주사 기간에서는 변화하지 않기 때문에, 전압 프리차지를 행할 필요가 없으므로, 프리차지를 하지 않도록 한다. 다음으로, 전류 프리차지는, 어떤 일정 계조 이상인 경우에는, 1행 전의 데이터가 어떤 데이터일것이라고 계조 전류에 의해 충분히 기입하는 것이 가능하게 되기 때문에, 전류 프리차지는 불필요하다. 일반적으로는 전류 프리차지용 전류원의 전류값 Ip보다 큰 계조 전류를 출력하는 계조에서는 전류 프리차지는 불필요하다. 도 115의 예에서는, 3.5형 QVGA 패널에 있어서의 플로우차트를 기재하고 있다. 이 경우에는, 32계조 이상에서는, 소정 계조로 변화할 수 있기 때문에 전류 프리차지는 불필요하다. 전류 프리차지가 필요하게 되는 것은 1 내지 31계조 표시 행이고, 또한 1행 전의 데이터가 표시 계조보다 큰 경우에 전류 프리차지를 행한다. 1행 전 데이터보다 해당 행 데이터 쪽이 작은 경우 혹은 동일 계조인 경우에는 전류 프리차지는 불필요하다. 또한, 1행 전 데이터가 계조 0인 경우, 프리차지 전압이 인가되고 있는 경우가 많아, 전압에 의한 휘도 변동을 방지하기 위해서, 소정 계조보다 높은 전압이 인가된다. 그 때문에, 소스 신호선의 전위 변화량이 많아져, 소정 계조를 기입하기 어려워진다. 따라서, 1행 전 데이터가 0일 때에는, 전류 프리차지의 전류값이 Ip보다 큰 Ip0을 준비하고, 계조 0 후에는 이 전류를 출력하도록 하는 것도 가능하다.
이러한 프리차지를 실현하기 위해서, 도 115에 도시하는 바와 같이 우선 참조 부호 1151에 도시하는 플로우에서 영상 신호 데이터를 조사하고, 프리차지가 불필요한 계조 32 이상과, 전압 프리차지로 되는 계조 0, 그 밖의 계조로 분기시킨다. 계조 32 이상에서는 프리차지가 불필요하게 되기 때문에 참조 부호 1157의 판정에 의해, 프리차지 플래그값을 0로 한다(도 114의 판정 신호 디코드부(1131)의 진리값표를 이용한 경우).
계조 0인 경우에는, 참조 부호 1152의 플로우에 의해 1행 전의 데이터를 참조한다. 계조 0일 때에는 불필요하기 때문에 계조 0과 그 이외로 나누고, 계조 0 에서는 참조 부호 1157의 프리차지 없음으로 되고, 플래그는 0으로 하고, 계조 0 이외에서는 전압 프리차지한다고 하는 참조 부호 1154의 판정으로 되고, 프리차지 플래그는 1로 한다.
남은 계조 1 이상 31 이하에서는, 1행 전의 영상 신호 데이터 쪽이 큰 경우에는, 프리차지가 불필요하기 때문에 참조 부호 1157의 프리차지 없음으로 되고 플래그는 0으로 된다. 계조 0일 때는 Ip0의 전류를 프리차지 전류로서 필요로 하기 때문에 참조 부호 1155의 전류 프리차지(전류원(1113))로 된다. 따라서, 플래그값은 3으로 된다. 그 이외의 경우에는 통상의 전류 프리차지(전류값 Ip)를 이용하기 때문에 참조 부호 1156의 전류 프리차지(전류원(1112))로 되고 프리차지 플래그는 2를 출력한다(여기서 전류원(1112)은 Ip의 전류원, 전류원(1113)은 Ip0의 전류원이라고 가정한다).
또, 패널에 따라서는 Ip의 값이 커지고, 그것에 수반하여 프리차지가 필요한 계조수가 증가하는 경우가 있다. 이 때에 대비하여, 참조 부호 1151의 분기 명령은 조건 분기의 조건을 외부 커맨드 등에 의해 변경할 수 있도록 해도 된다. 또한, 프리차지 전류원 및 전압원 수가 증가했을 때 등은 마찬가지로 적절하게 플로우차트를 작성하여, 회로 실현하는 것이 가능하다.
이 플로우차트를 실현하는 프리차지 플래그 생성부(1162)는, 통상 컨트롤러(854) 내부에서, 도 116에 도시하는 바와 같이 영상 신호(1161) 및 1행 전의 데이터를 축적하는 라인 메모리(1164)의 출력을 입력으로 하고, 영상 신호(1161)와 동기하여 소진폭 차동 신호 변환부(1163)에 입력된다. 여기서, 신호선 수의 삭감 및 전자파 노이즈 대책을 위해 소진폭 차동 신호로 변환되고, 또한 블랭킹 기간에 소스 드라이버의 제어 신호를 삽입하여, 영상 신호선(856) 및 클럭(858)을 소스 드라이버에 대해 출력한다. 또한, 컨트롤러와 소스 드라이버가 1개의 IC로 구성되는 경우에는 소진폭 차동 신호 변환부(1163)는 불필요하고, 그대로 이 신호를 시프트 레지스터 및 래치부(384)에 입력하면 된다.
또한, 도 109 및 도 112에 있어서, 게이트 드라이버 제어선(941)이 출력되고 있지만, 이 신호는 컨트롤러 출력 신호선 수 삭감을 위해 이용된 것이고, 컨트롤러의 출력 신호선 수에 제약이 없는 경우에는 불필요하다.
필요한 전류 프리차지의 전류량은, 동일 계조 표시를 행하는 경우라도, 1행 전의 표시 계조에 따라 상이한 것을 알았다. 예를 들면, 계조 16을 표시하는 경우에는, 1행 전의 계조가 0일 때에는 64계조 상당의 프리차지 전류가 필요하고, 1행 전 계조가 1일 때에는 26계조 상당의 프리차지 전류, 1행 전 계조가 2일 때에는 16계조 상당의 프리차지 전류(=없어도 된다)로 되었다. 이 때문에, 프리차지 전류를 정할 때에는 1행 전의 데이터도 참조하여, 1행 전의 데이터와 해당 행 데이터의 값으로부터 최적의 프리차지 전류를 설정할 필요가 있다.
1행 전 데이터와 해당 행 데이터와 프리차지 전류값의 관계를 매트릭스 테이블 등을 준비하여 프리차지 전류를 제어하는 방법도 있지만, 계조수가 많아지면 테이블이 커져, IC 설계시 회로 규모가 커져 버린다고 하는 문제가 있다.
매트릭스 테이블을 준비하여 프리차지 전류를 정해야 하는 것은, 소스 신호선이 처음에 어떤 상태로 되어 있는지에 따라, 변화 시간에 큰 차이가 생기기 때문 이다. 전류 변화에 필요한 시간은 (소스 신호선의 용량)×(1행 전과 해당 행에서의 소스 신호선 전위차)/(소스 신호선 전류)로 표현된다. 소스 신호선의 전류와 전압의 관계는 도 106에 도시하는 바와 같이, 구동 트랜지스터(62)의 특성에 따르기 때문에, 비선형인 곡선으로 표시된다. 저계조 표시일수록 1계조당의 전위차가 크게 되어 있다. 이 때문에, 계조차가 동일하더라도 소정 전류로까지 변화하는 데 크게 시간이 상이하다. 예를 들면, 0계조 내지 2계조에 비하여 2계조 내지 4계조에서는 전위차는 1/2로 되어 있기 때문에, 소스 신호선 전류가 2배로 되어 있는 것과 대조하면, 기입 시간이 1/4로 된다. (계조차가 2로 동일한 경우) 간단히 계조차를 검출할 뿐만 아니라, 계조차 및 표시 계조로부터 프리차지를 정할 필요가 있어, 적어도 1행 전의 데이터와, 해당 행의 데이터를 참조할 필요가 생긴다.
계조차가 소스 전위차와 비례 관계에 있으면, 계조차 1에 대한 소스 전위차가 일의로 정해지고, 계조차 1당의 필요 전류분이 정해진다. 이것을 바탕으로 임의의 계조차에 대하여 필요한 전류량을 계산에 의해 구할 수 있기 때문에, 계조차의 계산 결과로부터 필요한 전류값이 정해지기 때문에, 1행 전 데이터와, 계조차 1당의 필요 전류만 기억할 수 있는 수단이 있으면, 프리차지 전류가 정해진다.
그러나, 본 발명의 자기 발광형 표시 장치에 있어서는, 계조차와 소스 전위차는 비례 관계로 되지 않아, 계조차가 동일하더라도 소스 전위차가 상이한 경우가 발생하기 때문에, 프리차지 전류값은, 1행 전의 데이터와 해당 행 데이터를 참조하여, 거기에서 우선 소스 신호선 전위차를 계산한다. 소스 신호선 전위차를 바탕으로 프리차지 전류를 정할 필요가 생긴다. 1행 전의 데이터와 해당 행 데이터와 소 스 신호선 전위차의 관계를 계산으로 구하는 것은 불가능하거나 혹은 회로 규모가 매우 커지는 계산이 필요하게 되기 때문에 실제로는 불가능하고, 미리 테이블을 준비하여, 1행 전 데이터와 해당 행 데이터로부터 필요한 전류값을 알 수 있도록, 모든 계조의 조합에 있어서, 프리차지 전류값을 기록시켜 둘 필요가 있다.
256계조인 경우에는 6만 5000가지 남짓의 모든 조합에 대하여 기억시킬 필요가 있고, 이 경우에도 실제로 회로를 작성하는 것은 상당히 어렵다(실제로 작성하는 경우에는, 전류 프리차지가 불필요하게 되는 계조의 조합은 기억시키지 않도록 하여 회로 규모를 삭감한다. 이에 의해, 1만가지 정도의 기억량으로 실현할 수 있다).
따라서, 본 발명에서는 또 프리차지 전류값을 판단하는 회로의 회로 규모를 작게 하기 위해, 수평 주사 기간의 처음에 전압에 의해 계조 0에 상당하는 전압을 인가하는 것으로 했다. 전압에 의해 소스 신호선의 상태를 계조 0으로 변화시키는 것은 1-3μ초 정도로 실현 가능하다. 수평 주사 기간의 10% 이내의 기간에 변화시키기 위해서 기입에 필요한 시간을 크게 희생할 필요가 없어, 계조 0의 상태로 소스 신호선을 변화시킬 수 있다.
이 계조 0에 상당하는 전압을 인가하는 기간(전압 리세트 기간으로 한다)을 설정함으로써, 항상 소스 신호선의 상태는 계조 0의 상태로부터 변화시키게 되어, 1행 전의 상태를 기억할 필요가 없어진다. (항상 0이기 때문에) 표시 계조에 대응한 프리차지 전류를 기억할 뿐이기 때문에, 기억량은 격감하여, 많아도 70가지 정도로 좋아지게 된다.
전압 리세트 기간 후, 소정 전류로 신속하게 변화시키기 위해서 프리차지 전류 출력 기간을 설정하고, 소정 계조 부근으로까지 전류를 변화시킨 후, 소정 계조에 대응하는 전류를 출력함으로써, 전류 변화 속도가 느린 저계조 영역에서도 신속하게 변화시킬 수 있다.
표시 계조에 따라서 프리차지 전류를 최적의 값으로 하여 출력하는 방법에서는, 최적 프리차지 전류값에 따른 전류원을 필요한 전류값의 종류만큼 각 출력에 필요하게 된다. 계조 표시용 전류원(241) 외에 전류 프리차지용 전류원을 배치하면 소스 드라이버의 회로가 커져, 칩 사이즈가 증대한다. 또한, 전류 변화에 필요한 시간은 소스 신호선의 용량에 따라 변화하기 때문에, 서로 다른 사이즈의 패널에서는 전류 프리차지의 전류값이 상이할 가능성이 있다. 회로 형성된 드라이버 IC로 프리차지 전류를 변화시킬 수는 없기 때문에, 예를 들면 필요한 전류원 수보다 적은 전류값 및 많은 전류값을 여분으로 만들어 놓음으로써, 계조에 대응하는 전류값의 선택 패턴을 변화시켜 대응시키는 것도 가능하지만, 더욱 회로 규모가 커지는 문제가 있다.
그래서 본 발명에서는, 외부로부터의 커맨드 조작 등으로 복수의 패널 사이즈에 따른 최적의 전류 프리차지를 행할 수 있도록, 전류값을 계조에 따라서 변화시키는 것이 아니고, 프리차지 전류를 인가하는 기간을 계조에 따라서 변화시키도록 했다.
구체적으로는, 프리차지 전류는, 최대 계조 표시 시의 전류에 대응하는 전류로 하고, 이 프리차지 전류를 인가하는 시간이 변화하면, 시간이 짧은 경우에는 프 리차지 전류에 의한 변화량이 작기 때문에 저계조 정도의 전류로 되고, 시간이 긴 경우에는 프리차지 전류에 의한 변화량이 많아지기 때문에 고계조 전류로 할 수 있다.
이것을 실현하는 소스 드라이버 구성을 도 117에 도시한다. 또한, 프리차지 전류 및 계조에 따른 전류를 출력하는 전류 출력부(1171)의 회로 구성예를 도 118에 도시한다.
도 118에 있어서, 계조 표시용 전류원(241)은 계조 데이터선(985)에 의해 제어되는 절환 수단(1183)에 따라서 출력(104)에 접속될지의 여부가 정해진다. 또, 이 전류원은 계조 데이터선(985)의 비트의 가중치에 따라서 전류량이 다르게 설계되어 있다. 구체적으로는, 도 25와 같이 트랜지스터로 전류원을 형성하고, 전류의 가중치 부여는 개수에 의해 정하면 정확하게 전류를 출력할 수 있다.
프리차지 전류를 동일 전류원으로부터 출력할 수 있도록 함으로써 전류원부의 회로 규모를 작게 했다. 그 때문에, 전류원(241)을 출력(104)에 접속할지의 여부의 절환 수단(1184)을 참조 부호 1183과 병렬로 접속하고, 절환 수단(1184)을 전류 프리차지 제어선(1181)에 의해 제어하도록 한 것에 의해, 전류원을 공통으로 하여 회로 규모를 작게 했다. 이와 같이 1개의 전류원(241)에 대하여, 절환 수단(1183과 1184)을 병렬로 배치하는 것만으로 실현된 것은, 프리차지 전류가 최대 전류(백 표시 전류)이기 때문에 실현할 수 있었다. 병렬로 절환 수단이 접속되어 있지만, 어느 한쪽이 도통 상태로 되면, 접속된 전류원의 전류는 출력된다. 따라서, 이 2개의 스위치는 논리합 회로를 실현하고 있게 되고, 전류 프리차지 출력 기간은 전류 프리차지 제어선(1181)은 하이 레벨, 출력하지 않을 때에는 로우 레벨인 것으로 하면, 출력하지 않을 때에는 계조 데이터(985)에 의해 전류가 출력되고, 출력할 때에는 모든 참조 부호 241이 전류 프리차지 제어선(241)에 의해 출력되기 때문에, 계조 데이터(985)에 상관없이 프리차지 전류를 출력할 수 있다. 또, 최대 전류값을 이용함으로써 전류 변화가 빨라져 프리차지 전류 출력 기간(1203)을 가능한 한 작게 할 수 있어, 계조 표시를 정확하게 행하기 위한 계조 전류 출력 기간(1204)을 길게 취할 수 있다는 이점도 있다.
2개의 병렬 접속된 절환부(1183, 1184)를 설치함으로써, 논리 연산용의 소자가 불필요하게 되기 때문에, 회로 규모를 작게 할 수 있다.
프리차지 전류 출력 기간을 계조에 의해 제어하기 위해서는, 이 전류 프리차지 제어선(1181)의 하이 레벨의 기간을 계조에 의해 변화시키면 된다. 따라서 본 발명에서는, 펄스 선택부(1175), 복수의 전류 프리차지 펄스를 설치하고, 프리차지 판정선(984)의 값에 따라서 전류 프리차지 펄스군(1174) 중 하나를 선택하도록 하고, 또 각 전류 프리차지 펄스(1174)는 미리 커맨드 설정에 의해 하이 레벨의 기간을 다르게 한 신호로 함으로써 프리차지 기간을 변화시킬 수 있다.
이 펄스 선택부(1175)의 입출력 관계를 도 119에 도시한다. 프리차지 판정선(984)의 값에 의해, 전류 프리차지 제어선(1181) 및 전압 프리차지 제어선(1182)의 상태가 변화한다. 동일한 계조가 연속된 행이 표시되는 경우 등 소스 신호선의 상태가 변화하지 않는 경우에는 전압 및 전류 프리차지가 불필요하기 때문에, 이 예에서는 프리차지 판정선(984)이 0일 때에는 계조에 따른 전류 출력만을 행하도록 하고 있다. 또한, 계조 0일 때에는 전압 프리차지에 의해 계조 0이 표시되고 있기 때문에 전류 프리차지만이 불필요하므로, 프리차지 판정선(984)이 7일 때에는 전류 프리차지 제어선만 항상 로우 레벨로 한 모드를 설정하고 있다. 다른 판정값인 경우에는 서로 다른 펄스 폭인 복수의 전류 프리차지 펄스 중 1개를 선택할 수 있도록 하고 있다.
이에 의해, 도 120에 도시하는 바와 같이, 프리차지 판정선(984), 전압 프리차지 펄스(451), 전류 프리차지 펄스(1174)로부터 출력(104)으로 출력될 신호가 정해진다. 도 119의 관계에 따른 경우, 출력은 처음의 수평 주사 기간에서는 전압 프리차지를 한 후, 참조 부호 1174d의 전류 프리차지 펄스에 따른 기간의 프리차지 전류 출력 기간(1203)을 갖고, 마지막으로 계조 전류 출력 기간(1204)으로 된다. 다음의 1수평 주사 기간에서는 계조 전류 출력 기간(1204)만이 존재한다. 이와 같이 함으로써, 프리차지 판정선(984)에 의해 전류 프리차지를 행하는 기간을 변화시키는 것이 가능하게 되고, 각 전류 프리차지 펄스(1174)의 하이 레벨의 기간을 외부 입력에 의해 변화시키도록 설계하면, 패널 사이즈, 수평 주사 기간에 따라서 최적의 전류 프리차지를 행할 수 있어, 임의의 패널 사이즈, 화소 수에 대응한 소스 드라이버를 실현하는 것이 가능하다.
본 발명에서는, 도 117에 도시하는 바와 같이 펄스 발생부(1122)에 의해 전류 프리차지 펄스군(1174) 및 전압 프리차지 펄스(451)를 발생시키고 있다. 펄스 발생부(1122)에는 전류 프리차지 기간 설정선(1096), 전압 프리차지 기간 설정선(933)이 영상 신호·커맨드 분리부(931)를 통하여 외부로부터 입력됨으로써, 외부 의 커맨드로 임의의 펄스 폭을 갖는 프리차지 펄스를 실현할 수 있게 되어 있다.
또한, 유기 발광 소자를 이용한 표시 장치에서는, 각 표시색에서 발광 효율이 상이하기 때문에 색마다 1계조당의 전류값이 상이하고, 이에 의해 프리차지 전류값이 변화해 버리는 문제가 있다. 가장 효율이 좋은 표시색에서는 백 표시 전류값이 작기 때문에 충분히 소정 계조까지 전류가 다 변화하지 않을 가능성이 있다. 따라서 본 발명에서는, 전류 프리차지 펄스군(1174)은 참조 부호 1174g, 1174h, 1174i로 색마다 준비함으로써, 전류를 인가하는 기간을 조정하는 것에 의해 상기 문제점을 해결했다. 구체적으로는, 가장 효율이 좋은 색은 전류가 적은 만큼, 프리차지 펄스의 폭을 전체적으로 길게 하고 있다.
계조에 따라서 프리차지 펄스(1174)의 길이를 변화시킴으로써 소정 전류로 되도록 할 수 있는 것을 도 124의 전류 변화의 상태를 이용하여 설명한다(이 경우에는 드라이버 출력은 8비트, 256계조 출력을 행할 수 있는 것으로서 설명한다. 계조수에 관해서는 실제로 사용하는 비트 수에 따라서 치환하여 고려하면 임의의 비트 수의 드라이버라도 마찬가지로 설명이 가능하다).
전류 프리차지 펄스의 기간이 예를 들면 참조 부호 1174a인 것으로 하면, 프리차지 전류 출력 기간(1242)에 의해 전류가 신속하게 변화한 후, 소정 전류가 출력되기 때문에 천천히 변화하여, 도 124의 (b)에 도시하는 바와 같은 곡선으로 나타내어지는 전류 변화로 된다.
한편, 보다 길게 전류 프리차지를 출력한 경우, 예를 들면 참조 부호 1174c의 기간 프리차지 전류를 출력한 경우에는 참조 부호 1243의 기간 신속하게 변화하 고, 그 후 계조 30으로까지 소정 전류에 의해 천천히 변화한다(곡선 도 124의 (c)).
또한, 전류 프리차지 펄스를 항상 인가한 경우에는 도 124의 (d)에 도시하는 바와 같은 변화로 된다.
도 124의 (d)의 전류 변화 곡선에 대하여, 소정 계조값으로 되는 부근에 가까워질 때까지 전류 프리차지를 행하고, 그 후 소정 계조 전류를 출력하면 가장 빨리 전류가 변화할 수 있다는 것을 알 수 있다. 고계조일수록, 프리차지 전류 출력 기간을 길게 하고, 저계조로 됨에 따라 짧게 함으로써, 프리차지 전류값 그 자체를 변화시키지 않더라도 인가 기간만으로 소정 계조까지 변화시킬 수 있다.
도 123에 3.5형 QVGA 패널에 있어서의, 필요한 프리차지 전류 기간과 계조의 관계를 도시한다. 계조가 높아짐에 따라, 프리차지 전류 기간은 길게 필요로 되고 있다. 또한, 36계조 이상에서는 프리차지 전류 기간은 불필요하다는 것을 알고 있다. 따라서, 필요한 전류 기간과 전류 프리차지 펄스를 도 123과 같이 대응시켜, 각각의 전류 프리차지 펄스의 하이 레벨의 기간을 외부 커맨드에 의해 도 123에 도시하는 기간으로 지정함으로써, 1개의 프리차지 전류원에 의해, 외부 커맨드 조작에 의해, 모든 계조 변화에 대하여, 다음의 행도 정확하게 소정 계조를 표시할 수 있게 되었다.
또, 계조와 전류 프리차지 펄스의 대응은, 프리차지 판정선(984)과 전류 프리차지 펄스의 대응으로 치환된다. 표시 계조에 대하여, 원하는 프리차지 펄스가 선택되도록 컨트롤 IC 등에 의해 계조 데이터에 대응하는 프리차지 판정 신호를 생 성하고, 공급함으로써, 계조와 전류 프리차지 펄스의 대응이 취해진다.
이것은, 계조와 전류 프리차지 펄스의 대응이 변화했을 때에 컨트롤 IC의 제어에 의해, 계조에 대한 전류 프리차지 펄스를 변화시킬 수 있다는 점에서 유리하다.
1계조당의 전류값이 큰 경우에는, 보다 저계조라도 전류 프리차지없이 소정 계조를 표시할 수 있다. 예를 들면, 도 123의 경우에 비하여 1계조당 2배의 전류로 된 경우에는, 이론상 18계조 이상은 전류 프리차지없이 기입이 가능하다. 이 경우에는, 계조와 프리차지 판정선(984)의 관계를 제어하고 있는 컨트롤 IC에서의 처리를 변경하고, 관계를 재기입함으로써 대응하는 것이 가능하게 된다.
그 때문에, 이와 같이 프리차지 판정선을 계조 신호와는 별도로 준비하고, 이 프리차지 판정선에 의해 전류 프리차지 펄스를 선택함으로써, 유기 발광 소자의 발광 효율이 변화했을 때에도 동일 소스 드라이버를 이용하여 표시하는 것이 가능하게 되었다.
복수의 펄스 폭을 갖는 프리차지 펄스(1174) 중 하나를 프리차지 판정선(984)의 값에 따라서 선택하는 방법에 있어서, 복수의 프리차지 펄스(1174)의 펄스 폭을 모두 외부로부터 커맨드로 제어할 수 있도록 하기 위해서는 다수의 펄스 폭을 규정하는 신호가 필요하게 된다. 이 신호를 전부 직접 드라이버 IC(36)의 외부로부터 입력하도록 하면 많은 입력 핀이 필요하게 되기 때문에, 실용적이지 않다. 그래서 본 발명에서는, 영상 신호의 블랭킹 기간을 이용하여, 블랭킹 기간 내에 영상 신호선(856)에 의해, 모든 설정값을 직렬로 전송함으로써, 외부 신호선 수를 늘 리지 않고 프리차지 펄스 폭을 설정할 수 있다.
도 121에 영상 신호선(856)을 이용하여 커맨드 입력하기 위한 신호 입력 방법을 도시한다. 영상 신호가 송신되는 동안에는 도 121의 (a)와 같이 각 표시색 데이터(861)(여기서는 적녹청을 상정하고 있다. 또한, 이 3색에 한하지 않고 표시 장치에 따라서 임의의 색의 데이터라도 된다. 예를 들면, 시안, 옐로우, 마젠더의 3색 등)과, 각 데이터(861)에 대하여 프리차지를 행할지의 여부를 판정하기 위한 신호인 프리차지 플래그(862)가 대응하여 입력된다. 영상 신호라는 것을 판별하기 위한 데이터/커맨드 플래그(950)가 아울러 송신된다. 예를 들면, 데이터일 때는 1, 커맨드일 때는 0으로 하면, 이 비트를 참조함으로써 보내져 오는 신호가 영상 신호인지 커맨드인지를 식별할 수 있다.
다음으로, 블랭킹 기간에 있어서는 커맨드를 송신하도록 한다. 데이터/커맨드 플래그(950)를 0으로 하여, 커맨드인 것을 식별할 수 있도록 한다. 1회의 전송으로 모든 커맨드 설정이 가능하면 불필요하지만, 본 발명에 있어서는 커맨드 수가 많기 때문에, 몇 개의 비트를 어드레스로서 이용하는 것으로 하고, 어드레스의 값에 따라서 데이터가 어떤 커맨드에 대응하는지를 판정하도록 한다. 도 121의 예에서는 어드레스 A(1211)에 있어서, 전류 프리차지 설정 신호인지, 그 이외의 신호인지를 판정하도록 하고 있다. 도 121의 (b)는 전류 프리차지 기간의 설정 이외에 필요한 신호의 설정을 행하고 있고, 프리차지 전압값이나 전압 프리차지 기간, 1계조당의 전류를 규정하는 기준 전류 설정 신호(912)를 송신하고 있다. 도 121의 (c)에서는, 전류 프리차지 출력 기간을 색마다, 각 색 6개의 설정을 행할 필요가 있기 때문에, 또 어드레스 B(1212)를 설치하고, 어드레스 B(1212)의 값에 따라서, 어떤 전류 프리차지 펄스의 펄스 폭을 설정할지를 정한다.
전류 프리차지 펄스의 펄스 폭은 도 123으로부터 대략 0.4μ초 피치이기 때문에, 피치 폭으로서는 0.2μ초 혹은 0.4μ초로 행하고, 가변 범위는 6.4μ초 정도이면 임의의 패널에 대해 조정이 가능하다. 32 혹은 16단계의 설정을 할 수 있으면 된다. 참조 부호 1174a 내지 1174f가 동일한 펄스 폭을 가질 필요는 없기 때문에 각각 상이한 값으로 설정할 수 있도록 해야 하며, 또한 참조 부호 1174a가 펄스 폭 최소이고, 참조 부호 1174f가 펄스 폭 최대로 되도록 각 펄스의 역할을 분담하도록 하면, 예를 들면 참조 부호 1174a의 조정 범위는 0.2μ초 내지 6.6μ초(32단계 조정), 참조 부호 1174f의 범위는 2.0μ초 내지 8.4μ초(32단계 조정)와 같이, 최소 0.2μ초로부터, 최대 8.4μ초까지의 펄스 폭을 설정할 수 있는 구성으로 할 수 있다. 이와 같이, 각 펄스의 펄스 폭의 가변 범위를 펄스마다 조금씩 어긋나게 하여 설정함으로써 가변 범위를 작게 하는 것이 가능하고, 설정용의 신호선 폭을 적게 하여, 회로 규모가 작은 것을 실현할 수 있다.
이와 같이, 외부 입력 커맨드에 의해 여러 가지 값을 설정할 수 있도록 한 것에 의해 임의의 패널 사이즈 및 해상도에 있어서의 표시 장치의 계조에 따른 전류 출력을 신속하게 할 수 있는 소스 드라이버 IC(36)를 실현했다.
또, 본 발명에 따른 전류 출력부(1171)는, 도 118과 같이 1개의 전류원(241)에 대하여 복수의 절환부를 병렬로 접속한 것 외에, 도 122에 도시하는 바와 같이 계조 데이터선(985)의 각 비트와 전류 프리차지 제어선(1181)의 논리합을 전류원 (241)에 접속된 절환부(1221)의 제어에 이용하는 방법으로도 실현할 수 있다. 절환부(1183 및 1184)를 작게 형성할 수 있는 프로세스에서는 도 118이 회로 규모가 작아지는데, 작게 할 수 없는 경우에는 로직 신호의 룰로 작성할 수 있는 논리합 회로를 부가한 쪽이 작아지는 경우가 있다.
이 2개의 회로 중 어느 것을 취할지는 프로세스 룰을 고려하여 작아지는 쪽을 채용하면 된다.
전압 프리차지 펄스(451)는, 이 예에서는 표시 색에 상관없이 동일한 펄스를 입력하고 있지만, 이것은 전압으로 소스 신호선의 상태를 변화시키는 데에는 출력의 오피앰프의 구동 능력에 따라 상태 변화의 속도가 결정되는 것으로, 1계조당의 전류 등 표시 색마다 다른 신호에 의한 영향은 없기 때문에, 회로 규모를 작게 하기 위해 전압 프리차지 펄스(451)를 1개로 하고 있다. 회로 규모가 문제로 되지 않는 경우에는, 각 색 개별 지정을 할 수 있도록 3개의 펄스를 가져도 된다.
도 118 또는 도 122의 출력단의 구성을 가진 소스 드라이버 IC(36)에 이어서, 도 123에 도시하는 바와 같은 계조와 프리차지 펄스의 관계로 프리차지 전류 출력 기간(1243)을 가진 출력을 행할 수 있지만, 간단히 계조에 대하여, 도 123의 관계에 의해 프리차지 전류 출력 기간(1243)을 정해 버리면, 예를 들면 소스 신호선이 변화하지 않는 동일 계조가 연속하여 출력되는 경우에도, 프리차지가 행해져 버린다.
도 125에 도시하는 바와 같이, 수평 주사 기간의 처음에 프리차지 전압 인가 기간(1251)에 있어서 흑 표시 상태로 신호선이 변화한 후에 프리차지 전류 출력 기 간(1252)에 있어서 소정 전류값에 가까운 값까지 소스 신호선의 상태가 변화하고, 최후의 계조 전류 출력 기간(1253)에 있어서, 소정 전류값으로 변화하게 되고, 수평 주사 기간의 처음에 소스 신호선 전류가 일단 흑 상태로 되기 때문에, 프리차지 전류 출력을 행하지 않는 경우에 비하여, 오히려 신호선의 상태가 변화하여 기입 부족이 발생할 가능성을 높여 버리고 있다.
따라서 본 발명에서는, 도 126에 도시하는 바와 같이, 동일 계조 전류 출력이 연속하여 출력되는 경우에는, 뒤의 행에서는 프리차지 전류 출력 기간(1252)을 설치하지 않고, 계조 전류 출력 기간(1253)만을 설치하여, 소스 신호선의 상태 변화를 적게 함으로써 기입 부족 상태를 발생시키기 어렵게 했다.
도 127에 도시하는 표시 패턴의 경우(참조 부호 1272, 1274의 영역이 동일한 휘도이고, 참조 부호 1273의 영역이 참조 부호 1272, 1274의 영역보다 낮은 휘도로 되는 패턴) 참조 부호 1273의 영역으로 되는 최초의 행과, 참조 부호 1274의 영역으로 되는 최초의 행에서, 전류 프리차지를 행하도록 한다. 열(1271)에 대응한 소스 신호선의 출력 전류 파형은 도 128과 같이 된다. 영역(1272)에 대응한 기간에서는, 출력 전류가 변화하지 않기 때문에, 수평 주사 기간(1281) 내에서는 계조 전류 출력 기간만으로 한다.
영역(1273)으로 옮긴 후의 처음의 수평 주사 기간(1281d)에서는, 소스 신호선 전류가 변화하기 때문에, 조속히 전류를 변화시킬 목적으로, 프리차지 전압 인가 기간(1251d)과 프리차지 전류 출력 기간(1252d)을 설정하여, 종래의 프리차지 전류를 출력하지 않는 경우(1282)에 비하여 단기간에 영역(1273)에 대응한 전류를 출력할 수 있게 되었다. 영역(1273)의 표시가 연속하고 있는 경우에도, 마찬가지로 프리차지 전류, 프리차지 전압을 출력하는 기간을 설정하지 않고, 계조 전류 출력만을 행함으로써, 소스 신호선 전류의 변화를 최소한으로 하고 있다.
또한, 소스 신호선이 영역(1274)의 표시에 대응하는 출력을 행하는 경우에는, 처음의 수평 주사 기간(1281g)에만 전압 및 전류 프리차지를 행하도록 한다. 또, 프리차지 전류 출력 기간(1252g)은, 참조 부호 1252d에 비하여 길게 되어 있다. 이것은 도 123의 계조와 전류 프리차지 출력 기간의 관계로부터, 계조가 높을수록 즉 전류가 많을수록, 프리차지 전류 출력 기간이 긴 것에 대응하고 있다. 만일, 영역(1274)이 계조 0인 경우에는, 프리차지 전압 인가 기간(1251g) 후 계조 전류 출력 기간(1253g)으로 되고 프리차지 전류 출력 기간(1251g)이 없어진다(계조에 따라서 프리차지 전류 출력 기간(1251)은 존재하기 때문에, 반드시 존재한다고는 할 수 없다). 이 프리차지를 행함으로써, 종래의 프리차지가 없고 계조 전류 출력만으로 출력 전류값을 변화시킨 경우(1283)에 비하여, 짧은 시간에 소정 전류값으로까지 소스 신호선의 전류를 변화시킬 수 있었다.
이와 같이 소스 신호선의 상태가 변화할 때만, 전압 프리차지 및 전류 프리차지 혹은 전압 프리차지를 행하도록 하기 위해서는, 도 123의 계조와의 관계 외에 1행 전 계조와의 비교에 의해, 영상 신호에 변화가 있었을 때만 도 123의 관계로 프리차지를 행하도록 할 필요가 있다.
프리차지를 행할지의 여부를 판정하기 위한 흐름을 도 129에 도시한다. 영상 신호(1291)로부터, 현재의 계조값을 검출한다(1292). 여기서 계조가 0인 경우 에는, 도 123과 같이 전압 프리차지만을 행하고, 그 후 계조에 따른 전류를 출력하도록 한다(1293).
계조 36 이상에서는, 프리차지를 행하지 않더라도 소정 계조까지 전류가 변화하기 때문에, 계조에 따른 전류 출력만을 행한다(1296).
계조 1 이상 35 이하에서는, 1행 전의 계조에 의해 처리가 변하고(1294), 현재의 계조와 동일 계조에서는 계조에 따른 전류 출력만을 행한다(1296). 이것은, 동일 계조가 연속해서 표시될 때에 도 126과 같이 파형 변화를 작게 하기 위해 행하고 있다.
한편, 참조 부호 1294의 처리에서, 1행 전의 계조와 현재의 계조가 변할 때에는 프리차지 전압 출력 후, 계조에 따른 기간 전류 프리차지, 남은 기간에 계조에 따른 전류 출력을 행하도록(1295) 한다. 이것은, 도 128에서 참조 부호 1281d 및 1281g의 수평 주사 기간 내에서의 동작에 상당하고 있다.
프리차지 판정선(984)의 신호는, 도 129의 판정 결과에서 참조 부호 1294, 1295의 상태로 된 경우에 도 123의 계조와 프리차지 전류 출력 기간의 관계로 되도록 신호를 발생시키면, 소스 드라이버 IC에 있어서 도 126에 도시하는 바와 같은 출력을 행할 수 있게 된다. 참조 부호 1296의 상태로 되는 경우에는, 도 123의 관계는 이용하지 않고, 항상 계조 전류가 출력되도록 프리차지 판정선(984)의 값을 정하면 된다.
이에 의해, 소스 신호선의 변화를 최소한으로 하면서, 변화점에서는 급속히 전류를 변화시킬 수 있도록 함으로써, 도 127과 같은 표시로도 정확하게 영역의 경 계를 표시할 수 있게 되었다.
계조 0의 표시에 있어서, 프리차지 전압이 소스 신호선을 통하여 화소 회로 내의 구동 트랜지스터(62)의 게이트 전극에 인가되고, 흑 표시에 대응한 전류(1.3nA 이하의 전류)를 흘리도록 하고 있다. 그러나, 이 경우, 구동 트랜지스터(62)에 있어서 전압을 전류로 변환하고 있기 때문에, 입력 전압에 대한 드레인 전류는 온도의 변화에 의해서 변화한다. 예를 들면, 도 130에 도시하는 바와 같이, 저온 폴리실리콘으로 구동 트랜지스터(62)가 작성한 경우에는 온도가 높은 경우(도 130의 (a)) 쪽이, 온도가 낮은 경우(도 130의 (b))에 비하여 전류가 잘 흐른다. 그 때문에, 흑 표시 시의 전류가 증가하여, 흑이 들뜨는 현상이 발생한다는 문제가 있다(도 6과 같은 회로 구성인 경우에는, 구동 트랜지스터(62)의 드레인 전류가 EL 소자에 흐르는 전류이다. 그 때문에, 이 EL 소자에 흐르는 전류가 커짐으로써 EL 소자가 미점등하여, 흑이 들뜨는 현상이 발생한다).
예를 들면, 온도가 낮은 경우(a)로서 프리차지 전압을 VBk2로 조정한 경우에는, 트랜지스터(62)의 드레인 전류는 IBk 흐른다. 이 전류는 흑이 들뜨는 현상을 알 수 없는 레벨(1.3nA) 이하이다. 이 상태에서 온도가 상승하여, 도 130의 (b)에 도시하는 곡선으로 트랜지스터(62)의 특성이 변화한 경우에는, 전류 ID가 흘러, 흑이 들뜨는 현상을 알 수 있는 레벨로까지 전류가 증가한다. 고온 상태에서도 흑이 들뜨는 현상을 없애기 위해서는, 게이트 전압을 VBk1까지 상승시킬 필요가 있다.
화소 트랜지스터의 채널 사이즈를 폭 25미크론, 길이 15미크론으로 설계한 경우에는, (a)가 -20℃, (b)가 +50℃인 것으로 하면, VBk2의 전압은, (64의 전압 값)-1[V], VBk1의 전압은 (64의 전압값)-3[V]이다. 화소 트랜지스터(62)의 소스 드레인간의 전압이 각각 1V, 3V로 되는 값이다.
온도에 따라서, 필요한 소스 드레인간 전압이 서로 다르면, 트랜지스터(62)에 인가되는 프리차지 전압을 온도에 따라 변화시키면 된다. 프리차지 전압을 발생할 때에, 기준으로 되는 전압을 저항 분할에 의해 생성할 때, 도 131에 도시하는 바와 같이, 저항 소자(1312) 중 1개에 병렬로 서미스터 등의 온도 보상 소자(1311)를 접속하면, 온도에 따라 분할점(1314)의 전압이 변화한다. 서미스터이면, 온도 상승에 수반하여 저항값이 작아지기 때문에, 2개의 저항 소자(1312) 중, (64)의 전원측에 접속된 저항 소자(1312a)에 병렬로 온도 보상 소자(1311)를 접속한다. 각 저항 소자의 값과, 서미스터의 저항값 및 온도 계수를 조정하면, 도 132에 도시하는 바와 같이, 온도가 상승함에 따라서, 프리차지 전압이 상승해 가는 설정을 행할 수 있다.
구체적인 회로 구성을 도 134에 도시한다. 소스 드라이버(36) 및 1화소분의 화소 회로로 설명을 행한다. 소스 드라이버(36)의 회로는 전압 프리차지를 행하는 아날로그 출력부에 관해서만 기재하고 있다. 전체의 회로 구성은 예를 들면 도 117과 같이 되어 있다. 전압 프리차지를 행할 때에는, 전압 프리차지 제어선(1182)에 의해 전류 출력선(104)에 프리차지 전압 발생부(1313)에서 발생한 전압이 출력된다.
출력된 전압은, 소스 신호선(60)을 따라서, 게이트 신호선(61)에 의해 선택된 화소 회로(67) 내부의 절점(72)에 인가된다.
화소 선택 기간이 종료하면, 스위치(66a, 66b)가 비도통 상태, 참조 부호 66c가 도통 상태로 되고, 트랜지스터(62)의 게이트 전압과 드레인 전류의 관계에 기초하여 EL 소자(63)에 전류가 흐른다. 이 때의 게이트 전압과 드레인 전류의 관계가, 도 130으로 되기 때문에, 프리차지 전압이 온도에 상관없이 일정값을 출력하면, 절점(72)(=트랜지스터(62)의 게이트 전압)도 일정하고, 온도 변화에 의해 도 130의 관계로부터, EL 소자(63)에 흐르는 전류가 변화한다.
그래서 본 발명에서는, 프리차지 전압 발생부(1313)에 있어서, 오피앰프로 버퍼하기 전의 전압을, 전자 볼륨(1341)에서 생성하는 것이 아니고, 외부 접속 단자를 경유하여, 저항 소자(1312)와 온도 보상 소자(1311)를 이용하여 발생함으로써, 프리차지 전압 즉 절점(74)의 전압을 온도에 따라서 변화시켜, 온도에 상관없이 EL 소자(63)에 흐르는 전류를 일정하게 하도록 했다.
도 133의 파선(1331)으로 프리차지 전압이 일정한 경우에서의 트랜지스터(62)의 드레인 전류(= EL 소자(63)에 흐르는 전류)와 온도의 관계를 나타낸다.
도 133의 실선(1332)으로 프리차지 전압을 변화시켰을 때의 전류값의 온도에 대한 변화를 나타낸다. 참조 부호 1332의 경우에는, 온도에 상관없이 트랜지스터(62)의 드레인 전류가 일정한 것을 알 수 있다. 이 전류값을 1.3nA 이하로 되도록, 저항 소자(1312)와 온도 보상 소자(1311)를 선정함으로써, 흑이 들뜨는 현상이 없는 표시를 실현할 수 있게 되었다.
또, 도 134의 구성에서는, 온도 보상 소자를 이용하여, 온도 특성에 의해 전류 변화를 보상했지만, 전자 볼륨(1341)이 있는 경우에는, 전자 볼륨(1341)의 값을 온도에 의해서 변화시켜도 된다.
전자 볼륨(1341)을 제어하는 것은 일반적으로는 컨트롤러(1351)로 행하기 때문에, 컨트롤러측에서 온도에 따라서 전자 볼륨 제어용 커맨드를 변화시키도록 하면 된다. 그 때문에, 컨트롤러(1351)에는, 온도 검지 수단(1350)의 신호가 입력된다.
전자 볼륨의 설정에는, 본 도면에서는 전자 볼륨 제어 신호(1353)를 이용하여, 컨트롤러(1351)로부터 소스 드라이버(36)의 제어를 행하고 있지만, 도 117에 도시하는 바와 같은 소스 드라이버에서는, 프리차지 전압 발생부(981)의 전압값을 영상 신호선(856)으로부터 영상 신호·커맨드 분리부(931)를 통하여, 수취하고 있다. 이와 같이, 다른 신호선을 이용하여, 컨트롤러로부터 소스 드라이버에 직렬 전송한 후, 신호 분리하는 방법도 있기 때문에, 반드시 전자 볼륨 제어 신호(1353)가 필요한 것은 아니다. 제어하는 것이 가능한 신호선이, 전자 볼륨 제어용의 단독, 혹은 다른 신호와 공용으로 소스 드라이버와 컨트롤러 사이에 접속되어 있으면 된다.
또한, 전자 볼륨(1341)으로 전압값을 제어하는 경우에는, 입력이 디지털 신호이기 때문에, 온도에 대하여 비례 관계로 전압값을 증가시킬 수 없어, 도 136의 실선으로 나타내는 바와 같이, 계단 형상으로 전자 볼륨의 출력 전압(즉 프리차지 전압)이 변화한다.
이 경우에도 모든 온도 범위에서, EL 소자(63)가 흐르는 전류가 1.3nA 이하로 되도록 하기 위해서, 온도 보상 소자에 의해 변화시킨 파선(1362)의 전압값을 하회하지 않도록, 전자 볼륨의 값을 변화시킨 실선(1361)과 같이 온도에 대하여 전자 볼륨 출력 전압을 변화시키도록 하면 된다.
이와 같이 하면, 트랜지스터(62)의 드레인 전류는 도 137의 참조 부호 1371로 나타내는 바와 같이 온도에 대하여 전류가 흐른다. 이에 의해, 온도에 상관없이, EL 소자(63)에 흐르는 전류를 1.3nA 이하로 하는 것이 가능해져, 종래의 온도에 의해 프리차지 전압을 변화시키지 않는 참조 부호 1331에 비하여, 고온이라도 흑이 들뜨는 현상이 없는 표시를 실현할 수 있었다.
서미스터 등의 온도 보상 소자(1311)를 이용하지 않고 프리차지 전압값을 온도에 의해서 변화시키는 방법을 도 138에 도시한다.
본 발명의 특징으로서, 프리차지 전압 발생용 회로(1382)를, 화소 회로(67)가 형성되어 있는 어레이(1383)와 동일 어레이면 상에 형성하고, 구동 트랜지스터(62)와 동일 특성의 트랜지스터(1381)를 이용하여 전압을 출력하는 것을 특징으로 한다.
프리차지 전압 발생용 회로(1382)는, 트랜지스터(1381)와 용량(1386)으로 이루어져 있고, 화소 회로(67)와 비교하여, 화소 선택 상태와 동일 회로로 된 구성으로 되어 있다. 절점(1387)의 전압을 소스 드라이버(36)의 프리차지 전압 발생부(1313)의 오피앰프에 입력함으로써, 트랜지스터(1381)에 전류가 흐를 때의 전압이, 프리차지 전압 발생부(1313)로부터 출력되는 것에 의해, 이 프리차지 전압이 이 어레이에서의 흑 표시 상태에 대응한 전압을 출력할 수 있다는 것을 알 수 있다(전자 볼륨(1341)의 출력은 이용하지 않도록 한다). 여기서, 참조 부호 1381의 전류가 흐르지 않는 상태로 하기 위해서는, 오피앰프(1388)의 입력 임피던스가 충분히 높아지도록 오피앰프(1388)를 설계해 두는 것이 필요하다.
트랜지스터(1381)와 구동 트랜지스터(62)는 동일 어레이면 내에 있고, 드레인 전류와 게이트 전압의 관계는 2개의 트랜지스터 사이에서는 매우 적게 할 수 있다. 이것은 로트 사이, 시트 사이 변동에 비하여, 시트면내 변동 쪽이 작아지기 때문이다.
더욱 흑 표시 시의 휘도를 낮추기(전류를 작게 하기) 위해서는, 절점(72)의 전위를 상승시킬 수밖에 없다. 절점(72)의 전압을 높이기 위해서는, 프리차지 전압 발생용 회로(1382)의, 절점(1387)의 전압을 높일 수밖에 없다. 이를 위해서는, 트랜지스터(1381)의 드레인 전류를 낮추는 방법이 있지만, 그 경우에는, 오피앰프(1388)의 입력 임피던스를 높일 수밖에 없어, 오피앰프(1388)의 특성 변동에 의한 영향을 받기 쉬워진다.
그래서, 본 발명에서는, 트랜지스터(1381)의 채널 폭을 크게 함으로써, 드레인 전류가 동일하더라도(소스 드라이버의 구성을 변경하지 않더라도) 트랜지스터(1381)의 특성에 따라서 절점(1387)의 전압을 상승시키는 것으로 했다.
이 경우에는, 프리차지 전압과, 구동 트랜지스터(62)가 흑 표시를 행할 때의 전압(절점(72)의 전압)은, 동일 어레이면(1383)에 형성된 2개의 트랜지스터에 의해서만 정해지기 때문에, 어레이면 내의 변동이 억제되면, 어떠한 외부 회로를 가지고 오더라도 항상 일정한 흑 표시를 실현하는 것이 가능하게 된다.
트랜지스터(1381)의 채널 폭을 크게 하거나, 채널 길이를 짧게 하면 드레인 전류와 게이트 전압의 관계가 변화하여, 도 139에 도시하는 참조 부호 1391과 1392의 곡선을 실현할 수 있다.
도 139와 같은 관계로 되도록 2개의 트랜지스터를 형성하면, 누설 전류 등에 의해 트랜지스터(1381)에 Id1의 전류가 흐른 경우에, 절점(1387)의 전위는 Vg1로 되고, 프리차지 전압으로서 Vg1이 출력된다. 이 때, 화소 회로(67)의 절점(72)에도 동일한 Vg1 전압이 인가되고, 구동 트랜지스터(62)에는 Id1보다 작은 Id2의 전류가 흐른다. 이에 의해, 누설 전류로 되는 Id1보다 작은 Id2의 전류가 화소 내에 흐르기 때문에, 더욱 흑 표시의 휘도가 낮은 표시가 가능하게 되었다. Id1과 Id2의 관계는 트랜지스터(1381과 62)의 특성의 관계 즉 트랜지스터의 채널 폭 및 길이의 비에 의해 정해지기 때문에, 더욱 흑 표시 시의 전류를 낮추기 위해서, 트랜지스터(1381)의 채널 폭을 크게 하는 방법이 취해진다. 동일 사이즈라도 되지만, 바람직하게는 3배 정도의 채널 폭으로 하는 것이 바람직하다.
이것은, 트랜지스터(62)에 소스 신호선(60)을 통하여, 0의 전류를 흘렸을 때에도, EL 소자(63)에는 3.5nA 정도의 전류가 흐른다고 하는 문제가 있어, 이에 대처하기 위해, 크게 하고 있다. 도 144에 도시하는 드레인 전류와 소스 드레인간 전압의 관계와 같은 구동 트랜지스터(62)의 얼리 효과에 의해, 소스 신호선(60)으로부터 0의 전류를 기입한 경우의 소스 드레인간 전압과, EL 소자(63)에 전류를 흘릴 때의 구동 트랜지스터의 소스 드레인간 전압이 전혀 상이한 것에 의해, Id1로 기입한 전류라도 Id3의 전류까지 증가해 버린다고 하는 문제가 있다. Id3의 전류가 3.5nA이어서, 주관 평가로 흑 표시가 문제로 되지 않는 1.3nA 이하의 전류에 비 하여 3배 가까이의 전류가 흐르고 있기 때문에, 전류를 1/3로 삭감하기 위해 트랜지스터(1381)의 채널 폭을 3배로 함으로써 대응하는 것으로 했다. 1.3nA 이하이므로, 3배 이상이라도 상관없지만, 어레이 상에서의 트랜지스터 형성 면적이 증대하기 때문에 3배 정도로 했다.
또한, 동일 어레이면 내이기 때문에, 온도 의존성의 변동도 작아, 도 143에 도시하는 바와 같이 상온 시의 특성이 참조 부호 1391, 1392라고 하면, 고온시에는 참조 부호 1431, 1432와 같이 동일하게 시프트되고, 프리차지 전압으로서 공급되는 전압이 Vg1로부터 Vg2로 변화할 뿐이고, 구동 트랜지스터(62)의 드레인 전류는 Id2에서 변화하지 않고 표시가 가능하다. 이것은 온도 특성을 조정없이 보상할 수 있는 것을 나타내고 있다. 이에 의해, 온도 제어 수단을 이용하지 않아도 어레이면 내에 프리차지 발생용 트랜지스터를 형성함으로써, 온도 특성 보상이 가능하게 되었다.
도 140에 프리차지 전압 발생용 회로(1382)의 배치 장소의 예를 도시한다. 표시 에리어 내에는 화소 회로가 형성되어 있기 때문에 배치할 수 없다. 그래서, 화소 주변에 형성하도록 한다. 게이트 드라이버(35) 주변에 스페이스가 있는 경우 등은 거기에 넣는 것도 가능하다.
또한, 도 140의 참조 부호 1382의 회로를 모두 형성해 놓고, 도 141에 도시하는 바와 같이 접속 변경부(1411)를 통하여, 그 중의 1개를 프리차지 전압 발생부(1313)에 입력하도록 해도 된다. 이 접속 변경부의 배선은 외부로부터 용이하게 레이저 가공 등에 따라서 변경할 수 있도록 함으로써, 어레이 제조 공정 시에 만일 참조 부호 1381a의 트랜지스터가 불량으로 되었다고 해도, 레이저 리페어에 의해 정상적인 트랜지스터를 이용하여 출력할 수 있도록 결선을 변경하도록 하면, 수율 향상을 기대할 수 있다. 참조 부호 1381c의 트랜지스터가 정상 동작일 때의 배선 예를 도 141에 도시하고 있다.
도 142에서는 또한, 트랜지스터(1381)를 모두 소스 드라이버 입력 단자(1389)에 접속하고 있다. 단자(1389)를 흐르는 전류는 일정하기 때문에 트랜지스터(1381)의 1개당 흐르는 전류가 약 1/4로 되어, 더욱 흑 표시가 가능한 회로를 실현할 수 있다.
또한, 도 140과 같이 네 코너에 배치한 것에 의해 어레이면 내의 여러 가지 특성의 트랜지스터를 이용하여 흑 표시용 전압을 생성함으로써, 트랜지스터(1381)의 1개당의 변동을 흡수하여, 평균값에 가까운 전압을 출력할 수 있다고 하는 이점이 있다. 1개의 트랜지스터가 비정상적으로 많이 전류를 흘리는 경우에는, 그 트랜지스터의 특성에 따라서 전압이 정해진다. 단자(1389)를 흐르는 전류값은 동일하기 때문에, 가장 많이 흘리는 트랜지스터의 특성에 따라서 전압이 정해진다. 따라서, 가장 특성이 좋은 트랜지스터라도 흑 표시가 가능한 전압을 출력하기 때문에, 최악이더라도 반드시 흑이 들뜨는 현상이 없도록 할 수 있다는 이점이 있다.
트랜지스터(1381)에 결함이 있는 경우에는, 레이저에 의해 그 트랜지스터와 접속하고 있는 배선을 컷트하는 것만으로도 되기 때문에, 간편하게 리페어 가능하다.
또, 접속 변경부(1421)를 포함하는 절점(1387)의 배선은 고저항이기 때문에, 노이즈에 약하다. 노이즈에 의한 변동을 억제하기 위해서, 용량(1386)은 화소 회 로에서의 용량값에 비하여 크게 하는 것이 바람직하다. 표시부와 달리 개구율이 없어도 되기 때문에, 충분히 큰 컨덴서를 형성하는 것이 가능하다. 이에 의해, 전압 변동이 적은 전압을 공급할 수 있다.
소스 드라이버 IC를 포함한 어레이 외부 회로로부터, 프리차지 전압을 인가하는 경우, 패널마다 흑 휘도가 일정 레벨 이하(0.1칸델라/평방미터)로 되는 프리차지 전압값이 달라진다.
프리차지 전압을 조정하는 방법으로서, 도 145 및 도 147의 예를 든다. 이 2개의 도면의 차이는, 프리차지 전압을 외부로부터 공급할 때에, 전자 볼륨을 이용하여 프로그램적으로 변경시키는지, 서멧 트리머(Cermet Trimmer) 등을 이용하여 하드적으로 조정하는지의 차이이다.
본 발명의 특징은, EL 패널의 EL 소자의 전체 캐소드 전극이 접속된 EL 캐소드 전원(1450)의 전류를 전류계(1453)를 이용하여 측정하고, 전류값에 따라서 프리차지 전압을 변경시키도록 한 것이다.
EL 소자인 경우, 휘도와 전류는 비례 관계에 있기 때문에, 0.1칸델라/평방미터 이하의 휘도로 되는 전류값만 알고 있으면, 전류를 측정하는 것만으로, 충분한 흑 레벨인지 아닌지의 판정이 가능하다.
휘도를 측정하는 것에 비하여, 전류로 측정하면, 암실이 불필요하고, 또한 휘도계에 비하여 저렴하고 또한 사용하기 쉬운 전류계를 이용하여 조정할 수 있다는 이점이 있다.
도 145의 경우에는, 전자 볼륨(1456)을 이용하여 프리차지 전압선(1455)의 전압값을 조정하기 때문에, 전자 볼륨(1456)의 입력 로직을 퍼스널 컴퓨터 등의 제어 장치(1452)에 의해 전류계(1453)의 값을 받아들이고, 값에 따라서, 전자 볼륨 제어선(1459)의 값을 자동적으로 변화시키도록 하면, 자동적으로 캐소드 전류를 조정할 수 있다. 사람의 손을 거치지 않는다는 점에서, 저코스트로 조정이 가능하게 된다.
도 147의 경우는, 전자 볼륨(1456)과 기억 수단(1457) 대신에 저항 소자(1472)와 트리머(1473)로 프리차지 전압을 조정할 수 있도록 한 예이다. 또, 이 도면에서는 온도 특성을 보상하기 위해, 온도 보상 소자(1471)도 동시에 이용하고 있다. 이 경우에는, 전류계(1453)의 값을 관측하면서, 소정의 전류값으로 되도록 트리머(1473)를 조정함으로써, 흑 표시를 실현할 수 있다.
도 146은, 최적의 프리차지 전압을 조정하기 위한 플로우이다. 전압 프리차지를 행하면서 흑 표시를 행한다(1461). 그 때에 EL 캐소드 전원(1450)의 전류값을 측정한다(1462). 0.1칸델라/평방미터로 되는 전류값을 알 고 있으므로, 전류값이 그 값으로 되는지의 여부를 판정한다(1463).
소정값이 아니면, 전자 볼륨을 제어하여, 프리차지 전압을 변경한다(1464). 변경 후의 값을 측정하여, 소정값으로 될지 재차 판정한다. 소정값으로 될 때까지 이 조작을 반복한다.
소정값으로 된 후, 다음으로 전자 볼륨에 공급할 신호의 값을 기억 수단(1457)에 기억시킨다(1465).
전자 볼륨 내부에 기억 수단이 없으면, 본 발명에서의 전압 조정 후에 모듈 로서 출하할 때에, 전자 볼륨의 값을 유지할 수 없다. 그 때문에, 별도 기억 수단을 설치하여, 기억 수단에 전자 볼륨의 값을 유지시키고, 검사 종료 후에는, 기억 수단(1457)의 값에 기초하여 프리차지 전압을 발생하도록 한다(1467). 우선은, 검사 종료 전에 퍼스널 컴퓨터 등의 제어 수단으로부터 기억 수단(1457)에 값을 기입한다.
이에 의해, 전원이 절단되더라도, 패널마다 최적의 흑 표시로 되는 프리차지 전압을 공급하는 것이 가능하게 되었다.
이상의 발명에 의해, 패널에 상관없이 항상 흑 표시 시의 휘도가 일정하게 되어, 흑이 들뜨는 현상이 없는 휘도로 조정함으로써, 흑 표시를 실현할 수 있었다.
이상의 방법 외에, 전압 프리차지를 이용하지 않고, 흑 표시의 휘도를 억제하는 방법으로서, 도 148의 게이트 신호선(2)((61b))의 온 오프 제어를 변화시켜, 유기 EL 소자(63)에 전류가 흐르는 시간을 짧게 함으로써, 휘도를 억제할 수 있다.
도 149에 게이트 신호선(2)((61b))의 파형을 도시한다. 도 149의 (a)는 종래의 파형으로, 1프레임 중, 소스 신호선으로부터의 전류를 화소 내에 받아들이는 1수평 주사 기간만 비점등 기간(1493)으로 되어 있다. 그 이외의 기간에서는, 유기 EL 소자(63)에 전류를 흘리기 위해서, 유기 EL 소자가 점등한다.
본 발명에서는, 도 149의 (b)와 같이, 1프레임 중의 일부의 기간(예를 들면 10분의 1)만 스위치를 도통 상태로 하여, 유기 EL 소자(63)에 전류를 흘리는 구성으로 하고 있다. 표시 휘도를 일정하게 하기 위해서, 발광 기간(1494)이 10분의 1 로 된 만큼, 소스 신호선으로부터 흐르는 전류를 10배로 한다. 10배의 전류가 10분의 1의 기간에 유기 EL 소자(63)에 흐름으로써, 1프레임당의 휘도는 종래대로 유지된다.
흑 표시 시에 있어서는, 소스 드라이버로부터 출력되는 전류는 0이며, 0을 10배했다고 해도, 역시 전류는 0이다. 0의 전류가 구동 트랜지스터(62)의 얼리 효과에 의해서만 어느 값만큼 증가하지만, 이것은, 종래와 동일한 전류값이다. 한편, 유기 EL 소자(63)에 전류가 흐르는 기간이 10분의 1로 되기 때문에, 휘도는 10분의 1까지 저하시키는 것이 가능하다.
점등 기간(1494)의 길이는, 짧을수록 비점등 기간(1495)이 길어져, 확실하게 유기 EL 소자(63)에 전류가 흐르는 기간이 짧아지지만, 백 표시시 등에 유기 EL 소자(63)에 흐르는 순간 전류가 증가하여, 순간 전류에 의한 발열, 전류 증대에 의한 유기 EL 소자의 열화 등의 우려가 있기 때문에, 최소라도 1/10배 정도가 바람직하다. 한편, 3.5nA 정도의 흑 표시시 전류를 1.3nA까지 저하시킬 필요가 있기 때문에 적어도 1/3배의 비점등 기간으로 하는 것이 필요하다.
단, 대형 텔레비전과 같이, 화소 수가 많고 수평 주사 기간이 짧아 소정 전류를 기입할 수 없는 경우에, 마찬가지의 수단으로 각 계조의 전류를 증가시킴으로써 기입을 행하는 수단을 이용하고 있는 경우에는, 그 전류 배율의 10배의 전류가 최대라고 생각한다.
또, 본 발명 이외에, 전압 프리차지 등을 이용하여 흑 표시를 실현하는 방법을 병용하는 경우에는, 예를 들면 흑 표시 전류를 도 149의 (a)의 종래예로 구동한 경우에 2nA 정도까지 저하시키도록 해 두면, 점등 기간(1494)을 종래의 절반으로 한다고 하는 방법도 있다. 2배이면, 1비트 우측 시프트 연산 등, 연산이 용이하다는 등의 이점이 있기 때문에, 로직 회로의 부담이 적어진다고 생각된다. 그 때문에, 본 발명의 방법의 2개 이상을 조합시킨다고 하면, 점등 기간을 1/2로 하는 것도 가능하다.
또, 이 게이트 신호선(2)((61b))의 점등 기간(1494)을 변화시키기 위해서는, 게이트 드라이버(35)의 스타트 펄스의 길이를 제어하는 등의 방법으로 점등 기간(1494)을 변화시키는 것이 가능하다. 이 변경은, 컨트롤러(1482) 내부의 로직을 커맨드에 의해 변화시킴으로써 실현할 수 있다.
컨트롤러(1482)에 의해 점등 기간(1494)을 변화시킬 수 있다. 또한, 마찬가지로, 소스 드라이버(36)의 전류도, 도 8과 같은 기준 전류 생성부를 갖고, 전자 볼륨에 의해 컨트롤러로부터 기준 전류를 변화시킬 수 있다. 기준 전류를 2배로 하면, 1계조당의 전류도 2배로 된다.
예를 들면, 컨트롤러(1482)의 제어에 의해, 소스 드라이버(36)의 기준 전류를 2배로 하고, 게이트 드라이버의 스타트 펄스의 길이를 변경하여, 게이트 신호선(2)((36b))의 점등 기간(1494)을 1/2배로 하면, 흑 표시 시의 휘도는 1/2배로 된다.
소스 드라이버와 게이트 드라이버의 제어를 동시에 행하고, 또한 배율이 동일하도록 구동시키면, 임의의 점등 기간(1482)을 실현하여, 흑 표시 휘도도 저하시킬 수 있다.
흑 표시 시의 휘도는 구동 트랜지스터(62)의 얼리 효과의 온도 특성에 의해 고온일수록 높아진다. 그래서, 본 발명에서는, 컨트롤러(1482)에 온도 검지 수단(1481)의 결과의 신호를 입력하도록 하고, 온도에 따라서, 점등 기간(1482)을 변화시키는 구성으로 한다. 저온일수록, 점등 기간을 길게, 고온일수록 점등 기간을 짧게 한다. 이에 의해, 소스 드라이버의 전류는 저온일수록 적고, 고온에서만 전류가 증가하게 된다.
필요할 때에만 전류를 증가시킴으로써, 불필요하게 유기 EL 소자의 전류를 많이 흘리지 않도록 함으로써, 열화가 적은 표시 장치를 실현할 수 있다.
또, 설정할 수 있는 배율은 연속적이지 않고, 표시 장치의 주사 신호선 수에 따른 이산적인 값으로 변화 설정할 수 있다. 1/(주사선 수)의 비율로 증가, 감소할 수 있다.
흑 표시 시의 흑이 들뜨는 현상의 대책으로 점등 기간을 1/10 내지 1/3의 기간으로 하는 것에 관해서는, 패널에 의해 한계값이 정해져 있어, 정확하게 1/10로는 되지 않는 경우도 있고, N/(주사선 수)의 값이, 1/10 내지 1/3 사이에 들어가면 된다(N은 자연수이고 또한 주사선 수 미만).
스타트 펄스 폭을 제어하는 것 외에, 게이트 드라이버의 출력 인에이블 신호를 병용하면, 임의의 기간, 비점등 기간(1495)을 설치하는 것이 가능하다. 이 방법을 이용한 경우에는, 점등 기간(1494)과 비점등 기간(1495)이 교대로 섞이기 때문에, 플리커를 억제하는 효과가 있다.
출력 인에이블 신호를 이용한 경우의 게이트 신호선(2)((61b))의 파형을 도 149의 (b)에 도시한다. 도 149의 (a)의 게이트 신호선 파형에 대하여, 최종 출력으로 출력 인에이블을 건 결과이다. 이와 같이, 1프레임 내에서 빠짐없이 점등시킴으로써 플리커는 생기기 어려워진다. 소스 드라이버(36)의 기준 전류는, 비점등 기간(1495)의 비율에 따라, 컨트롤러로부터 전자 볼륨을 제어함으로써 변화시켜 흑 이외의 계조로 소정의 휘도로 되도록 설정하면 된다.
이상의 구성에 의해, 전압 프리차지를 반드시 이용하지 않더라도 흑이 들뜨는 현상이 없는 표시를 실현할 수 있었다.
도 45는, 영역(451)에서는 계조 0 표시를, 영역(452)에서는 계조 4 표시를 행하는 표시 패턴을 도시한 도면이다. 이 때, 영역(452)의 행이 적어, 예를 들면 1행인 것으로 하면, 영역(452)의 휘도가 극단적으로 저하하는 경우가 있다.
이것은, 계조 4의 전류가 작기(20nA 이하) 때문에, 소스 신호선(60)의 부유 용량에 축적된 전하의 충방전이 어렵고, 저계조측에서는 1계조당의 소스 신호선 전압의 변화량이 크기 때문에, 계조 4로 변화하는 도중의 계조(0 내지 4 사이)가 표시되어, 휘도가 저하한다는 문제가 발생한다.
영역(452)이 복수의 행에 걸쳐 존재하는 경우에는, 1행째로부터 서서히 휘도가 증가하여, 3 혹은 4행째부터 소정 계조를 표시하기 때문에, 약간 표시가 부족한 상태로 된다. 1행뿐인 경우에는, 최악의 경우 전혀 영역(452)의 선이 표시되지 않게 되어, 흑 표시를 배경으로 한 작은 문자나 가로 스트라이프 화상이 표시되지 않는다고 하는 문제가 발생한다. 한편, 영역(452)의 표시 계조가 높은 경우에는 1행이더라도 정확하게 표시된다.
도 47에 각 계조에 있어서의 소스 신호선 전류와 전압의 관계를 도시한다. 영역(451a)으로부터 영역(452)으로의 변화시에 걸리는 시간을 계조 4 표시시에는, Δt4, 계조 255 표시시에는 Δt255로 한다. Δt4=C×ΔV4/I4, Δt255=C×ΔV255/I255로 된다. I255≒64×I4이지만, 한편 ΔV255≒3.5×ΔV4이다. 그 때문에, Δt4는 Δt255에 비해서 18배 정도 변화에 시간이 필요하다.
이것은, 소스 신호선 전류의 증가와 소스 신호선 전압의 증가가 비례 관계에 없는 것이 원인이다. 저계조일수록 전류의 변화에 대해 전압의 변화가 크다. 도 47의 곡선을 정하고 있는 것은, 도 12의 (a)의 등가 회로에서도 나타내는 바와 같이, 트랜지스터(62)의 드레인 전류와 게이트 전압의 관계이다. 그 때문에, 비선형인 관계로 되어, 동일한 표시 계조로부터 밝은 계조로의 변화에 있어서, 저계조로의 변화일수록 어렵게 된다.
QVGA의 표시 패널에서 60Hz의 프레임수 단수로 구동시킨 경우에, 영역(451)에 있어서 소스 신호선 전류가 40nA 이하의 계조에서, 영역(452)에서는 소스 신호선 전류가 300nA 이하의 계조에 있어서, 영역(452)의 휘도가 저하하는 것을 확인하고 있다.
화소 내의 용량(65)에 소정의 전하가 기입되어 있지 않은 이 현상을 「기입 부족」이라고 한다.
또한, 도 46의 표시 패턴에 있어서, 영역(461)이 255계조 표시로, 영역(462)이 계조 0이나 계조 4 표시를 하려고 했을 때, 영역(461)의 아래의 수 행에 걸쳐 휘도가 증가하는 현상이 발생한다. 영역(462)의 1행째가 가장 휘도가 높고, 아래 의 행에 따라서, 휘도가 서서히 저하하여, 3~5행 정도에서 영역(462)의 소정의 휘도를 표시하게 된다.
도 48에 도시하는 바와 같이, 영역(461)의 최종행에 전류를 기입한 후 영역(462)에 대응하는 계조를 기입하기 위해서는, 소스 신호선을 흐르는 전류에 의해 부유 용량의 전하를 충전하지 않으면 안되고, 전류량이 작기 때문에, 충전에 시간이 걸린다. 예를 들면, 계조 4로의 변화인 경우에는, I4의 전류로, 계조 0으로의 변화인 경우에는 I0의 전류로 변화시켜야 한다. 따라서, 저계조일수록 변화에 시간이 걸린다. 또한, 전압의 변화량도 저계조로 변화시킬수록 변화량이 커진다. 이 때문에, 0계조로의 변화가 가장 심하고, 계조가 증가함에 따라, 소정의 값을 기입하기 쉬워진다.
QVGA의 화소 수의 패널에서 1프레임을 60Hz로 표시시킨 경우에, 영역(462)에서의 소스 신호선 전류가 40nA 이하의 전류로 되는 경우에, 처음의 1~5행이 소정 휘도보다 높은 휘도로 된다.
이 현상을 「테일링」이라고 한다.
「기입 부족」, 「테일링」 모두 소스 신호선의 전류가 작은 것으로 인해 발생하고 있다. 그래서 본 발명에서는, 일시적으로 최대 계조의 전류를 흘리는 기간을 설정하여, 소정 전류 부근까지 변화시킨 후에, 소정의 전류값을 소스 신호선에 흘리는 구조를 마련함으로써, 소정 계조까지 소스 신호선의 상태를 신속하게 변화시키도록 했다.
예를 들면, 도 47의 예에서 계조 0으로부터 계조 4로의 변화시에 대하여, 도 49에 도시하는 바와 같이, Δt4p1(491)의 기간에 최대 전류값(여기서는 255계조 전류)을 흘리고, 남은 Δt4p2(492)의 기간에 소정 계조 전류(I4)를 흘리도록 했다. 이에 의해, 계조 0으로부터 계조 4까지의 변화의 시간 Δt4p(=Δt4p1+Δt4p2)는 참조 부호 493에서의 전압을 Vip라고 하면, C×(V0-Vip)/I255+C×(Vip-V4)/I4로 되고, I255=(255/4)×I4인 것, Δt4=C×(V0-V4)/I4를 이용하면, Δt4p=Δt4+((251×C)/(255×I4))×(Vip-V0)으로 되고, V0>Vip인 것으로 인해 Δt4p<Δt4로 된다. 이에 의해, 0계조로부터 4계조째로의 전류 변화 시간을 단축할 수 있다.
테일링 대책의 경우, 단순히 전류를 증가시키는 것만으로는 할 수 없다. 그래서, 한번 흑 계조에 상당하는 전압(V0)을 소스 드라이버로부터 공급하고, 소스 신호선을 계조 0 표시 상태로 하고 나서, 상기한 도 49와 같이 해서 계조 4 표시를 행한다. 계조 0으로부터 계조 4로의 변화와 계조 255로부터 계조 4로의 변화에서는, 변화 전후의 전위차만이 상이하고, 전위차는 계조 255로부터 계조 4로의 변화 쪽이 크다. 도 49의 방법은, 계조 0으로부터 계조 4로의 단순한 변화보다 짧은 시간에 변화할 수 있기 때문에, 계조 255로부터 계조 4로의 변화에 있어서도, 한번 전압에 의해 계조 0으로 하고 나서(전압으로 변화시키기 때문에 변화 시간은 1~2μ초로 짧다) 계조 4 부근까지 계조 255 전류를 흘리고, 그 후 계조 4 전류로 소정 계조 표시하는 것이 가장 변화가 빠르다.
이와 같이, 소정의 전류값으로 변화시키기 전에 최대 전류를 흘리는 것을 전류 프리차지라고 규정한다.
전류 프리차지를 행하는 동작은, 우선 계조 0에 대응하는 전압을 인가하고, 그 후, 소정의 계조에 근접할 때까지 최대 전류값을 출력하고, 마지막으로 소정의 전류를 흘리는 동작이다.
「기입 부족」의 경우에도, 한번 계조 0으로 전압에 의해 변화시켜도 된다. 계조 0으로 하지 않고 최대 전류로 하는 것에 의한 전류 변화 시간의 단축은 적어도 100μs이기 때문에 2μ초 정도의 전압 인가 기간과 전류 프리차지 기간의 증가(계조에도 따르지만 2μ초 정도)였다고 하더라도, 전압을 인가하도록 한다.
이에 의해, 「기입 부족」 및 「테일링」의 양쪽에서 동일 동작의 전류 프리차지를 행할 수 있기 때문에, 전류 프리차지를 행하기 위한 회로가 간단해진다.
또한, 계조 0으로 하는 전압 인가 기간이 없는 경우에는, 동일 표시 계조이더라도, 1행 전의 계조가 다르면 전류 프리차지를 인가하는 기간을 변경할 필요가 있다. 계조 3으로부터 계조 9로의 변화인 경우와, 계조 6으로부터 계조 9로의 변화인 경우에서는, 전압 변화량이 다르기 때문에, 변화에 필요한 시간이 상이하다. 그 때문에, 만일 계조 0으로 하는 기간이 없는 경우에는, 1행 전의 계조와 지금의 계조의 값에 따라서 최대 계조를 출력하는 기간을 변화시킬 필요가 생기기 때문에, 계조차의 연산이 필요하게 되는 등 제어가 복잡해진다.
한번 계조 0으로 하는 전압 인가 기간을 설정하면, 전류 프리차지에 의한 계조 변화는 반드시 계조 0으로부터의 변화로 되어, 표시 계조에 따라서 전류 프리차지를 행하는 기간을 설정하면 되게 된다.
이와 같이 하여 전류 프리차지를 행함으로써, 도 47, 도 48의 표시 패턴에 있어서 저계조 표시시이더라도 확실하게 표시하는 것이 가능하게 된다.
전류 프리차지를 모든 계조 표시로 행하게 되면, 255계조의 모든 계조에 최적인 전류 프리차지를 인가하는 기간을 지정하지 않으면 안되어, 10~20종류 정도의 인가 패턴이 필요하게 된다.
전류 프리차지 인가 기간의 제어는, 도 65에 도시하는 소스 드라이버 내부에서 행하고 있다. 도 120에 도시하는 바와 같이 예를 들면 7개의 전류 프리차지 펄스(1174)와 전압 프리차지 펄스(451)를 준비하고, 도 118, 도 119에 도시하는 펄스 선택부(1175) 및 전류 출력부(1171)에 의해 실현한다. 프리차지 판정선(984)은 전류 프리차지 펄스 중 어느 1개, 혹은 전류 프리차지를 하지 않는, 전압 프리차지만(계조 0 상태의 전압만 출력한다)을 정하는 것으로, 영상 신호와 쌍으로 송신되어 온다. 영상 신호에 대하여 프리차지 판정선(984)을 선택함으로써, 예를 들면 전류 프리차지 펄스(1174b)가 선택되었다고 하면, 전압 프리차지 펄스(451)에 의해 우선 프리차지 전압 발생부(981)로부터의 계조 0에 대응한 전압이 출력된 후, 전류 프리차지 펄스(1174b)가 하이 레벨인 기간에는 최대 계조에 대응하는 전류가 흐르고, 로우 레벨로 되면 계조에 따른 전류를 출력하게 된다. 1화소분의 영상 신호에 따라서 최적의 전류 프리차지 펄스(1174)를 선택할 필요가 있기 때문에, 펄스 선택부(1175)나 전류 출력부(1171)는 소스 드라이버의 출력 수 필요하게 된다.
6종류의 전류 프리차지와, 전압 프리차지를 준비하면, 프리차지 없음을 포함해서 8가지의 선택 방법이 고려된다. 그 때문에, 프리차지 판정선은 적어도 3비트 필요하게 되고, 펄스 발생부(1175)에서는 3비트로부터 7비트로 변환하는 디코드부가 필요하게 된다(예를 들면 도 119에 도시하는 진리값표에 따라서 동작).
모든 계조로 전류 프리차지를 행하고자 하면, 이 전류 프리차지 펄스(1174)가 20~30 필요하게 되어, 펄스 선택부(1175)의 회로 규모가 증대한다. 소스 드라이버의 출력 수만큼 참조 부호 1175가 존재하기 때문에, 회로 규모의 증대는 칩 면적에 크게 영향을 준다. 또한, 영상 신호에 대하여, 프리차지 판정선(984)이 쌍을 이뤄 송신되기 때문에, 래치부의 비트 수도 증대한다. 그 때문에, 소스 드라이버의 코스트면을 생각하면, 전류 프리차지를 행하는 종류는 6 종류 정도가 바람직하다.
전류 프리차지를 행하는 종류가 소스 드라이버 하드 규모의 제약으로 인해 6종류로 한정되기 때문에, 모든 계조에서 전류 프리차지를 행할 수는 없고, 필요로 되는 저계조 영역에서만 전류 프리차지를 행하도록 한다.
전류 프리차지를 할지의 여부를 판정하기 위한 플로우차트를 도 50에 도시한다. 영상 신호 입력에 대하여 우선 계조 0인지의 여부를 판정한다. 계조 0일 때에는 전류 프리차지는 불필요하고, 전압 프리차지만이 필요하기 때문에, 전압 프리차지 판정부로 진행하여, 전압 프리차지를 행할지의 여부를 정한다.
계조 0이 아닌 경우에는 다음에 1행 전의 계조와 비교를 행한다. 이것은, 「테일링」과 「기입 부족」의 2개의 상태에서는, 전류 프리차지를 필요로 하는 계조수가 다르기 때문에, 각각의 과제에 따라서 전류 프리차지를 할지의 여부의 판정을 행하도록 하고 있다. 또한, 여기서 1행 전과 현재의 계조가 일치한 경우에는, 전류 프리차지를 행하지 않더라도 충분히 소정 계조 표시를 하는 것이 가능하게 되기 때문에, 전류 프리차지하지 않는다고 판단한다.
1행 전 쪽이 낮다고 판단된 경우(도 45의 표시예)에는, 영역(451)에 있어서 소스 신호선 전류가 40nA 이하의 계조에서, 영역(452)에서는 소스 신호선 전류가 300nA 이하의 계조에 있어서, 영역(452)의 휘도가 저하하는 것을 확인하고 있기 때문에, 이 조건에 합치하는 경우에만 전류 프리차지를 행하도록 하면 된다. 합치하지 않는 경우에는 영역(452)은 소정 휘도로 표시되기 때문에, 전류 프리차지를 행하지 않아도 된다.
1행 전 쪽이 높다고 판단된 경우(도 46의 표시예)에는, 영역(462)에서의 소스 신호선 전류가 40nA 이하의 전류로 되는 경우에, 처음의 1~5행이 소정 휘도보다 높은 휘도로 되기 때문에, 현재의 소스 신호선 전류가 40nA 이하로 되는 경우에만 전류 프리차지를 행하도록 한다.
이에 의해, 도 50의 플로우차트로 된다.
1행 전의 계조와 비교(502)의 구성을 도 52에 도시한다. 1행 전의 계조를 비교하기 위해서는 1행분의 라인 메모리가 필요하다. 메모리(522)에 1수평 주사 기간 기입함으로써, 현재의 데이터와 메모리(522)의 데이터를 비교함으로써, 대소를 비교하는 것이 가능하게 된다.
8비트의 영상 신호 입력의 경우, 8비트의 라인 메모리와, 8비트끼리의 수치의 대소를 비교하는 비교기가 필요하게 된다. 라인 메모리와 비교기의 회로가 커진다. 그래서 본 발명에서는, 도 50으로부터 현재의 계조와 1행 전의 계조가 모두 40nA를 초과하는 전류값으로 되면, 전류 프리차지가 불필요하다는 것을 이용하여, 사용하는 유기 발광 소자의 효율에도 따르지만, 8비트 신호인 경우, 계조 15 이상 에서는 40nA를 초과한다. 즉, 계조 15 이상의 신호가 2행 사이에 걸쳐서 연속하는 경우에는 프리차지가 불필요하다.
그래서, 도 51과 같이 입력 영상 신호를 데이터 변환부(521)에 있어서 데이터 변환하여, 메모리(522)에 기입하도록 하면, 메모리(522)는 4비트로 충분하다(메모리의 면적이 절반으로 되고, 제어 IC로 구성하는 경우에는, 메모리(522)는 대개 절반의 면적을 차지하고 있기 때문에, 제어 IC의 면적이 적어도 20% 삭감되는 것을 기대할 수 있다). 도 51에 따르면, 비교기(525)도 4비트끼리의 비교로 되고, 15계조 이상의 데이터와 15계조 이상의 데이터를 비교하는 경우에는, 일치하게 되어, 전류 프리차지하지 않는다고 판정할 수 있다. 어느 한쪽이 계조 15 미만인 경우에는, 대소를 비교할 수 있기 때문에, 「테일링」 혹은 「기입 부족」 중 어느 하나의 대책을 세우게 된다.
메모리는 또한, 1행분의 데이터를 유지할 수 있으면 된다. 도 28과 같이 6배속으로 데이터를 전송하는 경우에는 클럭은 6배속으로 동작하고 있다. 즉, 1데이터가 전송되고 있는 동안에는 클럭이 6회 입력된다. 도 68에 클럭(685)과 영상 신호의 관계를 도시한다. 영상 신호의 DATA의 다음의 2개의 숫자는 열과 행을 나타내고 있다. DATA12라고 하는 것은 1열째이고 2행째인 데이터를 가리키고 있다. 데이터 변환부(521)에서는 래치 혹은 플립플롭이 있고, 영상 신호를 기억할 수 있다. 변환 후의 데이터는, 5클럭째에 메모리에 기입된다. 메모리의 어드레스와 열 수를 대응시키면, 동일한 어드레스의 데이터 내용은 1프레임 동안 유지된다. 5클럭째에 메모리(522)의 데이터가 갱신되기 때문에 적어도 3클럭째부터 5클럭째 사이 에 메모리(522)와 데이터 변환부(521)의 출력(686)을 비교하면 1행 전과 지금의 계조를 비교할 수 있다. 1열째의 데이터의 1행째와 2행째를 비교하기 위해서는, 참조 부호 681a의 기간에 비교하면 된다. 마찬가지로, 메모리(522)의 어드레스2 번지를 이용하여 참조 부호 681b의 기간에 비교를 행하면, 데이터 비교를 할 수 있다.
이에 의해, 메모리는, 소스 드라이버 출력 수×4비트분이면 가능하다.
이 판정에 따르면, 예를 들면 변화가 1계조이더라도 저계조시에서의 변화이면 전류 프리차지를 행하게 된다. 변화량이 적기 때문에 전류 프리차지를 행하든 행하지 않든 표시할 수 있다. 전류 프리차지를 행할 때에는, 한번 프리차지 전압 발생부(981)에 의한 계조 0 표시 시에 대응하는 전압이 인가된다. 이 전압은 트랜지스터(62)의 게이트 전압에 인가되기 때문에, 만일 트랜지스터(62)의 게이트 전압과 드레인 전류의 관계에 변동이 발생하면, 화소마다 최적의 계조 0의 전압에 비하여, 높거나 낮거나 한다. 이 전압값을 소정 계조에 대응하는 전압값으로까지 변화시키는 데 전류 프리차지를 이용하고 있지만, 전류 프리차지의 전류값 및 소스 신호선 용량, 프리차지를 행하는 시간에는 변동이 작기 때문에, 전류 프리차지를 행한 후의 전압값도 최적값과 비교하여 상하가 있고, 그 결과, 저계조 영역에서는, 전류가 적기 때문에, 이 변동은 소정 계조 전류를 흘리고 있는 기간에서는 보정할 수 없어, 트랜지스터(62)의 불균일에 따른 표시 얼룩이 발생할 우려가 있다. 그래서 본 발명에서는, 변화가 작은 1계조차인 경우에는 전류 프리차지를 행하지 않는 것에 의해, 표시 얼룩이 적은 표시를 실현할 수 있는 구성으로 하는 것을 고려했다. 단, 계조 0으로부터 계조 1로의 변화시에는, 원래 계조 0일 때에는 흑 표시 시의 휘도를 한없이 0에 근접시키기 위해서 전압 프리차지에 의해 계조 0을 표시하기 때문에, 동일한 전압을 입력하여, 전류 프리차지를 행해도 표시에 영향이 없다고 생각된다. 또한, 계조 0과 계조 1 사이에서는 전압의 변화량이 크고, 전류만으로는 변화시키기 어려운 경우도 있기 때문에, 1계조차이더라도 전류 프리차지를 실시할 수 있는 구성으로 하는 것이 바람직하다. 또한, 1계조당의 전류값이 큰 경우 등에서는 2계조차라도 전류 프리차지없이 표시가 가능하게 되는 경우가 있다. 이 경우에도 계조 0에서는 흑 휘도를 낮게 하기 위해 전압을 높게 인가하거나, 계조 0으로부터 1, 0으로부터 2의 변화량이 크기 때문에, 0으로부터 1, 0으로부터 2로의 변화에 한하여 전류 프리차지를 행하는 것으로 해도 된다.
그래서 본 발명에서는, 도 52 대신에 도 53의 회로 구성으로 하고, 1계조차, 2계조차 등, 커맨드 A에 의해 지정한 조건에 있어서는 전류 프리차지를 하지 않는다고 할 수 있는 비교 판정기(531)를 설치하는 것으로 했다. 도 54에는 커맨드 A의 내용을 기재한다. 커맨드 A의 값이 0일 때는 전류 프리차지를 전혀 하지 않는다(전류 프리차지를 사용하지 않는다). 1일 때에는, 1계조차인 경우에는 전류 프리차지를 하지 않는 것으로 하고, 2일 때에는, 0으로부터 1로의 변화를 제외한 1계조차인 경우에 전류 프리차지를 하지 않고, 3일 때에는 차이가 2계조 이하인 경우에는 전류 프리차지를 하지 않고, 4일 때에는, 0으로부터 1, 0으로부터 2로의 변화를 제외한 2계조 이하의 차인 경우에 전류 프리차지를 하지 않는 것으로 하여, 유기 발광 소자의 효율 및, 패널의 휘도(255계조 시의 전류가 변하기 때문에, 휘도가 높아질수록 소정 계조가 표시하기 쉬워진다)의 변화에 대응하여, 커맨드 A의 값에 의해서, 최적인 값을 선택함으로써, 필요 최저한의 전류 프리차지를 행할 수 있도록 하고 있다. 이 비교 판정기(531)에서 전류 프리차지 없음이라고 판정되는 횟수가 많아질수록 1화면에서 전류 프리차지를 사용하여 표시를 행하는 화소 수가 감소하고, 그 결과, 전압을 인가함에 따른 표시 얼룩의 영향이 나타나기 어려운 표시를 실현하는 것이 가능하게 된다.
1행 전의 상태와 비교할 수 없는, 1행째의 표시에 대해서는, 도 53 대신에 도 55의 구성으로 한다. 1행째가 계조 0일 때와 0 이외일 때로 경우 분리되고, 계조 0일 때에는 전압 프리차지를 할지의 여부의 판정을 행하기 위해서, 1행째 전압 프리차지 판정부(554)에 입력된다. 여기서, 커맨드 B에 의해, 전압 프리차지를 할지의 여부의 판정을 한다. 여기서, 전압 프리차지를 하지 않는 경우라는 것은, 전압 프리차지를 행하지 않더라도 흑을 표시할 수 있는 경우나, 흑 휘도가 높아도 되는(콘트라스트가 낮아도 되는) 경우의 어플리케이션에 이용하는 표시 장치 등으로, 프리차지하지 않는 것을 선택할 수 있도록 하기 위해 설치하고 있다.
1행째가 계조 0 이외인 경우에는, 1행째 전류 프리차지 판정부(551)에서 전류 프리차지를 행할지의 여부의 판정을 행한다. 커맨드 C로, 프리차지할지의 여부를 정할 수 있어, 최고 휘도가 높은 패널이나, 유기 발광 소자의 효율이 낮아 전류를 많이 흘리는 경우 등으로, 저계조라도 충분히 소정 계조 표시를 할 수 있는 경우에 전류 프리차지를 행하지 않아도 된다고 할 수 있게 되어 있다.
1행째 전류 프리차지 판정부(551)에 의해 전류 프리차지를 행한다고 판정되 면 다음에 계조에 따라서 전류 프리차지를 행하는 기간을 선택할 필요가 있다. 계조에 따라서 전류 프리차지를 행하는 기간을 선택하는 회로 블록을 도 57에 도시한다. 도 57에서는, 영상 신호와, 커맨드 D 내지 커맨드 I의 값에 따라서, 전류 프리차지1 내지 6 혹은 전류 프리차지하지 않는 것 중 어느 하나의 판정을 행하는 회로 블록이다. 소스 드라이버(36)측에서는 전류 프리차지1 내지 6의 기간을, 예를 들면 도 120과 같이 설정하고 있는 것으로 하고, 전류 프리차지 펄스(1174)가 하이 레벨의 기간에 전류 프리차지된다. 이 전류 프리차지 펄스(1174)의 6개의 펄스 중 어느 것을 선택할지에 대해서는 도 119의 진리값표에 기초하여 정해진다. 따라서, 전류 프리차지 기간을 계조에 따라서 변화시키기 위해서는, 프리차지 판정선(984)의 값을 계조에 따라서 변화시키도록 하면 된다.
도 57에 있어서는, 영상 신호와 커맨드에 따라서 분류되고, 참조 부호 571 내지 577의 각 결과에 대하여, 도 63에 도시하는 바와 같이 프리차지 판정 신호(55)를 도 119와 마찬가지의 방식으로 출력하면 된다. 이에 의해, 영상 신호와 쌍으로 송신되는 프리차지 판정 신호(55)의 값을 바탕으로, 소스 드라이버(36)에서는, 어떤 길이로 전류 프리차지를 행할지를 정할 수 있다(전압 프리차지만, 프리차지를 행하지 않는다,는 결정도 마찬가지로 해서 하는 것이 가능).
또, 각 전류 프리차지 펄스의 길이에 대해서는, 소스 드라이버측에서 설정을 행한다. 각 펄스 길이는 도 65에 도시하는 바와 같이 펄스 발생부(1122)에 의해 정해진다. 펄스 발생부(1122)는 도 69에 도시하는 바와 같이 카운터(693)와 펄스 생성 수단(694), 분주 회로(692)에 의해 구성된다. 카운터(693)에 의해 카운트된 값과 전류 프리차지 기간을 정하는 전류 프리차지 기간 설정선(1096)을 비교하여, 설정값에 따른 기간 하이 레벨로 되는 전류 프리차지 펄스(1174)를 출력한다. 소스 신호선에 계조가 출력되는 최초에 전압 프리차지를 하고, 그 후 전류 프리차지하여 계조 전류를 출력하기 때문에, 전류 프리차지 펄스(1174)의 하이 레벨의 개시 기간은 타이밍 펄스(848)의 출력 후부터 개시된다. 따라서, 카운터(693)는 타이밍 펄스(848) 입력으로 0이 리세트되도록 함으로써, 타이밍 펄스(848) 기준으로 펄스 생성되게 된다. 전압 프리차지 기간 설정선(933) 및 전압 프리차지 펄스(451)에 대해서도 마찬가지의 구성으로 행한다. 전류 출력부(1171) 및 전압 인가 선택부(1173)의 구성이 도 118에 도시하는 회로로 이루어져 있기 때문에, 도 120과 같이 전류 프리차지 펄스(1174)와 전압 프리차지 펄스(451)는 동일 타이밍에서 하이 레벨로 되어도 된다. 펄스 생성 수단(694)의 간략화를 위해, 도 120과 같은 파형으로 하고 있다. 따라서, 전류 프리차지 펄스(1174)의 하이 레벨의 길이는, 전압 프리차지 기간 설정선(933) 및 전류 프리차지 기간 설정선(1096)의 값을 더한 것이다. 또, 전류 프리차지 펄스(1174)는 6개 있기 때문에, 전류 프리차지 기간 설정선(1096)도 6 종류분 설정할 수 있게 되어 있다. 또, 분주 회로(692)를 갖기 때문에, 화소 수의 변화 등에 의해 소스 드라이버 클럭(871)이 변화했다고 해도, 펄스 폭의 조정 범위를 가능한 한 일치시키도록 하고 있는 것, 필요한 펄스 폭이 EL 효율의 상승 등에 의해 급격하게 변화했다고 해도 분주 수를 변화시키는 것에 의해 대응할 수 있는 구성으로 되어 있기 때문에, 임의의 화소 수, EL 소자의 발광 효율에 상관없이 동일 소스 드라이버를 이용할 수 있다고 하는 이점이 있다.
이에 의해, 커맨드 D 내지 커맨드 I의 6개의 커맨드에 의해, 6개의 전류 프리차지를 행하는 계조 범위를 지정하고, 각 전류 프리차지 기간의 길이를 소스 드라이버(36)의 전류 프리차지 기간 설정선(1096)으로 정하면, 최적의 전류 프리차지를 실현할 수 있다. 전류 프리차지1을 행하는 것은 계조 1 이상 커맨드 D 지정 계조 이하, 전류 프리차지2를 행하는 것은 커맨드 D 지정 계조보다 크고, 커맨드 E 지정 계조 이하, 전류 프리차지3을 행하는 것은 커맨드 E 지정 계조보다 크고, 커맨드 F 지정 계조 이하, 전류 프리차지4를 행하는 것은 커맨드 F 지정 계조보다 크고, 커맨드 G 지정 계조 이하, 전류 프리차지5를 행하는 것은 커맨드 G 지정 계조보다 크고, 커맨드 H 지정 계조 이하, 전류 프리차지6을 행하는 것은 커맨드 H 지정 계조보다 크고, 커맨드 H 지정 계조 이하, 커맨드 I 지정 계조보다 큰 경우에는 전류 프리차지 없음 57로 된다.
1행째 이외의 경우에서는, 도 53에 도시하는 바와 같이 전류 프리차지를 행한다고 해도, 비교 판정기(531)의 결과에 의해, 「기입 부족」 대책과, 「테일링」 대책의 2개가 필요하게 된다. 이것은 도 50의 참조 부호 504 내지 506의 플로우에 상당한다.
기입 부족 대책일 때에는, 1행 전이 40nA보다 큰 계조이면, 전류 프리차지가 불필요하기 때문에, 우선 도 56에 도시하는 바와 같이 1행 전 데이터 계조 검출 수단을 설치한다. 커맨드 J에 의한 설정 계조 이상인 경우에는 전류 프리차지하지 않도록 한다. 여기서, 40nV의 전류에 상당하는 계조는 어플리케이션에 따라 다르거나, 표시색, 유기 재료의 발광 효율에 영향을 받기 때문에, 만약을 위해 커맨드 입력으로 하고 있다. 이들의 조건이 정해져 있는 경우에는, 커맨드 입력이 없더라도, 지정 계조 이상, 미만으로 판정할 수 있도록 해도 된다. 지정 계조 미만인 경우에는, 다음으로, 참조 부호 506의 판정에 상당하는 전류 프리차지 판정 기능이 필요하다. 이 기능은, 상기한 도 57을 공통으로 이용하면 된다. 커맨드 I의 계조를, 소스 신호선 전류가 300nA를 초과하는 전류로 되는 계조로 해 두면, 도 50을 충족시킨다.
다음에 「테일링」 대책인 경우인데, 참조 부호 504의 판정을 하면 되기 때문에, 도 58에 도시하는 바와 같이, 도 57과 마찬가지로 전류 프리차지 기간 선택 수단(578)에 의해 판정을 행한다. 이에 의해, 「테일링」은 없어지지만, 화소 내부 회로의 트랜지스터(62) 특성의 변동에 의해, 전압 프리차지 인가시에 필요 이상으로 흑 표시로 되는 전압이 화소에 따라서는 인가되게 된다. 그 때에, 전류 프리차지에는 변동이 없기 때문에, 이 필요 이상으로 흑 표시로 된 경우에는 소정 휘도보다 저하하는 경우가 있을 가능성이 있다(반드시 소정 계조에 대응한 전류를 출력하는 기간이 있기 때문에, 반드시 저하한다는 것은 아니고, 최악의 경우, 그 가능성이 있다는 것을 의미한다). 「기입 부족」인 경우에는, 검게 되었다고 해도 완만한 변화로서 파악되기 때문에 눈에 띄기 어렵지만, 「테일링」의 경우, 도 46에서 참조 부호 461을 계조 48, 참조 부호 462를 계조 40으로 한 경우에, 참조 부호 462의 가장 위의 행만, 계조 30이 표시되는 경우가 발생할 가능성이 있다. 계조 48과 40 사이이면, 계조 48에 의한 헐레이션에 숨어 눈에 띄기 어렵게 되지만, 이 2개의 계조에 비하여 낮은 계조가 생기면, 경계선에 어두운 횡선이 발생해 버린다.
어두운 횡선이 발생하면, 화질에 영향을 미치는 것, 및 헐레이션 때문에 「테일링」은 「기입 부족」보다 눈에 띄기 어려운 것을 고려하면, 「테일링」 대책의 경우에는 「기입 부족」 대책에 비하여, 전류 프리차지에 의해 정확하게 표시 계조를 발생할 필요성이 낮다고 생각한다.
3.5형 사이즈 QVGA의 패널로 실험한 결과, 「기입 부족」이 발생하는 것은, 1행 전이 계조 0 내지 계조 7의 범위이고, 현재의 계조가 계조 1 내지 계조 74인 경우에 발생한다. 한편, 「테일링」이 발생하는 것은 1행 전의 계조에 상관없이 지금의 계조가 계조 0 내지 계조 9일 때에 발생하고 있다. 「기입 부족」에 비하여 「테일링」의 경우에는 전류 프리차지를 해야만 하는 계조수는 적다는 것을 알 수 있다.
따라서 본 발명에서는, 전류 프리차지 기간 선택 수단(578)의 출력을 또 전류 프리차지 삽입 판정 수단(581)에 입력하고, 커맨드 K에 의해 전류 프리차지를 행하는 범위를 더욱 한정하도록 하고 있다. 커맨드 K는 도 59와 같이 프리차지 삽입 판정 수단(581)의 출력을 변화시키는 역할을 갖고 있고, 예를 들면 커맨드 K의 값을 6이라고 하면, 도 59의 동작에 의해 결과적으로 계조에 따라서 전류 프리차지 없음, 혹은 전류 프리차지1을 실행하는 것 중 어느 하나로 된다. 전류 프리차지1을 실행하는 범위는 커맨드 D에 의해 정해져 있기 때문에, 결과적으로는 전류 프리차지를 하는 것은 커맨드 D의 설정 계조 이하로 된다. 이와 같이 하여, 전류 프리차지를 하는 계조를 한정하고 있다. 테일링 제거 수단(580)을 이와 같이 2단계로 구성하고 있는 것은, 커맨드 수를 삭감하기 위해서이다. 테일링용과 기입 부족용 의 2종류의 커맨드를 갖고 있으면, 커맨드 수가 12개 필요하게 되지만, 본 발명의 형식이면, 7개의 커맨드로 충분하기 때문에 커맨드 레지스터가 적어도 된다고 하는 이점이 있다. 전류 프리차지의 판정은 공통으로서, 테일링 시에 불필요하게 되는 부분에 있어서만 커맨드 K에 의해 삭제한다고 하는 견해이다.
그런데, 현재의 계조가 0인 경우에는, 전류가 0이기 때문에, 전류 프리차지는 불필요하고, 0계조 상당의 전압을 인가하는 전압 프리차지를 할지의 여부의 판정으로 된다. 이 판정을 도 50에서는, 전압 프리차지 판정부(503)로 하고 있고, 도 60의 구성으로 된다. 여기서, 1행 전 데이터 검출부(601)를 설치하고 있는 것은, 2행 이상 연속하여 계조 0이 표시된 경우에는 1행 전부터 소스 신호선의 상태를 변화시킬 필요가 없기 때문에, 계조 0이더라도 전압 프리차지하지 않아도 된다. 전류에 의해서만 제어함으로써, 트랜지스터(62)의 변동에 의한 휘도 변동의 영향을 줄일 수 있다. 그 때문에, 1행 전 데이터 검출부(601)에서는, 1행 전 데이터가 계조 0인지 아닌지의 판정만을 행하고 있다(이 경우 1행 전 데이터는 데이터 변환 후 1행 전 영상 신호(523)이다. 변환은 도 51에 따라 행하고 있기 때문에, 계조 0인지의 여부의 판정이면, 변환 후 데이터로 행해도 지장없다). 1행 전의 데이터는 도 52에서의 메모리(522)로부터 공통으로 출력을 받아, 판정하면 된다.
계조 0이더라도 충분히 흑 휘도가 낮게 되는 경우, 혹은 흑 휘도가 높더라도 문제가 없는 경우에 있어서는 전압 프리차지하지 않는다는 것도 가능하기 때문에, 전압 프리차지하지 않는다고 하는 판정을 할 수 있는 구성으로 하고 있다. 이것을 커맨드 L에 의해 제어하여, 커맨드 L의 값에 의해 도 61에 도시하는 바와 같은 전 압 프리차지를 할지의 여부의 판정을 행하도록 하고 있다. 반드시 전압 프리차지한다고 하는 것은, 흑의 휘도를 극단적으로 낮추는 경우에 이용한다. 누설 전류에 의한 흑이 들뜨는 현상을 방지하는 것이 가능하다.
이상의 프리차지 판정을 정리하면 도 62와 같이 된다. 우선, 영상 신호가 계조 0인지의 여부를 판정하고(621), 0과 0 이외에서 처리가 상이하다. 0일 때는 전압 프리차지를 할지의 여부이다. 1행 전의 데이터에 따라서 전압 프리차지를 할지의 여부를 판정한다(601). 단, 1행째에서는 비교 데이터가 없기 때문에 1행째의 계조에 따라서 프리차지를 판정한다(554).
계조 0 이외에서는, 전류 프리차지를 할지의 여부를 판정하고, 또 전류 프리차지를 하는 경우에는 6종류의 프리차지 기간 중 어느 것을 선택할지를 판정한다. 「테일링」, 「기입 부족」의 대책 때문에 1행 전의 계조에 비하여 지금의 계조가 큰지 작은지에 따라 처리가 상이하다. 비교할 수 없는 1행째와 2행째 이후에 상이하고, 1행째에서는 참조 부호 551, 552의 블록에 의해 판정을 행한다. 2행째 이후에서는, 「테일링」 대책인 경우에는 테일링 제거 수단(580)에서 판정하고, 「기입 부족」 대책에서는 참조 부호 561 및 578에서 판정을 행한다. 또한, 동일 계조인 경우나, 1계조차 등으로 프리차지를 하지 않는 것이 좋은 경우 등은, 참조 부호 531에서 전류 프리차지 없음의 판정으로 된다.
3.5형 QVGA 패널에 있어서는, 커맨드 A를 2, 커맨드 B는 참조 부호 556을 출력하도록, 커맨드 C는 참조 부호 552를 출력하도록, 커맨드 D는 계조 1, 커맨드 E는 계조 2, 커맨드 F는 계조 4, 커맨드 G는 계조 10, 커맨드 H는 계조 30, 커맨드 I는 계조 80을 지정한다. 커맨드 J는 계조 11, 커맨드 K는 4를, 커맨드 L은 1을 지정함으로써, 소정 계조가 표시되기 어려운 저계조의 표시를 실현했다.
도 62의 결과로서 도 67에 도시하는 바와 같이, 영상 신호에 대응하여 프리차지 판정 신호(55)가 추가된다(도 62의 판정은 프리차지 판정 신호 생성부(671)에서 행해진다).
병렬 직렬 변환부(672)는 반드시 필요하게 되는 것은 아니지만, 변환하지 않고 제어 IC로부터 소스 드라이버에 신호를 전송할 때에는, 영상 신호 8비트, 프리차지 판정 신호(55)가 3비트인 11비트, 이것이 3색분 있으므로, 33비트의 전송선이 필요하게 된다. 접속 신호선이 많아지기 때문에 배선의 주회가 매우 힘들거나, 입출력 핀의 증가에 의한 패키지 사이즈의 증대라는 문제가 있기 때문에, 이 배선은 직렬 전송으로 하는 것이 바람직하다. 또, 제어 IC와 소스 드라이버가 동일 패키지의 IC로 구성되는 경우에는, IC 내부 배선의 문제이기 때문에, 직렬로 변환할 필요는 없다.
직렬 전송으로 했을 때의, 병렬 직렬 출력부(856)의 출력 파형의 예를 도 1 및 도 28에 도시한다. 동일 신호선에 프리차지 판정 신호(55)과 영상 신호, 소스 드라이버의 커맨드를 차례로 전송하고 있다. 기본적으로는, 이 신호가 제어 IC와 소스 드라이버 IC 사이의 배선으로 전송된다.
도 64에 본 발명의 형태에 있어서의 패널 구성을 도시한다. 제어 IC(28)는 본체 기기측으로부터 동기 신호(643) 및 영상 신호(644)를 받고, 소스 드라이버(36) 입력 신호 형식으로 변환하여, 영상 신호 및 커맨드 신호를 영상 신호선(856) 으로서 출력한다. 기타, 소스 드라이버(36) 내부의 시프트 레지스터 동작을 위한 클럭(858), 시프트 방향 제어(890), 스타트 펄스(848), 아날로그 전류 출력하는 타이밍을 정하는 타이밍 펄스(849), 직렬 전송하여 신호선 수를 줄인 게이트선(651)이, 소스 드라이버(36)에 입력된다.
게이트선(651)은, 도 66에 도시하는 타임차트로써 전송된다. 게이트 드라이버(35)는 2회로 있기 때문에(스위치(66a, 66b) 제어용과 (66c) 제어용), 각각에 스타트 펄스, 출력 인에이블 신호, 클럭, 시프트 방향 제어의 8개의 신호가 필요하다. 그 때문에, 6배속 전송에서는, 1출력분으로 6신호밖에 보낼 수 없기 때문에, 2신호분은 녹색 데이터(856b, 856c)의 빈 부분에 1개씩 넣고 있다. 8신호분이 입력되면 일제히 게이트 드라이버 제어선(652)으로 출력하도록 한다. 이에 의해, 게이트 드라이버의 신호선은 적어도 1출력분의 시간 피치로 변화시킬 수 있다. 또, 1개의 소스 드라이버에 대하여 2개의 게이트 드라이버를 제어할 가능성이 있기 때문에, 소스 드라이버(36)는 좌우에 각각 1회분씩의 게이트 드라이버 제어선(652) 출력하고 있다. 도 64와 같이 2개의 소스 드라이버를 이용하여 게이트 드라이버(35)를 제어하는 경우에는, 소스 드라이버(36)끼리가 인접하는 출력에서는 게이트 드라이버 제어선(652) 출력은 불필요하다. 그래서, 좌우의 게이트 드라이버 제어선(652)의 출력을 하지 않도록 할 수 있는 게이트 출력 인에이블 신호 L 및 R(653)을 설치하고 있다. 이에 의해, 불필요한 출력을 없애어, 외부로의 노이즈 방출을 억제하고 있다.
또한, 전원의 온 오프를 제어하는 전원 제어선(641)을 출력하고 있다. 대기 시나, 비표시 시에는 전원 회로(646)를 정지시켜 대기 전력을 줄이는 기능으로 되어 있다. 전원 회로가 패널 전원 회로(646a), 드라이버 전원 회로(646b)로 나뉘어져 있는 것은, 온 오프의 타이밍이 다르기 때문이다. 이것은, 전원의 상승 시에, 게이트 드라이버(35)의 출력이 부정이기 때문에, 화소 회로(67)의 트랜지스터(66)가 의도하지 않고 도통 상태로 되는 경우가 있다. 예를 들면, 스위치(66c)가 도통 상태로 되었을 때에, 축적 용량(65)의 전하가 255계조 표시 상태이면, 이 화소는 점등 상태로 된다. 전원 투입 2프레임 후에는 소정의 계조 전류가 화소(67)에 기입되고, 게이트 드라이버(35)의 출력은 게이트 드라이버의 스타트 펄스에 따라서 레벨 변화하기 때문에, 소정의 전류가 EL 소자(63)에 흘러, 소정 계조로 된다. 전원 투입 2프레임 사이에 소정 계조와 상이한 계조 표시가 발생할 가능성이 있기 때문에, 전원 투입 시에 패널이 일순간 빛난다고 하는 문제가 있다. 따라서, 이 문제를 해결하기 위해서, EL 전원선(64)의 전원을 1프레임 후에 넣음으로써, 소정 계조와 상이한 계조가 화소의 축적 용량(65)에 기억되어 있는 경우와, 트랜지스터(66)의 제어를 정확하게 할 수 없는 경우에도, EL 전원선(64)으로부터 전류가 공급되지 않기 때문에, EL 소자(63)는 발광하지 않는다. 이에 의해, 패널이 일순간 빛난다고 하는 문제를 회피한다. 그 때문에, 전원 제어선(641)은 2개 필요로 된다.
이러한 구성에 있어서는, 제어 IC(28)와 소스 드라이버(36) 사이의 신호선 수를 줄이기 위해서 도 1 혹은 도 28과 같이 직렬 전송하여 데이터를 송신하는 것이 최적이다. 도 151의 점선(1511)은, 전류 출력형의 소스 드라이버를 이용했을 때의 소스 드라이버 입력 계조에 대한 표시 휘도의 관계를 나타내고 있다. 계조에 대하여 휘도가 비례 관계로 되어 있다.
한편, 사람의 눈의 특성으로부터 계조와 휘도의 관계는, 참조 부호 1512의 곡선으로 나타낸 관계로 되도록 감마 보정을 행하여 출력할 필요가 있다.
소스 드라이버의 계조와 휘도 특성의 관계를 변화시키는 것은 곤란하기 때문에, 도 151의 참조 부호 1512에 도시하는 곡선을 실현하기 위해서는, 미리 타이밍 컨트롤러 등에 있어서 영상 신호 계조와 소스 드라이버 계조의 관계를 변화시켜, 예를 들면 도 152의 참조 부호 1521의 관계로부터 참조 부호 1522와 같은 관계로 하도록 한다.
이와 같이 영상 신호 계조에 대하여 소스 드라이버의 출력 계조를 대응시킴으로써 감마 보정을 행하여 원활한 계조 표시를 실현할 수 있다. 이 경우, 예를 들면 영상 신호의 계조가 2인 경우에는, 소스 드라이버 계조는 0.5를 출력하게 된다. 그러나, 소스 드라이버에서는, 0.5계조를 출력할 수 없으므로, 프레임 씨닝이나 디서, 오차 확산법 등을 이용하여 의사적으로 0.5계조 상당의 출력을 행하도록 하고 있다. 예를 들면, 2회에 1회를 계조 1표시, 남은 1회를 계조 0 표시로 하면 평균하여 0.5계조 상당의 출력을 행하는 것이 가능하게 된다. 마찬가지로, 영상 신호 계조 1이면 4회 표시 기회가 있으면 3회를 계조 0, 1회를 계조 1 표시하면 된다. 영상 신호 계조가 5 내지 7인 경우에는, 계조 1과 계조 2의 표시 횟수의 비율을 변화시킴으로써 실현한다. 플리커를 방지하는 관점으로부터, 표시할 수 없는 계조가 지정되었을 때에는, 표시할 수 없는 계조에 가까운 2개의 계조를 사용하여 표시하는 것이 바람직하다.
예를 들면, 영상 신호 계조 1이 전체 화면에 표시되었을 때의 임의의 프레임에 있어서의 소스 드라이버 계조 출력 패턴의 일례를 도 155에 도시한다(또, 이 도면에서는, 설명을 간단히 하기 위해서 단색 표시의 패널을 도시하고 있다. 컬러 패널인 경우에는, 색마다 도 155의 패턴을 표시함으로써 실현이 가능하다.).
어떤 표시 면적을 본 경우에, 4분의 1의 화소가 계조 1 표시로, 4분의 3의 화소가 계조 0 표시로 되고, 또 프레임 사이에서 동일한 화소를 본 경우에, 4분의 1의 기간에 계조 1, 4분의 3의 기간에 계조 0으로 되도록 함으로써 플리커가 적은 표시를 할 수 있다. 컬러 패널인 경우에는 계조 1이 표시되는 화소가 색마다 다르게 되도록 함으로써 백 표시에 있어서의 플리커를 저감시킬 수 있다.
도 152의 참조 부호 1522로 나타내어지는 직선을 실현하기 위한 회로 블록을 도 153에 도시한다. 입력 영상 신호(1531)에 대하여, 감마 보정 회로(1536)로 영상 신호(1531)를 변환한다. 그 때, 사람의 시각 특성에 맞추기 위해서 저계조부의 휘도를 억제하도록 계조 변환을 행한다. 저계조에서는 영상 신호의 계조보다 미세한 피치 폭으로 계조 증가시킬 필요가 있고, 그 때문에 영상 신호(1531)보다 감마 보정후 영상 신호(1539) 쪽이 비트 수가 증가한다.
감마 보정후 영상 신호(1539)의 비트 수와 소스 드라이버(36)의 영상 데이터 비트 수가 동일하면 이대로 신호를 입력하면 되지만, 소스 드라이버(36)의 비트 수를 늘리기 위해서는 래치부(22)가 래치되는 비트 수가 많아져, 전류 출력단(54)의 계조 표시용 전류원(103), 스위치(108)가 적어도 비트 수의 분만큼 각 출력에서 증가하기 때문에, 소스 드라이버(36)의 회로 규모가 커져 코스트도 높아진다.
그 때문에, 일반적으로는 소스 드라이버(36)의 영상 데이터 비트 수보다 감마 보정후 영상 신호(1539) 쪽이 비트 수가 많아진다. 비트 수의 차가 많아지면, 도 152에서도 설명한 바와 같이, 프레임 씨닝 등을 이용하여 표시해야 하는 계조수가 증가한다. 유기 발광 소자 등에서는 응답 속도가 빠르기 때문에 프레임 씨닝을 행할 때에 사용하는 2개의 계조의 계조차에 의한 플리커가 보이기 쉬워지는 경향이 있다. 프레임 주파수가 60Hz에서 플리커 없음으로 표시를 행하기 위해서는, 프레임 씨닝에 의한 방법에서는 4 프레임 내에 완결할 필요가 있다는 것을 실표시로부터 알았다.
감마 보정후 영상 신호(1539)가 M비트(M은 자연수이고 또한 N보다 크다), 소스 드라이버(36)의 영상 데이터 비트 수가 N비트(N은 자연수)인 것으로 하면 M비트를 N비트로 데이터 변환하기 위한 데이터 변환부(1537)가 필요하게 된다.
그래서, 도 153에서는, 감마 보정후 영상 신호(1539)를 데이터 변환부(1537)에 의해 변환한 후 영상 신호(1532)(N비트)로 변환한다.
변환하는 방법으로서는, 도 156에 도시하는 바와 같이 입력 M비트중 상위 N비트와 하위(M-N) 비트로 나누어 처리를 행한다. 여기서, 상위 N비트를 그대로 소스 드라이버의 계조에 대응시켜 공급하도록 하고, 또한 1계조당의 필요한 전류값을 2(M-N)배하여 출력하면, 2(M-N) 계조마다의 표시는 정확하게 실현할 수 있다. 그러나, 그 사이의 계조 표현을 할 수 없게 되어, 실질적으로는 2(M-N) 계조마다 데이터가 잘라 버려진 것처럼 표현된다. 이것을 보정하기 위해, 데이터가 잘라 버려지는 감마 보정후 영상 신호(1539)의 하위 (M-N)비트 데이터를 기억부(1564), 가산기 A(1563)를 이용하여, 유지, 가산하고, 잘라버림량(하위 (M-N)비트 데이터의 가산 합계의 값)이 2(M-N) 이상으로 되었을 때에, 잘라버림에 의한 계조의 부족을 보충하기 위해서 감마 보정후 영상 신호 상위 N비트 데이터(1561)에 1을 가산하도록 한다. 그 때문에, 가산기 B(1568)를 설치하고 있다. 이에 의해, 하위 (M-N)비트가 소스 드라이버(36)에 입력되지 않는 것에 의한 표시 계조의 저하를 보정하는 것이 가능하게 된다.
동일 화소에 주목한 경우, 4프레임 내에 보정을 완료하지 않으면, 플리커가 발생하기 때문에, 하위 (M-N)비트는 (M-N)≤2인 것이 바람직하다. 응답 속도가 느린 표시 재료를 이용한 경우에는 반드시 2 이하일 필요는 없고, 표시 패널에 따라서 (M-N)의 상한값을 정하면 된다. (M-N)이 작을수록, 소스 드라이버의 비트 수가 증대하여 코스트가 상승하지만, 프레임 씨닝이나 디서 처리를 행하지 않는 분만큼 화질이 향상한다. 화질과 코스트의 트레이드 오프에 있기 때문에, 필요에 따라 (M-N)을 정하면 된다.
이하의 설명에서는, 유기 발광 소자를 이용한 표시 패널에 적용한 경우에 대해 설명을 행하기 위해서, M-N의 값을 2로서 설명한다.
도 152의 1522에 도시하는 바와 같은 영상 신호 계조(감마 처리 후, M비트)와 소스 드라이버 계조(N비트)의 관계에 있어서, 소스 드라이버의 비트 수가 8비트인 것으로 하면, 감마 처리 후의 비트 수는 10비트 1024계조 표현이 가능하다.
소스 드라이버의 계조를 기준으로 하면, 감마 처리 후 영상 신호의 데이터는 최소 0.25계조 피치로 256계조 표시로 표현하게 된다.
도 155는 계조 0.25를 전체 화면에 표시하는 경우의 예이다. 감마 보정후 영상 신호의 상위 8비트는 항상 0이고, 하위 2비트는 항상 1이다. 표시의 처음은 기억부(1564)의 값은 표시 행마다 난수를 발생하는 난수 발생부(1569)의 값에 의해 정해진다. 이것은, 미리 기억부(1564)의 값을 표시 행마다 변화시킴으로써, 동일 계조 표시시에, 소스 드라이버의 표시 계조가 1증가하는 타이밍을 행마다 어긋나게 하여 플리커를 보이기 어렵게 하기 위해서이다. 난수 발생부(1569)에서 발생되는 값은, 이 경우 참조 부호 1562가 2비트분의 데이터이기 때문에, 0 내지 3 중 어느 하나로 된다.
도 155의 제1 행(1551a)에서는, 난수 발생부(1569)의 출력이 0이기 때문에, 기억부(1564)는 초기 상태에서 0이다. 참조 부호 1553의 화소에 상당하는 데이터가 참조 부호 1539로부터 입력되면, 참조 부호 1561의 신호선은 0을, 참조 부호 1562의 신호선은 1을 출력한다. 가산기 A(1563)의 출력(1533과 1565)은, 각 2비트 입력인 참조 부호 1562와 1566의 가산 결과에 의해, 하위 2비트의 결과가 참조 부호 1565에, 자릿수 상승한 캐리 출력으로 되는 참조 부호 1533을 출력하기 때문에, 참조 부호 1533은 0을, 참조 부호 1565에는 1을 출력하게 된다. 기억부(1564)에는 1이 기억된다.
그 때문에, 가산기 B에서는 참조 부호 1561의 데이터가 그대로 출력되고, 변환 후 영상 신호(1532)는 0이 출력된다.
다음으로, 화소(1554)에 대응한 데이터(계조 0.25)가 입력된다. 상위 8비트 데이터(1561)는 0, 참조 부호 1562는 1로 된다. 가산기 A(1563)의 출력은, 기억부(1564)의 데이터가 1이기 때문에, 참조 부호 1533에서는 0, 참조 부호 1565에서는 2를 출력한다. 이 결과, 가산기 B(1568)의 출력은 참조 부호 1561과 동일한 0이 출력된다.
다음으로, 참조 부호 1555의 화소에 대응한 데이터(계조 0.25)가 입력되면, 참조 부호 1561은 0, 참조 부호 1562는 1로 된다. 가산기 A(1563)의 출력은, 참조 부호 1562, 1566 내지 1565가 3, 참조 부호 1533이 0으로 되고, 그 결과 가산기 B(1568)의 출력은 0으로 된다.
다음으로, 참조 부호 1556의 화소에 대응한 데이터(계조 0.25)가 입력되면, 참조 부호 1561은 0, 참조 부호 1562는 1로 된다. 기억부(1564)의 데이터가 3이기 때문에, 가산기 A(1563)의 출력은 참조 부호 1565는 0으로 되고, 참조 부호 1533은 1로 된다. 그 때문에, 가산기 B(1568)의 출력은 1로 되고 화소(1566)에 1이 출력된다.
1행 전부가 계조 0.25인 경우에는 이 4상태가 반복하여 실행된다.
다음의 행의 처음에는, 최종 열에서의 기억부(1564)의 데이터를 다음으로 넘기지 않고, 난수 발생부(1569)에서 발생된 값이 기억부(1564)에 입력되어, 데이터의 입출력이 행해진다. 또한, 난수 발생부(1569)는 반드시 난수를 발생시키지 않더라도, 2(M-N)행의 개시 시점의 기억부(1564)의 값을 보았을 때에 2(M-N)가지의 데이 터가 출력되고 있으면 된다.
이와 같이 함으로써, 도 152에 도시하는 바와 같은 참조 부호 1522의 선으로 나타내어진 소스 드라이버 계조와 영상 신호 계조의 관계를 실현할 수 있다.
이와 같이 계조 특성을 개선한 도 153의 회로를 본 발명에 도입하여, 프리차지 판정 신호 발생부로 변환 후 영상 신호(1532)를 입력하면, 어떤 특정한 계조끼리의 조합에 따라서는, 계조의 변화 행 부근에서 플리커가 발생한다는 문제가 발생했다.
예를 들면, 도 157에 도시하는 바와 같은 소스 드라이버의 계조로서 1행째가 0.25 계조, 2행째 이후가 3계조 표시인 경우, 각 화소는 어떤 프레임에 있어서 도 156의 회로 블록으로부터 도 157에 도시하는 바와 같이 드라이버의 출력 계조 패턴이 정해진다.
이 패턴에 있어서, 1행 전과 해당 행의 계조차가 2계조차 이하에서는 프리차지 없음으로, 3계조 이상에서 프리차지 있음이라는 설정으로 한 것으로 하면, 제2 행에 있어서는 제1 행의 계조가 열에 따라서 상이한 것으로 인해, 제1 내지 제3 열에서는 3계조차 있기 때문에 전류 프리차지를 행하지만, 제4 열에서는 계조차가 2로 되기 때문에 전류 프리차지를 행하지 않게 된다. 프리차지를 행할지의 여부의 판정 결과를 화소마다 기재한 것을 도 158에 도시한다.
그 결과, 전류 프리차지를 행하지 않는 열에 있어서는, 전류값이 소정 계조까지 변화하기 어렵게 되고, 1행 전의 데이터 내용에 의해 기입 부족이 발생하여, 계조 3 표시이더라도 휘도가 낮아진다. 도 159의 참조 부호 1591로 나타내는 바와 같은 화소의 범위에서는, 휘도가 저하한다. 제1 행의 출력이 1인 열에서 휘도가 낮아지기 때문에 4열에 1열 휘도가 낮은 열이 나타난다. 저계조일수록 소정 계조까지의 변화 시간이 커져, 소정 계조와의 전류차가 커지기 때문에 소정 휘도에 대한 휘도 차가 커져 어두운 부분이 눈에 띄게 된다. 어두운 부분과 소정 휘도의 부분이 프레임마다 변화하여 차례로 이동함으로써, 어두운 종선이 좌우로 움직여 보이는 형태에서의 플리커가 발생한다.
플리커의 발생은 제1 행과 제2 행이 모두 항상 동일한 계조를 표시하고 있더라도, 도 156의 데이터 변환부(1537)의 존재에 의해, 적어도 4화소에 1회 다른 계조가 표시되는 경우에 있어서 발생한다. 특히, 참조 부호 1533의 신호가 1로 되고, 가산기 B(1568)에서 신호가 1 가산되었을 때에 플리커가 원인으로 되는 기입 부족이 발생한다.
플리커가 발생하는 패턴으로서 외에 도 164의 표시 패턴과 같이, 1행 전의 표시는 항상 동일하지만, 해당 행(여기서는 2행째)의 표시가 계조 2.75를 표시하기 때문에 열에 따라서 계조 2를 표시하거나 3을 표시하거나 상이하다. 이 경우에도, 계조 2를 표시한 열에서는 전류 프리차지를 행하지 않기 때문에 기입 부족에 의해, 계조 2보다 낮은 휘도로 표시가 행해지고, 계조 3을 표시한 열에서는 전류 프리차지를 행하기 때문에 소정의 계조 3을 표시한다. 계조 2와 계조 3의 표시 영역의 휘도 차가 커짐으로써 플리커가 보이기 쉬워진다.
소스 드라이버로부터 영상 신호로서 출력되는 신호에 대해서는, 변경하면 플리커의 발생이나, 표시 계조의 어긋남에 의해 표시 품위가 저하한다.
그래서 본 발명에서는, 프리차지 판정 신호 발생부(1538)에서 계조 판정을 행하는 신호를 별도로 설치하거나 혹은 판정용의 신호를 새롭게 부여함으로써 플리커를 없애도록 했다.
이것을 실현하는 방법으로서 3가지의 예를 나타낸다.
제1 방법을 실현하기 위한 회로 블록을 도 162에 도시한다. 입력된 영상 신호선에 대하여, 감마 보정을 행한 후의 영상 신호(1532)와 프리차지를 할지의 여부와 프리차지의 종류를 판정하기 위한 프리차지 플래그(380)를 출력한다. 종래의 방법과 다른 것은, 프리차지 판정 신호 발생부(1621)에 입력되는 신호가 데이터 변환부(1537)의 출력이 아니라, 감마 보정후 영상 신호 상위 N비트 데이터(1561)를 이용하고 있는 점이다. 데이터 변환부(1537)의 동작은 도 156과 동일하다.
이에 의해, 판정에 이용하는 데이터는 가산기 B(1568)를 통하지 않기 때문에, 입력 신호의 하위 2비트분의 데이터를 잘라 버린 데이터로 판별을 행하게 된다. 예를 들면, 표시 상에서는 도 164의 표시를 행하였다고 하더라도, 프리차지를 판정하기 위한 신호는 도 165에 도시하는 바와 같은 패턴으로 되고, 항상 계조차가 2로 되어 프리차지 없음에서의 표시로 되어, 플리커는 발생하지 않는다. 한편, 도 157의 표시 패턴인 경우에도 도 163에 도시하는 바와 같은 프리차지 판정용 신호가 입력되기 때문에, 항상 전류 프리차지를 행하게 되어 마찬가지로 플리커가 발생하지 않는다.
임의의 1행과 다음의 1행이 각각 동일 계조 표시시에는 열에 상관없이, 프리차지할지의 여부의 판정이 일정하기 때문에, 프리차지의 유무의 차에 의한 플리커 를 방지할 수 있었다.
제2 방법을 도 168에 도시한다.
이 방법에서는, 감마 보정후 영상 신호 상위 N비트 데이터(1561)로부터 가산기 B(1568)에 의해 생성된 변환후 영상 신호(1532)를 이용한다. 이대로 프리차지 판정 신호 발생부(1621)에 입력하면 플리커가 발생하기 때문에, 가산기 B(1568)에 의해 가산된 분을 감산기(1681)로 감산한 데이터를 프리차지 판정 신호 발생부(1621)에 입력하였다.
이에 의해, 프리차지 판정 신호 발생부(1621)에는 감마 보정후 영상 신호 상위 N비트 데이터(1561)와 동일 신호가 입력되게 되어, 제1 방법과 마찬가지로, 프리차지의 유무의 차에 의한 플리커를 방지할 수 있었다.
데이터 변환부(1537)의 회로 내부에 있어서의 신호 지연이 크고, 프리차지 플래그(380)와 변환후 영상 신호(1532)의 동기를 취하기 위해서 도 162에 있어서 프리차지 판정 신호 발생부 등에 타이밍 조정용 유지 회로가 필요한 경우에 있어서, 감산기(1681)에 비하여 유지 회로의 회로 규모가 커지는 경우에는 제2 방법이 유효하다.
제3 방법의 회로 블록을 도 161에, 도 161에 사용하는 프리차지 판정 신호 발생부(1538)의 블록을 도 154에 도시한다.
본 발명의 방법에서는, 데이터 변환부(1537)로부터 캐리 신호(1533)를 출력하여, 변환후 영상 신호(1532)와 캐리 신호(1533)의 양쪽을 이용하여 프리차지 플래그(380)의 출력을 판정하고 있는 점이 제1, 2의 방법과 상이하다.
도 159에서, 계조 3이 정확하게 걸려 있지 않은 화소(1591)와, 정확하게 걸려 있는 화소(1592)가 있는 것은, 1행 전의 데이터가 계조 0인 경우와 1인 경우가 있기 때문이며, 이것은, 계조 0.25 표시를 하는 데 있어서, 캐리 신호(1533)가 없을 때에는 계조 0으로 되고 캐리 신호(1533)가 있을 때에는 계조 1로 된다. 도 160의 (a)에 각 화소의 표시 계조와, 괄호 내에 캐리 신호(1533)의 값을 나타낸 표시 패턴의 예를 도시한다.
여기서, 계조 3 표시이더라도 프리차지를 행하지 않은 화소는, 반드시 1행 전의 화소에 대응하는 캐리 신호(1533)가 1일 때라는 것을 알 수 있다. 3계조차 이상일 때에 전류 프리차지를 행한다는 설정에 있어서 거기서, 캐리 신호(1533)가 1로 된 것에 의해서, 1행 전과의 계조차가 2로 된 경우에는 프리차지를 행한다고 판정하면, 모든 계조 3 표시의 화소에 전류 프리차지가 행해지기 때문에, 소정 계조를 기입할 수 없는 것에 의한 플리커를 방지하는 것이 가능하게 된다.
일반적으로는, N계조차 이상일 때에 프리차지를 행한다는 설정인 경우에는, 도 166에 도시하는 바와 같이 N-1계조차일 때, 캐리 신호(1533)도 참조하여, 1행 전의 캐리 신호(1533)가 1이고, 해당 행의 캐리 신호가 0일 때에는 N계조 이상의 지정에 상관없이 전류 프리차지를 행하는 것으로 한다. 다른 3개의 케이스에서는, 캐리 신호가 없었다고 해도, 1행 전과의 계조차가 N계조차 미만이기 때문에, 프리차지를 행하지 않아도 된다.
또, N계조차인 경우에도 도 167에 도시하는 바와 같이 캐리 신호(1533)의 값에 따라, 프리차지를 행할지의 여부의 판정이 상이하다. 예를 들면, 계조 0표시의 다음의 행이 계조 2.25 표시인 경우에는, 4분의 3의 열에서는 2계조차로 되고 4분의 1의 열에서는 캐리 신호(1533)에 의해 3 계조차로 된다. 이 때, 3 계조차로 된 화소에만 전류 프리차지를 행하면 계조 2와 계조 3의 휘도 차가 커지는 것에 의해 플리커가 발생한다. 따라서, 도 167에 도시하는 바와 같이, 현재의 화소에서 캐리 신호(1533)가 1이고 1행 전이 캐리 신호 0일 때에는, N계조차이더라도 프리차지하지 않도록 한다. 이에 의해, 프리차지 있음, 없음에 따른 플리커를 방지할 수 있다.
N+1 계조차 이상 있는 경우에는, 캐리 신호의 유무에 상관없이 N계조차 이상 계조차가 있기 때문에, 캐리 신호에 상관없이 지금까지와 마찬가지의 프리차지 판정을 행하도록 한다.
이러한 판정을 행하기 위해, 도 161에 도시하는 바와 같이 프리차지 판정 신호 발생부(1538)에 대하여, 변환후 영상 신호(1532) 외에 캐리 신호(1533)를 입력하여, 영상 신호와 캐리 신호를 바탕으로 프리차지를 행할지의 여부의 판정을 행한다.
이 경우, 캐리 신호(1533)도 1행 전의 데이터와 비교할 필요가 있기 때문에, 비교 판정기(1541)에는, 영상 신호 외에 캐리 신호 1비트분의 라인 메모리가 새롭게 필요하게 되는 점이 지금까지의 발명의 실시예와 상이하다.
캐리 신호(1533)용의 라인 메모리를 설치함으로써, 도 166이나 도 167의 판정이 가능해져, 본 발명을 실시하는 것이 가능하다.
이상과 같은 발명을 이용함으로써, 도 160의 (a)와 같은 계조 표시 패턴에 있어서도, 프리차지 있음, 없음의 판정은 도 160의 (b)와 같이 되고, 본 발명의 과제인 동일 계조 표시라도 열에 따라서 프리차지의 있음, 없음이 상이한 것에 의한 플리커를 방지할 수 있었다.
또, 본 발명에서는, 표시 소자로서, 유기 발광 소자로 설명을 행하였지만, 발광 다이오드, SED(표면 전계 디스플레이), FED 등 전류와 휘도가 비례관계로 되는 표시 소자이면 어떠한 소자를 이용해도 실시가능하다.
또한, 도 21 내지 도 23에 도시하는 바와 같이, 본 발명을 이용한 표시 소자를 이용한 표시 장치를 텔레비전이나, 비디오 카메라, 휴대 전화에 적용함으로써, 보다 계조 표시 성능이 높은 제품을 실현할 수 있다.
유기 발광 소자를 이용한 컬러의 표시 장치에 있어서는, 3원색의 적, 녹, 청의 유기 발광 소자의 전류에 대한 발광 효율이, 각 발광색의 재료나 소자 구성에 따라 상이하다. 현상태에서는, 녹색은 청색에 비하여 2~5배 정도 효율이 좋고, 그 때문에 1계조당 필요한 전류값이 2~5배 정도 상이하다.
한편, 소스 신호선에 기생하는 용량이나, 수평 주사 기간은 모든 색에서 공통이다. 그 때문에, 소정의 전류값으로까지 변화하는 데 필요한 시간은, 표시색마다 동일 계조 표시이더라도 2~5배 정도 상이하다.
그 때문에, 동일한 전류 프리차지 기간을 이용하는 경우, 발광 효율이 낮은 표시색을 이용한 화소에서는 전류량이 많기 때문에, 전압 프리차지 후의 소스 신호선의 전압, 전류 변화가 크고 소정 휘도보다 높은 휘도를 표시하고, 발광 효율이 높은 표시색을 이용한 화소에서는 전류량이 적기 때문에, 전압 프리차지 후의 소스 신호선 전압, 전류 변화가 적어져, 어두운 표시로 된다. 즉, 기입 부족의 현상이 발생한다.
그래서 본 발명에서는, 6단계의 전류 프리차지 펄스의 길이를 표시색마다 변화시키는 구성으로 함으로써, 기입 부족이 발생하는 발광 효율이 높은 표시색에 대응한 출력 단자에서는, 프리차지 펄스의 길이를 길게 하고, 최대 전류를 흘리는 기간을 길게 함으로써 기입 부족을 해소하도록 하는 것을 생각했다.
도 172는 본 발명을 실현하기 위한 제1 방법이다. 전류 프리차지의 펄스 폭 설정을 적녹청의 3색에 있어서 독립적으로 제어할 수 있도록 하고, 출력되는 전류 프리차지 펄스군(1691)도 각 색 개별로 6개 출력할 수 있도록 했다. 이에 의해, 도 123에 도시하는 프리차지 전류 출력 기간은 색마다 독립으로 제어할 수 있다.
현재의 유기 발광 소자의 발광 효율로부터 고려하면, 청색 표시 화소의 전류에 대하여, 적색 표시 화소의 전류는 약 80%, 녹색 표시 화소의 전류는 약 50% 정도로 된다.
±20%의 전류차이면, 동일 전류 프리차지의 조건이더라도, 통상 전류를 흘리는 기간에 있어서 소정 전류값으로 변화하기 때문에, 색마다 개별로 전류 프리차지 펄스의 펄스 폭을 설정하지 않아도 되지만, 이 예와 같이 50%의 전류차가 있으면, 청색에 대하여 최적인 전류 프리차지 펄스를 인가하면, 녹색은 충분히 소정 계조까지 전류값이 변화하지 않아, 휘도가 어두워진다. 그 때문에, 백색의 박스 패턴을 표시한 경우에는, 가장 처음에 주사되는 백색의 행에서는, 녹색만이 휘도가 낮아지기 때문에, 백 표시가 마젠더로 변화해 버린다. 그 때문에, 박스 패턴의 엣지가 착색되어 보여 표시 품위가 저하한다.
그래서 녹색에 대응하는 전류 프리차지의 펄스 폭을 각 펄스 모두 2배로 설정한 결과, 녹색에 관해서도 소정 계조의 표시를 실현할 수 있었다.
또, 전압 프리차지 펄스(451)는 색에 상관없이 공통이다. 이것은 구동 트랜지스터(62)의 게이트 전압과 드레인 전류의 관계로부터 흑 표시에 대응하는 전압을 인가하기 때문에, 표시색에 상관없이 동일한 것, 소정 전압까지의 변화 시간은 소스 신호선의 용량과 프리차지 전압 발생부에 이용되는 오피앰프의 구동 능력에 의해서 정해지기 때문에, 표시색마다 설정할 필요는 없다. 도 172와 같이 전류 프리차지 펄스군(1174)만 색마다 개별로 조정할 수 있도록 하고 있다.
전류 프리차지를 행하지 않더라도 기입이 가능한 계조도, 표시색에 따라서 상이하다. 1행 전의 표시가 계조 0인 경우에, 청색인 경우에는 36계조 이상은 전류 프리차지를 하지 않더라도 기입 가능하지만, 적색인 경우에는 48계조까지는 전류 프리차지가 필요하고, 49계조 이상에서 전류 프리차지가 없더라도 기입이 가능해지고, 녹색인 경우에는 75계조 표시까지는 전류 프리차지가 필요하고 76계조 이상에서 전류 프리차지가 없더라도 기입이 가능하게 된다. 그 때문에, 전류 프리차지 펄스의 가장 긴 펄스(도 123에서 참조 부호 1174f에 대응하는 펄스)의 계조 설정의 최대 계조를 색마다 필요한 계조분으로 설정하도록 한다. 도 57의 전류 프리차지 기간 선택 수단(578)에 입력되는 커맨드 D 내지 커맨드 I를 색마다 독립적으로 설정할 수 있도록 함으로써 실현이 가능하다. 본 발명의 전류 프리차지 삽입 방법에 있어서는, 1행 전의 데이터의 저장이 4비트로 행해지고 있기 때문에, 1행 전의 데이터가 계조 15 이상일 때에는, 그 계조를 판별할 수 없기 때문에 커맨드 A 설정값에 의하지만, 예를 들면 커맨드 A의 값이 1인 경우, 1행 전의 데이터가 계조 14 이상인 경우에는, 표시 계조가 13계조 이상에서는 전류 프리차지를 행할 수 없지만, 녹색에서 70계조가 걸리지 않는 것은 1행 전의 데이터가 0일 때로서, 1행 전의 데이터가 14계조 이상이면, 녹색이더라도 14계조 이상의 데이터를 기입하는 것이 가능하기 때문에 표시 상의 문제는 없다.
도 169는 본 발명의 제2 방법이다. 도 170는 도 169의 펄스 합성부(1694)의 내부 회로의 예를 도시한 도면, 도 171은 도 169의 펄스 발생부(1122)를 이용했을 때에 출력되는 전류 프리차지 펄스의 파형의 일례를 도시한 것이다.
도 172의 구성의 경우, 펄스 생성 수단(694)의 회로 규모는 각 색 공통인 경우에 비하여 3배의 회로 규모로 된다.
그래서 본 발명에서는, 6종류의 전류 프리차지 펄스의 발생부는 동일하게 하고, 전류량이 적어 변화하기 어려운 색의 화소에 대응한 출력에서는, 전류 프리차지 펄스의 전 혹은 후에 표시색에 따라서 일정 기간 펄스를 출력하는 기간을 설정하도록 한다. 도 171에서는 전류 프리차지 펄스의 앞에 전류차 보정용 펄스(1695)로서 색마다 다른 펄스 폭(공통이라도 상관없고, 참조 부호 1695c로 나타내는 바와 같이, 충분히 전류 변화할 수 있는 경우에 펄스가 없어도 좋다)을 삽입하는 기간(1712)을 설정하고 있다.
이에 의해, 수평 주사 기간은 처음에 전압 프리차지 기간(1711), 다음에 전류차 보정용 펄스가 입력하기 위한 기간(1712), 적녹청 공통으로 6단계의 펄스를 넣는 기간, 마지막으로 소정 전류를 기입하는 기간(계조 전류 기입 기간)을 설정하고 있다.
회로 구성을 간단화하기 위해서는, 참조 부호 1711과 1712의 합계의 길이를 동일하게 함으로써, 전류 프리차지 펄스(1691)의 개시 위치를 고정할 수 있기 때문에, 회로 구성을 간단화할 수 있다. 전압 프리차지 펄스와, 전류차 보정용 펄스의 길이의 합계가 짧은 경우에는, 전압 프리차지 펄스와 전류차 보정용 펄스 사이에 통상의 계조 전류 기입 기간을 설정하여 타이밍을 조정한다.
이에 의해, 참조 부호 1713의 기간에 출력되는 펄스는, 지금까지대로 카운터와 참조 부호 1096, 933의 설정값에 따라서 펄스 생성 수단 B(1693)으로 실현할 수 있다. 종래에 비하여 펄스의 상승 타이밍이 다를 뿐이기 때문에, 이 부분에서의 회로 규모의 증가는 없다.
한편, 전류차 보정용 펄스(1695)는, 카운터(693)와 보정값 설정 신호(1697)에 의해 출력된다. 펄스는 3종류이기 때문에 펄스 생성 수단 B(1693)에 비하여 절반의 회로 규모로 구성할 수 있다.
실제로 행하는 전류 프리차지 기간은, 전류차 보정용 펄스(1695)와 프리차지용 펄스(1696)(1 내지 6 중 하나를 선택)의 합계이기 때문에, 표시마다 전류차 보정용 펄스(1695)와 프리차지용 펄스(1696)의 논리합을 취하기 위한 펄스 합성부(1694)를 설치하여, 표시색마다 다른 길이의 전류 프리차지 펄스(1691)를 실현했다. 도 171에서는, 예로서, 전류 프리차지 펄스1의 파형을 나타낸다. 가장 전류가 변화하기 어려운 녹색에 대하여 전류 프리차지 기간이 길어지도록 설정되어 있 다. 또, 도 170에서는 논리합의 회로로 구성하고 있지만, 회로 규모를 작게 하기 위해, 프리차지용 펄스(1696)와 전류차 보정용 펄스(1695)의 출력을 미리 반전 출력으로 하여, NAND 회로로 구성해도 된다.
이에 의해, 펄스 합성부(1694)와 펄스 생성 수단 A(1692)의 회로 규모의 합계가 펄스 생성 수단 B(1693)의 회로 규모의 3배보다 작으면, 본 발명에 의해 발광색마다 다른 전류 프리차지 기간을 설정할 수 있는 회로를 종래에 비하여 작은 회로 구성으로 실현할 수 있었다.
또한, 극력 전류 프리차지 기간 후의 계조 전류 기입 기간을 길게 하고 싶은 경우에는, 참조 부호 1713의 개시 기간을 고정값으로 하는 것은 아니고, 전압 프리차지 인가 기간(1711)의 길이에 따라서 전류 프리차지의 개시 위치를 변경할 수 있도록 한다. 전압 프리차지가 인가된 후 곧 참조 부호 1712의 기간으로 된다. 참조 부호 1712의 기간은 표시색마다 상이하다. 그러나, 전류 프리차지 기간(1713)은 표시색에 상관없이 일정하다. 색마다 참조 부호 1713의 개시 위치를 변경하기 위해서는, 색마다 전류 프리차지 펄스의 발생 타이밍을 변경할 필요가 있고, 그 경우에는 결국 색마다 프리차지용 펄스를 발생할 필요가 있다. 어디까지나 프리차지용 펄스는 색에 상관없이 공통으로 생성됨으로써 회로 규모가 작아지는 장점이 나타나기 때문에, 참조 부호 1712의 기간은 일정값일 필요가 있다. 그 경우에는, 커맨드로 설정할 수 있는 최대 폭을 참조 부호 1712의 기간으로 하거나, 현재 입력되어 있는 커맨드를 검출하여, 최대의 펄스 폭을 출력하는 전류차 보정용 펄스(1695)의 길이에 참조 부호 1712의 길이를 일치시킨다고 하는 방법을 이용해도 된다.
표시 패널이 대형화 혹은 수직 방향의 화소 수의 증가에 의해 화소 선택 기간이 짧아진 경우에는, 전류값이 큰 중간조보다 큰 계조라도, 1행 전으로부터의 영상 신호의 변화가 큰 경우에는, 충분히 소정 계조까지 전류값을 변화시키는 것이 어렵게 된다.
전류 프리차지 펄스군(1174)의 펄스 폭을 최대로 했다고 해도, 최대 계조인 경우에는, 프리차지 기간의 전류와 계조에 대응한 전류가 동일값으로서, 프리차지의 효과가 나타나지 않는다.
그래서, 본 발명에서는, 전류 프리차지 기간에 흐르는 전류를 최대 계조보다 크게 흘릴 수 있는 기능을 설치하도록 함으로써, 최대 계조 표시시라도 프리차지에 의해 소정 전류값까지의 전류 변화를 재빠르게 실시할 수 있는 구성으로 하는 것으로 했다.
이 구성을 실시하기 위한 전류 출력단의 회로 구성을 도 173에, 프리차지 판정선(984)의 값이 14일 때에 계조 255를 표시했을 때의 출력 전류의 제어의 방법을 도 175의 (a)에, 소스 신호선의 전류값 변화의 상태를 도 175의 (b)에 도시한다.
최대 전류보다 큰 전류를 흘릴 수 있도록, 계조 표시용의 전류원(241) 이외에 전류원(1731)을 설치하고, 새롭게 추가된 프리차지 판정선 1비트(984b)의 값에 의해, 전류 프리차지 제어선(1181)의 하이 레벨의 기간에 전류원(1731)이 출력되도록 하고 있다.
전류 프리차지의 기간을 프리차지 판정선의 3비트를 이용하여 선택하고, 프리차지의 전류값의 선택을 1비트를 이용하여 선택하도록 한다. 이 경우, 하위 3비 트로 기간을, 상위 1비트로 전류량을 정하고 있지만, 어떤 비트로 행해도 된다.
비트에 의해 기능을 선별함으로써 프리차지 판정선(984)을 디코드하기 위한 회로를 삭감할 수 있다. 프리차지 기간을 6단계로 선택할 수 있었던 회로 구성에 비하여, 금회는 전류값의 대소에 의해 12단계로 증가시켰지만, 증가한 회로는, 전류원(1731)과 전류원(1731)을 온 오프하는 스위치와 그 스위치의 제어 회로(2입력 논리곱 회로)의 추가만으로 실현할 수 있기 때문에, 전류원(1731)을 제외한 로직 회로의 증가를 극력 억제하면서, 고계조 표시라도 효과가 있는 전류 프리차지를 실현할 수 있다.
프리차지 판정선의 값과 프리차지의 동작의 관계를 도 174에 도시한다. 하위 3비트로 전류 프리차지의 기간을 선택하고, 상위 1비트로 전류값을 선택한다.
이에 의해, 저계조에서는 전류값이 적은 백 계조 전류를 이용하여 6단계로 전류 프리차지를 행하고, 중간조~고계조에서는, 전류값을 증가시키고, 전류원(1731)의 전류도 가산하여 6단계의 기간을 조절하고 전류 프리차지를 행함으로써, 중간조~고계조라도, 전류의 변화 속도가 빨라져 모든 계조 영역에 있어서, 소정 계조를 기입하는 것이 가능하게 되었다.
패널 사이즈나 수직 방향의 화소 수에 의해서, 전류원(1731)의 전류값의 대소를 정함으로써, 1수평 주사 기간의 길이가 긴 경우에는, 소스 드라이버의 칩 사이즈를 작게 하는 관점으로부터, 전류원(1731)은 전류원(241)의 전류값의 총합에 대하여 20~50% 정도로 하고, 수평 주사 기간이 짧은 경우에는 기입 부족이 현저하게 되기 때문에, 프리차지를 행할 때의 전류값도 크게 할 필요가 있어, 전류원 (241)의 50%~100%의 전류원으로 하는 것이 바람직하다.
또한, 이 예에서는, 1비트로 전류원의 대소를, 3비트로 프리차지 기간의 장단을 선택하는 것을 설명했지만, 임의의 비트 수라도 마찬가지로 실현된다.
예를 들면, 전류원의 대소를 선택하는 비트 수를 3비트로 하는 경우에는 전류원(1174)을 3개 준비(비트의 가중치에 대응하여 상이한 전류값을 출력한다)하고, 각각의 전류원(1174)을 출력할지의 여부의 제어선과 전류 프리차지 제어선(1181)의 논리곱을 취하도록 하면 된다. 이것을 도 177에 도시한다.
한편, 프리차지 기간의 종류를 많게 하기 위해서는, 펄스 선택부(1175)의 내부 구성과, 전류 프리차지 펄스군(1174)의 펄스 수를 많게 할 필요가 있다. 펄스 선택부(1175)에 관해서는 도 119의 진리값표가 취하는 가지수를 많게 하는 회로 구성으로 하면 된다. 예를 들면, 4비트인 경우에는 최대로 14가지의 전류 프리차지 펄스를 넣는 방법이 취해진다.
도 176은 프리차지 전압을 온도에 따라서 변화시키도록 온도 보상 소자 참조부호 1311을 소스 드라이버 외부에 설치한 회로이다. 전자 볼륨(1341)에서 부여되는 저항값과, 온도 보상 소자(1311)의 저항값의 합에 의해, 프리차지 전압 발생부(1313)로부터 출력되는 전압이 결정된다.
그 때문에, 패널마다의 프리차지 전압의 변동은, 전자 볼륨(1341)에 의해 조정을 행하여, 동일 패널이라도 온도에 따라서 전압값이 어긋나는 것에 대하여, 온도 보상 소자(1311)의 저항값이 변화하는 것에 의해 전압값이 변화함으로써 대응한다.
이에 의해, 소스 드라이버(36)에 외부 부착 조정 볼륨이 불필요하게 되어, 코스트 삭감을 도모하는 것을 실현할 수 있다.
또, 2개 이상의 소스 드라이버를 이용하여 표시시키는 경우에는, 어떤 1개의 전자 볼륨(1341)만 전압을 출력할 수 있도록 하고, 다른 칩의 전자 볼륨(1341)의 출력은 오피앰프와 분리한다. 온도 보상 소자(1311)의 전원(64)과 다른 단자를 모든 소스 드라이버(36)의 외부 입력(1761)에 접속하도록 함으로써, 소스 드라이버의 수에 상관없이 프리차지 전압을 동일 전압으로 출력할 수 있게 된다.
그런데, 전류 출력형의 소스 드라이버를 이용하여 표시를 행하는 유기 발광 소자를 이용한 표시 장치에 있어서, 수직 블랭킹 기간이 존재하는 경우에는, 수직 블랭킹 기간에서는 어떤 화소도 선택되지 않기 때문에, 소스 드라이버의 출력은 플로팅 상태로 된다.
소스 드라이버의 출력단은 예를 들면 도 10에 도시하는 바와 같이 구성되어 있다. 여기서, 계조 데이터(54)가 0 이외의 데이터인 경우에는, 적어도 1개의 계조 표시용 전류원(103)이 소스 신호선으로부터 전류를 인입하도록 동작한다.
여기서, 소스 드라이버의 출력이 플로팅으로 되면, 계조 표시용 전류원(103)은 전류를 인입하고자 하기 때문에, 드레인 전위를 낮추도록 동작한다. 그 결과, 도 181의 (a)에 도시하는 바와 같이, 계조 5 표시를 전체 화면에서 표시하는 패턴이더라도, 소스 신호선의 전위는, 계조 5 표시시의 전압으로부터 수직 블랭킹 기간 중에 참조 부호 1811로 나타내는 바와 같이 저하해 간다. 4수평 주사 기간에서의 예로 나타내고 있지만, 블랭킹 기간 종료 후에는 참조 부호 1812까지 전위가 저하 하고 있다.
이 상태에서, 계조 5의 전류를 기입하고자 하면, 전압 변화에 필요한 양이 커지고, 또한 전류값이 작기 때문에, 변화에 필요한 시간이 길게 걸린다. 그 때문에, 도 181의 (a)에 도시하는 바와 같이, 계조 5 표시 전압까지 변화하지 않고, 참조 부호 1813의 전위에서 1행째의 수평 주사 기간이 종료한다. 도 6이나 도 44에 도시하는 바와 같은 액티브 매트릭스형의 패널에 있어서는, 수평 주사 기간의 마지막(화소 선택 기간이 종료한 시점)에서의 상태가, 화소 내부에 기억되어, 표시된다. 이 때문에, 1행째는 소정 계조(5 계조)에 비하여 높은 휘도로 표시되게 된다.
2행째는 1행째의 상태의 계속으로부터 변화하기 때문에, 변화량이 1행째에 비하여 적어, 소정의 전위까지 변화할 수 있어, 정확하게 계조 표시된다.
이와 같이 1행째에서는, 다른 행에 비하여, 소스 신호선의 변화량이 커져, 래스터 표시를 했을 때에, 특히 저계조에서 1행째가 밝다고 하는 문제가 발생한다.
또한, 1계조당의 전류가 적은 경우나, 패널이 대형화하여 수평 주사 기간이 짧아지거나, 소스 신호선의 용량이 커진 경우에는, 소스 신호선의 전위 변화가 어렵게 되기 때문에, 2행째 이후라도, 소정의 휘도를 표시할 수 없는 경우도 있다. 이것도 과제로서는 마찬가지이고, 1행째를 표시할 수 있게 되면, 필연적으로 2행째 이후도 정확하게 표시할 수 있게 된다.
그래서 본 발명에서는, 수직 블랭킹 기간 중에 소스 드라이버가 갖는 전압 프리차지 기능을 이용하여, 흑 표시에 대응하는 전압을 인가함으로써 소스 신호선 전위의 급격한 저하를 방지하는 방법을 고안했다.
제1 방법으로서는, 수직 블랭킹 기간에서는, 컨트롤러로 계조 0을 소스 드라이버에 전송하도록 한다. 그 때, 프리차지 판정 신호 발생부(1621)에 입력되는 영상 신호에도 계조 0이 삽입되도록 되어 있으면, 프리차지 판정 신호 발생부(1621)에서 프리차지 플래그가 생성된다. 이 때에, 전압 프리차지의 설정으로서, 도 61에 나타내는 것 중의 「반드시 전압 프리차지한다」가 설정되어 있으면, 수직 블랭킹 기간의 1수평 주사 기간에 1회 흑 표시에 대응하는 전압이 인가되게 되어, 도 181의 (b)에 나타내는 바와 같은 수직 블랭킹 기간 내에서의 소스 신호 전압의 변화로 된다. 이에 의해, 전압 프리차지가 인가되는 기간(1818)에서는 참조 부호 1814로 나타내는 계조 0 표시 전압으로 되고, 계조 0 출력 기간(1819)에서는 참조 부호 1815와 같이 변화한다. 계조 0인 것으로 인해 소스 드라이버 내부의 스위치(108)에 의해 계조 표시용 전류원(103)과 소스 신호선이 분리되기 때문에, 소스 신호선의 전위는 거의 변화하지 않는다고 생각된다. 단, 스위치(108)의 누설에 의해 전위가 변화하는 것도 생각되기 때문에, 도 181의 (b)에서는 참조 부호 1815와 같은 전위 변화가 발생하는 것으로 하고 있다. 누설 전류는 매우 작기(1nA 이하) 때문에 변화량은 작다. 그 때문에, 1행째의 기입 개시 시의 전위(1816)는 크게 저하하는 일은 없고, 저계조 표시이더라도 전위 변화량이 작기 때문에, 충분히 소정 계조를 표시할 수 있게 된다. 1행째를 정확하게 표시할 수 있기 때문에, 2행째 이후도 반드시 표시하는 것이 가능하게 되었다.
또, 누설 전류가 작고 계조 0 출력 시의 소스 신호선의 전위 변화가 작은 경우에는, 도 61에서의 설정에 상관없이, 1행째의 기입도 충분히 가능하게 된다. 또, 이 경우, 영상 신호에 계조 0을 삽입하는 방법 이외에도, 소스 드라이버(36)의 출력 인에이블(51)의 기능을 이용하여, 소스 신호선의 계조 표시용 전류원(103)과 소스 신호선을 분리하도록 해도 된다. 출력 인에이블(51)은, 소스 드라이버(36)의 전체 출력에 연결되어 있고, 도 186과 같이 인에이블 기능이 동작하면, 전류 출력부(1171)가 출력(104)과 분리되게 되어 있다. 이에 의해, 소스 신호선은 소스 드라이버와 분리되어, 전위 저하를 방지하는 것이 가능하게 된다.
또한, 도 178에 도시하는 바와 같이 입력 영상 신호의 블랭킹 기간을 검출하는 데이터 인에이블 신호(1781)를, 흑 데이터 삽입부(1782) 및 프리차지 판정 신호 발생부(1621)에 입력하고, 도 179 및 도 180과 같은 판정을 행하면, 계조 0 표시 시의 전압 프리차지의 설정에 상관없이, 수직 블랭킹 기간에 전압 프리차지 기간(1818)을 수평 주사 기간마다 삽입할 수 있어, 도 181의 (b)와 같은 소스 신호선의 전위 변화를 실현할 수 있다. 도 180에서는 수직 블랭킹 기간에 프리차지 판정 신호 발생부의 출력을 7로 하고 있지만, 이것은 소스 드라이버측이 도 119와 같이 프리차지의 판정을 하고 있기 때문에 7로 하고 있지만, 설정값이 상이한 경우에는 소스 드라이버측에서 전류 프리차지 제어선이 항상 “L" 레벨, 전압 프리차지 제어선이 참조 부호 451과 동일하게 되는 값으로 하게 된다.
수직 블랭킹 기간이 종료한 후의 1행째에 전류를 기입하기 전에 소스 신호선 전위가 저하해 있지 않으면, 1행째는 소정의 계조를 기입할 수 있다고 생각된다. 따라서, 전압 프리차지를 행하여 계조 0 출력하는 것은, 1행째를 기입하기 직전의 수평 주사 기간에 적어도 실시되고 있으면 된다.
1행째를 기입하기 전의 수평 주사 기간에 전압 프리차지하는 경우의 소스 신호선 전위의 변화의 상태를 도 182에 도시한다. 1행 전을 기입하는 2수평 주사 기간 전까지는, 계조 출력은 임의이고, 프리차지는 있어도 되고 없어도 되며, 전위가 최저 전위까지 저하했다고 해도, 전압 프리차지 기간(1826)에 전위가 참조 부호 1821 레벨까지 변화하고, 그 후 계조 0 출력 기간(1825)에 의해 전위 변화를 최저한에 그치게 하고(1822), 이에 의해, 1행째를 기입하기 전의 소스 신호선 전위를 참조 부호 1823으로 하는 것이 가능하고, 저계조에서의 변화량이 적어 기입이 가능하다.
따라서, 전압 프리차지의 실행과, 계조 0 출력으로 하지 않으면 안되는 것은, 수직 블랭킹 기간이 종료하는 최후의 1수평 기간에 행하고 있으면 된다. 그 이전의 기간에서는, 반드시 실시할 필요는 없다. 데이터 처리가 용이한 방법을 선택하면 된다. 데이터 인에이블 신호(1781)를 이용하는 경우에는, 수직 블랭킹 기간의 최후를 판단하는 것은 어렵기 때문에, 수직 블랭킹 기간 전체에서 동일 동작을 시키는 쪽이, 실시하기 쉽다.
본 발명의 소스 드라이버를 이용하면, 도 62에 도시하는 바와 같이 1행째의 데이터에서는 1행째 검출 수단에 의해, 1행째에서 독자적으로 프리차지를 실시하는 것이 가능하다. 도 55에 있어서, 커맨드 C에 의해 전류 프리차지를 실시하는 것을 선택하고, 커맨드 B에 의해 전압 프리차지를 실시하는 것을 선택하면, 계조 0에서는 반드시 전압 프리차지가 실시되어, 흑 레벨 전압이 충분히 기입된다.
한편, 계조 0 이외에서는, 전류 프리차지 기간 선택 수단(578)에 있어서, 도 57에 도시하는 커맨드 D 내지 커맨드 I에 있어서, 계조에 따라서 전류 프리차지의 기간의 조정이나, 충분히 기입이 가능한 경우에는 전류 프리차지 없음과 같은 선택을 행한다. 이에 의해, 저계조이더라도, 도 183에 도시하는 바와 같이 우선 전압 프리차지 기간에 순간적으로 강제적으로 계조 0 표시 전압으로 변화하고, 그 후 전류 프리차지 기간에 급속히 소정의 전압값까지 소스 신호선 전압을 변화시키고, 마지막으로 화소 트랜지스터의 특성에 맞추어 소정의 전압값에 통상의 전류값으로 기입을 행한다.
기입이 충분히 가능한 계조에서는 원래 고계조부가 많기 때문에 소스 신호선 전위가 낮다. 그 때문에, 블랭킹 기간에 전압이 저하해도 변화량이 적고, 또한 변화시키기 위한 전류가 고계조이면 많기 때문에 충분히 소정 계조로 변화할 수 있다. 한편, 저계조인 경우에는 전류 프리차지의 조작에 의해 우선 흑 레벨로 전압을 강제적으로 변화시키기 때문에, 수직 블랭킹 기간의 전위가 어떠하든, 문제없이 전압 프리차지로 변화시켜진다. 그 후의 동작은 1행째 이외와 조금도 다르지 않기 때문에 충분히 기입할 수 있다.
그래서, 도 184와 같이, 1행째에 전류 프리차지를 실시하도록 함으로써, 수직 블랭킹 기간의 제어는 특별히 하지 않더라도, 1행째의 휘도는 소정 휘도로 빛나게 하는 것이 가능하게 된다.
이상과 같은 동작에 의해, 1행째의 휘도는 소정 휘도로 발광시키는 것이 가능하게 되어, 표시 품위가 높은 표시 장치를 실현했다.
또한, 수직 블랭킹 기간 동안은 항상 전압 프리차지에 의한 전압 출력을 소 스 드라이버로부터 행하도록 하면, 백색 방향으로 소스 신호선 전위가 변화하는 일은 없어진다.
그를 위해서는, 도 187의 (a)에 도시하는 바와 같이 수직 블랭킹 기간 중과 통상 표시 기간에 전압 프리차지 펄스를 변화시킬 필요가 있다. 통상 표시에서는 전압 프리차지 펄스는 1~3μ초이면 된다. 한편, 수직 블랭킹 기간 중에서는 항상 전압 프리차지 펄스가 하이 레벨에 있을 필요가 있다(하이 레벨일 때 전압 프리차지 실행인 경우). 또, 전압 프리차지가 없더라도 각 계조의 표시를 정확하게 할 수 있는 경우에는 표시 기간에 전압 프리차지를 인가하지 않아도 되기 때문에, 프리차지 플래그를 0으로 하거나, 도 187의 (b)와 같이 항상 로우 레벨로 하도록 해도 된다. 본 발명에 따르면, 수직 블랭킹 기간의 전압 프리차지 펄스와, 표시 기간의 전압 프리차지 펄스가 상이한 상태로 되어 있는 것이 특징이다.
또, 수직 블랭킹 기간에 소스 신호선에 계조 0 표시 시의 전압을 인가하기 위해, 프리차지 플래그를 규정할 필요가 있다. 따라서, 도 188에 도시하는 바와 같이, 본 발명의 소스 드라이버를 이용하는 경우에는, 프리차지 플래그를 7로 하도록 제어하고, 프리차지 펄스와 아울러 항상 프리차지 전압이 출력되도록 하고 있다.
그런데, 이와 같이 수직 블랭킹 기간인지 표시 기간인지를 판별하여 프리차지 펄스의 폭을 변경하기 위해서는, 수평 주사 기간마다 프리차지 펄스의 길이를 설정할 수 있도록 할 필요가 있다.
본 발명에서는, 도 28, 도 29, 도 30과 같이 데이터와 커맨드가 입력되는 소 스 드라이버를 이용하고 있어, 1수평 주사 기간에 1회 커맨드를 변경할 수 있도록 되어 있다. 또, 커맨드는 커맨드 전송 기간(302) 후의 타이밍 펄스(849)가 입력되었을 때에 소스 드라이버 내부의 레지스터로 전송되어, 값이 유지된다. 타이밍 펄스는 1수평 주사 기간에 1회 입력되기 때문에, 이 기능을 이용하여, 수직 블랭킹 기간과 표시 기간에 펄스 폭을 변경하도록, 도 29의 커맨드 입력 기간의 커맨드 입력 시에 전압 프리차지 펄스 폭 설정의 커맨드를 입력시키도록 하면 된다.
도 190에 커맨드 레지스터(1902)를 포함하는 소스 드라이버의 회로 블록도를 도시한다. 영상 신호선(856)의 데이터는, 커맨드 데이터 식별 신호에 의해 커맨드/데이터 분리부(931)에 의해 표시용의 데이터와 각종 설정용 데이터, 게이트 드라이버의 제어 신호로 나눠진다. 표시용 데이터 및 게이트 드라이버 제어 신호는 직렬 전송된 데이터를 병렬 전송으로 변화시켜 순차적으로 드라이버 내부로 전송된다. 한편, 각종 커맨드(기준 전류를 조정하기 위한 전자 볼륨 설정, 프리차지 전압을 조정하기 위한 전자 볼륨 설정, 전류 프리차지 펄스1 내지 6, 및 전압 프리차지 펄스의 펄스 폭 설정, 프리차지 펄스 발생용 클럭 설정, 또, 적녹청의 발광 효율이 달라 설정 전류가 크게 변하는 경우에는, 소스 드라이버로서, 기준 전류 조정, 전류 프리차지 펄스 1 내지 6의 펄스 폭은 적녹청 각각 독립적으로 제어할 수 있는 것이 바람직하다)는, 특히 프리차지의 펄스 폭 설정이, 도 69와 같이 카운터(693)를 이용하여, 설정값과 카운터값이 일치할 때까지 펄스를 출력하는 구성으로 되어 있고, 카운터 동작 중에 설정이 변경으로 되면 로직이 불안정하게 되기 때문에, 반드시 카운터 동작이 종료한 후에 설정이 변경으로 되도록, 타이밍 펄스(848) 입력 후에 변경으로 되도록 하고 있다.
또, 본 발명의 소스 드라이버에서는, 게이트 드라이버 제어용의 신호를 2계통 출력할 수 있는 기능을 갖추고 있다. 이것은, 도 6의 커런트 코피어형의 화소 구성이나, 도 44의 커런트 미러형의 화소 구성에 있어서, 게이트 신호선이 1화소에 2개 필요하고, 각각을 차례로 주사하기 위해 게이트 드라이버가 1개의 표시 장치당 2개 있기 때문에, 1개의 소스 드라이버에서 2개의 게이트 드라이버에 제어 신호선을 보낼 필요가 있기 때문이다.
게이트 드라이버 출력 인에이블 신호(1901)는 소스 드라이버로부터 게이트 드라이버 제어 신호의 출력이 필요없는 경우에 불필요한 출력을 컷트하여 외부로 신호를 출력하지 않도록 하기 위한 것이다.
소스 드라이버 2개 사용인 경우에는, 각각의 칩에서 게이트 드라이버로부터 먼 측의 제어선을 1개씩 인에이블 기능을 유효하게 하여, 여분의 신호를 출력하지 않도록 함으로써, 저전력화와 어레이에의 노이즈 발생을 억제하는 이점이 있다.
이상의 설명에 있어서는, 모노크롬 출력의 드라이버로서 설명을 행했지만, 멀티 컬러 출력의 드라이버에도 적용가능하다. 표시색수배 동일 회로를 준비하면 된다. 예를 들면, 적, 녹, 청의 3색 출력인 경우, 3개의 동일 회로를 동일 IC 내에 넣고, 각각을 적색용, 녹색용, 청색용으로서 사용하면 된다.
이상의 발명에 있어서, 트랜지스터는 MOS 트랜지스터로서 설명을 행했지만, MIS 트랜지스터나 바이폴라 트랜지스터라도 마찬가지로 적용가능하다.
또한, 트랜지스터는 결정 실리콘, 저온 폴리실리콘, 고온 폴리실리콘, 아몰 포스 실리콘, 갈륨비소 화합물 등 어떤 재질이라도 본 발명을 적용가능하다.
또한, 본 발명에 따른 프로그램은, 전술한 본 발명의 자기 발광형 표시 장치의 구동 방법의 전부 또는 일부의 공정의 동작을 컴퓨터에 의해 실행시키기 위한 프로그램으로서, 컴퓨터와 협동하여 동작하는 프로그램이라도 된다.
또한, 본 발명은, 전술한 본 발명의 자기 발광형 표시 장치의 구동 방법의 전부 또는 일부의 공정의 전부 또는 일부의 동작을 컴퓨터에 의해 실행시키기 위한 프로그램을 담지한 매체로서, 컴퓨터에 의해 판독 가능 또한, 판독된 상기 프로그램이 상기 컴퓨터와 협동하여 상기 동작을 실행하는 매체라도 좋다.
또한, 본 발명의 상기 「일부의 공정」이라는 것은, 이들의 복수의 공정 중의, 몇 개의 공정을 의미하거나, 혹은, 하나의 공정 중의, 일부의 동작을 의미하는 것이다.
또한, 본 발명의 프로그램을 기록한, 컴퓨터에 의해 판독 가능한 기록 매체도 본 발명에 포함된다.
또한, 본 발명의 프로그램의 일 이용 형태는, 컴퓨터에 의해 판독 가능한 기록 매체에 기록되고, 컴퓨터와 협동하여 동작하는 양태라도 된다.
또한, 본 발명의 프로그램의 일 이용 형태는, 전송 매체 내를 전송하여, 컴퓨터에 의해 판독되고, 컴퓨터와 협동하여 동작하는 양태라도 좋다.
또한, 본 발명의 데이터 구조로서는, 데이터 베이스, 데이터 포맷, 데이터 테이블, 데이터 리스트, 데이터의 종류 등을 포함한다.
또한, 기록 매체로서는, ROM 등이 포함되고, 전송 매체로서는, 인터넷 등의 전송 기구, 빛·전파·음파 등이 포함된다.
또한, 전술한 본 발명의 컴퓨터는, CPU 등의 순연한 하드웨어에 한하지 않고, 펌웨어나, OS, 또 주변 기기를 포함하는 것이어도 된다.
또한, 이상 설명한 바와 같이, 본 발명의 구성은, 소프트웨어적으로 실현해도 되고, 하드웨어적으로 실현해도 된다.
본 발명에 따르면, 자기 발광형 표시 장치의 표시에 있어서, 변화 속도가 느린 저계조로부터 고계조로의 변화를 빠르게 할 수 있어, 예를 들면 표시용 구동 장치, 표시 장치 등으로서 유용하다.

Claims (36)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 매트릭스 형상으로 배치된 자기 발광 소자와,
    상기 자기 발광 소자에 대응해서 설치된 화소 회로와,
    상기 화소 회로에 전압을 공급하는 전압 발생부를 갖는 자기 발광형 표시 장치로서,
    상기 전압 발생부로부터 출력되는 표시 계조에 대응하는 계조 전압은,
    상기 표시 계조를 표시하는 상기 자기 발광 소자에 흐르는 전류의 합을 측정하고, 상기 전류의 합이, 소정 전류값이 되도록 조정된 전압인 것을 특징으로 하는 자기 발광형 표시 장치.
  34. 제33항에 있어서, 상기 표시 계조는 흑 표시에 대응하는 계조인 것을 특징으로 하는 자기 발광형 표시 장치.
  35. 제33항에 있어서,
    온도 보상 수단을 구비하고,
    상기 온도 보상 수단으로부터 생성된 신호가 상기 전압 발생부에 입력되고,
    주위 온도의 변화에 의해, 상기 전압 발생부의 출력 전압이 변화되고, 상기 자기 발광 소자에 흐르는 전류의 온도 특성 보상을 행하는 것을 특징으로 하는 자기 발광형 표시 장치.
  36. 삭제
KR1020067001281A 2003-12-02 2004-11-29 자기 발광형 표시 장치 KR100913452B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003403547 2003-12-02
JPJP-P-2003-00403547 2003-12-02
JPJP-P-2004-00321167 2004-11-04
JP2004321167 2004-11-04

Publications (2)

Publication Number Publication Date
KR20060113635A KR20060113635A (ko) 2006-11-02
KR100913452B1 true KR100913452B1 (ko) 2009-08-25

Family

ID=34656202

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067001281A KR100913452B1 (ko) 2003-12-02 2004-11-29 자기 발광형 표시 장치

Country Status (5)

Country Link
US (1) US20070132674A1 (ko)
EP (1) EP1818899A4 (ko)
KR (1) KR100913452B1 (ko)
TW (1) TWI287777B (ko)
WO (1) WO2005055183A1 (ko)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070097152A1 (en) * 2003-12-08 2007-05-03 Koninklijke Philips Electronic, N.V. Display device driving circuit
US8294648B2 (en) * 2004-10-08 2012-10-23 Samsung Display Co., Ltd. Gray-scale current generating circuit, display device using the same, and display panel and driving method thereof
US20070029940A1 (en) * 2005-06-16 2007-02-08 Toshiba Matsushita Display Technology Co., Ltd Driving method of display device using organic self-luminous element and driving circuit of same
TWI323874B (en) * 2005-07-19 2010-04-21 Chunghwa Picture Tubes Ltd Source driving device and driving method for liquid crystal display panel
US7495679B2 (en) * 2005-08-02 2009-02-24 Kolorific, Inc. Method and system for automatically calibrating a color display
US20070103412A1 (en) * 2005-11-09 2007-05-10 Pao-Yun Tang Liquid crystal display having a voltage divider with a thermistor
JP2007316454A (ja) 2006-05-29 2007-12-06 Sony Corp 画像表示装置
US8446394B2 (en) * 2006-06-16 2013-05-21 Visam Development L.L.C. Pixel circuits and methods for driving pixels
US20080062090A1 (en) * 2006-06-16 2008-03-13 Roger Stewart Pixel circuits and methods for driving pixels
US7679586B2 (en) 2006-06-16 2010-03-16 Roger Green Stewart Pixel circuits and methods for driving pixels
JP2008139861A (ja) * 2006-11-10 2008-06-19 Toshiba Matsushita Display Technology Co Ltd 有機発光素子を用いたアクティブマトリクス型表示装置、および有機発光素子を用いたアクティブマトリクス型表示装置の駆動方法
JP5043415B2 (ja) * 2006-12-15 2012-10-10 株式会社ジャパンディスプレイイースト 表示装置
KR101393628B1 (ko) * 2007-02-14 2014-05-12 삼성디스플레이 주식회사 액정 표시 장치
US8259043B2 (en) * 2007-06-07 2012-09-04 Honeywell International Inc. Hybrid driver for light-emitting diode displays
US7956824B2 (en) * 2007-07-26 2011-06-07 Stmicroelectronics S.R.L. Light emitting element driver device
JP2009276744A (ja) * 2008-02-13 2009-11-26 Toshiba Mobile Display Co Ltd Ｅｌ表示装置
JP4816686B2 (ja) * 2008-06-06 2011-11-16 ソニー株式会社 走査駆動回路
TWI409763B (zh) * 2008-11-13 2013-09-21 Chi Mei El Corp 影像補償模組、有機發光二極體顯示面板、有機發光二極體顯示裝置及影像補償方法
DE102009007505B4 (de) * 2009-02-05 2017-01-19 E:Cue Control Gmbh Halbleiterbauteil und Beleuchtungsvorrichtung
CN101887712B (zh) * 2009-05-15 2014-12-17 深圳市齐创美科技有限公司 Rgb信号过驱动拓扑装置
EP2254108A1 (en) * 2009-05-20 2010-11-24 Dialog Semiconductor GmbH Extended multi line address driving
JP5027905B2 (ja) * 2009-09-30 2012-09-19 楽天株式会社 情報表示装置、情報表示方法、情報表示プログラム、記録媒体及び情報表示システム
US8976096B2 (en) * 2009-11-27 2015-03-10 Sharp Kabushiki Kaisha Liquid crystal display device, television receiver, and display method for liquid crystal display device
CN102216973B (zh) * 2010-01-26 2015-01-07 松下电器产业株式会社 显示装置及其驱动方法
KR101712070B1 (ko) * 2010-05-06 2017-03-06 삼성디스플레이 주식회사 전압 발생회로 및 이를 구비한 표시장치
TWI420971B (zh) * 2010-09-02 2013-12-21 Univ Ishou 發光裝置及其驅動電路
KR101795691B1 (ko) * 2010-11-11 2017-11-09 삼성디스플레이 주식회사 표시장치
KR20140113137A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 디스플레이장치 및 그 제어방법
KR101993747B1 (ko) * 2013-04-02 2019-07-02 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그의 구동방법
JP2016061936A (ja) * 2014-09-18 2016-04-25 株式会社ジャパンディスプレイ 表示装置、及びその駆動方法
CN104318903B (zh) * 2014-11-19 2018-05-18 京东方科技集团股份有限公司 驱动电源、像素单元驱动电路和有机发光显示器
KR102431311B1 (ko) 2015-01-15 2022-08-12 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 표시 장치
KR102295500B1 (ko) * 2015-06-03 2021-08-31 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
US9640108B2 (en) 2015-08-25 2017-05-02 X-Celeprint Limited Bit-plane pulse width modulated digital display system
TWI566219B (zh) * 2016-02-04 2017-01-11 友達光電股份有限公司 顯示裝置及其驅動方法
US10102792B2 (en) 2016-03-30 2018-10-16 Novatek Microelectronics Corp. Driving circuit of display panel and display apparatus using the same
US10360846B2 (en) 2016-05-10 2019-07-23 X-Celeprint Limited Distributed pulse-width modulation system with multi-bit digital storage and output device
US10453826B2 (en) 2016-06-03 2019-10-22 X-Celeprint Limited Voltage-balanced serial iLED pixel and display
KR102627279B1 (ko) * 2016-07-25 2024-01-22 엘지디스플레이 주식회사 표시 장치 및 그의 구동 방법
CN106375553B (zh) * 2016-08-24 2019-09-17 武汉华星光电技术有限公司 显示屏组合及具有该显示屏组合的移动终端
US10832609B2 (en) * 2017-01-10 2020-11-10 X Display Company Technology Limited Digital-drive pulse-width-modulated output system
CN107818768B (zh) * 2017-10-10 2019-09-17 惠科股份有限公司 显示装置的驱动方法与驱动装置
KR102637731B1 (ko) 2017-12-26 2024-02-19 삼성전자주식회사 데이터 라인 구동 회로, 이를 포함하는 디스플레이 구동 회로 및 디스플레이 구동 방법
KR102476183B1 (ko) * 2018-02-19 2022-12-09 삼성디스플레이 주식회사 표시 장치
WO2019186895A1 (ja) * 2018-03-29 2019-10-03 シャープ株式会社 駆動方法、及び、表示装置
US10848149B2 (en) * 2018-07-22 2020-11-24 Novatek Microelectronics Corp. Channel circuit of source driver and operation method thereof
US11158234B2 (en) 2018-07-22 2021-10-26 Novatek Microelectronics Corp. Channel circuit of source driver
CN108877683A (zh) * 2018-07-25 2018-11-23 京东方科技集团股份有限公司 栅极驱动电路及驱动方法、显示装置、阵列基板制造方法
JP7479123B2 (ja) * 2019-03-12 2024-05-08 ミツミ電機株式会社 制御装置、光走査装置、表示装置及び制御方法
CN112164360A (zh) * 2020-09-24 2021-01-01 合肥维信诺科技有限公司 显示驱动电路和显示装置
CN114373415A (zh) * 2020-10-15 2022-04-19 元太科技工业股份有限公司 显示设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010112646A (ko) * 2000-06-13 2001-12-20 야마자끼 순페이 디스플레이 장치
KR20030022084A (ko) * 2001-09-07 2003-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광장치 및 그의 구동방법
WO2003023752A1 (fr) 2001-09-07 2003-03-20 Matsushita Electric Industrial Co., Ltd. Affichage el, circuit d'entrainement d'affichage el et affichage d'image
JP2003114645A (ja) * 2001-08-02 2003-04-18 Seiko Epson Corp 単位回路の制御に使用されるデータ線の駆動

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223074A (ja) * 2000-02-07 2001-08-17 Futaba Corp 有機エレクトロルミネッセンス素子及びその駆動方法
TWI248319B (en) * 2001-02-08 2006-01-21 Semiconductor Energy Lab Light emitting device and electronic equipment using the same
US7009590B2 (en) * 2001-05-15 2006-03-07 Sharp Kabushiki Kaisha Display apparatus and display method
US6667580B2 (en) * 2001-07-06 2003-12-23 Lg Electronics Inc. Circuit and method for driving display of current driven type
US7209101B2 (en) * 2001-08-29 2007-04-24 Nec Corporation Current load device and method for driving the same
JP4650601B2 (ja) * 2001-09-05 2011-03-16 日本電気株式会社 電流駆動素子の駆動回路及び駆動方法ならびに画像表示装置
AU2002362878A1 (en) * 2001-10-19 2003-04-28 Clare Micronix Integrated Systems, Inc. Precharge circuit and method for passive matrix oled display
JP2003150104A (ja) * 2001-11-15 2003-05-23 Matsushita Electric Ind Co Ltd Ｅｌ表示装置の駆動方法とｅｌ表示装置および情報表示装置
JP4102088B2 (ja) * 2002-03-27 2008-06-18 松下電器産業株式会社 階調制御用出力回路
JP2003332910A (ja) * 2002-05-10 2003-11-21 Toshiba Matsushita Display Technology Co Ltd ドライバー回路とそれを用いたｅｌ表示装置
JP5057637B2 (ja) * 2002-11-29 2012-10-24 株式会社半導体エネルギー研究所 半導体装置
KR100903099B1 (ko) * 2003-04-15 2009-06-16 삼성모바일디스플레이주식회사 효율적으로 부팅이 수행되는 전계발광 디스플레이 패널의구동 방법 및 장치
JP2005055909A (ja) * 2003-08-07 2005-03-03 Barco Nv Ｏｌｅｄディスプレイ素子、それを制御するための制御装置、およびその耐用年数を最適化するための方法
US20070029940A1 (en) * 2005-06-16 2007-02-08 Toshiba Matsushita Display Technology Co., Ltd Driving method of display device using organic self-luminous element and driving circuit of same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010112646A (ko) * 2000-06-13 2001-12-20 야마자끼 순페이 디스플레이 장치
JP2003114645A (ja) * 2001-08-02 2003-04-18 Seiko Epson Corp 単位回路の制御に使用されるデータ線の駆動
KR20030022084A (ko) * 2001-09-07 2003-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광장치 및 그의 구동방법
WO2003023752A1 (fr) 2001-09-07 2003-03-20 Matsushita Electric Industrial Co., Ltd. Affichage el, circuit d'entrainement d'affichage el et affichage d'image

Also Published As

Publication number Publication date
TWI287777B (en) 2007-10-01
EP1818899A1 (en) 2007-08-15
TW200527348A (en) 2005-08-16
US20070132674A1 (en) 2007-06-14
KR20060113635A (ko) 2006-11-02
WO2005055183A1 (ja) 2005-06-16
EP1818899A4 (en) 2011-02-16

Similar Documents

Publication Publication Date Title
KR100913452B1 (ko) 자기 발광형 표시 장치
KR100835028B1 (ko) 매트릭스형 표시 장치
US7999768B2 (en) Organic light emitting diode display and driving method thereof
KR100858614B1 (ko) 유기전계발광표시장치 및 그의 구동방법
US20070120868A1 (en) Method and apparatus for displaying an image
US8416161B2 (en) Emissive display device driven in subfield mode and having precharge circuit
US11341889B2 (en) Display device and driving method thereof
KR101354325B1 (ko) 유기 발광다이오드 표시장치 및 그 구동방법
US11132949B2 (en) Compensation method of display device
KR101957354B1 (ko) 데이터 변환 장치 및 방법, 평판 표시 장치의 구동 장치 및 구동 방법
JP2005338494A (ja) 有機発光素子を用いたアクティブマトリクス型表示装置及びその駆動方法、半導体回路
JP2006047580A (ja) 有機発光素子を用いたアクティブマトリクス型表示装置及びその駆動方法、半導体回路
JP2008180816A (ja) 有機発光素子を用いた表示装置、および有機発光素子を用いた表示装置の駆動方法
JP2006047418A (ja) 有機発光素子を用いたアクティブマトリクス型表示装置の駆動方法
EP1626390A1 (en) Active matrix type display device and digital-analog converter
JP2006178364A (ja) 有機発光素子を用いた表示装置の駆動方法
JP2006133414A (ja) 有機発光素子を用いた表示装置の駆動方法
JP2005181461A (ja) 電流出力型半導体回路
JP2007025397A (ja) 有機発光素子を用いた表示装置の駆動方法
JP2007263989A (ja) 自発光素子を用いた表示装置、及びその駆動方法
JP2006154302A (ja) 自己発光型表示装置の駆動方法、自己発光型表示装置の表示制御装置、自己発光型表示装置の電流出力型駆動回路
JP2006154299A (ja) 有機発光素子を用いた表示装置の駆動方法
JP2006047693A (ja) 有機発光素子を用いた表示装置
JP2005121843A (ja) 電流出力型半導体回路
JP2005148418A (ja) 電流出力型半導体回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120724

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130802

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140801

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150807

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160805

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170804

Year of fee payment: 9