JP2016061936A - 表示装置、及びその駆動方法 - Google Patents

表示装置、及びその駆動方法 Download PDF

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哲生 森田
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Makoto Shibusawa
誠 渋沢
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弘 中山
弘志 田畠
Hiroshi Tabata
弘志 田畠
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Abstract

【課題】表示装置の電源投入時におけるフラッシュ現象を抑制する。
【解決手段】表示部３８はＯＬＥＤ９０と、ＯＬＥＤ９０のカソードに第１基準電位を印加するための第１電源線７４と、ＯＬＥＤ９０を発光させる第２基準電位を印加される第２電源線７６と、前記アノードに接続されるソースと第２電源線７６に接続されるドレインとの間の導通を制御する駆動ＴＦＴ９２と、第２電源線７６と駆動ＴＦＴ９２のドレインとの継断を切り替える点灯スイッチ９４と、リセット電源からドレインへのリセット電位の印加の有無を切り換えるリセットスイッチ６４とを有する。電源線７４，７６への基準電位の印加開始に先立ち、点灯スイッチ９４をオフし、且つリセットスイッチ６４及び駆動ＴＦＴ９２をオンして、ＯＬＥＤ９０のアノードをリセット電源に接続し、この状態にて電源線７４，７６への各基準電位の印加を開始し、ＯＬＥＤ９０を発光させる通常動作を開始する。
【選択図】図３

Description

本発明は電圧印加により発光する自発光素子を用いた表示装置及びその駆動方法に関する。
自発光型表示装置に用いられる電気光学素子として、有機エレクトロルミネッセンス（electroluminescence：ＥＬ）素子が知られている。有機エレクトロルミネッセンス素子は、一般に、ＯＬＥＤ（organic light emitting diode）と称され、発光ダイオードの一種である。
図９は有機ＥＬ表示パネルの表示部に配列される画素回路２の概略の回路図である。各画素回路２は、発光素子であるＯＬＥＤ４、薄膜トランジスタ（thin film transistor：ＴＦＴ）及びキャパシタなどからなる。駆動トランジスタである駆動ＴＦＴ６、点灯スイッチ８、リセットスイッチ１０及び書き込みスイッチ１２はｎチャネル型ＴＦＴ（ｎ型ＴＦＴ）で構成できる。ＯＬＥＤ４のカソード電極は駆動電源ＶＳＳに接続され、アノード電極は、駆動ＴＦＴ６のソースに接続される。駆動ＴＦＴ６のドレインは点灯スイッチ８を介して駆動電源ＶＤＤに接続され、またリセットスイッチ１０を介してリセット電源ＶＲＳに接続される。駆動ＴＦＴ６のゲート端子とソース端子との間には保持容量であるキャパシタ１４が接続される。
キャパシタ１４は映像信号線１６及び書き込みスイッチ１２を介して画素値に応じた電圧を書き込まれて保持し、駆動ＴＦＴ６はキャパシタ１４に保持された電圧に応じて、駆動電源ＶＤＤからＯＬＥＤ４への電流を制御し、これによりＯＬＥＤ４の発光が制御される。なお、キャパシタ１４の保持電圧は、映像信号線１６に初期化電圧を供給し、かつ駆動ＴＦＴ６及びリセットスイッチ１０をオン状態とすることで、所定電圧にリセットされる。
ここで、駆動電源ＶＤＤ，ＶＳＳから電源線１８，２０への基準電位の供給は、表示装置の主電源の投入により開始される。
特開２００９−１４５５９４号公報
表示装置の主電源の投入により電源線１８，２０の間にはＯＬＥＤ４を発光させるのに十分な電位差が速やかに印加されることに起因して、主電源投入時に各画素のＯＬＥＤ４が意図せず発光し、画面全体の明るさが瞬間的に変化するフラッシュ現象が生じる。これを防止するために、従来、主電源投入時に点灯スイッチ８、書き込みスイッチ１２、リセットスイッチ１０をオフ状態としてＯＬＥＤ４に電流が流れないようにしていた。しかし、上記操作によると、主電源投入時、駆動ＴＦＴ６の各端子の電位が不定となり、電源線１８と内部ノードとのカップリングによって不用意な電位差が発生する場合があるため、フラッシュ現象は十分には抑制されないという問題があった。
本発明は上記問題点を解決するためになされたものであり、表示装置の電源投入時におけるフラッシュ現象を防止または抑制することができる表示装置と、その駆動方法を提供する。
（１）本発明に係る表示装置の駆動方法は、電極間に電圧を印加されて発光する発光素子と、前記発光素子の一方電極に供給する第１基準電位を印加される第１電源線と、前記発光素子を発光させる第２基準電位を印加される第２電源線と、制御電圧信号に応じて、前記発光素子の他方電極に接続される第１電流端子と前記第２電源線に接続される第２電流端子との間の導通を制御する駆動トランジスタと、前記第２電源線と前記第２電流端子との継断を切り替える第１スイッチング素子と、リセット電源から前記第２電流端子へのリセット電位の印加の有無を切り換える第２スイッチング素子と、を有する表示装置を駆動する方法であって、前記第１及び第２電源線への前記各基準電位の印加開始に先立ち、前記第１スイッチング素子を制御して前記駆動トランジスタと前記第２電源線との間を遮断すると共に、前記第２スイッチング素子及び前記駆動トランジスタを制御して、前記発光素子の前記他方電極が前記リセット電源に接続されたプリセット状態とし、当該プリセット状態にて前記第１及び第２電源線への前記各基準電位の印加を開始し、前記発光素子を発光させる通常動作が可能なレディ状態とする。
（２）他の本発明に係る表示装置の駆動方法は、複数行に配列された複数の画素それぞれに設けられ、電極間に電圧を印加されて発光する発光素子と、前記発光素子の一方電極に供給する第１基準電位を印加される第１電源線と、前記発光素子を発光させる第２基準電位を印加される第２電源線と、前記画素ごとに設けられ、当該画素の前記発光素子の他方電極に接続される第１電流端子と前記第２電源線に接続される第２電流端子との間の導通を制御電圧信号に応じて制御する駆動トランジスタと、前記第２電源線と、各画素行に配置された複数の前記駆動トランジスタの前記第２電流端子との継断を切り替える少なくとも１つの第１スイッチング素子と、リセット電源から前記各画素行に配置された複数の前記駆動トランジスタの前記第２電流端子へのリセット電位の印加の有無を切り換える少なくとも１つの第２スイッチング素子と、を有する表示装置を駆動する方法であって、前記各画素行において、前記第１及び第２電源線への前記各基準電位の印加開始に先立ち、前記第１スイッチング素子を制御して前記駆動トランジスタと前記第２電源線との間を遮断すると共に、前記第２スイッチング素子及び前記駆動トランジスタを制御して、前記発光素子の前記他方電極が前記リセット電源に接続されたプリセット状態とし、当該プリセット状態にて前記第１及び第２電源線への前記各基準電位の印加を開始し、その後、ラスタースキャンに同期して前記画素行ごとに順次、前記第２スイッチング素子を制御して前記発光素子の前記他方電極への前記リセット電位の供給を停止して、当該画素行の前記発光素子を発光させる動作を行う。
（３）本発明に係る表示装置は、電極間に電圧を印加されて発光する発光素子と、前記発光素子の一方電極に供給する第１基準電位を印加される第１電源線と、前記発光素子を発光させる第２基準電位を印加される第２電源線と、制御電圧信号に応じて、前記発光素子の他方電極に接続される第１電流端子と前記第２電源線に接続される第２電流端子との間の導通を制御する駆動トランジスタと、前記第２電源線と前記第２電流端子との継断を切り替える第１スイッチング素子と、リセット電源から前記第２電流端子へのリセット電位の印加の有無を切り換える第２スイッチング素子と、電源投入シーケンスを実行する制御部と、を有し、前記電源投入シーケンスは、前記第１及び第２電源線への前記各基準電位の印加開始に先立ち、前記第１スイッチング素子を制御して前記駆動トランジスタと前記第２電源線との間を遮断すると共に、前記第２スイッチング素子及び前記駆動トランジスタを制御して、前記発光素子の前記他方電極が前記リセット電源に接続されたプリセット状態とし、当該プリセット状態にて前記第１及び第２電源線への前記各基準電位の印加を開始し、前記発光素子を発光させる通常動作が可能なレディ状態とする。
（４）他の本発明に係る表示装置は、複数行に配列された複数の画素それぞれに設けられ、電極間に電圧を印加されて発光する発光素子と、前記発光素子の一方電極に供給する第１基準電位を印加される第１電源線と、前記発光素子を発光させる第２基準電位を印加される第２電源線と、前記画素ごとに設けられ、当該画素の前記発光素子の他方電極に接続される第１電流端子と前記第２電源線に接続される第２電流端子との間の導通を制御電圧信号に応じて制御する駆動トランジスタと、前記第２電源線と、各画素行に配置された複数の前記駆動トランジスタの前記第２電流端子との継断を切り替える少なくとも１つの第１スイッチング素子と、リセット電源から前記各画素行に配置された複数の前記駆動トランジスタの前記第２電流端子へのリセット電位の印加の有無を切り換える少なくとも１つの第２スイッチング素子と、電源投入シーケンスを実行する制御部と、を有し、前記電源投入シーケンスは、前記各画素行において、前記第１及び第２電源線への前記各基準電位の印加開始に先立ち、前記第１スイッチング素子を制御して前記駆動トランジスタと前記第２電源線との間を遮断すると共に、前記第２スイッチング素子及び前記駆動トランジスタを制御して、前記発光素子の前記他方電極が前記リセット電源に接続されたプリセット状態とし、当該プリセット状態にて前記第１及び第２電源線への前記各基準電位の印加を開始し、その後、ラスタースキャンに同期して前記画素行ごとに順次、前記第２スイッチング素子を制御して前記発光素子の前記他方電極への前記リセット電位の供給を停止して、当該画素行の前記発光素子を発光させる動作を行う。
本発明の実施形態に係る有機ＥＬ表示装置の概略の構成を示す模式図である。 本発明の実施形態に係る有機ＥＬ表示装置の主に表示部及び制御部の概略の構成を示す模式的な回路図である。 図２に示す表示部に配列される画素の概略の等価回路図の一例である。 本発明の実施形態に係る有機ＥＬ表示装置の駆動方法を説明する模式図である。 本発明の実施形態に係る有機ＥＬ表示装置の駆動方法を説明する概略のタイミング図である。 図２に示す表示部に配列される画素の他の構成例における概略の等価回路図である。 図２に示す表示部に配列される画素の他の構成例における概略の等価回路図である。 図２に示す表示部に配列される画素の他の構成例における概略の等価回路図である。 従来の有機ＥＬ表示パネルの表示部に配列される画素回路の概略の回路図である。
以下、本発明の実施の形態（以下実施形態という）である画像表示装置について、図面に基づいて説明する。この画像表示装置は、ＯＬＥＤを発光素子として備えたアクティブマトリックス方式の有機ＥＬ表示装置である。
図１は、実施形態に係る有機ＥＬ表示装置３０の概略の構成を示す模式図である。有機ＥＬ表示装置３０は、本体回路３２、表示基板３４及び接続基板３６を有する。表示基板３４には、表示画像の画素に対応するＯＬＥＤ及び画素回路が配列された表示部３８が形成される。表示部３８の動作を制御する制御部として、画素回路に各種信号を供給する駆動回路、及び駆動回路に供給するタイミング信号等を生成するコントローラが設けられる。制御部は本体回路３２又は表示基板３４上に配置される。
例えば、表示基板３４上には表示部３８の走査信号線や映像信号線に信号を供給する駆動回路４０を配置することができる。駆動回路４０は、その主要部を一又は複数の半導体チップに集積し、当該チップを表示基板３４上、又は接続基板３６上に搭載することにより形成される。また、駆動回路４０として、低温ポリシリコンからなる半導体層を用いたＴＦＴ等で構成された回路を表示基板３４上に直接形成することもできる。有機ＥＬ表示装置では、表示基板３４はガラス基板や、樹脂フィルムなどを用いたフレキシブルな材料で構成することができる。
本体回路３２には制御部の他、例えば、各種の基準電位を発生する電源回路、映像信号を処理する信号処理回路及びフレームメモリなどを配置することができる。本体回路３２は例えば、ガラスエポキシ基板等のリジッド基板を用いて形成できる。
接続基板３６は、本体回路３２と表示基板３４とを接続する。接続基板３６は、フレキシブル配線基板で構成することができる。なお、駆動回路４０の一部又は全部を、接続基板３６上に配置することもできる。
図２は、有機ＥＬ表示装置３０の主に表示部３８及び制御部の概略の構成を示す模式的な回路図である。表示部３８には画素５０がマトリクス状に配置される。また、図２には制御部として走査線駆動回路５２、映像線駆動回路５４、コントローラ５６が示され、電源回路として基準電位ＶＳＳ（第１基準電位）を出力する駆動電源ＰＶＳＳ（第１電源）である電源回路５８、基準電位ＶＤＤ（第２基準電位）を出力する駆動電源ＰＶＤＤ（第２電源）である電源回路６０、及びリセット電位ＶＲＳを出力するリセット電源ＰＶＲＳである電源回路６２が示されている。
走査線駆動回路５２は表示部３８の画素５０の水平方向の並び（画素行）ごとに制御信号を出力する。具体的には、本実施形態では、表示部３８は各画素５０の画素回路に２つのスイッチ（点灯スイッチ及び書き込みスイッチ）を備え、各画素行にリセットスイッチ６４を備える。これに対応して、画素５０の行それぞれに３本の制御信号線（点灯制御線６６、書き込み制御線６８及びリセット制御線７０）が設けられ、走査線駆動回路５２は、各行の制御線６６，６８，７０にスイッチのオン／オフを切り替える制御信号を供給する。走査線駆動回路５２はシフトレジスタを備え、表示部３８にて動作対象となる画素行を列方向（例えば、画面上側から下側への向き）に順番に選択し、当該選択した行に対する制御信号を生成し、制御線６６，６８，７０へ出力する。また走査線駆動回路５２は各画素行に同じ制御信号を一斉に出力し得る。
映像線駆動回路５４は選択された行の各画素の映像信号を表すデータ（画素値）を入力され、当該データをＤ／Ａ変換器でアナログ電圧に変換して画素値に応じた電圧信号を生成する。映像線駆動回路５４は当該電圧信号を表示部３８の画素５０の垂直方向の並び（画素列）ごとに生成する。画素５０の列それぞれには映像信号線７２が設けられ、映像線駆動回路５４は各画素５０へのデータの書き込み動作時に、選択された行の各画素の画素値を表す電圧信号（映像電圧信号）ＶＳＩＧを各列の映像信号線７２へ並列して出力する。また、映像線駆動回路５４は各画素５０のデータ初期化時に初期化電圧信号ＶＩＮＩを生成し、映像信号線７２へ並列して出力する。
電源回路５８は上述したように基準電位ＶＳＳを生成し、基準電位ＶＳＳは各列に設けられた電源線７４（第１電源線）を介して各画素５０に供給される。電源回路６０は上述したように基準電位ＶＤＤを生成し、基準電位ＶＤＤは各列に設けられた電源線７６（第２電源線）を介して各画素５０に供給される。電源回路６２は上述したようにリセット電位ＶＲＳを生成し、リセット電位ＶＲＳは各行に設けられたリセットスイッチ６４及びリセット線７８を介して各画素５０に供給される。
図３は、図２に示す表示部３８に配列される画素５０の概略の等価回路図の一例である。各画素５０は、発光素子としてＯＬＥＤ９０を有する。本実施形態ではＯＬＥＤ９０は画素ごとに分離した画素電極をアノード電極とし、また基本的に表示部３８の全画素に亘り一体に形成できる共通電極をカソード電極とし、それらの間に発光層等の有機材料層を有する。ＯＬＥＤ９０のカソード電極は電源線７４に接続される。また、ＯＬＥＤ９０のアノード電極は、駆動トランジスタである駆動ＴＦＴ９２と第１スイッチング素子である点灯スイッチ９４とを介して電源線７６に接続される。電源線７６は駆動電源ＰＶＤＤ（電源回路６０）から基準電位ＶＤＤとして所定の高電位を印加され、電源線７４は駆動電源ＰＶＳＳ（電源回路５８）から基準電位ＶＳＳとして所定の低電位を印加され、これら基準電位ＶＤＤ，ＶＳＳによりＯＬＥＤ９０は順方向電流を供給され発光する。つまり、基準電位ＶＤＤは基準電位ＶＳＳに対しＯＬＥＤ９０を発光させる電位差を有した電位であり、例えば、ＶＳＳは−２Ｖ、ＶＤＤは＋１０Ｖとすることができる。
駆動ＴＦＴ９２及び点灯スイッチ９４は本実施形態ではそれぞれｎ型ＴＦＴで構成される。駆動ＴＦＴ９２の２つの電流端子の一方（第１電流端子）であるソース電極は、ＯＬＥＤ９０のアノード電極に接続され、他方（第２電流端子）であるドレイン電極は点灯スイッチ９４であるＴＦＴのソース電極に接続され、点灯スイッチ９４のドレイン電極は電源線７６に接続される。
また、駆動ＴＦＴ９２のドレイン電極は第２スイッチング素子であるリセットスイッチ６４を介してリセット電源ＰＶＲＳ（電源回路６２）にも接続される。既に述べたように本実施形態では、画素行ごとにリセット線７８とリセットスイッチ６４とが設けられる。各リセット線７８は画素行に沿って延在され、当該画素行の駆動ＴＦＴ９２のドレイン電極に共通に接続される。リセットスイッチ６４は例えば、画素行の端部に配置され、リセット線７８とリセット電源ＰＶＲＳとの間の継断、つまりそれらの間を接続するか遮断するかを切り替える。リセットスイッチ６４は本実施形態では駆動ＴＦＴ９２及び点灯スイッチ９４と同じくｎ型ＴＦＴで構成される。
駆動ＴＦＴ９２の制御端子であるゲート電極は、書き込みスイッチ９６を介して映像信号線７２に接続され、駆動ＴＦＴ９２のゲート電極とソース電極との間には保持容量であるキャパシタ９８が接続される。書き込みスイッチ９６は本実施形態ではｎ型ＴＦＴで構成される。
既に述べたように、点灯スイッチ９４、書き込みスイッチ９６、リセットスイッチ６４は画素行ごとに設けられた点灯制御線６６、書き込み制御線６８、リセット制御線７０を用いてオン／オフを制御される。ここで、点灯制御線６６及び書き込み制御線６８は画素行に沿って延在され、それぞれ当該画素行の点灯スイッチ９４、書き込みスイッチ９６のゲート電極に共通に接続される。
図４は有機ＥＬ表示装置３０の駆動方法を説明する模式図であり、有機ＥＬ表示装置３０の主電源の投入時の動作を表している。図４にて、点灯ＳＷ、リセットＳＷ、書き込みＳＷはそれぞれ点灯スイッチ９４、リセットスイッチ６４、書き込みスイッチ９６を意味する。また図４において横方向は時間軸に対応し、縦方向に画素の動作に関する各種の状態が並べて示されている。具体的には、各種の状態として各スイッチ９４，６４，９６の状態、各電源回路５８，６０，６２の出力電圧、及び映像信号線７２に供給される信号が示されている。そして、主電源の投入タイミング（電源ＯＮ）と通常表示動作の開始タイミング（表示スタート）までの当該各種状態が示されている。
主電源が投入されると、有機ＥＬ表示装置３０は駆動電源ＰＶＤＤ及びＰＶＳＳの立ち上げに先行して、点灯スイッチ９４をオフ状態、リセットスイッチ６４をオン状態にそれぞれ設定し、リセット電源ＰＶＲＳを立ち上げる。この時点で駆動電源ＰＶＤＤ及びＰＶＳＳの出力は例えば、接地電位（０Ｖ）である。
さらに、主電源投入時に駆動ＴＦＴ９２をオン状態にする。具体的には、書き込みスイッチ９６をオン状態として、映像信号線７２に初期化電圧信号ＶＩＮＩを印加し駆動ＴＦＴ９２を導通状態にする。これによりＯＬＥＤ９０のアノード電極がリセット電源ＰＶＲＳに接続される。この状態を以降、プリセット状態と称する。プリセット状態では、ＯＬＥＤ９０のアノード電位は基本的にリセット電位ＶＲＳに応じた電位に固定される。
有機ＥＬ表示装置３０はプリセット状態にて、駆動電源ＰＶＳＳから電源線７４への基準電位ＶＳＳの印加、及び駆動電源ＰＶＤＤから電源線７６への基準電位ＶＤＤの印加を開始し、ＯＬＥＤ９０を発光させる通常動作が可能なレディ状態とする。このとき、上述のように、ＯＬＥＤ９０のアノード電位はＶＲＳに電位に固定されている。よって、ＯＬＥＤ９０のアノード電位は、例えば電源線７６との間の寄生容量（図９に示す容量２２）によるカップリングなど、駆動電源の立ち上げにより電位が変動する箇所との間のカップリングの影響を受けない。レディ状態ではＯＬＥＤ９０に印加される電圧は（ＶＲＳ−ＶＳＳ）となり、当該電圧（ＶＲＳ−ＶＳＳ）がＯＬＥＤ９０の発光しきい値電圧（発光開始電圧）以下となるようにリセット電位ＶＲＳは設定される。これにより、主電源投入時のフラッシュ現象が抑制、防止される。ちなみに、発光しきい値電圧はＯＬＥＤ９０に電流が流れ始める電圧、つまり順方向電圧降下ＶＦである。例えば、リセット電位ＶＲＳは基準電位ＶＳＳと同じ−２Ｖとすることができる。
図５は、有機ＥＬ表示装置３０の駆動方法を説明する概略のタイミング図であり、図５には主電源投入から表示動作の始まりまでの各種信号の変化が示されている。図５において横軸が時間軸であり、右向きが時間の経過方向である。各種信号として、映像線駆動回路５４から映像信号線７２に供給される映像線信号ＶＰＸ、駆動電源ＰＶＤＤ，ＰＶＳＳの出力、及びリセットスイッチ６４、点灯スイッチ９４、書き込みスイッチ９６それぞれに対する制御信号ＲＧ，ＢＧ，ＳＧが示されている。制御信号ＲＧ，ＢＧ，ＳＧの例として画素行の１〜３行目に対する信号を図示しており、ＲＧ(ｍ)，ＢＧ(ｍ)，ＳＧ(ｍ)はｍ行目に対する信号であることを示す。主電源投入後、走査線駆動回路５２は各制御信号を所定の低電位であるＬｏｗレベル（以下、Ｌレベル）と所定の高電位であるＨｉｇｈレベル（以下、Ｈレベル）のいずれかに設定する。ここでｎ型ＴＦＴからなるリセットスイッチ６４、点灯スイッチ９４、書き込みスイッチ９６はＨレベルにてオンし、Ｌレベルにてオフする。
有機ＥＬ表示装置３０の表示動作はラスタースキャンにより行われる。本実施形態では主電源がオンされると上述のようにレディ状態とされ、その後、表示動作として、表示部３８を構成する複数の画素行を先頭行から順番に選択し、選択した行の画素に映像電圧信号ＶＳＩＧを書き込み、ＯＬＥＤ９０を発光させる動作が１フレームの画像ごとに繰り返される。本実施形態における書き込み動作は詳細にはリセット動作、オフセットキャンセル動作、書き込み・移動度補正動作に分けられる。
図５におけるリセット期間ＰＲＳ、オフセットキャンセル期間ＰＯＣ、書き込み・移動度補正期間ＰＷＴがリセット動作、オフセットキャンセル動作、書き込み・移動度補正動作に対応する期間である。以下、任意の画素行である第ｍ行における各動作を説明する。
リセット動作は、キャパシタ９８に保持された電圧をリセットする動作であり、これにより、前フレームにて映像信号に応じて画素５０に書き込まれたデータが初期化される。具体的には、リセット動作では、制御信号ＢＧ(ｍ)をＬレベルとして点灯スイッチ９４をオフとし、制御信号ＲＧ(ｍ)をＨレベルとしてリセットスイッチ６４をオンとし、さらに各映像信号線７２に初期化電圧信号ＶＩＮＩを印加した状態で、制御信号ＳＧ(ｍ)をＨレベルとして書き込みスイッチ９６をオンする。これにより、駆動ＴＦＴ９２のゲート電位はＶＩＮＩに対応する電位にリセットされ、また駆動ＴＦＴ９２が導通状態とされることにより駆動ＴＦＴ９２のソース電位はＶＲＳに対応する電位にリセットされ、各画素５０のキャパシタ９８の端子間電圧は（ＶＩＮＩ−ＶＲＳ）に応じた電圧に設定される。ちなみに、このリセット動作における画素回路の制御は上述したプリセット動作における制御と同様である。なお、初期化電圧信号ＶＩＮＩは、例えば、１Ｖに設定することができる。
オフセットキャンセル動作は、駆動ＴＦＴ９２のしきい値電圧Ｖｔｈのばらつきを補償する動作である。具体的には、オフセットキャンセル動作では、制御信号ＲＧ(ｍ)をＬレベルとしてリセットスイッチ６４をオフとし、制御信号ＳＧ(ｍ)，ＢＧ(ｍ)をＨレベルとして書き込みスイッチ９６及び点灯スイッチ９４をオンとし、また各映像信号線７２には初期化電圧信号ＶＩＮＩを印加する。駆動ＴＦＴ９２のゲート電位はＶＩＮＩに対応する電位に固定される。また、点灯スイッチ９４がオン状態であるので、駆動電源ＰＶＤＤから駆動ＴＦＴ９２に電流が流れ込み、駆動ＴＦＴ９２のソース電位はリセット期間ＰＲＳに書き込まれた電位ＶＲＳから上昇する。そして、ソース電位がゲート電位よりＶｔｈだけ低い電位（ＶＩＮＩ−Ｖｔｈ）に達すると駆動ＴＦＴ９２は非導通状態となり、ソース電位は（ＶＩＮＩ−Ｖｔｈ）に固定され、キャパシタ９８の端子間電圧はＶｔｈに応じた電圧に設定される。この状態を基準として、書き込み・移動度補正動作にてキャパシタ９８にＶＳＩＧに応じた電圧を書き込むことで、発光動作にて駆動ＴＦＴ９２に流れる電流から画素間におけるＶｔｈのばらつきによる影響がキャンセルされる。
書き込み・移動度補正動作は、映像電圧信号ＶＳＩＧを画素に書き込むことと、駆動ＴＦＴ９２の移動度を補償することを行う。書き込み動作では、キャパシタ９８をＶＳＩＧに応じて充電する。本実施形態では移動度補正の方法として、キャパシタ９８の充電過程にて移動度の補償を併せて行う方法を採用している。
書き込み・移動度補正期間ＰＷＴでは、オフセットキャンセル期間ＰＯＣから引き続いて制御信号ＲＧ(ｍ)はＬレベル、制御信号ＢＧ(ｍ)はＨレベルに維持されている。オフセットキャンセル動作の終了後、書き込みスイッチ９６を一旦オフし、各映像信号線７２に電圧信号ＶＳＩＧを供給する。この状態にて、制御信号ＳＧ(ｍ)をＨレベルとして書き込みスイッチ９６をオンとすることで、駆動ＴＦＴ９２のゲート電位がＶＩＮＩに応じた電位からＶＳＩＧに応じた電位に上昇する。このとき駆動ＴＦＴ９２は導通状態となり、ゲート電位に連動してソース電位も上昇する。キャパシタ９８の容量をＣｓ、ＯＬＥＤ９０の寄生容量をＣｅｌと表すと、ソース電位の変化分はゲート電位の変化分に対し容量結合比Ｃｓ／（Ｃｓ＋Ｃｅｌ）に応じた比率となる。このソース電位の変化を、書き込みスイッチ９６を制御して、途中の適当なタイミングで停止させることで、移動度のばらつきの影響が抑制されるようにソース電位を設定することができる。
書き込みスイッチ９６をオフして書き込み・移動度補正動作が終了すると、発光期間ＰＥＭが開始し、ＯＬＥＤ９０はＶＳＩＧに応じた強度で発光する。すなわち、書き込み・移動度補正動作にて導通状態となった駆動ＴＦＴ９２は、書き込みスイッチ９６がオフしてもキャパシタ９８に保持された電圧により導通状態に保たれ、電圧信号ＶＳＩＧに応じた駆動電流をＯＬＥＤ９０に供給し、ＯＬＥＤ９０はＶＳＩＧに応じた輝度で発光する。
第ｍ行のＯＬＥＤ９０の発光は次のフレームの画像の第ｍ行の書き込み動作の開始までの任意の期間、点灯スイッチ９４をオンさせることで継続することができる。次のフレームの書き込み動作におけるリセット動作に際して、発光は一旦停止され、新たなフレームの映像信号が第ｍ行の画素に書き込まれるとＯＬＥＤ９０の発光が再び開始される。
以上、第ｍ行の動作を説明した。既に述べたように、主電源が投入され表示動作が開始された後は、各画素行は上述の書き込み動作（リセット動作、オフセットキャンセル動作、書き込み・移動度補正動作）、及び発光動作を１フレーム周期で繰り返す。
書き込み動作及び発光動作は画素行ごとに順次行われ、画素行は例えば、映像信号の１水平走査期間（１Ｈ）を周期として順次選択される。図５に示す動作では、表示スタート後、映像線駆動回路５４は水平走査期間ごとに映像信号線７２にＶＩＮＩを印加する期間（ＶＩＮＩ期間）とＶＳＩＧを印加する期間（ＶＳＩＧ期間）とを設け、例えば、ｋ番目の水平走査期間Ｈ(ｋ)におけるＶＳＩＧ期間では第ｋ行に対応したＶＳＩＧを出力する。そして、第ｍ行の書き込み・移動度補正期間ＰＷＴはＨ(ｍ)内のＶＳＩＧ期間に設定され、オフセットキャンセル期間ＰＯＣは直前のＶＩＮＩ期間に、また、リセット期間ＰＲＳは１Ｈ前のＶＩＮＩ期間に設けることができる。
ここで、走査線駆動回路５２は、主電源投入前にプリセット状態を実現するために全ての画素行について一斉に設定した制御信号ＢＧ(ｍ)のＬレベル及び制御信号ＲＧ(ｍ)のＨレベルを、各画素行のオフセットキャンセル期間ＰＯＣの開始まで継続する。すなわち、主電源が投入されレディ状態となった後、また表示スタート後においても、画素行それぞれのオフセットキャンセル期間ＰＯＣの開始までは、点灯スイッチ９４をオフする一方、リセットスイッチ６４をオンして当該画素行のＯＬＥＤ９０のアノードをリセット電位ＶＲＳに応じた電位に固定する。これにより、ＯＬＥＤ９０に最初のフレームのＶＳＩＧが書き込まれる前に、ＯＬＥＤ９０が発光してフラッシュ現象を生じることが防止される。
ちなみにこのフラッシュ現象の発生原因の１つは、駆動電源ＰＶＤＤ，ＰＶＳＳが立ち上がってレディ状態となった後に、点灯スイッチ９４がオンし、かつ駆動ＴＦＴ９２が導通状態であると、ＯＬＥＤ９０に駆動電流が流れることにある。つまり、プリセット状態とする際に駆動ＴＦＴ９２はゲートにＶＩＮＩを印加されて導通状態とされ、この状態は、書き込みスイッチ９６をオフして当該ゲートを映像信号線７２から切り離してもキャパシタ９８により維持されている。その状態で点灯スイッチ９４をオンするとＯＬＥＤ９０が発光する。これは上述したプリセット状態とすることで防止したフラッシュ現象、つまり主電源投入時に点灯スイッチ９４をオフ状態としても容量結合等で生じるフラッシュ現象とは発生メカニズムは異なるが、意図しない発光であり好ましくないものである点は同じである。
本実施形態では、上述のように画素行それぞれのオフセットキャンセル期間ＰＯＣの開始までは、点灯スイッチ９４をオフ状態とすることでこの発生原因でのフラッシュ現象を防止できる。さらにリセットスイッチ６４をオンにすることで、プリセット状態と同様に、ＯＬＥＤ９０のアノードがＶＲＳに応じた電位に固定されるので、何らかの原因で基準電位ＶＤＤが変動しても容量結合でＯＬＥＤ９０のアノード電位が変動してＯＬＥＤ９０が発光することも防止でき、フラッシュ現象を好適に防止できる。
上記実施形態に基づいて説明した本発明は、図３に示した構成以外の画素回路にも適用できる。図６〜図８は他の構成の画素回路を備えた画素５０の概略の等価回路図であり、本発明はこれらの画素を有した有機ＥＬ表示装置にも適用できる。以下、上述した構成と同一の機能を有する構成には同一の符号を付して説明を省略し、上述の構成との相違点を中心に説明する。
図６に示す画素回路は、映像電圧信号ＶＳＩＧと初期化電圧信号ＶＩＮＩとを別系統で供給する点が図３に示す画素回路と異なる。具体的には、各画素列に映像信号線７２とは別に初期化信号線１１０を設け、また各画素５０に初期化スイッチ１１２を設ける。初期化スイッチ１１２は他のスイッチと同様、ＴＦＴで構成でき、走査線駆動回路５２からの制御信号ＩＧによって駆動ＴＦＴ９２のゲート電極と初期化信号線１１０との間の接続／切断を切り替える。制御信号ＩＧを供給する初期化制御線１１４は画素行ごとに設けられ、各画素行の初期化スイッチ１１２を共通に制御する。初期化信号線１１０はＶＩＮＩを印加され、上述の動作にて画素５０にＶＩＮＩを印加する期間には、図６の回路では書き込みスイッチ９６をオフして初期化スイッチ１１２をオンする。映像信号線７２にはＶＳＩＧのみを１Ｈごとに切り替えて供給することができる。上述の動作にて画素５０にＶＳＩＧを印加する期間には、図６の回路では初期化スイッチ１１２をオフして書き込みスイッチ９６をオンする。
図７に示す画素回路は、点灯スイッチ９４及びリセットスイッチ６４を複数の画素行で共通化している点が図３に示す画素回路と異なる。図７には２行２列の画素が示されており、それらと駆動電源ＰＶＤＤとの接続／切断を１つの点灯スイッチ９４で切り替えることができる。また、当該２行の画素行とリセット電源ＰＶＲＳとの接続／切断を１つのリセットスイッチ６４で切り替えることができる。
この構成では、隣接する２行のリセット動作は同時に行われ、リセット動作後、リセットスイッチ６４をオフ状態、点灯スイッチ９４をオン状態とする動作も当該２行について同時に行われる。一方、当該２行についての書き込み・移動度補正動作は１Ｈずらして別々に行われる。
当該２行についてのオフセットキャンセル動作は基本的には同時に行われる。表示部３８の全画素行は主電源投入時には上述の実施形態で述べたように、点灯スイッチ９４をオフ状態、かつリセットスイッチ６４をオン状態としたプリセット状態とされる。このプリセット状態は、点灯スイッチ９４及びリセットスイッチ６４を共有する２行のオフセットキャンセル動作の開始まで継続され、これによりフラッシュ現象を抑制できる。
なお、当該２行のオフセットキャンセル動作は一方の行を１Ｈ遅らせて行うこともできる。この場合、先に実施されるオフセットキャンセル動作の開始のタイミングにて当該２行のプリセット状態は同時に終了され、後にオフセットキャンセル動作を行う画素行の駆動ＴＦＴ９２はプリセット状態の終了からオフセットキャンセル動作の開始までのおよそ１Ｈ期間、導通状態となる。よって、上述のように２画素行のオフセットキャンセル動作を同時に開始して当該２行の駆動ＴＦＴ９２を同時に非導通状態とする方が、フラッシュ現象の抑制効果は高い。
点灯スイッチ９４、リセットスイッチ６４を３行以上の画素で共有する構成も可能である。また点灯スイッチ９４を共有する画素列は３列以上とすることもできる。
図８に示す画素回路は、リセットスイッチ６４を各画素５０に設けた点が図３に示す画素回路と異なる。具体的には、各画素列に沿ってリセット線７８を配線し、各画素行に沿ってリセット制御線７０を配線する。各画素５０のリセットスイッチ６４は当該画素の属する画素列のリセット線７８と駆動ＴＦＴ９２のドレインとの間に接続され、当該画素の属する画素行のリセット制御線７０によりオン／オフを制御される。
図６〜図８を用いて説明した、図３に示す画素５０に対する改変は互いに組み合わせて画素５０に適用することもできる。さらに、ＯＬＥＤ９０のアノードに定電位を供給しながら駆動電源ＰＶＤＤ，ＰＶＳＳを立ち上げることができる画素回路であれば、上述した駆動方法を適用してフラッシュ現象の抑制を図ることが可能である。
上述の実施形態では、駆動ＴＦＴ９２はｎチャネル型トランジスタとしたが、ｐチャネル型トランジスタとすることもできる。また、点灯スイッチ９４、リセットスイッチ６４、書き込みスイッチ９６もｎチャネル型トランジスタに代えてｐチャネル型トランジスタとすることができる。
また、ＯＬＥＤ９０のダイオード極性を図３に示す向きとは逆にすることもできる。この場合、発光動作時にＯＬＥＤ９０に順方向電流が供給されるように、電源線７６に駆動電源ＰＶＤＤから供給する基準電位ＶＤＤは、電源線７４に駆動電源ＰＶＳＳから供給する基準電位ＶＳＳよりも低い電位とされる。リセット電位ＶＲＳは、レディ状態にてＯＬＥＤ９０に印加される電圧（ＶＳＳ−ＶＲＳ）がＯＬＥＤ９０の発光しきい値電圧（順方向電圧降下ＶＦ）以下となるように設定される。
例えば、画素５０をＯＬＥＤ９０の向きを図３とは逆にし、第２基準電位ＶＤＤを第１基準電位ＶＳＳに対して高い電位とし、さらに駆動ＴＦＴ９２をｐ型ＴＦＴとした構成とすることができる。
以上実施形態を用いて説明した本発明によれば、表示装置の電源投入時におけるフラッシュ現象を防止または抑制することができる。
上記実施形態においては、表示装置の開示例として有機ＥＬ表示装置の場合を例示したが、主電源投入時にフラッシュ現象を生じる画素回路を備えた他の種類の自発光型表示装置にも本発明を適用可能である。
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、動作の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものついては、当然に本発明によりもたらされるものと解される。
３０ 有機ＥＬ表示装置、３２ 本体回路、３４ 表示基板、３６ 接続基板、３８ 表示部、４０ 駆動回路、５０ 画素、５２ 走査線駆動回路、５４ 映像線駆動回路、５６ コントローラ、５８，６０，６２ 電源回路、６４ リセットスイッチ、６６ 点灯制御線、６８ 書き込み制御線、７０ リセット制御線、７２ 映像信号線、７４，７６ 電源線、７８ リセット線、９０ ＯＬＥＤ、９２ 駆動ＴＦＴ、９４ 点灯スイッチ、９６ 書き込みスイッチ、９８ キャパシタ、１１０ 初期化信号線、１１２ 初期化スイッチ、１１４ 初期化制御線。

Claims (9)

  1. 電極間に電圧を印加されて発光する発光素子と、
    前記発光素子の一方電極に供給する第１基準電位を印加される第１電源線と、
    前記発光素子を発光させる第２基準電位を印加される第２電源線と、
    制御電圧信号に応じて、前記発光素子の他方電極に接続される第１電流端子と前記第２電源線に接続される第２電流端子との間の導通を制御する駆動トランジスタと、
    前記第２電源線と前記第２電流端子との継断を切り替える第１スイッチング素子と、
    リセット電源から前記第２電流端子へのリセット電位の印加の有無を切り換える第２スイッチング素子と、を有する表示装置を駆動する方法であって、
    前記第１及び第２電源線への前記各基準電位の印加開始に先立ち、前記第１スイッチング素子を制御して前記駆動トランジスタと前記第２電源線との間を遮断すると共に、前記第２スイッチング素子及び前記駆動トランジスタを制御して、前記発光素子の前記他方電極が前記リセット電源に接続されたプリセット状態とし、
    当該プリセット状態にて前記第１及び第２電源線への前記各基準電位の印加を開始し、前記発光素子を発光させる通常動作が可能なレディ状態とすること、
    を特徴とする表示装置の駆動方法。
  2. 複数行に配列された複数の画素それぞれに設けられ、電極間に電圧を印加されて発光する発光素子と、
    前記発光素子の一方電極に供給する第１基準電位を印加される第１電源線と、
    前記発光素子を発光させる第２基準電位を印加される第２電源線と、
    前記画素ごとに設けられ、当該画素の前記発光素子の他方電極に接続される第１電流端子と前記第２電源線に接続される第２電流端子との間の導通を制御電圧信号に応じて制御する駆動トランジスタと、
    前記第２電源線と、各画素行に配置された複数の前記駆動トランジスタの前記第２電流端子との継断を切り替える少なくとも１つの第１スイッチング素子と、
    リセット電源から前記各画素行に配置された複数の前記駆動トランジスタの前記第２電流端子へのリセット電位の印加の有無を切り換える少なくとも１つの第２スイッチング素子と、を有する表示装置を駆動する方法であって、
    前記各画素行において、前記第１及び第２電源線への前記各基準電位の印加開始に先立ち、前記第１スイッチング素子を制御して前記駆動トランジスタと前記第２電源線との間を遮断すると共に、前記第２スイッチング素子及び前記駆動トランジスタを制御して、前記発光素子の前記他方電極が前記リセット電源に接続されたプリセット状態とし、
    当該プリセット状態にて前記第１及び第２電源線への前記各基準電位の印加を開始し、
    その後、ラスタースキャンに同期して前記画素行ごとに順次、前記第２スイッチング素子を制御して前記発光素子の前記他方電極への前記リセット電位の供給を停止して、当該画素行の前記発光素子を発光させる動作を行うこと、
    を特徴とする表示装置の駆動方法。
  3. 請求項１又は請求項２に記載の駆動方法において、
    前記駆動トランジスタはｎチャネル型トランジスタであり、
    前記第２基準電位は前記第１基準電位に対して高い電位であり、
    前記リセット電位は、前記第１基準電位に対して、前記発光素子の発光開始電圧よりも小さい電位差を与えられること、
    を特徴とする表示装置の駆動方法。
  4. 請求項１又は請求項２に記載の駆動方法において、
    前記駆動トランジスタはｐチャネル型トランジスタであり、
    前記第２基準電位は前記第１基準電位に対して低い電位であり、
    前記リセット電位は、前記第１基準電位に対して、前記発光素子の発光開始電圧よりも小さい電位差を与えられること、
    を特徴とする表示装置の駆動方法。
  5. 電極間に電圧を印加されて発光する発光素子と、
    前記発光素子の一方電極に供給する第１基準電位を印加される第１電源線と、
    前記発光素子を発光させる第２基準電位を印加される第２電源線と、
    制御電圧信号に応じて、前記発光素子の他方電極に接続される第１電流端子と前記第２電源線に接続される第２電流端子との間の導通を制御する駆動トランジスタと、
    前記第２電源線と前記第２電流端子との継断を切り替える第１スイッチング素子と、
    リセット電源から前記第２電流端子へのリセット電位の印加の有無を切り換える第２スイッチング素子と、
    電源投入シーケンスを実行する制御部と、を有し、
    前記電源投入シーケンスは、
    前記第１及び第２電源線への前記各基準電位の印加開始に先立ち、前記第１スイッチング素子を制御して前記駆動トランジスタと前記第２電源線との間を遮断すると共に、前記第２スイッチング素子及び前記駆動トランジスタを制御して、前記発光素子の前記他方電極が前記リセット電源に接続されたプリセット状態とし、
    当該プリセット状態にて前記第１及び第２電源線への前記各基準電位の印加を開始し、前記発光素子を発光させる通常動作が可能なレディ状態とすること、
    を特徴とする表示装置。
  6. 複数行に配列された複数の画素それぞれに設けられ、電極間に電圧を印加されて発光する発光素子と、
    前記発光素子の一方電極に供給する第１基準電位を印加される第１電源線と、
    前記発光素子を発光させる第２基準電位を印加される第２電源線と、
    前記画素ごとに設けられ、当該画素の前記発光素子の他方電極に接続される第１電流端子と前記第２電源線に接続される第２電流端子との間の導通を制御電圧信号に応じて制御する駆動トランジスタと、
    前記第２電源線と、各画素行に配置された複数の前記駆動トランジスタの前記第２電流端子との継断を切り替える少なくとも１つの第１スイッチング素子と、
    リセット電源から前記各画素行に配置された複数の前記駆動トランジスタの前記第２電流端子へのリセット電位の印加の有無を切り換える少なくとも１つの第２スイッチング素子と、
    電源投入シーケンスを実行する制御部と、を有し、
    前記電源投入シーケンスは、
    前記各画素行において、前記第１及び第２電源線への前記各基準電位の印加開始に先立ち、前記第１スイッチング素子を制御して前記駆動トランジスタと前記第２電源線との間を遮断すると共に、前記第２スイッチング素子及び前記駆動トランジスタを制御して、前記発光素子の前記他方電極が前記リセット電源に接続されたプリセット状態とし、
    当該プリセット状態にて前記第１及び第２電源線への前記各基準電位の印加を開始し、
    その後、ラスタースキャンに同期して前記画素行ごとに順次、前記第２スイッチング素子を制御して前記発光素子の前記他方電極への前記リセット電位の供給を停止して、当該画素行の前記発光素子を発光させる動作を行うこと、
    を特徴とする表示装置。
  7. 請求項５又は請求項６に記載の表示装置において、
    前記駆動トランジスタはｎチャネル型トランジスタであり、
    前記第２基準電位は前記第１基準電位に対して高い電位であり、
    前記リセット電位は、前記第１基準電位に対して、前記発光素子の発光開始電圧よりも小さい電位差を与えられること、
    を特徴とする表示装置。
  8. 請求項５又は請求項６に記載の表示装置において、
    前記駆動トランジスタはｐチャネル型トランジスタであり、
    前記第２基準電位は前記第１基準電位に対して低い電位であり、
    前記リセット電位は、前記第１基準電位に対して、前記発光素子の発光開始電圧よりも小さい電位差を与えられること、
    を特徴とする表示装置。
  9. 請求項７又は請求項８に記載の表示装置において、
    前記第１スイッチング素子及び前記第２スイッチング素子は前記駆動トランジスタと同極性のトランジスタで構成されることを特徴とする表示装置。
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