JP2000338923A

JP2000338923A - 画像表示装置

Info

Publication number: JP2000338923A
Application number: JP11151138A
Authority: JP
Inventors: Masashi Mori; 雅志森; Toshiyuki Ohara; 寿幸大原; Shigeyuki Nishitani; 茂之西谷; Yukio Hiruta; 幸男蛭田; Akihiro Watanabe; 明洋渡邊
Original assignee: Hitachi Ltd; Hitachi Video and Information System Inc
Current assignee: Hitachi Ltd; Hitachi Advanced Digital Inc
Priority date: 1999-05-31
Filing date: 1999-05-31
Publication date: 2000-12-08
Also published as: KR20010029587A

Abstract

(57)【要約】【課題】従来の液晶表示装置において、ドットクロック
周波数の高い表示モードまでサポートする場合、ドット
クロックを生成するＰＬＬ回路１５のＶＣＯ回路２１の
ゲインを高くする必要があり、ＶＣＯ回路入力ノイズに
よるドットクロック１０９の周波数ジッタが増加し、画
面のちらつきが発生する問題があった。【解決手段】水平同期信号及び垂直同期信号から表示モ
ードを検出する解像度検出回路１８とＤＡＣ制御回路２
３を設け、同期信号からドットクロックを生成するＰＬ
Ｌ回路１５のＶＣＯ回路２１を、電圧電流変換４６と電
流ＤＡＣ回路３１の電流値を加算し、電流制御発振器４
７に入力する構成とすることにより、表示モードに応じ
て、ＶＣＯ回路２１の出力周波数範囲を選択するように
し、ＶＣＯ回路ゲインを低減した。これにより、ドット
クロック周波数の高い表示モードまでサポートする液晶
表示装置でも、ジッタが小さく、ちらつきが少ない装置
を提供できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ドット単位の離散
信号を用いて表示するプラズマ・ディスプレイ装置及び
液晶ディスプレイ装置に関し、詳しくは、ブラウン管表
示装置駆動用の水平同期信号、垂直同期信号および映像
信号を用いた液晶表示装置であり、水平同期信号より生
成したクロックのタイミングにより映像信号を離散映像
信号に変換し、変換した離散映像信号により画像を表示
する画像表示装置に係わるものである。

【０００２】

【従来の技術】従来から、パーソナルコンピュータやワ
ークステーションから出力されるブラウン管表示装置駆
動用の水平同期信号、垂直同期信号および映像信号を用
いて、画像を表示するようにした液晶表示装置が知られ
ている。前記構成の例が、特開平７−１６０２２２に記
載されている。

【０００３】この画像表示装置では、図１０にブロック
図で示すように、ブラウン管表示装置駆動用の映像信
号（Ｒ）１０１，映像信号（Ｇ）１０２，映像信号
（Ｂ）１０３を、アナログ・ディジタル変換手段である
ＡＤ変換回路１０，１１，１２でディジタルデータ１０
６，１０７，１０８に変換し、表示制御回路１３に入力
する。表示制御回路１３は、ディジタルデータ１０６，
１０７，１０８と、ドットクロック１０９と、水平同期
信号１０４と、垂直同期信号１０５とを入力し、液晶表
示ユニット１６に適合したフォーマットにデータ変換
し、液晶表示ユニット１６に画像を表示させる。可変遅
延生成回路１４は、水平同期信号１０４を適切に遅延
し、遅延水平同期信号１１０としてドットクロック生成
手段であるＰＬＬ回路１５に入力する。ＰＬＬ回路１５
は、遅延水平同期信号１０４に同期したドットクロック
１０９を再生し、ＡＤ変換回路１０，１１，１２の変換
タイミングとして出力する。ここで、可変遅延生成回路
１４は、ＡＤ変換回路１０，１１，１２のサンプリング
タイミングが映像信号のセンターになるように調整され
る。

【０００４】

【発明が解決しようとする課題】従来の画像表示装置の
課題を図１０と図１１のタイミングチャートを用いて説
明する。

【０００５】図１１の（１）（３）はパーソナルコンピ
ュータやワークステーションが出力する信号であり、
（１）は水平同期信号１０４の信号波形、（３）は映像
信号（Ｒ）１０１の波形をしめしたものである。ここ
で、映像信号（Ｇ）１０２，映像信号（Ｂ）１０３につ
いても同様であるため省略する。また、（２）はＰＬＬ
回路１５が出力するドットクロック１０９の信号波形で
ある。（４）（５）はドットクロック１０９及び映像信
号（Ｒ）１０１を時間軸方向に拡大した信号波形であ
る。（５）の波形Ａは、パーソナルコンピュータやワー
クステーションから出力される映像信号である。映像信
号の周波数帯域が理想的に高域まで確保出来ている場合
は、波形Ｂの様な矩形波状になる。実際にパーソナルコ
ンピュータやワークステーションが出力する映像信号
は、接続ケーブルによる高域特性の劣化の影響や、出力
回路の高域特性限界に応じて、波形Ａの様に鈍った波形
となる。可変遅延生成回路１４の調整が正しく行われて
おり、またドットクロック１０９の周波数が理想的に安
定しているとすれば、ＡＤ変換タイミングは、（５）の
Ａ，Ｂ，Ｃ，Ｄの様に、波形のセンターとなる。しか
し、ＰＬＬ回路１５が出力する実際のドットクロック１
０９の周波数は、（６）にしめすように、理想的に安定
してはおらず、周波数的な揺れ（以降、ジッタ）が生じ
ている。

【０００６】ＰＬＬ回路１５は、遅延水平同期信号１１
０と、ドットクロック１０９を分周回路２２で１／Ｎ倍
した分周クロック１１２とが、同一周波数になるように
出力電圧を制御する位相比較器・チャージポンプ１９
と、ローパスフィルタであるＬＰＦ２０と、ＬＰＦ２０
の出力電圧に応じた周波数のドットクロックを発生する
電圧制御型の発振器であるＶＣＯ回路２１とから構成さ
れる。一般には、ＶＣＯ入力電圧１１１の僅かなノイズ
によってドットクロック１０９にジッタが生じる。図１
１（６）のＴｊがジッタによるドットクロック波形のエ
ッジのばらつき範囲である。この場合、変換タイミング
は（７）のＡ，Ｂ，Ｃ，Ｄに示すようにばらつきを有す
ることになる。このため、波形の変化が大きいＡ，Ｂ，
Ｃ点では、変換タイミングのばらつきの影響により、Ａ
Ｄ変換回路１０の出力値のばらつきが生じる。例えば、
Ａ点では変換タイミングのばらつきによって、映像信号
（Ｒ）１０１の波形に対して、電圧Ｖｅのばらつきが生
じる。これにより、ＡＤ変換回路１０の出力値は、電圧
Ｖｅに対応したばらつきを有するディジタルデータとな
る。このＡＤ変換回路１０の出力値のばらつきは、液晶
表示ユニット１６での表示輝度のばらつきとなるため、
静止画像を表示した場合にちらつきとして認識される。

【０００７】また、画像表示装置では、図１３の表示解
像度とドットクロック周波数との関係にしめすような、
様々な解像度の表示を行う必要がある。例えばＥＧＡモ
ードからＸＧＡモードまで表示する場合、ドットクロッ
ク周波数は、１６．３MHzから８０ＭＨｚまでの広い範
囲に渡る。

【０００８】次に、図１２を用いてジッタの発生原理を
詳細に説明する。図１２は、ＶＣＯ回路２１の特性を示
したものである。図１２（ａ）の特性を有するＶＣＯ回
路は、入力電圧１１１をＶ１からＶ３までの範囲で変化
させた場合、ｆ１からｆ３までの範囲の周波数のドット
クロックを出力できる。この場合の、ＶＣＯ回路の特性
直線１１６ａの傾斜（ｆ３−ｆ１）／（Ｖ３−Ｖ１）
を、以後ＶＣＯ回路ゲインとあらわす。

【０００９】図１３に示した全ての解像度を表示する場
合、ＶＣＯ回路２１は１６．３MHzから８０ＭＨｚまで
の周波数を出力できる必要があるため、ｆ１＜１６．３
ＭＨｚ、ｆ３＞８０ＭＨｚとする必要がある。図１２
（ａ）の特性を有するＶＣＯ回路２１にＶ２の入力電圧
を与え、ｆ２の周波数のドットクロックを発生させると
きに、ＶＣＯ回路２１の入力電圧のノイズがＶ２Ｍａｘ
からＶ２Ｍｉｎの範囲で発生した場合、ドットクロック
周波数はｆ２Ｍａｘａからｆ２Ｍｉｎａの範囲でばらつ
き１１５ａの微少な周波数変動生じる。この周波数変動
によりジッタが生じる。図１２（ｂ）はＶＣＯ回路ゲイ
ンが（ａ）に比べて大きい場合、即ち、ＶＣＯ回路の動
作周波数範囲が広く、ＶＣＯ回路の特性直線１１６ｂの
傾斜が１１６ａよりも大きい場合を示したものである。
この場合、ＶＣＯ回路２１の入力電圧のノイズがＶ２Ｍ
ａｘからＶ２Ｍｉｎの範囲発生した場合、ドットクロッ
ク周波数はｆ２Ｍａｘｂからｆ２Ｍｉｎｂの範囲でばら
つき、１１５ｂの周波数で変動が生じる。この場合の周
波数変動１１５ｂは図１２（ａ）の場合よりも大きくな
るため、大きなジッタが生じる。

【００１０】上記のとおり、従来の画像表示装置では、
ドットクロック周波数が高い表示モードまで表示可能な
画像表示装置の方が、ＶＣＯ回路ゲインを高いため、大
きなジッタをもつ傾向があった。

【００１１】また、ＬＰＦ回路及びＶＣＯ回路を含めＰ
ＬＬ回路をＬＳＩで構成する場合、製造プロセスの微細
化が進むに従いＬＳＩの耐圧が低くなり、低電圧での回
路設計が必要となる。ＬＰＦ回路の出力電圧範囲及びＶ
ＣＯ回路の入力電圧範囲は電源電圧よりも広くすること
は出来ないため、製造プロセスの微細化に伴いＶＣＯ回
路ゲインを高くする必要があり、ジッタが増大する。

【００１２】本発明の目的は以上の問題点を解決し、ジ
ッタが小さくちらつきが少ない画像表示装置を提供する
ものである。

【００１３】

【課題を解決するための手段】上記課題は、ドットクロ
ックを生成するＰＬＬのＶＣＯ回路のゲインを小さくす
ることにより解決される。即ち、ＶＣＯ回路の入力電圧
変動に対して、出力周波数の変動範囲を小さくすること
により解決される。そのため、ＶＣＯ回路の出力周波数
の範囲を複数範囲に分割出力するようにし、これらの出
力周波数範囲を選択できるようにした。この分割された
出力周波数範囲の選択は、水平同期信号と垂直同期信号
を計数し、この結果より得られる表示モードから行うこ
とができる。

【００１４】ここで上記ＶＣＯ回路は、前記検出された
表示モードに基づき定電流値を発生する電流ＤＡＣ回路
と、ＶＣＯ回路の入力電圧信号を電流信号に変換する電
圧電流変換手段を持ち、前記電流ＤＡＣ回路と前記電圧
電流変換手段の出力電流を加算して電流制御発振器に入
力する構成とすることにより、表示モード毎にＶＣＯ回
路の出力周波数範囲を分割することができる。

【００１５】また上記課題を解決する別の手段として、
ＶＣＯ回路の入力電圧から出力周波数範囲を制御する制
御部を設け、この制御部に、ＶＣＯ回路の入力電圧を３
段階の電圧範囲に判定し、出力周波数範囲を高くする
か、低くするかまたは、変更しないかの３つの設定のい
ずれか一つを選択する電圧検出手段を含めた。さらにＶ
ＣＯ回路には、前記電圧検出手段の検出結果に応じて出
力電流が切り替わる電流ＤＡＣ手段と、ＶＣＯ回路の入
力電圧信号を電流信号に変換する電圧電流変換手段を持
ち、前記電流ＤＡＣ手段と前記電圧電流変換手段の出力
電流を加算して電流制御発振器に入力するようにした。

【００１６】これにより、ＶＣＯ回路の出力周波数範囲
を複数に分割でき、このうちの一つの周波数範囲を選択
することができるので、ＶＣＯ回路のゲインを小さくす
ることができる。

【００１７】

【発明の実施の形態】以下に、本発明に係わる画像表示
装置の実施例を、図面を参照しながら説明する。

【００１８】図１は、本発明に係わる画像表示装置の実
施例を示すブロック図である。本実施例は、ＡＤ変換回
路１０〜１２と、ＰＬＬ回路１５と、表示制御回路１３
と、画像表示ユニット１６と、可変遅延回路１４と、Ｈ
・Ｖカウンタ１７と解像度検出１８とＤＡＣ制御回路２
３とで構成される。

【００１９】つぎに図１に示される画像表示装置の動作
を説明する。ブラウン管表示装置駆動用の映像信号Ｒ１
０１（Red），映像信号Ｇ１０２（Green），映像信号Ｂ
１０３（Blue）は、アナログ・デジタル変換手段である
ＡＤ変換回路１０，１１，１２にてデジタルデータ１０
６，１０７，１０８に変換され、表示制御回路１３に出
力される。表示制御回路１３は、デジタルデータ１０
６，１０７，１０８と、ドットクロック１０９と、水平
同期信号１０４と、垂直同期信号１０５とを入力し、液
晶表示ユニット１６に適合したフォーマットにデータ変
換し、液晶表示ユニット１６に画像を表示させる。デジ
タル信号で表示する画像表示ユニットには液晶表示ユニ
ットに限らずプラズマディスプレイも用いることが可能
である。ＰＬＬ回路１５は可変遅延回路１４によって遅
延調整された遅延水平同期信号１１０に同期したドット
クロック１０９を再生し、ドットクロック１０９はＡＤ
変換回路１０〜１２の変換クロックとして出力される。
可変遅延回路１４の調整はユーザが調整スイッチを操作
し遅延量を操作し、ドットクロック１０９が映像信号
Ｒ，Ｇ，ＢのセンターでＡＤ変換出来るように調整す
る。ＰＬＬ回路１５は位相比較・チャージポンプ１９
と、ＬＰＦ（Low Pass Filter）２０と、ＶＣＯ回路（V
oltage Controlled Oscillator）２１と、電流ＤＡＣ回
路（デジタル・アナログ変換）３１と、分周回路２２
と、で構成される。位相比較器・チャージポンプ１９
は、遅延水平同期信号１１０を基準信号として、ＶＣＯ
回路２１が出力するドットクロック１０９を分周回路２
２で分周した分周ドットクロック１１２を可変信号とし
て、これらの位相を比較して位相差を検出し、位相差に
応じた出力信号を発生するものである。位相比較器・チ
ャージポンプ１９は、たとえば、分周ドットクロック１
１２よりも遅延水平同期信号１１０の方が位相が進んで
いる場合は出力電位が上昇するように出力信号を制御
し、分周ドットクロック１１２よりも遅延水平同期信号
１１０の方が位相が遅れている場合は、出力電位が低下
するように出力信号を制御する。この信号はＬＰＦ２０
により高周波成分が除去され、ＶＣＯ回路２１の制御電
圧として出力される。ＶＣＯ回路２１は入力電圧が低い
場合に相対的に低い周波数のドットクロックを発生し、
入力電位が上昇した場合にはドットクロックの周波数が
上昇する。この制御により、分周ドットクロック１１２
と遅延水平同期信号１１０の周波数が同一になるように
制御される。従って、分周回路２２の分周比をＮとした
場合、ドットクロック周波数は水平同期信号１０４の周
波数のＮ倍となる。

【００２０】図１３に示す様に、垂直同期信号周波数と
垂直同期信号周波数の関係から表示モードは決まるた
め、Ｈ・Ｖカウンタ１７は水平同期信号１０４の周波数
と垂直同期信号１０５の周波数を測定し、解像度検出回
路１８が表示モードを判定し、制御信号１２０によって
ドットクロック周波数が所定の周波数になるように分周
回路の分周比を切り換える。分周回路は特定の分周比を
持つ分周器２２ｂを複数有しており、制御信号１２０に
よってスイッチ２２ａを制御することで分周比を切り換
えることが出来る。分周比の調整は映像信号Ｒ，Ｇ，Ｂ
の１ドット分とドットクロック１０９の１クロックが１
対１に対応する様に調整する必要がある。

【００２１】以下、本発明のＰＬＬ回路を４つの周波数
範囲に分割して動作する実施例を詳細に説明する。図２
は、Ｈ・Ｖカウンタ１７の動作詳細を示したものであ
る。（１）は垂直同期信号１０５であり（２）は水平同
期信号１０４である。（３）はＶカウンタ値であり、垂
直同期信号１０５の１周期を水平同期信号１０４のパル
スでカウントする。（４）はＶカウンタ出力であり、周
期計測値Ｎを出力する。（５）は水平同期信号１０４で
あり、（６）はカウンタ用クロックであり、（７）はＨ
カウンタ値であり、水平同期信号１０４の１周期をカウ
ンタ用クロックの数としてカウントする。（８）はＨカ
ウンタ出力であり、周期計測値Ｍを出力する。解像度検
出回路１８はＨ・Ｖカウンタ１７が出力する信号１１５
と１１６から、解像度を判定し分周回路２２のスイッチ
２２ａを切り換える。例えば水平同期信号１０４の周波
数が７５Ｈｚ，垂直同期信号１０５の周波数が６０．２
４ＫＨｚの場合は、図１３の表のＮｏ．５のＸＧＡモー
ドと判定され、分周比は（ドットクロック周波数÷水平
同期信号周波数）で計算した１３２８に切り換えれば良
い。これにより、映像信号Ｒ，Ｇ，Ｂの１ドット分とド
ットクロック１０９の１クロックが１対１に対応する。
また、各解像度のドットクロックの周波数値データ１２
２をＤＡＣ制御回路２３に出力する。例えば、Ｎｏ．５
のＸＧＡモードの場合、ドットクロック周波数は８０Ｍ
Ｈｚである。次に、ＤＡＣ制御回路２３の動作を図３を
用いて説明する。ドットクロック周波数が２０ＭＨｚ以
下の解像度の場合（図１３のなかではＥＧＡモード）、
ＤＡＣ制御回路２３は出力１２１に"０"を出力する。ド
ットクロック周波数が２０ＭＨｚ〜４０ＭＨｚの場合、
ＤＡＣ制御回路２３は出力１２１に"１"を出力する。ま
た、ドットクロック周波数が４０ＭＨｚ〜６０ＭＨｚの
場合、ＤＡＣ制御回路２３は出力１２１に"２"を出力、
ドットクロック周波数が６０ＭＨｚ〜８０ＭＨｚの場
合、ＤＡＣ制御回路２３は出力１２１に"３"を出力す
る。この制御信号により、ＶＣＯ回路２１の発振周波数
を切り換えるものである。

【００２２】電流ＤＡＣ回路３１とＶＣＯ回路２１の構
成例を図４を用いて説明する。電流ＤＡＣ回路３１は電
流源４１〜４３とスイッチ４４，４５から構成される。
ＤＡＣ制御回路２３の出力１２１は２ビットのバスで構
成され、出力１２１が"０"のときスイッチ４４，４５は
何れもｏｆｆであり出力電流１１３の電流値Ｉ２＝０と
なり、出力１２１が"１"のときスイッチ４４はｏｆｆ、
４５はｏｎであり、出力電流１１３の電流値Ｉ２＝Ｉ１
となる。同様に出力１２１が"２"のときの出力電流１１
３の電流値Ｉ２＝２×Ｉ１、出力１２１が"３"のときの
出力電流１１３の電流値Ｉ２＝３×Ｉ１となる。また、
ＶＣＯ回路２１は電圧・電流変換回路４６と、電流制御
発振器４７と含み、ＬＰＦ２０の出力電圧１１１は、電
圧・電流変換回路４６で電流１３０に変換される。電流
１３０の値はＬＰＦ２０の出力電圧１１１が高くなるに
従って大きくなる様に設定し、その最大値は電流源４１
〜４３の電流値Ｉ１と等しくする。電流１３１は電流１
１３と１３０とを加算したものであり、電流制御発振器
４７の発振周波数を決める。電流制御発振器４７は例え
ばマルチバイブレータ回路で構成し、電流１３１が大き
くなるに従って発振周波数が高くなる様に構成する。

【００２３】図５は、図４に示した電流ＤＡＣ回路３１
とＶＣＯ回路２１の特性を説明したものである。ＤＡＣ
制御回路２３の各設定時に、ＶＣＯ回路２１の入力電圧
をＶＣＯ入力レンジの最低（ＶＬ）から最大（ＶＨ）ま
で変化させた場合のドットクロック周波数を示すもので
ある。ｔ０−ｔ１はドットクロック周波数が２０ＭＨｚ
以下の場合、ｔ１−ｔ２は２０ＭＨｚ〜４０ＭＨｚの場
合、ｔ２−ｔ３は４０ＭＨｚ〜６０ＭＨｚの場合、ｔ３
−ｔ４は６０ＭＨｚ〜８０ＭＨｚの場合である。（１）
はＤＡＣ制御回路出力１２１であり、前記したように発
振周波数（ドットクロック周波数）が２０ＭＨｚ以下の
場合"０"、２０ＭＨｚ〜４０ＭＨｚの場合"１"、４０Ｍ
Ｈｚ〜６０ＭＨｚの場合"２"、６０ＭＨｚ〜８０ＭＨｚ
の場合"３"、とする。（２）はその場合の電流ＤＡＣ回
路３１の出力電流１１３である。（３）はＶＣＯ回路の
入力電圧１１１であり、（４）は電圧・電流変換出力１
３０、（５）は電流制御発振器４７の入力電流１３１で
あり（２）と（４）とを加算したものである。（６）は
ドットクロック周波数である。図に於いて、ｔｐ０はＤ
ＡＣ制御回路出力１２１が"０"のときにＶＣＯ回路入力
電圧をＶｐにした場合を示しており、ドットクロック周
波数はｆｐ０となる。またｔｐ１は、ＤＡＣ制御回路出
力１２１が"１"のときにＶＣＯ回路入力電圧をＶｐにし
た場合であり、ドットクロック周波数はｆｐ１となる。
本図から判る様に、ＤＡＣ制御回路出力１２１が一定の
とき、（３）に示すＶＣＯ回路入力電圧を最小（ＶＬ）
から最大（ＶＨ）まで変化でさせると、（６）に示すド
ットクロック周波数は相対的に２０ＭＨｚ変化する。従
来のＶＣＯ回路で０〜８０ＭＨｚの周波数のドットクロ
ックを得る場合、入力電圧を最小（ＶＬ）から最大（Ｖ
Ｈ）までの変化でドットクロック周波数を８０ＭＨｚ変
化させる必要があるが、本発明の構成とすることで２０
ＭＨｚの変化とすることが出来るため、ＶＣＯゲイン
（ＶＣＯ回路入力電圧の変化に対するドットクロック周
波数の変化率）を１／４とすることが出来るため、ＶＣ
Ｏ回路入力電圧のノイズに対するジッタを減らすことが
可能となる。

【００２４】図９を用いて、本発明の画像表示装置の効
果を説明する。（１）は可変遅延生成回路１４の調整が
不適正な場合のドットクロック１０９、（２）は可変遅
延生成回路１４の調整が適正な場合のドットクロック１
０９である。（３）はドットクロック１０９及び映像信
号（Ｒ）１０１を時間軸方向に拡大したものである。映
像信号はパーソナルコンピュータやワークステーション
内部のドットクロックに同期して発生しているため、Ｐ
ＬＬ回路１５が出力するドットクロック１０９を、パー
ソナルコンピュータやワークステーション内部のドット
クロックと同一にすることで、ＡＤ変換によりドット単
位のディジタルデータ１０６を再生することが出来る。
（３）において、波形Ａはパーソナルコンピュータやワ
ークステーションから出力される映像信号である。映像
信号の周波数帯域が理想的に高域まで確保出来ている場
合は波形Ｂの様な矩形波状になるが、実際にパーソナル
コンピュータやワークステーションが出力する映像信号
は、接続ケーブルによる高域特性の劣化の影響や、出力
回路の高域特性限界に応じて、波形Ａの様に鈍った波形
となる。（２）の様に可変遅延生成回路１４の調整が正
しく行われており、またドットクロック１０９の周波数
が理想的に安定しているとすれば、ＡＤ変換タイミング
は、（５）のＡ，Ｂ，Ｃ，Ｄの様に、波形のセンターと
なる。しかし、（１）の様に可変遅延生成回路１４の調
整が正しく行われていない場合は、例えばＡはＡＥの様
に誤ったレベルをＡＤ変換することになる。但し、実際
のドットクロック１０９の周波数は理想的に安定しては
おらず、僅かな揺れを生じる。この場合の問題点を
（４）（５）に示す。（４）はＰＬＬ回路１５が出力す
るドットクロックのジッタを現した図である。図に於い
てＴｊがジッタによるドットクロック波形のエッジのば
らつき範囲である。この場合、変換タイミングは（５）
のＡ，Ｂ，Ｃ，Ｄに示すようにばらつきを有することに
なる。この場合、波形の変化が大きいＡ，Ｂ，Ｃ点で
は、変換タイミングのばらつきの影響によるＡＤ変換回
路１０の出力値のばらつきが生じる。例えば、Ａ点では
変換タイミングのばらつきによって、映像信号（Ｒ）１
０１の波形に対して、電圧Ｖｅのばらつきが生じる。従
って、ＡＤ変換回路１０の出力値は、電圧Ｖｅに対応し
たばらつきを有するディジタルデータとなる。以上説明
したＡＤ変換回路１０の出力値のばらつきは、液晶表示
ユニット１６での表示輝度のばらつきとなるため、静止
画像を表示した場合にちらつきとして認識される。しか
し、本発明の構成とすることで、ジッタを減らすことが
出来るため、（６）（７）に示す様に、例えば、Ａ点で
は変換タイミングのばらつきによって、映像信号（Ｒ）
１０１の波形に対して、生じる電圧Ｖｅは（５）よりも
小さくでき、ちらつきが少ない画像表示装置を提供でき
る。

【００２５】尚、本実施例ではＤＡＣ制御回路出力を２
ビット（４段階）としたが、段数を増やすことでさらに
ＶＣＯゲインを下げることが可能となる。

【００２６】次に、図６を用いて本発明のＰＬＬ回路の
他の実施例の構成を示す。ＰＬＬ５０は、比較回路５
５，５６と、電圧源５３，５４と、切換回路５７と、電
流ＤＡＣ回路５１と、ＶＣＯ回路５８と、位相比較器１
９と、ＬＰＦ２０と、分周回路２２とから構成される。
このなかで、電流ＤＡＣ回路５１と位相比較器１９と、
ＬＰＦ２０と、分周回路２２は、図１を用いて説明した
実施例と同一であるため、その説明を省略する。電圧源
５３，５４が出力する基準電圧Ｖ２，Ｖ３は、ＶＣＯ入
力レンジの最低電圧Ｖ１よりも高電位で、最高電圧Ｖ４
よりも低電位に設定されており、電位の関係はＶ１＜Ｖ
２＜Ｖ３＜Ｖ４とする。比較回路５５，５６は、ＬＰＦ
出力電圧１１１と電圧源５３，５４が出力する基準電圧
Ｖ２，Ｖ３とを比較し、ＬＰＦ出力電圧１１１が基準電
圧Ｖ２よりも高電位のとき比較出力１４１はＨとなり、
低電位のとき比較出力１４１はＬとなる。また、ＬＰＦ
出力電圧１１１が基準電圧Ｖ３よりも高電位のとき比較
出力１４２はＨとなり、低電位のとき比較出力１４２は
Ｌとなる。切換回路５７は、比較出力１４１がＬ、比較
出力１４２はＨとなる様に、Ｄ０とＤ１の２ビットから
なる切換回路出力信号１４５を切り換える。くわしく
は、比較出力１４１がＨのときは切換回路出力信号１４
５の値を減らし、比較出力１４２がＬのときは切換回路
出力信号１４５の値を増やし、比較出力１４１がＬ、比
較出力１４２がＨのときは切換回路出力信号１４５の値
は変化させない。これにより、ＶＣＯ回路の入力電圧が
Ｖ２〜Ｖ３の間の電位になる様に、ＶＣＯ回路の特性が
制御される。

【００２７】図７は、図６に示したＰＬＬ回路５０の特
性を説明するための図である。切換回路５７の各設定時
に、ＶＣＯ回路５８の入力電圧を入力レンジの最低電位
（Ｖ１）から最大電位（Ｖ４）まで変化させた場合のド
ットクロック周波数を示すものである。ｔ０−ｔ１は切
換回路出力１４５が"０"の場合、ｔ１−ｔ２は"１"の場
合、ｔ２−ｔ３は"２"の場合、ｔ３−ｔ４は"３"の場合
である。（１）は切換回路出力１４５であり、（２）は
その場合の電流ＤＡＣ回路５１の出力電流１４０であ
る。（３）はＶＣＯ回路の入力電圧１１１であり、
（４）は比較出力１４１，１４２であり、（５）はＶＣ
Ｏ回路の入力電圧１１１の電圧・電流変換出力１４６、
（６）は電流制御発振器５８の入力電流１４７であり
（２）と（５）とを加算したものである。（７）はドッ
トクロック周波数である。図に於いて、ｔｐ１は切換回
路出力１４５が"３"のときにＶＣＯ回路入力電圧をＶｐ
にした場合を示しており、ドットクロック周波数はｆｐ
となる。本図から判る様に、切換回路出力１４５が一定
のとき、（２）に示すＶＣＯ回路入力電圧を最小（Ｖ
１）から最大（Ｖ４）まで変化でさせると、（７）に示
すドットクロック周波数は相対的に４０ＭＨｚ変化す
る。従来のＶＣＯ回路で０〜１００ＭＨｚの周波数のド
ットクロックを得る場合、入力電圧を最小（ＶＬ）から
最大（ＶＨ）までの変化でドットクロック周波数を１０
０ＭＨｚ変化させる必要があるが、本発明の構成とする
ことでＶＣＯ回路入力電圧の変化に対するドットクロッ
ク周波数の変化率であるＶＣＯゲインを２／５とするこ
とができる。これによりＶＣＯ回路入力電圧のノイズに
対するジッタを減らすことが可能となり、ちらつきが少
ない画像表示装置を提供できる。

【００２８】尚、本実施例では切換回路出力信号１４５
を２ビット（４段階）としたが、段数を増やすことでさ
らにＶＣＯゲインを下げることが可能となる。

【００２９】つぎに切替回路５７が動的に動作したとき
の動作を図８により説明する。（１）はＶＣＯ回路の入
出力特性を示したものである。縦軸はドットクロック周
波数、横軸はＶＣＯ回路入力電圧である。１８０は切換
回路出力が"３"のときの入出力特性、１８１は切換回路
出力が"２"のときの入出力特性、１８２は切換回路出力
が"１"のときの入出力特性、１８３は切換回路出力が"
０"のときの入出力特性である。（２）（３）はＶＣＯ
入力電圧と比較出力１４１，１４２の関係である。ＶＣ
Ｏ入力電圧が電圧源５３の電位Ｖ２よりも低い場合比較
出力１４１はＨ、ＶＣＯ入力電圧が電圧源５４の電位Ｖ
３よりも低い場合比較出力１４２はＨとなる。本図によ
り、ドットクロック周波数をｆｐに制御する場合の動作
を説明する。切換回路出力１４５の初期値が"０"とした
とき、図に示すように入出力特性は１８３となり、ドッ
トクロック周波数ｆｐより低い周波数しか出力できない
が、この場合位相比較・チャージポンプ１９はドットク
ロック周波数を高くしようとして出力電位を上昇させる
ように動作するため、ＶＣＯ入力電圧は上昇し最大とな
る（Ｖｐ０）。このときの比較出力１４２は図の１８４
に示すようにＬとなるため、切換回路５７は出力１４５
を"０"から"１"へと増加させる。切換回路出力１４５
が"１"になったとき、図に示すように入出力特性は１８
２となるが、ドットクロック周波数ｆｐより低い周波数
しか出力できず、この場合も位相比較・チャージポンプ
１９はドットクロック周波数を高くしようとして出力電
位を上昇させるように動作するため、ＶＣＯ入力電圧は
上昇し最大となる（Ｖｐ１）。このときの比較出力１４
２も図の１８４に示すようにＬとなるため、切換回路５
７は出力１４５を"１"から"２"へと増加させる。切換回
路出力１４５が"２"になったとき、図に示すように入出
力特性は１８１となり、ドットクロック周波数ｆｐが出
力でき、この場合のＶＣＯ入力電圧はＶｐ２となる。こ
のときの比較出力１４２は図の１８５に示すようにＬと
なるため、切換回路５７は出力１４５を"２"から"３"へ
と増加させる。切換回路出力１４５が"３"になったと
き、図に示すように入出力特性は１８０となり、ドット
クロック周波数ｆｐが出力でき、この場合のＶＣＯ入力
電圧はＶｐ３となる。このときの比較出力１４２は図の
１８５に示すようにＨとなり、比較出力１４２はＬとな
るため、切換回路出力１４５は"３"で安定する。以上の
制御により、切換回出力１４５は"３"に引き込み、ＶＣ
Ｏ入力電圧Ｖｐ３は、Ｖ２＜Ｖｐ４＜Ｖ３となる。

【００３０】一般にＶＣＯは、図１４に示すようにＶ
１、Ｖ４近辺でリニアリティが劣化する。Ｖ２からＶ３
をＶＣＯ回路のリニアリティが良好な範囲に設定するこ
とで、ＶＣＯ回路のリニアリティが良好な入力電圧範囲
で動作させることができる。さらに、ＶＣＯ回路の発振
周波数は、電圧値Ｖ２とＶ３に対応する発振周波数の間
に引き込まれるため、たとえば図１３にしめすドットク
ロック周波数が前記の領域になるように、電圧値Ｖ２と
Ｖ３を設定する必要がある。

【００３１】

【発明の効果】本発明によれば、表示解像度の検出手段
を設け、ＶＣＯ回路の出力周波数範囲を表示モードに応
じて選択可能とすることで、出力周波数範囲が小さくで
き、ＶＣＯ回路ゲインを低減できる。また、ＶＣＯ回路
に入力電圧に応じて出力周波数を変化させる制御部を備
えることにより、出力周波数範囲が小さくでき、ＶＣＯ
回路ゲインを低減できる。

【００３２】これにより、ＶＣＯ回路の入力ノイズに対
する出力周波数変化が小さくなるため、ドットクロック
のジッターを低減でき、ちらつきが少ない画像表示装置
を提供できる。

【図面の簡単な説明】

【図１】本発明の画像表示装置の実施例のブロック構
成図

【図２】本発明のＨ・Ｖカウンタ回路の動作の説明図

【図３】本発明のＤＡＣ制御回路の動作の説明図

【図４】本発明の電流ＤＡＣ回路及びＶＣＯ回路の構
成例

【図５】本発明の電流ＤＡＣ回路及びＶＣＯ回路の動
作の説明図

【図６】本発明のＰＬＬ回路の他の実施例のブロック
構成図

【図７】図６のＰＬＬ回路の動作の説明図

【図８】図６のＰＬＬ回路の動作の説明図

【図９】本発明の画像表示装置の実施例の効果の説明
図

【図１０】従来の画像表示装置のブロック構成図

【図１１】従来の画像表示装置の課題の説明図

【図１２】従来の画像表示装置の課題の説明図

【図１３】表示解像度とドットクロック周波数の例

【図１４】本発明のＶＣＯ回路の制御電圧の説明図

【符号の説明】

１０．ＡＤ変換回路１１．ＡＤ変換回路１２．ＡＤ変換回路１３．表示制御回路１４．可変遅延回路１５．ＰＬＬ回路１６．液晶表示ユニット１７．Ｈ・Ｖカウンタ回路１８．解像度検出回路１９．位相比較・チャージポンプ２０．ＬＰＦ回路２１．ＶＣＯ回路２２．分周回路２３．ＤＡＣ制御回路３１．電流ＤＡＣ回路４１．電流源４２．電流源４３．電流源４４．スイッチ４５．スイッチ４６．電流・電圧変換回路４７．電流制御発振器５０．ＰＬＬ回路５１．電流ＤＡＣ回路５３．電圧源５４．電圧源５５．比較回路５６．比較回路５７．切換回路５８．ＶＣＯ回路１０１．映像信号Ｒ１０２．映像信号Ｇ１０３．映像信号Ｂ１０４．水平同期信号１０５．垂直同期信号１０６．デジタルデータ１０７．デジタルデータ１０８．デジタルデータ１０９．ドットクロック１４１．比較出力１４２．比較出力

───────────────────────────────────────────────────── フロントページの続き (72)発明者大原寿幸神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所デジタルメディアシステム事業部内 (72)発明者西谷茂之神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者蛭田幸男神奈川県横浜市戸塚区吉田町292番地株式会社日立画像情報システム内 (72)発明者渡邊明洋千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内Ｆターム(参考） 5C006 AA16 AA22 AC02 AC21 AF72 AF81 BB11 BC12 BF14 BF23 FA08 FA23 5C080 AA05 AA10 BB05 CC03 DD06 EE29 FF09 GG02 GG09 GG10 JJ02 JJ04 JJ07

Claims

【特許請求の範囲】

【請求項１】位相比較器と電圧制御発振器と分周器から
構成されるフェーズ・ロックド・ループ回路を備え、水
平同期信号と垂直同期信号から得られるドットクロック
信号で映像信号をデジタルサンプリングして表示をおこ
なう画像表示装置において、前記同期信号から表示解像
度を検出する手段と、該電圧制御発振器のクロック周波
数出力範囲を制御するコントロール手段をもち、前記同
期信号から検出した表示解像度に応じて、前記電圧制御
発振器の周波数出力範囲を変化させることを特徴とする
画像表示装置。
【請求項２】請求項１記載の電圧制御発振器は、位相比
較器の出力する電圧信号を電流信号に変換する電圧電流
変換手段と、表示解像度を検出するコントロール手段の
検出結果に応じて出力電流値が切り替わる電流ＤＡＣ手
段と、前記電圧電流変換手段と前記電流ＤＡＣ手段の出
力電流が加算入力される電流制御発振器とから構成され
ることを特徴とする画像表示装置。
【請求項３】位相比較器と電圧制御発振器と分周器から
構成されるフェーズ・ロックド・ループ回路を備え、水
平同期信号と垂直同期信号から得られるドットクロック
信号で前記映像信号をデジタルサンプリングして表示を
おこなう画像表示装置において、前記電圧制御発振器
は、入力電圧に応じて出力周波数範囲を変化させる制御
部を備えることを特徴とする画像表示装置。
【請求項４】請求項３記載の電圧制御発振器は、位相比
較器の出力電圧に応じて電圧を３段階の電圧範囲に判定
し、出力周波数範囲を高くする設定と低くする設定と出
力周波数範囲を変更しない設定のいずれか一つを選択す
る電圧検出手段と、前記電圧検出手段の設定に応じて出
力電流値が切り替わる電流ＤＡＣ手段と、位相比較器の
出力する電圧信号を電流信号に変換する電圧電流変換手
段と、前記電流ＤＡＣ手段と前記電圧電流変換手段の出
力電流が加算入力される電流制御発振器とから構成され
ることを特徴とする画像表示装置。
【請求項５】請求項４記載の電圧制御発振器において、
電圧制御発振器が出力する少なくとも１つのドットクロ
ック周波数の発振器入力電圧が、前記電圧検出手段の２
つの比較電圧値の中間になるように、比較電圧値を設定
することを特徴とする画像表示装置。