CN113053277B

CN113053277B - 一种显示面板及其驱动装置和驱动方法

Info

Publication number: CN113053277B
Application number: CN202110427039.1A
Authority: CN
Inventors: 杨秀琴; 刘健明; 赵鹏; 王会明; 马京; 贺新月; 鲁思颖
Original assignee: BOE Technology Group Co Ltd; Hefei BOE Display Lighting Co Ltd
Current assignee: BOE Technology Group Co Ltd; Hefei BOE Display Lighting Co Ltd
Priority date: 2021-04-20
Filing date: 2021-04-20
Publication date: 2022-09-09
Anticipated expiration: 2041-04-20
Also published as: CN113053277A

Abstract

本发明公开了一种显示面板及其驱动装置和驱动方法，应用于显示技术领域，驱动装置，包括：源极驱动器和控制模块，控制模块与源极驱动器连接，控制模块用于在外部向源极驱动器提供驱动数据信号的时间段内，控制源极驱动器的内部时钟信号处于低电平状态，以解决显示面板在高温下黑屏的技术问题。

Description

一种显示面板及其驱动装置和驱动方法

技术领域

本发明涉及显示技术领域，尤其涉及一种显示面板及其驱动装置和驱动方法。

背景技术

随着电子技术的发展，显示器广泛应用在各行各业以及各种场景，并且对显示器的要求也越来越高。针对性地消除显示不良，成为提高产品质量的重要途径。对显示面板的检测发现存在一定概率的黑屏不良，在降低温度后不良现象可消失。

发明内容

鉴于上述问题，提出了本发明以便提供一种克服上述问题或者至少部分地解决上述问题，本发明实施例通过提供一种显示面板及其驱动装置和驱动方法。

第一方面，本发明实施例提供一种显示面板的驱动装置，包括：源极驱动器；控制模块，与所述源极驱动器连接，用于在所述源极驱动器等待驱动数据信号的时间段内，控制所述源极驱动器的内部时钟信号处于低电平状态。

可选地，所述控制模块，还与所述源极驱动器的电源端连接，用于根据所述源极驱动器的电源端提供的上电信号，触发对所述源极驱动器的内部时钟信号进行控制，以使所述源极驱动器的内部时钟信号在所述时间段内处于低电平状态。

可选地，所述装置还包括：

时序控制器，用于提供所述驱动数据信号，所述驱动数据信号包含第一子驱动信号；

所述控制模块与所述时序控制器连接，用于根据所述第一子驱动信号，断开所述控制模块对所述内部时钟信号的控制。

可选地，所述控制模块包括：

第一反相器，所述第一反相器的电源端连接所述时序控制器的第一子驱动信号输入端，所述第一反相器的输入端与所述源极驱动器的级联时钟信号端连接，用于根据所述源极驱动器提供的级联时钟信号以及所述时序控制器是否提供所述第一子驱动信号，产生对应的第一控制电平；

比较电路，所述比较电路的输入端分别与所述第一反相器的输出端和所述源极驱动器的电源端连接，用于根据所述第一控制电平和所述上电信号输出第二控制电平；

开关电路，所述开关电路的通断控制端与所述比较电路的输出端连接，所述开关电路的一端接地，另一端连接所述源极驱动器的内部时钟信号端，用于根据所述第二控制电平控制所述源极驱动器的内部时钟信号端在所述时间段内接地。

可选地，所述比较电路包括：

微分子电路，所述微分子电路的输入端与所述第一反相器的输出端连接；

第一比较器，所述第一比较器的第一输入端与所述源极驱动器的电源端连接，且与所述微分子电路的输出端连接，所述第一比较器的第二输入端连接所述源极驱动器的电源端，所述第一比较器的输出端与所述开关电路的通断控制端连接。

可选地，所述开关电路包括：

控制子电路，所述控制子电路的输入端连接所述比较电路的输出端；

第二反相器，所述第二反相器的输入端与所述控制子电路的输出端连接，所述第二反相器的电源端连接所述源极驱动器的电源端，所述第二反相器的接地端接地；

第一子开关器件，所述第一子开关器件的通断控制端与所述第二反相器的输出端连接，所述源极驱动器的内部时钟信号端通过所述第一子开关器件接地。

可选地，所述控制子电路，包括：

第二子开关器件，所述第二子开关器件的通断控制端连接在所述比较电路的输出端，且所述第二子开关器件连接在所述比较电路的输出端与所述第二反相器的输入端之间；或者

第二比较器，所述第二比较器的第一输入端连接所述比较电路的输出端，所述第二比较器的第二输入端接入参考电压，所述第二比较器的输出端连接所述第二反相器的输入端。

可选地，所述开关电路还包括：

第三子开关器件，所述第三子开关器件的通断控制端与所述源极驱动器的级联时钟信号端连接，所述第三子开关器件连接于所述源极驱动器的电源端与所述第二反相器的输入端之间。

第二方面，本发明实施例提供一种显示面板，包括第一方面任一实施方式所述的驱动装置。

第三方面，本发明实施例提供一种显示面板的驱动方法，包括：在所述显示面板的源极驱动器等待驱动数据信号的时间段内，通过与所述源极驱动器连接的控制模块，控制所述源极驱动器的内部时钟信号处于低电平状态。

本发明实施例中提供的一个或多个技术方案，通过设置控制模块与源极驱动器连接，用于在源极驱动器等待驱动数据信号的时间段内，控制源极驱动器的内部时钟信号处于低电平状态，能够避免源极驱动器的内部时钟信号端在驱动数据信号到来之前处于浮空状态，也就不会因源极驱动器在高温下漏电流过大，而在驱动数据信号到来之前把内部时钟信号被拉至高电平，使得源极驱动器能够在驱动数据信号到来时可以正常恢复出时钟信号，以使源极驱动器能够进入正常工作状态，提高了显示面板的检测良率。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1为本发明实施例中显示面板的驱动装置的结构示意图；

图2为图1中源极驱动器的结构示意图；

图3为相关技术中显示面板的源极驱动器进入正常工作状态的时序图；

图4为相关技术中显示面板的源极驱动器进入异常工作状态的时序图；

图5为图1中控制模块的一种电路示意图；

图6为图1中控制模块的另一种电路示意图；

图7为本发明实施例中驱动装置在上电启动过程的时序图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

本发明实施例提供一种显示面板的驱动装置，参考图1所示，本发明实施例提供的驱动装置包括源极驱动器100和控制模块200，控制模块200与源极驱动器100连接，控制模块200用于在源极驱动器100等待驱动数据信号的时间段内，控制源极驱动器100的内部时钟信号处于低电平状态。

经研究发现，显示面板在高温下出现黑屏，是因为显示面板在上电启动之后，显示面板的源极驱动器100接收到驱动数据信号的时间会晚于源极驱动器100的数字电压信号AVDD的产生时间。具体的，驱动数据信号晚于数字电压信号AVDD约400ms产生，在驱动数据信号延迟的时间段内，源极驱动器100的驱动数据信号端处于浮空状态。在高温状态下，源极驱动器100内部的漏电流较大，导致会在驱动数据信号产生之前将源极驱动器100内部的CDR(clock data recoverypattern，时钟数据恢复)模块110中CR(Clock Recovery，时钟恢复模块)模块111的控制引脚电压拉至低电平。一旦该控制引脚的电压被拉至低电平状态，即使驱动数据信号再送给源极驱动器100，也已经无法再使源极驱动器100生成时钟信号CK了，由此会导致源极驱动器100进入异常工作状态，显示面板出现黑屏。

参考图2所示，为了防止CR模块111的控制引脚由于漏电流较大而被拉至低电平，可以在源极驱动器100的CR模块111内增加FLD(false lock detector,错误锁定检测器)，当内部时钟信号处于低电平状态时，会初始化CR模块111中FD(frequency detector，频率检测器)，提升CR模块111控制引脚的电压，使得在驱动数据信号到来时，CR模块110能够正常生成时钟信号，使源极驱动器100可正常输出信号，从而源极驱动器100可以进入正常工作状态，一定程度解决了显示面板黑屏的问题。源极驱动器100在这种情况下可以进入正常工作状态，时序图如图3所示。由图3可以看出，在源极驱动器100上电(接收到模拟电压信号Vin)之后，驱动数据信号CEDS比数字电压信号AVDD延迟的时间段为t_latecy，在这一延迟的时间段t_latecy内，源极驱动器100的内部时钟信号端LOCKi处于浮空状态，漏电流不大的情况下能够保持在低电平状态。

但是，如图4所示的时序图可以看出，由于源极驱动器100的内部时钟信号LOCKi在驱动数据信号到来之前处于不可控状态，一旦源极驱动器100内漏电流较大时，会将源极驱动器100的内部时钟信号LOCKi在这一延迟的时间段t_latecy内拉至高电平状态，仍然会导致CR模块110无法恢复出时钟信号，导致源极驱动器100进入异常工作状态。

在本发明实施例中，可以基于源极驱动器100的上电信号，即对源极驱动器100提供的模拟电压信号，触发控制模块200开始对源极驱动器100的内部时钟信号端LOCKi进行控制，以使源极驱动器100的内部时钟信号端LOCKi在等待驱动数据信号的时间段内处于低电平状态，直至源极驱动器100获取到驱动数据信号时，断开控制模块200对源极驱动器100内部时钟信号LOCKi的外部控制，而恢复由源极驱动器100内部的CDR模块110进行控制。

在本发明实施例中，可以由PMIC(Power Management IC，集成电源控制器)400生成数字电压信号ACDD和模拟电压信号Vin，提供给源极驱动器100将模拟电压信号提供给控制模块200。

在一些实施方式下，控制模块200与源极驱动器100的电源端连接，从而将源极驱动器100的电源端接收到的模拟电压信号Vin作为触发信号，以触发控制模块200对源极驱动器100的内部时钟信号LOCKi进行控制，从而能够早于驱动数据信号生成之前将源极驱动器100的内部时钟信号至拉低电平状态。就不会受到源极驱动器10内部漏电流的影响，保证源极驱动器100在等待驱动数据信号的时间段t_LATECY内，源极驱动器100的内部时钟信号输出端不会被拉至高电平。

在一些实施方式下，本发明实施例提供的驱动装置还包括：TCON(timingcontroller，时序控制器)300，用于提供驱动数据信号。具体的，时序控制器300与源极驱动器100连接，时序控制器300用于生成驱动数据信号并提供给源极驱动器100。

参考图1和图2所示，时序控制器300产生的驱动数据信号具体为CEDS(ClockEmbedded Differential Signal，时钟嵌入差分信号)信号，包括第一子驱动信号(如图2所示，第一子驱动信号可以表示为CEDSB)和第二子驱动信号(参考图2所示，第二子驱动信号可以表示为CEDSA)，均提供给源极驱动器100的CDR模块110，由CDR模块110对接收到的驱动数据信号进行处理，以输出内部时钟信号(图中均表示为LOCKi)以及用于传递至下一级的级联时钟信号(图中表示为LOCK_PAD)。

在本发明实施例中，时序控制器300还与控制模块200连接，参考图1所示，时序控制器300可以仅仅将其中的第一子驱动信号(表示为CEDSB)提供给控制模块200，以触发控制模块200与源极驱动器100之间断开，从而结束控制模块200对源极驱动器100内部时钟信号输出端的外部控制。

参考图2所示，本发明实施例中源极驱动器100中CDR模块110的结构，可以包括四个功能模块：AEF(Analog front-end，模拟前端模块)112、数据采样模块(Sampler)113、CR模块111以及锁定检测模块114。其中，AEF模块112对驱动数据信号CEDS进行接收并处理，主要包括信号放大、调制解调等，处理后得到数字信号D_in；CR模块111从数字信号D_in中恢复出时钟信号CK；数据采样模块113根据时钟信号CK进行数据采样恢复得到数据序列D[0:27]；锁定检测模块114对CDR模块110的内部时钟及工作状态判定，以输出内部时钟信号LOCKi并回传至CR模块111，还输出级联时钟信号(图中表示为LOCK_PAD)传至下一级。

而在相关技术中，正是因为数据采样模块113中晶体管因较长时间漏电而造成源极驱动器100的内部时钟信号变成高电平状态。而级联时钟信号仍为低电平状态，两者不能保持一致，导致源极驱动器100进入异常工作状态。

具体的，本发明实施例中的控制模块200可以有多种可能的实现方式：

在一些实施方式下，控制模块200可以为FPGA(Field-Programmable GateArray),即现场可编程门阵列)模块，通过先接收到的对源极驱动器100的模拟电压信号，触发将源极驱动器100的内部时钟信号输出端拉低至低电平状态。后接收到驱动数据信号时，触发FPGA模块断开对源极驱动器100的内部时钟信号输出端的控制。

参考图5和图6所示，在一些实施方式下，控制模块200还可以是包括第一反相器210、比较电路220以及开关电路230。下面对控制模块200的每个电路块以及相互连接关系进行描述：

第一反相器210：

第一反相器210分别与源极驱动器100以及时序控制器300连接，用于根据源极驱动器100提供的级联时钟信号以及时序控制器300是否产生第一子驱动信号，产生对应的第一控制电平。

如图7所示的时序图，在源极驱动器100的初始上电阶段，时序控制器300还未产生驱动数据信号。在时序控制器300产生驱动数据信号时，首先送的是由14bit高电平和14bit低电平构成的时钟训练信号(Clock training)。14bit高电平的第二子驱动信号CEDSA首先出现上升沿，而14bit低电平的第一子驱动信号CEDSB首先出现下降沿。在第一子驱动信号CEDSB出现下降沿时，会产生对比较电路220的第一控制电平。

具体的，如图5和图6所示，第一反相器210的电源端连接时序控制器300的第一子驱动信号输入端CEDSB，第一反相器210的输入端与源极驱动器100的级联时钟信号输出端LOCK_PAD连接，第一反相器210用于根据源极驱动器100提供的级联时钟信号以及时序控制器300是否提供第一子驱动信号，产生对应的第一控制电平。

具体来讲，第一反相器210的第一PMOS管MP1的源极连接源极驱动器100的第一子驱动信号输入端SEDSB，第一反相器210的第一NMOS管MN1的源极接地，而第一反相器210的输出端S0与比较电路220的输入端连接。

结合如图7所示的时序图，在源极驱动器100的初始上电阶段时，源极驱动器100的内部时钟信号输出端和级联时钟信号输出端均处低电平状态，即：LOCKi＝LOCK_PAD＝Low，会使第一NMOS管MN1关断，第一PMOS管MP1导通，则第一反相器210的输出端S0输出第一控制电平为：S0＝CEDSB。在时序控制器300还未产生驱动数据信号CEDS时，由于第一NMOS管MN1的栅极和漏极均为低电平状态，不会对源极驱动器100的第一子驱动信号输入端CEDSB的电平状态造成拉动。

比较电路220：

比较电路220的输入端分别与第一反相器210的输出端S0和源极驱动器100的电源端连接，比较电路220用于根据第一反相器210的输出端S0产生的第一控制电平和源极驱动器100提供的模拟电压信号Vin输出第二控制电平。从而，一旦源极驱动器100上电，控制模块200就接收到模拟电压信号Vin，就会触发比较电路220根据第一控制电平输出相应的第二控制电平。

具体的，如图5和6所示，比较电路220可以包括：微分子电路221和第一比较器222。微分子电路221的输入端与第一反相器210的输出端S0连接；从而，微分子电路221能够接收到第一反相器210输出的第一控制电平。第一比较器222的第一输入端与源极驱动器100的电源端Vin连接，且与微分子电路221的输出端连接，第一比较器222的第二输入端连接源极驱动器100的电源端Vin，第一比较器222的输出端S1与开关电路230的输入端连接。

一种较为简单的实施方式，如图5和图6所示的，微分子电路221可以仅包括起到微分作用的电容元件C，也可以设计为其他更为复杂的电路结构，在此不进行限制。如果微分子电路221仅仅为电容元件C，则电容元件C的一个引脚连接第一反相器210的输出端S0，另一个引脚连接第一比较器222的第一输入端。

具体的，第一比较器222可以使用反相比较器，则第一比较器222的第一输入端对应为反相输入端A，第一比较器222的第二输入端对应为同相输入端B。

在一些实施方式下，第一比较器222的反相输入端A与源极驱动器100的电源端Vin之间连接有第一上拉电阻R2，而第一比较器222的第二输入端与源极驱动器100的电源端Vin之间连接有第二上拉电阻R1，其中，R1＝R2。

若驱动数据信号CEDS还未产生，则由于第一反相器210的输出端S0＝CEDSB，第一NMOS管MN1的栅极和漏极均为Low，不会对第一子驱动信号CEDSB造成拉动。使得第一比较器222的反相输入端A的电压V_A等于正向输入端B的电压V_B，继而使得第一比较器222输出端S1输出的第二控制电平为低电平状态，即：S1＝Low；驱动数据信号CEDS一旦产生，第二子驱动信号CEDSA首先出现上升沿，而第一子驱动信号CEDSB首先出现下降沿；通过微分子电路221的微分作用，第一子驱动信号的输入会使得第一比较器222的反相输入端A的电压V_A小于正向输入端B的电压V_B，从而使第一比较器222输出端S1输出的第二控制电平变为高电平状态，即第一子驱动信号CEDSB会使S1＝High。

开关电路230：

开关电路230的通断控制端与比较电路220的输出端S1连接，开关电路230的一端接地，另一端连接源极驱动器100的内部时钟信号端LOCKi，从而开关电路230用于根据比较电路220提供的第二控制电平进行通断，从而控制源极驱动器100的内部时钟信号端LOCKi在等待驱动数据信号的时间段内接地，以处于低电平状态。

在本发明实施例中，开关电路230可以包括：控制子电路231、第二反相器232以及第一子开关器件233。其中，控制子电路231的输入端与比较电路220的输出端S1连接。控制子电路231的输入端具体连接于比较电路220中第一比较器222的输出端S1，而控制子电路231的输出端S2与第二反相器232的输入端连接。从而，通过控制子电路231可以控制第一反相器232的输出端输出的电平。

如图5和图6所示，第二反相器232的输出端S3与第一子开关器件233的通断控制端连接，第二反相器232的第二PMOS管MP2的源极连接源极驱动器100的电源端Vin，第二反相器232的第二NMOS管MN2的源极接地。通过第二反相器232可以控制第一子开关器件233的通断。

如图5和图6所示的，第一子开关器件233的一端连接地，另一端与源极驱动器100的内部时钟信号端LOCKi连接，从而通过第一子开关器件233的导通，使得内部时钟信号端LOCKi接地。

如图5和图6所示的，第一子开关器件233具体可以为第三NMOS管MN3。当然，也可以使用其他功能相似的开关管代替第三NMOS管MN3。第三NMOS管MN3的栅极作为通断控制端，源极和漏极对应接内部时钟信号端LOCKi和接地。

在本发明实施例中，控制子电路231可以有多种实施方式，下面给出其中两种实施方式：

实施方式一：

参考图5所示的，控制子电路231可以为第二比较器2311，第二比较器2311的第一输入端连接比较电路220的输出端，第二比较器2311的第二输入端接入参考电压，第二比较器2311的输出端连接第二反相器232的输入端。

具体的，第二比较器2311可以为同向比较器，第二比较器2311的第一输入端对应为同相输入端，第二比较器2311的第二输入端对应为反相输入端，其中，第二比较器2311的反相输入端可以接地作为参考电压。

因此，如果开关电路230如图5所示，结合图7所示的时序图可以看出，在驱动数据信号CEDS产生之前，第一比较器222两个输入端的电压相等，则第二比较器2311的输出端S2输出低电平，即S2＝Low。第二比较器2311的输出端S2处于低电平状态，会使第二反相器232的第二NMOS管MN2关断，以及第二PMOS管MP2导通，使得第二反相器232的输出端S3为高电平状态，即：S3＝Vin＝High。进而会使第三NMOS管MN3导通，内部时钟信号端LOCKi接地，则LOCKi＝GND＝Low。驱动数据信号CEDS一旦产生，第一比较器222的输出端S1为高电平，即：S1＝High，以使第二比较器2311输出端S2为高电平状态，即：S2＝High。而S2＝High会使得第二反相器232中第二PMOS管MP2关断，以及第二NMOS管MN2导通。一旦第二NMOS管MN2导通，会使第二反相器232的输出端S3为低电平，即：S3＝Low。S3＝Low会使得第三NMOS管MN3关断，内部时钟信号端LOCKi会与接地端GND之间断开，即内部时钟信号端LOCKi不再受此控制模块200的控制。

参考图6所示，控制子电路231也可以为第二子开关器件，第二子开关器件的通断控制端连接比较电路220的输出端，且第二子开关器件连接在比较电路220的输出端与第二反相器232的输入端之间。具体的，第二子开关器件可以是第五NMOS管MN5或者功能相似的其他类型的开关管。其中，第五NMOS管MN5的栅极和源极均连接在第一比较器222的输出端S1，而第五NMOS管MN5的漏极连接第二反相器232的输入端S2。

在时序控制器300产生驱动数据信号之前，内部时钟信号LOCKi与时钟信号LOCK_PAD同时保持为低电平状态，即LOCKi＝LOCK PAD＝Low，驱动数据信号产生后，内部时钟信号LOCKi不再受控制模块200的控制，而由源极驱动器100内的CDR模块控制，以将内部时钟信号LOCKi拉至高电平，使得源极驱动器100内部计时器对恢复的时钟信号CK进行计数，计够31个CLK周期后，会将级联时钟信号端LOCK_PAD拉至高电平状态，从而内部时钟信号LOCKi和级联时钟信号LOCK_PAD一致，使得源极驱动器100开始正常工作。

进一步的，针对开关电路230，还包括：第三子开关器件234，第三子开关器件234的通断控制端与源极驱动器100的级联时钟信号端LOCK_PAD连接，第三子开关器件234连接在一高电平输出端与第二反相器的输入端之间；而第一反相器的栅极输入连接端源极驱动器100的级联时钟信号端LOCK_PAD。

具体的，第三子开关器件234连接的高电平可以为源极驱动器100的电源端Vin。如图5和图6所示的，第三子开关器件234可以为第四NMOS管MN4或者其他功能类似的开关管，比如：双向可控硅、三极管等。栅极和源极均连接级联时钟信号端LOCK_PAD，漏极连接第二反相器232的输入端。从而，源极驱动器100开始正常工作后，源极驱动器100提供的内部时钟信号LOCKi与级联时钟信号LOCK PAD始终保持高电平，从而，处于高电平的LOCK PAD使得驱动数据信号中的第一子驱动信号CEDSB与第一反相器210的第一PMOS管MP1关断，同时，也使第四NMOS管MN4输出高电平，即S2＝High。使得第二NMOS管MN2导通，输出低电平。进而，使得第三NMOS管MN3关断，仍然能够将LOCKi与GND断开，从而不再影响源极驱动器100的内部时钟信号端LOCKi，保证源极驱动器100的正常工作，因此源极驱动器100开始正常工作后，所增加的控制模块200不会对原始电路产生影响。

并且，由于增加的控制模块200是置于源极驱动器100之外，因此，对源极驱动器100的内部改动较小。

基于同一发明构思，本发明实施例提供一种显示面板，包括前文任一实施方式所述的驱动装置，驱动装置的具体实施细节参考前文所述，而显示面板中其他部分均可以参考相关技术，为了说明书的简洁，此处不再赘述。

基于同一发明构思，本发明实施例提供一种显示面板的驱动方法，包括：在显示面板的源极驱动器100等待驱动数据信号的时间段内，通过与源极驱动器100连接的控制模块200，控制源极驱动器100的内部时钟信号处于低电平状态。

本发明实施例中提供的一个或多个技术方案，通过设置控制模块200与源极驱动器100连接，用于在源极驱动器100等待驱动数据信号的时间段内，控制源极驱动器的内部时钟信号处于低电平状态，能够避免源极驱动器100的内部时钟信号端在驱动数据信号到来之前处于浮空状态，也就不会因源极驱动器100在高温下漏电流过大，而在驱动数据信号到来之前把内部时钟信号被拉至高电平，使得源极驱动器100能够在驱动数据信号到来时可以正常恢复出时钟信号，以使源极驱动器100能够进入正常工作状态，提高了显示面板的检测良率。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种显示面板的驱动装置，其特征在于，包括：

源极驱动器；

控制模块，与所述源极驱动器连接，用于在所述源极驱动器等待驱动数据信号的时间段内，控制所述源极驱动器的内部时钟信号处于低电平状态；

时序控制器，用于提供所述驱动数据信号，所述驱动数据信号包含第一子驱动信号，所述控制模块与所述时序控制器连接，根据所述第一子驱动信号断开所述控制模块对所述内部时钟信号的控制。

2.如权利要求1所述的驱动装置，其特征在于，所述控制模块，还与所述源极驱动器的电源端连接，用于根据所述源极驱动器的电源端提供的上电信号，触发对所述源极驱动器的内部时钟信号进行控制，以使所述源极驱动器的内部时钟信号在所述时间段内处于低电平状态。

3.如权利要求2所述的驱动装置，其特征在于，所述控制模块，包括：

4.如权利要求3所述的驱动装置，其特征在于，所述比较电路包括：

5.如权利要求3所述的驱动装置，其特征在于，所述开关电路包括：

6.如权利要求5所述的驱动装置，其特征在于，所述控制子电路，包括：

7.如权利要求5所述的驱动装置，其特征在于，所述开关电路还包括：

8.一种显示面板，包括如权利要求1-7中任一所述的驱动装置。

9.一种显示面板的驱动方法，其特征在于，包括：

在所述显示面板的源极驱动器等待驱动数据信号的时间段内，通过与所述源极驱动器连接的控制模块，控制所述源极驱动器的内部时钟信号处于低电平状态；

所述驱动数据信号包含第一子驱动信号，根据所述第一子驱动信号断开所述控制模块对所述内部时钟信号的控制。