KR101187571B1

KR101187571B1 - Ｂｅｒｔ 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법 및 장치

Info

Publication number: KR101187571B1
Application number: KR1020100136800A
Authority: KR
Inventors: 오광일; 한윤택; 김수우; 최정환; 전현규; 나준호
Original assignee: 주식회사 실리콘웍스
Priority date: 2010-12-28
Filing date: 2010-12-28
Publication date: 2012-10-05
Also published as: KR20120074839A; EP2472508A2; EP2472508A3; CN102542974B; TW201230005A; US20120166896A1; US8775879B2; JP5269973B2; CN102542974A; EP2472508B1; TWI480850B; JP2012142941A

Abstract

본 발명은 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법 및 장치에 관한 것으로, 더욱 상세하게는 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 송수신 시 에러율을 실시간으로 감지하기 위한 비트 에러율 테스트기(BERT : Bit Error Rate Tester) 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법 및 장치에 관한 것이다.

Description

ＢＥＲＴ 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법 및 장치{Method of data transmission of Timing Controller and Source Driver added Bit Error Rate Tester and Device thereof}

평판형 표시 장치는 종래의 CRT에 비해 두께가 얇고 가벼워 다양한 분야에 사용되고 있다. 특히, LCD, PDP, OLED 등의 표시 장치는 기존의 CRT를 대체하며 빠르게 시장에서 확산되고 있다.

평판형 표시 장치는 외부 호스트 시스템으로부터 데이터 신호를 인가 받아 이를 표시 패널에 표시함으로써 화상을 표시한다. 이 때, 평판형 표시 장치는 타이밍 컨트롤러와 소스 드라이버를 포함한다.

즉 외부 호스트 시스템으로부터 인가된 데이터 신호는 타이밍 컨트롤러에 입력되고, 타이밍 컨트롤러는 수신된 데이터 신호를 재가공하여 소스 드라이버에 전송한다. 소스 드라이버는 수신된 데이터 신호를 이용하여 상기 표시 패널에 화상 데이터 전압을 인가한다.

최근에는 평판형 표시 장치가 커지고 고화질의 화상을 제공하기 위해 해상도가 커지는 추세이다. 따라서 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송에 있어서 종래에 비해 보다 높은 신호 품질과 전송 속도가 요구되며, 표시 장치 시스템의 신뢰성을 위해 낮은 EMI 수준이 요구된다.

종래의 데이터 전송 규격인 RSDS(Reduced Swing Differential Signaling)/mini-LVDS(Low Voltage Differential Signaling)를 이용한 표시 장치는 멀티 드롭 버스(Multi-Drop Bus) 방식의 신호선 구조를 사용한다. 이러한 RSDS 방식은 구조적인 임피던스 부정합 문제로 인해 전송 속도가 높아질수록 신호 품질이 급격히 떨어지고, 동시에 EMI 수준이 높아진다.

이를 보완하기 위해 제시된 기술이 PPDS(Point-to-Point Differential Signaling)이다. 이 기술은 데이터 신호를 임피던스 부정합이 거의 없는 포인트 투 포인트(Point-to-Point) 구조의 신호선을 통해 전송함으로써, 높은 전송 속도에서도 높은 신호 품질을 유지할 수 있도록 하였다. 그러나 소스 드라이버의 개수가 증가하게 되면서, 데이터 및 클럭 신호선의 개수가 동일한 비율로 증가하게 되어 전체 신호선의 연결이 복잡해지고 비용 상승의 원인이 되는 문제점이 있다.

도 1은 종래 타이밍 컨트롤러와 소스 드라이버 사이에 데이터 전송을 위한 프로토콜의 일 예를 설명하기 위한 도면이다.

도 1에 도시된 바와 같이, 종래 타이밍 컨트롤러와 소스 드라이버 사이에 데이터 전송을 위한 프로토콜은 단계 1(P-Ｉ), 단계 2(P-Ⅱ) 및 단계 3(P-Ⅲ)을 한 주기로써 포함한다. 단계 1은 클럭 트레이닝(clock training) 단계로써 타이밍 컨트롤러와 소스 드라이버 간에 클럭을 동기화시키는 클럭 신호(CT)를 전송하고, 단계 2는 소스 드라이버의 구성의 등록 및 동작을 설정하는 제어 신호를 전송하며, 단계 3은 표시 패널에 화상 데이터를 인가하기 위한 데이터 신호(RGB DATA)를 전송한다.

도 2는 종래 타이밍 컨트롤러와 소스 드라이버 사이에 데이터 전송을 위한 프로토콜의 일 예 중 단계 2의 세부 전송 패킷을 설명하기 위한 도면이다.

도 2를 참고하면, 단계 2는 소스 드라이버의 설정 정보 신호를 전송하는 단계로써 제어 시작 패킷(CRT_START packet), 제어 패킷(CTR1 packet, CRT2 packet), 및 데이터 시작 패킷(DATA_START packet)을 포함한다. 제어 시작 패킷은 다음 패킷이 제어 패킷임을 나타내고, 제어 패킷은 소스 드라이버의 구성 설정을 위한 각종 제어 신호들을 전송하며, 데이터 시작 패킷은 다음 패킷이 데이터 패킷임을 나타낸다. 단계 2는 데이터 동기화 등을 위한 프리앰블 패킷(PREAMBLE packet)이 포함할 수도 있다.

하기의 표 1 내지 표 2는 각각 제어 시작 패킷과 데이터 시작 패킷에 할당된 비트들의 정의를 나타낸 표이다.

Bit #	Name	Default
0,1	CK	HH
2~7	CTR_START BIT	HLHLHL
8~25	Dummy	-
26,27	DMY	LL

Bit #	Name	Default
0,1	CK	HH
2~7	DATA_START BIT	LHLHLH
8~25	Dummy	-
26,27	DMY	LL

표 1과 표 2를 참고하면, 제어 시작 패킷은, 다음 패킷이 제어 패킷임을 나타내는 제어 시작 비트(CTR_START, 2~7 비트)와 예비 비트(Dummy, 8~25 비트)를 포함하며, 데이터 시작 패킷 또한 다음 패킷이 데이터 패킷임을 나타내는 데이터 시작 비트(DATA_START, 2~7 비트)와 예비 비트(Dummy, 8~25 비트)를 포함한다. 그리고 상기 제어 시작 패킷과 데이터 시작 패킷에는 데이터 신호와 동일한 크기로 임베딩(embedded)된 클럭 신호(CK, DMY)도 포함한다.

이와 같은 종래의 타이밍 컨트롤러와 소스 드라이버 사이에 데이터 전송을 위한 프로토콜에서는, 비트 에러율 테스트기(BERT : Bit Error Rate Tester)(이하 'BERT'라 칭함) 기능이 포함되어 있지 않아 타이밍 컨트롤러와 소스 드라이버 사이의 전송로에 비트 에러율을 실시간으로 감지하는 데 어려움이 있다.

본 발명이 해결하고자 하는 기술적 과제는, 타이밍 컨트롤러와 소스 드라이버 사이의 전송로에 비트 에러율을 감지할 수 있는 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법 및 장치를 제공하는데 있다.

상기 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 비트 에러율 테스트기 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법은, (a) 상기 타이밍 컨트롤러와 상기 소스 드라이버 사이의 클럭을 동기화시키는 클럭 트레이닝(Clock Training) 단계와, 상기 소스 드라이버의 구성을 설정하기 위한 제어 시작 패킷(CTR_START), 제어 패킷(CTR1, CTR2) 및 데이터 시작(DATA_START) 패킷을 차례로 전송하는 단계 및 데이터(RGB DATA) 패킷을 전송하는 단계를 한 주기로써 포함하는 일반모드로 전송하는 단계 (b) 상기 일반모드에서 상기 제어 시작 패킷 및 상기데이터 시작 패킷의 논리 상태를 변경하여 제1 내지 제2 비트 에러율 테스트기(BERT : Bit Error Rate Tester) 패킷으로 전송하는 BERT 준비모드로 전송하는 단계 (c) 상기 BERT 준비모드에서 상기 제1 비트 에러율 테스트기 패킷에 의해 상기 제어 패킷이 무시되고 상기 제2 비트 에러율 테스트기 패킷에 의해 상기 데이터 패킷 대신에 의사랜덤 이진열(PRBS : Pseudo Random Binary Sequence)을 전송하는 BERT 작동모드로 전송하는 단계 및 (d) 상기 의사랜덤 이진열과 상기 소스 드라이버 내부의 설정된 비트열과 비교하여 비트 에러율(bit error rate)을 감지하는 단계를 포함하는 것을 특징으로 한다.

여기에 상기 비트 에러율을 표시 패널에 전시하는 단계를 더 포함할 수도 있다.

바람직하게는, 상기 (b) 단계가 적어도 1회 이상 연속 반복된 후, 상기 (c) 단계에 의해 BERT 작동모드로 전송된다.

또한, 상기 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 비트 에러율 테스트기 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 장치는, 상기 타이밍 컨트롤러는 외부로부터 입력되는 데이터 신호를 처리하여 출력하는 데이터 처리부와, 제1 비트열을 출력하는 제1 선형 되먹임 시프트 레지스터(LFSR : Linear Feedback Shift Register)와, 상기 제1 비트열과 비트들 모두가 1인 비트열을 배타적 논리합하여 의사랜덤 이진열(PRBS : Pseudo Random Binary Sequence)을 출력하는 제1 XOR 게이트와, 상기 의사랜덤 이진열과 상기 데이터 신호 중 하나를 선택하여 데이터 신호 전송선으로 전송하는 먹스(MUX)를 포함하고, 상기 소스 드라이버는, 제2 비트열을 출력하는 제2 선형 되먹임 시프트 레지스터와, 상기 제2 비트열과 상기 의사랜덤 이진열을 배타적 논리합하여 출력하는 제2 XOR 게이트를 포함하는 것을 특징으로 한다.

여기에, 상기 타이밍 컨트롤러에서 전송된 의사랜덤 이진열과 상기 소스 드라이버에 설정된 비트열을 비교하여 비트 에러가 감지되는 경우 카운터하는 에러 카운터기를 더 포함할 수 있다.

바람직하게는, 상기 제1 내지 제2 선형 되먹임 시프트 레지스터는 24비트들로 구성된 비트열을 출력한다.

본 발명은, 소스 드라이버에 설정된 비트열과 타이밍 컨트롤러에서 전송된 의사랜덤 이진열(PRBS : Pseudo Random Binary Sequence)을 수초 동안 비교함으로써 비트 에러율을 실시간 감지할 수 있는 장점이 있다.

또한 본 발명은, 타이밍 컨트롤러와 소스 드라이버 사이에 기존 전송 프로토콜 및 데이터 포맷을 그대로 이용하여 비트 에러율을 감지하고 이를 실시간으로 전시 파악할 수 있는 장점이 있다.

도 1은 타이밍 컨트롤러와 소스 드라이버 사이에 데이터 전송을 위한 프로토콜의 일 예를 설명하기 위한 도면이다.
도 2는 타이밍 컨트롤러와 소스 드라이버 사이에 데이터 전송을 위한 프로토콜의 일 예 중 단계 2의 세부 전송 패킷을 설명하기 위한 도면이다.
도 3은 본 발명의 일실시 예에 따른 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송방법을 설명하기 위한 도면이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송방법 중 BERT 작동모드의 시작을 설명하기 위한 도면이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송방법 중 BERT 작동모드의 마침을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송장치를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송장치 중 타이밍 컨트롤러의 세부구성도이다.
도 10은 본 발명의 일 실시예에 따른 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송장치 중 소스 드라이버의 세부구성도이다.

이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.

도 3은 본 발명의 일실시 예에 따른 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송방법을 설명하기 위한 도면이다.

도 3을 참고하면, 본 발명의 일실시 예에 따른 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송방법은, 일반모드(Normal mode)로 전송하는 단계(S110), BERT 준비모드로 전송하는단계(S120), BERT 작동모드(BERT Operation mode)로 전송하는 단계(S130) 및 비트 에러율(bit error rate)을 감지하는 단계(S140)를 포함한다.

여기에, 상기 비트 에러율을 표시 패널에 전시하는 단계를 더 포함할 수 있다.

일반모드로 전송하는 단계(S110)는, 타이밍 컨트롤러와 소스 드라이버 사이의 클럭을 동기화시키는 클럭 트레이닝(Clock Training) 단계와, 소스 드라이버의 구성을 설정하는 제어 시작 패킷(CTR_START packet), 제어 패킷(CTR1 packet, CTR2 packet) 및 데이터 시작 패킷(DATA_START packet)을 차례로 전송하는 단계 및 데이터 패킷(RGB DATA packet)을 전송하는 단계를 한 주기로써 포함한다.

일반모드로 전송하는 단계(S110)는 종래의 타이밍 컨트롤러와 소스 드라이버 간에 데이터 전송을 위한 프로토콜을 기본으로 동작한다. 다만, 이는 하나의 실시 예에 불과하며 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형이 가능할 것이다.

BERT 준비모드로 전송하는 단계(S120)는, 상기 일반모드에서 상기 제어 시작 패킷 및 상기 데이터 시작 패킷의 논리 상태를 변경하여 제1 내지 제2 BERT 패킷으로 전송한다.

BERT 작동모드로 전송하는 단계(S130)는, 상기 BERT 준비모드에서 상기 제1 BERT 패킷에 의해 상기 제어 패킷(CTR1 packet, CTR2 packet)이 무시되고 상기 제2 BERT 패킷에 의해 상기 데이터 패킷(RGB DATA packet) 대신에 의사랜덤 이진열(PRBS : Pseudo Random Binary Sequence)(이하 'PRBS'라 칭함) 패턴을 전송한다.

여기서, BERT 작동모드로 전송하는 단계(S130)는 적어도 BERT 준비모드로 전송하는 단계(S120)가 1회 이상 연속 반복되는 경우에 진입한다. 바람직하게는, 신뢰성 확보를 위하여 BERT 준비모드로 전송하는 단계(S120)가 적어도 3회 이상 연속 반복된 경우 BERT 작동모드로 전송하는 단계(S130)로 진입한다.

하기의 표 3과 표 4는, 본 발명의 일 실시예에 따른 제1 BERT 패킷과 제2 BERT 패킷의 비트 구성을 각각 정의 한 것이다.

Name	Bit Assign
CK	0,1	HH
제1 BERT BIT	2~7	LLLLLL
DSRST BIT	8~10	XXX
DSEN BIT	11~13	XXX
DMY	14~25	---
DMY	26,27	LL

Name	Bit Assign
CK	0,1	HH
제2 BERT BIT	2~7	LLLHHH
POL	8~10	XXX
RXC	11~13	XXX
EQ1,2	14~19	XXX XXX
CLR/HLDb	20~22	XXX
DMY	23~25	--
DMY	26,27	LL

표 3을 참고하면, 제1 BERT 패킷은 기존의 제어 시작 패킷에서 제어 시작 비트(2~7비트)의 논리 상태인 'HLHLHL'를 'LLLLLL'로 변경하고, 예비 비트(8~25 비트)들 중 일부를 BERT 작동모드를 제어하기 위한 비트들로 활용한다. 본 실시예에서 제1 BERT 패킷은 기존의 제어 시작 패킷에서 제어 시작 비트(2~7비트)의 논리 상태인 'HLHLHL'를 'LLLLLL'로 변경하는 경우를 예시하였지만 이에 한정되지 아니하며, 기존의 제어 시작 패킷에서 제어 시작 비트의 논리 상태와 구분 가능한 다른 논리상태로 변경될 수 있다.

BERT 작동모드를 제어하기 위한 비트들의 일 예는 상기 타이밍 컨트롤러에서 전송될 PRBS 패턴과 상기 소스 드라이버에 비트열을 일치시키는 리셋 비트들(DSRST BIT)과 PRBS 패턴의 전송을 결정하는 인에이블 비트들(DSEN BIT)이 있다.

즉 상기 리셋 비트들이 제1 논리상태인 경우 상기 의사랜덤 이진열과 상기 소스 드라이버 내부에 설정된 비트열이 일치된다. 그리고 상기 인에이블 비트들이 제2 논리상태인 경우 다음 주기에 상기 의사랜덤 이진열이 상기 소스 드라이버로 전송되며, 제3 논리상태인 경우 다음 주기에 상기 의사랜덤 이진열의 전송이 홀딩(holding)된다. 바람직하게는, 제2 논리상태와 제3논리상태는 구분 가능하여야 한다.

예를 들면, 상기 리셋 비트들(DSRST BIT)이 3비트로 이루어지며, 논리상태가 'HHH'인 경우 상기 타이밍 컨트롤러에서 전송 될PRBS 패턴과 상기 소스 드라이버에 설정된 비트열이 일치된다.

또한 상기 인에이블 비트들(DSEN BIT)도 3비트로 이루어지며, 논리상태가 'HHH'인 경우 다음 주기에 PRBS 패턴이 전송되고, 논리상태가 'LLL'인 경우 다음 주기에 PRBS 패턴의 전송이 홀딩(holding)된다.

표 4를 참고하면, 상기 제2 BERT 패킷은 기존의 데이터 시작 패킷(CTR_START packet)에서 데이터 시작 비트들(2~7비트)의 논리 상태인 "LHLHLH"를 'LLLHHH'로 변경하고, 예비 비트들(8~25비트) 중 일부를 제1 BERT 패킷에 의해 무시된 제어 패킷을 대신하여 상기 소스 드라이버의 구성을 설정하는 비트들(POL, RXC, EQ1, EQ2, CLR/HLDb)로 활용한다.

본 실시예에서 제2 BERT 패킷은 기존의 데이터 시작 패킷에서 데이터 시작 비트(2~7비트)의 논리 상태인 'LHLHLH'를 'LLLHHH'로 변경하는 경우를 예시하였지만 이에 한정되지 아니하며, 기존의 데이터 시작 패킷에서 데이터 시작 비트의 논리 상태와 구분 가능한 다른 논리상태로 변경될 수 있다.

비트 에러율(bit error rate)을 감지하는 단계(S140)는 상기 타이밍 컨트롤러에서 전송된 PRBS 패턴과 상기 소스 드라이버 내부의 설정된 비트열을 비교하여 전송로의 에러율을 감지한다.

본 발명의 일 예는 전송될 PRBS 패턴과 상기 소스 드라이버 내부의 설정된 비트열 사이에 일정한 규칙을 설정한 후, 전송된 PRBS 패턴과 상기 비트열 사이에 상기 일정한 규칙이 변질되었는지를 조사한다.

그리고 상기 비트 에러율을 표시 패널에 전시하는 단계는 상기 비트 에러율을 표시 패널에 전시함으로써 실시간으로 이를 파악할 수 있게 한다.

도 4 및 도 5는 본 발명의 일 실시예에 따른 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송방법 중 BERT 작동모드의 시작을 설명하기 위한 도면이다.

도 4 및 도 5를 참고하면, 본 발명의 일 실시예에 따른 BERT 작동모드 시작은, 클럭 트레이닝(clock training)을 실시하는 단계Ｉ(P-Ｉ)과, 제어 시작 패킷(CTR_START packet), 제어 패킷(CTR1 packet, CTR2 packet) 및 데이터 시작 패킷(DATA_START packet)을 전송하는 단계Ⅱ(P-Ⅱ)와, 데이터 패킷을 전송하는 단계Ⅲ(P-Ⅲ)를 한 주기로써 포함하는 일반모드(Normal mode)에서, 단계 Ⅱ의 제어 시작 패킷과 데이터 시작 패킷의 논리 상태를 변경하여 제1 내지 제2 BERT 패킷으로 전송한다.

바람직하게는, 제어 시작 패킷의 제어 시작 비트들과 데이터 시작 패킷의 데이터 시작 비트들의 논리 상태를 변경한다. 예를 들면, 상기 제어 시작 비트들의 논리 상태를 'LLLLLL'로 변경하고, 상기 데이터 시작 비트들의 논리 상태를 'LLLHHH'로 변경한다.

또한 제어 시작 패킷의 예비 비트(8~25 비트)들 중 일부는 상기 타이밍 컨트롤러에서 전송될의사랜덤 이진열과 상기 소스 드라이버에 설정된 의사랜덤 이진열을 일치시키는 리셋 비트들(DSRST BIT)과 의사랜덤 이진열 전송을 결정하는 인에이블 비트들(DSEN BIT)으로 활용한다.

마찬가지로, 데이터 시작 패킷의 예비 비트(8~25 비트)들 중 일부는 제1 BERT 패킷에 의해 무시된 제어 패킷을 대신하여 상기 소스 드라이버의 구성을 설정하는 비트들(POL, RXC, EQ1, EQ2, CLR/HLDb)로 활용한다.

본 발명의 일 실시예는 제1 내지 제2 BERT 패킷이 적어도 연속하여 3회 반복되는 경우 BERT 작동모드(BERT Operation mode)로 전환되어 전송한다. BERT 작동모드에서는 제1 BERT 패킷에 의해 단계Ⅱ(P-Ⅱ)의 제어 패킷이 무시되고, 제2 BERT 패킷에 의해 단계 Ⅲ(P-Ⅲ)의 데이터 패킷 대신 PRBS 패턴이 전송된다.

또한, BERT 작동 모드에서는 소스 드라이버 내부에 설정된 비트열과 상기 타이밍 컨트롤러로부터 전송된 PRBS 패턴을 비교하여 비트 에러율(bit error rate)을 감지하는 단계와, 상기 감지된 비트 에러율을 표시 패널에 전시하는 단계를 더 포함할 수 있다.

도 6 및 도 7은 본 발명의 일 실시예에 따른 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송방법 중 BERT 작동모드의 마침을 설명하기 위한 도면이다.

도 6 및 도 7을 참고하면, 본 발명의 일 실시예에 따른 BERT 작동모드 마침은, 클럭 트레이닝(clock training)을 실시하는 단계Ｉ(P-Ｉ)과, 제1 BERT 패킷 및 제2 BERT 패킷을 전송하는 단계Ⅱ(P-Ⅱ)와, PRBS 패턴을 전송하는 단계Ⅲ(P-Ⅲ)를 한 주기로써 포함하는 BERT 작동모드(BERT Operation mode)에서, 단계Ⅱ의 제1 BERT 패킷 및 제2 BERT 패킷의 논리 상태를 일반모드의 논리 상태로 되돌린다. 그 결과 다음 주기부터는 제어 시작 패킷에 의해 제어 패킷은 다시 인식되며, 데이터 시작 패킷에 의해 PRBS 패턴 대신 화소 데이터(RGB 데이터)가 전송된다.

바람직하게는, 제1 BERT 패킷의 제1 BERT 비트들과 제2 BERT 패킷의 제2 BERT 비트들의 논리 상태를 변경한다. 예를 들면, 상기 제1 BERT 비트들의 논리 상태를 'HLHLHL'로 변경하고, 상기 제2 BERT 비트들의 논리 상태를 'LHLHLH'로 변경한다.

도 8은 본 발명의 일 실시예에 따른 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송장치를 설명하기 위한 도면이다.

도 8을 참고하면, 본 발명의 일 실시예에 따른BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송장치(100)는 타이밍 컨트롤러(110), 소스 드라이버(120) 및 데이터 신호 전송선(130)을 포함한다.

본 발명의 일 실시예에 따른 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송장치(100)는 데이터 신호 전송선의 에러율을 감지하기 위한 BERT 기능이 추가된다.

이를 위해, 본 발명의 일 실시예에 따른 타이밍 컨트롤러(110)는 외부로부터 입력되는 데이터 신호, 클럭 신호 등을 수신하여 전송할 뿐만 아니라, 데이터 신호 전송선에 에러가 존재하는지 여부를 판단하기 위한 PRBS 패턴도 전송할 수 있다.

그리고 소스 드라이버(120)는 상기 데이터 신호뿐만 아니라 상기 PRBS 패턴도 수신하고 이를 내부에 설정된 비트열과 비교하여 에러율을 감지한다. 또한 감지된 에러율을 실시간으로 표시 패널에 전시할 수 있다. 그리고 데이터 신호 전송선(130)은 포인트 투 포인트 방식으로 연결됨이 바람직하나, 본 발명의 실시예가 여기에 한정되는 것이 아님은 당연하다.

도 9는 본 발명의 일 실시예에 따른 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송장치 중 타이밍 컨트롤러의 세부구성도이다.

도 9를 참고하면, 본 발명의 일 실시예에 따른 타이밍 컨트롤러(110)는, 데이터 처리부(111), 제1 선형 되먹임 시프트 레지스터(LFSR : Linear Feedback Shift Register)(이하 'LFSR'이라 칭함)(112), 제1 XOR 게이트(123) 및 먹스(MUX)(124)를 포함한다.

데이터 처리부(111)는 외부로부터 입력되는 데이터 신호를 처리하여 출력하고, 제1 LFSR(112)는 제1 비트열을 출력하며 제1 XOR 게이트(123)는 상기 제1 비트열과 비트들 모두가 1인 비트열을 배타적 논리합하여 PRBS 패턴을 출력한다. 최종적으로 먹스(MUX)(124)는 상기 PRBS 패턴과 상기 데이터 신호 중 하나를 선택하여 데이터 신호 전송선으로 전송한다.

여기서, LFSR는 시프트 레지스터의 일종으로, 레지스터에 입력되는 값이 이전 상태 값들의 선형 함수로 계산되는 구조를 가지고 있다. 상술한 LFSR에 관한 기술은 디지털 통신 및 신호처리분야에서 이 출원 전에 공지되어 다양하게 실시되고 있으므로 그 동작에 대한 자세한 설명은 생략하고자 한다.

본 발명의 일 실시예에 따른 LFSR는 액정표시장치가 8비트 칼라 모드로 동작하는 경우 24비트들로 구성된 비트열을 출력하고, 특성다항식은 하기의 수학식1과 같다.

또한, 본 발명의 일 실시예에 따른 LFSR는 동일한 크기로 데이터 신호 사이에 임베딩 클럭 신호(EPI Word CLK)에 응답하고, 인에이블 신호(DSEN)가 인가되는 경우 상기 제1 비트열을 출력하며 리셋신호(DSRST)가 인가되는 경우 비트들 모두가 1인 비트열을 출력한다. 상기 LFSR는 본 발명에 따른 일 실시예에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

도 10은 본 발명의 일 실시예에 따른 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송장치 중 소스 드라이버의 세부구성도이다.

도 10을 참고하면, 본 발명의 일 실시예에 따른 소스 드라이버(120)는, 제2 LFSR(121) 및 제2 XOR 게이트(122)를 포함한다. 여기에 타이밍 컨트롤러(110)에서 전송된 PRBS 패턴과 소스 드라이버(120)에 설정된 비트열을 비교하여 비트 에러가 감지되는 경우 카운터하는 에러 카운터기(123)를 더 포함할 수 있다. 또한 상기 에러 카운터기의 출력을 표시 패널에 전시하여 실시간으로 데이터 신호 전송선의 에러율을 파악할 수 있도록 구성할 수도 있다.

본 발명의 일 실시예에 따른 제2 LFSR(121)는 제2 비트열을 출력하고, 제2 XOR 게이트(122)는 상기 제2 비트열과 상기 타이밍 컨트롤러(110)에서 전송되는 PRBS 패턴을 배타적 논리합하여 출력한다. 바람직하게는, 제2 LFSR(121)는 제1 LFSR(112)와 동일한 비트열을 출력하며, 그 특성방정식 또한 동일하다.

또한 에러 카운터기(123)는, 전송될 PRBS 패턴과 상기 제2 비트열 사이에 일정한 규칙을 설정한 후, 전송된 의사랜덤 이진열과 상기 제2 비트열 사이에 상기 일정한 규칙의 변화가 있는 경우 카운터 한다.

여기서, PRBS 패턴이 제1 LFSR(112)에 의한 제1 비트열일 수도 있지만, 본 발명의 일 실시예는 제1 XOR 게이트(113)를 통해 24비트가 모두 1인 비트열과 배타적 논리합하여 생성한다. 따라서 제2 LFSR(121)의 제2 비트열은 상기 PRBS 패턴과는 모든 비트가 반전된 형태이므로 만약 데이터 신호 전송로(130)에서 비트 에러가 없다면 상기 제2 XOR 게이트(122)에서 출력되는 비트열은 모두 1이 될 것이다. 이는 본 발명의 일 실시예에 불과할 뿐 당업자라면 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형이 가능하다.

이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims

타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법에 있어서,
(a) 상기 타이밍 컨트롤러와 상기 소스 드라이버 사이의 클럭을 동기화시키는 클럭 트레이닝(Clock Training) 단계와, 상기 소스 드라이버의 구성을 설정하기 위한 제어 시작 패킷(CTR_START), 제어 패킷(CTR1, CTR2) 및 데이터 시작(DATA_START) 패킷을 차례로 전송하는 단계 및 데이터(RGB DATA) 패킷을 전송하는 단계를 한 주기로써 포함하는 일반모드로 전송하는 단계
(b) 상기 일반모드에서 상기 제어 시작 패킷 및 상기 데이터 시작 패킷의 논리 상태를 변경하여 제1 내지 제2 비트 에러율 테스트기(BERT : Bit Error Rate Tester) 패킷으로 전송하는 BERT 준비모드로 전송하는 단계
(c) 상기 BERT 준비모드에서 상기 제1 비트 에러율 테스트기 패킷에 의해 상기 제어 패킷이 무시되고 상기 제2 비트 에러율 테스트기 패킷에 의해 상기 데이터 패킷 대신에 의사랜덤 이진열(PRBS : Pseudo Random Binary Sequence)을 전송하는 BERT 작동모드로 전송하는 단계 및
(d) 상기 의사랜덤 이진열과 상기 소스 드라이버 내부에 설정된 비트열과 비교하여 비트 에러율(bit error rate)을 감지하는 단계를 포함하는 것을 특징으로 하는 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법.
제 1 항에 있어서,
(e) 상기 비트 에러율을 표시 패널에 전시하는 단계 를 더 포함하는 것을 특징으로 하는BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법.
제 1 항 또는 제 2 항에 있어서,
상기 (b) 단계가 적어도 1회 이상 연속 반복된 후, 상기 (c) 단계에 의해 BERT 작동모드 전송되는 것을 특징으로 하는 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법.
제 1 항 또는 제 2 항에 있어서, 상기 (d) 단계는,
전송될 의사랜덤 이진열과 상기 소스 드라이버 내부의 설정된 비트열 사이에 일정한 규칙을 설정한 후, 전송된 의사랜덤 이진열과 상기 비트열 사이에 상기 일정한 규칙의 변화 유무로 비트 에러율(bit error rate)을 감지하는 것을 특징으로 하는 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법.
제 1 항 내지 제 2 항 중 어느 하나의 항에 있어서,
상기 제1 비트 에러율 테스트기 패킷은,
다음 패킷이 제어 패킷임을 알리는 제어 시작 비트들과 여분의 예비 비트들을 포함하는 상기 제어 시작 패킷에서,
상기 제어 시작 비트의 논리 상태를 다른 논리 상태로 변경하고, 상기 예비 비트들 중 일부를 상기 BERT 작동모드를 제어하기 위한 비트들로 활용하는 것을 특징으로 하는 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법.
제 5 항에 있어서, 상기 BERT 작동모드를 제어하기 위한 비트들은,
상기 의사랜덤 이진열과 상기 소스 드라이버 내부에 설정된 비트열을 일치시키는 리셋 비트들(DSRST BIT)과 상기 의사랜덤 이진열의 전송 여부를 결정하는 인에이블 비트들(DSEN BIT)을 포함하는 것을 특징으로 하는 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법.
제 6 항에 있어서,
상기 리셋 비트들이 제1 논리 상태인 경우 상기 의사랜덤 이진열과 상기 소스 드라이버 내부에 설정된 비트열이 일치되는 것을 특징으로 하는 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법.
제 7 항에 있어서,
상기 인에이블 비트들이 제2 논리 상태인 경우 다음 주기에 상기 의사랜덤 이진열이 상기 소스 드라이버로 전송되고, 제3 논리 상태인 경우 다음 주기에 상기 의사랜덤 이진열의 전송이 홀딩(holding)되는 것을 특징으로 하는 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법.
제 1 항 내지 제 2 항 중 어느 하나의 항에 있어서,
상기 제2 비트 에러율 테스트 패킷은,
다음이 데이터 패킷임을 알리는 데이터 시작 비트들과 여분의 예비 비트들을 포함하는 상기 데이터 시작 패킷에서,
상기 데이터 시작 비트의 논리 상태를 다른 논리 상태로 변경하고, 상기 예비 비트들 중 일부는 상기 제1 비트 에러율 테스트 패킷에 의해 무시된 제어 패킷을 대신하여 상기 소스 드라이버의 구성을 설정하는 비트들로 활용하는 것을 특징으로 하는 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 방법.
타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 장치에 있어서,
상기 타이밍 컨트롤러는,
외부로부터 입력되는 데이터 신호를 처리하여 출력하는 데이터 처리부와, 제1 비트열을 출력하는 제1 선형 되먹임 시프트 레지스터(LFSR : Linear Feedback Shift Register)와, 상기 제1 비트열과 비트들 모두가 1인 비트열을 배타적 논리합하여 의사랜덤 이진열(PRBS : Pseudo Random Binary Sequence)을 출력하는 제1 XOR 게이트와, 상기 의사랜덤 이진열과 상기 데이터 신호 중 하나를 선택하여 데이터 신호 전송선으로 전송하는 먹스(MUX)를 포함하고,
상기 소스 드라이버는,
제2 비트열을 출력하는 제2 선형 되먹임 시프트 레지스터와, 상기 제2 비트열과 상기 의사랜덤 이진열을 배타적 논리합하여 출력하는 제2 XOR 게이트를 포함하는 것을 특징으로 하는 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 장치.
제 10 항에 있어서,
상기 제1 내지 제2 선형 되먹임 시프트 레지스터는 24비트들로 구성된 비트열을 출력하는 것을 특징으로 하는 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 장치.
제 11 항에 있어서,
상기 제1 내지 제2 선형 되먹임 시프트 레지스터의 특성 다항식이 하기의 수학식과 같은 것을 특징으로 하는 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 장치.
제 10 항에 있어서,
상기 제1 내지 제2 선형 되먹임 시프트 레지스터는 인에이블 신호(DSEN)에 응답하여 각각 상기 제1 내지 제2 비트열을 출력하고 리셋신호(DSRST)에 응답하여 비트들 모두가 1인 비트열을 출력하는 것을 특징으로 하는BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 장치.
제 10 항에 있어서, 상기 소스 드라이버는,
상기 타이밍 컨트롤러에서 전송된 의사랜덤 이진열과 상기 소스 드라이버에 설정된 비트열을 비교하여 비트 에러가 감지되는 경우 카운터하는 에러 카운터기를 더 포함하는 것을 특징으로 하는 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 장치.
제 14 항에 있어서, 상기 에러 카운터기는,
전송될 의사랜덤 이진열과 상기 제2 비트열 사이에 일정한 규칙을 설정한 후, 전송된 의사랜덤 이진열과 상기 제2 비트열 사이에 상기 일정한 규칙의 변화가 있는 경우 카운터 하는 것을 특징으로 하는 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 장치.
제 15 항에 있어서,
상기 에러 카운터기의 출력 값을 표시 패널에 전시하는 것을 특징으로 하는 BERT 기능이 추가된 타이밍 컨트롤러와 소스 드라이버 사이의 데이터 전송 장치.