JP5269973B2 - ビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法及び装置 - Google Patents

Description

本発明はタイミングコントローラとソースドライバの間のデータ伝送方法及び装置に関し、さらに詳しくはタイミングコントローラとソースドライバの間のデータ送受信時のエラー率をリアルタイムに感知するためのビットエラー率テスト（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ Ｔｅｓｔ：ＢＥＲＴ）機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法及び装置に関する。

フラット型表示装置は従来のＣＲＴに比べて厚さが薄く、軽くて様々な分野に使われている。特に、ＬＣＤ、ＰＤＰ、ＯＬＥＤなどの表示装置は既存のＣＲＴに代えて急速に市場を拡大している。

フラット型表示装置は外部のホストシステムからデータ信号の印加を受けてこれを表示パネルに表示することにより画像を表示する。この時、フラット型表示装置はタイミングコントローラとソースドライバを含む。

すなわち、外部のホストシステムから印加されたデータ信号はタイミングコントローラに入力され、タイミングコントローラは受信されたデータ信号を再加工してソースドライバに伝送する。ソースドライバは受信されたデータ信号を用いて前記表示パネルに画像データ電圧を印加する。

最近、フラット型表示装置が大きくなり高画質の画像を提供するために解像度が大きくなる傾向にある。したがって、タイミングコントローラとソースドライバの間のデータ伝送において従来に比べてより高い信号品質と伝送速度が求められ、表示装置システムの信頼性のために低ＥＭＩレベルが求められる。

従来のデータ伝送規格であるＲＳＤＳ（Ｒｅｄｕｃｅｄ Ｓｗｉｎｇ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）／ｍｉｎｉ−ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）を利用した表示装置はマルチドロップバス（Ｍｕｌｔｉ−Ｄｒｏｐ Ｂｕｓ）方式の信号線構造を用いる。このようなＲＳＤＳ方式は構造的なインピーダンス不整合問題によって伝送速度が高くなるほど信号品質が急激に落ち、同時にＥＭＩレベルが高くなる。

これを補完するために提示された技術がＰＰＤＳ（Ｐｏｉｎｔ−ｔｏ−Ｐｏｉｎｔ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）である。この技術はデータ信号をインピーダンス不整合がほとんどないポイントツーポイント（Ｐｏｉｎｔ−ｔｏ−Ｐｏｉｎｔ）構造の信号線を介して伝送することにより、高い伝送速度でも高い信号品質を維持できるようにした。しかし、ソースドライバの個数が増加するにつれ、データ及びクロック信号線の個数が同じ割合で増加するようになり、全体信号線の連結が複雑になって費用上昇の原因になる問題点がある。

図１は、従来のタイミングコントローラとソースドライバの間にデータを伝送するためのプロトコルの一例を説明するための図である。

図１に図示のように、従来のタイミングコントローラとソースドライバの間にデータを伝送するためのプロトコルはステップ１（Ｐ−Ｉ）、ステップ２（Ｐ−ＩＩ）及びステップ３（Ｐ−ＩＩＩ）を一周期として含む。ステップ１はクロックトレーニング（ｃｌｏｃｋ ｔｒａｉｎｉｎｇ）ステップでタイミングコントローラとソースドライバの間にクロックを同期化させるクロック信号ＣＴを伝送し、ステップ２はソースドライバの構成の登録及び動作を設定する制御信号を伝送し、ステップ３は表示パネルに画像データを印加するためのデータ信号ＲＧＢ ＤＡＴＡを伝送する。

図２は、従来のタイミングコントローラとソースドライバの間にデータを伝送するためのプロトコルの一例のうちステップ２の細部の伝送パケットを説明するための図である。

図２を参照すると、ステップ２はソースドライバの設定情報信号を伝送するステップで、制御開始パケット（ＣＴＲ＿ＳＴＡＲＴ ｐａｃｋｅｔ）、制御パケット（ＣＴＲ１ ｐａｃｋｅｔ、ＣＴＲ２ ｐａｃｋｅｔ）、及びデータ開始パケット（ＤＡＴＡ＿ＳＴＡＲＴ ｐａｃｋｅｔ）を含む。制御開始パケットは次のパケットが制御パケットであることを示し、制御パケットはソースドライバの構成設定のための各種制御信号を伝送し、データ開始パケットは次のパケットがデータパケットであることを示す。ステップ２はデータ同期化などのためのプリアンブルパケット（ＰＲＥＡＭＢＬＥ ｐａｃｋｅｔ）を含むことができる。

下記表１乃至表２は、それぞれ制御開始パケットとデータ開始パケットに割り当てられたビットの定義を示す表である。

表１及び表２を参照すると、制御開始パケットは、次のパケットが制御パケットであることを示す制御開始ビットＣＴＲ＿ＳＴＡＲＴ（２〜７ビット）と予備ビットＤｕｍｍｙ（８〜２５ビット）を含み、データ開始パケットも次のパケットがデータパケットであることを示すデータ開始ビットＤＡＴＡ＿ＳＴＡＲＴ（２〜７ビット）と予備ビットＤｕｍｍｙ（８〜２５ビット）を含む。そして、前記制御開始パケットとデータ開始パケットにはデータ信号と同じサイズで埋め込まれた（ｅｍｂｅｄｄｅｄ）クロック信号ＣＫ、ＤＭＹも含まれる。

このような従来のタイミングコントローラとソースドライバの間にデータを伝送するためのプロトコルでは、ビットエラー率テスト（以下、「ＢＥＲＴ」と称する）機能が含まれていないため、タイミングコントローラとソースドライバの間の伝送路のビットエラー率をリアルタイムに感知することが困難である。

本発明が解決しようとする技術的課題は、タイミングコントローラとソースドライバの間の伝送路にビットエラー率を感知できるビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法及び装置を提供することである。

前記技術的課題を達成するための本発明の一実施形態によるビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法は、（ａ）前記タイミングコントローラと前記ソースドライバの間のクロックを同期化させるクロックトレーニングステップ、前記ソースドライバの構成を設定するための制御開始パケットＣＴＲ＿ＳＴＡＲＴ、制御パケットＣＴＲ１、ＣＴＲ２及びデータ開始パケットＤＡＴＡ＿ＳＴＡＲＴを順に伝送するステップ及びデータパケットＲＧＢ ＤＡＴＡを伝送するステップを一周期として含む一般モードで伝送するステップ、（ｂ）前記一般モードで前記制御開始パケット及び前記データ開始パケットの論理状態を変更して第１乃至第２ビットエラー率テストパケットで伝送するＢＥＲＴ準備モードで伝送するステップ、（ｃ）前記ＢＥＲＴ準備モードで前記第１ビットエラー率テストパケットにより前記制御パケットが無視され、前記第２ビットエラー率テストパケットにより前記データパケットの代りに擬似ランダム２進法シーケンス（Ｐｓｅｕｄｏ Ｒａｎｄｏｍ Ｂｉｎａｒｙ Ｓｅｑｕｅｎｃｅ：ＰＲＢＳ）を伝送するＢＥＲＴ作動モードで伝送するステップ及び（ｄ）前記擬似ランダム２進法シーケンスと前記ソースドライバ内部の設定されたビット列とを比較してビットエラー率（ｂｉｔ ｅｒｒｏｒ ｒａｔｅ）を感知するステップを含むことを特徴とする。

ここに前記ビットエラー率を表示パネルに表示するステップをさらに含むことができる。

好ましくは、前記（ｂ）ステップが少なくても１回以上連続して繰り返された後、前記（ｃ）ステップによりＢＥＲＴ作動モードで伝送される。

また、前記技術的課題を達成するための本発明の一実施形態によるビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置は、前記タイミングコントローラは外部から入力されるデータ信号を処理して出力するデータ処理部と、第１ビット列を出力する第１線形帰還シフトレジスタ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ：ＬＦＳＲ）と、前記第１ビット列とビットのすべてが１であるビット列を排他的論理和して擬似ランダム２進法シーケンスを出力する第１ＸＯＲゲートと、前記擬似ランダム２進法シーケンスと前記データ信号のうち一つを選択してデータ信号伝送線に伝送するマックス（ＭＵＸ）を含み、前記ソースドライバは、第２ビット列を出力する第２線形帰還シフトレジスタと、前記第２ビット列と前記擬似ランダム２進法シーケンスを排他的論理和して出力する第２ＸＯＲゲートと、を含むことを特徴とする。

ここに、前記タイミングコントローラから伝送された擬似ランダム２進法シーケンスと前記ソースドライバに設定されたビット列とを比較してビットエラーが感知された場合にカウントするエラーカウンタをさらに含むことができる。

好ましくは、前記第１乃至第２線形帰還シフトレジスタは２４ビットで構成されたビット列を出力する。

本発明は、ソースドライバに設定されたビット列とタイミングコントローラから伝送された擬似ランダム２進法シーケンスとを数秒の間に比較することによりビットエラー率をリアルタイム感知できる長所がある。

また、本発明は、タイミングコントローラとソースドライバの間に既存の伝送プロトコル及びデータフォーマットをそのまま用いてビットエラー率を感知しこれをリアルタイムに表示・把握できる長所がある。

タイミングコントローラとソースドライバの間にデータを伝送するためのプロトコルの一例を説明するための図である。 タイミングコントローラとソースドライバの間にデータを伝送するためのプロトコルの一例のうちステップ２の細部の伝送パケットを説明するための図である。 本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法を説明するための図である。 本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法のうちＢＥＲＴ作動モードの開始を説明するための図である。 本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法のうちＢＥＲＴ作動モードの開始を説明するための図である。 本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法のうちＢＥＲＴ作動モードの終了を説明するための図ある。 本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法のうちＢＥＲＴ作動モードの終了を説明するための図ある。 本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置を説明するための図である。 本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置のうちタイミングコントローラの細部構成図である。 本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置のうちソースドライバの細部構成図である。

以下、本発明の具体的な実施形態を図面を参照して詳細に説明する。

図３は、本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法を説明するための図である。

図３を参照すると、本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法は、一般モード（Ｎｏｒｍａｌ ｍｏｄｅ）で伝送するステップＳ１１０、ＢＥＲＴ準備モードで伝送するステップＳ１２０、ＢＥＲＴ作動モード（ＢＥＲＴ Ｏｐｅｒａｔｉｏｎ ｍｏｄｅ）で伝送するステップＳ１３０及びビットエラー率を感知するステップＳ１４０を含む。

ここに、前記ビットエラー率を表示パネルに表示するステップをさらに含むことができる。

一般モードで伝送するステップＳ１１０は、タイミングコントローラとソースドライバの間のクロックを同期化させるクロックトレーニングステップ、ソースドライバの構成を設定する制御開始パケット、制御パケット及びデータ開始パケットを順に伝送するステップ及びデータパケットを伝送するステップを一周期として含む。

一般モードで伝送するステップＳ１１０は、従来のタイミングコントローラとソースドライバの間にデータを伝送するためのプロトコルに基づいて動作する。ただし、これは一実施形態に過ぎず、本発明の属する技術分野における通常の知識を持つ者であれば、誰でも本発明の技術的思想の範囲から逸脱しない範囲内で多様な変更が可能である。

ＢＥＲＴ準備モードで伝送するステップＳ１２０は、前記一般モードで前記制御開始パケット及び前記データ開始パケットの論理状態を変更して第１乃至第２ＢＥＲＴパケットで伝送する。

ＢＥＲＴ作動モードで伝送するステップＳ１３０は、前記ＢＥＲＴ準備モードで前記第１ＢＥＲＴパケットにより前記制御パケットが無視され、前記第２ＢＥＲＴパケットにより前記データパケットの代りに擬似ランダム２進法シーケンスパターンを伝送する。

ここで、ＢＥＲＴ作動モードで伝送するステップＳ１３０は、少なくともＢＥＲＴ準備モードで伝送するステップＳ１２０が１回以上連続して繰り返された場合に進入する。好ましくは、信頼性の確保のためにＢＥＲＴ準備モードで伝送するステップＳ１２０が少なくても３回以上連続して繰り返された場合にＢＥＲＴ作動モードで伝送するステップＳ１３０に進入する。

下記表３と表４は、本発明の一実施形態による第１ＢＥＲＴパケットと第２ＢＥＲＴパケットのビット構成をそれぞれ定義したものである。

表３を参照すると、第１ＢＥＲＴパケットは既存の制御開始パケットで制御開始ビット（２〜７ビット）の論理状態である「ＨＬＨＬＨＬ」を「ＬＬＬＬＬＬ」に変更し、予備ビット（８〜２５ビット）のうち一部をＢＥＲＴ作動モードを制御するためのビットとして活用する。本実施形態で第１ＢＥＲＴパケットは既存の制御開始パケットで制御開始ビット（２〜７ビット）の論理状態である「ＨＬＨＬＨＬ」を「ＬＬＬＬＬＬ」に変更した場合を例示したが、これに限定されず、既存の制御開始パケットで制御開始ビットの論理状態と区別可能な他の論理状態に変更され得る。

ＢＥＲＴ作動モードを制御するためのビットの一例は前記タイミングコントローラから伝送されるＰＲＢＳパターンと前記ソースドライバにビット列を一致させるリセットビットＤＳＲＳＴ ＢＩＴとＰＲＢＳパターンの伝送を決定するイネーブルビットＤＳＥＮ ＢＩＴがある。

すなわち、前記リセットビットが第１論理状態である場合、前記擬似ランダム２進法シーケンスと前記ソースドライバ内部に設定されたビット列が一致する。そして、前記イネーブルビットが第２論理状態である場合、次の周期に前記擬似ランダム２進法シーケンスが前記ソースドライバに伝送され、第３論理状態である場合、次の周期に前記擬似ランダム２進法シーケンスの伝送が保留（ｈｏｌｄｉｎｇ）される。好ましくは、第２論理状態と第３論理状態は区別可能であるべきである。

例えば、前記リセットビットＤＳＲＳＴ ＢＩＴが３ビットからなり、論理状態が「ＨＨＨ」である場合は前記タイミングコントローラから伝送されるＰＲＢＳパターンと前記ソースドライバに設定されたビット列が一致する。

また、前記イネーブルビットＤＳＥＮ ＢＩＴも３ビットからなり、論理状態が「ＨＨＨ」である場合は次の周期にＰＲＢＳパターンが伝送され、論理状態が「ＬＬＬ」である場合は次の周期にＰＲＢＳパターンの伝送が保留される。

表４を参照すると、前記第２ＢＥＲＴパケットは既存のデータ開始パケットでデータ開始ビット（２〜７ビット）の論理状態である「ＬＨＬＨＬＨ」を「ＬＬＬＨＨＨ」に変更し、予備ビット（８〜２５ビット）のうち一部を第１ＢＥＲＴパケットにより無視された制御パケットの代わりに前記ソースドライバの構成を設定するビットＰＯＬ、ＲＸＣ、ＥＱ１、ＥＱ２、ＣＬＲ／ＨＬＤｂとして活用する。

本実施形態で第２ＢＥＲＴパケットは既存のデータ開始パケットでデータ開始ビット（２〜７ビット）の論理状態である「ＬＨＬＨＬＨ」を「ＬＬＬＨＨＨ」に変更した場合を例示したが、これに限定されず、既存のデータ開始パケットでデータ開始ビットの論理状態と区別可能な他の論理状態に変更できる。

ビットエラー率を感知するステップＳ１４０は、前記タイミングコントローラから伝送されたＰＲＢＳパターンと前記ソースドライバ内部の設定されたビット列を比較して伝送路のエラー率を感知する。

本発明の一例は伝送されるＰＲＢＳパターンと前記ソースドライバ内部の設定されたビット列の間に所定の規則を設定した後、伝送されたＰＲＢＳパターンと前記ビット列の間に前記所定の規則が変更されたかを調べる。

そして、前記ビットエラー率を表示パネルに表示するステップは、前記ビットエラー率を表示パネルに表示することによってリアルタイムにこれを把握できるようにする。

図４及び図５は、本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法のうちＢＥＲＴ作動モードの開始を説明するための図である。

図４及び図５を参照すると、本発明の一実施形態によるＢＥＲＴ作動モード開始は、クロックトレーニングを実施するステップＩ（Ｐ−Ｉ）と、制御開始パケット、制御パケット及びデータ開始パケットを伝送するステップＩＩ（Ｐ−ＩＩ）と、データパケットを伝送するステップＩＩＩ（Ｐ−ＩＩＩ）と、を一周期として含む一般モードで、ステップＩＩの制御開始パケットとデータ開始パケットの論理状態を変更して第１乃至第２ＢＥＲＴパケットで伝送する。

好ましくは、制御開始パケットの制御開始ビットとデータ開始パケットのデータ開始ビットの論理状態を変更する。例えば、前記制御開始ビットの論理状態を「ＬＬＬＬＬＬ」に変更し、前記データ開始ビットの論理状態を「ＬＬＬＨＨＨ」に変更する。

また、制御開始パケットの予備ビット（８〜２５ビット）のうち一部は前記タイミングコントローラから伝送される擬似ランダム２進法シーケンスと前記ソースドライバに設定された擬似ランダム２進法シーケンスを一致させるリセットビットと擬似ランダム２進法シーケンス伝送を決定するイネーブルビットとして活用する。

同様に、データ開始パケットの予備ビット（８〜２５ビット）のうち一部は第１ＢＥＲＴパケットにより無視された制御パケットの代わりに前記ソースドライバの構成を設定するビットＰＯＬ、ＲＸＣ、ＥＱ１、ＥＱ２、ＣＬＲ／ＨＬＤｂとして活用する。

本発明の一実施形態は第１乃至第２ＢＥＲＴパケットが少なくとも連続して３回繰り返された場合、ＢＥＲＴ作動モードに切り替えられて伝送する。ＢＥＲＴ作動モードでは第１ＢＥＲＴパケットによりステップＩＩ（Ｐ−ＩＩ）の制御パケットが無視され、第２ＢＥＲＴパケットによりステップＩＩＩ（Ｐ−ＩＩＩ）のデータパケットの代わりにＰＲＢＳパターンが伝送される。

また、ＢＥＲＴ作動モードではソースドライバ内部に設定されたビット列と前記タイミングコントローラから伝送されたＰＲＢＳパターンとを比較してビットエラー率を感知するステップと、前記感知されたビットエラー率を表示パネルに表示するステップと、をさらに含むことができる。

図６及び図７は、本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法のうちＢＥＲＴ作動モードの終了を説明するための図である。

図６及び図７を参照すると、本発明の一実施形態によるＢＥＲＴ作動モードの終了は、クロックトレーニングを実施するステップＩ（Ｐ−Ｉ）と、第１ＢＥＲＴパケット及び第２ＢＥＲＴパケットを伝送するステップＩＩ（Ｐ−ＩＩ）と、ＰＲＢＳパターンを伝送するステップＩＩＩ（Ｐ−ＩＩＩ）と、を一周期として含むＢＥＲＴ作動モードで、ステップＩＩの第１ＢＥＲＴパケット及び第２ＢＥＲＴパケットの論理状態を一般モードの論理状態に戻す。その結果、次の周期からは制御開始パケットにより制御パケットは再び認識され、データ開始パケットによりＰＲＢＳパターンの代わりに画素データ（ＲＧＢデータ）が伝送される。

好ましくは、第１ＢＥＲＴパケットの第１ＢＥＲＴビットと第２ＢＥＲＴパケットの第２ＢＥＲＴビットの論理状態を変更する。例えば、前記第１ＢＥＲＴビットの論理状態を「ＨＬＨＬＨＬ」に変更し、前記第２ＢＥＲＴビットの論理状態を「ＬＨＬＨＬＨ」に変更する。

図８は、本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置を説明するための図である。

図８を参照すると、本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置１００はタイミングコントローラ１１０、ソースドライバ１２０及びデータ信号伝送線１３０を含む。

本発明の一実施形態によるタイミングコントローラとソースドライバの間のデータ伝送装置１００は、データ信号伝送線のエラー率を感知するためのＢＥＲＴ機能が追加される。

このために、本発明の一実施形態によるタイミングコントローラ１１０は外部から入力されるデータ信号、クロック信号などを受信して伝送するだけでなく、データ信号伝送線にエラーが存在するか否かを判断するためのＰＲＢＳパターンも伝送できる。

そして、ソースドライバ１２０は前記データ信号だけでなく前記ＰＲＢＳパターンをも受信し、これを内部に設定されたビット列と比較してエラー率を感知する。また、感知されたエラー率をリアルタイムに表示パネル（ディスプレイ）に表示できる。そして、データ信号伝送線１３０はポイントツーポイント方式で連結されることが好ましいが、本発明の実施形態がここに限定されないことは無論である。

図９は、本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置のうちタイミングコントローラの細部構成図である。

図９を参照すると、本発明の一実施形態によるタイミングコントローラ１１０は、データ処理部１１１、第１線形帰還シフトレジスタ（以下、「ＬＦＳＲ」と称する）１１２、第１ＸＯＲゲート１１３及びマックス（ＭＵＸ）１１４を含む。

データ処理部１１１は外部から入力されるデータ信号を処理して出力し、第１ＬＦＳＲ１１２は第１ビット列を出力し、第１ＸＯＲゲート１１３は前記第１ビット列とビットのすべてが１であるビット列を排他的論理和してＰＲＢＳパターンを出力する。最後にマックス１１４は前記ＰＲＢＳパターンと前記データ信号のうち一つを選択してデータ信号伝送線に伝送する。

ここで、ＬＦＳＲはシフトレジスタの一種であり、レジスタに入力される値が以前の状態値の線形関数で計算される構造を持つ。上述したＬＦＳＲに関する技術はデジタル通信及び信号処理分野で、本願出願前に公知であって多様に実施されているので、その動作に対する詳細な説明は省略する。

本発明の一実施形態によるＬＦＳＲは液晶表示装置が８ビットカラーモードで動作する場合は２４ビットで構成されたビット列を出力し、特性多項式は下記式で表される。
Ｘ^２４＋Ｘ^９＋Ｘ^５＋Ｘ^２＋１ （数式１）

また、本発明の一実施形態によるＬＦＳＲは同じサイズでデータ信号の間に埋め込まれたクロック信号（ＥＰＩ Ｗｏｒｄ ＣＬＫ）に応答し、イネーブル信号ＤＳＥＮが印加された場合は前記第１ビット列を出力し、リセット信号ＤＳＲＳＴが印加された場合はビットのすべてが１であるビット列を出力する。前記ＬＦＳＲは本発明に係る一実施形態に過ぎず、本発明の属する技術分野における通常の知識を持つ者であれば、誰でも本発明の技術的思想の範囲から逸脱しない範囲内で多様な変形及び摸倣が可能であることは明白な事実である。

図１０は、本発明の一実施形態によるＢＥＲＴ機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置のうちソースドライバの細部構成図である。

図１０を参照すると、本発明の一実施形態によるソースドライバ１２０は、第２ＬＦＳＲ１２１及び第２ＸＯＲゲート１２２を含む。ここにタイミングコントローラ１１０から伝送されたＰＲＢＳパターンとソースドライバ１２０に設定されたビット列を比較してビットエラーが感知された場合にカウントするエラーカウンタ１２３をさらに含むことができる。また、前記エラーカウンタの出力を表示パネル（ディスプレイパネル）に表示してリアルタイムにデータ信号伝送線のエラー率を把握できるように構成することができる。

本発明の一実施形態による第２ＬＦＳＲ１２１は第２ビット列を出力し、第２ＸＯＲゲート１２２は前記第２ビット列と前記タイミングコントローラ１１０から伝送されるＰＲＢＳパターンを排他的論理和して出力する。好ましくは、第２ＬＦＳＲ１２１は第１ＬＦＳＲ１１２と同じビット列を出力し、その特性方程式も同じである。

また、エラーカウンタ１２３は、伝送されるＰＲＢＳパターンと前記第２ビット列の間に所定の規則を設定した後、伝送された擬似ランダム２進法シーケンスと前記第２ビット列の間に前記所定の規則の変化があった場合はカウントする。

ここで、ＰＲＢＳパターンが第１ＬＦＳＲ１１２による第１ビット列であることもあるが、本発明の一実施形態は第１ＸＯＲゲート１１３を介して２４ビットがすべて１であるビット列と排他的論理和して生成する。したがって、第２ＬＦＳＲ１２１の第２ビット列は前記ＰＲＢＳパターンとはすべてのビットが反転された形であるので、もしデータ信号伝送線１３０でビットエラーがない場合、前記第２ＸＯＲゲート１２２で出力されるビット列はすべて１になる。これは本発明の一実施形態に過ぎず、当業者ならば本発明の技術的思想の範囲から逸脱しない範囲内で多様な変形が可能である。

以上、本発明の技術思想を添付図面を参照しながら説明したが、これは本発明の好ましい実施形態を例示的に説明したものであって、本発明を限定するものではない。また、本発明の属する技術分野における通常の知識を有する者であれば、誰もが本発明の技術思想の範囲から逸脱しない範囲内で多様な変形および模倣が可能であることは明白な事実である。

１００ データ伝送装置
１１０ タイミングコントローラ
１１１ データ処理部
１１２ 第１ＬＦＳＲ（線形帰還シフトレジスタ）
１１３ 第１ＸＯＲゲート
１１４ マックス（ＭＵＸ）
１２０ ソースドライバ
１２１ 第２ＬＦＳＲ
１２２ 第２ＸＯＲゲート
１２３ エラーカウンタ
１３０ データ信号伝送線

Claims (16)

1. タイミングコントローラとソースドライバの間のデータ伝送方法において、
   （ａ）前記タイミングコントローラと前記ソースドライバの間のクロックを同期化させるクロックトレーニング（Ｃｌｏｃｋ Ｔｒａｉｎｉｎｇ）ステップ、前記ソースドライバの構成を設定するための制御開始パケットＣＴＲ＿ＳＴＡＲＴ、制御パケットＣＴＲ１、ＣＴＲ２及びデータ開始パケットＤＡＴＡ＿ＳＴＡＲＴを順に伝送するステップ及びデータパケットＲＧＢ ＤＡＴＡを伝送するステップを一周期として含む一般モードで伝送するステップ；
   （ｂ）前記一般モードで前記制御開始パケット及び前記データ開始パケットの論理状態を変更して第１乃至第２ビットエラー率テスト（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ Ｔｅｓｔ：ＢＥＲＴ）パケットで伝送するＢＥＲＴ準備モードで伝送するステップ；
   （ｃ）前記ＢＥＲＴ準備モードで前記第１ビットエラー率テストパケットにより前記制御パケットが無視され、前記第２ビットエラー率テストパケットにより前記データパケットの代りに擬似ランダム２進法シーケンス（Ｐｓｅｕｄｏ Ｒａｎｄｏｍ Ｂｉｎａｒｙ Ｓｅｑｕｅｎｃｅ：ＰＲＢＳ）を伝送するＢＥＲＴ作動モードで伝送するステップ；及び
   （ｄ）前記擬似ランダム２進法シーケンスと前記ソースドライバ内部に設定されたビット列とを比較してビットエラー率（ｂｉｔ ｅｒｒｏｒ ｒａｔｅ）を感知するステップを含むことを特徴とする
   ビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。
2. （ｅ）前記ビットエラー率を表示パネルに表示するステップをさらに含むことを特徴とする請求項１に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。
3. 前記（ｂ）ステップが少なくても１回以上連続して繰り返された後、前記（ｃ）ステップによりＢＥＲＴ作動モードで伝送されることを特徴とする請求項１に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。
4. 前記（ｄ）ステップは、
   伝送される擬似ランダム２進法シーケンスと前記ソースドライバ内部の設定されたビット列の間に所定の規則を設定した後、伝送された擬似ランダム２進法シーケンスと前記ビット列の間に前記所定の規則の変化の有無でビットエラー率を感知することを特徴とする請求項１に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。
5. 前記第１ビットエラー率テストパケットは、
   次のパケットが制御パケットであることを知らせる制御開始ビットと余分の予備ビットを含む前記制御開始パケットで、
   前記制御開始ビットの論理状態を他の論理状態に変更し、前記予備ビットのうち一部を前記ＢＥＲＴ作動モードを制御するためのビットとして活用することを特徴とする請求項１に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。
6. 前記ＢＥＲＴ作動モードを制御するためのビットは、
   前記擬似ランダム２進法シーケンスと前記ソースドライバ内部に設定されたビット列を一致させるリセットビットＤＳＲＳＴ ＢＩＴと前記擬似ランダム２進法シーケンスの伝送可否を決定するイネーブルビットＤＳＥＮ ＢＩＴを含むことを特徴とする請求項５に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。
7. 前記リセットビットが第１論理状態である場合、前記擬似ランダム２進法シーケンスと前記ソースドライバ内部に設定されたビット列が一致することを特徴とする請求項６に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。
8. 前記イネーブルビットが第２論理状態である場合、次の周期に前記擬似ランダム２進法シーケンスが前記ソースドライバに伝送され、第３論理状態である場合、次の周期に前記擬似ランダム２進法シーケンスの伝送が保留（ｈｏｌｄｉｎｇ）されることを特徴とする請求項７に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。
9. 前記第２ビットエラー率テストパケットは、
   次がデータパケットであることを知らせるデータ開始ビットと余分の予備ビットを含む前記データ開始パケットで、
   前記データ開始ビットの論理状態を他の論理状態に変更し、前記予備ビットのうち一部は前記第１ビットエラー率テストパケットにより無視された制御パケットの代わりに前記ソースドライバの構成を設定するビットとして活用することを特徴とする請求項１に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。
10. タイミングコントローラとソースドライバの間のデータ伝送装置において、
    前記タイミングコントローラは、
    外部から入力されるデータ信号を処理して出力するデータ処理部と、第１ビット列を出力する第１線形帰還シフトレジスタ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ：ＬＦＳＲ）と、前記第１ビット列とビットのすべてが１であるビット列を排他的論理和して擬似ランダム２進法シーケンスを出力する第１ＸＯＲゲートと、前記擬似ランダム２進法シーケンスと前記データ信号のうち一つを選択してデータ信号伝送線に伝送するマックス（ＭＵＸ）と、を含み、
    前記ソースドライバは、
    第２ビット列を出力する第２線形帰還シフトレジスタと、前記第２ビット列と前記擬似ランダム２進法シーケンスを排他的論理和して出力する第２ＸＯＲゲートと、を含むことを特徴とするビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置。
11. 前記第１乃至第２線形帰還シフトレジスタは２４ビットで構成されたビット列を出力することを特徴とする請求項１０に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置。
12. 前記第１乃至第２線形帰還シフトレジスタの特性多項式が下記式、
    Ｘ^２４＋Ｘ^９＋Ｘ^５＋Ｘ^２＋１ （数式１）、
    で表されることを特徴とする請求項１１に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置。
13. 前記第１乃至第２線形帰還シフトレジスタはイネーブル信号ＤＳＥＮに応じてそれぞれ前記第１乃至第２ビット列を出力し、リセット信号ＤＳＲＳＴに応じてビットのすべてが１であるビット列を出力することを特徴とする請求項１０に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置。
14. 前記ソースドライバは、
    前記タイミングコントローラから伝送された擬似ランダム２進法シーケンスと前記ソースドライバに設定されたビット列とを比較してビットエラーが感知された場合にカウントするエラーカウンタをさらに含むことを特徴とする請求項１０に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置。
15. 前記エラーカウンタは、
    伝送される擬似ランダム２進法シーケンスと前記第２ビット列の間に所定の規則を設定した後、伝送された擬似ランダム２進法シーケンスと前記第２ビット列の間に前記所定の規則の変化があった場合カウントすることを特徴とする請求項１４に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置。
16. 前記エラーカウンタの出力値を表示パネルに表示することを特徴とする請求項１５に記載のビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送装置。

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