KR101323055B1 - 내부 디스플레이 포트 인터페이스 테스트 방법 및 장치 - Google Patents

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Abstract

본 발명은 내부 디스플레이 포트(Internal Display Port, 이하 iDP라 함) 인터페이스의 싱크 디바이스 테스트를 위한 테스트 방법 및 장치에 관한 것으로, 테스트 클럭에 대한 클럭 락 동작이 수행될 때 iDP 싱크 디바이스로부터 출력되는 HPD 신호의 측정 결과를 바탕으로 하여 상기 iDP 싱크 디바이스의 링크 클럭 락 동작의 성공 여부를 판정하고, 테스트 데이터와 임의의 비디오 데이터에 대한 심볼 락 동작이 수행될 때 iDP 싱크 디바이스로부터 출력되는 상기 HPD 신호의 측정 결과를 바탕으로 하여 상기 iDP 싱크 디바이스의 심블 락 동작의 성공 여부를 판정한다.

Description

내부 디스플레이 포트 인터페이스 테스트 방법 및 장치{METHOD AND APPARATUS FOR RECOVERING A PIXEL CLOCK BASED INTERNL DISPLAYPORT(iDP) INTERFACE AND DISPLAY DEVICE USING THE SAME}
본 발명은 내부 디스플레이 포트(Internal Display Port, 이하 iDP라 함) 인터페이스의 싱크 디바이스 테스트를 위한 테스트 방법 및 장치에 관한 것이다.
액정표시장치는 경량, 박형, 저소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 액정표시장치는 노트북 PC와 같은 휴대용 컴퓨터, 사무 자동화 기기, 오디오/비디오 기기, 옥내외 광고 표시장치 등으로 이용되고 있다. 액정표시장치는 액정셀들에 인가되는 전계를 제어하여 백라이트 유닛으로부터 입사되는 빛을 변조함으로써 화상을 표시한다.
사용자의 고품위 표시 성능 요구를 만족하기 위해서는, 액정표시장치는 높은 비디오 데이터의 채널 전송 대역폭(bandwidth)와 높은 프레임 레프레쉬 레이트(frame refresh rate)로 고화질 영상을 구현하는 추세에 있다. 현재 텔레비젼 셋트 시스템(TV Set System)에서, 액정표시패널에 표시할 비디오 데이터를 발생하는 시스템 온 칩(System on Chip, 이하 "SoC"라 함)과, 액정표시패널의 구동회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러 사이의 비디오 데이터 전송은 LVDS(Low Voltage Differential Signaling) 인터페이스를 사용하고 있다. LVDS 인터페이스는 낮은 전압 스윙 레벨(Voltage Swing Level)과 차동신호쌍(Differential signal pair)를 사용함으로써 낮은 전력 소모와 외부 노이즈에 영향을 덜 받는다는 장점이 있지만 그 데이터 전송 속도의 한계로 인하여 높은 해상도(Resolution)의 비디오 데이터 전송에 부적합하다.
DP(Display Port) 인터페이스는 비디오전자공학표준위원회(VESA)에 의해 정해진 인터페이스로서 기존 내부 인터페이스 표준인 LVDS와 외부 연결 표준인 디지털 비주얼 인터페이스(Digital Visual Interface, DVI)를 통합하여 하나로 연결할 수 있는 인터페이스 방식이다. DP 인터페이스는 칩과 칩 사이를 연결하는 내부연결은 물론 제품과 제품 사이를 연결하는 외부연결까지 모두 디지털로 연결할 수 있는 기술이다. 두 개로 나눠져 있던 인터페이스를 하나로 합치면서 데이터 대역 폭을 넓혀 더 높은 색 심도(color depth)와 해상도를 지원할 수 있다. DP 인터페이스는 기존 DVI(최대 4.95Gbps)의 2배 이상인 최대 10.8Gbps의 대역폭을 가지며, 마이크로패킷(Micro-Packet) 아키텍처로 다중 스트림을 지원해 커넥터 하나의 연결로 최대 1080i 스트림 6개(1080p 3개)를 동시에 전달할 수 있다. 또한 1Mbps 대역폭의 양방향 보조채널을 탑재, 별도의 인터페이스 없이 화상채팅ㆍ인터넷전화(VoIP) 등의 애플리케이션을 함께 지원할 수 있다.
도 1은 DP 인터페이스 표준에서 제시하는 싱크 지터 톨러렌스 테스트(sink jitter tolerance test)의 회로 구성을 보여 주는 도면이다.
도 1을 참조하면, DP 인터페이스 테스트 장치는 스트레스 신호 발생기(Stressed Signal Generator, SSG)(51), 클럭 패턴 발생기(Clok Pattern Generator)(52), 보조 채널 제어기(AUX Channel Controller)(53), 및 테스트 픽스쳐(Test Fixture)(54)를 구비한다.
수신측 DP 싱크 디바이스(55)는 테스트 대상 소자로서, DP 인터페이스의 수신회로로 사용된다. 스트레스 신호 발생기(51), 클럭 패턴 발생기(52), 및 보조 채널 제어기(53)는 테스트 픽스쳐(Test Fixture)의 레인 입력단자들과 보조 채널 입력 단자들에 접속된다.
테스트 픽스쳐(54)는 테스트용 커넥터를 통해 수신측 DP 싱크 디바이스(DP Sink Device(RX))에 연결되고 또한, 다른 테스트용 커넥터를 통해 스트레스 신호 발생기(51), 클럭 패턴 발생기(52), 및 보조 채널 제어기(53)에 연결된다. 테스트 픽스쳐(54)는 양측 커넥터에 연결된 부하들의 임피던스를 매칭하여 주파수 손실 없이 신호 전송을 중계하는 역할을 한다. 테스트 픽스쳐(54)에는 메인 링크 레인들과 연결된 단자들, 보조 채널 단자들 이외에도 핫 플러그 감지(Hot Plug Detect, 이하 HPD라 함) 단자를 포함한다. DP 인터페이스의 테스트 방법에서, HPD는 테스트 픽스쳐와 수신측 DP 싱크 디바이스(55)의 연결 상태만을 알려 준다.
스트레스 신호 발생기(51)는 심볼간 간섭(Inter Symbol Interference, ISI), 랜덤 지터(Random Jitter, RJ), 및 사인파형 지터(Sinusoidal Jitter) 등이 포함된 테스트 데이터를 출력한다. 스트레스 신호 발생기(51)로부터 출력된 테스트 데이터는 정/부 신호를 포함한 차신호쌍으로 신호라인 쌍으로 구선된 메인 링크 레인을 통해 테스트 픽스쳐(54)로 전송된다.
클럭 패턴 발생기(52)는 전송 전로에 영향을 끼치는 크로스토크(crosstalk) 성분을 반영하기 위하여 DP 인터페이스 표준에서 정해진 D24.3(Quad-Rate Clock Pattern) 클럭신호들을 발생한다. D24.3 클럭신호 패턴은 11001100과 같은 클럭 패턴이다. 클럭 패턴 발생기(52)로부터 출력된 클럭신호들은 테스트 데이터가 전송되는 메인 링크 레인들 각각의 양측 레인들로 전송된다.
테스트 운용자는 모든 테스트가 진행될 때마다 보조 채널(AUX channel)을 이용하여 DPCD(DisplayPort Configuration Data)의 LINK_BW_SET(address 0x100)을 설정하여 전송속도인 1.62Gbps와 2.70Gbps 중 하나의 링크 레이트를 설정하고, 같은 방법으로 LANE_COUNT_SET (address 0x101)을 설정하여 테스트하고자 하는 레인을 설정한다. 일반적으로 싱크 디바이스 스트레스 테스트(sink device stress test)는 링크 클럭 락 테스트(link clock lock test), 심볼 락 테스트(symbol lock test), PRBS(Pseudo Random Bit Sequence) 카운터 테스트, 그리고 BER(bit error rate) 테스트로 나뉘어진다.
링크 클럭 락 테스트에서, 스트레스 신호 발생기(51)는 DP 인터페이스 표준에서 정해진 D10.2 패턴에 지터를 주입한 테스트 데이터를 전송한다. 수신측 DP 싱크 디바이스(55)는 지터가 주입된 D10.2 패턴의 복원시에 발생된 복원 에러양을 내장 DPCD 레지스터의 지정된 필드에 저장한다. 테스트 운용자는 보조 채널 제어기(53)를 통해 링크 클럭 락 테스트의 복원 에러양을 요청하여 수신측 DP 싱크 디바이스(55)로부터 수신된 링크 클럭 락 테스트의 복원 에러양을 모니터하여 테스트 데이터를 수신측 DP 싱크 디바이스(55)에서 얼마나 잘 복원해 내는가를 확인할 수 있다.
심볼 락 테스트에서, 스트레스 신호 발생기(51)는 지터가 주입된 심볼 락 패턴(symbol lock pattern)을 전송하며, 수신측 DP 싱크 디바이스(55)는 지터가 주입된 심볼 락 패턴의 복원시에 발생된 복원 에러양을 내장 DPCD 레지스터의 지정된 필드에 저장한다. 테스트 운용자는 보조 채널 제어기(53)를 통해 심볼 락 테스트의 복원 에러양을 요청하여 수신측 DP 싱크 디바이스(55)로부터 수신된 심볼 락 테스트의 복원 에러양을 모니터하여 테스트 데이터를 수신측 DP 싱크 디바이스(55)에서 얼마나 잘 복원해 내는가를 확인할 수 있다.
링크 클럭 락 테스트와 심볼 락 테스트로 메인 링크 레인들을 통한 링크 트레이닝(link training)이 합격(pass) 조건을 만족하면, 스트레스 신호 발생기(51)는 테스트 데이터 패턴을 PRBS7로 변경하고 그 패턴에 정해진 양 만큼의 에러를 주입하여 전송한다. 수신측 DP 싱크 디바이스(55)는 수신된 PRBS7 패턴의 에러를 카운트하여 그 결과를 내장 DPCD 레지스터의 지정된 필드에 저장한다. 테스트 운용자는 보조 채널 제어기(53)를 통해 에러 카운트 결과를 요청하여 수신측 DP 싱크 디바이스(55)로부터 수신된 에러 카운트 결과를 모니터하여 수신측 DP 싱크 디바이스(55)의 에러 카운트가 정상적으로 동작하는가를 확인할 수 있다.
이와 같이 수신측 DP 싱크 디바이스(55)의 모든 기능이 검증되면, 스트레스 신호 발생기(51)는 지터가 주입된 PRBS7 패턴을 정해진 시간만큼 전송하게 되고, 이 시간 동안 수신측 DP 싱크 디바이스(55)에서 감지되는 BER은 1E-9 errors/sec 이하를 만족해야만 수신측 DP 싱크 디바이스(55)는 합격(pass) 조건을 충족시킬 수 있다.
DP 인터페이스 테스트 방법은 보조 채널(AUX)을 필요로 하고 또한 수신측 DP 싱크 디바이스(55) 내에 DPCD 레지스터를 필요로 한다. 또한, DP 인터페이스 방법은 데이터를 전송하는 메인 링크 레인들 외에도 보조 채널 전송을 위한 별도의 레인들이 필요하며 또한, DPCD 레지스터와 이를 처리하는 로직이 필요하다. 또한, DP 인터페이스는 보조 채널 통신을 통한 독출/기입(read/write)을 수행하고 이를 확인하기 위한 인터페이스 소프트웨어(interface software)가 필요하다. 따라서, DP 인터페이스 테스트 방법을 구현하기 위한 비용이 높다.
최근에는, VESA는 iDP 인터페이스의 표준을 정하였다. iDP 인터페이스는 기존 DP 인터페이스 기술에 기반하여 Soc와 표시장치의 타이밍 콘트롤러 사이의 인터페이스로 최적화되었다. iDP 인터페이스는 차신호쌍이 전송되는 레인 당 3.24 Gbps의 직렬 데이터 링크 레이트(Serial Data Link Rate)를 지원하므로 낮은 레인 카운트(Lane Count)로 높은 색 심도, 해상도 및 프레임 리프레쉬 레이트(Resolution & Refresh Rate)의 비디오 데이터를 전송할 수 있다. iDP 인터페이스는 DP 인터페이스와 마찬가지로 클럭 전송선을 따로 사용하지 않기 때문에 수신회로(Rx)에서 클럭 신호를 복원해 주는 CDR(Clock and Data Recovery) 처리가 필요하다.
한편, iDP 인터페이스는 보조 채널(AUX)이 없기 때문에 DP 인터페이스 테스트 방법과 같은 방법으로 수신측 싱크 디바이스를 테스트할 수 없다.
본 발명은 iDP 인터페이스의 수신측 싱크 디바이스를 테스트하기에 적합한 iDP 인터페이스 테스트 방법 및 장치를 제공한다.
본 발명의 iDP 인터페이스 테스트 방법은 iDP 싱크 디바이스에 테스트 클럭을 전송하는 단계; 상기 테스트 클럭에 대한 클럭 락 동작이 수행될 때 상기 iDP 싱크 디바이스로부터 출력되는 HPD 신호의 측정 결과를 바탕으로 하여 상기 iDP 싱크 디바이스의 링크 클럭 락 동작의 성공 여부를 판정하는 단계; 상기 iDP 싱크 디바이스의 링크 클럭 락 동작이 성공하면 상기 iDP 싱크 디바이스에 테스트 데이터와 임의의 비디오 데이터를 전송하는 단계; 상기 테스트 데이터와 상기 임의의 비디오 데이터에 대한 심볼 락 동작이 수행될 때 상기 iDP 싱크 디바이스로부터 출력되는 상기 HPD 신호의 측정 결과를 바탕으로 하여 상기 iDP 싱크 디바이스의 심블 락 동작의 성공 여부를 판정하는 단계; 및 주어진 시간 내에서 상기 HPD 신호의 트리거 횟수를 카운트하고 그 카운트 결과를 소정의 기준값과 비교하여 그 비교 결과를 바탕으로 하여 상기 iDP 수신회로의 링크 안정성을 판정하는 단계를 포함한다.
본 발명의 iDP 인터페이스 테스트 장치는 테스트 클럭을 발생하는 테스트 클럭 발생기; 테스트 데이터와 임의의 비디오 데이터를 발생하는 테스트 데이터 발생기; 상기 테스트 클럭에 대한 클럭 락 동작이 성공할 때 HPD 신호를 하이 논리로 반전시키고 상기 테스트 데이터와 상기 임의의 비디오 데이터에 대한 심볼 락 동작이 성공할 때 상기 HPD 신호를 하이 논리로 유지하고 상기 클럭 락 동작과 상기 심볼 락 동작이 실패할 때 상기 HPD 신호를 로우 논리로 반전시키는 iDP 싱크 디바이스; 상기 테스트 클럭 발생기, 상기 테스트 데이터 발생기, 및 iDP 싱크 디바이스 사이에 연결되어 상기 테스트 클럭, 상기 테스트 데이터 및 상기 임의의 비디오 데이터를 iDP 싱크 디바이스로 전송하는 테스트 픽스쳐; 상기 HPD 신호의 트리거 횟수를 카운트하는 카운터; 및 상기 클럭 락 동작이 수행될 때 발생되는 상기 HPD 신호의 측정 결과를 바탕으로 하여 상기 iDP 싱크 디바이스의 링크 클럭 락 동작의 성공 여부를 판정하고, 상기 테스트 데이터와 상기 임의의 비디오 데이터에 대한 심볼 락 동작이 수행될 때 상기 HPD 신호의 측정 결과를 바탕으로 하여 상기 iDP 싱크 디바이스의 심블 락 동작의 성공 여부를 판정하며, 상기 카운터의 출력과 소정의 기준값을 비교하여 그 비교 결과를 바탕으로 하여 iDP 수신회로의 링크 안정성을 판정하는 테스트 판정기를 구비한다.
본 발명은 보조 채널에 의존하지 않고 iDP 인터페이스의 HPD 신호에 기초하여 iDP 인터페이스의 링크 안정성을 확인할 수 있다. 나아가, 본 발명은 HPD 신호의 트리거 횟수를 카운트하는 카운터를 이용하여 iDP 인터페이스 링크 안정성을 정량적으로 측정할 수 있다.
도 1은 DP 인터페이스 테스트 장치를 보여 주는 블록도이다.
도 2는 본 발명의 실시예에 따른 iDP 송신회로와 iDP 수신회로를 보여 주는 도면이다.
도 3은 iDP 인터페이스의 메인 링크를 통해 전송되는 3.24 Gbps 링크 심볼 클럭을 예시하는 파형도이다.
도 4 및 도 5는 iDP 인터페이스 표준에 의해 규정된 iDP 송신회로와 iDP 수신회로 사이의 동작 과정에서 타이밍 마진을 보여 주는 타이밍도들이다.
도 6 및 도 7은 본 발명의 iDP 인터페이스 테스트 장치를 보여 주는 블록도들이다.
도 8은 본 발명의 iDP 인터페이스 테스트 방법을 보여 주는 흐름도이다.
도 9는 본 발명의 실시예에 따른 표시장치를 나타내는 블록도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 2 및 도 3을 참조하면, iDP 인터페이스는 iDP 송신회로(TX, 10)와 iDP 수신회로(RX, 20) 사이에 연결된 다수의 메인 링크 레인들(31)을 포함한다. 레인들(31) 각각은 차신호쌍을 전송하기 위한 한 쌍의 라인들을 포함한다. 또한, iDP 인터페이스는 하나의 HPD(Hot Plug Detect) 전송라인(32)을 포함한다. iDP 송신회로(10)는 소스 디바이스(source device)로서, HPD 전송 라인을 통해 수신되는 HPD 신호를 검출한다. iDP 송신회로(10)는 HPD 신호의 라이징 에지로부터 그 HPD 신호가 하이로직을 유지하는 기간 동안 메인 링크 레인들(31)을 통해 ANSI 8B/10B 인코딩 방식으로 인코딩된 메인 링크 데이터를 전송한다. iDP 수신회로(20)는 싱크 디바이스(sink device)로서 블랭크 기간 동안 데이터 메인 링크 레인들(31)을 통해 수신된 Mvid 값을 수신하고 M/N PLL(21)로 픽셀 클럭(PXLCLK)을 복원한다. 또한, iDP 수신회로(20)는 대기 모드에서 HPD 신호를 로우 로직 값으로 iDP 송신회로(10)에 전송하고 그 대기 모드에서 M/N PLL(21)로부터 출력되는 픽셀 클럭과 데이터 심볼의 위상을 고정(Lock)시킨다.
iDP 송신회로(10)와 iDP 수신회로(20) 사이에 클럭을 전송하기 위한 라인이 존재하지 않는다. 따라서, iDP 수신회로(20)의 M/N PLL(21)은 메인 링크 레인들(31)을 통해 수신되는 메인 링크 데이터의 링크 심볼 클럭(Link Symbol Clock, LSCLK)을 Mvid/48의 체배비로 체배하여 픽셀 클럭(PXLCLK)을 복원한다. LSCLK의 직렬 비트 레이트는 3.24 Gbps/lane이며, 그 주파수 fLSCLK는 324MHz/sec이다. Mvid 값은 8 bit로가능한 0~255 사이의 정수이다.
iDP 인터페이스에서, HPD 신호는 링크 트레이닝(link training) 즉, 비디오 데이터를 전송하기 전에 iDP 송신회로(10)와 iDP 수신회로(20) 간에 링크 클럭 락 동작과 심볼 락 동작을 형성시키기 위해 사용된다. iDP 수신회로(20)는 링크 클럭 락 심볼 클럭 락이 풀려 iDP 송신회로(10)와의 링크가 형성되지 않으면 HPD 신호를 로우 논리로 풀 다운(Pull down) 시킨다. iDP 송신회로(10)는 HPD 신호가 로우 논리로 반전되면 도 4 및 도 5에서 tT1D 만큼의 반응 시간을 거친 후 링크 심볼 클럭 락 형성을 위하여 iDP 인터페이스 표준에서 정해진 링크 클럭 락 패턴 데이터 D10.2(TPAT1)를 iDP 수신회로(20)로 전송한다. iDP 수신회로(20)에서 링크 클럭 락을 다시 재생성하는데 걸리는 시간은 도 4 및 도 5에서 tHPL이며, 이 기간 동안 iDP 수신회로(20)는 HPD 신호를 로우 논리 상태로 유지한다.
링크 클럭 락이 형성되면, iDP 수신회로(20)는 HPD 신호를 하이 논리로 풀업(Pull up)시키고, iDP 송신회로(10)는 tT2D만큼의 반응 시간이 경과된 후에 심볼 락을 형성하기 위한 심볼 락 패턴 데이터(TPAT2)를 iDP 수신회로(20)로 전송한다. iDP 수신회로(20)는 도 4에서 최대 tT2P_RX 만큼 동안 심볼 락 동작을 끝내야 한다. iDP 송신회로(10)는 iDP 수신회로(20)에 의해 성공적으로 심볼 락이 이루어지고 HDP 신호가 하이 논리로 유지되는 동안, 비디오 데이터 패턴을 iDP 수신회로(20)로 전송한다. iDP 수신회로(20)는 iDP 송신회로(10)와의 링크가 다시 실패할 때까지 HDP 신호를 하이 논리로 유지한다.
도 4 및 도 5는 iDP 인터페이스 표준에 의해 규정된 iDP 송신회로(10)와 iDP 수신회로(20) 사이의 동작 과정에서 타이밍 마진을 보여 주는 타이밍도들이다.
도 4 및 도 5를 참조하면, tT1D는 iDP 수신회로(20)가 HDP 신호를 로우 논리로 풀다운시킨 후, iDP 송신회로(10)에서 링크 클럭 락 패턴(TPAT1)의 전송 시작 전까지 걸리는 대기 시간이다. tT1D는 HPD 신호의 풀다운 시점부터 최소 0μs에서 최대 50μs까지 허용된다.
tHPL은 HPD 신호가 로우 논리로 유지되는 시간이다. tHPL은 HPD 신호의 풀다운 시점부터 최소 50μs에서 최대 500μs까지 허용된다. iDP 수신회로(20)는 tHPL내에서 링크 클럭 락을 성공시키면 HPD 신호를 하이논리로 풀업시킨다. 본 발명은 iDP 송신회로(10)가 iDP 수신회로(20)에 의해 HPD 신호의 풀다운 시점부터 500μs가 경과된 후에도 링크 클럭 락을 성공하지 못하면 링크 복구 실패로 판단한다.
tT2D는 iDP 수신회로(20)가 HPD 신호를 하이 논리로 풀업 시킨 후에, iDP 송신회로(10)가 심볼 락 패턴 데이터(TPAT2)를 전송하기 시작하기 전까지의 대기 시간이다. tT2D는 HPD 신호의 풀업 시점부터 최소 0μs에서 최대 50μs까지 허용된다.
tT2P_RX는 iDP 수신회로(20)가 HPD 신호를 하이 논리로 풀업 시킨 후에, iDP 송신회로(10)가 심볼 락 패턴 데이터(TPAT2)를 전송하기 시작하기 전까지의 대기 시간이다. tT2P_RX는 HPD 신호의 풀업 시점부터 최소 0μs에서 최대 50μs까지 허용된다.
tT2D_TX는 iDP 송신회로(10)에서 iDP 수신회로(20)로 심볼 락 패턴 데이터(TPAT2)을 전송하는 시간이다. iDP 수신회로(20)는 tT2P_RX 이후 최대 80μs 이내에 심볼 락을 성공해야 한다.
tHPP는 HPD 신호의 라이징 에지(rising edge) 부터 폴링 에지(falling edge) 사이의 시간이다. tHPP는 최도 2ms로 설정된다.
iDP 인터페이스는 DPCD와 보조 채널이 없다. 본 발명은 DPCD와 보조 채널을 이용하지 않고 iDP 인터페이스 표준의 HPD 스펙(specification)에 기반하여 iDP 수신회로(20)에 대한 싱크 디바이스 테스트를 실행할 때 링크 클럭 락과 심볼 락의 성공 여부를 테스트하는 방법 및 장치를 제공한다.
도 6 및 도 7은 본 발명의 실시예들에 따른 iDP 인터페이스 테스트 장치를 나타낸다.
도 6 및 도 7을 참조하면, iDP 인터페이스 테스트 장치는 테스트 데이터 발생기(201), 테스트 클럭 발생기(202), HPD 모니터(203), 테스트 픽스쳐(100)를 구비한다.
iDP 수신회로(300)는 도 4 및 도 5와 같이 카운터(301)를 내장하거나 외부 카운터(301)에 연결된다. 카운터(301)는 iDP 인터페이스 테스트가 진행되는 동안, HPD 신호의 트리거 횟수 또는 트리거 빈도를 카운트한다. 카운터(301)는 테스트 판정기(400)에 접속되어 카운트 결과를 테스트 판정기(400)에 전송한다. 테스트 판정기(400)는 미리 설정된 기준값과 카운터(301)로부터의 카운트 결과를 비교하여 iDP 수신회로(300)의 성능 합격/실패를 판정한다.
테스트 데이터 발생기(201)와 테스트 클럭 발생기(202)는 테스트용 케이블과 커넥터를 통해 테스트 픽스쳐(100)의 메인 링크 레인 단자들에 연결되고, HPD 모니터(203)는 테스트용 케이블과 커넥터를 통해 테스트 픽스쳐(100)의 HPD 단자에 접속된다.
테스트 픽스쳐(100)에는 메인 링크 레인 단자들과 HPD 단자를 포함한다. 테스트 픽스쳐(100)는 테스트용 케이블과 커넥터를 통해 iDP 수신회로(300)의 메인 링크 레인 단자들과 HPD 단자에 연결되고 또한, 다른 테스트용 케이블과 커넥터를 통해 테스트 데이터 발생기(201), 테스트 클럭 발생기(202), 및 HPD 모니터(203)의 단자들에 연결된다. 테스트 픽스쳐(100)는 양측 커넥터에 연결된 부하들의 임피던스를 매칭하여 주파수 손실 없이 신호 전송을 중계하는 역할을 한다.
테스트 데이터 발생기(201)는 DP 인터페이스의 싱크 디바이스 테스트에서도 사용되는 스트레스 신호 발생기(SSG)로 구현될 수 있다. 테스트 클럭 발생기(202)는 DP 인터페이스의 싱크 디바이스 테스트에서도 사용되는 클럭 패턴 발생기로 구현될 수 있다. HPD 모니터(203)는 오실로스코프(Oscilloscope)로 간단히 구현될 수 있다.
도 8은 본 발명의 실시예에 따른 iDP 인터페이스 테스트 방법의 제어 수순을 단계적으로 보여 주는 흐름도이다. 테스트 방법에 대하여 도 6 및 도 7에 도시된 장치 구성을 결부하여 설명하기로 한다. iDP 수신회로(300) 즉, iDP 싱크 디바이스 내에서 수행되는 클럭 락 동작과 심볼 락 동작은 기존 iDP 싱크 디바이스의 동작과 실질적으로 동일하다. 예컨대, iDP 싱크 디바이스 내의 클럭 및 심볼 락 동작에 대하여는 "A 2.7Gbps & 1.62Gbps Dual-Mode Clock and Data Recovery for DisplayPort by Seungwon Lee, Jae-Wook Yoo, Jin-Ku Kang Dept. of Electronics Engineering INHA University, 2008 International SoC Design Conference"에 개재된 클럭 및 데이터 복원 방법을 이용할 수 있다. 따라서, iDP 싱크 디바이스 내에서 수행되는 클럭 락 동작과 심볼 락 동작에 대한 상세한 설명을 생략하기로 한다.
도 6 내지 도 8을 참조하면, 테스트 데이터 발생기(201)는 지터가 포함되고 iDP TP3 EYE mask를 만족하는 D10.2 패턴의 테스트 데이터를 테스트 픽쳐(100)와 메인 링크 레인들을 통해 iDP 수신회로(300)에 전송한다. 또한, 테스트 클럭 발생기(202)는 전송 선로의 크로스토크(crosstalk) 영향을 확인하기 위하여 테스트 데이터가 전송되는 메인 링크 레인의 각각 양측 레인들에 D24.3 클럭신호 패턴을 전송한다.(S1) iDP 수신회로(300)는 최대 tHPL까지 링크 클럭 락을 성공시키면 HPD 신호를 하이 논리로 풀업시킨다.
본 발명은 최대 tHPL 내에서 HPD 신호가 하이 논리로 풀업되었는가를 판단하고, 최대 tHPL(HPL의 풀다운 시점으로부터 500μs 경과 시점)까지 HPD 신호가 하이 논리로 반전되지 않을 경우에 링크 클록 락 실패로 판단한다.(S3) 최대 tHPL 내에서 HPD 신호가 하이 논리로 풀업된 경우에(S4), 심볼 락이 성공하였는지 확인하여야 한다. iDP 인터페이스는 클로즈드 시스템(closed system) 환경을 가정하여 설계된다. 이 때문에, iDP 인터페이스는 HPD의 로우 논리 구간 동안 심볼 락 패턴 데이터를 전송한 후에 별도의 락 여부를 확인하지 않고 바로 비디오 데이터를 전송한다. 본 발명은 S4~S7 단계를 거쳐 HPD 신호의 tHPP 시간을 측정하여 iDP 수신회로의 심볼 락 여부와 링크 안정성(ling stability)을 간접적으로 판단한다. 본 발명은 S7 단계에서 tHPP 시간 내에 HPD 신호가 로우 논리로 반전되면 심볼 락 실패로 판단한다.
테스트 판정기(400)는 S5 단계에서 링크 클럭 락이 성공(S4)한 후에 지터가 삽입된 심볼 락 패턴을 iDP 수신회로(20)에 전송한다. 테스트 판정기(400)는 카운터의 출력에 기초하여 HPD 신호의 풀업 시점으로부터 HPD 신호가 하이논리를 2ms를 유지하는가 확인한다(S6). HPD 신호가 2ms 이후에도 하이 논리를 유지하면(S7), 클럭 및 심볼 락이 성공적으로 수행된 것으로 판단된다.
카운터(301)는 HPD 신호의 트리거 횟수 또는 트리거 빈도를 카운트하여 도 4 및 도 5와 같은 동작 시간들의 카운트 결과를 출력한다. 테스트 판정기(400)는 주어진 시간 내에서 HPD 신호의 트리거 횟수를 미리 설정된 기준값(X)과 비교하여 테스트 결과를 출력한다. 예컨대, 테스트 판정기(400)는 주어진 시간 내에서 HPD 신호의 트리거 횟수가 기준값(X) 보다 크면 iDP 수신회로(300)의 CDR 동작이 불안정하여 링크 안정성이 낮은 것으로 판단하여 실패(Fail)를 출력하고, 주어진 시간 내에서 HPD 신호의 트리거 횟수가 기준값(X) 이하이면 링크 안정성이 높은 것으로 판단하여 성공(Pass)을 출력한다.(S9~S12) 또한, 테스트 판정기(400)는 HPD 신호의 tHPL, tHPP 등의 시간 측정 결과와 카운터(301)의 출력을 입력 받아 tHPL, tHPP, 주어진 시간 내에서의 트리거 횟수 등을 정량적으로 출력하고, 링크 클럭 락 성공 여부와 심볼 락 성공 여부를 출력한다.
테스트 운용자는 HPD 모니터(203)를 통해 HPD 신호를 직접 확인하여 iDP 수신회로(300)의 테스트 결과를 판정할 수 있다.
전술한 바와 같이, 본 발명은 iDP 인터페이스 표준에서 HPD 신호가 iDP 송신회로(10)와 iDP 수신회로(20, 300) 사이의 연결 뿐만 아니라, 링크 상태(link status)를 간접적으로 측정할 수 있는 점을 이용하여 보조 채널 없이 iDP 인터페이스의 링크 안정성 테스트를 가능하게 한다. 또한, 본 발명은 HPD 신호를 활용하여 iDP 수신회로(300)의 내부 혹은 외부에 설치된 카운터(301)를 이용하여 iDP 인터페이스 링크 안정성을 정량적으로 측정할 수 있으며 그 측정 결과를 효과적으로 모니터할 수 있다. 여기서, 도 8의 S9 및 S10 단계에서, 주어진 시간과 기준값(X)은 iDP 인터페이스의 설계자 또는 판매자에 의해 가변 가능하게 설정될 수 있다.
본 발명의 iDP 인터페이스 테스트를 통과하여 합격 판정된 iDP 인터페이스는 도 9와 같은 표시장치에 적용될 수 있다.
도 9는 본 발명의 실시예에 따른 표시장치를 나타내는 블록도이다.
도 9를 참조하면, 본 발명의 표시장치는 표시패널(500), SoC(600), 타이밍 콘트롤러(700), 데이터 구동회로(510), 및 스캔 구동회로(520)를 구비한다.
표시패널(500)에는 데이터라인들과 스캔라인들(또는 게이트라인들)이 교차된다. 표시패널(500)은 데이터라인들과 스캔라인들에 의해 정의된 매트릭스 형태로 형성되는 픽셀들을 포함한다. 표시패널(500)의 데이터라인들과 스캔라인들의 교차부에는 TFT(Thin Film Transistor)가 형성될 수 있다. 표시패널(500)은 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 및 무기 전계발광소자와 유기발광다이오드소자(Organic Light Emitting Diode, OLED)를 포함한 전계발광소자(Electroluminescence Device, EL), 전기영동 표시소자(Electrophoresis, EPD) 등의 평판 표시소자의 표시패널로 구현될 수 있다. 표시패널(500)이 액정표시소자의 표시패널로 구현되는 경우, 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
SoC(600)는 iDP 송신회로(10)를 내장하여 전술한 iDP 인터페이스를 통해 비디오 데이터 정보를 포함한 메인 링크 데이터를 타이밍 콘트롤러(700)로 전송한다. 타이밍 콘트롤러(700)에 내장된 iDP 수신회로(20, 300)는 메인 링크 데이터의 LSCLK을 Mvid/48의 체배비로 체배하여 픽셀 클럭을 복원하고 그 픽셀 클럭(PXLCLK)으로 디지털 비디오 데이터를 샘플링하고 디지털 비디오 데이터를 데이터 구동회로(510)로 전송한다. 또한, 타이밍 콘트롤러(700)는 픽셀 클럭(PXLCLK)에 기초하여 데이터 구동회로(510)와 스캔 구동회로(520)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 콘트롤러(700)와 데이터 구동회로(510)의 데이터 전송을 위한 인터페이스는 mini LVDS 인터페이스로 구현될 수 있으나, 이에 한정되지 않는다. 예컨대, 타이밍 콘트롤러(700)와 데이터 구동회로(510) 사이의 인터페이스는 본원 출원인에 의해 기 출원된 대한민국 특허출원 10-2008-0127458(2008.12.15), 대한민국 특허출원 10-2008-0127456(2008.12.15), 대한민국 특허출원 10-2008-0127453(2008.12.15), 대한민국 특허출원 10-2008-0132466(2008.12.23), 대한민국 특허출원 10-2008-0132479(2008.12.23), 대한민국 특허출원 10-2008-0132493(2008.12.23), 대한민국 특허출원 10-2010-0046146(2010.05.17), 대한민국 특허출원 10-2009-0047672(2009.05.29), 대한민국 특허출원 10-2009-0120595(2009.12.07), 대한민국 특허출원 10-2010-0049739(2010.05.27) 등에서 제안된 인터페이스가 적용될 수 있다.
데이터 구동회로(510)는 타이밍 콘트롤러(700)의 제어 하에 디지털 비디오 데이터를 래치한다. 그리고 데이터 구동회로(510)는 디지털 비디오 데이터를 데이터전압으로 변환하여 데이터라인들로 출력한다. 스캔 구동회로(520)는 타이밍 콘트롤러(700)의 제어 하에 데이터전압에 동기되는 스캔펄스를 스캔라인들에 순차적으로 공급한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10 : iDP 송신회로(iDP 소스 디바이스)
20, 300 : iDP 수신회로(iDP 싱크 디바이스)
100 : 테스트 픽스쳐 201 : 테스트 데이터 발생기
202 : 테스트 클럭 발생기 203 : HPD 모니터

Claims (9)

  1. (a) 내부 디스플레이 포트 싱크 디바이스에 테스트 클럭을 전송하는 단계;
    (b) 상기 테스트 클럭에 대한 클럭 락 동작이 수행될 때 상기 내부 디스플레이 포트 싱크 디바이스로부터 출력되는 HPD 신호의 측정 결과를 바탕으로 하여 상기 내부 디스플레이 포트 싱크 디바이스의 링크 클럭 락 동작의 성공 여부를 판정하는 단계;
    (c) 상기 내부 디스플레이 포트 싱크 디바이스의 링크 클럭 락 동작이 성공하면 상기 내부 디스플레이 포트 싱크 디바이스에 테스트 데이터와 임의의 비디오 데이터를 전송하는 단계;
    (d) 상기 테스트 데이터와 상기 임의의 비디오 데이터에 대한 심볼 락 동작이 수행될 때 상기 내부 디스플레이 포트 싱크 디바이스로부터 출력되는 상기 HPD 신호의 측정 결과를 바탕으로 하여 상기 내부 디스플레이 포트 싱크 디바이스의 심블 락 동작의 성공 여부를 판정하는 단계; 및
    (e) 주어진 시간 내에서 상기 HPD 신호의 트리거 횟수를 카운트하고 그 카운트 결과를 소정의 기준값과 비교하여 그 비교 결과를 바탕으로 하여 내부 디스플레이 포트 수신회로의 링크 안정성을 판정하는 단계를 포함하는 것을 특징으로 하는 내부 디스플레이 포트 인터페이스 테스트 방법.
  2. 제 1 항에 있어서,
    상기 (b) 단계는,
    상기 HPD 신호의 풀다운 시점으로부터 풀업 시점까지의 제1 시간(tHPL)을 측정하는 단계; 및
    상기 제1 시간(tHPL) 내에서 상기 HPD 신호가 로우 논리로부터 하이 논리로 반전되지 않으면 상기 내부 디스플레이 포트 싱크 디바이스의 링크 클럭 락 동작이 실패한 것으로 판정하는 단계를 포함하는 것을 특징으로 하는 내부 디스플레이 포트 인터페이스 테스트 방법.
  3. 제 1 항에 있어서,
    상기 (d) 단계는,
    상기 HPD 신호의 풀업 시점으로부터 그 다음 풀다운 시점까지 상기 HPD 신호가 하이 논리를 유지하는 제2 시간(tHPP)을 측정하는 단계; 및
    상기 제2 시간(tHPP) 내에서 상기 HPD 신호가 하이 논리로부터 로우 논리로 반전되면 상기 내부 디스플레이 포트 싱크 디바이스의 심블 락 동작이 실패한 것으로 판정하는 단계를 포함하는 것을 특징으로 하는 내부 디스플레이 포트 인터페이스 테스트 방법.
  4. 제 1 항에 있어서,
    상기 (e) 단계는,
    상기 주어진 시간 내에서 상기 HPD 신호의 트리거 횟수가 상기 기준값 보다 크면 상기 내부 디스플레이 포트 수신회로의 링크 안정성이 낮은 것으로 판정하는 단계를 포함하는 것을 특징으로 하는 내부 디스플레이 포트 인터페이스 테스트 방법.
  5. 테스트 클럭을 발생하는 테스트 클럭 발생기;
    테스트 데이터와 임의의 비디오 데이터를 발생하는 테스트 데이터 발생기;
    상기 테스트 클럭에 대한 클럭 락 동작이 성공할 때 HPD 신호를 하이 논리로 반전시키고 상기 테스트 데이터와 상기 임의의 비디오 데이터에 대한 심볼 락 동작이 성공할 때 상기 HPD 신호를 하이 논리로 유지하고 상기 클럭 락 동작과 상기 심볼 락 동작이 실패할 때 상기 HPD 신호를 로우 논리로 반전시키는 내부 디스플레이 포트 싱크 디바이스;
    상기 테스트 클럭 발생기, 상기 테스트 데이터 발생기, 및 내부 디스플레이 포트 싱크 디바이스 사이에 연결되어 상기 테스트 클럭, 상기 테스트 데이터 및 상기 임의의 비디오 데이터를 내부 디스플레이 포트 싱크 디바이스로 전송하는 테스트 픽스쳐;
    상기 HPD 신호의 트리거 횟수를 카운트하는 카운터; 및
    상기 클럭 락 동작이 수행될 때 발생되는 상기 HPD 신호의 측정 결과를 바탕으로 하여 상기 내부 디스플레이 포트 싱크 디바이스의 링크 클럭 락 동작의 성공 여부를 판정하고, 상기 테스트 데이터와 상기 임의의 비디오 데이터에 대한 심볼 락 동작이 수행될 때 상기 HPD 신호의 측정 결과를 바탕으로 하여 상기 내부 디스플레이 포트 싱크 디바이스의 심블 락 동작의 성공 여부를 판정하며, 상기 카운터의 출력과 소정의 기준값을 비교하여 그 비교 결과를 바탕으로 하여 내부 디스플레이 포트 수신회로의 링크 안정성을 판정하는 테스트 판정기를 구비하는 것을 특징으로 하는 내부 디스플레이 포트 인터페이스 테스트 장치.
  6. 제 5 항에 있어서,
    상기 테스트 판정기는,
    상기 HPD 신호의 풀다운 시점으로부터 풀업 시점까지의 제1 시간(tHPL)을 측정하고,
    상기 제1 시간(tHPL) 내에서 상기 HPD 신호가 로우 논리로부터 하이 논리로 반전되지 않으면 상기 내부 디스플레이 포트 싱크 디바이스의 링크 클럭 락 동작이 실패한 것으로 판정하는 것을 특징으로 하는 내부 디스플레이 포트 인터페이스 테스트 장치.
  7. 제 5 항에 있어서,
    상기 테스트 판정기는,
    상기 HPD 신호의 풀업 시점으로부터 그 다음 풀다운 시점까지 상기 HPD 신호가 하이 논리를 유지하는 제2 시간(tHPP)을 측정하고,
    상기 제2 시간(tHPP) 내에서 상기 HPD 신호가 하이 논리로부터 로우 논리로 반전되면 상기 내부 디스플레이 포트 싱크 디바이스의 심블 락 동작이 실패한 것으로 판정하는 것을 특징으로 하는 내부 디스플레이 포트 인터페이스 테스트 장치.
  8. 제 5 항에 있어서,
    상기 테스트 판정기는,
    주어진 시간 내에서 상기 HPD 신호의 트리거 횟수가 상기 기준값 보다 크면 상기 내부 디스플레이 포트 수신회로의 링크 안정성이 낮은 것으로 판정하는 것을 특징으로 하는 내부 디스플레이 포트 인터페이스 테스트 장치.
  9. 제 5 항에 있어서,
    상기 카운터는 상기 내부 디스플레이 포트 싱크 디바이스 내에 내장되거나 상기 내부 디스플레이 포트 싱크 디바이스의 외부에 설치되는 것을 특징으로 하는 내부 디스플레이 포트 인터페이스 테스트 장치.
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