KR102696836B1

KR102696836B1 - 발광 제어 신호 발생부 및 이를 포함하는 발광 표시 장치

Info

Publication number: KR102696836B1
Application number: KR1020190148879A
Authority: KR
Inventors: 김대규; 석승원
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-11-19
Filing date: 2019-11-19
Publication date: 2024-08-19
Also published as: KR20210061086A

Abstract

본 발명은 발광 제어 신호의 하이 전압을 신뢰성 있게 유지될 수 있도록 한 발광 제어 신호 발생부 및 이를 포함하는 발광 표시 장치에 관한 것으로, 발광 제어 신호 발생부는, 발광 제어신호를 순차적으로 출력하도록 종속적으로 접속된 복수개의 스테이지들을 구비하고, 각 스테이지는, QB-노드의 전위에 따라 제1 전압을 발광 제어신호로 출력하고, Q-노드의 전위에 따라 제2 전압을 발광 제어신호로 출력하는 출력부; 스타트 신호 또는 전단의 스테이지에서 출력되는 발광 제어신호, 제1 클록 신호 및 제2 클록 신호를 기반으로 동작하여 상기 QB-노드 및 상기 Q-노드의 전위를 제어하는 노드 제어부; 및 상기 제1 클록 신호의 전압 커플링에 의해 상기 제1 전압이 상기 출력부로 출력되지 못함을 방지하는 노드 방지부를 구비한 것이다.

Description

발광 제어 신호 발생부 및 이를 포함하는 발광 표시 장치{Emitting control Signal Generator and Light Emitting Display Device including the same}

본 발명은 발광 표시 장치에 관한 것으로, 특히 발광 제어 신호 발생부 및 이를 포함하는 발광 표시 장치에 관한 것이다.

정보화 사회가 발전하고, 이동통신 단말기 및 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 평판 표시 장치(Flat Panel Display Device)에 대한 요구가 점차 증대되고 있다.

이와 같은 평판 표시 장치로는, 액정을 이용한 액정 표시 장치(LCD: Liquid Crystal Display)와 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치가 활용되고 있다.

이러한 평판 표시 장치들은 영상을 표시하기 위해 복수개의 게이트 라인들 및 복수개의 데이터 라인들을 구비한 표시 패널과, 상기 표시 패널을 구동하기 위한 구동회로로 구성된다.

상기와 같은 표시 장치들 중 액정 표시 장치의 표시 패널은, 유리 기판상에 박막트랜지스터 어레이가 형성되는 박막트랜지스터 어레이 기판과, 유리 기판상에 칼라 필터 어레이가 형성되는 칼라 필터 어레이 기판과, 상기 박막트랜지스터 어레이 기판과 상기 칼라 필터 어레이 기판 사이에 충진된 액정층을 구비한다.

상기 박막 트랜지스터 어레이 기판은, 제1방향으로 연장되는 복수개의 게이트 라인들(GL)과, 제1방향과 수직인 제2방향으로 연장되는 복수개의 데이터 라인들(DL)을 포함하며, 각 게이트 라인과 각 데이터 라인에 의하여 하나의 서브 화소 영역(Pixel; P)이 정의된다. 하나의 서브 화소 영역(P) 내에는 하나의 박막 트랜지스터와 화소 전극이 형성된다.

이러한 액정 표시 장치의 표시 패널은, 전기장 생성 전극 (화소 전극 및 공통 전극)에 전압을 인가하여 상기 액정층에 전기장을 생성하고, 상기 전기장에 의해 액정층의 액정 분자들의 배열 상태를 조절하여 입사광의 편광을 제어함으로써 영상을 표시한다.

또한, 상기와 같은 표시 장치들 중 OLED 표시 장치의 표시 패널은, 상기 복수개의 게이트 라인들과 복수개의 데이터 라인들이 교차하여 서브 화소가 정의되고, 각 서브 화소들은, 애노드 및 캐소드와 상기 애노드 및 캐소드 사이의 유기 발광층으로 구성된 OLED와, 상기 OLED를 독립적으로 구동하는 화소 회로를 구비한다.

상기 화소 회로는 다양하게 구성될 수 있으나, 적어도 하나의 스위칭 TFT, 커패시터 및 구동 TFT를 포함한다.

상기 적어도 하나의 스위칭 TFT는 스캔 펄스에 응답하여 데이터 전압을 상기 커패시터에 충전한다. 상기 구동 TFT는 상기 커패시터에 충전된 데이터 전압에 따라 OLED로 공급되는 전류량을 제어하여 OLED의 발광량을 조절한다.

최근에는 화소들의 발광 타임을 결정하기 위한 발광 제어 트랜지스터를 더 구비하여 구성된다.

이러한 표시 장치용 표시 패널은, 사용자에게 이미지를 제공하는 표시 영역(active area, AA)과 상기 표시영역(AA)의 주변 영역인 비표시 영역(non-active area, NA)으로 정의된다.

또한, 상기 표시 패널을 구동하기 위한 상기 구동회로는 상기 표시 패널의 상기 복수개의 게이트 라인들에 게이트 펄스(또는 스캔 펄스)를 순차적으로 공급하는 게이트 구동 회로와, 상기 표시 패널의 상기 복수개의 데이터 라인들에 데이터 전압을 공급하는 데이터 구동 회로와, 상기 게이트 구동 회로와 상기 데이터 구동 회로에 영상 데이터 및 각종 제어신호를 공급하는 타이밍 콘트롤러 등으로 이루어진다.

상기 게이트 구동 회로는, 적어도 하나의 게이트 드라이브 IC로 구성될 수도 있지만, 상기 표시 패널의 상기 복수개의 신호 라인 (게이트 라인들 및 데이터 라인들)과 서브 화소를 형성하는 과정에서 상기 표시 패널의 비표시 영역상에 동시에 형성될 수 있다.

즉, 상기 게이트 구동 회로를 상기 표시 패널에 직접화시키는 게이트-인-패널(Gate-In-Panel; 이하 "GIP"라고도 함) 방식이 적용되고 있다.

상기와 같은 게이트 구동 회로는 표시패널에 형성된 스위칭 트랜지스터 및 발광 제어 트랜지스터를 턴온 또는 턴오프할 수 있는 스캔 신호들과 발광 제어 신호들을 출력한다.

상기 게이트 구동 회로는 스캔 신호들과 발광 제어 신호들을 순차적으로 공급하기 위하여, 스캔 신호 발생부와 발광 제어 신호 발생부가 게이트 라인의 개수 이상의 복수개의 스테이지(stage)를 포함하여 구성된다.

그러나, 발광 제어 신호들을 순차적으로 공급하기 위한 발광 제어 신호 발생부의 노드 전압 드롭(drop) 현상이 발생하여 발광 제어 신호가 비정상적으로 발생하는 문제점이 있었다.

본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 발광 제어 신호의 하이 전압을 신뢰성 있게 유지될 수 있도록 한 발광 제어 신호 발생부 및 이를 포함하는 발광 표시 장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 발광 제어 신호 발생부는, 발광 제어신호를 순차적으로 출력하도록 종속적으로 접속된 복수개의 스테이지들을 구비하고, 각 스테이지는, QB-노드의 전위에 따라 제1 전압을 발광 제어신호로 출력하고, Q-노드의 전위에 따라 제2 전압을 발광 제어신호로 출력하는 출력부와, 스타트 신호 또는 전단의 스테이지에서 출력되는 발광 제어신호, 제1 클록 신호 및 제2 클록 신호를 기반으로 동작하여 상기 QB-노드 및 상기 Q-노드의 전위를 제어하는 노드 제어부와, 상기 제1 클록 신호의 전압 커플링에 의해 상기 제1 전압이 상기 출력부로 출력되지 못함을 방지하는 노드 방지부를 구비함에 그 특징이 있다.

여기서, 상기 커플링 전압을 상쇄시키는 커패시터를 포함함을 특징으로 한다.

상기 노드 제어부는, 상기 제2 클록 신호를 공급하는 제2 클록 신호 공급 라인에 게이트 전극이 연결되고 상기 스타트 신호를 공급하는 스타트 신호 라인 또는 그 전단 스테이지의 출력단에 제1 전극이 연결되고 상기 Q-노드에 제2 전극이 연결된 제1트랜지스터와, 상기 제1 클록 신호를 공급하는 제1 클록 신호 라인에 게이트 전극이 연결되고 상기 Q-노드에 제1 전극이 연결된 제2트랜지스터와, 상기 제2 트랜지스터의 제2 전극에 제1 전극이 연결되고 제1 전압을 공급하는 제1 전압 공급 라인에 제2 전극이 연결되는 제3 트랜지스터와, 상기 제2 클록 신호 공급 라인에 게이트 전극이 연결되고 상기 제2 전압을 공급하는 제2 전압 공급 라인에 제1 전극이 연결되고 상기 제3 트랜지스터의 게이트 전극에 제2 전극이 연결되는 제4 트랜지스터와, 상기 Q-노드에 게이트 전극이 연결되고 상기 QB-노드에 제1 전극이 연결되고 상기 제1 전압 공급 라인에 제2 전극이 연결되는 제5 트랜지스터와, 상기 제4 트랜지스터의 제2 전극에 게이트 전극이 연결되고 상기 제1 클록 신호 공급 라인에 제1 전극이 연결되는 제8 트랜지스터와, 상기 제1 클록 신호 공급 라인에 게이트 전극이 연결되고 상기 제8 트랜지스터(T8)의 제2 전극에 제1 전극이 연결되고 상기 QB-노드에 제2 전극이 연결되는 제9 트랜지스터와, 상기 Q-노드에 게이트 전극이 연결되고 상기 제2 클록 신호 공급 라인에 제1 전극이 연결되는 제10 A트랜지스터를 포함함을 특징으로 한다.

상기 노드 보상부는, 상기 Q-노드에 게이트 전극이 연결되고 상기 제10 A트랜지스터의 제2 전극에 제1 전극이 연결되고 상기 제8 트랜지스터의 게이트 전극에 제2 전극이 연결되는 제10 B트랜지스터와, 상기 제10 A트랜지스터의 제2 전극과 상기 제1 클록 신호 공급 라인 사이에에 연결되는 제1 커패시터를 포함함을 특징으로 한다.

상기 노드 제어부는, 상기 Q-노드와 상기 제1 클록 신호 공급 라인 사이에 연결되는 제2 커패시터와, 상기 QB-노드와 상기 제1 전압 공급 라인 사이에 연결되는 제3 커패시터와, 상기 제8 트랜지스터의 게이트 전극과 상기 제8 트랜지스터의 제2 전극 사이에 연결되는 제4 커패시터를 더 포함함을 특징으로 한다.

상기 출력부는, 상기 Q-노드에 게이트 전극이 연결되고 상기 제2 전압을 공급하는 제2 전압 공급 라인에 제1 전극이 연결되고 출력 단자에 제2 전극이 연결되는 제6 트랜지스터와, 상기 QB-노드에 게이트 전극이 연결되고 상기 출력 단자에 제1 전극이 연결되고 상기 제1 전압을 공급하는 제1 전압 공급 라인에 제2 전극이 연결되는 제7 트랜지스터를 포함함을 특징으로 한다.

상기 발광 제어신호 발생부는 리셋 신호에 따라 제어되어 상기 출력부의 출력 단자를 상기 제1 전압으로 리셋하는 리셋 트랜지스터를 더 포함함을 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 발광 표시 장치는, 영상을 표시하는 표시패널과, 상기 표시 패널에 스캔 신호를 공급하는 스캔신호 발생부와, 상기 표시패널에 발광 제어신호를 공급하는 발광 제어신호 발생부를 포함하고, 상기 발광 제어신호 발생부는, 발광 제어신호를 순차적으로 출력하도록 종속적으로 접속된 복수개의 스테이지들을 구비하고, 각 스테이지는, QB-노드의 전위에 따라 제1 전압을 발광 제어신호로 출력하고, Q-노드의 전위에 따라 제2 전압을 발광 제어신호로 출력하는 출력부와, 스타트 신호 또는 전단의 스테이지에서 출력되는 발광 제어신호, 제1 클록 신호 및 제2 클록 신호를 기반으로 동작하여 상기 QB-노드 및 상기 Q-노드의 전위를 제어하는 노드 제어부와, 상기 제1 클록 신호의 전압 커플링에 의해 상기 제1 전압이 상기 출력부로 출력되지 못함을 방지하는 노드 방지부를 구비한 것에 그 특징이 있다.

상기와 같은 특징을 갖는 본 발명에 따른 발광 제어 신호 발생부 및 이를 포함하는 발광 표시 장치에 있어서는 다음과 같은 효과가 있다.

제10 B트랜지스터와 제4 커패시터로 이루어지는 노드 보상부가 존재하므로, 발광 제어신호(EM)의 듀티 구동 시, 발광 제어신호(EM)의 출력이 하이 전압 상태를 안정적으로 유지할 수 있다.

또한, 상기와 같은 노드 보상부가 존재하므로, 발광 제어신호의 출력 마진(Margin)이 개선되어 발광 제어신호 발생부의 신뢰성이 향상된다.

도 1은 본 발명의 실시예에 따른 OLED 표시 장치를 개략적으로 나타낸 블록도
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 등가 회로도
도 3은 도 1에 도시된 스캔 구동부와 관련된 장치의 제1 구성 예시도
도 4는 도1에 도시된 스캔 구동부와 관련된 장치의 제2 구성 예시도
도 5는 도 3에 도시된 시프트 레지스터의 제1 구성 예시도
도 6은 본 발명의 제1 실시예에 따른 발광 제어신호 발생부들을 나타낸 블록도
도 7은 본 발명의 제1 실시예에 따른 제1 스테이지의 발광 제어신호 발생부를 상세히 나타낸 회로도
도 8은 본 발명에 따른 제1 스테이지의 발광 제어신호 발생부의 동작 설명을 위한 파형 예시도
도 9는 본 발명에 따른 발광 제어신호 발생부의 소자들의 스트레스 정리표
도 10은 본 발명에 따른 제1 스테이지의 발광 제어신호 발생부에서 노드 보상부가 없을 경우의 파형 예시도
도 11은 본 발명에 따른 제1 스테이지의 발광 제어신호 발생부에서 노드 보상부에 의한 파형 예시도

이하, 상기와 같은 특징을 갖는 본 발명에 따른 발광 제어신호 발생부 및 이를 포함하는 발광 표시 장치를 첨부된 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.

이하에서 설명되는 장치는 p 타입 박막 트랜지스터를 포함하는 것을 일례로 설명하지만 이는 n 타입 박막 트랜지스터 또는 n 타입과 p 타입이 함께 존재하는 형태로 구현될 수도 있다. 박막 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 박막 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 박막 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, 박막 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다.

n 타입 박막 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 박막 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이와 달리, p 타입 박막 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 박막 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 그러나 박막 트랜지스터의 소스와 드레인은 인가된 전압에 따라 변경될 수 있다. 이를 반영하여, 이하의 설명에서는 소스와 드레인 중 어느 하나를 제1전극, 소스와 드레인 중 나머지 하나를 제2전극으로 설명한다.

도 1은 본 발명의 실시예에 따른 OLED 표시 장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 등가 회로도이다.

도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 유기 전계 발광 표시 장치에는 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(180) 등이 포함된다.

상기 영상 공급부(110)(또는 호스트시스템)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호와 더불어 각종 구동신호를 출력한다. 상기 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급할 수 있다.

상기 타이밍 제어부(120)는 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(수직 동기신호인 Vsync, 수평동기신호인 Hsync) 등을 출력한다.

상기 타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터신호(DATA)를 데이터 구동부(140)에 공급한다. 상기 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.

상기 스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 스캔신호(또는 스캔전압) 및 발광 제어 신호를 출력하는 스캔 신호 발생부와 발광 제어 신호 발생부를 포함한다. 상기 스캔 구동부(130)는 게이트 라인들(GL1~GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들에 스캔 신호를 공급한다. 또한, 상기 스캔 구동부(130)는 각 서브 화소에 구성되는 발광 제어 트랜지스터들을 제어하기 위해 발광 제어 라인들에 발광 제어 신호를 출력한다. 데이터 전압(Vdata)이 어드레싱 되는 기간에 스캔 신호는 턴 온 레벨로 발생되고, 발광 제어 신호는 턴 오프 레벨로 발생된다, 이후, 화소들이 발광되는 기간에 스캔 신호는 턴 오프 레벨로 발생되고, 발광 제어 신호는 턴 온 레벨로 발생된다.

상기 스캔 구동부(130)는 IC 형태로 형성되거나 게이트 인 패널(Gate In Panel) 방식으로 표시패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.

상기 데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준 전압을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하여 출력한다.

상기 데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급한다. 상기 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나, 이에 한정되지 않는다.

상기 전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위의 제1 패널전원(EVDD)과 저전위의 제2 패널전원(EVSS)을 생성 및 출력한다. 상기 전원 공급부(180)는 제1 패널전원 및 제2 패널전원(EVDD, EVSS)뿐만아니라 스캔 구동부(130)의 구동에 필요한 전압(예: 스캔 하이전압, 스캔 로우전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인 전압, 하프 드레인 전압) 등을 생성 및 출력할 수 있다.

상기 표시패널(150)은 스캔 구동부(130)와 데이터 구동부(140)를 포함하는 구동부로부터 출력된 스캔신호와 데이터전압을 포함하는 구동신호 그리고 전원 공급부(180)로부터 출력된 제1 패널전원 및 제2 패널전원(EVDD, EVSS)에 따라 영상을 표시한다. 상기 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다.

상기 표시패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 그리고 빛을 발광하는 서브 픽셀들은 적색, 녹색 및 청색을 포함하는 픽셀 또는 적색, 녹색, 청색 및 백색을 포함하는 픽셀로 이루어질 수 있다.

예컨대, 하나의 서브 픽셀(SP)에는, 도 2에 도시한 바와 같이, 고전위 전압(VDD)과 저전위 전압(VSS) 사이에 흐르는 구동 전류에 의해 발광하는 OLED 소자(OLED)와, 상기 OLED소자(OLED)에 인가되는 구동 전류량을 제어하는 구동 TFT(DT)와, 데이터 라인(DL)으로부터 인가되는 데이터전압(Vdata)과 게이트 라인(GL)으로부터 인가되는 스캔신호(SCAN) 등을 이용하여 구동 TFT(DT)의 게이트 전압을 조정하는 스위치회로(SWC)와, 발광 제어 신호(EM)에 응답하여 구동 TFT(DT)와 OLED 사이의 전류 흐름을 온/오프 시키는 발광 제어 TFT(ET)를 포함하여 구성된다. 여기서, 화소에 형성되는 TFT들은 P-type으로 선택될 수 있으나, 이에 한정되지 않고 N-type으로 선택될 수 있다.

도 2에는 도시되지 않았지만, 상기 구동 TFT(DT)의 열화(문턱 전압 또는 이동도)를 보상하기 위해 상기 구동 TFT(DT)의 문턱 전압 또는 이동도를 센싱하기 위한 센싱 트랜지스터와, 상기 구동 트랜지스터(DT)의 문턱 전압 또는 이동도를 보상하기 위한 내부 보상회로 등을 더 포함할 수 있다.

한편, 위의 설명에서는 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 등을 각각 개별적인 구성인 것처럼 설명하였다. 그러나 발광 표시 장치의 구현 방식에 따라 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 중 하나 이상은 하나의 IC 내에 통합될 수 있다.

도 3은 도 1에 도시된 스캔 구동부와 관련된 장치의 제1 구성 예시도이고, 도 4는 도 1에 도시된 스캔 구동부와 관련된 장치의 제2 구성 예시도이며, 도 5는 도3에 도시된 시프트 레지스터의 구성 예시도이다.

도 3에 도시된 바와 같이, 게이트 인 패널 방식 스캔 구동부(130)는 시프트 레지스터(131)와 레벨 시프터부(135)를 포함할 수 있다. 상기 레벨 시프터부(135)는 타이밍 제어부(120)로부터 출력된 신호들을 기반으로 다수의 클록 신호들(GCLK, ECLK)과 스타트 신호들(GVST, EVST) 등을 생성 및 출력한다. 다수의 클록 신호들(GCLK, ECLK)은 2상, 4상, 8상 등 위상이 다른 K(K는 2 이상 정수)상의 형태로 생성 및 출력될 수 있다.

상기 시프트 레지스터(131)는 상기 레벨 시프터부(135)로부터 출력된 신호들(GCLK, ECLK, GVST, EVST) 등을 기반으로 동작하며 표시 패널에 형성된 트랜지스터를 턴온 또는 턴오프할 수 있는 스캔 신호들(Scan[1] ~ Scan[m])과 발광 제어 신호들(EM[1] ~ EM[m])을 출력한다. 상기 시프트 레지스터(131)는 게이트 인 패널 방식에 의해 표시패널 상에 박막 형태로 형성된다. 따라서, 스캔 구동부(130)에서 표시 패널 상에 형성되는 부분은 시프트 레지스터(131)일 수 있다.

상기 시프트 레지스터(131)와 달리 상기 레벨 시프터부(135)는 IC 형태로 형성된다. 상기 레벨 시프터부(135)는 도 3과 같이 별도의 IC 형태로 구성될 수 있으며, 도 4과 같이 전원 공급부(180)의 내부나 다른 장치의 내부에 포함될 수도 있다.

도 5에 도시된 바와 같이, 상기 시프트 레지스터(131)는 다수의 스테이지들(STG1 ~ STGm)로 구성된다. 다수의 스테이지들(STG1 ~ STGm)은 종속적으로 접속된 구조를 가지며, 적어도 하나의 전단이나 후단의 출력 신호를 입력 신호로 받는다.

상기 시프트 레지스터(131)의 스테이지들(STG1 ~ STGm)은 스캔 신호 발생부들(SCAN[1] ~ SCAN[m])과 발광 제어신호 발생부들(EM[1] ~ EM[m])을 각각 포함할 수 있다.

일례로, 제1 스테이지(STG1)는 제1 스캔신호(Scan[1])를 출력하는 제1 스캔신호 발생부(SCAN[1])와 발광 제어 신호(Em[1])를 출력하는 발광 제어신호 발생부(EM[1])를 갖는다.

상기 스캔신호 발생부들(SCAN[1] ~ SCAN[m])은 표시패널의 스캔라인들을 통해 스캔신호들(Scan[1] ~ Scan[m])을 출력한다. 발광 제어신호 발생부들(EM[1] ~ EM[m])은 표시패널의 발광 제어신호 라인들을 통해 발광 제어신호들(Em[1] ~ Em[m])을 출력한다.

상기 발광 제어신호들(Em[1] ~ Em[m])은 서브 픽셀들 내에 포함된 발광 제어 트랜지스터를 구동하기 위한 신호로 사용될 수 있다. 예를 들어, 발광 제어신호들(Em[1] ~ Em[m])을 이용하여 서브 픽셀들의 발광 제어 트랜지스터를 제어하면 유기 발광다이오드의 발광시간은 가변된다.

하지만, 도 5의 예시는 상기 시프트 레지스터(131)의 이해를 돕기 위한 예시이며, 본 발명은 이에 한정되지 않고, 더 다양하고 더 많은 신호를 출력하는 형태로 구현될 수도 있다.

도면에는 도시되지 않았지만, 상기 스캔 신호들(Scan[1] ~ Scan[m])을 출력하는 스캔신호 발생부들(SCAN[1] ~ SCAN[m])은 스캔용 스타트 신호(GVST), 스캔용 하이 전압(GVGH), 스캔용 리셋 신호(GRST), 스캔용 로우 전압(GVGL), 및 스캔용 클록 신호들(GCLKs)에 의해 각각 구동될 수 있다.

상기 발광 제어신호들(Em[1]~ Em[m])을 출력하는 발광 제어신호 발생부들(EM[1] ~ EM[m])은 스타트 신호(EVST), 리셋 신호(ERST), 하이 전압(EVGH), 로우 전압(EVGL), 및 클록 신호들(ECLKs)에 의해 구동될 수 있다.

도 6은 본 발명의 제1 실시예에 따른 발광 제어신호 발생부들을 나타낸 블록도이고, 도 7은 본 발명의 제1 실시예에 따른 제1 스테이지의 발광 제어신호 발생부를 상세히 나타낸 회로 구성도이다.

도 6에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 발광 제어신호 발생부들(EM[1] ~ EM[m])은 종속적으로 접속된 스테이지들(STG1 ~ STGm-1)을 갖는다. 그리고 발광 제어신호 발생부들(EM[1] ~ EM[m-1])은 전단의 출력단자를 통해 출력된 신호를 후단의 스타트 신호로 입력 받는다.

제1 스테이지(STG1)의 발광 제어신호 발생부(EM[1])의 출력 단자(EMO[1])로부터 출력된 발광 제어신호는 제1 픽셀 그룹(Pixel[1])에 인가되고, 또한 제2 스테이지(STG2)의 발광 제어신호 발생부(EM[1])의 스타트 신호의 입력 단자에도 인가된다. 그러므로 제1 스테이지(STG1)의 발광 제어신호 발생부(EM[1])는 발광용 스타트 신호라인(EVST)에 연결되지만 제2 스테이지(STG2)의 발광 제어신호 발생부(EM[2])부터는 그 전단 스테이지의 발광 제어신호 발생부에서 출력된 발광 제어신호를 스타트 신호로 이용한다.

도 6에서 제1 스테이지(STG1)의 발광 제어신호 발생부(EM[1])의 출력 단자(EMO[1])로부터 출력된 발광신호를 "Start[1]"으로 표현한 것은 제1 스테이지(STG1)의 출력 신호가 다음 단의 스타트 신호로 이용된다는 것을 보여주기 위함이다. 아울러, 이와 같은 접속 관계와 신호 전달 체계는 모든 스테이지들(STG1 ~ STGm-1)에 동일하게 적용된다.

도 7에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 제1 스테이지의 발광제어신호 발생부(EM[1])는 제1 트랜지스터(T1) 내지 제10 A트랜지스터(T10a) 및 제10 B트랜지스터(T10a, T10b), 제1 내지 제4 커패시터(CQ, CQB, CQ', Cclk), 및 리셋 트랜지스터(TR)를 포함할 수 있다.

제1 트랜지스터(T1) 내지 제10 A트랜지스터(T10a) 및 제10 B트랜지스터(T10b) 중 제6 및 제7 트랜지스터(T6, T7)는 발광 제어신호를 출력하는 출력부에 포함될 수 있다.

제1 트랜지스터(T1) 내지 제5 트랜지스터(T5)와 제8 트랜지스터(T8) 내지 제10 A트랜지스터(T10a)는 노드 제어부에 포함될 수 있다. 그리고 제10 B트랜지스터(T10b) 및 제4 커패시터(Cclk)는 노드 보상부에 포함될 수 있다.

제1 트랜지스터(T1) 내지 제10 A트랜지스터(T10a) 및 제10 B트랜지스터(T10b)와 리셋 트랜지스터(TR)는 p 타입 박막 트랜지스터로 구현된 것을 일례로 한다. p 타입 박막 트랜지스터로 구현된 제1 트랜지스터(T1) 내지 제10 A 및 B트랜지스터(T10a, T10b)와 리셋 트랜지스터(TR)는 로우 전압(EVGL)이 인가되는 조건에서 턴-온되고 하이 전압(EVGH)이 인가되는 조건에서 턴-오프된다.

제1 트랜지스터(T1)는 제2 클록 신호 라인(ECLK2)에 게이트 전극이 연결되고 스타트 신호 라인(EVST)에 제1 전극이 연결되고 Q-노드(QN)에 제2 전극이 연결된다. 상기 제1 트랜지스터(T1)는 상기 제2 클록 신호 라인(ECLK2)을 통해 인가된 제2 클록 신호에 따라 턴-온 또는 턴-오프된다.

제2 트랜지스터(T2)는 제1 클록 신호 라인(ECLK1)에 게이트 전극이 연결되고 상기 Q-노드(QN)에 제1 전극이 연결되고 제3 트랜지스터(T3)의 제1 전극에 제2 전극이 연결된다. 상기 제2 트랜지스터(T2)는 상기 제1 클록 신호 라인(ECLK1)을 통해 인가된 제1 클록 신호에 따라 턴-온 또는 턴-오프된다.

제3 트랜지스터(T3)는 제4 트랜지스터(T4)의 제2 전극에 게이트 전극이 연결되고 상기 제2 트랜지스터(T2)의 제2 전극에 제1 전극이 연결되고 제1 전압 라인(EVGH)에 제2 전극이 연결된다. 상기 제3 트랜지스터(T3)는 상기 제4 트랜지스터(T4)가 턴-온될 경우, 제2 전압 라인(EVGL)을 통해 인가된 제2 전압에 따라 턴-온된다.

제4 트랜지스터(T4)는 상기 제2 클록 신호 라인(ECLK2)에 게이트 전극이 연결되고 상기 제2 전압 라인(EVGL)에 제1 전극이 연결되고 상기 제3 트랜지스터(T3)의 게이트 전극에 제2 전극이 연결된다. 상기 제4 트랜지스터(T4)는 상기 제2 클록 신호 라인(ECLK2)을 통해 인가된 제2 클록 신호에 따라 턴-온 또는 턴-오프된다. 따라서, 제4 트랜지스터(T4)는 제1 트랜지스터(T1)와 함께 동시에 턴-온 또는 턴-오프된다.

제5 트랜지스터(T5)는 상기 Q-노드(QN)에 게이트 전극이 연결되고 QB-노드(QBN)에 제1 전극이 연결되고 상기 제1 전압 라인(EVGH)에 제2 전극이 연결된다. 상기 제5 트랜지스터(T5)는 Q-노드(QN)의 전위에 따라 턴-온 또는 턴-오프된다.

제6 트랜지스터(T6)는 Q-노드(QN)와 제1 커패시터(CQ)의 일단에 게이트 전극이 연결되고 상기 제2 전압 라인(EVGL)에 제1 전극이 연결되고 제1 스테이지의 발광 제어 신호 발생부(EM[1])의 출력 단자(EMO[1])에 제2 전극이 연결된다. 상기 제6 트랜지스터(T6)는 Q-노드(QN)의 전위에 따라 턴-온 또는 턴-오프된다.

제7 트랜지스터(T7)는 QB-노드(QBN)에 게이트 전극이 연결되고 제1 스테이지의 발광 제어신호 발생부(EM[1])의 상기 출력 단자(EMO[1])에 제1 전극이 연결되고 상기 제1 전압 라인(EVGH)에 제2 전극이 연결된다. 상기 제7 트랜지스터(T7)는 QB-노드(QBN)의 전위에 따라 턴-온 또는 턴-오프된다.

제8 트랜지스터(T8)는 Q'-노드(Q'N)에 게이트 전극이 연결되고 상기 제1 클록 신호 라인(ECLK1)에 제1 전극이 연결되고 제9 트랜지스터(T9)의 제1 전극에 제2 전극이 연결된다. 상기 제8 트랜지스터(T8)는 Q'-노드(Q'N)의 전위에 따라 턴-온 또는 턴-오프된다.

제9 트랜지스터(T9)는 상기 제1 클록 신호 라인(ECLK1)에 게이트 전극이 연결되고 상기 제8 트랜지스터(T8)의 제2 전극에 제1 전극이 연결되고 상기 QB-노드(QBN)에 제2 전극이 연결된다. 상기 제9 트랜지스터(T9)는 제8 트랜지스터(T8)의 전위에 따라 턴-온 또는 턴-오프된다.

제10 A트랜지스터(T10a)는 상기 Q-노드(QN)에 게이트 전극이 연결되고 상기 제2 클록 신호 라인(ECLK2)에 제1 전극이 연결되고 제10 B트랜지스터(T10b)의 제1 전극에 제2 전극이 연결된다. 제10 B트랜지스터(T10b)는 상기 Q-노드(QN)에 게이트 전극이 연결되고 상기 제10 A트랜지스터(T10a)의 제2 전극에 제1 전극이 연결되고 상기 Q'-노드(Q'N)에 제2 전극이 연결된다. 상기 제10 A트랜지스터(T10a)와 제10 B트랜지스터(T10b)는 Q-노드(QN)의 전위에 따라 동시에 턴-온 또는 턴-오프된다.

제1 커패시터(CQ)는 상기 Q-노드(QN)에 일단이 연결되고 상기 제1 클록 신호 라인(ECLK1)에 타단이 연결된다. 제2 커패시터(CQB)는 QB-노드(QBN)와 상기 제1 전압 라인(EVGH) 사이에 연결된다. 제3 커패시터(CQ')는 Q'-노드(Q'N)와 상기 제8 트랜지스터(T8)의 제2 전극 및 제9 트랜지스터(T9)의 게이트 전극 사이에 연결된다. 제4 커패시터(Cclk)는 상기 제10 A트랜지스터(T10a)의 제2 전극과 제10 B트랜지스터(T10b)의 제1 전극에 일단이 연결되고 상기 제1 클록 신호 라인(ECLK1)에 타단이 연결된다.

상기 제10 B트랜지스터(T10b)와 상기 제4 커패시터(Cclk)가 상기 제1 클록 신호 라인(ECLK1)에 인가되는 상기 제1 클록 신호(ECLK1)에 의해 상기 제1 커패시터(CQ)에 전압 커플링이 발생되어 상기 Q-노드(QN)가 턴-온 전압으로 바뀌더라도 이를 보상하는 노드 보상부로 정의될 수 있다.

리셋 트랜지스터(TR)는 리셋 신호 라인(ERST)에 게이트 전극이 연결되고 제1 스테이지의 발광 제어신호 발생부(EM[1])의 출력 단자(EMO[1])에 제1 전극이 연결되고 상기 제1 전압 라인(EVGH)에 제2 전극이 연결된다. 상기 리셋 트랜지스터(TR)는 리셋 신호 라인(ERST)을 통해 인가된 리셋 신호에 따라 턴-온 또는 턴-오프된다. 상기 리셋 트랜지스터(TR)가 턴-온될 경우, 제1 스테이지의 발광 제어신호 발생부(EM[1])의 출력 단자(EMO[1])는 제1 전압 라인(EVGH)을 통해 인가된 제1 전압을 기반으로 하이 전압의 발광 신호를 출력한다.

도 8은 본 발명에 따른 제1 스테이지의 발광 제어신호 발생부의 동작 설명을 위한 파형 예시도이다.

도 8에 도시된 바와 같이, 스타트 신호 라인(EVST)을 통해 인가되는 스타트신호(EVST)는 3수평시간(3H) 동안 하이 전압을 발생하는 형태를 가질 수 있다. 제2 클록 신호 라인(ECLK2)을 통해 인가되는 제2 클록 신호(ECLK2)는 상기 스타트 신호의 하이 전압 시점(상승 에지)에 동기하여 로우 전압과 하이 전압이 1수평시간(1H)의 주기로 교번 발생하는 형태를 가질 수 있다. 제1 클록 신호 라인(ECLK1)을 통해 인가되는 제1 클록 신호(ECLK1)는 상기 스타트 신호의 하이 전압 시점(상승 에지)에 동기하여 하이 전압과 로우 전압이 1수평시간(1H)의 주기로 교번 발생하는 형태를 가질 수 있다. 즉, 제2 클록 신호(ECLK2)와 제1 클록 신호(ECLK1)는 하이 전압과 로우 전압이 역상으로 발생될 수 있다.

제1 스테이지의 발광 제어신호 발생부(EM[1])에 포함된 소자들은 스타트 신호(EVST), 제1 클록 신호(ECLK1), 제2 클록 신호(ECLK2), 제1 전압(VGH) 및 제2 전압(VGL)에 따라 동작한다.

상기 제1 스테이지의 발광 제어신호 발생부(EM[1])에 포함된 소자들의 동작에 의해, Q-노드(QN)는 하이 전압으로 충전되는 기간을 갖고, Q'-노드(Q'N) 및 QB-노드(QBN)는 로우 전압으로 방전되는 기간을 갖는다. 이때, 상기 QB-노드(QBN)는 스타트 신호(EVST) 대비 1수평시간(1H) 지연된 역상 형태의 로우 전압을 3수평시간(3H) 동안 유지할 수 있다.

즉, 제2 클록 신호(ECLK2)의 로우 전압 구간에 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴-온되어 상기 3수평시간(3H) 동안 하이 전압을 발생하는 상기 스타트신호(EVST)를 Q-노드(QN)에 인가하고, 제2 전압(EVGL)을 제3 트랜지스터(TR)의 게이트 전극 및 Q'-노드(Q'N)에 인가한다. 이 때, 제10 A 및 B트랜지스터(T10a, T10b)와 제5 트랜지스터(T5)는 턴-오프되고, 제8 트랜지스터(T8)가 턴-온된다.

그리고, 제2 클록 신호(ECLK2)가 하이 전압 구간으로 천이되고, 제1 클록 신호(ECLK1)가 로우 전압 구간으로 천이되는 시점에, 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)는 턴-오프되고, 제2 트랜지스터(T2) 및 제9 트랜지스터(T9)가 턴-온되어 상기 제1 클록 신호(ECLK1)의 로우 전압이 QB-노드(QBN)에 공급된다. 따라서, 제7 트랜지스터(T7)가 턴-온되어 제1 전압(EVGH)이 상기 제1 스테이지의 발광 제어신호 발생부(EM[1])의 출력 단자(EMO)로 출력된다.

상기 스타트신호(EVST)가 로우 전압으로 천이된 후, 상기 제2 클록 신호(ECLK2)가 다시 로우 전압으로 천이되고, 상기 제1 클록 신호(ECLK1)가 다시 하이 전압 구간으로 천이되는 시점에, 상기 Q-노드(QN)는 로우 전압으로 방전되고 상기 QB-노드(QBN)는 제1 전압으로 충전되며, 상기 제1 스테이지의 발광 제어신호 발생부(EM[1])의 출력 단자(EMO)도 제2 전압으로 출력된다.

상기 제1 스테이지의 발광 제어신호 발생부(EM[1])의 발광 제어신호 출력부를 구성하는 제6 트랜지스터(T6)는 Q-노드(QN)의 전위에 따라 턴-온 또는 턴-오프되고, 제7 트랜지스터(T7)는 QB-노드(QBN)의 전위에 따라 턴-온 또는 턴-오프된다. 상기 Q-노드(QN)의 전위가 하이 전압을 유지할 경우, 상기 QB-노드(QBN)의 전위는 로우 전압을 유지할 수 있다.

상기 제7 트랜지스터(T7)는 QB-노드(QBN)의 로우 전압에 따라 턴-온되므로, 상기 제1 전압 라인(EVGH)을 통해 인가된 제1 전압(VGH)은 제1 스테이지의 발광 제어신호 발생부(EM[1])의 출력 단자(EMO[1])를 통해 출력된다. 그 결과, 제1 스테이지의 발광 제어신호 발생부(EM[1])의 출력 단자(EMO[1])는 제1 전압 라인(EVGH)을 통해 인가된 제1 전압(VGH)을 기반으로 적어도 3수평시간(3H) 동안 하이 전압의 발광 제어신호(Em[1])를 출력한 후 로우 전압의 발광 제어신호(Em[1])로 전환된다.

상기 제1 스테이지의 발광 제어신호 발생부(EM[1])에 포함된 소자들은 위와 같이 동작하게 됨에 따라 바이어스 스트레스(Bias Stress)를 받을 수 있다. 바이어스 스트레스는 소자들의 문턱전압과 더불어 수명에 관계한다.

상기 제1 스테이지의 발광 제어신호 발생부(EM[1])에 포함된 소자들은 소스-드레인 전극을 통한 하이 전압의 전달 동작으로 인하여 HJTS(High Junction Temperature Stress)를 받는 소자, 게이트 전극을 통한 하이 전압의 인가로 인하여 PBTS (Positive Bias Temperature Stress)를 받는 소자, 게이트 전극을 통한 로우 전압의 인가로 인하여 NBTS (Negative Bias Temperature Stress)를 받는 소자로 구분될 수 있다.

그런데 상기 제1 스테이지의 발광 제어신호 발생부(EM[1])에 포함된 소자들은 발광 제어신호(Em[1])의 듀티(Duty)를 낮추는 듀티 가변 동작 시 제3 트랜지스터(T3)를 제외한 다른 트랜지스터들이 받는 스트레스의 양상이 다음과 같이 변하게 된다.

도 9는 본 발명에 따른 발광 제어신호 발생부의 소자들의 스트레스 정리표이다.

도 9에 도시한 바와 같이, 제1 트랜지스터(T1)는 높은 듀티에서 PBTS(PB)를 받지만 낮은 듀티에서 NBTS(NB)를 받는 트랜지스터에 해당한다. 제2 트랜지스터(T2)는 높은 듀티에서 HJTS(HJ)를 받지만 낮은 듀티에서 NBTS(NB)를 받는 트랜지스터에 해당한다. 제4 트랜지스터(T4)는 높은 듀티에서 HJTS(HJ)를 받지만 낮은 듀티에서 PBTS(PB)를 받는 트랜지스터에 해당한다. 제5 트랜지스터(T5)는 높은 듀티에서 NBTS(NB)를 받지만 낮은 듀티에서 HJTS(HJ)를 받는 트랜지스터에 해당한다. 제6 트랜지스터(T6)는 높은 듀티에서 NBTS(NB)를 받지만 낮은 듀티에서 HJTS(HJ)를 받는 트랜지스터에 해당한다. 제7 트랜지스터(T7)는 높은 듀티에서 HJTS(HJ)를 받지만 낮은 듀티에서 NBTS(NB)를 받는 트랜지스터에 해당한다. 제8 트랜지스터(T8)는 높은 듀티에서 HJTS(HJ)를 받지만 낮은 듀티에서 NBTS(NB)를 받는 트랜지스터에 해당한다. 제9 트랜지스터(T9)는 높은 듀티에서 NBTS(NB)를 받지만 낮은 듀티에서 HJTS(HJ)를 받는 트랜지스터에 해당한다. 제10 A 및 B트랜지스터(T10a, T10b)는 높은 듀티에서 NBTS(NB)를 받지만 낮은 듀티에서 PBTS(PB) 또는 HJTS(HJ)를 받는 트랜지스터에 해당한다.

도 9의 표에서, HNV(High Negative Voltage), HPV(High Positive Voltage), HJV(High Junction Voltage), LV(Low Voltage)를 표시하였다.

상기 발광 제어신호 발생부의 두티 구동을 위해 발광 제어신호의 하이 전압 유지가 매우 중요하다.

그런데, 도7의 발광 제어신호 발생부에서, 상기 제10 B트랜지스터(T10b)와 상기 제4 커패시터(Cclk)로 이루어지는 노드 보상부가 없을 경우, 다음과 같은 현상이 발생할 수 있다.

도 10은 본 발명에 따른 제1 스테이지의 발광 제어신호 발생부에서 노드 보상부가 없을 경우의 파형 예시도이다.

도 9에서 설명한 바와 같이, 듀티 구동을 가변할 경우(100% → 1%), 제10 A트랜지스터(T10a)는 높은 듀티에서 NBTS를 받지만 낮은 듀티에서 PBTS 또는 HJTS를 받게 된다.

그리고, 도 10에 도시한 바와 같이, 상기 Q-노드(QN)가 하이 전압을 유지한 상태에서 상기 제2 클록 신호(ECLK2)가 하이 전압 구간으로 천이되고, 상기 제1 클록 신호(ECLK1)가 로우 전압 구간으로 천이되는 시점에, 상기 제1 커패시터(CQ)가 상기 제1 클록 신호(ECLK1)에 의해 전압 커플링이 발생될 수 있다. 이로 인하여, 상기 제1 커패시터(CQ)의 전압 커플링에 의해 상기 Q-노드(QN)가 턴-온 전압으로 드롭(drop)될 수 있다. 따라서, 상기 제10 A트랜지스터(T10a)가 턴-온되어, 상기 Q'-노드(QN)는 턴-오프 전압으로 상승하고, 상기 제8 트랜지스터(T8)는 턴-오프된다.

이와 같이, 상기 제8 트랜지스터(T8)가 턴-오프되므로, 비록 제1 클록 신호(ECLK1)에 의해 제9 트랜지스터(T9)가 턴-온되더라도, QB-노드(QBN)에 로우 전압이 인가되지 않고 하이 전압을 유지하므로, 제7 트랜지스터(T7)가 턴-오프되어 제1 전압(EVGH)을 발광 제어신호 발생부의 출력단자(EMO)에 공급하지 못하게 된다. 그러나, 상기 제10 B트랜지스터(T10b)와 상기 제4 커패시터(Cclk)로 이루어지는 노드 보상부가 존재함으로 인하여 상기의 결함을 방지할 수 있다.

도 11은 본 발명에 따른 제1 스테이지의 발광 제어신호 발생부에서 노드 보상부에 의한 파형 예시도이다.

상기 Q-노드(QN)가 하이 전압을 유지한 상태에서 상기 제2 클록 신호(ECLK2)가 하이 전압 구간으로 천이되고, 상기 제1 클록 신호(ECLK1)가 로우 전압 구간으로 천이되는 시점에, 상기 제1 커패시터(CQ)가 상기 제1 클록 신호(ECLK1)에 의해 전압 커플링이 발생될 수 있다. 이로 인하여, 상기 제1 커패시터(CQ)의 전압 커플링에 의해 상기 Q-노드(QN)가 턴-온 전압으로 드롭(drop)되어, 상기 제10 A트랜지스터(T10a)가 턴-온될 수 있다.

그러나, 상기 제4 커패시터(Cclk)로 인하여, 상기 커플링 전압이 상쇄되고, 상기 제10 B트렌지스터(T10b)의 게이트-소스간 전압(Vgs)가 유지되므로, 상기 제10 B트렌지스터(T10b)가 턴-온되지 않는다.

따라서, 상기 제8 트랜지스터(T8)가 턴-온되고, 상기 제1 클록 신호(ECLK1)에 의해 제9 트랜지스터(T9)가 턴-온되므로, QB-노드(QBN)에 상기 제1 클록 신호(ECLK1)의 로우 전압이 상기 제7 트랜지스터(T7)의 게이트 전극에 인가되고, 상기 제7 트랜지스터(T7)가 턴-온되어 제1 전압(EVGH)을 발광 제어신호 발생부의 출력단자(EMO)에 공급하게 된다.

이상에서 설명한 바와 같이, 상기 제10 B트랜지스터(T10b)와 상기 제4 커패시터(Cclk)로 이루어지는 노드 보상부가 존재하므로, 발광 제어신호(EM)의 듀티 구동 시, 발광 제어신호(EM)의 출력이 하이 전압 상태를 안정적으로 유지할 수 있다.

즉, 상기와 같은 노드 보상부가 존재하지 않을 경우, 발광 제어신호 발생부의 트랜지스터들의 문턱 전압 마진(Vth)은 약 3V 정도 였으나, 상기 노드 보상부가 존재하므로 인하여, 발광 제어신호 발생부의 트랜지스터들의 문턱 전압 마진(Vth)은 약 7V 정도로 증가하였다.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.

130: 스캔 구동부 150: 표시패널
131: 시프트 레지스터 135: 레벨 시프터부

Claims

발광 제어신호를 순차적으로 출력하도록 종속적으로 접속된 복수개의 스테이지들을 구비하고,
각 스테이지는,
QB-노드의 전위에 따라 제1 전압을 발광 제어신호로 출력하고, Q-노드의 전위에 따라 제2 전압을 발광 제어신호로 출력하는 출력부;
제2 클록 신호를 공급하는 제2 클록 신호 공급 라인에 게이트 전극이 연결되고 스타트 신호를 공급하는 스타트 신호 라인 또는 그 전단 스테이지의 출력단에 제1 전극이 연결되고 상기 Q-노드에 제2 전극이 연결된 제1트랜지스터와, 제1 클록 신호를 공급하는 제1 클록 신호 라인에 게이트 전극이 연결되고 상기 Q-노드에 제1 전극이 연결된 제2트랜지스터와, 상기 제2 트랜지스터의 제2 전극에 제1 전극이 연결되고 제1 전압을 공급하는 제1 전압 공급 라인에 제2 전극이 연결되는 제3 트랜지스터와, 상기 제2 클록 신호 공급 라인에 게이트 전극이 연결되고 제2 전압을 공급하는 제2 전압 공급 라인에 제1 전극이 연결되고 상기 제3 트랜지스터의 게이트 전극에 제2 전극이 연결되는 제4 트랜지스터와, 상기 Q-노드에 게이트 전극이 연결되고 상기 QB-노드에 제1 전극이 연결되고 상기 제1 전압 공급 라인에 제2 전극이 연결되는 제5 트랜지스터와, 상기 제4 트랜지스터의 제2 전극에 게이트 전극이 연결되고 상기 제1 클록 신호 공급 라인에 제1 전극이 연결되는 제8 트랜지스터와, 상기 제1 클록 신호 공급 라인에 게이트 전극이 연결되고 상기 제8 트랜지스터의 제2 전극에 제1 전극이 연결되고 상기 QB-노드에 제2 전극이 연결되는 제9 트랜지스터와, 상기 Q-노드에 게이트 전극이 연결되고 상기 제2 클록 신호 공급 라인에 제1 전극이 연결되는 제10 A트랜지스터와, 상기 Q-노드와 상기 제1 클록 신호 공급 라인 사이에 연결되는 제1 커패시터를 포함하여, 상기 스타트 신호 또는 전단의 스테이지에서 출력되는 발광 제어신호, 상기 제1 클록 신호 및 상기 제2 클록 신호를 기반으로 동작하여 상기 QB-노드 및 상기 Q-노드의 전위를 제어하는 노드 제어부;
상기 제1 클록 신호에 의해 상기 제1 커패시터에 발생되는 전압 커플링 때문에 상기 제1 전압이 상기 출력부로 출력되지 못함을 방지하는 노드 보상부; 및
리셋 신호에 따라 제어되어 상기 출력부의 출력 단자를 상기 제1 전압으로 리셋하는 리셋 트랜지스터를 구비한 발광 제어신호 발생부.
제 1 항에 있어서,
상기 노드 보상부는,
상기 Q-노드에 게이트 전극이 연결되고 상기 제10 A트랜지스터의 제2 전극에 제1 전극이 연결되고 상기 제8 트랜지스터의 게이트 전극에 제2 전극이 연결되는 제10 B트랜지스터와,
상기 제10 A트랜지스터의 제2 전극과 상기 제1 클록 신호 공급 라인 사이에 연결되는 제2 커패시터를 포함하는 발광 제어신호 발생부.
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제 1 항에 있어서,
상기 노드 제어부는,
상기 QB-노드와 상기 제1 전압 공급 라인 사이에 연결되는 제3 커패시터와,
상기 제8 트랜지스터의 게이트 전극과 상기 제8 트랜지스터의 제2 전극 사이에 연결되는 제4 커패시터를 더 포함하는 발광 제어신호 발생부.
제 1 항에 있어서,
상기 출력부는,
상기 Q-노드에 게이트 전극이 연결되고 상기 제2 전압을 공급하는 제2 전압 공급 라인에 제1 전극이 연결되고 출력 단자에 제2 전극이 연결되는 제6 트랜지스터와,
상기 QB-노드에 게이트 전극이 연결되고 상기 출력 단자에 제1 전극이 연결되고 상기 제1 전압을 공급하는 제1 전압 공급 라인에 제2 전극이 연결되는 제7 트랜지스터를 포함하는 발광 제어신호 발생부.
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영상을 표시하는 표시패널;
상기 표시 패널에 스캔 신호를 공급하는 스캔신호 발생부; 및
상기 표시패널에 발광 제어신호를 공급하는 발광 제어신호 발생부를 포함하고,
상기 발광 제어신호 발생부는 발광 제어신호를 순차적으로 출력하도록 종속적으로 접속된 복수개의 스테이지들을 구비하고,
각 스테이지는,
QB-노드의 전위에 따라 제1 전압을 발광 제어신호로 출력하고, Q-노드의 전위에 따라 제2 전압을 발광 제어신호로 출력하는 출력부;
제2 클록 신호를 공급하는 제2 클록 신호 공급 라인에 게이트 전극이 연결되고 스타트 신호를 공급하는 스타트 신호 라인 또는 그 전단 스테이지의 출력단에 제1 전극이 연결되고 상기 Q-노드에 제2 전극이 연결된 제1트랜지스터와, 제1 클록 신호를 공급하는 제1 클록 신호 라인에 게이트 전극이 연결되고 상기 Q-노드에 제1 전극이 연결된 제2트랜지스터와, 상기 제2 트랜지스터의 제2 전극에 제1 전극이 연결되고 제1 전압을 공급하는 제1 전압 공급 라인에 제2 전극이 연결되는 제3 트랜지스터와, 상기 제2 클록 신호 공급 라인에 게이트 전극이 연결되고 제2 전압을 공급하는 제2 전압 공급 라인에 제1 전극이 연결되고 상기 제3 트랜지스터의 게이트 전극에 제2 전극이 연결되는 제4 트랜지스터와, 상기 Q-노드에 게이트 전극이 연결되고 상기 QB-노드에 제1 전극이 연결되고 상기 제1 전압 공급 라인에 제2 전극이 연결되는 제5 트랜지스터와, 상기 제4 트랜지스터의 제2 전극에 게이트 전극이 연결되고 상기 제1 클록 신호 공급 라인에 제1 전극이 연결되는 제8 트랜지스터와, 상기 제1 클록 신호 공급 라인에 게이트 전극이 연결되고 상기 제8 트랜지스터의 제2 전극에 제1 전극이 연결되고 상기 QB-노드에 제2 전극이 연결되는 제9 트랜지스터와, 상기 Q-노드에 게이트 전극이 연결되고 상기 제2 클록 신호 공급 라인에 제1 전극이 연결되는 제10 A트랜지스터와, 상기 Q-노드와 상기 제1 클록 신호 공급 라인 사이에 연결되는 제1 커패시터를 포함하여, 상기 스타트 신호 또는 전단의 스테이지에서 출력되는 발광 제어신호, 상기 제1 클록 신호 및 상기 제2 클록 신호를 기반으로 동작하여 상기 QB-노드 및 상기 Q-노드의 전위를 제어하는 노드 제어부;
상기 제1 클록 신호에 의해 상기 제1 커패시터에 발생되는 전압 커플링 때문에 상기 제1 전압이 상기 출력부로 출력되지 못함을 방지하는 노드 보상부; 및
리셋 신호에 따라 제어되어 상기 출력부의 출력 단자를 상기 제1 전압으로 리셋하는 리셋 트랜지스터를 구비한 것을 특징으로 하는 발광 표시 장치.