KR20220094916A - 게이트 구동 회로 및 이를 이용한 전계 발광 표시 장치 - Google Patents

게이트 구동 회로 및 이를 이용한 전계 발광 표시 장치 Download PDF

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KR20220094916A
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Abstract

본 명세서의 일 실시예에 따른 전계 발광 표시 장치는 복수의 트랜지스터로 구현된 픽셀 회로 및 픽셀 회로에 발광 신호, 제1 스캔 신호, 및 제2 스캔 신호를 제공하는 게이트 구동 회로를 포함한다. 게이트 구동 회로는 복수의 트랜지스터 중 적어도 하나의 트랜지스터의 게이트 전극에 발광 신호를 인가하는 발광 신호 생성 회로, 복수의 트랜지스터 중 적어도 하나의 트랜지스터의 게이트 전극에 제1 스캔 신호를 인가하는 제1 스캔 신호 생성 회로, 및 복수의 트랜지스터 중 적어도 하나의 트랜지스터의 게이트 전극에 제2 스캔 신호를 인가하는 제2 스캔 신호 생성 회로를 포함한다. 제1 스캔 신호 생성 회로는 발광 신호 및 제2 스캔 신호 생성 회로의 QB 노드의 전압을 입력 받고, 발광 신호 생성 회로 및 제1 스캔 신호 생성 회로는 n타입 트랜지스터 및 p타입 트랜지스터를 포함한다. 이에 따라, 게이트 구동 회로를 간소화하여 전계 발광 표시 장치의 베젤을 줄일 수 있다.

Description

게이트 구동 회로 및 이를 이용한 전계 발광 표시 장치{GATE DRIVING CIRCUIT AND ELECTROLUMINESCENCE DISPLAY DEVICE USING THE SAME}
본 명세서는 간소화된 게이트 구동 회로 및 이를 이용한 전계 발광 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 전계 발광 표시 장치, 액정 표시장치, 유기발광 표시장치, 및 양자점 표시장치 등과 같은 다양한 형태의 표시장치에 대한 사용이 증가하고 있다.
이 중에서 전계 발광 표시 장치는 응답속도가 빠르고, 발광효율이 높으며 시야각이 큰 장점이 있다. 일반적으로 전계 발광 표시 장치는 스캔 신호에 의해서 턴-온되는 트랜지스터를 이용하여 데이터 전압을 구동 트랜지스터의 게이트 전극에 인가하고, 구동 트랜지스터에 공급되는 데이터 전압을 스토리지 커패시터에 충전한다. 그리고, 발광 신호를 이용하여 스토리지 커패시터에 충전된 데이터 전압을 출력함으로써 발광 소자를 발광시킨다. 발광 소자는 유기발광 소자, 무기발광 소자, 및 퀀텀닷 소자를 포함할 수 있다.
전계 발광 표시 장치는 발광 소자를 각각 포함한 픽셀들을 매트릭스 형태로 배열하고 비디오 데이터의 계조에 따라 픽셀들의 휘도를 조절한다.
픽셀들 각각은 발광 소자, 게이트-소스 간 전압에 따라 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터, 및 구동 트랜지스터의 게이트-소스 간 전압을 프로그래밍하는 적어도 하나 이상의 스위칭 트랜지스터를 포함할 수 있다.
전계 발광 표시 장치의 구동이 지속됨에 따라, 구동 트랜지스터의 문턱 전압(Vth)이 변화하는 히스테리시스 현상이 발생한다. 구동 트랜지스터의 히스테리시스 현상을 완화하기 위하여, 구동 트랜지스터에 온 바이어스 스트레스를 인가할 수 있다. 구동 트랜지스터에 온 바이어스 스트레스를 가하기 위한 스위칭 트랜지스터를 제어하기 위한 게이트 신호가 필요하다.
또한, 발광 소자의 발광하는 정도를 결정하는 애노드에 인가된 전압을 주기적으로 리셋하기 위해서 애노드에 연결된 스위칭 트랜지스터가 마련될 수 있다.
이에, 스위칭 트랜지스터들에 게이트 신호를 인가하기 위해 게이트 구동 회로는 별도의 게이트 신호 생성 회로를 포함함으로써, 게이트 구동 회로가 복잡해지고 전계 발광 표시 장치의 베젤이 증가되며, 구동 소비 전력이 증가하는 문제점이 발생할 수 있다.
게이트 구동 회로는 칩온필름(Chip On Film) 또는 칩온글래스(Chip On Glass)의 형태로 표시패널에 부착되거나, 표시패널의 비표시 영역인 베젤 영역에 박막 트랜지스터들의 조합으로 형성되는 게이트-인-패널(Gate In Panel, 이하 GIP) 형태로 구현되기도 한다. GIP 형태의 게이트 구동 회로는 게이트 라인의 개수에 대응하여 게이트 신호 생성 회로를 구비하고, 각 게이트 신호 생성 회로는 일대일로 대응하는 게이트 라인에 공급되는 게이트 신호를 출력한다. 게이트 라인은 표시영역에 배치된 픽셀 어레이에 게이트 신호를 공급하여, 발광 소자가 발광할 수 있도록 한다. 따라서, 픽셀 어레이에 공급해야하는 게이트 신호가 많을수록 게이트 구동 회로의 구성은 복잡하고 넓은 영역을 차지하게 되어 전계 발광 표시 장치의 베젤이 증가할 수 있다.
또한, 앞서 설명한 바와 같이, 픽셀 어레이에 온 바이어스 스트레스를 인가하고 발광 소자의 애노드에 일정 전압을 인가하기 위해 게이트 구동 회로의 구성이 복잡해지고 베젤이 증가할 수 있다.
이에, 본 명세서의 실시예에 따른 해결과제는 게이트 구동 회로를 간호화하여 게이트 구동 회로의 배치 영역을 축소시킬 수 있는 게이트 구동 회로 및 이를 이용한 전계 발광 표시 장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 전계 발광 표시 장치에 있어서, 전계 발광 표시 장치는 복수의 트랜지스터로 구현된 픽셀 회로 및 픽셀 회로에 발광 신호, 제1 스캔 신호, 및 제2 스캔 신호를 제공하는 게이트 구동 회로를 포함한다. 게이트 구동 회로는 복수의 트랜지스터 중 적어도 하나의 트랜지스터의 게이트 전극에 발광 신호를 인가하는 발광 신호 생성 회로, 복수의 트랜지스터 중 적어도 하나의 트랜지스터의 게이트 전극에 제1 스캔 신호를 인가하는 제1 스캔 신호 생성 회로, 및 복수의 트랜지스터 중 적어도 하나의 트랜지스터의 게이트 전극에 제2 스캔 신호를 인가하는 제2 스캔 신호 생성 회로를 포함한다. 제1 스캔 신호 생성 회로는 발광 신호 및 제2 스캔 신호 생성 회로의 QB 노드의 전압을 입력 받고, 발광 신호 생성 회로 및 제1 스캔 신호 생성 회로는 n타입 트랜지스터 및 p타입 트랜지스터를 포함한다. 이에 따라, 게이트 구동 회로를 간소화하여 전계 발광 표시 장치의 베젤을 줄일 수 있다.
본 명세서의 일 실시예에 따른 게이트 구동 회로에 있어서, 게이트 구동 회로는 Q 노드에 의해 제어되는 제1 풀다운부, QB 노드에 의해 제어되는 제1 풀업부, 발광 신호 및 제2 스캔 신호 생성 회로의 QB 노드에 의해 제어되는 제2 풀다운부, 발광 신호 및 제2 스캔 신호 생성 회로의 QB 노드에 의해 제어되는 제2 풀업부, 및 Q 노드 및 QB 노드에 전기적으로 연결되어 Q 노드의 전압을 반전시키기 위한 Q 노드 반전부를 포함한다. 제1 풀다운부 및 상기 제1 풀업부는 발광 신호를 출력하며, 제2 풀다운부 및 제2 풀업부는 제1 스캔 신호를 출력한다. 이에 따라, 게이트 구동 회로를 간소화할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예들에 따르면, 구동 트랜지스터의 온 바이어스 스트레스를 인가하기 위한 스위칭 트랜지스터를 제어하기 위한 스캔 신호를 제공하는 별도의 스캔 신호 생성 회로를 포함하지 않고 발광 신호를 생성하는 발광 신호 생성 회로를 이용함으로써, 게이트 구동 회로를 간소화하고 전계 발광 표시 장치의 베젤을 감소시킬 수 있다.
그리고, 본 명세서의 실시예들에 따르면, n타입 트랜지스터 및 p타입 트랜지스터를 모두 포함하는 게이트 구동 회로를 구현함으로써, 게이트 구동 회로를 간소화하고 전계 발광 표시 장치의 베젤의 감소시킬 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 다른 스캔 신호 생성 회로에 포함된 QB 노드의 전압을 이용하여 스캔 신호 생성 회로를 구현함으로써, 게이트 구동 회로를 간소화하고 전계 발광 표시 장치의 베젤의 감소시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 전계 발광 표시 장치의 블록도이다.
도 2a는 본 명세서의 일 실시예에 따른 전계 발광 표시 장치의 좌측에 배치된 게이트 구동 회로를 나타낸 블럭도이다.
도 2b는 본 명세서의 일 실시예에 따른 전계 발광 표시 장치의 우측에 배치된 게이트 구동 회로를 나타낸 블럭도이다.
도 3은 본 명세서의 일 실시예에 따른 전계 발광 표시 장치의 화소 회로를 나타낸 회로도이다.
도 4는 도 3의 화소 회로에 제공되는 신호들의 파형도이다.
도 5는 본 명세서의 일 실시예에 따른 전계 발광 표시 장치의 게이트 구동 회로를 나타낸 회로도이다.
도 6은 도 5의 게이트 구동 회로에 제공되는 신호들의 파형도이다.
도 7a는 도 6의 ①, ⑤, ⑦ 기간 동안 본 명세서의 일 실시예에 따른 게이트 구동 회로의 회로도이다.
도 7b는 도 6의 ②, ④, ⑥ 기간 동안 본 명세서의 일 실시예에 따른 게이트 구동 회로의 회로도이다.
도 7c는 도 6의 ③ 기간 동안 본 명세서의 일 실시예에 따른 게이트 구동 회로의 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 상세히 살펴보기로 한다.
도 1은 본 발명의 일 실시예에 따른 전계 발광 표시 장치(100)의 블록도이다.
도 1을 참조하면, 본 명세서의 일 실시예에 따른 전계 발광 표시 장치(100)는 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)이 배치되고, 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)과 연결되는 복수의 서브픽셀(PX)이 배열된 표시패널(110)과, 표시패널(110)에 구동 신호를 제공하는 구동 회로를 포함할 수 있다.
서브픽셀(PX)은 매트릭스 형태로 배치되어 픽셀 어레이를 구성하는 것으로 도시하였지만, 이에 한정되지 않고 다양한 형태로 배치될 수 있다.
구동 회로는 복수의 데이터 라인(DL)에 데이터 신호를 제공하는 데이터 구동 회로(120), 복수의 게이트 라인(GL)에 게이트 신호를 제공하는 게이트 구동 회로(GD), 데이터 구동 회로(120) 및 게이트 구동 회로(GD)를 제어하는 컨트롤러(130) 등을 포함할 수 있다.
표시패널(110)은 영상이 표시되는 표시 영역(DA)과 표시 영역(DA)의 외곽 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 복수의 서브픽셀(PX)이 배치될 수 있다. 복수의 서브픽셀(PX)에 데이터 신호를 제공하는 데이터 라인(DL) 및 게이트 신호를 제공하는 게이트 라인(GL)이 배치될 수 있다.
표시 영역(DA)에 배치된 복수의 데이터 라인(DL)은 비표시 영역(NDA)까지 연장되어, 데이터 구동 회로(120)와 전기적으로 연결될 수 있다. 데이터 라인(DL)은 서브픽셀(PX)과 데이터 구동 회로(120)를 전기적으로 연결시키며, 단일 배선으로 구현될 수도 있고, 또는 링크 배선을 이용하여 복수의 배선들을 컨택홀을 통해 연결시킴으로써 구현될 수도 있다.
표시 영역(DA)에 배치된 복수의 게이트 라인(GL)은 비표시 영역(NDA)까지 연장되어, 게이트 구동 회로(GD)와 전기적으로 연결될 수 있다. 게이트 라인(GL)은 서브픽셀(PX)과 게이트 구동 회로(GD)를 전기적으로 연결시킨다. 추가적으로, 비표시 영역(NDA)에는 게이트 구동 회로(GD)가 게이트 신호들을 생성하거나 구동하는데 필요한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은 하이 레벨 게이트 전압을 게이트 구동 회로(GD)에 공급하는 하나 이상의 하이 레벨 게이트 전압과, 로우 레벨 게이트 전압을 게이트 구동 회로(GDL, GDR)에 공급하는 하나 이상의 로우 레벨 게이트 전압 배선과, 복수의 클럭 신호를 게이트 구동 회로(GD)에 공급하는 복수의 클럭 배선과, 하나 이상의 스타트 신호를 게이트 구동 회로(GD)에 공급하는 하나 이상의 스타트 배선 등을 포함할 수 있다.
표시패널(110)에서 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)은 서브픽셀(PX)에 배치된다. 예를 들어, 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)은 각각 행 또는 열로 배치될 수 있는데, 설명의 편의를 위해 복수의 데이터 라인(DL)은 열로 배치되고, 복수의 게이트 라인(GL)은 행으로 배치되는 것으로 가정한다.
컨트롤러(130)는 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(130)는 입력 영상 데이터와 함께 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 클럭 신호 등을 포함하는 타이밍 신호들을 외부로부터 수신한다. 타이밍 신호들을 수신한 컨트롤러(130)는 데이터 구동 회로(120) 및 게이트 구동 회로(GD)를 제어하기 위한 제어 신호들을 생성하고 출력한다.
예를 들어, 컨트롤러(130)는 데이터 구동 회로(130)를 제어하기 위하여 소스 스타트 펄스, 소스 샘플링 클럭, 소스 출력 인에이블 신호 등을 포함하는 각종 데이터 제어 신호를 출력한다. 소스 스타트 펄스는 데이터 구동 회로(120)를 구성하는 하나 이상의 데이터 신호 생성 회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 데이터 신호 생성 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호는 데이터 구동 회로(120)의 출력 타이밍을 제어한다.
또한, 컨트롤러(130)는 게이트 구동 회로(GD)를 제어하기 위하여, 게이트 스타트 펄스, 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호 등을 포함하는 게이트 제어 신호를 출력한다. 게이트 스타트 펄스는 게이트 구동 회로(GD)를 구성하는 하나 이상의 게이트 신호 생성 회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭은 하나 이상의 게이트 신호 생성 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호(또는 게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호는 하나 이상의 게이트 신호 생성 회로의 타이밍 정보를 지정하고 있다.
컨트롤러(130)는 통상의 표시장치 기술에서 이용되는 타이밍 컨트롤러이거나, 타이밍 컨트롤러를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(130)는 데이터 구동 회로(120)와 별도의 부품으로 구현될 수 있고, 데이터 구동 회로(120)와 함께 통합되어 하나의 집적회로로 구현될 수도 있다.
데이터 구동 회로(120)는 하나 이상의 데이터 신호 생성 회로를 포함하여 구현될 수 있다. 데이터 신호 생성 회로는 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다. 데이터 신호 생성 회로는 경우에 따라 아날로그 디지털 컨버터를 더 포함할 수 있다.
데이터 구동 회로는 테이프 오토메티드 본딩(TAB, Tape automated bonding) 방식, 칩 온 글래스(COG, Chip on glass) 방식, 또는 칩 온 패널(COP, Chip on panel) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 복수의 데이터 신호 생성 회로는 표시패널(110)에 연결된 소스-회로 필름 상에 실장되는 칩 온 필름(COF, Chip on film) 방식으로 구현될 수도 있다.
게이트 구동 회로(GD)는 복수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 공급함으로써, 복수의 게이트 라인(GL)에 연결된 서브픽셀(PX)을 구동시킨다. 게이트 구동 회로(GD)는 시프트 레지스터, 레벨 시프터 등을 포함할 수 있다.
게이트 구동 회로(GD)는 테이프 오토메티드 본딩(TAB, Tape automated bonding) 방식, 칩 온 글래스(COG, Chip on glass) 방식, 또는 칩 온 패널(COP, Chip on panel) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, GIP 타입으로 구현되어 표시패널(110)에 집적화되어 배치될 수 있다. 또한, 복수의 게이트 신호 생성 회로는 표시패널(110)에 연결된 게이트-회로 필름 상에 실장되는 칩 온 필름(COF, Chip on film) 방식으로 구현될 수도 있다. 이하에서는 설명의 편의를 위하여, 게이트 구동 회로(GD)가 복수의 게이트 신호 생성 회로를 포함하고, 복수의 게이트 신호 생성 회로는 GIP 타입으로 구현되어 표시패널(110)의 비표시 영역(NDA)에 배치되는 경우를 예로 든다.
게이트 구동 회로(GD)는 컨트롤러(130)의 제어에 따라, 트랜지스터 턴-온 전압 또는 트랜지스터 턴-오프 전압의 스캔 신호를 복수의 게이트 라인(GL)에 순차적으로 공급한다. 데이터 구동 회로(120)는 게이트 구동 회로(GD)에 의해 특정 게이트 라인에 신호가 제공되면, 컨트롤러(130)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 신호로 변환하여 복수의 데이터 라인(DL)으로 공급한다.
데이터 구동 회로(120)는 표시패널(110)의 일 측에 위치할 수 있다. 예를 들어, 표시패널(110)의 상측, 하측, 좌측, 또는 우측일 수 있다. 또한, 데이터 구동 회로(120)는 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측에 모두 위치할 수도 있다. 예를 들어, 표시패널(110)의 상측과 하측, 또는 좌측과 우측일 수 있다.
게이트 구동 회로(GD)는 표시패널(110)의 일 측에 위치할 수 있다. 예를 들어, 표시패널(110)의 상측, 하측, 좌측, 또는 우측일 수 있다. 또한, 데이터 구동 회로(120)는 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측에 모두 위치할 수도 있다. 예를 들어, 표시패널(110)의 상측과 하측, 또는 좌측과 우측일 수 있다.
이하에서는 데이터 구동 회로(120)는 표시패널(110)의 상측에 위치하고, 게이트 구동 회로(GD)는 표시패널(110)의 좌측과 우측에 모두 위치하는 것을 예로 들어 설명한다. 이 경우, 표시패널(110)에서 게이트 구동 회로(GD)는 표시패널(110)의 좌측에 위치한 제1 게이트 구동 회로(GDL) 및 표시패널(110)의 우측에 위치한 제2 게이트 구동 회로(GDR)를 포함한다. 제1 게이트 구동 회로(GDL)가 차지하는 영역의 폭을 제1 폭(WL)이라하고, 제2 게이트 구동 회로(GDR)가 차지하는 영역의 폭을 제2 폭(WR)이라고 할 수 있다. 제1 게이트 구동 회로(GDL) 및 제2 게이트 구동 회로(GDR) 각각의 폭(WL, WR)에 따라 전계 발광 표시 장치(100)의 베젤의 크기가 변동될 수 있다. 베젤이 작을수록 전계 발광 표시 장치(100)의 심미적인 효과가 있기 때문에 베젤을 축소하기 위해 게이트 구동 회로(GD)를 간소화 하고자 하는 요구가 있다.
표시패널(110)에 배치된 복수의 게이트 라인(GL)은 복수의 스캔 라인 및 복수의 발광 제어 라인 등을 포함할 수 있다. 복수의 스캔 라인 및 복수의 발광 제어 라인은 서로 다른 트랜지스터들의 게이트 노드 각각에 서로 다른 종류의 게이트 신호를 전달하는 배선들이다.
따라서, 게이트 구동 회로(GD)는 게이트 라인(GL)의 한 종류인 복수의 스캔 라인으로 스캔 신호들을 출력하는 복수의 스캔 구동 회로와 다른 한 종류인 복수의 발광 제어 라인으로 발광 신호들을 출력하는 복수의 발광 구동 회로를 포함할 수 있다.
도 2a는 본 명세서의 일 실시예에 따른 전계 발광 표시 장치(100)의 좌측에 배치된 제1 게이트 구동 회로(GDL)를 나타낸 블럭도이다. 도 2b는 본 명세서의 일 실시예에 따른 전계 발광 표시 장치(100)의 우측에 배치된 제2 게이트 구동 회로(GDR)를 나타낸 블럭도이다.
표시 영역(DA)은 복수의 서브픽셀(PX)을 포함하고, 각각의 서브픽셀(PX)들이 표시하는 계조를 기반으로 영상을 표시한다. 각각의 서브픽셀(PX)은 열 라인을 따라 배열되는 데이터 라인(DL)과 연결되고, 행 라인을 따라 배열되는 게이트 라인(GL)과 연결된다. 이 경우, 동일한 행 라인에 위치한 서브픽셀들(PX)을 픽셀 라인(PG)이라고 지칭하며, 동일한 픽셀 라인에 있는 서브픽셀들(PX)은 동일한 게이트 라인(GL)을 공유하며 게이트 라인(GL)을 통해 게이트 신호를 제공받는다. 따라서, 제1 게이트 라인에 연결된 서브픽셀들(PX)을 제1 픽셀 라인이라고 지칭하고, 제n 게이트 라인에 연결된 서브픽셀들(PX)을 제n 픽셀 라인(PG(n))이라고 지칭할 수 있다. 표시 영역(DA)에 배치된 픽셀 라인이 n개라 할 때, 제1 픽셀 라인부터 제n 픽셀 라인은 게이트 신호 생성 회로와 동기되어 순차적으로 구동된다. 이 경우, 게이트 구동 회로(GD)는 픽셀 라인의 수에 해당하는 게이트 신호 생성 회로들로 구성된다.
앞서 언급한 바와 같이, 표시패널(110)은 서브픽셀들(PX)을 기반으로 영상을 표시하는 표시 영역(DA)과 신호 라인이나 구동 회로 등이 위치하며 영상을 표시하지 않는 비표시 영역(NDA)을 포함한다.
서브픽셀(PX)은 발광 소자 및 발광 소자의 애노드에 인가되는 전류량을 제어하는 픽셀 회로를 포함한다. 픽셀 회로는 발광 소자에 일정 전류가 흐를 수 있도록 전류량을 제어하는 구동 트랜지스터를 포함할 수 있다. 발광 소자는 발광 기간에서 발광하고, 발광 기간 이외의 기간에는 발광하지 않는다. 발광 기간 이외의 기간에는 픽셀 회로가 초기화되고, 스캔 신호가 픽셀 회로에 입력되며, 프로그래밍 및 픽셀 회로 보상 기간 등이 진행될 수 있다. 예를 들어, 픽셀 회로 보상은 구동 트랜지스터의 문턱전압 보상일 수 있다. 발광 기간 이외의 기간에는 발광 소자가 특정 휘도로 발광할 수 있는 전류가 일정하게 공급되지 않으므로 발광 소자가 발광하지 않도록 해야한다. 예를 들어, 발광 소자가 발광하지 않게 할 수 있는 방법은 발광 소자의 애노드와 구동 트랜지스터 사이에 발광 제어 트랜지스터를 연결할 수 있다. 발광 제어 트랜지스터는 발광 제어 라인에 연결되어 발광 신호 생성 회로로부터 출력되는 발광 신호에 의해 제어된다. 발광 기간에서 발광 신호는 턴-온 전압이고, 발광 기간 이외의 기간에서 발광 신호는 턴-오프 전압일 수 있다.
표시패널(110)에 포함된 서브픽셀(PX)들을 구동하기 위한 게이트 신호는 스캔 신호 및 발광 신호를 포함한다. 따라서, 게이트 구동 회로(GD)는 스캔 신호를 제공하는 스캔 구동 회로 및 발광 신호를 인가하는 발광 구동 회로를 별도로 포함할 수 있다. 스캔 신호는 스캔 라인을 통해 픽셀 라인(PG)에 인가되고, 발광 신호는 발광 제어 라인을 통해 픽셀 라인(PG)에 인가된다.
앞서 설명한 바와 같이, 전계 발광 표시 장치(100)의 구동 트랜지스터의 히스테리시스를 완화하기 위해 온 바이어스 스트레스를 가하기 위하여, 구동 트랜지스터에 연결된 스위칭 트랜지스터를 포함할 수 있다. 이를 위해, 게이트 구동 회로(GD)에는 스위칭 트랜지스터를 제어하기 위한 별도의 게이트 신호 생성 회로가 포함될 수 있다. 이 경우, 게이트 구동 회로(GD)는 픽셀 회로에 온 바이어스 스트레스를 제공하는 스위칭 트랜지스터를 제어하기 위한 별도의 게이트 신호 생성 회로가 포함됨으로써, 게이트 구동 회로(GD)는 복잡해지고 전계 발광 표시 장치(100)의 베젤도 증가할 수 있다.
그러나, 본 명세서의 일 실시예에 따른 전계 발광 표시 장치(100)는 별도의 게이트 신호 생성 회로를 간소화시킴으로써 베젤을 축소시킬 수 있다.
이에, 도 2a 및 도 2b에 도시된 바와 같이, 제n 픽셀 라인(PG(n))에 게이트 신호를 제공하고 표시 영역(DA)의 좌측에 배치된 제1 게이트 구동 회로(GDL)는 홀수 번째 제3 스캔 신호 생성 회로(SC3O(n)), 짝수 번째 제3 스캔 신호 생성 회로(S32E(n)), 및 발광 신호 생성 회로(EDC(n))를 포함할 수 있다.
제n 픽셀 라인(PG(n))에 게이트 신호를 제공하고 표시 영역(DA)의 우측에 배치된 제2 게이트 구동 회로(GDR)는 홀수 번째 제3 스캔 신호 생성 회로(SC3O(n)), 짝수 번째 제3 스캔 신호 생성 회로(SC3E(n)), 및 제2 스캔 신호 생성 회로(SDC2(n))을 포함할 수 있다.
앞서 설명한, 구동 트랜지스터의 온 바이어스 스트레스를 위한 스위칭 트랜지스터에 제공되는 제1 스캔 신호는 제1 스캔 신호 생성 회로(SDC1(n))를 통해 제공된다. 제1 스캔 신호 생성 회로(SDC1(n))는 발광 신호 생성 회로(EDC(n))의 출력 신호를 이용하여 구현됨으로써 제1 게이트 구동 회로(GDL)는 간소화될 수 있다. 이 경우, 제1 게이트 구동 회로(GDL)의 제1 폭(WL)은 수십 ㎛ 정도가 감소될 수 있다. 따라서, 전계 발광 표시 장치(100)의 베젤의 폭은 수십 ㎛ 정도 감소될 수 있다.
도 3은 본 명세서의 일 실시예에 따른 전계 발광 표시 장치(100)의 픽셀 회로를 나타낸 회로도이다. 도 4는 도 3의 픽셀 회로에 제공되는 신호들의 파형도이다. 도 3에 나타낸 픽셀 회로는 제n 픽셀 라인(PG(n))에 배치된 서브픽셀(PX)을 예로 들어 설명한다.
서브픽셀(PX) 각각은 발광 소자(EL)와 픽셀 회로를 포함하고, 픽셀 회로는 구동 트랜지스터(T1), 제2 내지 제7 트랜지스터(T2~T7) 및 스토리지 커패시터(Cst)를 포함한다.
발광 소자(EL)는 구동 트랜지스터(T1)로부터 공급되는 구동 전류에 의해 발광한다. 발광 소자(EL)의 애노드 전극과 캐소드 전극 사이에는 다층의 유기 화합물층이 형성된다. 유기 화합물층은 적어도 하나의 정공전달층 및 전자전달층과, 발광층을 포함할 수 있다. 여기서, 정공전달층은 발광층으로 정공을 주입하거나 정공을 전달하는 층으로, 예를 들어, 정공주입층, 정공수송층, 및 전자저지층 등일 수 있다. 그리고, 전자전달층은 발광층에 전자를 주입하거나 전자를 전달하는 층으로, 예를 들어, 전자수송층, 전자주입층, 및 정공저지층 등일 수 있다. 발광 소자(EL)의 애노드 전극은 제4 노드(N4)에 연결되고, 유기 발광 소자의 캐소드 전극은 저전위 구동 전압(VSS)이 제공되는 배선에 연결된다.
구동 트랜지스터(T1)는 소스-게이트 간 전압(Vsg)에 따라 발광 소자(EL)에 인가되는 구동 전류를 제어한다. 구동 트랜지스터(T1)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터로 구현될 수 있다. 그리고, 구동 트랜지스터(T1)의 소스 전극은 제1 노드(N1)에 연결되고, 게이트 전극은 제2 노드(N2)에 연결되고, 드레인 전극은 제3 노드(N3)에 연결된다. 구동 트랜지스터(T1)는 제1 트랜지스터로 지칭될 수 있다.
제2 트랜지스터(T2)는 데이터 라인으로부터 공급받는 데이터 전압(Vdata)을 구동 트랜지스터(T1)의 소스 전극인 제1 노드(N1)에 인가한다. 제2 트랜지스터(T2)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터로 구현될 수 있다. 제2 트랜지스터(T2)는 데이터 라인에 연결되는 소스 전극, 제1 노드(N1)에 연결된 드레인 전극 및 제3 스캔 신호(Scan3(n))를 전송하는 제3 스캔 신호 라인에 연결된 게이트 전극을 포함한다. 이에, 제2 트랜지스터(T2)는 턴-온 전압인 로우 레벨의 제3 스캔 신호(Scan3(n))에 응답하여, 데이터 라인으로부터 공급받는 데이터 전압(Vdata)을 구동 트랜지스터(T1)의 소스 전극인 제1 노드(N1)에 인가한다.
제3 트랜지스터(T3)는 게이트 전극 및 드레인 전극을 다이오드 커넥팅시킨다. 제3 트랜지스터(T3)는 턴-오프 기간 동안의 누설전류(Leakage)를 최소화시키기 위하여, n타입 MOSFET(NMOS)일 수 있고, 산화물(Oxide) 박막 트랜지스터로 구현될 수 있다. 제3 트랜지스터(T3)는 제3 노드(N3)에 연결된 드레인 전극 또는 소스 전극, 제2 노드(N2)에 연결된 소스 전극 또는 드레인 전극, 및 제2 스캔 신호(Scan2(n))를 전송하는 제2 스캔 신호 라인에 연결된 게이트 전극을 포함한다. 이에, 제3 트랜지스터(T3)는 턴-온 전압인 하이 레벨의 제2 스캔 신호(Scan2(n))에 응답하여, 구동 트랜지스터(T1)의 게이트 전극 및 드레인 전극을 다이오드 커넥팅시킨다.
제4 트랜지스터(T4)는 제1 전압(V1)를 구동 트랜지스터(T1)의 소스 전극인 제1 노드(N1)에 인가한다. 제4 트랜지스터(T4)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터로 구현될 수 있다. 제4 트랜지스터(T4)는 제1 전압(V1)을 전송하는 제1 전압 라인에 연결된 소스 전극, 제1 노드(N1)에 연결된 드레인 전극 및 제1 스캔 신호(Scan1(n))를 전송하는 제1 스캔 신호 라인에 연결된 게이트 전극을 포함한다. 이에, 제4 트랜지스터(T4)는 턴-온 전압인 로우 레벨의 제1 스캔 신호(Scan1(n))에 응답하여 제1 전압(V1)을 구동 트랜지스터(T1)의 소스 전극인 제1 노드(N1)에 인가한다.
제5 트랜지스터(T5)는 고전위 구동 전압(VDD)을 구동 트랜지스터(T1)의 소스 전극인 제1 노드(N1)에 인가한다. 제5 트랜지스터(T5)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터로 구현될 수 있다. 제5 트랜지스터(T5)는 고전위 구동 전압(VDD)을 전송하는 고전위 구동 전압 라인에 연결된 소스 전극, 제1 노드(N1)에 연결된 드레인 전극 및 발광 신호(EM(n))를 전송하는 발광 신호 라인에 연결된 게이트 전극을 포함한다. 이에, 제5 트랜지스터(T5)는 턴-온 전압인 로우 레벨의 발광 신호(EM(n))에 응답하여 고전위 구동 전압(VDD)을 구동 트랜지스터(T1)의 소스 전극인 제1 노드(N1)에 인가한다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)와 발광 소자(EL) 간의 전류 패스를 형성한다. 제6 트랜지스터(T6)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터로 구현될 수 있다. 제6 트랜지스터(T6)는 제3 노드(N3)에 연결된 소스 전극, 제4 노드(N4)에 연결된 드레인 전극 및 발광 신호(EM(n))를 전송하는 발광 신호 라인에 연결된 게이트 전극을 포함한다. 제6 트랜지스터(T6)는 발광 신호(EM(n))에 응답하여 제6 트랜지스터(T6)의 소스 전극인 제3 노드(N3)와 제6 트랜지스터(T6)의 드레인 전극인 제4 노드(N4) 간의 전류 패스를 형성한다. 이에, 제6 트랜지스터(T6)는 턴-온 전압인 로우 레벨의 발광 신호(EM(n))에 응답하여 구동 트랜지스터(T1)와 발광 소자(EL) 간의 전류 패스를 형성한다.
제7 트랜지스터(T7)는 제2 전압(V2)을 발광 소자(EL)의 애노드인 제4 노드(N4)에 인가한다. 제7 트랜지스터(T7)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터로 구현될 수 있다. 제7 트랜지스터(T7)는 제2 전압(V2)을 전송하는 제2 전압 라인에 연결된 소스 전극, 제4 노드(N4)에 연결된 드레인 전극 및 제1 스캔 신호(Scan1(n))를 전송하는 제1 스캔 신호 라인에 접속하는 게이트 전극을 포함한다. 이에, 제7 트랜지스터(T7)는 턴-온 레벨인 로우 레벨이면서 제1 스캔 신호(Scan1(n))에 응답하여 제2 전압(V2)을 발광 소자(EL)의 애노드인 제4 노드(N4)에 인가한다.
제8 트랜지스터(T8)는 제2 전압(V2)을 구동 트랜지스터(T1)의 게이트 전극인 제2 노드(N2)에 인가한다. 제8 트랜지스터(T8)는 턴-오프 기간 동안의 누설전류(Leakage)를 최소화시키기 위하여, n타입 MOSFET(NMOS)일 수 있고, 산화물(Oxide) 박막 트랜지스터로 구현될 수 있다. 제8 트랜지스터(T8)는 제2 전압 라인에 연결된 소스 전극, 제2 노드(N2)에 연결된 드레인 전극 및 (n-3)번째 픽셀 라인에 제공되는 제2 스캔 신호(Scan2(n-3))를 전송하는 (n-3)번째 제2 스캔 신호 라인에 접속하는 게이트 전극을 포함한다. 이에, 제8 트랜지스터(T8)는 턴-온 레벨인 하이 레벨이면서 (n-3)번째 제2 스캔 신호(Scan2(n-3))에 응답하여 제2 전압(V2)을 구동 트랜지스터(T1)의 게이트 전극인 제2 노드(N2)에 인가한다.
스토리지 커패시터(Cst)는 각각의 서브픽셀(PX)에 저장된 데이터 전압(Vdata)을 하나의 프레임 동안 유지시킨다. 스토리지 커패시터(Cst)는 제2 노드(N2)에 연결된 제1 전극 및 고전위 구동 전압(VDD)을 전송하는 고전위 구동 전압 라인에 연결된 제2 전극을 포함한다. 즉, 스토리지 커패시터(Cst)의 일 전극은 구동 트랜지스터(T1)의 게이트 전극에 연결되고, 스토리지 커패시터(Cst)의 다른 전극은 고전위 구동 전압(VDD)을 전송하는 고전위 구동 전압 라인에 연결된다.
도 3 및 도 4를 참조하여, 본 명세서의 일 실시예에 따른 전계 발광 표시 장치(100)의 서브픽셀(PX)의 구동을 살펴보면 다음과 같다.
본 명세서의 일 실시예에 따른 전계 발광 표시 장치(100)는 리프레시 프레임(Refresh frame)과 애노드 리셋 프레임(Anode reset frame)으로 분리 구동될 수 있다. 리프레시 프레임에서는 각각의 서브픽셀(PX)에 데이터 전압(Vdata)을 프로그래밍하고, 발광 소자(EL)가 발광한다. 그리고, 애노드 리셋 프레임은 수직 블랭크 프레임일 수 있으며, 애노드 리셋 프레임 동안에 발광 소자(EL)의 애노드 전극을 리셋한다.
본 명세서의 일 실시예에 따른 전계 발광 표시 장치(100)에서 리프레시 프레임과 애노드 리셋 프레임은 복수의 온 바이어스 스트레스 기간(On bias stress, OBS, 이하 “스트레스 기간”으로 명명함)을 포함할 수 있다. 스트레스 기간(OBS)은 구동 트랜지스터(T1)의 소스 전극인 제1 노드(N1)에 바이어스 스트레스를 주는 기간이다. 도 4에 도시된 바와 같이, 리프레시 프레임 및 애노드 리셋 프레임의 스트레스 기간(OBS) 동안, 제1 스캔 신호(Scan1(n))는 턴-온 전압인 로우 레벨이다.
스트레스 기간(OBS)은 구동 트랜지스터의 히스테리시스를 완화시킬 수 있다. 복수의 트랜지스터는 이전 프레임에서 동작 상태에 따라 현재 프레임에서 특성이 달라지는 히스테리시스를 가질 수 있다. 예를 들어, 구동 트랜지스터(T1)에 동일 전압 레벨의 데이터 전압을 공급하더라도, 이전 프레임에서 동작 상태에 따라 서로 다른 레벨의 구동 전류가 생성될 수 있다. 이에, 복수의 트랜지스터에 온 바이어스 스트레스를 수행하여 복수의 트랜지스터의 특성, 즉, 문턱 전압을 일정 상태로 초기화할 수 있다. 예를 들어, 복수의 서브픽셀(PX) 각각에 온 바이어스 스트레스를 수행하여 복수의 서브픽셀(PX) 각각의 특정 트랜지스터가 동일 상태로 초기화될 수 있고, 다음 프레임에서 모든 서브픽셀(PX)들에 동일 휘도의 빛이 생성되도록 할 수 있다.
본 명세서의 일 실시예에 따른 전계 발광 표시 장치(100)에서 리프레시 프레임은 이니셜 기간(Initial), 샘플링 기간(Sampling) 및 발광 기간(Emission)으로 구분될 수 있다. 이니셜 기간(Initial)은 구동 트랜지스터(T1)의 드레인 전극인 제3 노드(N3)의 전압을 초기화하는 기간이다. 샘플링 기간(Sampling)은 구동 트랜지스터(T1)의 문턱전압(Vth)을 샘플링하고, 데이터 전압(Vdata)을 프로그래밍하는 기간이다. 발광 기간(Emission)은 프로그래밍된 구동 트랜지스터(T1)의 소스-게이트 간 전압(Vsg)에 의한 구동 전류에 따라 발광 소자(EL)를 발광시키는 기간이다. 그리고 도 4에 도시된 바와 같이, 리프레쉬 프레임 중 이니셜 기간(initial), 샘플링 기간(Samplig) 및 발광 기간(Emission) 동안 제1 스캔 신호(Scan1(n))는 하이 레벨이다.
구체적으로, 도 3 및 도 4를 참조하면, 리프레쉬 프레임의 스트레스 구간(OBS) 동안, 제1 스캔 신호(Scan1(n))는 턴-온 전압인 로우 레벨이다. 복수의 스트레스 구간(OBS)을 포함하는 리프레쉬 프레임에서, 제1 스캔 신호(Scan1(n))는 복수의 펄스를 포함하는 파형일 수 있다. 그리고, 복수의 스트레스 구간(OBS)에서 제1 전압(V1)을 구동 트랜지스터(T1)의 소스 노드인 제1 노드(N1)에 제공함으로써 구동 트랜지스터(T1)의 바이어스 스트레스를 줄일 수 있다. 제1 전압(V1)은 발광 소자(EL)의 동작전압보다 충분히 높은 전압 범위 내에서 선택할 수 있으며, 고전위 구동 전압(VDD)과 같거나 낮은 전압으로 설정될 수 있다. 즉, 스트레스 구간(On Bias Stress) 동안 구동 트랜지스터(T1)의 소스 전극인 제1 노드(N1)에 온 바이어스 스트레스를 인가하여, 구동 트랜지스터(T1)의 소스-드레인 간 전압(Vsd)을 하강시킬 수 있다. 이에, 스트레스 구간(OBS) 동안, 구동 트랜지스터(T1)의 채널부의 충전 특성을 동일 전압으로 완화하여 히스테리시스의 영향성을 줄일 수 있다. 이 경우, 동일 전압이란 스트레스 구간(OBS) 동안 구동 트랜지스터(T1)의 소스 전극에 인가되는 전압이다.
본 명세서의 일 실시예에 따른 전계 발광 표시 장치(100)에서 애노드 리셋 프레임은 애노드 리셋 구간을 포함할 수 있다. 애노드 리셋 구간에서 제1 스캔 신호(Scan1(n))에 의해 제7 트랜지스터(T7)는 턴-온되어, 제4 노드(N4)에 제2 전압(V2)을 인가한다. 즉, 발광 소자(EL)의 애노드 전극은 제2 전압(V2)으로 리셋된다. 이 경우, 제2 전압(V2)은 특정 레벨로 조정될 수 있다. 제2 전압(V2)은 저전위 구동 전압(VSS)과 같거나 낮은 전압으로 리프레시 프레임과 애노드 리셋 프레임에서 발광 소자(EL)의 발광 특성을 동일하게 유지시키고 화면의 플리커를 방지 할 수 있다. 애노드 리셋 구간은 리스레쉬 프레임에도 포함될 수 있다.
본 명세서의 일 실시예에 따른 전계 발광 표시 장치(100)에서 리프레쉬 프레임의 이니셜 기간(Initial) 동안, (n-3)번째 픽셀 라인에 제공되는 제2 스캔 신호(Scan3(n-3))는 턴-온 전압인 하이 레벨이다. 이에, 제8 트랜지스터(T8)는 턴-온되어, 제2 노드(N2)에 제2 전압(V2)를 인가한다. 그 결과, 구동 트랜지스터(T1)의 게이트 전극은 제2 전압(V2)으로 초기화된다. 리프레쉬 프레임에서 제2 전압(V2)은 발광 소자(EL)의 동작전압보다 충분히 낮은 전압 범위 내에서 선택할 수 있으며, 저전위 구동 전압(VSS)과 같거나 낮은 전압으로 설정될 수 있다. 제2 전압(V2)은 제1 스캔 신호(Scan1(n))가 로우 레벨인 애노드 리셋 프레임에서의 전압과 (n-3)번째 제2 스캔 신호(Scan2(n-3))가 하이 레벨인 이니셜 기간(Initial)에서의 전압은 서로 다른 전압일 수 있다.
이어서, 리프레쉬 프레임의 샘플링 기간(Sampling) 동안, 제3 스캔 신호(Scan3(n))는 턴-온 전압인 로우 레벨이고, 제2 스캔 신호(Scan2(n))는 턴-온 전압인 하이 레벨이다. 리프레쉬 프레임의 샘플링 기간(Sampling) 동안, 제3 스캔 신호(Scan3(n))는 턴-온 전압인 로우 레벨이고, 홀수번째 제3 스캔 신호(Scan3O(n))는 턴-온 전압인 로우 레벨이고, 짝수번째 제3 스캔 신호(Scan3E(n))는 턴-온 전압인 로우 레벨이다.
이에, 샘플링 기간(Sampling) 동안, 제2 트랜지스터(T2)는 턴-온되어, 데이터 전압(Vdata)이 제1 노드(N1)에 인가된다. 그리고 제3 트랜지스터(T3)도 턴-온 됨으로써, 구동 트랜지스터(T1)는 다이오드 커넥션(diode connection)되고 구동 트랜지스터(T1)의 게이트 전극과 드레인 전극이 단락되어 구동 트랜지스터(T1)는 다이오드처럼 동작한다. 샘플링 기간(Sampling)에서, 구동 트랜지스터(T1)는 턴-온되어 소스-드레인 사이에 전류(Ids)가 흐른다. 구동 트랜지스터(T1)의 게이트 전극과 드레인 전극은 다이오드 커넥션 된 상태이기 때문에, 소스 전극에서 드레인 전극으로 흐르는 전류에 의해서 제2 노드(N2)의 전압은 구동 트랜지스터(T1)의 게이트-소스 간 전압(Vgs)이 문터전압(Vth)일때까지 상승한다. 샘플링 기간(Sampling) 동안에, 제2 노드(N2)의 전압은 데이터 전압(Vdata)과 구동 트랜지스터(T1)의 문턱전압(Vth)의 차에 해당하는 전압(Vdata-|Vth|)으로 충전된다.
이어서, 리프레쉬 프레임의 발광 기간(Emission) 동안, 발광 신호(EM(n))는 턴-온 전압인 로우 레벨이다. 이에, 제5 트랜지스터(T5)는 턴-온되어, 제1 노드(N1)에 고전위 구동 전압(VDD)을 인가한다. 그리고, 제6 트랜지스터(T6)도 턴-온되어, 제3 노드(N3) 및 제4 노드(N4)의 전류 패스를 형성한다. 결국, 구동 트랜지스터(T1)의 소스 전극과 드레인 전극을 통해 발생한 구동 전류(Ioled)는 발광 소자(EL)에 인가된다. 발광 기간(Emission) 동안, 발광 소자(EL)에 흐르는 구동 전류(Ioled)에 대한 관계식은 하기 [수학식 1]과 같이 된다.
[수학식 1]
Ioled=k/2(Vgs+|Vth|)2 = k/2(Vdata-VDD)2
[수학식 1]에서, k/2는 구동 트랜지스터(T1)의 전자 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 비례 상수를 나타낸다.
[수학식 1]에서 보는 바와 같이 구동 전류(Ioled)의 관계식에는 구동 트랜지스터(T1)의 문턱전압(Vth) 성분이 소거된다. 이는 본 명세서에 의한 표시 장치는 문턱전압(Vth)이 변한다고 할지라도 구동 전류(Ioled)는 변하지 않는다는 것을 의미한다. 살펴본 바와 같이, 본 명에 의한 표시 장치는 샘플링 기간(Sampling) 동안에 문턱전압(Vth)의 변화량에 관계없이 데이터 전압을 프로그래밍할 수 있다.
전술한 바와 같이, 발광 소자(EL)의 애노드 전극은 애노드 리셋 프레임과 리프레쉬 프레임에서 모두 제2 전압(V2)으로 리셋된다.
결국, 본 명세서의 일 실시예에 따른 전계 발광 표시 장치(100)에서 리프레시 프레임 및 리셋 프레임에 걸쳐 발광 소자(EL)의 애노드 전극은 주기적으로 리셋될 수 있다. 이에, 낮은 주파수의 구동에도 누설 전류에 기인한 발광 소자(EL)의 애노드 전극의 전압의 지속적인 상승은 방지되므로, 발광 소자(EL)의 애노드 전극은 일정한 전압 레벨을 유지할 수 있다. 따라서, 낮은 주파수로 구동 주파수가 전환됨에도 불구하고, 전계 발광 표시 장치(100)의 휘도 변화는 최소화되어 영상 품질이 상승될 수 있다.
도 5는 본 명세서의 일 실시예에 따른 전계 발광 표시 장치(100)의 게이트 구동 회로(GD)를 나타낸 회로도이다.
전계 발광 표시 장치(100)의 구동 트랜지스터에 온 바이어스 스트레스를 가하고 발광 소자의 애노드에 리셋 전압을 인가하기 위한 스위칭 트랜지스터로 제4 트랜지스터 및 제7 트랜지스터가 있고, 제4 트랜지스터 및 제7 트랜지스터를 제어하는 제1 스캔 신호(Scan1(n))를 제공하는 제1 스캔 신호 생성 회로가 게이트 드라이버에 포함될 수 있다. 별도의 제1 스캔 신호 생성 회로가 게이트 구동 회로(GD)에 포함되는 경우, 추가적인 회로로 인해 게이트 구동 회로(GD)의 폭이 증가할 수 있다. 게이트 구동 회로(GD)의 폭이 증가하는 것을 방지하기 위해 제1 스캔 신호 생성 회로를 별도로 마련하지 않고 발광 신호 생성 회로를 이용하여 구현할 수 있다.
따라서, 이하에서는 발광 신호(EM(n))를 제공하는 발광 신호 생성 회로(EDC(n)) 및 발광 신호 생성 회로를 이용하여 제1 스캔 신호(Scan1(n))를 제공하는 제1 스캔 신호 생성 회로(SDC1(n))에 대해 설명한다.
도 5를 참조하면, 발광 신호 생성 회로(EDC(n))는 제1 풀다운부(PDE), 제1 풀업부(PUE), Q 노드 유지부(QS), Q2 노드 제어부(Q2C), 및 Q 노드 반전부(QI)를 포함한다.
제1 풀다운부(PDE)는 Q 노드의 전압에 응답하여 발광 신호(EM(n))를 턴-온 전압으로 출력하고, 제1 풀업부(PUE)는 QB 노드의 전압에 응답하여 발광 신호(EM(n))를 턴-오프 전압으로 출력한다. 그리고, 제1 풀다운부(PDE) 및 제1 풀업부(PUE)에 의해 결정되는 발광 신호(EM(n))는 제n 픽셀 라인(PG(n))에 제공된다.
Q 노드 유지부(QS)는 Q 노드와 Q2 노드 사이에 연결되어 Q 노드에 인가되는 전압의 급격한 변동을 막아주는 버퍼 역할을 한다. Q 노드 유지부(QS)는 지속적으로 Q 노드와 Q2 노드를 전기적으로 연결시킨다. 따라서, Q2 노드의 전압은 Q 노드의 전압과 동일한 상태를 유지한다.
Q2 노드 제어부(Q2C)는 Q2 노드를 충전 또는 방전시키기 위한 구성요소로, 스타트 신호(EVST)를 이용하여 Q2 노드에 턴-온 전압 또는 턴-오프 전압을 인가한다. 제n 픽셀 라인에 제공되는 발광 신호 생성 회로(EDC(n))에서 n이 2 이상의 자연수인 경우, Q2 노드 제어부(Q2C)는 제(n-1) 발광 신호 생성 회로(EDC(n-1))의 출력 신호(EM(n-1))를 스타트 신호로 이용할 수 있다.
Q 노드 반전부(QI)는 Q 노드의 전압을 반전시켜 QB 노드를 충전 또는 방전시키기 위한 구성요소로, Q2 노드 제어부(Q2C)에 의해 인가된 Q2 노드 전압에 따라 QB 노드에 턴-온 전압 또는 턴-오프 전압을 인가한다.
제1 스캔 신호 생성 회로(SDC1(n))는 제2 풀다운부(SVL) 및 제2 풀업부(SVH)를 포함한다.
제2 풀다운부(SVL)는 발광 신호 생성 회로(EDC(n))의 출력 신호 및 제2 스캔 신호 생성 회로의 QB 노드의 전압에 응답하여 제1 스캔 신호(Scan1(n))를 턴-온 전압으로 출력하고, 제2 풀업부(SVH)는 발광 신호 생성 회로(EDC(n))의 출력 신호 및 제2 스캔 신호 생성 회로의 QB 노드의 전압에 응답하여 제1 스캔 신호(Scan1(n))를 턴-오프 전압으로 출력한다. 제2 풀다운부(SVL)는 n타입 트랜지스터들로 구현되고, 제2 풀업부(SVH)는 p타입 트랜지스터들로 구현된다. 또한, 제2 풀다운부(SVL)는 트랜지스터들을 직렬 연결함으로써 구현되고, 제2 풀업부(SVH)는 트랜지스터들을 병렬 연결함으로써 구현된다. 그리고, 제2 풀다운부(SVL) 및 제2 풀업부(SVH)에 의해 결정되는 제1 스캔 신호(Scan1(n))는 제n 픽셀 라인(PG(n))에 제공된다.
한편, 앞서 언급한 턴-오프 전압 및 턴-온 전압은 전압이 인가되는 트랜지스터의 종류에 따라 다르다. 턴-오프 전압은 p타입 트랜지스터의 경우 하이 레벨이고, n타입 트랜지스터의 경우 로우 레벨이다. 그리고, 턴-온 전압은 p타입 트랜지스터의 경우 로우 레벨이고, n타입 트랜지스터의 경우 하이 레벨이다. 본 명세서의 일 실시예에 따른 게이트 신호 생성 회로는 n타입 트랜지스터 및 p타입 트랜지스터를 모두 포함한다. 게이트 신호 생성 회로의 출력 신호인 발광 신호(EM(n)) 및 제1 스캔 신호(Scan1(n))는 제n 픽셀 라인(PG(n))에 포함된 픽셀 회로에 제공된다. 게이트 신호 생성 회로의 구체적인 회로 구조 및 동작은 이하에서 이어서 설명한다.
도 6은 도 5의 게이트 구동 회로에 제공되는 신호들의 파형도이다. 도 7a는 도 6의 ①, ⑤, ⑦ 기간 동안 본 명세서의 일 실시예에 따른 게이트 구동 회로의 회로도이다. 도 7b는 도 6의 ②, ④, ⑥ 기간 동안 본 명세서의 일 실시예에 따른 게이트 구동 회로의 회로도이다. 도 7c는 도 6의 ③ 기간 동안 본 명세서의 일 실시예에 따른 게이트 구동 회로의 회로도이다. 이 경우, 게이트 구동 회로는 구체적으로 게이트 신호 생성 회로를 의미한다.
도 6의 도면은 도 4의 파형도를 기초로 작성되었으며, 도 4에서는 발광 신호(EM(n))와 제1 스캔 신호(Scan1(n)), 제1 스캔 신호(Scan1(n))와 (n-3)번째 제2 스캔 신호(Scan2(n-3)) 사이에 차이(G)가 존재한다. 도 4에 표시된 차이(G)는 게이트 신호들 간에 중첩되지 않도록 해주는 마진 기간으로 1 수평기간(1H) 내지 2 수평기간(2H)일 수 있으며, 이는 도 6의 파형도에 도시된 것처럼 없을 수도 있다. 그리고, 샘플링 기간 이후에 존재하는 제3 스캔 신호(Scan3(n))와 제2 스캔 신호(Scan2(n)) 및 제1 스캔 신호(Scan1(n)) 사이에 존재하는 차이(G1)는 G의 기간과 같거나 길 수 있고, 대략 4 수평기간(4H)일 수 있다.
전술한 바와 같이, 본 명세서의 일 실시예에 따른 전계 발광 표시 장치(100)는 리프레시 프레임(Refresh frame)과 애노드 리셋 프레임(Anode reset frame)으로 분리 구동될 수 있다. 발광 신호 생성 회로(EDC(n)) 및 제1 스캔 신호 생성 회로(SDC1(n))의 구동을 설명하는데 있어서, 리프레시 프레임은 ①, ②, ③, ④, ⑤의 기간으로 구분할 수 있고, 애노드 리셋 프레임은 ⑤, ⑥, ⑦의 기간으로 구분할 수 있다.
도 5, 도 6, 및 도 7a를 참조하면, ①, ⑤, ⑦ 기간은 발광 신호 생성 회로(EDC(n)) 및 제1 스캔 신호 생성 회로(SDC1(n))의 구동을 나타내며, 발광 소자(EL)가 발광하는 기간이다. ①, ⑤, ⑦ 기간 동안 발광 신호 생성 회로(EDC(n))는 로우 레벨의 발광 신호(EM(n))를 출력하고, 제1 스캔 신호 생성 회로(SDC1(n))는 하이 레벨의 제1 스캔 신호(Scan1(n))를 출력한다. 그리고, 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))는 하이 레벨의 전압이다.
리프레시 프레임 및 애노드 리셋 프레임의 ①, ⑤, ⑦ 기간에서 Q2 노드 제어부(Q2C)는 Q2 노드에 로우 레벨의 전압을 제공한다. Q2 노드 제어부(Q2C)는 클럭 신호(ECLK)에 의해 제어되고 스타트 신호(EVST) 또는 이전 행의 발광 신호(EM(n-1))를 Q2 노드에 제공한다. Q2 노드 제어부(Q2C)는 제1 트랜지스터(T1)로 구현될 수 있다. 제1 트랜지스터(T1)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터로 구현될 수 있다. 제1 트랜지스터(T1)는 스타트 신호(EVST) 또는 이전 행의 발광 신호(EM(n-1))가 제공되는 배선과 Q2 노드에 각각 연결된 소스 전극 및 드레인 전극과, 클럭 신호(ECLK)가 제공되는 배선에 연결된 게이트 전극을 포함한다. 이 경우, 스타트 신호(EVST) 및 클럭 신호(ECLK)는 로우 레벨이므로, Q2 노드 제어부(Q2C)는 턴-온되어 로우 레벨을 Q2 노드에 전달한다. 그리고, 클럭 신호(ECLK)가 하이 레벨로 전환되더라도 Q2 노드는 로우 레벨을 유지한다.
리프레시 프레임 및 애노드 리셋 프레임의 ①, ⑤, ⑦ 기간에서 Q 노드 유지부(QS)는 Q 노드 및 Q2 노드를 전기적으로 연결시킨다. Q 노드 유지부(QS)는 로우 전압(VGL)에 의해 제어되어 Q 노드 및 Q2 노드를 전기적으로 연결시킨다. Q 노드 유지부(QS)는 제2 트랜지스터로 구현될 수 있다. 제1 트랜지스터(T1)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터로 구현될 수 있다. 제2 트랜지스터(T2)는 Q 노드와 Q2 노드에 각각 연결된 소스 전극 및 드레인 전극과, 로우 전압(VGL)이 제공되는 배선에 연결된 게이트 전극을 포함한다. 로우 전압(VGL)은 제2 트랜지스터(T2)의 게이트 전극에 제공되므로 제2 트랜지스터(T2)는 항상 턴-온 상태를 유지하며, Q 노드 및 Q2 노드를 전기적으로 연결시킨다.
리프레시 프레임 및 애노드 리셋 프레임의 ①, ⑤, ⑦ 기간에서 제1 풀다운부(PDE)는 로우 전압(VGL)을 제1 출력 노드(EV)에 인가한다. 제1 풀다운부(PDE)는 Q 노드에 의해 제어되어 로우 전압(VGL)을 제1 출력 노드(EV)에 제공한다. 제1 풀다운부(PDE)는 제5 트랜지스터(T5) 및 Q 노드 커패시터(CQ)로 구현될 수 있다. 제5 트랜지스터(T5)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터로 구현될 수 있다. 제5 트랜지스터(T5)는 로우 전압(VGL)이 제공되는 배선과 제1 출력 노드에 각각 연결된 소스 전극 및 드레인 전극과, Q 노드에 연결된 게이트 전극을 포함한다. Q 노드 커패시터(CQ)는 제5 트랜지스터(T5)의 게이트 전극에 연결된 제1 전극과 드레인 전극에 연결된 제2 전극을 포함한다. Q 노드 커패시터(CQ)는 부트스트래핑 효과를 통해 제1 출력 노드(EV)에 로우 전압(VGL)을 빠르게 인가시키고, Q 노드가 플로팅되더라도 Q 노드의 전압을 유지시킨다. 제1 출력 노드(EV)는 발광 신호(EM(n))가 제공되는 배선에 연결되므로, ①, ⑤, ⑦ 기간에서 제n 픽셀 라인에 제공되는 발광 신호(EM(n))는 로우 전압(VGL)이다.
한편, 리프레시 프레임 및 애노드 리셋 프레임의 ①, ⑤, ⑦ 기간에서 Q 노드 반전부(QI)는 Q 노드의 전압을 반전하여 QB 노드에 제공하므로, QB 노드는 하이 레벨의 상태가 된다. Q 노드 반전부(QI)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함한다. 제3 트랜지스터(T3)는 n타입 MOSFET(NMOS)일 수 있고, 산화물(Oxide) 박막 트랜지스터로 구현될 수 있고, 제4 트랜지스터(T4)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터로 구현될 수 있다. 제3 트랜지스터(T3)는 로우 전압(VGL)이 제공되는 배선 및 QB 노드에 각각 연결된 소스 전극 및 드레인 전극과, Q 노드에 연결된 게이트 전극을 포함한다. 제4 트랜지스터(T4)는 하이 전압(VGH)이 제공되는 배선 및 QB 노드에 각각 연결된 소스 전극 및 드레인 전극과, Q2 노드에 연결된 게이트 전극을 포함한다. 제3 트랜지스터(T3)는 Q 노드의 로우 레벨에 의해 턴-오프되고, 제4 트랜지스터(T4)는 Q2 노드의 로우 레벨에 의해 턴-온된다. 턴-온된 제4 트랜지스터(T4)는 하이 전압(VGH)을 QB 노드에 인가한다. 즉, ①, ⑤, ⑦ 기간에서 Q 노드는 로우 레벨이고, Q 노드 반전부(QI)에 의해 QB 노드는 하이 레벨이 된다.
리프레시 프레임 및 애노드 리셋 프레임의 ①, ⑤, ⑦ 기간에서 제1 풀업부(PUE)는 QB 노드에 의해 제어되어 제1 출력 노드(EV)에 하이 전압(VGH)을 인가하지 않는다. 제1 풀업부(PUE)는 제6 트랜지스터(T6)로 구현될 수 있다. 제6 트랜지스터(T6)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터로 구현될 수 있다. 제6 트랜지스터(T6)는 하이 전압(VGH)이 제공되는 배선과 제1 출력 노드(EV)에 각각 연결된 소스 전극 및 드레인 전극과, QB 노드에 연결된 게이트 전극을 포함한다. 제1 풀업부(PUE)는 QB 노드의 하이 전압(VGH)에 의해 차단되어 하이 전압(VGH)을 제1 출력 노드(EV)에 인가하지 않는다.
리프레시 프레임 및 애노드 리셋 프레임의 ①, ⑤, ⑦ 기간에서 제2 풀다운부(SVL)는 발광 신호(EM(n)) 및 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))에 의해 제어되어 로우 전압(VGL)을 제2 출력 노드(SV)에 인가하지 않는다. 제2 풀다운부(SVL)는 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)로 구현될 수 있다. 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)는 모두 n타입 MOSFET(NMOS)일 수 있고, 산화물(Oxide) 박막 트랜지스터로 구현될 수 있다. 제7 트랜지스터(T7)의 드레인 전극과 제8 트랜지스터(T8)의 소스 전극은 서로 연결되고, 제7 트랜지스터(T7)의 소스 전극은 로우 전압(VGL)이 제공되는 배선에 연결되며 게이트 전극은 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))에 연결된다. 제8 트랜지스터(T8)의 드레인 전극은 제2 출력 노드(SV)에 연결되고 게이트 전극은 발광 신호(EM(n))가 제공되는 배선에 연결된다. 제7 트랜지스터(T7)는 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))에 의해 턴-온되어 로우 전압(VGL)을 제8 트랜지스터(T8)의 소스 전극에 제공하고, 제8 트랜지스터(T8)는 발광 신호(EM(n))에 의해 턴-오프 된다. ①, ⑤, ⑦ 기간에서 발광 신호(EM(n))는 로우 전압(VGL)이고 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))는 하이 레벨이므로 제7 트랜지스터(T7)는 턴-온되고, 제8 트랜지스터(T8)는 턴-오프된다. 따라서, 제2 풀다운부(SVL)를 구성하는 제7 트랜지스터(T7)와 제8 트랜지스터(T8)는 직렬 연결되므로, 제2 풀다운부(SVL)는 로우 전압(VGL)을 제2 출력 노드(SV)에 인가하지 않는다.
리프레시 프레임 및 애노드 리셋 프레임의 ①, ⑤, ⑦ 기간에서 제2 풀업부(SVH)는 발광 신호(EM(n)) 및 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))에 의해 제어되어 하이 전압(VGH)을 제2 출력 노드(SV)에 제공한다. 제2 풀업부(SVH)는 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)로 구현될 수 있다. 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 모두 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터로 구현될 수 있다. 제9 트랜지스터(T9)의 소스 전극과 제10 트랜지스터(T10)의 소스 전극은 모두 하이 전압(VGH)이 제공되는 배선에 연결되고, 제9 트랜지스터(T9)의 드레인 전극과 제10 트랜지스터(T10)의 드레인 전극은 모두 제2 출력 노드(SV)에 연결된다. 제9 트랜지스터(T9)의 게이트 전극은 발광 신호(EM(n))가 제공되는 배선에 연결되고, 제10 트랜지스터(T10)의 게이트 전극은 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))에 연결된다. 제9 트랜지스터(T9)는 발광 신호(EM(n))에 의해 턴-온되어 하이 전압(VGH)을 제2 출력 노드(SV)에 제공하고, 제10 트랜지스터(T10)는 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))에 의해 턴-오프된다. ①, ⑤, ⑦ 기간에서 발광 신호(EM(n))는 로우 전압(VGL)이고 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))는 하이 레벨이므로 제9 트랜지스터(T9)는 턴-온되고, 제10 트랜지스터(T10)는 턴-오프된다. 따라서, 제2 풀업부(SVH)를 구성하는 제9 트랜지스터(T9)와 제10 트랜지스터(T10)는 병렬 연결되므로, 제2 풀다운부(SVL)는 하이 전압(VGH)을 제2 출력 노드(SV)에 제공한다.
로우 전압(VGL) 및 하이 전압(VGH)은 게이트 구동 회로를 구동시키기 위한 구동 전압으로 사용되며, 로우 레벨 및 하이 레벨과 동일한 레벨의 전압일 수도 있다.
도 5, 도 6, 및 도 7b를 참조하면, ②, ④, ⑥ 기간 동안 발광 신호 생성 회로(EDC(n)) 및 제1 스캔 신호 생성 회로(SDC(n))의 구동을 나타내며, ②, ④, ⑥ 기간에서 구동 트랜지스터에 온 바이어스 전압을 인가하고 애노드에 리셋 전압을 인가한다. ②, ④, ⑥ 기간 동안 발광 신호 생성 회로(EDC(n))는 하이 레벨의 발광 신호(EM(n))를 출력하고, 제1 스캔 신호 생성 회로(SDC1(n))는 로우 레벨의 제1 스캔 신호(Scan1(n))를 출력한다. 그리고, 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))는 하이 레벨의 전압이다.
리프레시 프레임 및 애노드 리셋 프레임의 ②, ④, ⑥ 기간에서 Q2 노드 제어부(Q2C)는 Q2 노드에 하이 레벨의 전압을 제공한다. Q2 노드 제어부(Q2C)는 클럭 신호(ECLK)에 의해 제어되어 스타트 신호(EVST) 또는 이전 행의 발광 신호(EM(n-1))를 Q2 노드에 제공한다. 이 경우, 클럭 신호(ECLK)는 로우 레벨이고 스타트 신호(EVST)는 하이 레벨이므로, Q2 노드 제어부(Q2C)는 턴-온되어 하이 레벨을 Q2 노드에 전달한다. 그리고 클럭 신호(ECLK)가 하이 레벨로 전환되더라도 Q2 노드는 하이 레벨을 유지한다.
리프레시 프레임 및 애노드 리셋 프레임의 ②, ④, ⑥ 기간에서도 Q 노드 유지부(QS)는 Q 노드 및 Q2 노드를 전기적으로 연결시킨다.
리프레시 프레임 및 애노드 리셋 프레임의 ②, ④, ⑥ 기간에서 제1 풀다운부(PDE)는 Q 노드에 의해 제어되어 로우 전압(VGL)을 차단한다. 제1 풀다운부(PDE)는 Q 노드의 하이 레벨의 전압에 의해 차단되어 로우 전압(VGL)을 제1 출력 노드(EV)에 인가하지 않는다.
한편, 리프레시 프레임 및 애노드 리셋 프레임의 ②, ④, ⑥ 기간에서 Q 노드 반전부(QI)는 Q 노드의 전압을 반전하여 QB 노드에 제공하므로, QB 노드는 로우 레벨의 상태가 된다. Q 노드 반전부(QI)를 구성하는 제3 트랜지스터(T3)는 Q 노드의 하이 레벨에 의해 턴-온되고, 제4 트랜지스터(T4)는 Q2 노드의 하이 레벨에 의해 턴-오프된다. 턴-온된 제3 트랜지스터(T3)는 로우 전압(VGL)을 QB 노드에 인가한다. 즉, ②, ④, ⑥ 기간에서 Q 노드는 하이 레벨이고, Q 노드 반전부(QI)에 의해 QB 노드는 로우 레벨이 된다.
리프레시 프레임 및 애노드 리셋 프레임의 ②, ④, ⑥ 기간에서 제1 풀업부(PUE)는 QB 노드에 의해 제어되어 제1 출력 노드(EV)에 하이 전압(VGH)을 전달한다. 제1 풀업부(PUE)를 구성하는 제6 트랜지스터(T6)는 QB 노드의 로우 전압(VGL)에 의해 턴-온되어 하이 전압(VGH)을 제1 출력 노드(EV)에 인가한다. 제1 출력 노드(EV)는 발광 신호(EM(n))가 제공되는 배선에 연결되므로, ②, ④, ⑥ 기간에서 제n 픽셀 라인(PG(n))에 제공되는 발광 신호(EM(n))는 하이 전압(VGH)이다.
리프레시 프레임 및 애노드 리셋 프레임의 ②, ④, ⑥ 기간에서 제2 풀다운부(SVL)는 발광 신호(EM(n)) 및 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))에 의해 제어되어 로우 전압(VGL)을 제2 출력 노드(SV)에 인가한다. 제7 트랜지스터(T7)는 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))에 의해 턴-온되어 로우 전압(VGL)을 제8 트랜지스터(T8)의 소스 전극에 제공하고, 제8 트랜지스터(T8)는 발광 신호(EM(n))에 의해 턴-온되어 로우 전압(VGL)을 제2 출력 노드(SV)에 인가한다. ①, ⑤, ⑦ 기간에서 발광 신호(EM(n))는 하이 전압(VGH)이고 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))도 하이 레벨이므로 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)는 턴-온된다. 직렬 연결된 제7 트랜지스터(T7)와 제8 트랜지스터(T8)에 의해, 제2 풀다운부(SVL)는 로우 전압(VGL)을 제2 출력 노드(SV)에 인가한다.
리프레시 프레임 및 애노드 리셋 프레임의 ①, ⑤, ⑦ 기간에서 제2 풀업부(SVH)는 발광 신호(EM(n)) 및 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))에 의해 제어되어 하이 전압(VGH)을 제2 출력 노드(SV)에 인가하지 않는다. 제9 트랜지스터(T9)는 발광 신호(EM(n))에 의해 턴-오프되고, 제10 트랜지스터(T10)도 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))에 의해 턴-오프된다. ①, ⑤, ⑦ 기간에서 발광 신호(EM(n))는 하이 전압(VGH)이고 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))도 하이 레벨이므로 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 모두 턴-오프된다. 병렬 연결된 제9 트랜지스터(T9)와 제10 트랜지스터(T10)에 의해, 제2 풀다운부(SVL)는 하이 전압(VGH)을 제2 출력 노드(SV)에 인가하지 않는다.
도 4, 도 6, 및 도 6c를 참조하면, ③ 기간 동안 발광 신호 생성 회로(EDC(n)) 및 제1 스캔 신호 생성 회로(SDC1(n))의 구동을 나타내며, 구동 트랜지스터의 게이트 전극을 초기화하고 문턱전압을 샘플링하는 기간이다. ③ 기간 동안 발광 신호 생성 회로(EDC(n))는 하이 레벨의 발광 신호(EM(n))를 출력하고, 제1 스캔 신호 생성 회로(SDC1(n))는 하이 레벨의 제1 스캔 신호(Scan1(n))를 출력한다. 그리고, 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))는 로우 레벨의 전압이다.
리프레시 프레임의 ③ 기간에서 Q2 노드 제어부(Q2C)는 ② 기간에서 Q2 노드에 인가된 하이 레벨의 전압을 유지한다. 그리고, Q 노드 유지부(QS)는 Q 노드 및 Q2 노드를 전기적으로 연결시키므로 Q2 노드도 하이 레벨이다.
리프레시 프레임의 ③ 기간에서도 Q 노드 유지부(QS)는 Q 노드 및 Q2 노드를 전기적으로 연결시킨다.
리프레시 프레임의 ③ 기간에서 제1 풀다운부(PDE)는 Q 노드에 의해 제어되어 로우 전압(VGL)을 차단한다. 제1 풀다운부(PDE)는 Q 노드의 하이 레벨의 전압에 의해 하단되어 로우 전압(VGL)을 제1 출력 노드(EV)에 인가하지 않는다.
한편, 리프레시 프레임의 ③ 기간에서 Q 노드 반전부(QI)는 Q 노드의 전압을 반전하여 QB 노드에 제공하므로, QB 노드는 로우 레벨의 상태가 된다. Q 노드 반전부(QI)를 구성하는 제3 트랜지스터(T3)는 Q 노드의 하이 레벨에 의해 턴-온되고, 제4 트랜지스터(T4)는 Q2 노드의 하이 레벨에 의해 턴-오프된다. 턴-온된 제3 트랜지스터(T3)는 로우 전압(VGL)을 QB 노드에 인가한다. 즉, ③ 기간에서 Q 노드는 하이 레벨이고, Q 노드 반전부(QI)에 의해 QB 노드는 로우 레벨이 된다.
리프레시 프레임 및 애노드 리셋 프레임의 ③ 기간에서 제1 풀업부(PUE)는 QB 노드에 의해 제어되어 제1 출력 노드(EV)에 하이 전압(VGH)을 전달한다. 제1 풀업부(PUE)를 구성하는 제6 트랜지스터(T6)는 QB 노드의 로우 전압(VGL)에 의해 턴-온되어 하이 전압(VGH)을 제1 출력 노드(EV)에 인가한다. 제1 출력 노드(EV)는 발광 신호(EM(n))가 제공되는 배선에 연결되므로, ③ 기간에서 제n 픽셀 라인(PG(n))에 제공되는 발광 신호(EM(n))는 하이 전압(VGH)이다.
리프레시 프레임 및 애노드 리셋 프레임의 ③ 기간에서 제2 풀다운부(SVL)는 발광 신호(EM(n)) 및 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))에 의해 제어되어 로우 전압(VGL)을 제2 출력 노드(SV)에 인가하지 않는다. 제7 트랜지스터(T7)는 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))에 의해 턴-오프되고, 제8 트랜지스터(T8)는 발광 신호(EM(n))에 의해 턴-온된다. ③ 기간에서 발광 신호(EM(n))는 하이 전압(VGH)이고 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))는 로우 레벨이므로 제7 트랜지스터(T7)는 턴-오프되고 제8 트랜지스터(T8)는 턴-온된다. 직렬 연결된 제7 트랜지스터(T7)와 제8 트랜지스터(T8)에 의해, 제2 풀다운부(SVL)는 로우 전압(VGL)을 제2 출력 노드(SV)에 인가하지 않는다.
리프레시 프레임 및 애노드 리셋 프레임의 ③ 기간에서 제2 풀업부(SVH)는 발광 신호(EM(n)) 및 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))에 의해 제어되어 하이 전압(VGH)을 제2 출력 노드(SV)에 인가한다. 제9 트랜지스터(T9)는 발광 신호(EM(n))에 의해 턴-오프되고, 제10 트랜지스터(T10)는 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))에 의해 턴-온된다. ①, ⑤, ⑦ 기간에서 발광 신호(EM(n))는 하이 전압(VGH)이고 제2 스캔 신호 생성 회로의 QB 노드(Scan2_QB(n))는 로우 레벨이므로 제9 트랜지스터(T9)는 턴-오프되고 제10 트랜지스터(T10)는 턴-온된다. 병렬 연결된 제9 트랜지스터(T9)와 제10 트랜지스터(T10)에 의해, 제2 풀다운부(SVL)는 하이 전압(VGH)을 제2 출력 노드(SV)에 인가한다.
제2 출력 노드(SV)는 제1 스캔 신호(Scan1(n))가 제공되는 배선에 연결되므로, ③ 기간에서 제n 픽셀 라인(PG(n))에 제공되는 제1 스캔 신호(Scan1(n))는 하이 전압(VGH)이다.
본 발명의 다양한 실시예들에 따른 게이트 구동 회로(GD) 및 이를 이용한 전계 발광 표시 장치(100)는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 전계 발광 표시 장치는 전계 발광 표시 장치는 복수의 트랜지스터로 구현된 픽셀 회로 및 픽셀 회로에 발광 신호, 제1 스캔 신호, 및 제2 스캔 신호를 제공하는 게이트 구동 회로를 포함한다. 게이트 구동 회로는 복수의 트랜지스터 중 적어도 하나의 트랜지스터의 게이트 전극에 발광 신호를 인가하는 발광 신호 생성 회로, 복수의 트랜지스터 중 적어도 하나의 트랜지스터의 게이트 전극에 제1 스캔 신호를 인가하는 제1 스캔 신호 생성 회로, 및 복수의 트랜지스터 중 적어도 하나의 트랜지스터의 게이트 전극에 제2 스캔 신호를 인가하는 제2 스캔 신호 생성 회로를 포함한다. 제1 스캔 신호 생성 회로는 발광 신호 및 제2 스캔 신호 생성 회로의 QB 노드의 전압을 입력 받고, 발광 신호 생성 회로 및 제1 스캔 신호 생성 회로는 n타입 트랜지스터 및 p타입 트랜지스터를 포함한다. 이에 따라, 게이트 구동 회로를 간소화하여 전계 발광 표시 장치의 베젤을 줄일 수 있다.
본 발명의 다른 특징에 따르면, 발광 신호 생성 회로는 Q 노드에 의해 제어되는 제1 풀다운부 및 QB 노드에 의해 제어되는 제1 풀업부를 포함하고, QB 노드는 Q 노드의 전압을 반전시키는 Q 노드 반전부와 연결될 수 있다.
본 발명의 다른 특징에 따르면, 제1 스캔 신호 생성 회로는 제2 풀업부 및 제2 풀다운부를 포함하고, 제2 풀업부 및 제2 풀다운부는 각각 발광 신호 및 제2 스캔 신호 생성 회로의 QB 노드의 전압에 의해 제어될 수 있다. 그리고, 제2 풀업부는 병렬 연결된 p타입 트랜지스터들을 포함하고, 제2 풀다운부는 직렬 연결된 n타입 트랜지스터들을 포함할 수 있다.
본 발명의 다른 특징에 따르면, 복수의 트랜지스터는 적어도 하나의 n타입 트랜지스터 및 적어도 하나의 p타입 트랜지스터를 포함할 수 있다. 그리고, 제1 스캔 신호 생성 회로는 적어도 하나의 p타입 트랜지스터의 게이트 전극에 연결될 수 있고, 제2 스캔 신호 생성 회로는 적어도 하나의 n타입 트랜지스터의 게이트 전극에 연결될 수 있으며, 발광 신호 생성 회로는 적어도 하나의 p타입 트랜지스터의 게이트 전극에 연결될 수 있다.
본 발명의 다른 특징에 따르면, 제1 스캔 신호 생성 회로 및 발광 신호 생성 회로는 홀수 번째 픽셀 회로 및 짝수 번째 픽셀 회로에서 공유될 수 있다.
본 발명의 일 실시예에 따른 게이트 구동 회로는 Q 노드에 의해 제어되는 제1 풀다운부, QB 노드에 의해 제어되는 제1 풀업부, 발광 신호 및 제2 스캔 신호 생성 회로의 QB 노드에 의해 제어되는 제2 풀다운부, 발광 신호 및 제2 스캔 신호 생성 회로의 QB 노드에 의해 제어되는 제2 풀업부, 및 Q 노드 및 QB 노드에 전기적으로 연결되어 Q 노드의 전압을 반전시키기 위한 Q 노드 반전부를 포함한다. 제1 풀다운부 및 상기 제1 풀업부는 발광 신호를 출력하며, 제2 풀다운부 및 제2 풀업부는 제1 스캔 신호를 출력한다. 이에 따라, 게이트 구동 회로를 간소화할 수 있다.
본 발명의 다른 특징에 따르면, Q 노드 반전부를 Q 노드에 전기적으로 연결시키는 Q 노드 유지부를 더 포함할 수 있다. 그리고, Q 노드 유지부는 로우 전압에 의해 제어되어 Q 노드와 Q2 노드를 전기적으로 연결하고, Q 노드 반전부는 Q 노드에 의해 제어되는 n타입 트랜지스터와 Q2 노드에 의해 제어되는 p타입 트랜지스터를 포함할 수 있다. 그리고, Q2 노드에 연결된 Q2 노드 제어부를 더 포함하고, Q2 노드 제어부는 클럭 신호에 의해 제어되어 스타트 신호 또는 이전 행에서 출력된 발광 신호를 Q2 노드에 제공할 수 있다.
본 발명의 다른 특징에 따르면, 제2 풀다운부는 직렬 연결된 n타입 트랜지스터들을 포함할 수 있고, 제2 풀다운부는 로우 전압이 제공되는 배선에 연결될 수 있다.
본 발명의 다른 특징에 따르면, 제2 풀업부는 병렬 연결된 p타입 트랜지스터들을 포함할 수 있고, 제2 풀업부는 하이 전압이 제공되는 배선에 연결될 수 있다.
본 발명의 다른 특징에 따르면, 제1 풀다운부는 p타입 트랜지스터 및 p타입 트랜지스터의 게이트 전극과 p타입 트랜지스터의 드레인 전극 또는 소스 전극을 연결하는 커패시터를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 제1 풀다운부는 로우 전압이 제공되는 배선에 연결될 수 있고, 제1 풀업부는 하이 전압이 제공되는 배선에 연결될 수 있다.
본 발명의 다른 특징에 따르면, 제2 스캔 신호 생성 회로의 QB 노드가 로우 레벨의 전압일 때, 제1 스캔 신호 및 발광 신호는 하이 레벨의 전압일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 전계 발광 표시 장치
110 : 표시패널
120 : 데이터 구동 회로
130: 컨트롤러

Claims (20)

  1. 복수의 트랜지스터로 구현된 픽셀 회로 및 상기 픽셀 회로에 발광 신호, 제1 스캔 신호, 및 제2 스캔 신호를 제공하는 게이트 구동 회로를 포함하고,
    상기 게이트 구동 회로는,
    상기 복수의 트랜지스터 중 적어도 하나의 트랜지스터의 게이트 전극에 상기 발광 신호를 인가하는 발광 신호 생성 회로;
    상기 복수의 트랜지스터 중 적어도 하나의 트랜지스터의 게이트 전극에 상기 제1 스캔 신호를 인가하는 제1 스캔 신호 생성 회로; 및
    상기 복수의 트랜지스터 중 적어도 하나의 트랜지스터의 게이트 전극에 상기 제2 스캔 신호를 인가하는 제2 스캔 신호 생성 회로를 포함하고,
    상기 제1 스캔 신호 생성 회로는 상기 발광 신호 및 상기 제2 스캔 신호 생성 회로의 QB 노드의 전압을 입력 받고,
    상기 발광 신호 생성 회로 및 상기 제1 스캔 신호 생성 회로는 n타입 트랜지스터 및 p타입 트랜지스터를 포함하는, 전계 발광 표시 장치.
  2. 제1항에 있어서,
    상기 발광 신호 생성 회로는
    Q 노드에 의해 제어되는 제1 풀다운부;
    QB 노드에 의해 제어되는 제1 풀업부; 및
    상기 QB 노드에 연결되고, 상기 Q 노드의 전압을 반전시키는 Q 노드 반전부를 포함하는, 전계 발광 표시 장치.
  3. 제1항에 있어서,
    상기 제1 스캔 신호 생성 회로는 제2 풀업부 및 제2 풀다운부를 포함하고,
    상기 제2 풀업부 및 상기 제2 풀다운부는 각각 상기 발광 신호 및 상기 제2 스캔 신호 생성 회로의 QB 노드의 전압에 의해 제어되는, 전계 발광 표시 장치.
  4. 제3항에 있어서,
    상기 제2 풀업부는 병렬 연결된 p타입 트랜지스터들을 포함하고, 상기 제2 풀다운부는 직렬 연결된 n타입 트랜지스터들을 포함하는, 전계 발광 표시 장치.
  5. 제1항에 있어서,
    상기 복수의 트랜지스터는 적어도 하나의 n타입 트랜지스터 및 적어도 하나의 p타입 트랜지스터를 포함하는, 전계 발광 표시 장치.
  6. 제5항에 있어서,
    상기 제1 스캔 신호 생성 회로는 상기 적어도 하나의 p타입 트랜지스터의 게이트 전극에 연결된, 전계 발광 표시 장치.
  7. 제5항에 있어서,
    상기 제2 스캔 신호 생성 회로는 상기 적어도 하나의 n타입 트랜지스터의 게이트 전극에 연결된, 전계 발광 표시 장치.
  8. 제5항에 있어서,
    상기 발광 신호 생성 회로는 상기 적어도 하나의 p타입 트랜지스터의 게이트 전극에 연결된, 전계 발광 표시 장치.
  9. 제1항에 있어서,
    상기 제1 스캔 신호 생성 회로 및 상기 발광 신호 생성 회로는 홀수 번째 픽셀 회로 및 짝수 번째 픽셀 회로에서 공유된, 전계 발광 표시 장치.
  10. Q 노드에 의해 제어되는 제1 풀다운부;
    QB 노드에 의해 제어되는 제1 풀업부;
    발광 신호 및 제2 스캔 신호 생성 회로의 QB 노드에 의해 제어되는 제2 풀다운부;
    상기 발광 신호 및 상기 제2 스캔 신호 생성 회로의 QB 노드에 의해 제어되는 제2 풀업부; 및
    상기 Q 노드 및 상기 QB 노드에 전기적으로 연결되어 상기 Q 노드의 전압을 반전시키기 위한 Q 노드 반전부를 포함하고,
    상기 제1 풀다운부 및 상기 제1 풀업부는 상기 발광 신호를 출력하며,
    상기 제2 풀다운부 및 상기 제2 풀업부는 제1 스캔 신호를 출력하는, 게이트 구동 회로.
  11. 제10항에 있어서,
    상기 Q 노드 반전부를 상기 Q 노드에 전기적으로 연결시키는 Q 노드 유지부를 더 포함하는, 게이트 구동 회로.
  12. 제11항에 있어서,
    상기 Q 노드 유지부는 로우 전압에 의해 제어되어 상기 Q 노드와 Q2 노드를 전기적으로 연결하고,
    상기 Q 노드 반전부는 상기 Q 노드에 의해 제어되는 n타입 트랜지스터와 상기 Q2 노드에 의해 제어되는 p타입 트랜지스터를 포함하는, 게이트 구동 회로.
  13. 제12항에 있어서,
    상기 Q2 노드에 연결된 Q2 노드 제어부를 더 포함하고,
    상기 Q2 노드 제어부는 클럭 신호에 의해 제어되어 스타트 신호 또는 이전 행에서 출력된 발광 신호를 상기 Q2 노드에 제공하는, 게이트 구동 회로.
  14. 제10항에 있어서,
    상기 제2 풀다운부는 직렬 연결된 n타입 트랜지스터들을 포함하는, 게이트 구동 회로.
  15. 제14항에 있어서,
    상기 제2 풀다운부는 로우 전압이 제공되는 배선에 연결된, 게이트 구동 회로.
  16. 제10항에 있어서,
    상기 제2 풀업부는 병렬 연결된 p타입 트랜지스터들을 포함하는, 게이트 구동 회로.
  17. 제16항에 있어서,
    상기 제2 풀업부는 하이 전압이 제공되는 배선에 연결된, 게이트 구동 회로.
  18. 제10항에 있어서,
    상기 제1 풀다운부는 p타입 트랜지스터 및 상기 p타입 트랜지스터의 게이트 전극과 상기 p타입 트랜지스터의 드레인 전극 또는 소스 전극을 연결하는 커패시터를 포함하는, 게이트 구동 회로.
  19. 제10항에 있어서,
    상기 제1 풀다운부는 로우 전압이 제공되는 배선에 연결되고,
    상기 제1 풀업부는 하이 전압이 제공되는 배선에 연결된, 게이트 구동 회로.
  20. 제10항에 있어서,
    상기 제2 스캔 신호 생성 회로의 QB 노드가 로우 레벨의 전압일 때, 상기 제1 스캔 신호 및 상기 발광 신호는 하이 레벨의 전압인, 게이트 구동 회로.
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