CN114694577A - 栅极驱动电路以及使用栅极驱动电路的电致发光显示装置 - Google Patents

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Abstract

提供一种栅极驱动电路以及使用栅极驱动电路的电致发光显示装置。根据本发明示例性实施方式的电致发光显示装置包括像素电路，其利用多个晶体管以及向像素电路提供发光信号、第一扫描信号和第二扫描信号的栅极驱动电路来实现，其中所述驱动电路包括：用于述多个晶体管的至少之一的栅极施加发光信号的发光信号生成电路；用于向所个晶体管的至少之一的栅极施加第一扫描信号的第一扫描信号生成电路；以及用于向多个晶体管的至少之一的栅极施加第二扫描信号的第二扫描信号生成电路，其中第一扫描信号生成电路接收发光信号以及第二扫描信号生成电路的QB节点的电压，其中发光信号生成电路和第一扫描信号生成电路包括n型晶体管和p型晶体管。

Description

栅极驱动电路以及使用栅极驱动电路的电致发光显示装置
相关申请的交叉引用
本申请要求于2020年12月29日在韩国提交的韩国专利申请No.10-2020-0186629的权益和优先权，通过引用将该专利申请的整个公开内容明确结合到本申请中。
技术领域
本发明涉及一种简化的栅极驱动电路以及使用栅极驱动电路的电致发光显示装置。
背景技术
随着信息技术的发展，作为用户和信息之间的连接媒介的显示装置的市场日益成长。因此，诸如电致发光显示装置、液晶显示装置、有机发光显示装置和量子点显示装置之类的各种显示装置的使用日益增多。
在这些显示装置之中，电致发光显示装置在快速响应速度、高发光效率和宽视角方面具有优势。一般而言，电致发光显示装置使用由扫描信号导通的晶体管将数据电压施加给驱动晶体管的栅极，并且将提供给驱动晶体管的数据电压充入到存储电容器中。因此，利用发光信号将充入到存储电容器中的数据电压输出，从而发光元件发光。发光元件可包括有机发光元件、无机发光元件和量子点元件。
在电致发光显示装置中，均具有发光元件的像素布置成矩阵形式并且像素的亮度根据视频数据的灰度级来调节。
每个像素可包括：发光元件；用于根据栅极-源极电压来控制流经发光元件的驱动电流的驱动晶体管；以及用于对驱动晶体管的栅极-源极电压进行编程的至少一个开关晶体管。
随着电致发光显示装置持续被驱动，会发生驱动晶体管的阈值电压Vth改变的滞后(hysteresis)现象。为了缓解驱动晶体管的滞后现象。可将导通偏置应力(on-biasstress)施加给驱动晶体管。需要栅极信号来控制开关晶体管，以将导通偏置应力施加给驱动晶体管。
此外，为了周期性地复位施加给阳极的电压(其决定发光元件的发光程度)，可提供连接至阳极的开关晶体管。
发明内容
本发明人认识到，由于栅极驱动电路包括单独的栅极信号生成电路来将栅极信号施加给开关晶体管，所以栅极驱动电路变得复杂，电致发光显示装置的边框增大，并且其驱动功耗可增大。
栅极驱动电路以膜上芯片形式或者玻璃上芯片形式附接至显示面板；或者可实现为面板内栅极(下文称为GIP)形式，其通过将多个薄膜晶体管组合在作为显示面板的非显示区域的边框区域中来形成。GIP形式的栅极驱动电路包括对应于栅极线数量的栅极信号生成电路，每个栅极信号生成电路输出提供给与其一一对应的栅极线的栅极信号。栅极线将栅极信号提供给位于显示区域内的像素阵列，从而发光元件能够发光。因此，随着提供给像素阵列的栅极信号的数量的增加，栅极驱动电路的构造变得复杂并且具有大面积，这可增大电致发光显示装置的边框。
此外，如上所述，为了将导通偏置应力施加给像素阵列并且将恒定电压施加给发光元件的阳极，栅极驱动电路的构造可变得复杂并且边框可增大。
因此，根据本发明的示例性实施方式所要实现的一个目的是提供一种栅极驱动电路以及使用栅极驱动电路的电致发光显示装置，其通过简化栅极驱动电路而允许减小栅极驱动电路的布置面积。
本发明的目的不限于上述目的，所属领域的技术人员根据下文描述能够清楚地理解上文未提及的其他目的。
根据本发明示例性实施方式的电致发光显示装置包括：像素电路，所述像素电路利用多个晶体管以及向所述像素电路提供发光信号、第一扫描信号和第二扫描信号的栅极驱动电路来实现，其中所述栅极驱动电路包括：用于向所述多个晶体管的至少之一的栅极施加所述发光信号的发光信号生成电路；用于向所述多个晶体管的至少之一的栅极施加所述第一扫描信号的第一扫描信号生成电路；以及用于向所述多个晶体管的至少之一的栅极施加所述第二扫描信号的第二扫描信号生成电路，其中所述第一扫描信号生成电路接收所述发光信号以及所述第二扫描信号生成电路的QB节点的电压，其中所述发光信号生成电路和所述第一扫描信号生成电路包括n型晶体管和p型晶体管。因此，可通过简化栅极驱动电路来减小电致发光显示装置的边框。
根据本发明示例性实施方式的栅极驱动电路包括：由Q节点控制的第一下拉单元；由QB节点控制的第一上拉单元；由发光信号和第二扫描信号生成电路的QB节点控制的第二下拉单元；由所述发光信号和所述第二扫描信号生成电路的QB节点控制的第二上拉单元；以及Q节点反相器，所述Q节点反相器电连接至所述Q节点和所述QB节点并且被配置为将所述Q节点的电压反相，其中所述第一下拉单元和所述第一上拉单元输出所述发光信号，其中所述第二下拉单元和所述第二上拉单元输出第一扫描信号。因此，能够简化栅极驱动电路。
示例性实施方式的其他详细事项包括在详细描述和附图中。
根据本发明的示例性实施方式，通过在不包括用于提供扫描信号以控制向驱动晶体管施加导通偏置应力的开关晶体管的单独扫描信号生成电路的条件下使用产生发光信号的发光信号生成电路，能够简化栅极驱动电路并且能够减小电致发光显示装置的边框。
根据本发明的示例性实施方式，通过实现包括n型晶体管和p型晶体管的栅极驱动电路，能够简化栅极驱动电路并且能够减小电致发光显示装置的边框。
根据本发明的示例性实施方式，扫描信号生成电路通过使用包括在其他扫描信号生成电路中的QB节点的电压来实现，由此能够简化栅极驱动电路并且能够减小电致发光显示装置的边框。
根据本发明的效果不限于以上例示的内容，在本申请中包括更多不同的效果。
附图说明
图1是根据本发明示例性实施方式的电致发光显示装置的框图。
图2A是图解位于根据本发明示例性实施方式的电致发光显示装置的左侧上的栅极驱动电路的框图。
图2B是图解位于根据本发明示例性实施方式的电致发光显示装置的右侧上的栅极驱动电路的框图。
图3是图解根据本发明示例性实施方式的电致发光显示装置的像素电路的电路图。
图4是提供给图3的像素电路的信号的波形图。
图5是图解根据本发明示例性实施方式的电致发光显示装置的栅极驱动电路的电路图。
图6是提供给图5的栅极驱动电路的信号的波形图。
图7A是根据本发明示例性实施方式的栅极驱动电路在图6的时段①、⑤和⑦期间的电路图。
图7B是根据本发明示例性实施方式的栅极驱动电路在图6的时段②、④和⑥期间的电路图。
图7C是根据本发明示例性实施方式的栅极驱动电路在图6的时段③期间的电路图。
具体实施方式
本发明的优点和特点及实现这些优点和特点的方法通过参照下面与附图一起详细描述的示例性实施方式将变得清楚。然而，本发明不限于在此公开的示例性实施方式，而是将以各种形式实现。仅通过示例的方式提供示例性实施方式，以便所属领域技术人员能够充分理解本发明的公开内容及本发明的范围。
为了描述本发明的示例性实施方式而在附图中示出的形状、尺寸、比例、角度、数量等仅仅是示例，本发明并不限于此。在整个申请中相似的参考标记表示相似的元件。此外，在本发明下面的描述中，可省略对已知相关技术的详细解释，以避免不必要地使本发明的主题模糊不清。在此使用的诸如“包括”、“具有”和“包含”之类的术语一般旨在允许添加其他部件，除非这些术语与术语“仅”一起使用。
即使没有明确说明，组分仍被解释为包含通常的误差范围。
当使用诸如“在……上”、“在……上方”、“在……下方”和“在……之后”之类的术语描述两部分之间的位置关系时，可在这两个部分之间设置一个或多个部分，除非这些术语与术语“紧接”或“直接”一起使用。
当一元件或层设置在另一元件或层“上”时，该一元件或层可直接设置在该另一元件或层上或者在它们之间可插置其他元件或其他层。
尽管使用术语“第一”、“第二”等描述各种部件，但这些部件不受这些术语限制。这些术语仅仅是用于区分一个部件与其他部件。因此，在本发明的技术构思内，下面提到的第一部件可以是第二部件。
在整个申请中相同的参考标记通常表示相同的元件。
为了便于说明示出了附图中所示的每个部件的尺寸和厚度，本发明不限于图示的部件的尺寸和厚度。
本发明的各实施方式的特征可彼此部分或整体地结合或组合，并且可在技术上以各种方式互锁和操作，这些实施方式可彼此独立地实施，或者彼此关联地实施。
下文中，将参照附图详细描述根据本发明示例性实施方式的电致发光显示装置。
图1是根据本发明示例性实施方式的电致发光显示装置100的框图。
参照图1，在根据本发明示例性实施方式的电致发光显示装置100中，设置多条数据线DL和多条栅极线GL，并且根据本发明示例性实施方式的电致发光显示装置100可包括：显示面板110，其中设置连接至多条数据线DL和多条栅极线GL的多个子像素PX；以及向显示面板110提供驱动信号的驱动电路。
尽管图示了子像素PX设置为矩阵形式以形成像素阵列，但是本发明不限于此，其可设置成各种形式。
驱动电路可包括：向多条数据线DL提供数据信号的数据驱动电路120；向多条栅极线GL提供栅极信号的栅极驱动电路GD；控制数据驱动电路120和栅极驱动电路GD的控制器130等。控制器130可以是或者可包括控制器电路130，并且可被称为控制器电路130。
显示面板110可包括：显示图像的显示区域DA；以及作为显示区域DA的外部区域的非显示区域NDA。多个子像素PX可设置在显示区域DA中。向多个子像素PX提供数据信号的数据线DL以及向多个子像素PX提供栅极信号的栅极线GL可设置在显示区域DA中。
设置在显示区域DA中的多条数据线DL可延伸至非显示区域NDA并且可电连接至数据驱动电路120。数据线DL将子像素PX和数据驱动电路120电连接。数据线DL可实现为单条线，或者可通过使用连线(link line)经由接触孔连接多条线的方式来实现。
设置在显示区域DA中的多条栅极线GL可延伸至非显示区域NDA并且可电连接至栅极驱动电路GD。栅极线GL将子像素PX和栅极驱动电路GD电连接。此外，有助于使栅极驱动电路GD产生或驱动栅极信号的栅极驱动相关线(gate driving-related line)可设置在非显示区域NDA中。例如，栅极驱动相关线可包括：向栅极驱动电路GD提供高电平栅极电压的一条或多条高电平栅极电压线；向栅极驱动电路GD提供低电平栅极电压的一条或多条低电平栅极电压线；向栅极驱动电路GD提供多个时钟信号的多条时钟线；向栅极驱动电路GD提供一个或多个起始信号的一条或多条起始线等。
在显示面板110中，多条数据线DL和多条栅极线GL设置在子像素PX中。例如，多条数据线DL和多条栅极线GL的每一条可设置成行或列。为了便于解释，假设多条数据线DL设置成列，多条栅极线GL设置成行。
控制器130根据在每一帧实现的时序开始扫描，对从外部输入的输入图像数据进行转换以使其与数据驱动电路120使用的数据信号格式相匹配并输出转换后的图像数据，并且根据扫描以适当时间来控制数据驱动。
控制器130从外部与输入图像数据一起接收包括垂直同步信号、水平同步信号、输入数据使能信号和时钟信号在内的时序信号。接收到时序信号的控制器130产生并输出用于控制数据驱动电路120和栅极驱动电路GD的控制信号。
例如，控制器130输出包括源极起始脉冲、源极采样时钟、源极输出使能信号等的各种数据控制信号以控制数据驱动电路120。源极起始脉冲控制构成数据驱动电路120的一个或多个数据信号生成电路的数据采样起始时序。源极采样时钟是用于控制每个数据信号生成电路中的数据采样时序的时钟信号。源极输出使能信号控制数据驱动电路120的输出时序。
此外，控制器130输出包括栅极起始脉冲、栅极移位时钟、栅极输出使能信号等的栅极控制信号以控制栅极驱动电路GD。栅极起始脉冲控制构成栅极驱动电路GD的一个或多个栅极信号生成电路的操作起始时序。栅极移位时钟是共同输入给一个或多个栅极信号生成电路的时钟信号并且控制扫描信号(或栅极脉冲)的移位时序。栅极输出使能信号指明一个或多个栅极信号生成电路的时序信息。
控制器130可以是在典型显示装置技术中使用的时序控制器，或者可以是通过包含时序控制器进一步执行其他控制功能的控制装置。时序控制器可包括时序控制器电路，并且可被称为时序控制器电路。
控制器130可实现为与数据驱动电路120分离的组件，或者可通过与数据驱动电路120集成而实现为单个集成电路。
数据驱动电路120可通过包括一个或多个数据信号生成电路来实现。数据信号生成电路可包括移位寄存器、锁存电路、数模转换器、输出缓存器等。数据信号生成电路可在一些情形下进一步包括模数转换器。
数据驱动电路120可按照带式自动焊接(TAB)方法、玻璃上芯片(COG)方法或面板上芯片(COP)方法连接至显示面板110的接合焊盘，可直接设置在显示面板110上，或者可集成并设置在显示面板110上。此外，多个数据信号生成电路可按照膜上芯片(COF)方法(其安装在与显示面板110连接的源极电路膜上)来实现。
栅极驱动电路GD将扫描信号依次提供给多条栅极线GL，由此驱动连接至多条栅极线GL的子像素PX。栅极驱动电路GD可包括移位寄存器、电平移位器等。
栅极驱动电路GD可按照带式自动焊接(TAB)方法、玻璃上芯片(COG)方法或面板上芯片(COP)方法连接至显示面板110的接合焊盘，或者可实现为GIP型并且设置为集成在显示面板110内。此外，多个栅极信号生成电路可按照膜上芯片(COF)方法(其安装在与显示面板110连接的栅极电路膜上)来实现。下文，为了便于解释，图示了栅极驱动电路GD包括多个栅极信号生成电路并且多个栅极信号生成电路实现为GIP型且设置在显示面板110的非显示区域NDA中的情形作为例子。
栅极驱动电路GD根据控制器130的控制将晶体管导通电压或晶体管截止电压的扫描信号依次提供给多条栅极线GL。当信号通过栅极驱动电路GD提供给具体栅极线时，数据驱动电路120将从控制器130接收的图像数据转换为模拟形式的数据信号并将其提供给多条数据线DL。
数据驱动电路120可位于显示面板110的一侧上。例如，其可位于显示面板110的上侧、下侧、左侧或右侧上。此外，数据驱动电路120可根据驱动方法、面板设计方法等位于显示面板110的两侧上。例如，其可位于显示面板110的上侧和下侧上，或者左侧和右侧上。
栅极驱动电路GD可位于显示面板110的一侧上。例如，其可位于显示面板110的上侧、下侧、左侧或右侧上。此外，栅极驱动电路GD可根据驱动方法、面板设计方法等位于显示面板110的两侧上。例如，其可位于显示面板110的上侧和下侧上，或者左侧和右侧上。
下文，描述数据驱动电路120位于显示面板110的上侧上并且栅极驱动电路GD位于显示面板110的左侧和右侧上的情形作为例子。在这种情形下，在显示面板110中，栅极驱动电路GD包括位于显示面板110的左侧上的第一栅极驱动电路GDL以及位于显示面板110的右侧上的第二栅极驱动电路GDR。由第一栅极驱动电路GDL占据的区域的宽度可称为第一宽度WL，并且由第二栅极驱动电路GDR占据的区域的宽度可称为第二宽度WR。电致发光显示装置100的边框的尺寸可根据第一栅极驱动电路GDL和第二栅极驱动电路GDR的相应宽度WL和WR而改变。由于电致发光显示装置100的审美效果和用户观看便利性随着边框变小而提高，所以需要简化栅极驱动电路GD以便减小边框。
设置在显示面板110上的多条栅极线GL可包括多条扫描线、多条发光控制线等。多条扫描线以及多条发光控制线是向不同晶体管的相应栅极节点传输不同类型的栅极信号的线。
因此，栅极驱动电路GD包括用于向作为一种类型栅极线GL的多条扫描信输出扫描信号的多个扫描驱动电路、以及用于向作为另一类型栅极线GL的多条发光控制线输出发光信号的多个发光驱动电路。
图2A是图解位于根据本发明示例性实施方式的电致发光显示装置100的左侧上的第一栅极驱动电路GDL的框图。图2B是图解位于根据本发明示例性实施方式的电致发光显示装置100的右侧上的第二栅极驱动电路GDR的框图。
显示区域DA包括多个子像素PX，并基于通过每个子像素PX显示的灰度级来显示图像。相应子像素PX连接至沿着列线设置的数据线DL以及沿着行线设置的栅极线GL。在这种情形下，位于相同行线上的子像素PX称为像素行(pixel line)PG，位于相同像素行上的子像素PX共享相同栅极线GL并且通过栅极线GL接收栅极信号。因此，连接至第一栅极线的子像素PX可称为第一像素行，连接至第n栅极线的子像素PX可称为第n像素行PG(n)。当设置在显示区域DA中的像素行数量为n时，第一像素行至第n像素行与栅极信号生成电路同步并且依次被驱动。在这种情形下，栅极驱动电路GD由对应于像素行数量的栅极信号生成电路构成。
如上所述，显示面板110包括基于子像素PX显示图像的显示区域DA以及设置有信号线、驱动电路等并且不显示图像的非显示区域NDA。
子像素PX包括发光元件以及用于控制施加给发光元件的阳极的电流量的像素电路。像素电路可包括用于控制电流量从而可使预定电流或选定电流流经发光元件的驱动晶体管。发光元件在发光时段内发光，并且在除了发光时段之外的时段内不发光。在除了发光时段之外的时段内，像素电路可被初始化，并且扫描信号可输入给像素电路，可进入编程时段和像素电路补偿时段。例如，像素电路补偿时段可以是用于补偿驱动晶体管的阈值电压的时段。在除了发光时段之外的时段内，发光元件不应发光，因为能够发射具有具体亮度的光的电流不是恒定地提供的。例如，在使发光元件不发光的方法中，发光控制晶体管可连接在发光元件的阳极和驱动晶体管之间。发光控制晶体管连接至发光控制线并且由从发光信号生成电路输出的发光信号控制。在发光时段中，发光信号可以是导通电压，并且在除了发光时段之外的时段内，发光信号可以是截止电压。
用于驱动包括在显示面板110中的子像素PX的栅极信号包括扫描信号和发光信号。因此，栅极驱动电路GD可分离地包括提供扫描信号的扫描驱动电路和施加发光信号的发光驱动电路。扫描信号通过扫描线施加给像素行PG，并且发光信号通过发光控制线施加给像素行PG。
如上所述，为了施加导通偏置应力以减轻电致发光显示装置100的驱动晶体管的滞后，可包括连接至驱动晶体管的开关晶体管。为此，栅极驱动电路GD可包括用于控制开关晶体管的单独的栅极信号生成电路。在这种情形下，栅极驱动电路GD包括用于控制向像素电路提供导通偏置应力的开关晶体管的单独的栅极信号生成电路，从而栅极驱动电路GD变得复杂并且电致发光显示装置100的边框也可增大。
但是，在根据本发明示例性实施方式的电致发光显示装置100中，能够通过简化单独的栅极信号生成电路来减小边框。
因此，如图2A和2B所示，向第n像素行PG(n)提供栅极信号并且位于显示区域DA的左侧上的第一栅极驱动电路GDL可包括奇数第三扫描信号生成电路SDC3O(n)、偶数第三扫描信号生成电路SDC3E(n)、第一扫描信号生成电路SDC1(n)和发光信号生成电路EDC(n)。
向第n像素行PG(n)提供栅极信号并且位于显示区域DA的右侧上的第二栅极驱动电路GDR可包括奇数第三扫描信号生成电路SDC3O(n)、偶数第三扫描信号生成电路SDC3E(n)和第二扫描信号生成电路SDC2(n)。
如上所述提供给用于控制驱动晶体管的导通偏置应力的开关晶体管的第一扫描信号经由第一扫描信号生成电路SDC1(n)来提供。第一扫描信号生成电路SDC1(n)可使用发光信号生成电路EDC(n)的输出信号来实现，从而可简化第一栅极驱动电路GDL。在这种情形下，第一栅极驱动电路GDL的第一宽度WL可减小几十μm。因此，电致发光显示装置100的边框宽度可减小几十μm。
图3是图解根据本发明示例性实施方式的电致发光显示装置100的像素电路的电路图。图4是提供给图3的像素电路的信号的波形图。以位于第n像素行PG(n)上的子像素PX为例来描述图3所示的像素电路。
每个子像素PX包括发光元件EL和像素电路，像素电路包括驱动晶体管T1、第二至第八晶体管T2至T8以及存储电容器Cst。像素电路可利用多个晶体管以及向像素电路提供发光信号、第一扫描信号和第二扫描信号的栅极驱动电路来实现。作为一个示例，多个晶体管可包括至少一个n型晶体管和至少一个p晶体管。作为一个示例，第一扫描信号生成电路和发光信号生成电路可在奇数像素电路和偶数像素电路中被共享。
发光元件EL通过从驱动晶体管T1提供的驱动电流而发光。多层有机化合物层形成在发光元件EL的阳极和阴极之间。有机化合物层可包括至少一个空穴传输层和至少一个电子传输层以及发光层。在此，空穴传输层是向发光层注入或输送空穴的层，并且例如可以是空穴注入层、空穴输送层和电子阻挡层。此外，电子传输层是向发光层注入或输送电子的层，并且例如可以是电子输送层、电子注入层和空穴阻挡层。发光元件EL的阳极连接至第四节点N4，发光元件EL的阴极连接至被提供低电位驱动电压VSS的线。
驱动晶体管T1根据源极-栅极电压Vsg控制施加给发光元件EL的驱动电流。驱动晶体管T1可以是p型MOSFET(PMOS)并且可实现为低温多晶硅(LTPS)薄膜晶体管。此外，驱动晶体管T1的源极连接至第一节点N1，驱动晶体管T1的栅极连接至第二节点N2，并且驱动晶体管T1的漏极连接至第三节点N3。驱动晶体管T1可称为第一晶体管。
第二晶体管T2将从数据线提供的数据电压Vdata施加给作为驱动晶体管T1的源极的第一节点N1。第二晶体管T2可以是p型MOSFET(PMOS)并且可实现为低温多晶硅(LTPS)薄膜晶体管。第二晶体管T2包括连接至数据线的源极、连接至第一节点N1的漏极以及连接至传输第三扫描信号Scan3(n)的第三扫描信号线的栅极。因此，第二晶体管T2响应于作为导通电压的低电平的第三扫描信号Scan3(n)将从数据线提供的数据电压Vdata施加给作为驱动晶体管T1的源极的第一节点N1。
第三晶体管T3将驱动晶体管T1的栅极和漏极进行二极管连接。第三晶体管T3可以是n型MOSFET(NMOS)并且可被实现为氧化物薄膜晶体管，以便使截止时段期间的漏电流最小化或减小。第三晶体管T3包括连接至第三节点N3的漏极或源极、连接至第二节点N2的源极或漏极以及连接至传输第二扫描信号Scan2(n)的第二扫描信号线的栅极。因此，第三晶体管T3响应于作为导通电压的高电平的第二扫描信号Scan2(n)将驱动晶体管T1的栅极和漏极进行二极管连接。
第四晶体管T4将第一电压V1施加给作为驱动晶体管T1的源极的第一节点N1。第四晶体管T4可以是p型MOSFET(PMOS)并且可实现为低温多晶硅(LTPS)薄膜晶体管。第四晶体管T4具有连接至传输第一电压V1的第一电压线的源极、连接至第一节点N1的漏极以及连接至传输第一扫描信号Scan1(n)的第一扫描信号线的栅极。因此，第四晶体管T4响应于作为导通电压的低电平的第一扫描信号Scan1(n)将第一电压V1施加给作为驱动晶体管T1的源极的第一节点N1。
第五晶体管T5将高电位驱动电压VDD施加给作为驱动晶体管T1的源极的第一节点N1。第五晶体管T5可以是p型MOSFET(PMOS)并且可实现为低温多晶硅(LTPS)薄膜晶体管。第五晶体管T5具有连接至传输高电位驱动电压VDD的高电位驱动电压线的源极、连接至第一节点N1的漏极以及连接至传输发光信号EM(n)的发光信号线的栅极。因此，第五晶体管T5响应于作为导通电压的低电平的发光信号EM(n)将高电位驱动电压VDD施加给作为驱动晶体管T1的源极的第一节点N1。
第六晶体管T6在驱动晶体管T1和发光元件EL之间形成电流路径。第六晶体管T6可以是p型MOSFET(PMOS)并且可实现为低温多晶硅(LTPS)薄膜晶体管。第六晶体管T6包括连接至第三节点N3的源极、连接至第四节点N4的漏极以及连接至传输发光信号EM(n)的发光信号线的栅极。第六晶体管T6响应于发光信号EM(n)在作为第六晶体管T6的源极的第三节点N3和作为第六晶体管T6的漏极的第四节点N4之间形成电流路径。因此，第六晶体管T6响应于作为导通电压的低电平的发光信号EM(n)在驱动晶体管T1和发光元件EL之间形成电流路径。
第七晶体管T7向作为发光元件EL的阳极的第四节点N4施加第二电压V2。第七晶体管可以是p型MOSFET(PMOS)并且可实现为低温多晶硅(LTPS)薄膜晶体管。第七晶体管T7包括连接至传输第二电压V2的第二电压线的源极、连接至第四节点N4的漏极以及连接至传输第一扫描信号Scan1(n)的第一扫描信号线的栅极。因此，第七晶体管T7响应于作为导通电压的低电平的第一扫描信号Scan1(n)向作为发光元件EL的阳极的第四节点N4施加第二电压V2。
第八晶体管T8向作为驱动晶体管T1的栅极的第二节点N2施加第二电压V2。第八晶体管T8可以是n型MOSFET(NMOS)并且可被实现为氧化物薄膜晶体管，以便使截止时段期间的漏电流最小化或减小。第八晶体管T8包括连接至第二电压线的源极或漏极、连接至第二节点N2的漏极或源极以及连接至传输第二扫描信号Scan2(n-3)(其提供给第(n-3)像素行)的第(n-3)条第二扫描信号线的栅极。因此，第八晶体管T8响应于作为导通电压的高电平的第二扫描信号Scan2(n-3)向作为驱动晶体管T1的栅极的第二节点N2施加第二电压V2。
存储电容器Cst在一帧期间保持存储在每个子像素PX中的数据电压Vdata。存储电容器Cst包括连接至第二节点N2的第一电极以及连接至传输高电位驱动电压VDD的高电位驱动电压线的第二电极。也就是说，存储电容器Cst的一个电极连接至驱动晶体管T1的栅极，存储电容器Cst的另一个电极连接至传输高电位驱动电压VDD的高电位驱动电压线。
参照图3和图4，将描述根据本发明示例性实施方式的电致发光显示装置100的子像素PX的驱动。
电致发光显示装置100可在刷新帧和阳极复位帧中分开地驱动。在刷新帧中，数据电压Vdata在每个子像素PX中被编程，发光元件EL发光。阳极复位帧可以是垂直空白帧(vertical blank frame)，发光元件EL的阳极在阳极复位帧期间被复位。
在根据本发明示例性实施方式的电致发光显示装置100中，刷新帧和阳极复位帧可包括多个导通偏置应力时段(OBS，下文称为“应力时段”)。应力时段OBS是将偏置应力施加给作为驱动晶体管T1的源极的第一节点N1的时段。如图4所示，在刷新帧和阳极复位帧的应力时段OBS期间，第一扫描信号Scan1(n)处于作为导通电压的低电平。
应力时段OBS可减轻驱动晶体管的滞后。多个晶体管可具有滞后现象，其中当前帧中的特性根据在前帧中的操作状态而改变。例如，即使相同电压电平的数据电压被提供给驱动晶体管T1，也可根据在前帧中的操作状态而产生不同电平的驱动电流。因此，通过对于多个晶体管执行导通偏置应力，多个晶体管的特性，即阈值电压可被初始化为恒定状态。例如，通过对多个子像素PX的每一个执行导通偏置应力，多个子像素PX的每一个的具体晶体管可被初始化为相同状态，并且在下一帧中，可在所有子像素PX中产生相同亮度的光。
在根据本发明示例性实施方式的电致发光显示装置100中，刷新帧可被划分为初始化时段Initial、采样时段Sampling以及发光时段Emission。初始化时段Initial是作为驱动晶体管T1的漏极的第三节点N3的电压被初始化的时段。采样时段Sampling是驱动晶体管T1的阈值电压Vth被采样并且数据电压Vdata被编程的时段。发光时段Emission是发光元件EL根据由被编程的驱动晶体管T1的源极-栅极电压Vsg产生的驱动电流而发光的时段。此外，如图4所示，在刷新帧的初始化时段Initial、采样时段Sampling以及发光时段Emission期间，第一扫描信号Scan1(n)处于高电平。
具体地，参照图3和图4，在刷新帧的应力时段OBS期间，第一扫描信号Scan1(n)处于作为导通电压的低电平。在包括多个应力时段OBS的刷新帧中，第一扫描信号Scan1(n)可以是包括多个脉冲的波形。此外，可通过在多个应力时段OBS中向作为驱动晶体管T1的源极的第一节点N1提供第一电压V1来减小驱动晶体管T1的偏置应力。第一电压V1可被选择位于充分高于发光元件EL的操作电压的电压范围内，并且可被设定为等于或低于高电位驱动电压VDD的电压。也就是说，可在应力时段OBS期间向作为驱动晶体管T1的源极的第一节点N1施加导通偏置应力，由此减小驱动晶体管T1的源极-漏极电压Vsd。因此，在应力时段OBS期间，可通过用相同的电压缓和驱动晶体管T1的沟道部分的充电特性(chargecharacteristics)来减轻滞后的影响。在这种情形下，相同的电压是在应力时段OBS时段向驱动晶体管T1的源极施加的电压。
在根据本发明示例性实施方式的电致发光显示装置100中，阳极复位帧可包括阳极复位时段。在阳极复位时段内，第七晶体管T7通过第一扫描信号Scan1(n)导通，并且将第二电压V2施加给第四节点N4。也就是说，发光元件EL的阳极被复位为第二电压V2。在这种情形下，第二电压V2可被调节为具体电平。第二电压V2是等于或低于低电位驱动电压VSS的电压，并且可在刷新帧和阳极复位帧中保持发光元件EL的发光特性相同，并防止屏幕闪烁。阳极复位时段也可被包括在刷新帧中。
在根据本发明示例性实施方式的电致发光显示装置100中的刷新帧的初始化时段Initial期间，提供给第(n-3)像素行的第二扫描信号Scan2(n-3)处于作为导通电压的高电平。因此，第八晶体管T8导通并将第二电压V2施加给第二节点N2。结果，驱动晶体管T1的栅极被初始化为第二电压V2。在刷新帧中，第二电压V2可被选择位于充分低于发光元件EL的操作电压的电压范围内，并且可被设定为等于或低于低电位驱动电压VSS。在第一扫描信号Scan1(n)处于低电平的阳极复位帧中的第二电压V2的电压电平与在第二扫描信号Scan2(n-3)处于高电平的初始化时段Initial中的第二电压V2的电压电平彼此不同。
随后，在刷新帧的采样时段Sampling期间，第三扫描信号Scan3(n)处于作为导通电压的低电平，并且第二扫描信号Scan(n)处于作为导通电压的高电平。在刷新帧的采样时段Sampling期间，第三扫描信号Scan3(n)处于作为导通电压的低电平，奇数第三扫描信号Scan3O(n)处于作为导通电压的低电平，并且偶数第三扫描信号Scan3E(n)处于作为导通电压的低电平。
因此，在采样时段Sampling期间，第二晶体管T2导通，并且数据电压Vdata被施加给第一节点N1。此外，由于第三晶体管T3也导通，所以驱动晶体管T1进行二极管连接，并且驱动晶体管T1的栅极和漏极短路，从而驱动晶体管T1像二极管那样操作。在采样时段Sampling中，驱动晶体管T1导通并且电流Ids在其源极和漏极之间流动。由于驱动晶体管T1的栅极和漏极处于二极管连接状态，所以第二节点N2的电压由于从源极流到漏极的电流而上升，直到驱动晶体管T1的栅极-源极电压Vgs变为阈值电压Vth为止。在采样时段Sampling期间，第二节点N2的电压被充入与数据电压Vdata和驱动晶体管T1的阈值电压Vth之差对应的电压Vdata-|Vth|。
随后，在刷新帧的发光时段Emission期间，发光信号EM(n)处于作为导通电压的低电平。因此，第五晶体管T5导通并将高电位驱动电压VDD施加给第一节点N1。此外，第六晶体管T6也导通以在第三节点N3和第四节点N4之间形成电流路径。结果，经由驱动晶体管T1的源极和漏极产生的驱动电流Ioled被施加给发光元件EL。在发光时段Emission期间，流经发光元件EL的驱动电流Ioled的关系表达式如下等式1所示。
【等式1】
Ioled＝k/2(Vgs+|Vth|)2＝k/2(Vdata-VDD)2
在等式1中，k/2表示由驱动晶体管T1的电子迁移率、寄生电容和沟道电容决定的比例常数。
如等式1所示，驱动晶体管T1的阈值电压Vth分量在驱动电流Ioled的关系表达式中被消除。这意味着在根据本发明的显示装置中，即使阈值电压Vth改变，驱动电流Ioled也不改变。如上所述，根据本发明的电致发光显示装置100可不考虑阈值电压Vth的变化量而在采样时段期间对数据电压进行编程。
如上所述，发光元件EL的阳极在阳极复位帧和刷新帧中都被复位为第二电压V2。
结果，在根据本发明示例性实施方式的电致发光显示装置100中，发光元件EL的阳极在刷新帧和阳极复位帧被周期性地复位。因此，即使以低频驱动，也可防止由于漏电流导致的发光元件EL的阳极的电压的持续增加，从而发光元件EL的阳极可保持恒定的电压电平。因此，即使驱动频率被切换为低频率，电致发光显示装置100的亮度变化也可被最小化或减小，从而能够提高图像质量。
图5是图解根据本发明示例性实施方式的电致发光显示装置100的栅极驱动电路GD的电路图。
第四晶体管和第七晶体管被提供作为用于向电致发光显示装置100的驱动晶体管施加导通偏置应力以及向发光元件的阳极施加复位电压的开关晶体管，并且可在栅极驱动电路GD中包括用于提供控制第四晶体管和第七晶体管的第一扫描信号Scan1(n)的第一扫描信号生成电路。当在栅极驱动电路GD中包括单独的第一扫描信号生成电路时，栅极驱动电路GD的宽度可由于附加的电路而增加。为了防止栅极驱动电路GD的宽度的增加，可在无需单独提供第一扫描信号生成电路的条件下使用发光信号生成电路。
因此，下文将描述提供发光信号EM(n)的发光信号生成电路EDC(n)以及使用发光信号生成电路EDC(n)提供第一扫描信号Scan1(n)的第一扫描信号生成电路SDC1(n)。
参照图5，发光信号生成电路EDC(n)包括第一下拉单元PDE、第一上拉单元PUE、Q节点保持单元QS、Q2节点控制器Q2C以及Q节点反相器QI。第一下拉单元PDE可以是或可包括第一下拉电路PDE，并可被称为第一下拉电路PDE，并且可被称为第一下拉电路PED。第一上拉单元PUE可以是或可包括第一上拉电路PUE，并且可被称为第一下拉电路PUE。Q节点保持单元QS可以是或者可包括Q节点保持电路QS，并且可被称为Q节点保持电路QS。Q2节点控制器Q2C可以是或者可包括Q2节点控制电路Q2C，并且可被称为Q2节点控制电路Q2C。
第一下拉单元PDE响应于Q节点的电压输出发光信号EM(n)作为导通电压，并且第一上拉单元PUE响应于QB节点的电压输出发光信号EM(n)作为截止电压。此外，通过第一下拉单元PDE和第一上拉单元PUE确定的发光信号EM(n)被提供给第n像素行PG(n)。第一上拉单元PUE所连接到的QB节点，即图5中的“QB”，也可被称为“第一QB节点”。
Q节点保持单元QS连接在Q节点和Q2节点之间，并用作防止施加给Q节点的电压的突然改变的缓冲器。Q节点保持单元QS将Q节点和Q节点进行持续电连接。因此，Q2节点的电压保持在与Q节点的电压相同的状态。作为一个示例，Q节点保持单元QS可将Q节点反相器QI与Q节点进行电连接。
Q2节点控制器Q2C是用于对Q2节点进行充电或放电的组件，并利用起始信号EVST将导通电压或截止电压施加给Q2节点。在提供给第n像素行的发光信号生成电路EDC(n)中，当n是大于或等于2的自然数时，Q2节点控制器Q2C可使用第(n-1)发光信号生成单元EDC(n-1)的输出信号EM(n-1)作为起始信号。
Q节点反相器QI是通过将Q节点的电压反相来对QB节点进行充电或放电的组件。Q节点反相器QI根据通过Q2节点控制器Q2C施加的Q2节点电压来向QB节点施加导通电压或截止电压。
第一扫描信号生成电路SDC1(n)包括第二下拉单元SVL和第二上拉单元SVH。第二下拉单元SVL可以是或者可包括第二下拉电路SVL，并且可被称为第二下拉电路SVL。第二上拉单元SVH可以是或者可包括第二上拉电路SVH，并且可被称为第二上拉电路SVH。
第二下拉单元SVL响应于发光信号生成电路EDC(n)的输出信号EM(n)以及第二扫描信号生成电路Scan2_QB(n)的QB节点的电压来输出第一扫描信号Scan1(n)作为导通电压。第二上拉单元SVH响应于发光信号生成电路EDC(n)的输出信号EM(n)以及第二扫描信号生成电路Scan2_QB(n)的QB节点的电压来输出第一扫描信号Scan1(n)作为截止电压。利用n型晶体管来实现第二下拉单元SVL，利用p型晶体管来实现第二上拉单元SVH。此外，通过串联连接多个晶体管来实现第二下拉单元SVL，并且通过并联连接多个晶体管来实现第二上拉单元SVH。通过第二下拉单元SVL和第二上拉单元SVH确定的第一扫描信号Scan1(n)被提供给第n像素行PG(n)。第二扫描信号生成电路的QB节点可被称为“第二QB节点”。
同时，上述截止电压和导通电压根据被施加电压的晶体管的类型而改变。对于p型晶体管来说，截止电压处于高电平；对于n型晶体管来说，截止电压处于低电平。此外，对于p型晶体管来说，导通电压处于低电平；对于n型晶体管来说，导通电压处于高电平。根据本发明示例性实施方式的栅极信号生成电路包括n型晶体管和p型晶体管。作为栅极信号生成电路的输出信号的发光信号EM(n)和第一扫描信号Scan1(n)被提供给第n像素行PG(n)中包括的像素电路。将描述栅极信号生成电路的具体电路结构和操作如下。
图6是提供给图5的栅极驱动电路的信号的波形图。图7A是根据本发明示例性实施方式的栅极驱动电路在图6的时段①、⑤和⑦期间的电路图。图7B是根据本发明示例性实施方式的栅极驱动电路在图6的时段②、④和⑥期间的电路图。图7C是根据本发明示例性实施方式的栅极驱动电路在图6的时段③期间的电路图。在这种情形下，栅极驱动电路具体是指栅极信号生成电路。
图6的图基于图4的波形图而准备；在图4中，在发光信号EM(n)和第一扫描信号Scan1(n)之间、以及在第一扫描信号Scan1(n)和第(n-3)个第二扫描信号Scan2(n-3)之间存在差异G。图4所示的差异G是用于防止在栅极信号之间的交叠的裕度时段(marginperiod)，并且可以是1个水平时段1H至2个水平时段2H(在图6的波形图中未示出)。此外，在采样时段之后存在的第三扫描信号Scan3(n)与第二扫描信号Scan2(n)、第一扫描信号Scan1(n)之间的差异可等于或长于时段G，并且可为接近4个水平时段4H。
如上所述，根据本发明示例性实施方式的电致发光显示装置100可在刷新帧和阳极复位帧中被分开地驱动。在解释发光信号生成电路EDC(n)和第一扫描信号生成电路SDC1(n)的驱动时，刷新帧可被划分为时段①、②、③、④和⑤，阳极复位帧可被划分为时段⑤、⑥和⑦。
图5、6和7A示出发光信号生成电路EDC(n)和第一扫描信号生成电路SDC1(n)在发光元件EL发光的时段①、⑤和⑦期间的驱动。在时段①、⑤和⑦期间，发光信号生成电路EDC(n)输出低电平的发光信号EM(n)，并且第一扫描信号生成电路SDC1(n)输出高电平的第一扫描信号Scan1(n)。此外，第二扫描信号生成电路Scan2_QB(n)的QB节点的电压具有高电平电压。图6中的Scan2_Q(n)表示第二扫描信号生成电路的Q节点的电压。
在刷新帧和阳极复位帧的时段①、⑤和⑦期间，Q2节点控制器Q2C向Q2节点提供低电平电压。Q2节点控制器Q2C由时钟信号ECLK进行控制并且将起始信号EVST或在前行(previous row)的发光信号EM(n-1)提供给Q2节点。Q2节点控制器Q2C可被实现为第一晶体管T1。第一晶体管T1可以是p型MOSFET(PMOS)并且可被实现为低温多晶硅(LTPS)薄膜晶体管。第一晶体管T1具有分别连接至被提供起始信号EVST或在前行的发光信号EM(n-1)的线、以及Q2节点的源极和漏极，并且具有连接至被提供时钟信号ECLK的线的栅极。在这种情形下，由于起始信号EVST和时钟信号ECLK处于低电平，所以Q2节点控制器Q2C导通并且将低电平电压传输给Q2节点。此外，即使时钟信号ECLK被切换为高电平，Q2节点也保持低电平。
在刷新帧和阳极复位帧的时段①、⑤和⑦期间，Q节点保持单元QS将Q节点和Q2节点电连接。Q节点保持单元QS由低电压VGL控制，并且将Q节点和Q2节点电连接。Q节点保持单元QS可被实现为第二晶体管T2。第二晶体管T2可以是p型MOSFET(PMOS)并且可被实现为低温多晶硅(LTPS)薄膜晶体管。第二晶体管T2包括分别连接至Q节点和Q2节点的源极和漏极，并包括连接至被提供低电压VGL的线的栅极。由于低电压VGL被提供给第二晶体管T2的栅极，所以第二晶体管T2总是或基本总是保持导通状态并且将Q节点和Q2节点电连接。
在刷新帧和阳极复位帧的时段①、⑤和⑦期间，第一下拉单元PDE将低电压VGL施加给第一输出节点EV。第一下拉单元PDE由Q节点控制并且将低电压VGL提供给第一输出节点EV。第一下拉单元PDE可被实现为第五晶体管T5和Q节点电容器CB。第五晶体管T5可以是p型MOSFET(PMOS)并且可被实现为低温多晶硅(LTPS)薄膜晶体管。第五晶体管T5包括分别连接至被提供低电压VGL的线以及第一输出节点的源极和漏极，并包括连接至Q节点的栅极。Q节点电容器CB包括连接至第五晶体管T5的栅极的第一电极以及连接至第五晶体管T5的漏极的第二电极。Q节点电容器CB通过自举效应将低电压VGL快速施加给第一输出节点EV，并且即使Q节点浮置也保持Q节点的电压。由于第一输出节点EV连接至被提供发光信号EM(n)的线，在时段①、⑤和⑦内提供给第n像素行的发光信号EM(n)是低电压VGL。
同时，在刷新帧和阳极复位帧的时段①、⑤和⑦期间内，Q节点反相器QI将Q节点的电压反相并将其提供给QB节点，从而QB节点变为处于高电平状态。Q节点反相器QI包括第三晶体管T3和第四晶体管T4。第三晶体管T3可以是n型MOSFET(NMOS)并且可被实现为氧化物薄膜晶体管，第四晶体管T4可以是p型MOSFET(PMOS)并且可被实现为低温多晶硅(LTPS)薄膜晶体管。第三晶体管T3包括分别连接至被提供低电压VGL的线和QB节点的源极和漏极，并且包括连接至Q节点的栅极。第四晶体管T4包括分别连接至被提供高电压VGH的线和QB节点的源极和漏极，并包括连接至Q2节点的栅极。第三晶体管T3通过Q节点的低电平截止，并且第四晶体管T4通过Q2节点的低电平导通。导通的第四晶体管T4将高电压VGH施加给QB节点。也就是说，在时段①、⑤和⑦内，Q节点处于低电平，QB节点通过Q节点反相器QI变为处于高电平。
在刷新帧和阳极复位帧的时段①、⑤和⑦内，第一上拉单元PUE被QB节点控制并且不将高电压VGH施加给第一输出节点EV。第一上拉单元PUE可被实现为第六晶体管T6。第六晶体管T6可以是p型MOSFET(PMOS)，并且可被实现为低温多晶硅(LTPS)薄膜晶体管。第六晶体管T6包括分别连接至被提供高电压VGH的线和第一输出节点EV的源极和漏极，并包括连接至QB节点的栅极。第一上拉单元PUE被QB节点的高电压VGH阻挡，并且不将高电压VGH施加给第一输出节点EV。
在刷新帧和阳极复位帧的时段①、⑤和⑦内，第二下拉单元SVL被第二扫描信号生成电路Scan2_QB(n)的QB节点和发光信号EM(n)控制，并且不将低电压VGL施加给第二输出节点SV。第二下拉单元SVL可被实现为第七晶体管T7和第八晶体管T8。第七晶体管T7和第八晶体管T8可以是n型MOSFET(NMOS)并且可被实现为氧化物薄膜晶体管。第七晶体管T7的漏极和第八晶体管T8的源极彼此连接，第七晶体管T7的源极连接至被提供低电压VGL的线，第七晶体管T7的栅极连接至第二扫描信号生成电路Scan2_QB(n)的QB节点。第八晶体管T8的漏极连接至第二输出节点SV，第八晶体管T8的栅极连接至被提供发光信号EM(n)的线。第七晶体管T7通过第二扫描信号生成电路Scan2_QB(n)的QB节点导通，并且将低电压VGL提供给第八晶体管T8的源极，第八晶体管T8通过发光信号EM(n)截止。在时段①、⑤和⑦内，由于发光信号EM(n)是低电压VGL并且第二扫描信号生成电路Scan2_QB(n)的QB节点处于高电平，所以第七晶体管T7导通，并且第八晶体管T8截止。因此，由于构成第二下拉单元SVL的第七晶体管T7和第八晶体管T8串联连接，所以第二下拉单元SVL不将低电压VGL施加给第二输出节点SV。
在刷新帧和阳极复位帧的时段①、⑤和⑦内，通过第二扫描信号生成电路Scan2_QB(n)的QB节点和发光信号EM(n)控制第二上拉单元SVH，并将高电压VGH提供给第二输出节点SV。第二上拉单元SVH可被实现为第九晶体管T9和第十晶体管T10。第九晶体管T9和第十晶体管T10可以是p型MOSFET(PMOS)并且可被实现为低温多晶硅(LTPS)薄膜晶体管。第九晶体管T9的源极和第十晶体管T10的源极都连接至被提供高电压VGH的线，并且第九晶体管T9的漏极和第十晶体管T10的漏极都连接至第二输出节点SV。第九晶体管T9的栅极连接至被提供发光信号EM(n)的线，第十晶体管T10的栅极连接至第二扫描信号生成电路Scan2_QB(n)的QB节点。第九晶体管T9通过发光信号EM(n)导通，并且将高电压VGH提供给第二输出节点SV；第十晶体管T10通过第二扫描信号生成电路Scan2_QB(n)的QB节点截止。在时段①、⑤和⑦内，由于发光信号EM(n)是低电压VGL并且第二扫描信号生成电路Scan2_QB(n)的QB节点处于高电平，所以第九晶体管T9导通，并且第十晶体管T10截止。因此，由于构成第二上拉单元SVH的第九晶体管T9和第十晶体管T10并联连接，所以第二上拉单元SVH将高电压VGH提供给第二输出节点SV。
低电压VGL和高电压VGH被用作驱动栅极驱动电路的驱动电压，并且可以是处于与低电平和高电平相同的电平的电压。
图5、6和7B示出发光信号生成电路EDC(n)和第一扫描信号生成电路SDC1(n)在导通偏置电压被施加给驱动晶体管并且复位电压被施加给阳极的时段②、④和⑥期间的驱动。在时段②、④和⑥期间，发光信号生成电路EDC(n)输出高电平的发光信号EM(n)，并且第一扫描信号生成电路SDC1(n)输出低电平的第一扫描信号Scan1(n)。此外，第二扫描信号生成电路Scan2_QB(n)的QB节点具有高电平电压。
在刷新帧和阳极复位帧的时段②、④和⑥期间，Q2节点控制器Q2C向Q2节点提供高电平电压。Q2节点控制器Q2C由时钟信号ECLK进行控制并且将起始信号EVST或在前行的发光信号EM(n-1)提供给Q2节点。在这种情形下，由于时钟信号ECLK处于低电平并且起始信号EVST处于高电平，所以Q2节点控制器Q2C导通并且将高电平传输给Q2节点。此外，即使时钟信号ECLK被切换为高电平，Q2节点也保持高电平。
甚至在刷新帧和阳极复位帧的时段②、④和⑥期间，Q节点保持单元QS也将Q节点和Q2节点电连接。
在刷新帧和阳极复位帧的时段②、④和⑥内，第一下拉单元PDE由Q节点控制并且阻挡低电压VGL。第一下拉单元PED由Q节点的高电平电压阻挡并且不将低电压VGL施加给第一输出节点EV。
同时，在刷新帧和阳极复位帧的时段②、④和⑥内，Q节点反相器QI将Q节点的电压反相并将其提供给QB节点，从而QB节点变为处于低电平状态。构成Q节点反相器QI的第三晶体管T3通过Q节点的高电平导通，并且第四晶体管T4通过Q2节点的高电平截止。导通的第三晶体管T3将低电压VGL施加给QB节点。也就是说，在时段②、④和⑥内，Q节点处于高电平，QB节点通过Q节点反相器QI变为处于低电平。
在刷新帧和阳极复位帧的时段②、④和⑥内，第一上拉单元PUE被QB节点控制并且将高电压VGH传输给第一输出节点EV。构成第一上拉单元PUE的第六晶体管T6通过QB节点的低电压VGL导通，并且将高电压VGH施加给第一输出节点EV。由于第一输出节点EV连接至被提供发光信号EM(n)的线，所以在时段②、④和⑥内提供给第n像素行PG(n)的发光信号EM(n)是高电压VGH。
在刷新帧和阳极复位帧的时段②、④和⑥内，第二下拉单元SVL被第二扫描信号生成电路Scan2_QB(n)的QB节点和发光信号EM(n)控制，并且将低电压VGL施加给第二输出节点SV。第七晶体管T7通过第二扫描信号生成电路Scan2_QB(n)的QB节点导通，并且将低电压VGL提供给第八晶体管T8的源极，第八晶体管T8通过发光信号EM(n)导通并且将低电压VGL施加给第二输出节点SV。在时段②、④和⑥内，由于发光信号EM(n)是高电压VGH并且第二扫描信号生成电路Scan2_QB(n)的QB节点也处于高电平，所以第七晶体管T7和第八晶体管T8导通。通过串联连接的第七晶体管T7和第八晶体管T8，第二下拉单元SVL将低电压VGL施加给第二输出节点SV。
在刷新帧和阳极复位帧的时段②、④和⑥内，通过第二扫描信号生成电路Scan2_QB(n)的QB节点和发光信号EM(n)控制第二上拉单元SVH，并不将高电压VGH提供给第二输出节点SV。第九晶体管T9通过发光信号EM(n)截止，并且第十晶体管T10通过第二扫描信号生成电路Scan2_QB(n)的QB节点也截止。在时段②、④和⑥内，由于发光信号EM(n)是高电压VGH并且第二扫描信号生成电路Scan2_QB(n)的QB节点也处于高电平，所以第九晶体管T9和第十晶体管T10都截止。通过并联连接的第九晶体管T9和第十晶体管T10，第二上拉单元SVH不将高电压VGH提供给第二输出节点SV。
图5、6和7C示出发光信号生成电路EDC(n)和第一扫描信号生成电路SDC1(n)在驱动晶体管的栅极被初始化并且其阈值电压被采样的时段③期间的驱动。在时段③期间，发光信号生成电路EDC(n)输出高电平的发光信号EM(n)，并且第一扫描信号生成电路SDC1(n)输出高电平的第一扫描信号Scan1(n)。此外，第二扫描信号生成电路Scan2_QB(n)的QB节点具有低电平电压。
在刷新帧的时段③内，Q2节点控制器Q2C保持在时段②期间施加给节点Q2的高电平电压。此外，由于Q节点保持单元QS将Q节点和Q2节点进行电连接，所以Q2节点也处于高电平。
甚至在刷新帧的时段③内，Q节点保持单元QS也将Q节点和Q2节点进行电连接。
在刷新帧的时段③内，第一下拉单元PDE由Q节点控制并且阻挡低电压VGL。第一下拉单元PDE由Q节点的高电平电压阻挡并且不将低电压VGL施加给第一输出节点EV。
同时，在刷新帧的时段③内，Q节点反相器QI将Q节点的电压反相并将其提供给QB节点，从而QB节点处于低电平状态。构成Q节点反相器QI的第三晶体管T3通过Q节点的高电平导通，并且第四晶体管T4通过Q2节点的高电平截止。导通的第三晶体管T3将低电压VGL施加给QB节点。也就是说，在时段③内，Q节点处于高电平，QB节点通过Q节点反相器QI变为处于低电平。
在刷新帧的时段③内，第一上拉单元PUE被QB节点控制并且将高电压VGH传输给第一输出节点EV。构成第一上拉单元PUE的第六晶体管T6通过QB节点的低电压VGL导通，并且将高电压VGH施加给第一输出节点EV。由于第一输出节点EV连接至被提供发光信号EM(n)的线，所以在时段③内提供给第n像素行PG(n)的发光信号EM(n)是高电压VGH。
在刷新帧的时段③内，第二下拉单元SVL被第二扫描信号生成电路Scan2_QB(n)的QB节点和发光信号EM(n)控制，并且不将低电压VGL施加给第二输出节点SV。第七晶体管T7通过第二扫描信号生成电路Scan2_QB(n)的QB节点截止，并且第八晶体管T8通过发光信号EM(n)导通。在时段③内，由于发光信号EM(n)是高电压VGH并且第二扫描信号生成电路Scan2_QB(n)的QB节点处于低电平，所以第七晶体管T7截止，并且第八晶体管T8导通。通过串联连接的第七晶体管T7和第八晶体管T8，第二下拉单元SVL不将低电压VGL施加给第二输出节点SV。
在刷新帧的时段③内，通过第二扫描信号生成电路Scan2_QB(n)的QB节点和发光信号EM(n)控制第二上拉单元SVH，并将高电压VGH施加给第二输出节点SV。第九晶体管T9通过发光信号EM(n)截止，并且第十晶体管T10通过第二扫描信号生成电路Scan2_QB(n)的QB节点导通。在时段③内，由于发光信号EM(n)是高电压VGH并且第二扫描信号生成电路Scan2_QB(n)的QB节点处于低电平，所以第九晶体管T9截止，并且第十晶体管T10导通。通过并联连接的第九晶体管T9和第十晶体管T10，第二上拉单元SVH将高电压VGH施加给第二输出节点SV。
由于第二输出节点SV连接至被提供第一扫描信号Scan1(n)的线，所以在时段③内提供给第n像素行PG(n)的第一扫描信号Scan1(n)是高电压VGH。
本发明的示例性实施方式还可描述如下：
根据本发明的一个方面，提供一种电致发光显示装置，包括：像素电路，所述像素电路利用多个晶体管以及向所述像素电路提供发光信号、第一扫描信号和第二扫描信号的栅极驱动电路来实现，其中所述栅极驱动电路包括：用于向所述多个晶体管的至少之一的栅极施加所述发光信号的发光信号生成电路；用于向所述多个晶体管的至少之一的栅极施加所述第一扫描信号的第一扫描信号生成电路；以及用于向所述多个晶体管的至少之一的栅极施加所述第二扫描信号的第二扫描信号生成电路，其中所述第一扫描信号生成电路接收所述发光信号以及所述第二扫描信号生成电路的QB节点的电压，其中所述发光信号生成电路和所述第一扫描信号生成电路包括n型晶体管和p型晶体管。
所述发光信号生成电路可包括：由Q节点控制的第一下拉单元；由QB节点控制的第一上拉单元；以及Q节点反相器，所述Q节点反相器连接至所述QB节点并且被配置为将所述Q节点的电压反相。
所述第一扫描信号生成电路可包括第二上拉单元和第二下拉单元，其中所述第二上拉单元和所述第二下拉单元的每一个可由所述第二发光信号生成电路的QB节点的电压和所述发光信号控制。
所述第二上拉单元可包括并联连接的多个p型晶体管，所述第二下拉单元可包括串联连接的多个n型晶体管。
所述多个晶体管可包括至少一个n型晶体管和至少一个p型晶体管。
所述第一扫描信号生成电路可连接至所述至少一个p型晶体管的栅极。
所述第二扫描信号生成电路可连接至所述至少一个n型晶体管的栅极。
所述发光信号生成电路可连接至所述至少一个p型晶体管的栅极。
所述第一扫描信号生成电路和所述发光信号生成电路可在奇数像素电路和偶数像素电路中被共享。
根据本发明的另一方面，提供一种栅极驱动电路，包括：由Q节点控制的第一下拉单元；由QB节点控制的第一上拉单元；由发光信号和第二扫描信号生成电路的QB节点控制的第二下拉单元；由所述发光信号和所述第二扫描信号生成电路的QB节点控制的第二上拉单元；以及Q节点反相器，所述Q节点反相器电连接至所述Q节点和所述QB节点并且被配置为将所述Q节点的电压反相，其中所述第一下拉单元和所述第一上拉单元输出所述发光信号，其中所述第二下拉单元和所述第二上拉单元输出第一扫描信号。
所述栅极驱动电路还可包括：用于将所述Q节点反相器和所述Q节点电连接的Q节点保持单元。
所述Q节点保持单元可由低电压控制并且可将所述Q节点和Q2节点电连接，其中所述Q节点反相器可包括由所述Q节点控制的n型晶体管和由所述Q2节点控制的p型晶体管。
所述栅极驱动电路还可包括：连接至所述Q2节点的Q2节点控制器，其中所述Q2节点控制器由时钟信号控制并且向所述Q2节点提供起始信号或从在前行输出的发光信号。
所述第二下拉单元可包括串联连接的多个n型晶体管。
所述第二下拉单元可连接至被提供低电压的线。
所述第二上拉单元可包括并联连接的多个p型晶体管。
所述第二上拉单元可连接至被提供高电压的线。
所述第一下拉单元可包括p型晶体管和电容器，所述电容器连接所述p型晶体管的栅极以及所述p型晶体管的漏极或源极。
所述第一下拉单元可连接至被提供低电压的线，其中所述第一上拉单元可连接至被提供高电压的线。
在所述第二扫描信号生成电路的QB节点具有低电平电压时，所述第一扫描信号和所述发光信号是高电平电压。
尽管已参照附图详细描述了本发明的示例性实施方式，但本发明并不限于此，在不背离本发明的技术构思的情况下，本发明可以以诸多不同的形式实施。因此，提供本发明的示例性实施方式仅是为了举例说明的目的，而不旨在限制本发明的技术构思。本发明的技术构思的范围不限于此。因此，应当理解，上述示例性实施方式在所有方面仅是举例说明性的，并不限制本发明。应当基于所附的权利要求书解释本发明的保护范围，其等同范围内的所有技术构思都应解释为落入本发明的范围内。

Claims (20)

1.一种电致发光显示装置，包括：
像素电路，所述像素电路利用多个晶体管以及向所述像素电路提供发光信号、第一扫描信号和第二扫描信号的栅极驱动电路来实现，
其中所述栅极驱动电路包括：
用于向所述多个晶体管的至少之一的栅极施加所述发光信号的发光信号生成电路；
用于向所述多个晶体管的至少之一的栅极施加所述第一扫描信号的第一扫描信号生成电路；以及
用于向所述多个晶体管的至少之一的栅极施加所述第二扫描信号的第二扫描信号生成电路，
其中所述第一扫描信号生成电路接收所述发光信号以及所述第二扫描信号生成电路的QB节点的电压，
其中所述发光信号生成电路和所述第一扫描信号生成电路包括n型晶体管和p型晶体管。
2.根据权利要求1所述的电致发光显示装置，其中所述发光信号生成电路包括：
由Q节点控制的第一下拉单元；
由QB节点控制的第一上拉单元；以及
Q节点反相器，所述Q节点反相器连接至所述QB节点并且被配置为将所述Q节点的电压反相。
3.根据权利要求1所述的电致发光显示装置，其中所述第一扫描信号生成电路包括第二上拉单元和第二下拉单元，
其中所述第二上拉单元和所述第二下拉单元的每一个由所述第二发光信号生成电路的QB节点的电压和所述发光信号控制。
4.根据权利要求3所述的电致发光显示装置，其中所述第二上拉单元包括并联连接的多个p型晶体管，所述第二下拉单元包括串联连接的多个n型晶体管。
5.根据权利要求1所述的电致发光显示装置，其中所述多个晶体管包括至少一个n型晶体管和至少一个p型晶体管。
6.根据权利要求5所述的电致发光显示装置，其中所述第一扫描信号生成电路连接至所述至少一个p型晶体管的栅极。
7.根据权利要求5所述的电致发光显示装置，其中所述第二扫描信号生成电路连接至所述至少一个n型晶体管的栅极。
8.根据权利要求5所述的电致发光显示装置，其中所述发光信号生成电路连接至所述至少一个p型晶体管的栅极。
9.根据权利要求1所述的电致发光显示装置，其中所述第一扫描信号生成电路和所述发光信号生成电路在奇数像素电路和偶数像素电路中被共享。
10.一种栅极驱动电路，包括：
由Q节点控制的第一下拉单元；
由QB节点控制的第一上拉单元；
由发光信号和第二扫描信号生成电路的QB节点控制的第二下拉单元；
由所述发光信号和所述第二扫描信号生成电路的QB节点控制的第二上拉单元；以及
Q节点反相器，所述Q节点反相器电连接至所述Q节点和所述QB节点并且被配置为将所述Q节点的电压反相，
其中所述第一下拉单元和所述第一上拉单元输出所述发光信号，
其中所述第二下拉单元和所述第二上拉单元输出第一扫描信号。
11.根据权利要求10所述的栅极驱动电路，还包括：用于将所述Q节点反相器和所述Q节点电连接的Q节点保持单元。
12.根据权利要求11所述的栅极驱动电路，其中所述Q节点保持单元由低电压控制并且将所述Q节点和Q2节点电连接，
其中所述Q节点反相器包括由所述Q节点控制的n型晶体管和由所述Q2节点控制的p型晶体管。
13.根据权利要求12所述的栅极驱动电路，还包括：连接至所述Q2节点的Q2节点控制器，
其中所述Q2节点控制器由时钟信号控制并且向所述Q2节点提供起始信号或从在前行输出的发光信号。
14.根据权利要求10所述的栅极驱动电路，其中所述第二下拉单元包括串联连接的多个n型晶体管。
15.根据权利要求14所述的栅极驱动电路，其中所述第二下拉单元连接至被提供低电压的线。
16.根据权利要求10所述的栅极驱动电路，其中所述第二上拉单元包括并联连接的多个p型晶体管。
17.根据权利要求16所述的栅极驱动电路，其中所述第二上拉单元连接至被提供高电压的线。
18.根据权利要求10所述的栅极驱动电路，其中所述第一下拉单元包括p型晶体管和电容器，所述电容器连接所述p型晶体管的栅极以及所述p型晶体管的漏极或源极。
19.根据权利要求10所述的栅极驱动电路，其中所述第一下拉单元连接至被提供低电压的线，
其中所述第一上拉单元连接至被提供高电压的线。
20.根据权利要求10所述的栅极驱动电路，其中在所述第二扫描信号生成电路的QB节点具有低电平电压时，所述第一扫描信号和所述发光信号是高电平电压。
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