CN113223438B - 驱动电路、驱动方法和显示器 - Google Patents

Abstract

本发明公开了一种驱动电路、驱动方法和显示装置，包括第一控制模块、第二控制模块、第一储能模块、第二储能模块、第一输出模块和第二输出模块。第一控制模块与输入驱动信号模块、第一输出模块、第二控制模块以及第一储能模块、第一控制端电连接、第二控制端电连接；第二控制模块还与时钟控制信号模块、第一电压模块电连接；第一储能模块还与输出驱动信号端电连接；第二储能模块还与第二输出模块的控制端、第二电压模块电连接；第二输出模块还与第二电压模块、输出驱动信号端电连接。输出驱动信号端用于根据第一输出模块的开合状态和第二输出模块的开合状态，提供第一输出驱动信号或者第二输出驱动信号，减少了晶体管数量较多，有利于实现窄边框。

Description

驱动电路、驱动方法和显示器

技术领域

本发明属于显示技术领域，具体涉及一种驱动电路、驱动方法和显示器。

背景技术

现有的低温多晶氧化物（Low Temperature Polycrystalline Oxide，LTPO）电路通常采用低温多晶硅技术(Low Temperature Poly-silicon，LTPS)P型薄膜晶体管（ThinFilm Transistor，TFT）和铟镓锌氧化物 (Indium Gallium Zinc Oxide, IGZO)N型TFT构建而成。

通常情况下，两种不同类型TFT需要两种不同的栅极信号进行驱动，再加上发光控制信号，需要额外构建3组栅极驱动电路，采用的晶体管数量较多，占用较大边框。

发明内容

本发明的主要目的是提供一种驱动电路、驱动方法和显示器，以解决现有技术中采用的晶体管数量较多，占用较大边框的问题。

针对上述问题，本发明提供了一种驱动电路，包括第一控制模块、第二控制模块、第一储能模块、第二储能模块、第一输出模块和第二输出模块；

所述第一控制模块的第一端与所述输入驱动信号模块电连接；所述第一控制模块的第二端分别与所述第一输出模块的控制端、所述第二控制模块的第二端以及第一储能模块的第一端电连接；所述第一控制模块的第一控制输入端与第一控制端电连接，所述第一控制模块的第二控制输入端与第二控制端电连接；

所述第一储能模块的第二端、所述第二输出模块的第一端以及所述第一输出模块的第一端均与所述输出驱动信号端电连接；所述第一输出模块的第二端与第一时钟信号模块电连接，所述第二输出模块的第二端与第二电压模块电连接；

所述第二控制模块的控制端以及所述第二储能模块的第一端均与时钟控制信号模块电连接；所述第二控制模块的第一端与第一电压模块电连接，所述第二储能模块的第二端与所述第二输出模块的控制端以及所述第二电压模块电连接；

所述输出驱动信号端用于根据所述第一输出模块的开合状态和所述第二输出模块的开合状态，提供第一输出驱动信号或者第二输出驱动信号；

其中，所述第一输出驱动信号用于能驱动目标电路运行，所述第二输出驱动信号用于控制目标电路停止运行。

进一步地，上述所述的驱动电路中，所述第一控制模块包括第一控制单元和第二控制单元；

所述第一控制单元的第一端作为所述第一控制模块的第一端，所述第一控制单元的第一端与所述输入驱动信号模块电连接；所述第一控制单元的控制端作为所述第一控制模块的第一控制输入端，所述第一控制单元的控制端与所述第一控制端电连接；所述第一控制单元的第二端与所述第二控制单元的第一端电连接；所述第一控制单元用于根据所述第一控制端输入的第一控制信号导通或截止，使得所述输入驱动信号模块与所述第二控制单元的第一端导通或截止；

所述第二控制单元的第二端作为所述第一控制模块的第二端，所述第二控制单元的第二端与所述第一输出模块的控制端电连接；所述第二控制单元的控制端作为所述第一控制模块的第二控制输入端，所述第二控制单元的控制端与所述第二控制端电连接；所述第二控制单元用于根据所述第二控制端的第二控制信号导通或截止，使得所述第二控制单元的第一端与所述第一控制模块的第二端导通或截止。

进一步地，上述所述的驱动电路中，所述第一控制单元包括第一控制晶体管；

所述第一控制晶体管的控制极作为所述第一控制单元的控制端，所述第一控制晶体管的控制极与所述第一控制端电连接；

所述第一控制晶体管的第一极作为所述第一控制单元的第一端，所述第一控制晶体管的第一极与所述输入驱动信号模块电连接；

所述第一控制晶体管的第二极作为所述第一控制单元的第二端，所述第一控制晶体管的第二极与所述第二控制单元的第一端电连接。

进一步地，上述所述的驱动电路中，所述第二控制单元包括第二控制晶体管；

所述第二控制晶体管的控制极作为所述第二控制单元的控制端，所述第二控制晶体管的控制极与所述第二控制端电连接；

所述第二控制晶体管的第一极作为所述第二控制单元的第一端，所述第二控制晶体管的第一极与所述第一控制单元的第二端电连接；

所述第二控制晶体管的第二极作为所述第二控制单元的第二端，所述第二控制晶体管的第二极与所述第一输出模块的控制端电连接。

进一步地，上述所述的驱动电路中，所述第二控制单元的第一端作为所述第一控制模块的第一端，所述第二控制单元的第一端与所述输入驱动信号模块电连接；所述第二控制单元的控制端作为所述第一控制模块的第二控制输入端，所述第二控制单元的控制端与所述第二控制端电连接；所述第二控制单元的第二端与所述第一控制单元的第一端电连接；所述第二控制单元用于根据所述第二控制端输入的第二控制信号导通或截止，使得所述输入驱动信号模块与所述第一控制单元的第一端的导通或截止；

所述第一控制单元的第二端作为所述第一控制模块的第二端，所述第一控制单元的第二端与所述第一输出模块的控制端电连接；所述第一控制单元的控制端作为所述第一控制模块的第一控制输入端，所述第一控制单元的控制端与所述第一控制端电连接；所述第一控制单元用于根据所述第一控制端的第二控制信号导通或截止，使得所述第一控制单元的第一端与所述第一控制模块的第二端的导通或截止。

进一步地，上述所述的驱动电路中，所述第一控制单元包括第一控制晶体管；

所述第一控制晶体管的控制极作为所述第一控制单元的控制端，所述第一控制晶体管的控制极与所述第一控制端电连接；

所述第一控制晶体管的第一极作为所述第一控制单元的第一端，所述第一控制晶体管的第一极与所述第二控制单元的第二端电连接；

所述第一控制晶体管的第二极作为所述第一控制单元的第二端，所述第一控制晶体管的第二极与所述第一输出模块的控制端电连接。

进一步地，上述所述的驱动电路中，所述第二控制单元包括第二控制晶体管；

所述第二控制晶体管的控制极作为所述第一控制模块的第二控制输入端，所述第二控制晶体管的控制极与所述第二控制端电连接；

所述第二控制晶体管的第一极作为所述第二控制单元的第一端，所述第二控制晶体管的第一极与所述输入驱动信号模块电连接；

所述第二控制晶体管的第二极作为所述第二控制单元的第二端，所述第二控制晶体管的第二极与所述第一控制单元的第一端电连接。

进一步地，上述所述的驱动电路中，所述第一控制端包括所述输入驱动信号模块，所述第一控制信号包括输入驱动信号；或者

所述第一控制端包括第二时钟信号端，所述第一控制信号包括第二时钟信号。

进一步地，上述所述的驱动电路中，所述第二控制模块包括第三控制晶体管；

所述第三控制晶体管的控制极作为所述第二控制模块的控制端，所述第三控制晶体管的控制极与所述时钟控制信号模块以及所述第二储能模块的第一端电连接；

所述第三控制晶体管的第一极作为所述第二控制模块的第一端，所述第三控制晶体管的第一极与所述第一电压模块电连接；

所述第三控制晶体管的第二极作为所述第二控制模块的第二端，所述第三控制晶体管的第二极与所述第一控制模块的第二端电连接。

进一步地，上述所述的驱动电路中，所述第一输出模块包括第一输出晶体管；

所述第一输出晶体管的控制极作为所述第一输出模块的控制端，所述第一输出晶体管的控制极与所述第一控制模块的第二端电连接；

所述第一输出晶体管的第一极作为所述第一输出模块的第一端，所述第一输出晶体管的第一极与所述输出驱动信号端电连接；

所述第一输出晶体管的第二极作为所述第一输出模块的第二端，所述第一输出晶体管的第二极与所述第一时钟信号端电连接。

进一步地，上述所述的驱动电路中，所述第二输出模块包括第二输出晶体管；

所述第二输出晶体管的控制极作为所述第二输出模块的控制端，所述第二输出晶体管的控制极与所述第二储能模块的第二端电连接；

所述第二输出晶体管的第一极作为所述第二输出模块的第一端，所述第二输出晶体管的第一极与所述输出驱动信号端电连接；

所述第二输出晶体管的第二极作为所述第二输出模块的第二端，所述第二输出晶体管的第二极与所述第二电压端电连接。

进一步地，上述所述的驱动电路中，所述第一储能模块包括第一储能电容；所述第二储能模块包括第二储能电容。

进一步地，上述所述的驱动电路中，所述输入驱动信号模块包括：

第一P型GOA用晶体管、第二P型GOA用晶体管、第三P型GOA用晶体管、第四P型GOA用晶体管、第五P型GOA用晶体管、第六P型GOA用晶体管、第七P型GOA用晶体管、第八P型GOA用晶体管、第一P型GOA用电容和第二P型GOA用电容；

第一P型GOA用晶体管的栅极与第一时钟信号端电连接，第一P型GOA用晶体管的源极与输入端电连接，第一P型GOA用晶体管的漏极与第一节点电连接；

第二P型GOA用晶体管栅极与第一节点电连接，第二P型GOA用晶体管源极与第一时钟信号端电连接，第二P型GOA用晶体管漏极与第二节点电连接；

第三P型GOA用晶体管的栅极与第一时钟信号端电连接，第三P型GOA用晶体管的源极与第二电压端电连接，第三P型GOA用晶体管的漏极与第二节点电连接；

第四P型GOA用晶体管的栅极与第二节点电连接，第四P型GOA用晶体管的源极与第一电压模块电连接，第四P型GOA用晶体管的漏极与输入驱动信号模块电连接；

第五P型GOA用晶体管的栅极与第四节点电连接，第五P型GOA用晶体管的源极与第二时钟信号端电连接，第五P型GOA用晶体管的漏极与所述输入驱动信号模块电连接；

第六P型GOA用晶体管的栅极与所述第二节点电连接，第六P型GOA用晶体管的源极与第一电压模块电连接，第六P型GOA用晶体管的漏极与第七P型GOA用晶体管的源极电连接；

第七P型GOA用晶体管的栅极与第二时钟信号端电连接，第七P型GOA用晶体管的漏极与所述第一节点电连接；

第八P型GOA用晶体管的栅极与第二电压端电连接，第八P型GOA用晶体管的源极与第一节点电连接，第八P型GOA用晶体管的漏极与第四节点电连接；

第一P型GOA用电容的第一端与第四节点电连接，第一P型GOA用电容的第二端与所述输入驱动信号模块电连接；

第二P型GOA用电容的第一端与所述第二节点电连接，第二P型GOA用电容的第二端与第一电压模块电连接。

进一步地，上述所述的驱动电路，还包括隔离模块；

所述隔离模块与所述第二输出模块的控制端、所述第二电压端以及所述第四P型GOA用晶体管的栅极电连接，所述隔离模块用于隔离所述第二节点对所述第二输出模块的控制端的干扰。

本发明还提供一种驱动方法，应用于上述任一项所述的驱动电路，所述驱动电路的输出驱动周期包括依次设置的第一输出驱动阶段、第二输出驱动阶段和第三输出驱动阶段；所述驱动方法包括：

在第一输出驱动阶段，通过所述时钟控制信号模块输入表示截止的时钟控制信号，控制所述第二控制模块和所述第二输出模块截止；通过所述第一控制端输入表示导通的第一控制信号，通过所述第二控制端输入表示导通的第二控制信号，控制所述第一控制模块导通，以使得所述第一输出模块在所述第一控制模块的第二端的信号的控制下导通；通过所述第一时钟信号模块输入表示能驱动目标电路运行的第一时钟信号，使所述输出驱动信号端提供第一输出驱动信号；

在第二输出驱动阶段，通过所述时钟控制信号模块输入表示截止的时钟控制信号，控制所述第二控制模块和所述第二输出模块截止；通过所述第一控制端输入表示截止的第一控制信号，通过所述第二控制端输入表示导通的第二控制信号，控制所述第一控制模块截止；通过所述第一储能模块向所述第一控制模块的第二端放电，使所述第一控制模块的第二端的信号能够维持第一输出模块导通；通过所述第一时钟信号模块输入表示不能驱动目标电路运行的第一时钟信号，使所述输出驱动信号端提供第二输出驱动信号；

在第三输出驱动阶段，维持所述第一控制模块的截止状态；通过所述时钟控制信号模块输入表示导通的时钟控制信号，控制所述第二控制模块导通，以使第一控制模块的第二端的信号发生改变，控制所述第一输出模块截止；同时，表示导通的时钟控制信号控制所述第二输出模块导通，并通过第二储能模块向所述第二输出模块的控制端放电，维持第二输出模块导通，以控制所述输出驱动信号端在所述第二电压模块输入的表示不能驱动目标电路运行的第二电压信号下，提供所述第二输出驱动信号。

进一步地，上述所述的驱动方法中，所述驱动电路的输出驱动周期还包括设置于所述第三输出驱动阶段之后的第四输出驱动阶段；所述驱动方法，还包括：

在第四输出驱动阶段包括的至少部分时间段，通过时钟控制信号模块输入表示导通的时钟控制信号，控制所述第二控制模块和所述第二输出模块导通，控制所述第一输出模块截止，以使所述输出驱动信号端提供第二输出驱动信号。

进一步地，上述所述的驱动方法中，所述第一控制模块包括第一控制单元和第二控制单元；所述第一控制单元与所述第二控制单元串接；

通过所述第一控制端输入表示导通的第一控制信号，通过所述第二控制端输入表示导通的第二控制信号，控制所述第一控制模块导通，包括：

通过所述第一控制端输入表示导通的第一控制信号，控制所述第一控制单元导通；

通过所述第二控制端输入表示导通的第二控制信号，控制所述第二控制单元导通，以使所述第一控制模块导通。

进一步地，上述所述的驱动方法中，驱动电路的维持驱动周期包括依次设置的第一维持驱动阶段、第二维持驱动阶段和第三维持驱动阶段；所述驱动方法包括：

在第一维持驱动阶段，通过所述时钟控制信号模块输入表示截止的时钟控制信号，控制所述第二控制模块和所述第二输出模块截止；通过所述第一控制端输入表示导通的第一控制信号，通过所述第二控制端输入表示截止的第二控制信号，控制所述第一控制模块截止，使所述第一输出模块在所述第一控制模块的第二端的信号的控制下截止，以使得所述输出驱动信号端提供所述第二输出驱动信号；

在第二维持驱动阶段，通过维持所述第一控制模块的第二端的信号和表示截止的时钟控制信号，控制所述第一输出模块、所述第二控制模块和所述第二输出模块截止，使所述输出驱动信号端提供第二输出驱动信号；

在第三维持驱动阶段，通过所述时钟控制信号模块输入表示导通信号的时钟控制信号，控制所述第二控制模块导通，以维持第一控制模块的第二端的信号，使得所述第一输出模块截止；同时，表示导通的时钟控制信号控制所述第二输出模块导通，并通过第二储能模块向所述第二输出模块的控制端放电，维持第二输出模块导通，以控制所述输出驱动信号端在所述第二电压模块输入的表示不能驱动目标电路运行的第二电压信号下，提供所述第二输出驱动信号。

进一步地，上述所述的驱动方法中，所述驱动电路的维持驱动周期还包括设置于所述第三维持驱动阶段之后的第四维持驱动阶段；

在第四维持驱动阶段包括的至少部分时间段，通过时钟控制信号模块输入表示导通的时钟控制信号，控制所述第二控制模块和所述第二输出模块导通，控制所述第一输出模块截止，以使所述输出驱动信号端提供第二输出驱动信号。

进一步地，上述所述的驱动方法中，所述第一控制模块包括第一控制单元和第二控制单元；所述第一控制单元与所述第二控制单元串接；

通过所述第一控制端输入表示导通的第一控制信号，通过所述第二控制端输入表示截止的第二控制信号，控制所述第一控制模块截止，包括：

通过所述第一控制端输入表示导通的第一控制信号，控制所述第一控制单元导通，通过所述第二控制端输入表示截止的第二控制信号，控制所述第二控制单元截止，以使所述第一控制模块截止。

进一步地，上述所述的驱动方法中，所述第一控制端包括第二时钟信号端，所述第一控制信号包括第二时钟信号；

所述时钟控制信号与所述第一时钟信号或所述第二时钟信号之间存在时间差；所述时间差的范围值为：

Tf+ Tfn+Tmargin1<∆t<VGL_width-Tr-Tfn-Tmargin2；

其中，∆t为所述时间差，Tf为所述第一时钟信号或所述第二时钟信号的下降时间，Tr为所述第一时钟信号或所述第二时钟信号的上升时间，Tfn为时钟控制信号的下降时间，Tmargin1为第一缓冲时间，Tmargin2为第二缓冲时间，VGL_width为所述第一时钟信号或所述第二时钟信号维持低电平的时间宽度。

本发明还提供一种显示装置，其特征在于，包括上述任一所述的驱动电路。

与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：

本发明的驱动电路、驱动方法和显示装置，可以将驱动P型TFT的电路输出的信号作为输入驱动信号，并在第一控制模块、第二控制模块、第一储能模块、第二储能模块、第一输出模块和第二输出模块的控制下，将输入驱动信号转化为所需要的输出驱动信号，以对N型TFT的电路的进行驱动，实现了在原有驱动P型TFT的电路的基础上对N型TFT的电路的进行驱动，无需单独设置N型TFT的电路对应的驱动电路，减少了与LTPO电路相对应的驱动电路的晶体管数量较多，有利于实现窄边框。

本发明的其它特征和优点将在随后的说明书中阐述，并且部分地调节说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：

图1为本发明的驱动电路第一实施例的结构示意图；

图2为本发明的驱动电路第二实施例的结构示意图；

图3为本发明的驱动电路第三实施例的结构示意图；

图4为本发明的驱动电路第四实施例的结构示意图；

图5为本发明的驱动电路第五实施例的结构示意图；

图6为本发明的驱动电路第六实施例的结构示意图；

图7为本发明驱动电路的时序图；

图8为图6所示的驱动电路在U2为低电平情况下的仿真模拟图；

图9为图6所示的驱动电路在U2为高电平情况下的仿真模拟图；

图10为连续8级的PGout和NGout输出结果的仿真模拟图；

图11为图6实现G060Hz输出和G11Hz输出仿真模拟图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

为解决现有技术中存在的上述技术问题，本发明实施例提供了一种驱动电路。

图1为本发明的驱动电路第一实施例的结构示意图，如图1所示，本实施例的驱动电路可以包括第一控制模块11、第二控制模块12、第一储能模块13、第二储能模块14、第一输出模块15和第二输出模块16。

第一控制模块11的第一端与输入驱动信号模块G0电连接，第一控制模块11的第二端（可以为第五节点）分别与第一输出模块15的控制端、第二控制模块12的第二端以及第一储能模块13的第一端电连接，第一控制模块11的第一控制输入端与第一控制端U1电连接，第一控制模块11的第二控制输入端与第二控制端U2电连接；

第一储能模块13的第二端、第二输出模块16的第一端以及第一输出模块15的第一端均与输出驱动信号端G1电连接，第一输出模块15的第二端与第一时钟信号模块K1电连接，第二输出模块16的第二端与第二电压模块V2电连接；

第二控制模块12的控制端以及所述第二储能模块14的第一端均与时钟控制信号模块K0电连接，第二控制模块12的第一端与第一电压模块V1电连接，第二储能模块14的第二端与第二输出模块16的控制端以及第二电压模块V2电连接；

第一储能模块13用于储存电能；第二储能模块14用于储存电能；

第一控制模块11用于在第一控制端U1输入的第一控制信号和第二控制端U2输入的第二控制信号的控制下导通或截止；第二控制模块12用于在时钟控制信号模块K0输入的时钟控制信号的控制下导通或截止；第一输出模块15用于在所述第一控制模块11第二端的信号控制下导通或截止；所述第二输出模块16用于在所述第二输出模块16的控制端的信号下导通或截止。输出驱动信号端用于根据所述第一输出模块的开合状态和所述第二输出模块的开合状态，提供第一输出驱动信号或者第二输出驱动信号，其中，所述第一输出驱动信号为能驱动目标电路运行的信号，如高电平信号；所述第二输出驱动信号为不能驱动目标电路运行的信号，如低电平信号。

具体地，输出驱动信号端G1用于在第一输出模块15导通，且第二输出模块16截止状态下，根据第一时钟信号端K1输入的表示能驱动目标电路运行的第一时钟信号，输出第一输出驱动信号；或者，输出驱动信号端G1用于在第一输出模块15导通，且第二输出模块16截止状态下，根据第一时钟信号端K1输入的表示不能驱动目标电路运行的时钟信号，输出第二输出驱动信号；或者，输出驱动信号端G1用于在第一输出模块15截止，且第二输出模块16导通状态下，根据第二电压模块V2输入的表示不能驱动目标电路运行的第二电压信号，输出第二输出驱动信号；或者，输出驱动信号端G1用于在第一输出模块15截止，且第二输出模块16截止状态下，输出第二输出驱动信号。

在一个具体实现过程中，该驱动电路可以包括输出驱动周期和维持驱动周期，并可以通过如下的驱动方法实现对该驱动电路的控制：

驱动电路的输出驱动周期包括依次设置的第一输出驱动阶段、第二输出驱动阶段和第三输出驱动阶段；

（1）在第一输出驱动阶段，通过所述时钟控制信号模块K0输入表示截止的时钟控制信号，控制所述第二控制模块12和所述第二输出模块16截止；通过所述第一控制端U1输入表示导通的第一控制信号，通过所述第二控制端U2输入表示导通的第二控制信号，控制所述第一控制模块11导通，以使得所述第一输出模块15在所述第一控制模块11的第二端的信号的控制下导通；通过所述第一时钟信号模块K1输入表示能驱动目标电路运行的第一时钟信号，使所述输出驱动信号端G1提供第一输出驱动信号。

具体地，当第二控制模块12和第二输出模块16截止，第一控制模块11导通时，第一控制模块11的第二端的信号只受第一控制模块11的控制，第一输出模块15在第一控制模块11的第二端的信号的控制下导通，而第一时钟信号模块K1输入表示能驱动目标电路运行的第一时钟信号，冲入输出驱动信号端G1，使得输出驱动信号端G1能够提供第一输出驱动信号。

（2）在第二输出驱动阶段，通过所述时钟控制信号模块K0输入表示截止的时钟控制信号，控制所述第二控制模块12和所述第二输出模块16截止；通过所述第一控制端U1输入表示截止的第一控制信号，通过所述第二控制端U2输入表示导通的第二控制信号，控制所述第一控制模块11截止；通过所述第一储能模块13向所述第一控制模块11的第二端放电，使所述第一控制模块11的第二端的信号能够维持第一输出模块15导通；通过所述第一时钟信号模块K1输入表示不能驱动目标电路运行的第一时钟信号，使所述输出驱动信号端G1提供第二输出驱动信号；

具体地，当第二控制模块12和第二输出模块16截止，第一控制模块11截止时，第一储能模块13向所述第一控制模块11的第二端放电，使第一控制模块11的第二端的信号能够维持第一输出模块15导通，同时，第一时钟信号模块K1输入表示不能驱动目标电路运行的第一时钟信号，并冲入输出驱动信号端G1，使得输出驱动信号端G1能够提供第二输出驱动信号，第一储能模块13的第二端的电位与第二输出驱动信号同步变化，并通过第一储能模块13的自举作用，进一步改变第一控制模块11的第二端的电位，使第一控制模块11的第二端的信号能够维持第一输出模块15导通。

（3）在第三输出驱动阶段，维持所述第一控制模块11的截止状态；通过所述时钟控制信号模块K0输入表示导通的时钟控制信号，控制所述第二控制模块12导通，以使第一控制模块11的第二端的信号发生改变，控制所述第一输出模块15截止；同时，表示导通的时钟控制信号控制所述第二输出模块16导通，并通过第二储能模块14向所述第二输出模块16的控制端放电，维持第二输出模块16导通，以控制所述输出驱动信号端G1在所述第二电压模块V2输入的表示不能驱动目标电路运行的第二电压信号下，提供所述第二输出驱动信号。

具体地，当第二控制模块12和第二输出模块16导通，第一控制模块11截止时，第二控制模块12改变第一控制模块11的第二端的电位，使得第一输出模块15截止，第二电压模块V2输入的表示不能驱动目标电路运行的第二电压信号冲入输出驱动信号端G1，以使输出驱动信号端G1提供第二输出驱动信号。同时，由于第二控制模块12的控制端电位发生变化，使得第二储能模块14的第二端随着发生变化，维持第二输出模块16的导通。

在一个具体实现过程中，驱动电路的输出驱动周期还包括设置于第三输出驱动阶段之后的第四输出驱动阶段；

（4）、在第四输出驱动阶段包括的至少部分时间段，通过时钟控制信号模块K0输入表示导通信号的时钟控制信号，控制第二控制模块12和第二输出模块16导通，控制所述第一输出模块15截止，以使输出驱动信号端G1提供第二输出驱动信号。

在一个具体实现过程中，驱动电路的维持驱动周期包括依次设置的第一维持驱动阶段、第二维持驱动阶段和第三维持驱动阶段；

（5）、在第一维持驱动阶段，通过所述时钟控制信号模块K0输入表示截止的时钟控制信号，控制所述第二控制模块12和所述第二输出模块16截止；通过所述第一控制端U1输入表示导通的第一控制信号，通过所述第二控制端U2输入表示截止的第二控制信号，控制所述第一控制模块11截止，使所述第一输出模块15在所述第一控制模块11的第二端的信号的控制下截止，以使得所述输出驱动信号端G1提供所述第一输出驱动信号；

具体地，当第二控制模块12和第二输出模块16截止，第一控制模块11截止时，第一控制模块11的第二端无电流，即第一控制模块11的第二端的电位为低电平，此时，第一输出模块15在所述第一控制模块11的第二端的信号的控制下截止，输出驱动信号端G1也无电流，可以提供所述第二输出驱动信号。

（6）在第二维持驱动阶段，通过维持所述第一控制模块的第二端的信号和表示截止的时钟控制信号，控制所述第一输出模块、所述第二控制模块和所述第二输出模块截止，使所述输出驱动信号端提供第二输出驱动信号；

（7）在第三维持驱动阶段，通过所述时钟控制信号模块输入表示导通信号的时钟控制信号，控制所述第二控制模块导通，以维持第一控制模块的第二端的信号，使得所述第一输出模块截止；同时，表示导通的时钟控制信号控制所述第二输出模块导通，并通过第二储能模块向所述第二输出模块的控制端放电，维持第二输出模块导通，以控制所述输出驱动信号端在所述第二电压模块输入的表示不能驱动目标电路运行的第二电压信号下，提供所述第二输出驱动信号。

具体地，当第二控制模块12和第二输出模块16导通，第一控制模块11截止时，第二控制模块12改变第一控制模块11的第二端的电位，使得第一输出模块15截止，第二电压模块V2输入的表示不能驱动目标电路运行的第二电压信号冲入输出驱动信号端G1，以使输出驱动信号端G1提供第二输出驱动信号。同时，由于第二控制模块12的控制端电位发生变化，使得第二储能模块14的第二端随着发生变化，维持第二输出模块16的导通。

在一个具体实现过程中，驱动电路的维持驱动周期还包括设置于第三维持驱动阶段之后的第四维持驱动阶段；

（8）、在第四维持驱动阶段包括的至少部分时间段，通过时钟控制信号模块K0输入表示导通信号的时钟控制信号，控制第二控制模块12和第二输出模块16导通，控制所述第一输出模块15截止，以使输出驱动信号端G1提供第二输出驱动信号。

本实施例的驱动电路，可以将驱动P型TFT的电路输出的信号作为输入驱动信号，并在第一控制模块11、第二控制模块12、第一储能模块13、第二储能模块14、第一输出模块15和第二输出模块16的控制下，将输入驱动信号转化为所需要的输出驱动信号，以对N型TFT的电路的进行驱动，实现了在原有驱动P型TFT的电路的基础上对N型TFT的电路的进行驱动，无需单独设置N型TFT的电路对应的驱动电路，减少了与LTPO电路相对应的驱动电路的晶体管数量较多，有利于实现窄边框。

图2为本发明的驱动电路第二实施例的结构示意图，如图2所示，本实施例的驱动电路在图1所示实施例的基础上进一步更加详细地对本发明的技术方案进行描述。如图2所示，本实施例中的第一控制模块11可以包括第一控制单元111和第二控制单元112。其它结构与图1所示实施例的结构相同。

在一个具体实现过程中，第一控制单元111的第一端作为第一控制模块11的第一端，第一控制单元111的第一端与输入驱动信号模块G0电连接；第一控制单元111的控制端作为第一控制模块11的第一控制输入端，第一控制单元111的控制端与第一控制端U1电连接；第一控制单元111的第二端与第二控制单元112的第一端电连接；第一控制单元111用于根据第一控制端U1输入的第一控制信号导通或截止，使得输入驱动信号模块G0与第二控制单元112的第一端的导通或截止，以控制第二控制单元112的第一端的电位。其中，图2以第一控制端U1包括第二时钟信号端，第一控制信号包括第二时钟信号为例对本发明的技术方案进行说明。

第二控制单元112的第二端作为第一控制模块11的第二端，第二控制单元112的第二端与第一输出模块15的控制端电连接；第二控制单元112的控制端作为第一控制模块11的第二控制输入端，第二控制单元112的控制端与第二控制端U2电连接；第二控制单元112用于根据第二控制端U2的第二控制信号导通或截止，使得第二控制单元112的第一端与第一控制模块11的第二端的导通或截止，以控制第一控制模块11的第二端的电位。

在第一输出驱动阶段中，通过第一控制端U1输入表示导通的第一控制信号，控制所述第一控制单元111导通；通过所述第二控制端U2输入表示导通的第二控制信号，控制所述第二控制单元112导通，以使所述第一控制模块11导通。

在第一维持驱动阶段中，通过第一控制端U1输入表示导通的第一控制信号，控制所述第一控制单元111导通，通过所述第二控制端U2输入表示截止的第二控制信号，控制所述第二控制单元112截止，以使所述第一控制模块11截止。

在一个具体实现过程中，第一控制单元111包括第一控制晶体管T13。第一控制晶体管T13的控制极作为第一控制单元111的控制端，第一控制晶体管T13的控制极与第一控制端U1电连接；第一控制晶体管T13的第一极作为第一控制单元111的第一端，第一控制晶体管T13的第一极与输入驱动信号模块G0电连接；第一控制晶体管T13的第二极作为第一控制单元111的第二端，第一控制晶体管T13的第二极与第二控制单元112的第一端电连接。

在一个具体实现过程中，第二控制单元112包括第二控制晶体管T14；第二控制晶体管T14的控制极作为第二控制单元112的控制端，第二控制晶体管T14的控制极与第二控制端U2电连接；第二控制晶体管T14的第一极作为第二控制单元112的第一端，第二控制晶体管T14的第一极与第一控制单元111的第二端电连接；第二控制晶体管T14的第二极作为第二控制单元112的第二端，第二控制晶体管T14的第二极与第一输出模块15的控制端电连接。

在一个具体实现过程中，第二控制模块12包括第三控制晶体管T12；第三控制晶体管T12的控制极作为第二控制模块12的控制端，第三控制晶体管T12的控制极与时钟控制信号模块K0以及第二储能模块14的第一端电连接；第三控制晶体管T12的第一极作为第二控制模块12的第一端，第三控制晶体管T12的第一极与第一电压模块V1电连接；第三控制晶体管T12的第二极作为第二控制模块12的第二端，第三控制晶体管T12的第二极与第一控制模块11的第二端电连接。

在一个具体实现过程中，第一输出模块15包括第一输出晶体管T10；第一输出晶体管T10的控制极作为第一输出模块15的控制端，第一输出晶体管T10的控制极与第一控制模块11的第二端电连接；第一输出晶体管T10的第一极作为第一输出模块15的第一端，第一输出晶体管T10的第一极与输出驱动信号端G1电连接；第一输出晶体管T10的第二极作为第一输出模块15的第二端，第一输出晶体管T10的第二极与第一时钟信号模块K1电连接。

在一个具体实现过程中，第二输出模块16包括第二输出晶体管T9；第二输出晶体管T9的控制极作为第二输出模块16的控制端，第二输出晶体管T9的控制极与第二储能模块14的第二端电连接；第二输出晶体管T9的第一极作为第二输出模块16的第一端，第二输出晶体管T9的第一极与输出驱动信号端G1电连接；第二输出晶体管T9的第二极作为第二输出模块16的第二端，第二输出晶体管T10的第二极与第二电压端电连接。

在一个具体实现过程中，第一储能模块13包括第一储能电容C3；第二储能模块14包括第二储能电容C4。

图3为本发明的驱动电路第三实施例的结构示意图，如图3所示，本实施例的与图2所示实施例的区别在于，第一控制端U1包括输入驱动信号模块G0，第一控制信号包括输入驱动信号模块G0，也就是说输入驱动信号模块G0可以直接控制第一控制晶体管T13。其它结构请参考上述相关记载，在此不再赘述。

图4为本发明的驱动电路第四实施例的结构示意图，如图4所示，本实施例的驱动电路在图1所示实施例的基础上进一步更加详细地对本发明的技术方案进行描述。如图4所示，本实施例中的第一控制模块11可以包括第一控制单元111和第二控制单元112。其它结构与图1所示实施例的结构相同。

在一个具体实现过程中，第二控制单元112的第一端作为第一控制模块11的第一端，第二控制单元112的第一端与输入驱动信号模块G0电连接；第二控制单元112的控制端作为第一控制模块11的第二控制输入端，第二控制单元112的控制端与第二控制端U2电连接；第二控制单元112的第二端与第一控制单元111的第一端电连接；第二控制单元112用于根据第二控制端U2输入的第二控制信号导通或截止，使得输入驱动信号模块G0与第一控制单元111的第一端的导通或截止，以控制第一控制单元111的第一端的电位。

第一控制单元111的第二端作为第一控制模块11的第二端，第一控制单元111的第二端与第一输出模块15的控制端电连接；第一控制单元111的控制端作为第一控制模块11的第一控制输入端，第一控制单元111的控制端与第一控制端U1电连接；第一控制单元111用于根据第一控制端U1的第二控制信号导通或截止，使得第一控制单元111的第一端与第一控制模块11的第二端的导通或截止，以控制第一控制模块11的第二端的电位。其中，图2以第一控制端U1包括第二时钟信号端，第一控制信号包括第二时钟信号为例对本发明的技术方案进行说明。

在一个具体实现过程中，第一控制单元111包括第一控制晶体管T13；第一控制晶体管T13的控制极作为第一控制单元111的控制端，第一控制晶体管T13的控制极与第一控制端U1电连接；第一控制晶体管T13的第一极作为第一控制单元111的第一端，第一控制晶体管T13的第一极与第二控制单元112的第二端电连接；第一控制晶体管T13的第二极作为第一控制单元111的第二端，第一控制晶体管T13的第二极与第一输出模块15的控制端电连接。

在一个具体实现过程中，第二控制单元112包括第二控制晶体管T14；第二控制晶体管T14的控制极作为第一控制模块11的第二控制输入端，第二控制晶体管T14的控制极与第二控制端U2电连接；第二控制晶体管T14的第一极作为第二控制单元112的第一端，第二控制晶体管T14的第一极与输入驱动信号模块G0电连接；第二控制晶体管T14的第二极作为第二控制单元112的第二端，第二控制晶体管T14的第二极与第一控制单元111的第一端电连接。

图4所示是实施例与图2所示实施例的区别在于第一控制单元111和第二控制单元112的位置互换，其它结构相同，详细请参考上述相关记载，在此不再赘述。

图5为本发明的驱动电路第五实施例的结构示意图，如图5所示，本实施例的与图4所示实施例的区别在于，第一控制端U1包括输入驱动信号模块G0，第一控制信号包括输入驱动信号模块G0，也就是说输入驱动信号模块G0可以直接控制第一控制晶体管T13。其它结构请参考上述相关记载，在此不再赘述。

图6为本发明的驱动电路第六实施例的结构示意图，如图6所示，该输入驱动信号模块G0包括第一P型GOA用晶体管T1、第二P型GOA用晶体管T2、第三P型GOA用晶体管T3、第四P型GOA用晶体管T4、第五P型GOA用晶体管T5、第六P型GOA用晶体管T6、第七P型GOA用晶体管T7、第八P型GOA用晶体管T8、第一P型GOA用电容C1和第二P型GOA用电容C2。

在一个具体实现过程中，第一P型GOA用晶体管T1的栅极与第一时钟信号模块K1电连接，第一P型GOA用晶体管T1的源极与输入端电连接，第一P型GOA用晶体管T1的漏极与第一节点N1电连接；

第二P型GOA用晶体管T2栅极与第一节点N1电连接，第二P型GOA用晶体管T2源极与第一时钟信号模块K1电连接，第二P型GOA用晶体管T2漏极与第二节点N2电连接；

第三P型GOA用晶体管T3的栅极与第一时钟信号模块K1电连接，第三P型GOA用晶体管T3的源极与第二电压端电连接，第三P型GOA用晶体管T3的漏极与第二节点N2电连接；

第四P型GOA用晶体管T4的栅极与第二节点N2电连接，第四P型GOA用晶体管T4的源极与第一电压模块V1电连接，第四P型GOA用晶体管T4的漏极与输入驱动信号模块G0电连接；

第五P型GOA用晶体管T5T4的栅极与第四节点N3电连接，第五P型GOA用晶体管T5的源极与第二时钟信号端电连接，第五P型GOA用晶体管T5的漏极与所述输入驱动信号模块G0电连接；

第六P型GOA用晶体管T6的栅极与所述第二节点N2电连接，第六P型GOA用晶体管T6的源极与第一电压模块V1电连接，第六P型GOA用晶体管T6的漏极与第七P型GOA用晶体管T7的源极电连接，该连接点可以为第三节点N3；

第七P型GOA用晶体管T7的栅极与第二时钟信号端电连接，第七P型GOA用晶体管T7的漏极与所述第一节点N1电连接；

第八P型GOA用晶体管T8的栅极与第二电压端电连接，第八P型GOA用晶体管T8的源极与第一节点N1电连接，第八P型GOA用晶体管T8的漏极与第四节点N4电连接；

第一P型GOA用电容C1的第一端与第四节点N4电连接，第一P型GOA用电容C1的第二端与所述输入驱动信号模块G0电连接；

第二P型GOA用电容C2的第一端与所述第二节点N2电连接，第二P型GOA用电容C2的第二端与第一电压模块V1电连接。

在一个具体实现过程中，该驱动电路还包括隔离模块T11；隔离模块T11与第二输出模块16的控制端、第二电压端以及第四P型GOA用晶体管T4的栅极电连接，这样则无需对第二储能电容C4额外布置第二电压模块V2，且隔离模块T11用于隔离第二节点N2对第二输出模块16的控制端的干扰，以增强第二储能模块14对第二输出模块16的控制端的电容耦合效果，增强第二输出模块16的下拉性能。

在一个具体实现过程中，上述所有的晶体管都为p型薄膜晶体管，但不以此为限。

需要说明的是，图6在图2所示实施例的基础上对本发明的技术方案进行说明，实际应用中输入驱动信号模块G0还可以与图3-5的驱动电路进行结合，形成对应的驱动电路，在此不再一一举例说明。

图7为本发明驱动电路的时序图，基于图7所示的时序图，整个驱动电路的工作过程如下：

输入驱动信号模块G0提高输入驱动信号的过程：

PT1阶段：K2高电平, K1和 STV低电平；T1和T3 打开；→N1、N3、N4 低电平，T2、T4、T5、T6 打开；→ G0高电平；

PT2阶段：K1和STV高电平， K2低电平；T1、T3 关断；→N1、N4 维持低电位；→T2、T5维持打开；→T4、T6 关断；→G0低电平；

PT3阶段：K2高电平、K1低电平；G0高电平；→ T1、T3 打开；→ T2、T5、T7 关断，T4、T6 打开；→ G0高电平；

PT4阶段：K1高电平，K2低电平；T1、T3 关断；→ N2 维持低电平；→ T4、T6 维持打开；→ T7 打开， N4维持高电平。

G1输出过程如下(U2为低电平，T14常开，G1为输出状态)：

NT1阶段：8T2C电路输出G0，同时K2为低电平，打开T13，G0信号冲入N7、N5 ，电压=VGL+Vth，N5为低电平，打开T10，K1为高电平，将G1由低电平充为高电平，K0（NK1/NK2）为高，T12关闭，N6维持高电平，T9关闭。

NT2阶段：K1由高电平拉低为低电平，T10打开，将G1由高电平充为低电平，同时通过C3的自举作用，N5电压进一步拉低为2*VGL-VGH+Vth，充分打开T10，G1的下降沿可以维持在非常低的水平。

NT3阶段：NK1由高电平拉低为低电平，打开T12，将N5、N7点拉高为高电平，T10关闭，K1跳变无法影响G1电压，G1维持为低电平。同时通过C4耦合N6，将N6电压拉低至2*VGL-VGH+Vth，通过T9将G1维持在低电平。

NT4阶段：NK1/ NK2间断打开T12，将N5/N7维持在高电平，防止T10漏电影响G1输出。同时NK1/ NK2间断跳变通过C4耦合N6，将N6电压拉低至2*VGL-VGH+Vth，通过T9将NGout维持在VGL电压。

G1维持低电平过程如下(U2为高电平，T14常闭，G1为低电平维持状态)：

输入驱动信号模块G0提高输入驱动信号的过程维持PT1~PT4不变。

NT5阶段：8T2C电路输出G0，K2为低电平，打开T13，U2为高电平，T14常闭，G0信号无法冲入N5，N5电压维持高电平，关闭T10，G1维持低电平不变，K0为高电平，T12关闭，N6维持高电平，T9关闭。

NT6阶段：N5为高电平，关闭T10，K1由高电平拉低为低电平，G1维持低电平不变。

NT7阶段：NK1由高电平拉低为低电平，打开T12，将N5点维持高电平，T10关闭，K1跳变无法影响G1电压，G1维持为低电平。同时通过C4耦合N6，将N6电压拉低至2*VGL-VGH+Vth，通过T9将G1维持在低电平 。

NT8阶段：NK1/ NK2间断打开T12，将N5/N7维持在高电平防止T10漏电影响G1输出。同时NK1/ NK2间断跳变通过C4耦合N6，将N6电压拉低至2*VGL-VGH+Vth，通过T9将G1维持在低电平。

图8为图6所示的驱动电路在U2为低电平情况下的仿真模拟图。如图8所示，G1正常输出高电平的脉冲。

图9为图6所示的驱动电路在U2为高电平情况下的仿真模拟图。如图9所示，G1始终维持低电平。

图10为连续8级的PGout和NGout输出结果的仿真模拟图，如图图10中的G0-1至G0-8，以及，G1-1至G1-8。

图11为图6实现G060Hz输出和G11Hz输出仿真模拟图。

本发明实施例提供了一种驱动方法，该驱动方法用于驱动上述实施例的驱动电路。具体地，该驱动方法如下：

驱动电路的输出驱动周期包括依次设置的第一输出驱动阶段、第二输出驱动阶段和第三输出驱动阶段；驱动方法包括：

（1）在第一输出驱动阶段，通过所述时钟控制信号模块K0输入表示截止的时钟控制信号，控制所述第二控制模块12和所述第二输出模块16截止；通过所述第一控制端U1输入表示导通的第一控制信号，通过所述第二控制端U2输入表示导通的第二控制信号，控制所述第一控制模块11导通，以使得所述第一输出模块15在所述第一控制模块11的第二端的信号的控制下导通；通过所述第一时钟信号模块K1输入表示能驱动目标电路运行的第一时钟信号，使所述输出驱动信号端G1提供第一输出驱动信号。

具体地，当第二控制模块12和第二输出模块16截止，第一控制模块11导通时，第一控制模块11的第二端的信号只受第一控制模块11的控制，第一输出模块15在第一控制模块11的第二端的信号的控制下导通，而第一时钟信号模块K1输入表示能驱动目标电路运行的第一时钟信号，冲入输出驱动信号端G1，使得输出驱动信号端G1能够提供第一输出驱动信号。

（2）在第二输出驱动阶段，通过所述时钟控制信号模块K0输入表示截止的时钟控制信号，控制所述第二控制模块12和所述第二输出模块16截止；通过所述第一控制端U1输入表示截止的第一控制信号，通过所述第二控制端U2输入表示导通的第二控制信号，控制所述第一控制模块11截止；通过所述第一储能模块13向所述第一控制模块11的第二端放电，使所述第一控制模块11的第二端的信号能够维持第一输出模块15导通；通过所述第一时钟信号模块K1输入表示不能驱动目标电路运行的第一时钟信号，使所述输出驱动信号端G1提供第二输出驱动信号；

具体地，当第二控制模块12和第二输出模块16截止，第一控制模块11截止时，第一储能模块13向所述第一控制模块11的第二端放电，使第一控制模块11的第二端的信号能够维持第一输出模块15导通，同时，第一时钟信号模块K1输入表示不能驱动目标电路运行的第一时钟信号，并冲入输出驱动信号端G1，使得输出驱动信号端G1能够提供第二输出驱动信号，第一储能模块13的第二端的电位与第二输出驱动信号同步变化，并通过第一储能模块13的自举作用，进一步改变第一控制模块11的第二端的电位，使第一控制模块11的第二端的信号能够维持第一输出模块15导通。

（3）在第三输出驱动阶段，维持所述第一控制模块11的截止状态；通过所述时钟控制信号模块K0输入表示导通的时钟控制信号，控制所述第二控制模块12导通，以使第一控制模块11的第二端的信号发生改变，控制所述第一输出模块15截止；同时，表示导通的时钟控制信号控制所述第二输出模块16导通，并通过第二储能模块14向所述第二输出模块16的控制端放电，维持第二输出模块16导通，以控制所述输出驱动信号端G1在所述第二电压模块V2输入的表示不能驱动目标电路运行的第二电压信号下，提供所述第二输出驱动信号。

具体地，当第二控制模块12和第二输出模块16导通，第一控制模块11截止时，第二控制模块12改变第一控制模块11的第二端的电位，使得第一输出模块15截止，第二电压模块V2输入的表示不能驱动目标电路运行的第二电压信号冲入输出驱动信号端G1，以使输出驱动信号端G1提供第二输出驱动信号。同时，由于第二控制模块12的控制端电位发生变化，使得第二储能模块14的第二端随着发生变化，维持第二输出模块16的导通。

在一个具体实现过程中，驱动电路的输出驱动周期还包括设置于第三输出驱动阶段之后的第四输出驱动阶段；

（4）、在第四输出驱动阶段包括的至少部分时间段，通过时钟控制信号模块K0输入表示导通信号的时钟控制信号，控制第二控制模块12和第二输出模块16导通，控制所述第一输出模块15截止，以使输出驱动信号端G1提供第二输出驱动信号。

在一个具体实现过程中，驱动电路的维持驱动周期包括依次设置的第一维持驱动阶段、第二维持驱动阶段和第三维持驱动阶段；

（5）、在第一维持驱动阶段，通过所述时钟控制信号模块K0输入表示截止的时钟控制信号，控制所述第二控制模块12和所述第二输出模块16截止；通过所述第一控制端U1输入表示导通的第一控制信号，通过所述第二控制端U2输入表示截止的第二控制信号，控制所述第一控制模块11截止，使所述第一输出模块15在所述第一控制模块11的第二端的信号的控制下截止，以使得所述输出驱动信号端G1提供所述第一输出驱动信号；

具体地，当第二控制模块12和第二输出模块16截止，第一控制模块11截止时，第一控制模块11的第二端无电流，即第一控制模块11的第二端的电位为低电平，此时，第一输出模块15在所述第一控制模块11的第二端的信号的控制下截止，输出驱动信号端G1也无电流，可以提供所述第二输出驱动信号。

（6）在第二维持驱动阶段，通过维持所述第一控制模块的第二端的信号和表示截止的时钟控制信号，控制所述第一输出模块、所述第二控制模块和所述第二输出模块截止，使所述输出驱动信号端提供第二输出驱动信号；

（7）在第三维持驱动阶段，通过所述时钟控制信号模块输入表示导通信号的时钟控制信号，控制所述第二控制模块导通，以维持第一控制模块的第二端的信号，使得所述第一输出模块截止；同时，表示导通的时钟控制信号控制所述第二输出模块导通，并通过第二储能模块向所述第二输出模块的控制端放电，维持第二输出模块导通，以控制所述输出驱动信号端在所述第二电压模块输入的表示不能驱动目标电路运行的第二电压信号下，提供所述第二输出驱动信号。

具体地，当第二控制模块12和第二输出模块16导通，第一控制模块11截止时，第二控制模块12改变第一控制模块11的第二端的电位，使得第一输出模块15截止，第二电压模块V2输入的表示不能驱动目标电路运行的第二电压信号冲入输出驱动信号端G1，以使输出驱动信号端G1提供第二输出驱动信号。同时，由于第二控制模块12的控制端电位发生变化，使得第二储能模块14的第二端随着发生变化，维持第二输出模块16的导通。

在一个具体实现过程中，驱动电路的维持驱动周期还包括设置于第三维持驱动阶段之后的第四维持驱动阶段；

（8）、在第四维持驱动阶段包括的至少部分时间段，通过时钟控制信号模块K0输入表示导通信号的时钟控制信号，控制第二控制模块12和第二输出模块16导通，控制所述第一输出模块15截止，以使输出驱动信号端G1提供第二输出驱动信号。

在一个具体实现过程中，第一控制端U1包括第二时钟信号端，第一控制信号包括第二时钟信号；

时钟控制信号与第一时钟信号或第二时钟信号之间存在时间差；时间差的范围值为：

Tf+ Tfn+Tmargin1<∆t<VGL_width-Tr-Tfn-Tmargin2；

其中，∆t为时间差，Tf为第一时钟信号或第二时钟信号的下降时间，Tr为第一时钟信号或第二时钟信号的上升时间，Tfn为时钟控制信号的下降时间，Tmargin1为第一缓冲时间，Tmargin2为第二缓冲时间，VGL_width为第一时钟信号或第二时钟信号维持低电平的时间宽度。

本发明实施例提供了一种显示装置，包括上述实施例的驱动电路，并可以按照上述实施例的驱动方法对该驱动电路进行驱动。

本实施例的存储介质，上存储有计算机程序，计算机程序被控制器执行时实现上述实施例的。

可以理解的是，上述各实施例中相同或相似部分可以相互参考，在一些实施例中未详细说明的内容可以参见其他实施例中相同或相似的内容。

需要说明的是，在本发明的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是指至少两个。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (22)

1.一种驱动电路，其特征在于，包括第一控制模块、第二控制模块、第一储能模块、第二储能模块、第一输出模块和第二输出模块；

所述第一控制模块的第一端与输入驱动信号模块电连接；所述第一控制模块的第二端分别与所述第一输出模块的控制端、所述第二控制模块的第二端以及第一储能模块的第一端电连接；所述第一控制模块的第一控制输入端与第一控制端电连接，所述第一控制模块的第二控制输入端与第二控制端电连接；

所述第一储能模块的第二端、所述第二输出模块的第一端以及所述第一输出模块的第一端均与输出驱动信号端电连接；所述第一输出模块的第二端与第一时钟信号模块电连接，所述第二输出模块的第二端与第二电压模块电连接；

所述第二控制模块的控制端以及所述第二储能模块的第一端均与时钟控制信号模块电连接；所述第二控制模块的第一端与第一电压模块电连接，所述第二储能模块的第二端与所述第二输出模块的控制端以及所述第二电压模块电连接；

所述输出驱动信号端用于根据所述第一输出模块的开合状态和所述第二输出模块的开合状态，提供第一输出驱动信号或者第二输出驱动信号；

其中，所述第一输出驱动信号用于能驱动目标电路运行，所述第二输出驱动信号用于控制目标电路停止运行，所述第一控制端用于将第一控制信号输入所述第一控制模块。

2.根据权利要求1所述的驱动电路，其特征在于，所述第一控制模块包括第一控制单元和第二控制单元；

所述第一控制单元的第一端作为所述第一控制模块的第一端，所述第一控制单元的第一端与所述输入驱动信号模块电连接；所述第一控制单元的控制端作为所述第一控制模块的第一控制输入端，所述第一控制单元的控制端与所述第一控制端电连接；所述第一控制单元的第二端与所述第二控制单元的第一端电连接；所述第一控制单元用于根据所述第一控制端输入的第一控制信号导通或截止，使得所述输入驱动信号模块与所述第二控制单元的第一端导通或截止；

所述第二控制单元的第二端作为所述第一控制模块的第二端，所述第二控制单元的第二端与所述第一输出模块的控制端电连接；所述第二控制单元的控制端作为所述第一控制模块的第二控制输入端，所述第二控制单元的控制端与所述第二控制端电连接；所述第二控制单元用于根据所述第二控制端的第二控制信号导通或截止，使得所述第二控制单元的第一端与所述第一控制模块的第二端导通或截止。

3.根据权利要求2所述的驱动电路，其特征在于，所述第一控制单元包括第一控制晶体管；

所述第一控制晶体管的控制极作为所述第一控制单元的控制端，所述第一控制晶体管的控制极与所述第一控制端电连接；

所述第一控制晶体管的第一极作为所述第一控制单元的第一端，所述第一控制晶体管的第一极与所述输入驱动信号模块电连接；

所述第一控制晶体管的第二极作为所述第一控制单元的第二端，所述第一控制晶体管的第二极与所述第二控制单元的第一端电连接。

4.根据权利要求2所述的驱动电路，其特征在于，所述第二控制单元包括第二控制晶体管；

所述第二控制晶体管的控制极作为所述第二控制单元的控制端，所述第二控制晶体管的控制极与所述第二控制端电连接；

所述第二控制晶体管的第一极作为所述第二控制单元的第一端，所述第二控制晶体管的第一极与所述第一控制单元的第二端电连接；

所述第二控制晶体管的第二极作为所述第二控制单元的第二端，所述第二控制晶体管的第二极与所述第一输出模块的控制端电连接。

5.根据权利要求2所述的驱动电路，其特征在于，

所述第二控制单元的第一端作为所述第一控制模块的第一端，所述第二控制单元的第一端与所述输入驱动信号模块电连接；所述第二控制单元的控制端作为所述第一控制模块的第二控制输入端，所述第二控制单元的控制端与所述第二控制端电连接；所述第二控制单元的第二端与所述第一控制单元的第一端电连接；所述第二控制单元用于根据所述第二控制端输入的第二控制信号导通或截止，使得所述输入驱动信号模块与所述第一控制单元的第一端的导通或截止；

所述第一控制单元的第二端作为所述第一控制模块的第二端，所述第一控制单元的第二端与所述第一输出模块的控制端电连接；所述第一控制单元的控制端作为所述第一控制模块的第一控制输入端，所述第一控制单元的控制端与所述第一控制端电连接；所述第一控制单元用于根据所述第一控制端的第二控制信号导通或截止，使得所述第一控制单元的第一端与所述第一控制模块的第二端的导通或截止。

6.根据权利要求5所述的驱动电路，其特征在于，所述第一控制单元包括第一控制晶体管；

所述第一控制晶体管的控制极作为所述第一控制单元的控制端，所述第一控制晶体管的控制极与所述第一控制端电连接；

所述第一控制晶体管的第一极作为所述第一控制单元的第一端，所述第一控制晶体管的第一极与所述第二控制单元的第二端电连接；

所述第一控制晶体管的第二极作为所述第一控制单元的第二端，所述第一控制晶体管的第二极与所述第一输出模块的控制端电连接。

7.根据权利要求5所述的驱动电路，其特征在于，所述第二控制单元包括第二控制晶体管；

所述第二控制晶体管的控制极作为所述第一控制模块的第二控制输入端，所述第二控制晶体管的控制极与所述第二控制端电连接；

所述第二控制晶体管的第一极作为所述第二控制单元的第一端，所述第二控制晶体管的第一极与所述输入驱动信号模块电连接；

所述第二控制晶体管的第二极作为所述第二控制单元的第二端，所述第二控制晶体管的第二极与所述第一控制单元的第一端电连接。

8.根据权利要求1-7任一项所述的驱动电路，其特征在于，所述第一控制端包括所述输入驱动信号模块，所述第一控制信号包括输入驱动信号；或者

所述第一控制端包括第二时钟信号端，所述第一控制信号包括第二时钟信号。

9.根据权利要求1-7任一项所述的驱动电路，其特征在于，所述第二控制模块包括第三控制晶体管；

所述第三控制晶体管的控制极作为所述第二控制模块的控制端，所述第三控制晶体管的控制极与所述时钟控制信号模块以及所述第二储能模块的第一端电连接；

所述第三控制晶体管的第一极作为所述第二控制模块的第一端，所述第三控制晶体管的第一极与所述第一电压模块电连接；

所述第三控制晶体管的第二极作为所述第二控制模块的第二端，所述第三控制晶体管的第二极与所述第一控制模块的第二端电连接。

10.根据权利要求1-7任一项所述的驱动电路，其特征在于，所述第一输出模块包括第一输出晶体管；

所述第一输出晶体管的控制极作为所述第一输出模块的控制端，所述第一输出晶体管的控制极与所述第一控制模块的第二端电连接；

所述第一输出晶体管的第一极作为所述第一输出模块的第一端，所述第一输出晶体管的第一极与所述输出驱动信号端电连接；

所述第一输出晶体管的第二极作为所述第一输出模块的第二端，所述第一输出晶体管的第二极与所述第一时钟信号端电连接。

11.根据权利要求1-7任一项所述的驱动电路，其特征在于，所述第二输出模块包括第二输出晶体管；

所述第二输出晶体管的控制极作为所述第二输出模块的控制端，所述第二输出晶体管的控制极与所述第二储能模块的第二端电连接；

所述第二输出晶体管的第一极作为所述第二输出模块的第一端，所述第二输出晶体管的第一极与所述输出驱动信号端电连接；

所述第二输出晶体管的第二极作为所述第二输出模块的第二端，所述第二输出晶体管的第二极与第二电压端电连接。

12.根据权利要求1-7任一项所述的驱动电路，其特征在于，所述第一储能模块包括第一储能电容；所述第二储能模块包括第二储能电容。

13.根据权利要求1-7任一项所述的驱动电路，其特征在于，所述输入驱动信号模块包括：

第一P型GOA用晶体管、第二P型GOA用晶体管、第三P型GOA用晶体管、第四P型GOA用晶体管、第五P型GOA用晶体管、第六P型GOA用晶体管、第七P型GOA用晶体管、第八P型GOA用晶体管、第一P型GOA用电容和第二P型GOA用电容；

第一P型GOA用晶体管的栅极与第一时钟信号端电连接，第一P型GOA用晶体管的源极与输入端电连接，第一P型GOA用晶体管的漏极与第一节点电连接；

第二P型GOA用晶体管栅极与第一节点电连接，第二P型GOA用晶体管源极与第一时钟信号端电连接，第二P型GOA用晶体管漏极与第二节点电连接；

第三P型GOA用晶体管的栅极与第一时钟信号端电连接，第三P型GOA用晶体管的源极与第二电压端电连接，第三P型GOA用晶体管的漏极与第二节点电连接；

第四P型GOA用晶体管的栅极与第二节点电连接，第四P型GOA用晶体管的源极与第一电压模块电连接，第四P型GOA用晶体管的漏极与输入驱动信号模块电连接；

第五P型GOA用晶体管的栅极与第四节点电连接，第五P型GOA用晶体管的源极与第二时钟信号端电连接，第五P型GOA用晶体管的漏极与所述输入驱动信号模块电连接；

第六P型GOA用晶体管的栅极与所述第二节点电连接，第六P型GOA用晶体管的源极与第一电压模块电连接，第六P型GOA用晶体管的漏极与第七P型GOA用晶体管的源极电连接；

第七P型GOA用晶体管的栅极与第二时钟信号端电连接，第七P型GOA用晶体管的漏极与所述第一节点电连接；

第八P型GOA用晶体管的栅极与第二电压端电连接，第八P型GOA用晶体管的源极与第一节点电连接，第八P型GOA用晶体管的漏极与第四节点电连接；

第一P型GOA用电容的第一端与第四节点电连接，第一P型GOA用电容的第二端与所述输入驱动信号模块电连接；

第二P型GOA用电容的第一端与所述第二节点电连接，第二P型GOA用电容的第二端与第一电压模块电连接。

14.根据权利要求13所述的驱动电路，其特征在于，还包括隔离模块；

所述隔离模块与所述第二输出模块的控制端、所述第二电压端以及所述第四P型GOA用晶体管的栅极电连接，所述隔离模块用于隔离所述第二节点对所述第二输出模块的控制端的干扰。

15.一种驱动方法，其特征在于，应用于权利要求1-14任一项所述的驱动电路，所述驱动电路的输出驱动周期包括依次设置的第一输出驱动阶段、第二输出驱动阶段和第三输出驱动阶段；所述驱动方法包括：

在第一输出驱动阶段，通过所述时钟控制信号模块输入表示截止的时钟控制信号，控制所述第二控制模块和所述第二输出模块截止；通过所述第一控制端输入表示导通的第一控制信号，通过所述第二控制端输入表示导通的第二控制信号，控制所述第一控制模块导通，以使得所述第一输出模块在所述第一控制模块的第二端的信号的控制下导通；通过所述第一时钟信号模块输入表示能驱动目标电路运行的第一时钟信号，使所述输出驱动信号端提供第一输出驱动信号；

在第二输出驱动阶段，通过所述时钟控制信号模块输入表示截止的时钟控制信号，控制所述第二控制模块和所述第二输出模块截止；通过所述第一控制端输入表示截止的第一控制信号，通过所述第二控制端输入表示导通的第二控制信号，控制所述第一控制模块截止；通过所述第一储能模块向所述第一控制模块的第二端放电，使所述第一控制模块的第二端的信号能够维持第一输出模块导通；通过所述第一时钟信号模块输入表示不能驱动目标电路运行的第一时钟信号，使所述输出驱动信号端提供第二输出驱动信号；

在第三输出驱动阶段，维持所述第一控制模块的截止状态；通过所述时钟控制信号模块输入表示导通的时钟控制信号，控制所述第二控制模块导通，以使第一控制模块的第二端的信号发生改变，控制所述第一输出模块截止；同时，表示导通的时钟控制信号控制所述第二输出模块导通，并通过第二储能模块向所述第二输出模块的控制端放电，维持第二输出模块导通，以控制所述输出驱动信号端在所述第二电压模块输入的表示不能驱动目标电路运行的第二电压信号下，提供所述第二输出驱动信号。

16.根据权利要求15所述的驱动方法，其特征在于，所述驱动电路的输出驱动周期还包括设置于所述第三输出驱动阶段之后的第四输出驱动阶段；所述驱动方法，还包括：

在第四输出驱动阶段包括的至少部分时间段，通过时钟控制信号模块输入表示导通的时钟控制信号，控制所述第二控制模块和所述第二输出模块导通，控制所述第一输出模块截止，以使所述输出驱动信号端提供第二输出驱动信号。

17.根据权利要求15所述的驱动方法，其特征在于，所述第一控制模块包括第一控制单元和第二控制单元；所述第一控制单元与所述第二控制单元串接；

通过所述第一控制端输入表示导通的第一控制信号，通过所述第二控制端输入表示导通的第二控制信号，控制所述第一控制模块导通，包括：

通过所述第一控制端输入表示导通的第一控制信号，控制所述第一控制单元导通；

通过所述第二控制端输入表示导通的第二控制信号，控制所述第二控制单元导通，以使所述第一控制模块导通。

18.根据权利要求15所述的驱动方法，其特征在于，驱动电路的维持驱动周期包括依次设置的第一维持驱动阶段、第二维持驱动阶段和第三维持驱动阶段；所述驱动方法包括：

在第一维持驱动阶段，通过所述时钟控制信号模块输入表示截止的时钟控制信号，控制所述第二控制模块和所述第二输出模块截止；通过所述第一控制端输入表示导通的第一控制信号，通过所述第二控制端输入表示截止的第二控制信号，控制所述第一控制模块截止，使所述第一输出模块在所述第一控制模块的第二端的信号的控制下截止，以使得所述输出驱动信号端提供所述第二输出驱动信号；

在第二维持驱动阶段，通过维持所述第一控制模块的第二端的信号和表示截止的时钟控制信号，控制所述第一输出模块、所述第二控制模块和所述第二输出模块截止，使所述输出驱动信号端提供第二输出驱动信号；

在第三维持驱动阶段，通过所述时钟控制信号模块输入表示导通信号的时钟控制信号，控制所述第二控制模块导通，以维持第一控制模块的第二端的信号，使得所述第一输出模块截止；同时，表示导通的时钟控制信号控制所述第二输出模块导通，并通过第二储能模块向所述第二输出模块的控制端放电，维持第二输出模块导通，以控制所述输出驱动信号端在所述第二电压模块输入的表示不能驱动目标电路运行的第二电压信号下，提供所述第二输出驱动信号。

19.根据权利要求18所述的驱动方法，其特征在于，所述驱动电路的维持驱动周期还包括设置于所述第三维持驱动阶段之后的第四维持驱动阶段；

在第四维持驱动阶段包括的至少部分时间段，通过时钟控制信号模块输入表示导通的时钟控制信号，控制所述第二控制模块和所述第二输出模块导通，控制所述第一输出模块截止，以使所述输出驱动信号端提供第二输出驱动信号。

20.根据权利要求18所述的驱动方法，其特征在于，所述第一控制模块包括第一控制单元和第二控制单元；所述第一控制单元与所述第二控制单元串接；

通过所述第一控制端输入表示导通的第一控制信号，通过所述第二控制端输入表示截止的第二控制信号，控制所述第一控制模块截止，包括：

通过所述第一控制端输入表示导通的第一控制信号，控制所述第一控制单元导通，通过所述第二控制端输入表示截止的第二控制信号，控制所述第二控制单元截止，以使所述第一控制模块截止。

21.根据权利要求15所述的驱动方法，其特征在于，所述第一控制端包括第二时钟信号端，所述第一控制信号包括第二时钟信号；

所述时钟控制信号与所述第一时钟信号或所述第二时钟信号之间存在时间差；所述时间差的范围值为：

Tf+ Tfn+Tmargin1<∆t<VGL_width-Tr-Tfn-Tmargin2；

其中，∆t为所述时间差，Tf为所述第一时钟信号或所述第二时钟信号的下降时间，Tr为所述第一时钟信号或所述第二时钟信号的上升时间，Tfn为时钟控制信号的下降时间，Tmargin1为第一缓冲时间，Tmargin2为第二缓冲时间，VGL_width为所述第一时钟信号或所述第二时钟信号维持低电平的时间宽度。

22.一种显示装置，其特征在于，包括如权利要求1至14任一所述的驱动电路。