KR20120119075A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 탑 게이트(Top Gate)구조의 박막 트랜지스터를 형성하고, 총 6개의 마스크를 이용하여 박막 트랜지스터 기판을 형성함으로써, 생산성, 수율 및 신뢰성을 향상시킬 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 본 발명의 박막 트랜지스터 기판은, 기판; 상기 기판 상에 형성되며, 소스 영역과 드레인 영역을 포함하는 제 1 액티브층; 상기 제 1 액티브층을 포함한 상기 기판 전면에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 반사층; 상기 반사층과 동일층에 형성되며, 제 1, 제 2 게이트 물질이 차례로 적층된 이중층 구조의 게이트 라인과 게이트 전극; 상기 반사층 전면을 덮도록 형성되며, 상기 제 1 게이트 물질로만 형성된 단일층 구조의 화소 전극; 상기 반사층에 대응되지 않는 상기 화소 전극의 일부 영역 상에 형성된 제 1 연결 전극; 상기 제 1 연결 전극을 포함한 상기 게이트 절연막 전면에 차례로 형성된 평탄화막과 보호막; 상기 평탄화막과 보호막을 선택적으로 제거하여 형성되며, 각각 상기 소스 영역, 드레인 영역 및 제 1 연결 전극의 일부 영역을 노출시키는 제 1, 제 2 및 제 3 콘택홀; 상기 보호막 상에 형성된 데이터 라인, 상기 제 1 콘택홀을 통해 상기 소스 영역과 접속하는 소스 전극 및 상기 제 2 콘택홀을 통해 상기 드레인 영역과 접속하며, 상기 제 3 콘택홀을 통해 상기 제 1 연결 전극과 접속하는 드레인 전극; 및 상기 소스 전극과 드레인 전극을 포함한 상기 보호막 상에 형성되며, 상기 화소 전극의 일부 영역을 노출시키는 개구부를 갖는 뱅크를 포함한다.
Description
본 발명은 박막 트랜지스터에 관한 것으로, 특히, 6개의 마스크를 이용하여 박막 트랜지스터 기판을 제조함으로써 생산성과 수율을 향상시킬 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
다양한 정보를 화면으로 구현하는 영상 표시 장치는 정보 통신 시대의 핵심 기술로, 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 공간성, 편리성의 추구로 구부릴 수 있는 플렉시블(flexible) 디스플레이가 요구되면서 평판 표시 장치로 유기 발광층의 발광량을 제어하는 유기 발광 표시 장치가 근래에 각광받고 있다.
유기 발광 표시 장치는 유기 발광층 양단에 형성된 음극 및 양극에 전계를 가하여 유기 발광층 내에 전자와 정공을 주입 및 전달시켜 서로 결합할 때의 결합 에너지에 의해 발광되는 전계 발광 현상을 이용한 것이다. 전자와 정공은 유기 발광층에서 쌍을 이룬 후 여기상태로부터 기저상태로 떨어지면서 발광한다.
이러한 유기 발광 표시 장치는 박막화가 가능하며, 플라스틱 같이 휠 수 있는 투명 기판 위에도 소자를 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 EL(Electro Luminescence) 디스플레이에 비해 낮은 전압에서 (약 10V 이하) 구동이 가능하여 전력 소모가 비교적 적다. 또한, 경량성 및 색감에 있어 우수한 특성을 가져 많은 사람들의 관심의 대상이 되고 있다.
한편, 유기 발광 표시 장치는 유기 발광층으로부터 발생된 빛이 방출되는 방향에 따라 전면 발광형과 배면 발광형으로 나눌 수 있다. 전면 발광형은 박막 트랜지스터가 형성된 박막 트랜지스터 기판과 대향된 상부 기판을 통해 광을 방이 방출되며, 배면 발광형은 광이 박막 트랜지스터 기판 방향으로 방출되는 것으로, 유기 발광층에서 방출하는 빛의 방향을 아래로 향하게 하는 구조이다.
이하, 첨부된 도면을 참조하여 일반적인 전면 발광형 유기 발광 표시 장치를 설명하면 다음과 같다.
도 1은 일반적인 전면 발광형 유기 발광 표시 장치의 제조 방법을 나타낸 순서도로, 박막 트랜지스터 기판의 제조 방법을 도시하였으며, 도 2는 일반적인 전면 발광형 유기 발광 표시 장치의 박막 트랜지스터 기판의 단면도이다.
도 1 및 도 2와 같이, 일반적인 전면 발광형 유기 발광 표시 장치의 제조 방법은 다음의 순서로 이루어진다.
먼저, 제 1 마스크를 이용하여 기판(10) 상에 게이트 전극(11)과 게이트 패드 하부 전극(미도시)을 형성(S5)한 후, 게이트 전극(11)과 게이트 패드 하부 전극(미도시)을 포함한 기판(10) 전면에 게이트 절연막(12)을 형성한다. 그리고, 제 2 마스크를 이용하여 액티브층(13)을 형성(S10)하고, 제 3 마스크를 이용하여 게이트 절연막(12)을 선택적으로 제거하여 게이트 패드 하부 전극(미도시)의 일부 영역을 노출시키는 제 1 콘택홀(미도시)을 형성(S15)한다.
제 4 마스크를 이용하여 액티브층(13) 상에 소스, 드레인 전극(14a, 14b)을 형성(S20)하고, 동시에 제 1 콘택홀(미도시)을 통해 게이트 패드 하부 전극(미도시)과 접속하는 게이트 패드 상부 전극(미도시)을 형성한다. 이 때, 게이트 전극(11), 게이트 절연막(12), 액티브층(13) 및 소스, 드레인 전극(14a, 14b)은 박막 트랜지스터를 이룬다.
그리고, 소스, 드레인 전극(14a, 14b) 및 게이트 패드 상부 전극(미도시)을 포함한 게이트 절연막(12) 전면에 보호막(15)을 형성한 후, 제 5 마스크를 이용하여 보호막(15) 상에 반사판(16)을 형성(S25)한다.
제 6 마스크를 이용하여 보호막(15)을 선택적으로 제거하여 드레인 전극(14b)의 일부 영역을 노출시키는 제 2 콘택홀(미도시)을 형성(S30)한 후, 제 7 마스크를 이용하여 제 2 콘택홀(미도시)을 통해 드레인 전극(14b)과 접속하는 화소 전극(17)을 형성(S35)한다. 마지막으로, 제 8 마스크를 이용하여 화소 전극(17)의 일부를 노출시키는 개구부를 가지는 뱅크(18)를 형성(S40)한다.
그런데, 상기와 같은 박막 트랜지스터는 바텀 게이트(Bottom Gate) 구조는 유기 발광층에서 발생한 광이 액티브층(13)에 입사될 경우 박막 트랜지스터의 열화가 발생하여 유기 발광 표시 장치의 불량을 초래할 수 있다. 또한, 상기와 같은 일반적인 박막 트랜지스터 기판은 8 내지 9 개의 마스크를 이용하는 공정으로 제조되므로, 제조 비용이 증가하여 생산성과 수율이 저하된다.
더욱이, 소스 전극(14a)과 드레인 전극(14b)을 형성하기 위해 에치(Etch) 공정을 수행할 때 소스 전극(14a)과 드레인 전극(14b) 하부의 액티브층(13)까지 식각되는 것을 방지하기 위해 액티브층(13) 상에 에치 스토퍼(Etch Stopper)(미도시)를 형성하면, 게이트 전극과 소스, 드레인 전극 사이와 소스, 드레인 전극과 에치 스타퍼 사이에 미스얼라인(Misalign)이 발생할 수 있다. 따라서, 공정 마진 관계로 수 um이상의 오버랩 설계가 필요하므로, 전극간의 기생 캐패시턴스(Capacitance)가 증가하는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 탑 게이트(Top Gate)구조의 박막 트랜지스터를 형성하고, 총 6개의 마스크를 이용하여 박막 트랜지스터 기판을 형성함으로써, 생산성, 수율 및 신뢰성을 향상시킬 수 있는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판은, 기판; 상기 기판 상에 형성되며, 소스 영역과 드레인 영역을 포함하는 제 1 액티브층; 상기 제 1 액티브층을 포함한 상기 기판 전면에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 반사층; 상기 반사층과 동일층에 형성되며, 제 1, 제 2 게이트 물질이 차례로 적층된 이중층 구조의 게이트 라인과 게이트 전극; 상기 반사층 전면을 덮도록 형성되며, 상기 제 1 게이트 물질로만 형성된 단일층 구조의 화소 전극; 상기 반사층에 대응되지 않는 상기 화소 전극의 일부 영역 상에 형성된 제 1 연결 전극; 상기 제 1 연결 전극을 포함한 상기 게이트 절연막 전면에 차례로 형성된 평탄화막과 보호막; 상기 평탄화막과 보호막을 선택적으로 제거하여 형성되며, 각각 상기 소스 영역, 드레인 영역 및 제 1 연결 전극의 일부 영역을 노출시키는 제 1, 제 2 및 제 3 콘택홀; 상기 보호막 상에 형성된 데이터 라인, 상기 제 1 콘택홀을 통해 상기 소스 영역과 접속하는 소스 전극 및 상기 제 2 콘택홀을 통해 상기 드레인 영역과 접속하며, 상기 제 3 콘택홀을 통해 상기 제 1 연결 전극과 접속하는 드레인 전극; 및 상기 소스 전극과 드레인 전극을 포함한 상기 보호막 상에 형성되며, 상기 화소 전극의 일부 영역을 노출시키는 개구부를 갖는 뱅크를 포함한다.
상기 제 1 게이트 물질은 ITO, IZO, ITZO와 같은 투명 도전 물질 중 선택된 물질이다.
상기 화소 전극과 동일층에 형성되며, 상기 제 1 게이트 물질로 형성된 게이트 패드와 데이터 패드를 더 포함한다.
상기 데이터 패드의 일부 영역 상에 제 2 연결 전극이 더 형성되어, 상기 제 2 연결 전극을 통해 상기 데이터 라인과 상기 데이터 패드가 접속한다.
또한 동일 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판의 제조 방법은, 제 1 마스크를 이용하여 기판 상에 제 1 액티브층을 형성하는 단계; 상기 제 1 액티브층을 포함한 상기 기판 전면에 게이트 절연막을 형성하는 단계; 제 2 마스크를 이용하여 상기 게이트 절연막 상에 반사층을 형성하는 단계; 제 3 마스크를 이용하여 상기 반사층과 동일층에 제 1, 제 2 게이트 물질이 차례로 적층된 이중층 구조의 게이트 라인과 게이트 전극을 형성함과 동시에, 상기 반사층 전면을 덮으며 상기 제 1 게이트 물질로만 구성된 단일층 구조의 화소 전극을 형성하고, 상기 반사층에 대응되지 않는 상기 화소 전극의 일부 영역 상에 제 1 연결 전극을 형성하는 단계; 상기 게이트 전극 양측의 제 1 액티브층을 도핑하여 소스 영역과 드레인 영역을 형성하는 단계; 상기 제 1 연결 전극을 포함한 상기 게이트 절연막 전면에 차례로 평탄화막과 보호막을 형성하는 단계; 제 4 마스크를 이용하여 상기 평탄화막과 보호막을 선택적으로 제거하여 각각 상기 소스 영역, 드레인 영역 및 제 1 연결 전극의 일부 영역을 노출시키는 제 1, 제 2 및 제 3 콘택홀을 형성하는 단계; 제 5 마스크를 이용하여 상기 보호막 상에 데이터 라인을 형성함과 동시에, 상기 제 1 콘택홀을 통해 상기 소스 영역과 접속하는 소스 전극 및 상기 제 2 콘택홀을 통해 상기 드레인 영역과 접속하며, 상기 제 3 콘택홀을 통해 상기 제 1 연결 전극과 접속하는 드레인 전극을 형성하는 단계; 및 제 6 마스크를 이용하여 상기 소스 전극과 드레인 전극을 포함한 상기 보호막 상에 형성되며, 상기 화소 전극의 일부 영역을 노출시키는 개구부를 갖는 뱅크를 형성하는 단계를 포함한다.
상기 제 3 마스크는 하프톤 마스크이다.
상기 제 1 액티브층을 형성하는 단계는 상기 제 1 액티브층과 동일층에 제 2 액티브층을 더 형성한다.
상기 화소 전극과 동일층에 스토리지 상부 전극을 형성하고 상기 스토리지 상부 전극을 이용하여 상기 제 2 액티브층을 도핑하여 스토리지 하부 전극을 형성하는 단계를 더 포함한다.
상기 화소 전극과 동일층에 상기 제 1 게이트 물질로 게이트 패드와 데이터 패드를 형성하는 단계를 더 포함한다.
상기 데이터 패드의 일부 영역 상에 제 2 연결 전극을 더 형성하여 상기 데이터 패드와 데이터 라인을 접속시키는 단계를 더 포함한다.
상기 소스 영역과 드레인 영역을 형성하는 단계는 플라즈마 도핑 방법을 이용한다.
상기와 같은 본 발명의 박막 트랜지스터 기판 및 이의 제조 방법은 다음과 같은 효과가 있다.
첫째, 6개의 마스크를 이용하여 박막 트랜지스터 기판을 형성하므로 제조 비용을 절감하고 수율과 생산성을 향상시킬 수 있다.
둘째, 탑 게이트(Top Gate) 구조의 박막 트랜지스터를 형성하여, 유기 발광층에서 발생한 광이 액티브층에 입사되는 것을 방지하여 박막 트랜지스터의 신뢰성과 안정성을 향상시킬 수 있다.
도 1은 일반적인 전면 발광형 유기 발광 표시 장치의 제조 방법을 나타낸 순서도.
도 2는 일반적인 전면 발광형 유기 발광 표시 장치의 박막 트랜지스터 기판의 단면도.
도 3은 유기 발광 표시 장치의 기본 화소에 대한 등가 회로도.
도 4은 본 발명의 박막 트랜지스터 기판의 단면도.
도 5a 내지 도 5g는 본 발명의 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단면도.
도 2는 일반적인 전면 발광형 유기 발광 표시 장치의 박막 트랜지스터 기판의 단면도.
도 3은 유기 발광 표시 장치의 기본 화소에 대한 등가 회로도.
도 4은 본 발명의 박막 트랜지스터 기판의 단면도.
도 5a 내지 도 5g는 본 발명의 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단면도.
먼저, 유기 발광 표시 장치(Organic Light Emitting Display) 의 기본 대한 등가 회로도를 설명하면 다음과 같다.
도 3은 유기 발광 표시 장치의 기본 화소에 대한 등가 회로도이다.
도 3과 같이, 유기 발광 표시 장치의 기본 화소는 게이트 라인(GL)과 수직 교차하는 데이터 라인(DL), 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 스위칭 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T1)와 전원 라인(PL) 사이에서 유기 발광 다이오드(E)와 접속된 구동 박막 트랜지스터(T2) 및 구동 박막 트랜지스터(T2)의 게이트 전극과 전원 라인(PL) 사이에 접속된 스토리지 커패시터(C)을 포함한다.
스위칭 박막 트랜지스터(T1)는 게이트 라인(GL)의 스캔 신호에 응답하여 데이터 라인(DL)의 데이터 신호를 구동 박막 트랜지스터(T2)의 게이트 전극 및 스토리지 커패시터(C)에 공급한다. 그리고, 구동 박막 트랜지스터(T2)는 스위칭 박막 트랜지스터(T1)로부터 데이터 신호에 응답하여 전원 라인(PL)으로부터 유기 발광 소자(E)로 공급되는 전류를 조절하여 유기 발광 소자(E)의 밝기를 제어한다.
또한, 스토리지 커패시터(C)는 스위칭 박막 트랜지스터(T1)로부터의 데이터 신호를 충전하고 충전된 전압을 구동 박막 트랜지스터(T2)에 공급하여, 스위칭 박막 트랜지스터(T1)가 오프(Off)되더라도 구동 박막 트랜지스터(T2)에 일정한 전류를 공급할 수 있다.
상기와 같은 유기 발광 표시 장치는 한 화소를 구성하는 3색(R, G, B) 서브 화소 각각을 독립적으로 구동하여 동영상을 표시하기에 적합한 액티브 매트릭스 타입을 중심으로 발전되고 있다. 액티브 매트릭스 유기 발광 표시 장치의 각 서브 화소는 양극 및 음극 사이의 유기 발광층으로 구성된 유기 발광 표시 소자와, 유기 발광 표시 소자를 독립적으로 구동하는 서브 화소 구동부를 구비한다.
서브 화소 구동부는 적어도 2개의 박막 트랜지스터와 스토리지 커패시터(C)를 포함하여 데이터 신호에 따라 유기 발광 표시 소자로 공급되는 전류량을 제어하여 유기 발광 표시 소자의 밝기를 제어한다. 유기 발광 표시 소자는 양극과 음극 사이에 유기물로 적층된 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층을 포함한다.
양극과 음극 사이에 순방향 전압이 인가되면 음극으로부터의 전자가 전자 주입층 및 전자 수송층을 통해 발광층으로 이동하고, 양극으로부터의 정공이 정공 주입층 및 정공 수송층을 통해 발광층으로 이동한다. 발광층은 전자 수송층으로부터의 전자와 정공 수송층으로부터의 정공의 재결합으로 빛을 방출하고, 밝기는 양극과 음극 사이에 흐르는 전류량에 비례한다.
이하, 본 발명의 박막 트랜지스터 기판을 구체적으로 설명하면 다음과 같다.
도 4는 본 발명의 박막 트랜지스터 기판의 단면도로, 구동 박막 트랜지스터를 도시하였다.
도 4와 같이, 본 발명의 박막 트랜지스터 기판은, 기판(200), 기판(200) 상에 형성된 버퍼층(205), 버퍼층(205) 상에 형성되며, 소스 영역(210c)과 드레인 영역(210d)을 포함하는 제 1 액티브층, 제 1 액티브층을 포함한 버퍼층(205) 전면에 형성된 게이트 절연막(220), 게이트 절연막(220) 상에 형성된 반사층(230), 반사층(230)과 동일층에 형성되며, 제 1, 제 2 게이트 물질이 차례로 적층된 이중층 구조의 게이트 라인(GL)과 게이트 전극(230a), 반사층(230) 전면을 덮도록 형성되며, 제 1 게이트 물질로만 구성된 단일층 구조의 화소 전극(230c), 반사층(230)에 대응되지 않는 화소 전극(230c)의 일부 영역 상에 형성된 제 1 연결 전극(240a), 제 1 연결 전극(240a)을 포함한 게이트 절연막(220) 전면에 차례로 형성된 평탄화막(250)과 보호막(260), 평탄화막(250)과 보호막(260)을 선택적으로 제거하여 형성되며, 각각 소스 영역(210c), 드레인 영역(210d) 및 제 1 연결 전극(240a)의 일부 영역을 노출시키는 제 1, 제 2 및 제 3 콘택홀(미도시), 보호막(260) 상에 형성되는 데이터 라인(DL), 제 1 콘택홀(미도시)을 통해 소스 영역(210c)과 접속하는 소스 전극(270a) 및 제 2 콘택홀(미도시)을 통해 드레인 영역(210d)과 접속하며 동시에, 제 3 콘택홀(미도시)을 통해 제 1 연결 전극(240a)과 접속하는 드레인 전극(270b) 및 소스, 드레인 전극(270a, 270b)을 포함한 보호막(260) 상에 형성되며, 화소 전극(230c)의 일부 영역을 노출시키는 개구부를 갖는 뱅크(280)를 포함한다.
여기서, 기판(200)은 절연 유리, 플라스틱, 도전성 기판 또는 플렉서블(Flexible) 기판일 수 있으며, 기판(200) 전면에 형성되는 버퍼층(210)은 필요에 따라 생략할 수 있다.
제 1 액티브층(210a)은 IZO(Indium Zinc Oxide), GZO(Gallium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 등과 같은 산화물층이며, 제 1 액티브층과 동일층에 스토리지 하부 전극(210e)이 더 형성된다. 그리고, 반사층(230)은 알루미늄(Al), 은(Ag)과 같이 반사율이 높은 금속으로 광 효율을 향상시키기 위한 것이다.
기판(200) 상에 형성된 제 1 액티브층, 게이트 전극(230a), 소스, 드레인 전극(270a, 270b)을 포함하는 박막 트랜지스터는, 활성층 채널에 IGZO(Indium Galium Zinc Oxide), ZnO(Zinc Oxide), TiO(Titanum Oxide)등의 산화물을 사용하는 박막 트랜지스터인 산화물 박막 트랜지스터(Oxide TFT), 활성층 채널에 유기물을 사용하는 유기 박막 트랜지스터(Organic TFT), 활성층 채널에 비정질 실리콘을 이용해 박막 트랜지스터 기판을 제조하는 비정질 실리콘 박막 트랜지스터(Amorphous Silicon TFT) 및 활성층 채널에 다결정 실리콘을 이용해 박막 트랜지스터 기판을 제조하는 다결정 실리콘 박막 트랜지스터(Poly Silicon TFT) 중 선택하여 이루어진다.
게이트 라인(GL), 게이트 전극(230a), 화소 전극(230c) 및 제 1 연결 전극(240a)은 하프 톤 마스크(Half Tone Mask)를 이용하여 게이트 절연막(220) 상에 형성되며, 동시에 스토리지 상부 전극(230b), 게이트 패드(230d) 및 데이터 패드(230e)가 형성된다.
게이트 라인(GL)과 게이트 전극(230a)은 제 1, 제 2 게이트 물질이 차례로 적층된 이중층 구조이며, 화소 전극(230c)은 제 1 게이트 물질로만 이루어진 단일층 구조로 반사층(230)의 전면을 덮도록 형성된다. 또한, 게이트 패드(230d)와 데이터 패드(230e) 역시 화소 전극(230c)과 같이 제 1 게이트 물질로만 이루어진 단일층 구조이다.
한편, 데이터 패드(230e)의 일부 영역 상에는 데이터 라인과 데이터 패드(230d)를 접속시키는 제 2 연결 전극(240b)이 더 형성되며, 제 1, 제 2 연결 전극(240a, 240b)은 제 2 게이트 물질로 형성된다.
제 1 게이트 물질은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide)와 같은 도전성 물질이며, 제 2 게이트 물질은 네오디뮴(Nd), 구리(Cu), 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo) 중 선택된 물질이거나 이들의 합금 물질인 것이 바람직하다.
평탄화막(250)과 보호막(260)은 SiO2, SiNx와 같은 물질로 형성되며, 소스, 드레인 전극 및 데이터 라인은 제 2 게이트 물질과 같이 네오디뮴(Nd), 구리(Cu), 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo) 중 선택된 물질이거나 이들의 합금 물질로 형성된다.
그리고, 제 1, 제 2 콘택홀(미도시)은 각각 소스, 드레인 영역(210c, 210d)을 노출시키며, 제 3 콘택홀(미도시)은 제 1 연결 전극(240a)을 노출시킨다. 또한, 제 4, 제 6 콘택홀(미도시)은 각각 게이트 패드(230d)와 데이터 패드(230e)를 노출시키며, 제 5 콘택홀(미도시)은 제 2 연결 전극(240b)을 노출시킨다.
소스 전극(270a)은 제 1 콘택홀(미도시)을 통해 소스 영역(210c)과 접속하고, 드레인 전극(270b)은 제 2 콘택홀(미도시)을 통해 드레인 영역(210d)과 접속하며 동시에, 제 3 콘택홀(미도시)을 통해 제 1 연결 전극(240a)과 접한다. 그리고, 데이터 라인(DL)은 제 5 콘택홀(미도시)을 통해 데이터 패드(230e) 상에 형성된 제 2 연결 전극(240b)과 접속한다.
뱅크(280)는 폴리이미드계, 폴리아크릴계, 폴리스틸렌계 등과 같은 고분자 물질 중 선택된 물질로 형성되어 영상을 표시하는 다수의 화소 영역들을 나누는 기능을 한다. 그리고, 도시하지는 않았으나, 뱅크(280)는 스페이서와 동시에 형성될 수 있으며, 스페이서는 외부로부터의 압력에 의한 물리적 손상을 방지한다.
상기와 같은 본 발명의 박막 트랜지스터 기판은 탑 게이트(Top Gate) 구조의 박막 트랜지스터를 형성하여 유기 발광층에서 발생한 광이 액티브층에 입사되는 것을 방지함으로써 박막 트랜지스터의 신뢰성과 안정성을 향상시킬 수 있다. 특히, 화소 전극 하부에 형성된 반사층이 유기 발광층에서 발생한 광이 박막 트랜지스터로 입사되는 것을 최소화함으로써 전면 발광 효율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 기판의 제조 방법을 상세히 설명하면 다음과 같다.
도 5a 내지 도 5g는 본 발명의 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단면도이다.
먼저, 도 5a와 같이, 기판(200) 상에 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법으로 버퍼층(205)을 형성한다. 그리고, 버퍼층(205)상에 IZO(Indium Zinc Oxide), GZO(Gallium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 등과 같은 산화물층을 증착하고, 제 1 마스크를 이용하여 이를 패터닝하여 버퍼층(205) 상의 스위칭 영역에 제 1 액티브층(210a)과 제 2 액티브층(210b)을 형성한다.
도 5b와 같이, 제 1 액티브층(210a)과 제 2 액티브층(210b)을 포함한 버퍼층(205) 상에 게이트 절연막(220)을 형성한다. 그리고, 게이트 절연막(220) 전면에 반사율이 높은 알루미늄(Al), 은(Ag)과 같은 금속을 증착한 후, 제 2 마스크를 이용하여 이를 패터닝하여 반사층(230)을 형성한다.
이어, 도 5c와 같이, 반사층(230)을 포함한 게이트 절연막(220) 전면에 제 1, 제 2 게이트 물질을 차례로 적층한 후 제 3 마스크인 하프톤 마스크(Half Tone Mask)를 이용한 마스크 공정으로 이를 패터닝하여, 게이트 라인(GL), 게이트 전극(230a), 스토리지 상부 전극(230b), 화소 전극(230c), 게이트 패드(230d) 및 데이터 패드(230e)를 형성한다.
스토리지 상부 전극(230b), 화소 전극(230c), 게이트 패드(230d) 및 데이터 패드(230e)는 제 1 게이트 물질로만 구성된 단일층 구조이며, 게이트 라인(GL)과 게이트 전극(230a)은 제 1, 제 2 게이트 물질이 차례로 적층된 이중층 구조이다.
이 때, 제 1 게이트 물질은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide)와 같은 도전성 물질이며, 제 2 게이트 물질은 네오디뮴(Nd), 구리(Cu), 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo) 중 선택된 물질이거나 이들의 합금 물질인 것이 바람직하다.
한편, 화소 전극(230c)은 반사층(230)의 전면을 덮도록 형성되며, 반사층(230)에 대응되지 않는 화소 전극(230c)의 일부 영역 상에 제 1 연결 전극(240a)을 더 형성한다. 제 1 연결 전극(240a)은 후술할 드레인 전극과 화소 전극(230c)의 접촉 특성을 향상시키기 위한 것이다.
데이터 패드(230e)의 일부 영역 상에도 데이터 패드(230e)와 데이터 라인(DL)의 접촉 특성을 향상시키기 위한 제 2 연결 전극(240b)을 더 형성한다. 이 때, 제 1, 제 2 연결 전극(240a, 240b)은 제 2 게이트 물질로 형성되는 것이 바람직하다.
도 5d와 같이, H2, He, N2O 등의 플라즈마를 이용하여 게이트 전극(230a)과 대응되지 않는 제 1 액티브층(210a)의 양측을 도핑하여 소스, 드레인 영역(210c, 210d)을 형성한다. 동시에, 스토리지 상부 전극(230b)을 이용하여 제 2 액티브층(210b)을 도핑하여 스토리지 하부 전극(210e)을 형성한다. 이로써, 스토리지 하부 전극(210e), 게이트 절연막(220) 및 스토리지 상부 전극(230b)을 포함하는 스토리지 커패시터(C)가 형성된다. 이 때, 상술한 H2, He, N2O는 원자크기가 매우 작아 스토리지 상부 전극(230b)을 투과하여 제 2 액티브층(210b)에 침투할 수 있다.
도 5e와 같이, 게이트 라인(GL), 게이트 전극(230a), 스토리지 상부 전극(230b), 화소 전극(230c), 게이트 패드(230d), 데이터 패드(230e) 및 제 1, 제 2 연결 전극(240a, 240b)를 포함한 게이트 절연막(220) 전면에 평탄화막(250)과 보호막(260)을 차례로 형성한다. 그리고, 제 4 마스크를 이용하여 평탄화막(250)과 보호막(260)을 선택적으로 제거하여, 제 1 내지 제 6 콘택홀(250a 내지 250f)을 형성한다.
제 1, 제 2 콘택홀(250a, 250b)은 각각 소스, 드레인 영역(210c, 210d)을 노출시키며, 제 3 콘택홀(250c)은 제 1 연결 전극(240a)을 노출시킨다. 그리고, 제 4, 제 6 콘택홀(250d, 250f)은 각각 게이트 패드(230d)와 데이터 패드(230e)를 노출시키며, 제 5 콘택홀(250e)은 제 2 연결 전극(240b)을 노출시킨다.
이어, 도 5f와 같이 제 1 내지 제 6 콘택홀을 포함한 보호막(260) 전면에 데이터 물질을 증착한 후, 제 5 마스크를 이용하여 이를 패터닝하여 소스, 드레인 전극(270a, 270b)과 데이터 라인(DL)을 형성한다. 데이터 물질은 제 2 게이트 물질과 같이 네오디뮴(Nd), 구리(Cu), 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo) 중 선택된 물질이거나 이들의 합금 물질인 것이 바람직하다.
소스 전극(270a)은 제 1 콘택홀(250a)을 통해 소스 영역(210c)과 접속한다. 그리고, 드레인 전극(270b)은 제 2 콘택홀(250b)을 통해 드레인 영역(210d)과 접속하며 동시에, 제 3 콘택홀(250c)을 통해 제 1 연결 전극(240a)과 접한다. 그리고, 데이터 라인(DL)은 제 5 콘택홀(250e)을 통해 데이터 패드(230e) 상에 형성된 제 2 연결 전극(240b)과 접속한다.
이어, 도 5g와 같이, 소스, 드레인 전극(270a, 270b) 및 데이터 라인(DL)을 포함한 보호막(260) 상에 고분자 물질을 형성하고, 제 6 마스크를 이용하여 이를 선택적으로 제거하여 화소 전극(230c)의 일부를 노출시키는 개구부를 갖는 뱅크(Bank)(280)를 형성한다.
상술한 바와 같이, 본원발명은 6개의 마스크를 이용하여 박막 트랜지스터 기판을 형성하므로 제조 비용을 절감하고 수율과 생산성을 향상시킬 수 있다. 특히, 마스크 수의 저감으로 공정상으로는 각 마스크에 소요되는 노광 및 현상의 포토 공정과, 식각, 세정 공정 등을 생략할 수 있어, 10여 스텝을 줄여 수율을 향상시킬 수 있다.
또한, 탑 게이트(Top Gate) 구조의 박막 트랜지스터를 형성하여 유기 발광층에서 발생한 광이 액티브층에 입사되는 것을 방지하여 박막 트랜지스터의 신뢰성과 안정성을 향상시킬 수 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
200: 기판 205: 버퍼층
210a: 제 1 액티브층 210b: 제 2 액티브층
210c: 소스 영역 210d: 드레인 영역
210e: 스토리지 하부 전극 220: 게이트 절연막
230: 반사층 230a: 게이트 전극
230b: 스토리지 상부 전극 230c: 화소 전극
230d: 게이트 패드 230e: 데이터 패드
240a: 제 1 연결 전극 240b: 제 2 연결 전극
250: 평탄화막 250a: 제 1 콘택홀
250b: 제 2 콘택홀 250c: 제 3 콘택홀
250d: 제 4 콘택홀 250e: 제 5 콘택홀
250f: 제 6 콘택홀 260: 보호막
270a: 소스 전극 270b: 드레인 전극
280: 뱅크
210a: 제 1 액티브층 210b: 제 2 액티브층
210c: 소스 영역 210d: 드레인 영역
210e: 스토리지 하부 전극 220: 게이트 절연막
230: 반사층 230a: 게이트 전극
230b: 스토리지 상부 전극 230c: 화소 전극
230d: 게이트 패드 230e: 데이터 패드
240a: 제 1 연결 전극 240b: 제 2 연결 전극
250: 평탄화막 250a: 제 1 콘택홀
250b: 제 2 콘택홀 250c: 제 3 콘택홀
250d: 제 4 콘택홀 250e: 제 5 콘택홀
250f: 제 6 콘택홀 260: 보호막
270a: 소스 전극 270b: 드레인 전극
280: 뱅크
Claims (11)
- 기판;
상기 기판 상에 형성되며, 소스 영역과 드레인 영역을 포함하는 제 1 액티브층;
상기 제 1 액티브층을 포함한 상기 기판 전면에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 반사층;
상기 반사층과 동일층에 형성되며, 제 1, 제 2 게이트 물질이 차례로 적층된 이중층 구조의 게이트 라인과 게이트 전극;
상기 반사층 전면을 덮도록 형성되며, 상기 제 1 게이트 물질로만 형성된 단일층 구조의 화소 전극;
상기 반사층에 대응되지 않는 상기 화소 전극의 일부 영역 상에 형성된 제 1 연결 전극;
상기 제 1 연결 전극을 포함한 상기 게이트 절연막 전면에 차례로 형성된 평탄화막과 보호막;
상기 평탄화막과 보호막을 선택적으로 제거하여 형성되며, 각각 상기 소스 영역, 드레인 영역 및 제 1 연결 전극의 일부 영역을 노출시키는 제 1, 제 2 및 제 3 콘택홀;
상기 보호막 상에 형성된 데이터 라인, 상기 제 1 콘택홀을 통해 상기 소스 영역과 접속하는 소스 전극 및 상기 제 2 콘택홀을 통해 상기 드레인 영역과 접속하며, 상기 제 3 콘택홀을 통해 상기 제 1 연결 전극과 접속하는 드레인 전극; 및
상기 소스 전극과 드레인 전극을 포함한 상기 보호막 상에 형성되며, 상기 화소 전극의 일부 영역을 노출시키는 개구부를 갖는 뱅크를 포함하는 박막 트랜지스터 기판. - 제 1 항에 있어서,
상기 제 1 게이트 물질은 ITO, IZO, ITZO와 같은 투명 도전 물질 중 선택된 물질인 박막 트랜지스터 기판. - 제 1 항에 있어서,
상기 화소 전극과 동일층에 형성되며, 상기 제 1 게이트 물질로 형성된 게이트 패드와 데이터 패드를 더 포함하는 박막 트랜지스터 기판. - 제 3 항에 있어서,
상기 데이터 패드의 일부 영역 상에 제 2 연결 전극이 더 형성되어, 상기 제 2 연결 전극을 통해 상기 데이터 라인과 상기 데이터 패드가 접속하는 박막 트랜지스터 기판. - 제 1 마스크를 이용하여 기판 상에 제 1 액티브층을 형성하는 단계;
상기 제 1 액티브층을 포함한 상기 기판 전면에 게이트 절연막을 형성하는 단계;
제 2 마스크를 이용하여 상기 게이트 절연막 상에 반사층을 형성하는 단계;
제 3 마스크를 이용하여 상기 반사층과 동일층에 제 1, 제 2 게이트 물질이 차례로 적층된 이중층 구조의 게이트 라인과 게이트 전극을 형성함과 동시에, 상기 반사층 전면을 덮으며 상기 제 1 게이트 물질로만 구성된 단일층 구조의 화소 전극을 형성하고, 상기 반사층에 대응되지 않는 상기 화소 전극의 일부 영역 상에 제 1 연결 전극을 형성하는 단계;
상기 게이트 전극 양측의 제 1 액티브층을 도핑하여 소스 영역과 드레인 영역을 형성하는 단계;
상기 제 1 연결 전극을 포함한 상기 게이트 절연막 전면에 차례로 평탄화막과 보호막을 형성하는 단계;
제 4 마스크를 이용하여 상기 평탄화막과 보호막을 선택적으로 제거하여 각각 상기 소스 영역, 드레인 영역 및 제 1 연결 전극의 일부 영역을 노출시키는 제 1, 제 2 및 제 3 콘택홀을 형성하는 단계;
제 5 마스크를 이용하여 상기 보호막 상에 데이터 라인을 형성함과 동시에, 상기 제 1 콘택홀을 통해 상기 소스 영역과 접속하는 소스 전극 및 상기 제 2 콘택홀을 통해 상기 드레인 영역과 접속하며, 상기 제 3 콘택홀을 통해 상기 제 1 연결 전극과 접속하는 드레인 전극을 형성하는 단계; 및
제 6 마스크를 이용하여 상기 소스 전극과 드레인 전극을 포함한 상기 보호막 상에 형성되며, 상기 화소 전극의 일부 영역을 노출시키는 개구부를 갖는 뱅크를 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법. - 제 5 항에 있어서,
상기 제 3 마스크는 하프톤 마스크인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제 5 항에 있어서,
상기 제 1 액티브층을 형성하는 단계는 상기 제 1 액티브층과 동일층에 제 2 액티브층을 더 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제 7 항에 있어서,
상기 화소 전극과 동일층에 스토리지 상부 전극을 형성하고 상기 스토리지 상부 전극을 이용하여 상기 제 2 액티브층을 도핑하여 스토리지 하부 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법 - 제 5 항에 있어서,
상기 화소 전극과 동일층에 상기 제 1 게이트 물질로 게이트 패드와 데이터 패드를 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법. - 제 9 항에 있어서,
상기 데이터 패드의 일부 영역 상에 제 2 연결 전극을 더 형성하여 상기 데이터 패드와 데이터 라인을 접속시키는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법. - 제 5 항에 있어서,
상기 소스 영역과 드레인 영역을 형성하는 단계는 플라즈마 도핑 방법을 이용하는 박막 트랜지스터 기판의 제조 방법.
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