WO2017043572A1 - 薄膜トランジスタ基板およびその製造方法 - Google Patents

薄膜トランジスタ基板およびその製造方法 Download PDF

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井上　和式
謙 今村
津村　直樹
耕治 小田
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三菱電機株式会社
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Definitions

  • the present invention relates to a TFT active matrix substrate (thin film transistor substrate: hereinafter referred to as “TFT substrate”) using a thin film transistor (TFT) as a switching device and a method for manufacturing the same.
  • TFT substrate thin film transistor substrate
  • TFT thin film transistor
  • the TFT substrate is used for an electro-optical device such as a display device (liquid crystal display device) using liquid crystal, for example.
  • a display device liquid crystal display device
  • Semiconductor devices such as TFTs are characterized by low power consumption and thinness, and are actively applied to flat panel displays.
  • LCDs Liquid crystal display devices
  • TFT-LCDs are superior to CRTs (cathode-ray tubes) and simple matrix LCDs in terms of portability and display quality, and are widely put into practical use in display products such as mobile computers, notebook computers, and televisions. ing.
  • a TFT-LCD has a liquid crystal display panel having a structure in which a liquid crystal layer is sandwiched between a TFT substrate having a plurality of TFTs arranged in an array and a counter substrate having a color filter or the like. is doing.
  • a polarizing plate is provided on each of the front side and the back side of the liquid crystal display panel, and a backlight is provided on the outer side of one of them.
  • a vertical electric field method such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode, an IPS (In Plane Switching) mode (“IPS” is a registered trademark), and FFS (Fringe).
  • a horizontal electric field method such as a field-switching mode.
  • a horizontal electric field type liquid crystal display device has a wider viewing angle, higher definition, and higher brightness than those of a vertical electric field type, and is mainly used for in-vehicle display devices, small and medium-sized panels such as smartphones and tab reds. It is becoming.
  • a pixel electrode to which a voltage corresponding to an image signal is applied is disposed on a TFT substrate, and a common electrode fixed at a constant potential (common potential) is disposed on a counter substrate. Accordingly, the liquid crystal in the liquid crystal layer is driven by an electric field substantially perpendicular to the surface of the liquid crystal display panel.
  • both the pixel electrode and the common electrode are disposed on the TFT substrate, and the liquid crystal in the liquid crystal layer is driven by an electric field substantially horizontal to the surface of the liquid crystal display panel.
  • the pixel electrode and the common electrode are disposed so as to face each other with an insulating film therebetween.
  • Either the pixel electrode or the common electrode may be formed below, but the lower electrode is formed in a flat plate shape, and the upper electrode (side closer to the liquid crystal layer) has a slit. It is formed in a lattice shape or a comb shape having slits.
  • amorphous silicon (a-Si) has been used as a semiconductor film for forming an active layer (channel layer) of a TFT.
  • a-Si amorphous silicon
  • An oxide semiconductor has higher mobility than conventional amorphous silicon, and has an advantage that a small and high-performance TFT can be realized.
  • a zinc oxide (ZnO) -based material and an amorphous InGaZnO-based material obtained by adding gallium oxide (Ga 2 O 3 ) and indium oxide (In 2 O 3 ) to zinc oxide are mainly used. Yes. These techniques are disclosed in Patent Documents 1 and 2 and Non-Patent Document 1.
  • oxide semiconductor materials generally include amorphous ITO (indium oxide (In 2 O 3 ) + tin oxide (SnO 2 )) and amorphous InZnO (indium oxide (In 2 O) which are transparent conductors. 3 )
  • ITO indium oxide (In 2 O 3 ) + tin oxide (SnO 2 )
  • InZnO indium oxide (In 2 O) which are transparent conductors. 3
  • an oxide conductor such as + zinc oxide (ZnO)
  • it can be etched with a weak acid solution such as oxalic acid or carboxylic acid, and has an advantage that pattern processing is easy.
  • such an oxide semiconductor material is used for etching a general metal film (for example, Cr, Ti, Mo, Ta, Al, Cu and alloys thereof) used for a source electrode and a drain electrode of a TFT.
  • the acid-based solution may also be damaged by etching to deteriorate the characteristics.
  • the oxide semiconductor material may be dissolved in these acid-based solutions. Therefore, for example, a TFT (generally, back channel etching) in which a source electrode and a drain electrode are disposed on a channel layer made of an oxide semiconductor as disclosed in FIG.
  • the channel layer may be damaged by an acid-based solution used for processing the source electrode and the drain electrode, and the TFT characteristics may be deteriorated.
  • the channel layer is damaged by an oxidation-reduction reaction at the interface, and the characteristics of the TFT are deteriorated. There was something that would let me.
  • TFT structure in which a protective insulating film is formed as an upper layer of a semiconductor film as shown in Patent Document 3.
  • the oxide semiconductor film can be prevented from being damaged or lost by etching for processing the metal film into the source electrode and the drain electrode.
  • a TFT having this structure is generally called an etching stopper or an etch stopper (ES) type TFT.
  • FIG. 1 and FIG. 2 of Patent Document 1 in which a metal oxide such as ZnO is used for a semiconductor film include silicon oxide or silicon nitride on a semiconductor film (channel layer) made of a metal oxide.
  • a TN-mode ES-type TFT substrate provided with a channel protective film (channel protective layer) is disclosed.
  • a TN mode TFT substrate having a back channel etching type TFT having an a-Si semiconductor film as a channel layer as disclosed in FIGS. (1) forming a gate electrode, (2) forming a gate insulating film and a channel layer, (3) forming a source electrode and a drain electrode, (4) forming a contact hole in the protective insulating film, (5) It can be manufactured through a total of five photoengraving steps, ie, a pixel electrode forming step.
  • an oxide semiconductor material has conventionally been said to have a light transmission property with an energy band gap of 3 eV or more, and thus has little absorption with respect to visible light.
  • Non-Patent Document 2 and the like it has been pointed out that there is a problem that characteristics deteriorate with respect to visible light in a short wavelength region.
  • Kenji Nomura et al. “Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors '', Nature 2004, 432, 488-492 Dharam Pal Gosain et al., “Instability of Amorphous Indium Gallium Zinc Oxide Thin Film Transistors under Light Illumination '', Japanese Journal of Applied Physics 2009, 48, 03B018-1 to 03B018-5
  • Patent Document 4 discloses (1) a gate electrode forming step, (2) a channel layer forming step using an oxide semiconductor, (3) a contact hole forming step for a protective insulating film, (4) a pixel electrode, There has been proposed a method of manufacturing a TN mode etch stopper type TFT substrate by using a total of four photoengraving steps of forming a source electrode and a drain electrode. In addition, the photoengraving process for forming the source wiring connected to the source electrode is performed between the process (2) and the process (3), and there may be a total of 5 photoengraving processes. .
  • a first insulating film in the same layer as the gate insulating film and a protective insulating film in the same layer are provided below the source wiring to which the source electrode of the TFT is connected.
  • the second insulating film is present.
  • an oxide semiconductor film etching step is performed between the first insulating film forming step and the second insulating film forming step. Therefore, the surface of the first insulating film may be damaged in the etching process of the oxide semiconductor film, and the adhesion between the first insulating film and the second insulating film may be deteriorated.
  • Patent Document 4 describes a method for reducing the number of photoengraving processes for LCDs using etch stopper TFTs, the process of photoengraving processes in the production of lateral electric field type LCDs (particularly FFS-LCDs) is described. There is no description on how to reduce the number of times and manufacturing costs. There is no description on a method for preventing characteristic deterioration (light deterioration) when light enters the oxide semiconductor film. In order to prevent this, if a new light-shielding film is provided, the number of photoengraving steps increases.
  • the present invention has been made to solve the above-described problems.
  • a TFT substrate having an etch stopper type TFT and a TFT substrate of a lateral electric field type LCD (particularly FFS-LCD) the TFT channel layer is oxidized.
  • An object of the present invention is to provide a TFT substrate and a method for manufacturing the same that can suppress the above.
  • the thin film transistor substrate according to the present invention is a thin film transistor substrate in which a plurality of pixels are arranged in a matrix, and the pixel includes a gate electrode selectively disposed on the substrate, and a gate insulating film covering the gate electrode.
  • a semiconductor channel layer formed of an oxide semiconductor film and selectively disposed on the gate insulating film, a protective insulating film disposed on the semiconductor channel layer, the protective insulating film, and the semiconductor channel A first interlayer insulating film provided on the substrate so as to cover the laminated film with the layer, and a transparent conductive film, through a contact hole penetrating the first interlayer insulating film and the protective insulating film, A source electrode and a drain electrode that are in contact with and spaced apart from the semiconductor channel layer; and a pixel electrode extending from the drain electrode, the semiconductor channel layer comprising: A region between the source electrode and the drain electrode forms a channel region, and a first light-shielding film is disposed on the protective insulating film so as to
  • the entire region of the semiconductor channel layer is shielded by the first and second light shielding films also above the semiconductor channel layer. Since it has a structure, it is possible to prevent deterioration of the channel layer (light deterioration) due to absorption of backlight light and external light during operation of the liquid crystal display device.
  • FIG. 1 is a plan view illustrating a planar configuration of a pixel according to Embodiment 1
  • FIG. 2 is a cross-sectional configuration taken along line XX in FIG. 1 (a cross-sectional configuration of a TFT portion and a cross-sectional configuration of a pixel portion).
  • FIG 3 is a cross-sectional view showing a cross-sectional configuration at the YY line (cross-sectional configuration of the gate terminal portion) and a cross-sectional configuration at the ZZ line (cross-sectional configuration of the source terminal portion).
  • the TFT substrate 100 is used for a light transmission type TN mode liquid crystal display device.
  • the TFT substrate 100 is arranged such that a plurality of gate wirings 3 (scanning signal lines) and a plurality of source wirings 151 (display signal lines) intersect at right angles, and the intersections of both wirings.
  • a TFT is disposed in the vicinity, and the gate electrode 2 of the TFT is constituted by a part of the gate wiring 3. That is, the portion branched from the gate wiring 3 and extending to the TFT formation region (TFT portion) constitutes the gate electrode 2.
  • the depth and width of the portion that becomes the gate electrode 2 are made larger than the width of the gate wiring 3, and the source electrode 22 and the drain electrode 23 can be disposed above the gate electrode 2.
  • the gate wiring 3 is disposed so as to extend in the horizontal direction (X direction), and the source wiring 151 is disposed so as to extend in the vertical direction (Y direction).
  • the source wiring 151 is composed of a lower layer source wiring 15 and an upper layer source wiring 26.
  • the gate terminal 4 is obtained by adding a light-shielding metal or alloy, for example, a metal such as molybdenum (Mo) and aluminum (Al), or other elements to these metals, as will be described later.
  • a light-shielding metal or alloy for example, a metal such as molybdenum (Mo) and aluminum (Al), or other elements to these metals, as will be described later.
  • a first conductive film made of an alloy is used.
  • one end of the lower layer source wiring 15 is connected to the source terminal 15T, and the source terminal extraction electrode 26T is connected to the source terminal 15T through the first source terminal contact hole 20.
  • the upper layer source wiring 26 extending from the source electrode 22 is connected to the lower layer source wiring 15 through the first source wiring contact hole 10, whereby the source electrode 22 is electrically connected to the lower source wiring 15.
  • the drain electrode 23 extends to the pixel region to form a light transmissive transmissive pixel electrode 24.
  • upper light shielding films 22b and 23b are provided on the regions of the source electrode 22 and the drain electrode 23, respectively.
  • the TFT substrate 100 since the region surrounded by the adjacent gate wiring 3 and the adjacent lower layer source wiring 15 is a pixel region, the TFT substrate 100 has a configuration in which the pixel regions are arranged in a matrix.
  • the TFT substrate 100 has a substrate 1, which is a transparent insulating substrate such as glass, as a base material, and a gate electrode 2 (including gate wiring 3) and a gate terminal 4 are disposed on the substrate 1.
  • a substrate 1 is a transparent insulating substrate such as glass, as a base material
  • a gate electrode 2 including gate wiring 3
  • a gate terminal 4 are disposed on the substrate 1.
  • An insulating film 6 (first insulating film) is disposed so as to cover the gate electrode 2 and the gate terminal 4. Since the insulating film 6 functions as a gate insulating film in the TFT portion, it may be referred to as a gate insulating film 6.
  • an oxide semiconductor film 7 is disposed on the insulating film 6 at a position overlapping the gate electrode 2. Since the oxide semiconductor film 7 functions as a channel layer of the TFT, it may be referred to as a semiconductor channel layer 7.
  • the planar pattern of the semiconductor channel layer 7 is formed smaller than the planar pattern of the gate electrode 2 in plan view, and the outline of the semiconductor channel layer 7 exists inside the outline of the gate electrode 2. ing.
  • the semiconductor channel layer 7 is, for example, a zinc oxide (ZnO) -based oxide semiconductor, an InZnSnO-based oxide semiconductor obtained by adding indium oxide (In 2 O 3 ) and tin oxide (SnO 2 ) to zinc oxide, or an oxide An InGaZnO-based oxide semiconductor in which gallium oxide (Ga 2 O 3 ) and indium oxide (In 2 O 3 ) are added to zinc can be used.
  • the semiconductor channel layer 7 is made of an oxide semiconductor, the mobility can be increased as compared with the conventional structure using amorphous silicon for the semiconductor channel layer.
  • a protective insulating film 8 (second insulating film) is disposed on the semiconductor channel layer 7, and a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • the channel region lower layer light shielding film 9 for example, a metal such as Mo and Al, or an alloy obtained by adding other elements to these metals is used.
  • a first source electrode contact hole 11 and a first drain electrode contact hole 12 are provided in the channel region lower-layer light shielding film 9 on the semiconductor channel layer 7.
  • the channel region lower light shielding film 9 may be referred to as lower light shielding films 9a, 9b and 9c depending on the portion provided for convenience.
  • an oxide semiconductor film 13 in the same layer as the semiconductor channel layer 7 in the TFT portion is provided, and an insulating film 14 in the same layer as the protective insulating film 8 is formed on the oxide semiconductor film 13. Is provided.
  • a source terminal 15T (including the lower layer source wiring 15) in the same layer as the channel region lower light shielding film 9 (second conductive film) is provided on the insulating film 14, and the uppermost layer film of the three-layer stack It has become.
  • an insulating film 6 is formed so as to cover the gate terminal 4 (including the gate wiring 3).
  • An interlayer insulating film 16 (third insulating film) is disposed on the entire surface of the substrate 1 so as to cover the insulating film 6, the semiconductor channel layer 7, the protective insulating film 8, and the channel region lower light shielding film 9.
  • a second source electrode contact hole 17 and a second drain electrode contact hole 18 that penetrate the interlayer insulating film 16 and the protective insulating film 8 and reach the semiconductor channel layer 7 are provided.
  • the second source electrode contact hole 17 is disposed so as to be located inside the outer periphery of the first source electrode contact hole 11 in plan view, and is formed so that the surface of the semiconductor channel layer 7 is exposed on the bottom surface thereof.
  • the second drain electrode contact hole 18 is disposed so as to be located inside the outer periphery of the first drain electrode contact hole 12 in plan view, and the surface of the semiconductor channel layer 7 is exposed at the bottom surface. It is formed.
  • the source electrode 22 and the drain electrode 23 formed as the third conductive film are directly separated from the semiconductor channel layer 7 via the second source electrode contact hole 17 and the second drain electrode contact hole 18, respectively. It is arranged to connect.
  • a region between the source electrode 22 and the drain electrode 23 in the semiconductor channel layer 7 forms a channel region BC.
  • a transparent conductive film transparent conductive film
  • upper-layer light shielding films 22b and 23b are provided, respectively.
  • the upper light-shielding films 22b and 23b are formed of, for example, a light-shielding metal film, they are formed apart from each other so that the source electrode 22 and the drain electrode 23 are not electrically short-circuited.
  • metals such as Mo and Al, or alloys obtained by adding other elements to these metals can be used as the upper light shielding films 22b and 23b.
  • the upper region of the semiconductor channel layer 7 in the TFT portion is shielded against light from the upper surface in plan view by the upper light shielding films 22b and 23b and the lower light shielding films 9a, 9b and 9c. It becomes the composition which is done.
  • the lower region of the semiconductor channel layer 7 in the TFT portion is configured so that the entire region is shielded against light from the lower surface (surface on the substrate 1 side) by the gate electrode 2 in plan view.
  • the source extraction electrode 26T is provided so as to be directly connected to the source terminal 15T through the first source terminal portion contact hole 20 that penetrates the interlayer insulating film 16 and reaches the source terminal 15T. ing.
  • the gate terminal extraction electrode 25 is directly connected to the gate terminal 4 through the first gate terminal portion contact hole 19 that penetrates the interlayer insulating film 16 and the insulating film 6 and reaches the gate terminal. It is provided so that.
  • the source extraction electrode 26T and the gate terminal extraction electrode 25 are formed of a third conductive film in the same layer as the source electrode 22 and the drain electrode 23 of the TFT portion.
  • a method for manufacturing the TFT substrate 100 according to the first embodiment will be described below with reference to FIGS.
  • a plan view and a cross-sectional view showing the final process correspond to FIGS. 1 and 2, respectively.
  • the substrate 1 which is a transparent insulating substrate such as glass is cleaned using a cleaning liquid or pure water.
  • a glass substrate having a thickness of 0.6 mm is used as the substrate 1.
  • a first conductive film made of a material such as the gate electrode 2 and the gate wiring 3 is formed on the entire surface of one main surface of the cleaned substrate 1. Note that the side on which the gate electrode 2, the gate wiring 3, and the like are provided is the upper main surface of the substrate 1.
  • the first conductive film examples include metals such as chromium (Cr), molybdenum (Mo), titanium (Ti), copper (Cu), tantalum (Ta), tungsten (W), and aluminum (Al), and these metals.
  • An alloy or the like to which an element is the main component and one or more other elements are added can be used.
  • the main component element means an element having the largest content among elements constituting the alloy.
  • a stacked structure including two or more of these metal layers or alloy layers may be employed.
  • a low resistance conductive film having a specific resistance value of 50 ⁇ cm or less can be obtained.
  • an aluminum (Al) alloy film is used as the first conductive film, and the Al alloy film is formed to a thickness of 200 nm by a sputtering method using an argon (Ar) gas.
  • a photoresist material is applied onto the first conductive film, a photoresist pattern is formed in the first photolithography process, and the first conductive film is patterned by etching using the photoresist pattern as a mask.
  • wet etching using a solution containing phosphoric acid, acetic acid and nitric acid Phosphoric-Acetic-Nitric acid: PAN chemical solution
  • PAN chemical solution Phosphoric-Acetic-Nitric acid
  • an insulating film 6 (first insulating film) is formed on the entire upper main surface of the substrate 1 so as to cover the gate electrode 2, the gate wiring 3 and the gate terminal 4.
  • an oxide semiconductor film, a second insulating film, and a second conductive film are stacked in this order on the film 6 and patterned into approximately the same shape by etching.
  • a stacked body of the semiconductor channel layer 7, the protective insulating film 8, and the channel region lower layer light shielding film 9 is obtained above the gate electrode 2. This stacked body is arranged so that the outline in plan view exists inside the outline of the gate electrode 2.
  • a stacked body of the oxide semiconductor film 13, the insulating film 14, and the lower source wiring 15 is formed.
  • the oxide semiconductor film 13 and the insulating film are formed in the same process as described above.
  • a laminate of the film 14 and the source terminal 15T is formed.
  • the insulating film 6 is formed by forming a silicon nitride film (SiN) and a silicon oxide film (SiO) in this order by using a chemical vapor deposition (CVD) method.
  • SiN silicon nitride film
  • SiO silicon oxide film
  • the SiO film contains oxygen (O) atoms
  • the SiO film has a weak barrier property (blocking property) against impurity elements that affect TFT characteristics such as moisture (H 2 O), hydrogen (H 2 ), sodium (Na), and potassium (K).
  • the insulating film 6 is a laminated film of a SiN film having a thickness of 400 nm and a SiO film having a thickness of 50 nm.
  • the insulating film 6 functions as a gate insulating film in the TFT portion.
  • the oxide semiconductor film formed over the insulating film 6 uses an oxide containing In, Ga, and Zn (eg, InGaZnO) as an oxide semiconductor. More specifically, a sputtering method using an InGaZnO target [In 2 O 3 .Ga 2 O 3 .2 (ZnO)] in which the atomic composition ratio of In: Ga: Zn: O is 1: 1: 1: 4. Thus, an InGaZnO film was formed.
  • InGaZnO target In 2 O 3 .Ga 2 O 3 .2 (ZnO)
  • the SiO film is formed as the second insulating film by using the CVD method.
  • the reason for using the SiO film containing O atoms is to suppress the influence of the diffusion (release) of O atoms from the lower oxide semiconductor film.
  • an SiO film having a thickness of 100 nm was formed.
  • an aluminum (Al) alloy film having a thickness of 200 nm is formed as the second conductive film.
  • the second conductive film is not limited to an Al alloy, and a light-shielding metal and alloy may be used.
  • a photoresist material is applied to the stacked body of the oxide semiconductor film, the second insulating film, and the second conductive film laminated on the insulating film 6 in this manner, and the photoresist is applied in the second photolithography process.
  • the stacked body is sequentially etched and patterned.
  • the second conductive film (Al alloy film) is etched. Etching of the second conductive film (Al alloy film) was performed by a wet etching method using a solution containing phosphoric acid, acetic acid, and nitric acid (Phosphoric-Acetic-Nitric acid). In this case, since the oxide semiconductor film is covered with the second insulating film, the oxide semiconductor film is not damaged by the etching chemical.
  • the second insulating film (SiO film) is continuously etched.
  • a dry etching method using a gas containing fluorine can be used.
  • dry etching using a gas obtained by adding oxygen (O 2 ) to sulfur hexafluoride (SF 6 ) was performed.
  • O 2 gas damage due to a reduction reaction can be suppressed in the oxide semiconductor film under the second insulating film during etching.
  • the oxide semiconductor film (InGaZnO film) is continuously etched.
  • a wet etching method using an oxalic acid-based chemical solution of oxalic acid 5 wt% + water was used.
  • a photoresist material is applied to the entire upper main surface of the substrate 1 on which each of the laminates is formed, and a photoresist pattern is formed in the third photolithography process. Using this as a mask, the photoresist is formed on the TFT portion.
  • the channel region lower layer light shielding film 9 is patterned by a wet etching method using a PAN chemical solution.
  • a first source electrode contact hole 11 and a first drain electrode contact hole 12 are formed in the channel region lower layer light-shielding film 9.
  • the channel region lower layer light shielding film 9 remaining between the first source electrode contact hole 11 and the first drain electrode contact hole 12 is referred to as the lower layer light shielding film 9 a and the lower layer light shielding film 9 a of the first source electrode contact hole 11.
  • the channel region lower light shielding film 9 remaining on the opposite side is referred to as a lower light shielding film 9b
  • the channel region lower light shielding film 9 remaining on the opposite side of the first drain electrode contact hole 12 from the lower light shielding film 9a is referred to as a lower light shielding film 9c.
  • the protective insulating film 8 is exposed on the bottom surfaces of the first source electrode contact hole 11 and the first drain electrode contact hole 12, but the underlying semiconductor channel layer 7 covered with the protective insulating film 8 is not damaged. Absent.
  • an interlayer insulating film 16 (third insulating film) is formed on the entire upper main surface of the substrate 1.
  • a resin-based insulating film is formed using an organic resin material.
  • an acrylic organic resin material having photosensitivity is applied on the substrate 1 so as to have a thickness of 2.0 to 3.0 ⁇ m by a spin coating method to form the interlayer insulating film 16.
  • the interlayer insulating film 16 is exposed and developed, and as shown in FIGS. 9 and 10, the first source wiring contact hole 10 (see FIG. 10) penetrating the interlayer insulating film 16 is formed.
  • a second source electrode contact hole 17, a second drain electrode contact hole 18, a first gate terminal contact hole 19, and a first source terminal contact hole 20 are formed.
  • the protective insulating film 8 exposed at the bottoms of the second source electrode contact hole 17 and the second drain electrode contact hole 18 is etched.
  • a dry etching method using a gas containing fluorine can be used.
  • dry etching is performed using a gas in which oxygen (O 2 ) is added to sulfur hexafluoride (SF 6 ).
  • O 2 oxygen
  • SF 6 sulfur hexafluoride
  • the first gate terminal contact hole 19 also penetrates the insulating film 6, the Al alloy gate terminal 4 is exposed on the bottom surface thereof, and the bottom surfaces of the first source wiring contact hole 10 and the first source terminal contact hole 20.
  • the lower source wiring 15 and the source terminal 15T of the Al alloy are exposed, but the Al alloy is not etched by dry etching using a gas obtained by adding oxygen (O 2 ) to sulfur hexafluoride (SF 6 ). Therefore, these patterns remain as they are.
  • an olefin-based material, a novolac-based material, a polyimide-based material, and a siloxane-based material can be used in addition to an acrylic organic resin material.
  • These coating-type organic insulating materials have a low dielectric constant, can be easily increased to a thickness of 2.0 ⁇ m or more, and the wiring capacity can be kept low. Therefore, by using these materials, the TFT substrate can be driven at a low voltage, which can contribute to low power consumption. For this reason, the transmissive pixel electrode 24 can be overlapped on the gate wiring or the source wiring, and the aperture ratio can be increased.
  • an inorganic insulating material such as silicon nitride (SiN) or silicon oxide (SiO) can be used instead of the resin-based insulating film material.
  • SiN silicon nitride
  • SiO silicon oxide
  • the first source wiring contact hole 10 the second source electrode contact hole 17, the second drain electrode contact hole 18, and the first gate terminal contact hole 19 using the photoresist pattern as a mask.
  • the first source terminal contact hole 20 is formed.
  • an inorganic insulating film material and a resin insulating film material may be used in appropriate combination.
  • a third conductive film is formed on the entire surface of the interlayer insulating film 16.
  • a transparent conductive film transparent conductive film
  • ITO mixed conductive film
  • tin oxide SnO 2
  • a gas containing hydrogen (H) in argon (Ar) for example, a mixture of hydrogen (H 2 ) gas, water vapor (H 2 O), or the like is used to form a 100 nm thick ITO film by sputtering. Formed in a crystalline state.
  • a photoresist material is applied on the entire surface of the third conductive film (amorphous ITO), a photoresist pattern is formed in the fifth photolithography process, and the third conductive film is etched by using this as a mask.
  • a wet etching method using an oxalic acid-based chemical solution of oxalic acid 5 wt% + water was used.
  • the entire substrate 1 is heated to 200 ° C. By this heating, the amorphous ITO film is crystallized to become a polycrystalline ITO film.
  • the substrate temperature is not limited to 200 ° C., and the mixing ratio of indium oxide (In 2 O 3 ) is 85 wt% or more and 95 wt% or less, and tin oxide (SnO 2 ) is 5 wt% or more and 15 wt% or less ( In the case of a general amorphous ITO film having a total of 100% by weight), it can be crystallized at 140 ° C. or higher.
  • the high temperature side can be arbitrarily determined by the heat resistance temperature of the material used for the layer and pattern formed on the TFT substrate.
  • the heat resistance temperature of this material may be 230 ° C. or lower.
  • the gate terminal extraction electrode 25, the source electrode 22, and the source electrode 22 made of a transparent conductive film (polycrystalline ITO film) are extended.
  • the upper layer source wiring 26, the source terminal extraction electrode 26T, the drain electrode 23, and the transmissive pixel electrode 24 extending from the drain electrode 23 are formed.
  • the gate terminal extraction electrode 25 is directly connected to the gate terminal 4 through the first gate terminal portion contact hole 19.
  • the source electrode 22 is directly connected to the semiconductor channel layer 7 through the second source electrode contact hole 17.
  • the upper layer source line 26 is directly connected to the lower layer source line 15 through the first source line contact hole 10. Further, the source wiring lead electrode 26T is directly connected to the source terminal 15T through the first source terminal contact hole 20.
  • a fourth conductive film is formed on the entire upper main surface of the substrate 1 on which the source electrode 22 and the like are formed.
  • a light-shielding Al alloy film is used as the fourth conductive film.
  • an Al alloy film having a thickness of 100 nm was formed by a sputtering method using Ar gas.
  • the fourth conductive film is not limited to an Al alloy, and other metals and alloys having a light shielding property may be used.
  • a photoresist material is applied to the entire surface of the fourth conductive film (Al alloy film), a photoresist pattern is formed in the sixth photolithography process, and the fourth conductive film is patterned by etching using this as a mask.
  • the fourth conductive film wet etching using a PAN chemical solution was used.
  • the ITO film which is the lower transparent conductive film, is polycrystallized, it is chemically very stable and causes etching damage to the PAN chemical (disappearance of the film, deterioration of electrical characteristics and optical characteristics). It is possible to etch only the upper Al alloy film with little reception.
  • upper light shielding films 22b and 23b are formed on the source electrode 22 and the drain electrode 23 of the TFT portion, respectively. These upper light shielding films 22b and 23b are formed so as to cover almost the entire planar pattern of the semiconductor channel layer 7 excluding the channel region BC in plan view.
  • the TFT substrate 100 shown in FIGS. 1 and 2 is completed.
  • the alignment film is a film for aligning liquid crystals and is made of polyimide or the like.
  • a separately manufactured counter substrate including a color filter, a counter electrode, an alignment film, and the like is bonded to the TFT substrate 100.
  • a gap is formed between the TFT substrate and the counter substrate by the spacer, and liquid crystal sealing is performed in the gap to form a vertical electric field type TN mode or VA mode liquid crystal display panel.
  • a liquid crystal display device is completed by disposing a polarizing plate, a retardation plate, a drive circuit, a backlight unit, and the like outside the liquid crystal display panel.
  • the TFT substrate 100 including the etch stopper type TFT using a high-performance oxide semiconductor film for the channel layer can be manufactured by six photolithography processes.
  • the protective insulating film 8 serving as an etch stopper is formed after the formation of the oxide semiconductor film, the semiconductor channel layer 7 hardly receives characteristic deterioration due to process damage in the subsequent TFT manufacturing process. Therefore, the oxide semiconductor can be used as a TFT channel layer while maintaining the high-performance characteristics of the oxide semiconductor.
  • the source wiring 151 has a two-layer structure of a lower layer source wiring 15 and an upper layer source wiring 26 that are independently formed through an interlayer insulating film, and is a so-called redundant wiring.
  • the upper layer source wiring 26 is directly connected to the lower layer source wiring 15 through the plurality of first source wiring contact holes 10 provided in the interlayer insulating film 16, even if one of the wirings is disconnected, One wiring can supplement the function. For this reason, it is possible to reduce the occurrence of a linear defect due to the disconnection of the source wiring 151, and it is possible to improve the manufacturing yield and the product reliability.
  • the lower layer source wiring 15 is formed continuously with the oxide semiconductor film and the insulating film, the lower layer source wiring 15 (second conductive film) can be formed with good adhesion, and the adhesion is insufficient. It is possible to reduce the occurrence of disconnection failure due to film peeling due to the above. This is particularly effective at a step portion on the gate wiring pattern in a region where the gate wiring 3 and the lower layer source wiring 15 intersect.
  • the entire region of the semiconductor channel layer 7 is shielded by the two light shielding films above the semiconductor channel layer 7 as well. It is possible to prevent deterioration of the channel layer (light deterioration) due to absorption of backlight light and external light during operation of the display device.
  • the upper light shielding films 22b and 23b are formed of a conductive film such as a metal such as Mo and Al or an alloy obtained by adding other elements to these metals, and the upper light shielding films 22b and 23b are formed on the source electrode 22 and the drain electrode 23.
  • a conductive film such as a metal such as Mo and Al or an alloy obtained by adding other elements to these metals
  • the upper light shielding films 22b and 23b are formed on the source electrode 22 and the drain electrode 23.
  • the conduction function can be supplemented by the upper light shielding films 22b and 23b formed of the conductive film. For this reason, it is possible to reduce the occurrence of connection failure due to the disconnection of the source electrode 22 and the drain electrode 23, and it is possible to improve the manufacturing yield and the product reliability.
  • the channel region lower layer light-shielding film 9 is formed of a conductive film, and is electrically separated (not short-circuited) from the source electrode 22 and the drain electrode 23, and is electrically floating (floating).
  • the effect of electrostatic shielding on the layer 7 can be obtained, and the variation in TFT characteristics caused by unspecified external noise or the like can be suppressed, so that the reliability can be improved.
  • the interlayer insulating film 16 (third insulating film), a resin-based insulating film having a low dielectric constant and a thickness of 2.0 ⁇ m or more and having a planarizing action on the main surface of the substrate 1
  • the wiring capacitance can be kept low. Therefore, the TFT substrate can be driven at a low voltage, which can contribute to lower power consumption.
  • the transmissive pixel electrode 24 can be overlapped on the gate wiring or the source wiring, and the aperture ratio can be increased.
  • the transmissive pixel electrode 24 When priority is given to increasing the aperture ratio and the transmissive pixel electrode 24 is overlapped on the source wiring, it is redundantly disposed on the upper layer source wiring 26 in the same layer as the transmissive pixel electrode 24, particularly on the lower layer source wiring 15.
  • the upper layer source wiring 26 between the adjacent portions, that is, the adjacent first source wiring contact holes 10 may be omitted. By doing so, although it is impossible to obtain the above-described effect of reducing the linear defect due to the disconnection of the source wiring, the transmission pixel electrode 24 is formed on the lower source wiring 15 without interfering with the upper source wiring 26. It becomes the structure which made it overlap, and it becomes possible to aim at the high aperture ratio in a higher level.
  • the present embodiment provides a structure and a manufacturing method that can be efficiently manufactured while reducing the number of photolithography processes while maintaining the effects of the invention of the TFT substrate of the first embodiment.
  • FIG. 13 is a plan view showing a planar configuration of the pixel according to Embodiment 2
  • FIG. 14 is a sectional configuration taken along line XX in FIG. 13 (a sectional configuration of the TFT portion and a sectional configuration of the pixel portion).
  • FIG. 3 is a cross-sectional view showing a cross-sectional configuration at the YY line (cross-sectional configuration of the gate terminal portion) and a cross-sectional configuration at the ZZ line (cross-sectional configuration of the source terminal portion).
  • the TFT substrate 200 is used for a light transmission type TN mode liquid crystal display device.
  • the TFT gate electrode 2 is constituted by a part of the gate wiring 3. That is, the portion branched from the gate wiring 3 and extending to the TFT formation region (TFT portion) constitutes the gate electrode 2.
  • the depth and width of the portion that becomes the gate electrode 2 are made larger than the width of the gate wiring 3, and the source electrode 22 and the drain electrode 23 can be disposed above the gate electrode 2.
  • the gate wiring 3 is electrically connected to the gate terminal 4, and a gate terminal extraction electrode 25 is connected to the gate terminal 4 through a first gate terminal contact hole 19.
  • the light-shielding metal or alloy for example, a metal such as molybdenum (Mo) or aluminum (Al), or another element is added to these metals for the gate wiring 3 and the gate terminal 4.
  • the 1st electrically conductive film comprised with the alloy obtained by using is used.
  • the gate wiring 3 is disposed so as to extend in the horizontal direction (X direction), and the source wiring 151 is disposed so as to extend in the vertical direction (Y direction).
  • the source wiring 151 is composed of a lower layer source wiring 15 and an upper layer source wiring 26.
  • one end of the lower layer source wiring 15 is connected to the source terminal 15T, and the source terminal extraction electrode 26T is connected to the source terminal 15T through the first source terminal contact hole 20.
  • the upper layer source wiring 26 extending from the source electrode 22 is connected to the lower layer source wiring 15 through the first source wiring contact hole 10, whereby the source electrode 22 is electrically connected to the lower source wiring 15.
  • the drain electrode 23 extends to the pixel region to form a transmissive pixel electrode 24.
  • upper light shielding films 22b and 23b are provided on the regions of the source electrode 22 and the drain electrode 23, respectively.
  • the TFT substrate 200 since the region surrounded by the adjacent gate wiring 3 and the adjacent lower layer source wiring 15 is a pixel region, the TFT substrate 200 has a configuration in which the pixel regions are arranged in a matrix.
  • the TFT substrate 200 uses, for example, a substrate 1, which is a transparent insulating substrate such as glass, as a base material, and a gate electrode 2 (including gate wiring 3) and a gate terminal 4 are disposed on the substrate 1.
  • a substrate 1 which is a transparent insulating substrate such as glass, as a base material
  • a gate electrode 2 including gate wiring 3
  • a gate terminal 4 are disposed on the substrate 1.
  • An insulating film 6 (first insulating film) is disposed so as to cover the gate electrode 2 and the gate terminal 4. Since the insulating film 6 functions as a gate insulating film in the TFT portion, it may be referred to as a gate insulating film 6.
  • an oxide semiconductor film 7 is disposed on the insulating film 6 at a position overlapping the gate electrode 2. Since the oxide semiconductor film 7 functions as a channel layer of the TFT, it may be referred to as a semiconductor channel layer 7.
  • the planar pattern of the semiconductor channel layer 7 is formed smaller than the planar pattern of the gate electrode 2 in plan view, and the outline of the semiconductor channel layer 7 exists inside the outline of the gate electrode 2. ing.
  • the material of the semiconductor channel layer 7 is the same as that described in the first embodiment, and the mobility can be increased as compared with the conventional configuration using amorphous silicon for the semiconductor channel layer.
  • a protective insulating film 8 (second insulating film) is disposed on the semiconductor channel layer 7, and a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • the channel region lower layer light shielding film 9 for example, a metal such as Mo and Al, or an alloy obtained by adding other elements to these metals is used.
  • a first source electrode contact hole 11 and a first drain electrode contact hole 12 are provided in the channel region lower-layer light shielding film 9 on the semiconductor channel layer 7.
  • the channel region lower light shielding film 9 may be referred to as lower light shielding films 9a, 9b and 9c depending on the portion provided for convenience.
  • the contour of the channel region lower layer light shielding film 9 exists inside the contours of the protective insulating film 8 and the semiconductor channel layer 7, and this point is different from that of the first embodiment. This is due to the difference.
  • an oxide semiconductor film 13 in the same layer as the semiconductor channel layer 7 in the TFT portion is provided, and an insulating film 14 in the same layer as the protective insulating film 8 is formed on the oxide semiconductor film 13. Is provided.
  • a source terminal 15T (including the lower layer source wiring 15) in the same layer as the channel region lower light shielding film 9 (second conductive film) is provided on the insulating film 14, and the uppermost layer film of the three-layer stack It has become. Note that the outline of the source terminal 15T (including the lower layer source wiring 15) exists inside the outlines of the insulating film 14 and the oxide semiconductor film 13 and is different from the first embodiment in this respect. This is due to the difference in the manufacturing method.
  • an insulating film 6 is formed so as to cover the gate terminal 4 (including the gate wiring 3).
  • An interlayer insulating film 16 (third insulating film) is disposed on the entire surface of the substrate 1 so as to cover the insulating film 6, the semiconductor channel layer 7, the protective insulating film 8, and the channel region lower light shielding film 9.
  • a second source electrode contact hole 17 and a second drain electrode contact hole 18 that penetrate the interlayer insulating film 16 and the protective insulating film 8 and reach the semiconductor channel layer 7 are provided.
  • the second source electrode contact hole 17 is disposed so as to be located inside the outer periphery of the first source electrode contact hole 11 in plan view, and is formed so that the surface of the semiconductor channel layer 7 is exposed on the bottom surface thereof.
  • the second drain electrode contact hole 18 is disposed so as to be located inside the outer periphery of the first drain electrode contact hole 12 in plan view, and the surface of the semiconductor channel layer 7 is exposed at the bottom surface. It is formed.
  • the source electrode 22 and the drain electrode 23 formed as the third conductive film are directly separated from the semiconductor channel layer 7 via the second source electrode contact hole 17 and the second drain electrode contact hole 18, respectively. It is arranged to connect.
  • a region between the source electrode 22 and the drain electrode 23 in the semiconductor channel layer 7 forms a channel region BC.
  • a transparent conductive film transparent conductive film
  • upper-layer light shielding films 22b and 23b are provided, respectively.
  • the upper light-shielding films 22b and 23b are formed of, for example, a light-shielding metal film, they are formed apart from each other so that the source electrode 22 and the drain electrode 23 are not electrically short-circuited.
  • metals such as Mo and Al, or alloys obtained by adding other elements to these metals can be used as the upper light shielding films 22b and 23b.
  • the upper region of the semiconductor channel layer 7 in the TFT portion is shielded against light from the upper surface by the upper light shielding films 22b and 23b and the lower light shielding films 9a, 9b, and 9c in plan view. It becomes the composition which is done.
  • the lower region of the semiconductor channel layer 7 in the TFT portion is configured so that the entire region is shielded against light from the lower surface (surface on the substrate 1 side) by the gate electrode 2 in plan view.
  • the source extraction electrode 26T is provided so as to be directly connected to the source terminal 15T through the first source terminal portion contact hole 20 that penetrates the interlayer insulating film 16 and reaches the source terminal 15T. ing.
  • the gate terminal extraction electrode 25 is directly connected to the gate terminal 4 through the first gate terminal portion contact hole 19 that penetrates the interlayer insulating film 16 and the insulating film 6 and reaches the gate terminal. It is provided so that.
  • the source extraction electrode 26T and the gate terminal extraction electrode 25 are formed of a third conductive film in the same layer as the source electrode 22 and the drain electrode 23 of the TFT portion.
  • FIGS. 13 and 14 A plan view and a sectional view showing the final process correspond to FIGS. 13 and 14, respectively.
  • the substrate 1 which is a transparent insulating substrate such as glass is cleaned using a cleaning liquid or pure water.
  • a glass substrate having a thickness of 0.6 mm is used as the substrate 1.
  • a first conductive film made of a material such as the gate electrode 2 and the gate wiring 3 is formed on the entire surface of one main surface of the cleaned substrate 1.
  • the materials that can be used as the first conductive film have been described in Embodiment 1, and redundant description is omitted.
  • an aluminum (Al) alloy film is used as the first conductive film, and the Al alloy film is formed to a thickness of 200 nm by a sputtering method using an argon (Ar) gas.
  • a photoresist material is applied onto the first conductive film, a photoresist pattern is formed in the first photolithography process, and the first conductive film is patterned by etching using the photoresist pattern as a mask.
  • wet etching using a PAN chemical was used.
  • the gate electrode 2, the gate wiring 3 (not shown in FIG. 16), and the gate terminal 4 are formed on the upper main surface of the substrate 1, as shown in FIGS. Is formed.
  • a stacked body of the semiconductor channel layer 7, the protective insulating film 8, and the channel region lower light shielding film 9 is obtained above the gate electrode 2, and the channel A first source electrode contact hole 11 and a first drain electrode contact hole 12 are formed in the lower region light shielding film 9.
  • the contour of the semiconductor channel layer 7 in a plan view is arranged so as to exist inside the contour of the gate electrode 2.
  • the channel region lower layer light-shielding film 9 remaining between the first source electrode contact hole 11 and the first drain electrode contact hole 12 is used as the lower layer light-shielding film 9 a and the lower layer light-shielding film 9 a of the first source electrode contact hole 11.
  • the channel region lower layer light-shielding film 9 remaining on the opposite side of the first drain electrode contact hole 12 and the channel region lower layer light-shielding film 9 remaining on the opposite side of the first drain electrode contact hole 12 are referred to as the lower layer light-shielding film 9c. .
  • a stacked body of the oxide semiconductor film 13, the insulating film 14, and the lower source wiring 15 is formed.
  • the oxide semiconductor film 13 and the insulating film are formed in the same process as described above.
  • a laminate of the film 14 and the source terminal 15T is formed.
  • the second photoengraving process exposure using a half exposure mask called “gray tone mask” or “half tone mask” (half exposure) is performed, and photoresist patterns having different thicknesses are formed.
  • the photoengraving process which is originally required twice, is made common and only once.
  • a first insulating film is formed on the entire upper main surface of the substrate 1 on which the gate electrode 2, the gate wiring 3 and the gate terminal 4 are formed.
  • a silicon nitride film (SiN) and a silicon oxide film (SiO) are formed in this order by using the CVD method to form the insulating film 6 (first insulating film). Since the silicon oxide film contains oxygen (O) atoms, when an oxide semiconductor film is formed over the insulating film 6 in the subsequent process, O atoms are transferred from the oxide semiconductor film into the insulating film 6. And the influence caused by diffusion (release).
  • the SiO film has a weak barrier property (blocking property) against impurity elements that affect TFT characteristics such as moisture (H 2 O), hydrogen (H 2 ), sodium (Na), and potassium (K).
  • the insulating film 6 is a laminated film of a SiN film having a thickness of 400 nm and a SiO film having a thickness of 50 nm. The insulating film 6 functions as a gate insulating film in the TFT portion.
  • an oxide semiconductor film 7 that is a material for the channel layer is formed over the insulating film 6.
  • an oxide containing In, Ga, and Zn eg, InGaZnO
  • an oxide containing In, Ga, and Zn is used as the oxide semiconductor. More specifically, a sputtering method using an InGaZnO target [In 2 O 3 .Ga 2 O 3 .2 (ZnO)] in which the atomic composition ratio of In: Ga: Zn: O is 1: 1: 1: 4. Thus, an InGaZnO film was formed.
  • an insulating film 8 (second insulating film) is formed over the oxide semiconductor film 7.
  • a SiO film is formed as the insulating film 8 using the CVD method.
  • the reason for using the SiO film containing O atoms is to suppress the influence of the diffusion (release) of O atoms from the lower oxide semiconductor film 7.
  • an SiO film having a thickness of 100 nm was formed.
  • a conductive film 9 (second conductive film) is formed on the insulating film 8.
  • an aluminum (Al) alloy film having a thickness of 200 nm is formed as the conductive film 9.
  • the second conductive film is not limited to an Al alloy, and a light-shielding metal and alloy may be used.
  • a photoresist material is applied on the laminate thus obtained, a photoresist pattern is formed in the second photolithography process, and the laminate film is sequentially etched and patterned using this as a mask.
  • the photoresist pattern formed here is formed in the photoresist pattern PR1 formed in the formation region of the semiconductor channel layer 7, the formation region of the lower layer source wiring 15 and the source terminal 15T.
  • This is a photoresist pattern PR2.
  • the photoresist pattern PR1 when the photoresist pattern PR1 is formed, by performing half exposure, the photoresist pattern PR1d on the formation region of the first source electrode contact hole 11 and the photo on the formation region of the first drain electrode contact hole 12 are formed.
  • the film thickness of the resist pattern PR1e is made thinner than the other photoresist patterns PR1a, PR1b, PR1c, and PR2.
  • the conductive film (Al alloy film) 9 is etched using the photoresist patterns PR1 and PR2 as a mask. Etching of the conductive film 9 was performed by wet etching using a PAN chemical solution. In this case, since the oxide semiconductor film 7 is covered with the insulating film 8, it is not damaged by the chemical solution for etching.
  • the insulating film (SiO film) 8 is continuously etched.
  • a dry etching method using a gas containing fluorine can be used.
  • dry etching using a gas obtained by adding oxygen (O 2 ) to sulfur hexafluoride (SF 6 ) was performed.
  • O 2 gas By adding O 2 gas, it is possible to suppress the oxide semiconductor film 7 under the insulating film 8 from being damaged due to a reduction reaction during etching.
  • the oxide semiconductor film (InGaZnO film) 7 is subsequently etched.
  • a wet etching method using an oxalic acid-based chemical solution of oxalic acid 5 wt% + water was used.
  • a pattern of a stacked body of the oxide semiconductor film 7, the insulating film 8, and the conductive film 9 is formed below the photoresist patterns PR1 and PR2, respectively.
  • the film thicknesses of the photoresist patterns PR1 and PR2 are reduced as a whole by oxygen ashing, and the photoresist patterns PR1d and 1e having a small film thickness are completely removed.
  • the photoresist patterns PR1a, PR1b, PR1c, and PR2 having a large film thickness remain after being thinned.
  • the conductive film 9 is etched again using the remaining photoresist patterns PR1 and PR2 as a mask, so that the first source electrode contact hole 11 and the first drain electrode are formed in the conductive film 9, as shown in FIG. A contact hole 12 is formed.
  • wet etching using a PAN chemical solution was used for this etching.
  • the protective insulating film 8 is exposed on the bottom surfaces of the first source electrode contact hole 11 and the first drain electrode contact hole 12, but the underlying semiconductor channel layer 7 covered with the protective insulating film 8 is not damaged. Absent.
  • a stacked body of the oxide semiconductor film 13, the insulating film 14, and the lower source wiring 15 is formed.
  • the oxide semiconductor film 13 and the insulating film are formed in the same process as described above.
  • a laminate of the film 14 and the source terminal 15T is formed.
  • the outline of the source terminal 15T (including the lower layer source wiring 15) exists inside the outline of the insulating film 14 and the oxide semiconductor film 13. This is because the photoresist pattern PR2 is thinned and seen in a plan view. This is because it has become smaller.
  • an interlayer insulating film 16 (third insulating film) is formed on the entire upper main surface of the substrate 1.
  • a resin-based insulating film is formed using an organic resin material.
  • an acrylic organic resin material having photosensitivity is applied on the substrate 1 so as to have a thickness of 2.0 to 3.0 ⁇ m by a spin coating method to form the interlayer insulating film 16.
  • the interlayer insulating film 16 is exposed and developed, and as shown in FIGS. 23 and 24, the first source wiring contact hole 10 (FIG. 24) penetrating the interlayer insulating film 16 is obtained. (Not shown), a second source electrode contact hole 17, a second drain electrode contact hole 18, a first gate terminal contact hole 19 and a first source terminal contact hole 20 are formed.
  • the protective insulating film 8 exposed at the bottoms of the second source electrode contact hole 17 and the second drain electrode contact hole 18 is etched.
  • a dry etching method using a gas containing fluorine can be used.
  • dry etching is performed using a gas in which oxygen (O 2 ) is added to sulfur hexafluoride (SF 6 ).
  • O 2 oxygen
  • SF 6 sulfur hexafluoride
  • the first gate terminal contact hole 19 also penetrates the insulating film 6, the Al alloy gate terminal 4 is exposed on the bottom surface thereof, and the bottom surfaces of the first source wiring contact hole 10 and the first source terminal contact hole 20.
  • the lower source wiring 15 and the source terminal 15T of the Al alloy are exposed, but the Al alloy is not etched by dry etching using a gas obtained by adding oxygen (O 2 ) to sulfur hexafluoride (SF 6 ). Therefore, these patterns remain as they are.
  • an olefin-based material, a novolac-based material, a polyimide-based material, and a siloxane-based material can be used in addition to an acrylic organic resin material.
  • These coating-type organic insulating materials have a low dielectric constant, can be easily increased to a thickness of 2.0 ⁇ m or more, and the wiring capacity can be kept low. Therefore, by using these materials, the TFT substrate can be driven at a low voltage, which can contribute to low power consumption. For this reason, the transmissive pixel electrode 24 can be overlapped on the gate wiring or the source wiring, and the aperture ratio can be increased.
  • an inorganic insulating material such as silicon nitride (SiN) or silicon oxide (SiO) can be used instead of the resin-based insulating film material.
  • SiN silicon nitride
  • SiO silicon oxide
  • the first source wiring contact hole 10 the second source electrode contact hole 17, the second drain electrode contact hole 18, and the first gate terminal contact hole 19 using the photoresist pattern as a mask.
  • the first source terminal contact hole 20 is formed.
  • an inorganic insulating film material and a resin insulating film material may be used in appropriate combination.
  • a third conductive film and a fourth conductive film are stacked in this order on the entire surface of the interlayer insulating film 16.
  • a transparent conductive film transparent conductive film
  • ITO mixed conductive film
  • a gas containing hydrogen (H) in argon (Ar) for example, a mixture of hydrogen (H 2 ) gas, water vapor (H 2 O), or the like is used to form a 100 nm thick ITO film by sputtering. Formed in a crystalline state.
  • a light-shielding Al alloy film is used as the fourth conductive film.
  • an Al alloy film having a thickness of 100 nm was formed by a sputtering method using Ar gas.
  • a photoresist material is applied to the entire surface of the fourth conductive film (Al alloy film), and a photoresist pattern is formed in the fourth photolithography process.
  • a photoresist pattern is formed in the fourth photolithography process.
  • photoresist patterns having different thicknesses are formed. That is, the thickness of the portion where the pattern of the upper light-shielding films 22b and 23b is to be formed with the fourth conductive film remaining is increased.
  • the fourth conductive film is etched twice, and the thickness of the photoresist pattern is reduced in the portion removed by the second etching.
  • the film thickness is made thin on the region where the transmissive pixel electrode 24 is formed, and the fourth conductive film on the region where the transmissive pixel electrode 24 is formed is not removed by the first etching. . Further, the film thickness of the photoresist pattern is also reduced in the gate terminal portion and the source terminal portion.
  • the fourth conductive film is first patterned by etching, and the portion of the fourth conductive film not covered with the photoresist pattern is removed.
  • wet etching using a PAN chemical solution was used for the etching of the fourth conductive film.
  • the third conductive film is patterned by etching, and the third conductive film that is not covered with the photoresist pattern and the fourth conductive film is removed.
  • etching the third conductive film amorphous ITO
  • wet etching using an oxalic acid-based chemical solution of oxalic acid 5 wt% + water was used.
  • the entire substrate 1 is heated to 150 ° C.
  • the amorphous ITO film is crystallized to become a polycrystalline ITO film.
  • the substrate temperature is not limited to 150 ° C., and the mixing ratio of indium oxide (In 2 O 3 ) is 85 wt% or more and 95 wt% or less, and tin oxide (SnO 2 ) is 5 wt% or more and 15 wt% or less ( In the case of a general amorphous ITO film having a total of 100% by weight), it can be crystallized at 140 ° C. or higher.
  • the high temperature side can be arbitrarily determined by the heat resistance temperature of the material used for the layer and pattern formed on the TFT substrate.
  • the heat resistance temperature of this material may be 230 ° C. or lower.
  • the temperature may be 160 ° C. or lower.
  • the film thickness of the photoresist pattern is entirely reduced by oxygen ashing, and the photoresist pattern having a small film thickness is completely removed.
  • the thick photoresist pattern remains as a thin film.
  • the fourth conductive film is etched again by a wet etching method using a PAN chemical solution.
  • the ITO film which is the transparent conductive film in the lower layer, is polycrystallized, it is chemically very stable, and etching damage to the PAN chemical solution (the film disappears or the electrical characteristics and optical characteristics deteriorate).
  • Etching an Al alloy film that is hardly covered with the photoresist pattern for example, an Al alloy film on a region where the transmissive pixel electrode 24 is formed, and an Al alloy film in the gate terminal portion and the source terminal portion. Can do.
  • the gate terminal extraction electrode 25 made of a transparent conductive film (polycrystalline ITO film), the source electrode 22, and the source electrode 22 are extended.
  • the upper layer source wiring 26, the source terminal extraction electrode 26T, the drain electrode 23, and the transmissive pixel electrode 24 extending from the drain electrode 23 are formed.
  • upper light shielding films 22b and 23b are formed on the source electrode 22 and the drain electrode 23 in the TFT portion, respectively. These upper light shielding films 22b and 23b are formed so as to cover almost the entire planar pattern of the semiconductor channel layer 7 excluding the channel region BC in plan view.
  • the gate terminal extraction electrode 25 is directly connected to the gate terminal 4 through the first gate terminal portion contact hole 19.
  • the source electrode 22 is directly connected to the semiconductor channel layer 7 through the second source electrode contact hole 17.
  • the upper layer source line 26 is directly connected to the lower layer source line 15 through the first source line contact hole 10. Further, the source wiring lead electrode 26T is directly connected to the source terminal 15T through the first source terminal contact hole 20.
  • liquid crystal display panel is assembled, and a liquid crystal display device is completed by disposing a polarizing plate, a phase difference plate, a drive circuit, a backlight unit, and the like outside the liquid crystal display panel.
  • a polarizing plate for converting a polarizing signal to a polarized signal.
  • photoresist patterns having different thicknesses are formed by exposure using a half exposure mask (half exposure) in the second photolithography process, and the oxide semiconductor film is formed using the photoresist patterns.
  • the second insulating film and the second conductive film are patterned by etching.
  • the TFT substrate 200 having an etch stopper type TFT using a high-performance oxide semiconductor film for the channel layer is subjected to four photolithography processes by reducing the photolithography process up to twice as much as in the first embodiment. Can be manufactured.
  • the protective insulating film 8 serving as an etch stopper is formed after the formation of the oxide semiconductor film, the semiconductor channel layer 7 is deteriorated in characteristics due to process damage in the subsequent TFT manufacturing process. Is hardly received. Therefore, the oxide semiconductor can be used as a TFT channel layer while maintaining the high-performance characteristics of the oxide semiconductor.
  • the source wiring 151 is a redundant wiring
  • the upper layer source wiring 26 is directly connected to the lower layer source wiring 15 through the plurality of first source wiring contact holes 10 provided in the interlayer insulating film 16. Even when one of the wirings is disconnected, the function can be supplemented by the other wiring. For this reason, it is possible to reduce the occurrence of a linear defect due to the disconnection of the source wiring 151, and it is possible to improve the manufacturing yield and the product reliability.
  • the lower layer source wiring 15 is formed continuously with the oxide semiconductor film and the insulating film, the lower layer source wiring 15 (second conductive film) can be formed with good adhesion, and the adhesion is insufficient. It is possible to reduce the occurrence of disconnection failure due to film peeling due to the above. This is particularly effective at a step portion on the gate wiring pattern in a region where the gate wiring 3 and the lower layer source wiring 15 intersect.
  • the entire region of the semiconductor channel layer 7 is shielded by the two light shielding films above the semiconductor channel layer 7 as well. It is possible to prevent deterioration of the channel layer (light deterioration) due to absorption of backlight light and external light during operation of the display device.
  • the channel region lower layer light-shielding film 9 is formed of a conductive film, and is electrically separated (not short-circuited) from the source electrode 22 and the drain electrode 23, and is electrically floating (floating).
  • the effect of electrostatic shielding on the layer 7 can be obtained, and the variation in TFT characteristics caused by unspecified external noise or the like can be suppressed, so that the reliability can be improved.
  • the interlayer insulating film 16 (third insulating film), a resin-based insulating film having a low dielectric constant and a thickness of 2.0 ⁇ m or more and having a planarizing action on the main surface of the substrate 1
  • the wiring capacitance can be kept low. Therefore, the TFT substrate can be driven at a low voltage, which can contribute to lower power consumption.
  • the transmissive pixel electrode 24 can be overlapped on the gate wiring or the source wiring, and the aperture ratio can be increased.
  • the TFT substrate 200 ⁇ / b> A is configured to further include a common electrode serving as an auxiliary capacitor of the pixel electrode in the pixel portion of the TFT substrate 200.
  • symbol is attached
  • ⁇ TFT substrate pixel configuration> 25 is a plan view showing a planar configuration of a pixel according to a modification of the second embodiment
  • FIG. 26 is a sectional configuration taken along line XX in FIG. 25 (a sectional configuration of the TFT portion, a sectional configuration of the pixel portion).
  • 4 is a cross-sectional view showing a cross-sectional configuration along the YY line (cross-sectional configuration of the gate terminal portion) and a cross-sectional configuration along the ZZ line (cross-sectional configuration of the source terminal portion).
  • the TFT substrate 200A is used for a light transmission type TN mode liquid crystal display device.
  • the gate electrode 2 of the TFT is constituted by a part of the gate wiring 3. That is, the portion branched from the gate wiring 3 and extending to the TFT formation region (TFT portion) constitutes the gate electrode 2.
  • the depth and width of the portion that becomes the gate electrode 2 are made larger than the width of the gate wiring 3, and the source electrode 22 and the drain electrode 23 can be disposed above the gate electrode 2.
  • a common electrode 5 is disposed so as to extend in parallel with the gate wiring 3.
  • the gate wiring 3 is electrically connected to the gate terminal 4, and a gate terminal extraction electrode 25 is connected to the gate terminal 4 through a first gate terminal contact hole 19.
  • the gate wiring 3, the gate terminal 4, and the common electrode 5 include a light-shielding metal or alloy, such as a metal such as molybdenum (Mo) and aluminum (Al), or other metals.
  • a light-shielding metal or alloy such as a metal such as molybdenum (Mo) and aluminum (Al), or other metals.
  • Mo molybdenum
  • Al aluminum
  • the gate wiring 3 and the common electrode 5 are arranged so as to extend in the horizontal direction (X direction), and the source wiring 151 is arranged so as to extend in the vertical direction (Y direction).
  • the source wiring 151 is composed of a lower layer source wiring 15 and an upper layer source wiring 26.
  • one end of the lower layer source wiring 15 is connected to the source terminal 15T, and the source terminal extraction electrode 26T is connected to the source terminal 15T through the first source terminal contact hole 20.
  • the upper layer source wiring 26 extending from the source electrode 22 is connected to the lower layer source wiring 15 through the first source wiring contact hole 10, whereby the source electrode 22 is electrically connected to the lower source wiring 15.
  • the drain electrode 23 extends to the pixel region to form a transmissive pixel electrode 24.
  • upper light shielding films 22b and 23b are provided on the regions of the source electrode 22 and the drain electrode 23, respectively.
  • the TFT substrate 200A has a configuration in which the pixel regions are arranged in a matrix.
  • the TFT substrate 200A has a substrate 1 which is a transparent insulating substrate such as glass as a base material, and a gate electrode 2 (including gate wiring 3), a gate terminal 4 and a common electrode on the substrate 1. 5 is disposed.
  • a substrate 1 which is a transparent insulating substrate such as glass as a base material
  • a gate electrode 2 including gate wiring 3
  • a gate terminal 4 and a common electrode on the substrate 1. 5 is disposed.
  • An insulating film 6 (first insulating film) is disposed so as to cover the gate electrode 2, the gate terminal 4, and the common electrode 5. Since the insulating film 6 functions as a gate insulating film in the TFT portion, it may be referred to as a gate insulating film 6.
  • an oxide semiconductor film 7 is disposed on the insulating film 6 at a position overlapping the gate electrode 2. Since the oxide semiconductor film 7 functions as a channel layer of the TFT, it may be referred to as a semiconductor channel layer 7.
  • the planar pattern of the semiconductor channel layer 7 is formed smaller than the planar pattern of the gate electrode 2 in plan view, and the outline of the semiconductor channel layer 7 exists inside the outline of the gate electrode 2. Yes.
  • the material of the semiconductor channel layer 7 is the same as that described in the first embodiment, and the mobility can be increased as compared with the conventional configuration using amorphous silicon for the semiconductor channel layer.
  • a protective insulating film 8 (second insulating film) is disposed on the semiconductor channel layer 7, and a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • the channel region lower layer light-shielding film 9 for example, a metal such as Mo and Al, or an alloy obtained by adding other elements to these metals is used as the channel region lower layer light-shielding film 9.
  • a first source electrode contact hole 11 and a first drain electrode contact hole 12 are provided in the channel region lower-layer light shielding film 9 on the semiconductor channel layer 7.
  • the channel region lower light shielding film 9 may be referred to as lower light shielding films 9a, 9b and 9c depending on the portion provided for convenience.
  • an oxide semiconductor film 13 in the same layer as the semiconductor channel layer 7 in the TFT portion is provided, and an insulating film 14 in the same layer as the protective insulating film 8 is formed on the oxide semiconductor film 13. Is provided.
  • a source terminal 15T (including the lower layer source wiring 15) in the same layer as the channel region lower light shielding film 9 (second conductive film) is provided on the insulating film 14, and the uppermost layer film of the three-layer stack It has become.
  • an insulating film 6 is formed so as to cover the gate terminal 4 (including the gate wiring 3).
  • An interlayer insulating film 16 (third insulating film) is disposed on the entire surface of the substrate 1 so as to cover the insulating film 6, the semiconductor channel layer 7, the protective insulating film 8, and the channel region lower light shielding film 9.
  • a second source electrode contact hole 17 and a second drain electrode contact hole 18 that penetrate the interlayer insulating film 16 and the protective insulating film 8 and reach the semiconductor channel layer 7 are provided.
  • the second source electrode contact hole 17 is disposed so as to be located inside the outer periphery of the first source electrode contact hole 11 in plan view, and is formed so that the surface of the semiconductor channel layer 7 is exposed on the bottom surface thereof.
  • the second drain electrode contact hole 18 is disposed so as to be located inside the outer periphery of the first drain electrode contact hole 12 in plan view, and the surface of the semiconductor channel layer 7 is exposed at the bottom surface. It is formed.
  • the drain electrode 23 extends to the pixel region to form the transmissive pixel electrode 24.
  • the transmissive pixel electrode 24 partially overlaps the common electrode 5 of the common electrode portion in plan view, and the insulating film 6 and the interlayer A storage capacitor of pixel potential is formed through the insulating film 16.
  • upper-layer light shielding films 22b and 23b are provided, respectively.
  • the upper light-shielding films 22b and 23b are formed of, for example, a light-shielding metal film, they are formed apart from each other so that the source electrode 22 and the drain electrode 23 are not electrically short-circuited.
  • metals such as Mo and Al, or alloys obtained by adding other elements to these metals can be used as the upper light shielding films 22b and 23b.
  • the upper region of the semiconductor channel layer 7 in the TFT portion is shielded against light from the upper surface in plan view by the upper light shielding films 22b and 23b and the lower light shielding films 9a, 9b and 9c. It becomes the composition which is done.
  • the lower region of the semiconductor channel layer 7 in the TFT portion is configured so that the entire region is shielded against light from the lower surface (surface on the substrate 1 side) by the gate electrode 2 in plan view.
  • the source extraction electrode 26T is provided so as to be directly connected to the source terminal 15T through the first source terminal portion contact hole 20 that penetrates the interlayer insulating film 16 and reaches the source terminal 15T. ing.
  • the gate terminal extraction electrode 25 is directly connected to the gate terminal 4 through the first gate terminal portion contact hole 19 that penetrates the interlayer insulating film 16 and the insulating film 6 and reaches the gate terminal. It is provided so that.
  • the source extraction electrode 26T and the gate terminal extraction electrode 25 are formed of a third conductive film in the same layer as the source electrode 22 and the drain electrode 23 of the TFT portion.
  • a first conductive film made of a material such as the gate electrode 2 and the gate wiring 3 is formed on the entire surface of one main surface of the cleaned substrate 1.
  • the materials that can be used as the first conductive film have been described in Embodiment 1, and redundant description is omitted.
  • an aluminum (Al) alloy film is used as the first conductive film, and the Al alloy film is formed to a thickness of 200 nm by sputtering using argon (Ar) gas.
  • a photoresist material is applied onto the first conductive film, a photoresist pattern is formed in the first photolithography process, and the first conductive film is patterned by etching using the photoresist pattern as a mask.
  • wet etching using a PAN chemical was used.
  • the gate electrode 2, the gate wiring 3 (not shown in FIG. 28), and the gate terminal 4 are formed on the upper main surface of the substrate 1.
  • the common electrode 5 is formed.
  • a stacked body of the semiconductor channel layer 7, the protective insulating film 8, and the channel region lower layer light-shielding film 9 is obtained above the gate electrode 2, and the channel A first source electrode contact hole 11 and a first drain electrode contact hole 12 are formed in the lower region light shielding film 9.
  • the contour of the semiconductor channel layer 7 in a plan view is arranged so as to exist inside the contour of the gate electrode 2.
  • the channel region lower layer light-shielding film 9 remaining between the first source electrode contact hole 11 and the first drain electrode contact hole 12 is used as the lower layer light-shielding film 9 a and the lower layer light-shielding film 9 a of the first source electrode contact hole 11.
  • the channel region lower layer light shielding film 9 remaining on the opposite side of the first drain electrode contact hole 12 and the channel region lower layer light shielding film 9 remaining on the opposite side of the first drain electrode contact hole 12 are referred to as the lower layer light shielding film 9c. .
  • a stacked body of the oxide semiconductor film 13, the insulating film 14, and the lower source wiring 15 is formed.
  • the oxide semiconductor film 13 and the insulating film are formed in the same process as described above.
  • a laminate of the film 14 and the source terminal 15T is formed.
  • the materials for the insulating film 6, the oxide semiconductor film, the second insulating film, and the second conductive film, the formation method, and etching using the photoresist pattern formed by half exposure are described in Embodiment Mode 2. Since the description is made with reference to FIGS. 19 to 22, the description is omitted.
  • an interlayer insulating film 16 (third insulating film) is formed on the entire upper main surface of the substrate 1, and the interlayer insulating film 16 is exposed and developed in the third photolithography process, so that FIGS.
  • the first source wiring contact hole 10 (not shown in FIG. 32), the second source electrode contact hole 17, the second drain electrode contact hole 18, and the first gate terminal contact that penetrate the interlayer insulating film 16.
  • a hole 19 and a first source terminal contact hole 20 are formed.
  • the protective insulating film 8 exposed at the bottoms of the second source electrode contact hole 17 and the second drain electrode contact hole 18 is etched.
  • the etching method is the same as in the second embodiment. By this etching, as shown in FIGS. 31 and 32, the semiconductor channel layer 7 is exposed at the bottom surfaces of the second source electrode contact hole 17 and the second drain electrode contact hole 18.
  • a third conductive film and a fourth conductive film are laminated in this order on the entire surface of the interlayer insulating film 16.
  • a transparent conductive film transparent conductive film
  • a light-shielding Al alloy film is used as the fourth conductive film.
  • the material, film thickness, and manufacturing method of the transparent conductive film, and the material, film thickness, and manufacturing method of the Al alloy film are the same as those in the third embodiment, and thus description thereof is omitted.
  • a photoresist material is applied to the entire surface of the fourth conductive film (Al alloy film), and a photoresist pattern is formed in the fourth photolithography process.
  • a photoresist pattern is formed in the fourth photolithography process.
  • the fourth conductive film is patterned by wet etching using a PAN chemical solution, and the portion of the fourth conductive film not covered with the photoresist pattern is removed.
  • the third conductive film is patterned by wet etching with an oxalic acid-based chemical solution of oxalic acid 5 wt% + water, and the portion not covered with the photoresist pattern and the fourth conductive film The third conductive film is removed.
  • the entire substrate 1 is heated to 150 ° C. to crystallize the amorphous ITO film to obtain a polycrystalline ITO film.
  • the film thickness of the photoresist pattern is entirely reduced by oxygen ashing, and the photoresist pattern having a small film thickness is completely removed.
  • the thick photoresist pattern remains as a thin film.
  • the fourth conductive film is etched again by a wet etching method using a PAN chemical solution.
  • the ITO film which is a transparent conductive film in the lower layer, is polycrystallized, the photoresist pattern hardly receives etching damage to the PAN chemical solution (the film disappears or the electrical characteristics and optical characteristics deteriorate).
  • An Al alloy film that is not covered with, for example, an Al alloy film on a region where the transmissive pixel electrode 24 is formed, and an Al alloy film in the gate terminal portion and the source terminal portion can be etched.
  • the gate terminal extraction electrode 25 made of a transparent conductive film (polycrystalline ITO film), the source electrode 22, and the source electrode 22 are extended.
  • the upper layer source wiring 26, the source terminal extraction electrode 26T, the drain electrode 23, and the transmissive pixel electrode 24 extending from the drain electrode 23 are formed.
  • upper light shielding films 22b and 23b are formed on the source electrode 22 and the drain electrode 23 in the TFT portion, respectively. These upper light shielding films 22b and 23b are formed so as to cover almost the entire planar pattern of the semiconductor channel layer 7 excluding the channel region BC in plan view.
  • liquid crystal display panel is assembled, and a liquid crystal display device is completed by disposing a polarizing plate, a phase difference plate, a drive circuit, a backlight unit, and the like outside the liquid crystal display panel. Since it is explained in 1.
  • TFT substrate pixel configuration First, the configuration of the TFT substrate 300 of the third embodiment will be described with reference to FIG. 33 and FIG. In addition, the same code
  • FIG. 33 is a plan view showing a planar configuration of the pixel according to Embodiment 3
  • FIG. 34 is a sectional configuration taken along line XX in FIG. 33 (a sectional configuration of the TFT portion and a sectional configuration of the pixel portion).
  • FIG. 3 is a cross-sectional view showing a cross-sectional configuration at the YY line (cross-sectional configuration of the gate terminal portion) and a cross-sectional configuration at the ZZ line (cross-sectional configuration of the source terminal portion).
  • the TFT substrate 300 is used for a light transmission type TN mode liquid crystal display device.
  • the gate electrode 2 of the TFT is constituted by a part of the gate wiring 3. That is, the portion branched from the gate wiring 3 and extending to the TFT formation region (TFT portion) constitutes the gate electrode 2.
  • the depth and width of the portion that becomes the gate electrode 2 are made larger than the width of the gate wiring 3, and the source electrode 22 and the drain electrode 23 can be disposed above the gate electrode 2.
  • the gate wiring 3 is electrically connected to the gate terminal 4, and a gate terminal extraction electrode 25 is connected to the gate terminal 4 through a first gate terminal contact hole 19.
  • the light-shielding metal or alloy for example, a metal such as molybdenum (Mo) or aluminum (Al), or another element is added to these metals for the gate wiring 3 and the gate terminal 4.
  • the 1st electrically conductive film comprised with the alloy obtained by using is used.
  • the gate wiring 3 is disposed so as to extend in the horizontal direction (X direction), and the source wiring 151 is disposed so as to extend in the vertical direction (Y direction).
  • the source wiring 151 is composed of a lower layer source wiring 15 and an upper layer source wiring 26.
  • one end of the lower layer source wiring 15 is connected to the source terminal 15T, and the source terminal extraction electrode 26T is connected to the source terminal 15T through the first source terminal contact hole 20.
  • the upper layer source wiring 26 extending from the source electrode 22 is connected to the lower layer source wiring 15 through the first source wiring contact hole 10, whereby the source electrode 22 is electrically connected to the lower source wiring 15.
  • the drain electrode 23 extends to the pixel region to form a transmissive pixel electrode 24.
  • upper light shielding films 22b and 23b are provided on the regions of the source electrode 22 and the drain electrode 23, respectively.
  • the TFT substrate 300 since the region surrounded by the adjacent gate wiring 3 and the adjacent lower layer source wiring 15 is a pixel region, the TFT substrate 300 has a configuration in which the pixel regions are arranged in a matrix.
  • the TFT substrate 300 has a substrate 1 which is a transparent insulating substrate such as glass as a base material, and a gate electrode 2 (including gate wiring 3) and a gate terminal 4 are disposed on the substrate 1.
  • a substrate 1 which is a transparent insulating substrate such as glass as a base material
  • a gate electrode 2 including gate wiring 3
  • a gate terminal 4 are disposed on the substrate 1.
  • An insulating film 6 (first insulating film) is disposed so as to cover the gate electrode 2 and the gate terminal 4. Since the insulating film 6 functions as a gate insulating film in the TFT portion, it may be referred to as a gate insulating film 6.
  • an oxide semiconductor film 7 is disposed on the insulating film 6 at a position overlapping the gate electrode 2. Since the oxide semiconductor film 7 functions as a channel layer of the TFT, it may be referred to as a semiconductor channel layer 7.
  • the planar pattern of the semiconductor channel layer 7 is formed smaller than the planar pattern of the gate electrode 2 in plan view, and the outline of the semiconductor channel layer 7 exists inside the outline of the gate electrode 2. ing.
  • the material of the semiconductor channel layer 7 is the same as that described in the first embodiment, and the mobility can be increased as compared with the conventional configuration using amorphous silicon for the semiconductor channel layer.
  • a protective insulating film 8 (second insulating film) is disposed on the semiconductor channel layer 7, and a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • the channel region lower layer light shielding film 9 for example, a metal such as Mo and Al, or an alloy obtained by adding other elements to these metals is used.
  • a first source electrode contact hole 11 and a first drain electrode contact hole 12 are provided in the channel region lower-layer light shielding film 9 on the semiconductor channel layer 7.
  • the channel region lower light shielding film 9 may be referred to as lower light shielding films 9a, 9b and 9c depending on the portion provided for convenience.
  • the contour of the channel region lower layer light shielding film 9 exists inside the contours of the protective insulating film 8 and the semiconductor channel layer 7, and this point is different from that of the first embodiment. This is due to the difference.
  • an oxide semiconductor film 13 in the same layer as the semiconductor channel layer 7 in the TFT portion is provided, and an insulating film 14 in the same layer as the protective insulating film 8 is formed on the oxide semiconductor film 13. Is provided.
  • a source terminal 15T (including the lower layer source wiring 15) in the same layer as the channel region lower light shielding film 9 (second conductive film) is provided on the insulating film 14, and the uppermost layer film of the three-layer stack It has become. Note that the outline of the source terminal 15T (including the lower layer source wiring 15) exists inside the outlines of the insulating film 14 and the oxide semiconductor film 13 and is different from the first embodiment in this respect. This is due to the difference in the manufacturing method.
  • an insulating film 6 is formed so as to cover the gate terminal 4 (including the gate wiring 3).
  • An interlayer insulating film 16 (third insulating film) is disposed on the entire surface of the substrate 1 so as to cover the insulating film 6, the semiconductor channel layer 7, the protective insulating film 8, and the channel region lower light shielding film 9.
  • a second source electrode contact hole 17 and a second drain electrode contact hole 18 that penetrate the interlayer insulating film 16 and the protective insulating film 8 and reach the semiconductor channel layer 7 are provided.
  • the second source electrode contact hole 17 is disposed so as to be located inside the outer periphery of the first source electrode contact hole 11 in plan view, and is formed so that the surface of the semiconductor channel layer 7 is exposed on the bottom surface thereof.
  • the second drain electrode contact hole 18 is disposed so that at least a part thereof is located outside the outer periphery of the first drain electrode contact hole 12 in plan view, and the surface of the semiconductor channel layer 7 and the channel It is formed so that both surfaces of at least a part of the region lower light shielding film 9 (region of the lower light shielding film 9a in this embodiment) are exposed.
  • the source electrode 22 and the drain electrode 23 formed as the third conductive film are directly separated from the semiconductor channel layer 7 via the second source electrode contact hole 17 and the second drain electrode contact hole 18, respectively. It is arranged to connect.
  • the region between the source electrode 22 and the drain electrode 23 in the semiconductor channel layer 7 forms a channel region BC.
  • the drain electrode 23 is connected to the semiconductor channel layer 7 and also directly connected to the lower light shielding film 9a.
  • upper-layer light shielding films 22b and 23b are provided, respectively.
  • the upper light-shielding films 22b and 23b are formed of, for example, a light-shielding metal film, they are formed apart from each other so that the source electrode 22 and the drain electrode 23 are not electrically short-circuited.
  • metals such as Mo and Al, or alloys obtained by adding other elements to these metals can be used as the upper light shielding films 22b and 23b.
  • the upper region of the semiconductor channel layer 7 in the TFT portion is shielded against light from the upper surface in plan view by the upper light shielding films 22b and 23b and the lower light shielding films 9a, 9b and 9c. It becomes the composition which is done.
  • the lower region of the semiconductor channel layer 7 in the TFT portion is configured so that the entire region is shielded against light from the lower surface (surface on the substrate 1 side) by the gate electrode 2 in plan view.
  • the source extraction electrode 26T is provided so as to be directly connected to the source terminal 15T through the first source terminal portion contact hole 20 that penetrates the interlayer insulating film 16 and reaches the source terminal 15T. ing.
  • the gate terminal extraction electrode 25 is directly connected to the gate terminal 4 through the first gate terminal portion contact hole 19 that penetrates the interlayer insulating film 16 and the insulating film 6 and reaches the gate terminal. It is provided so that.
  • the source extraction electrode 26T and the gate terminal extraction electrode 25 are formed of a third conductive film in the same layer as the source electrode 22 and the drain electrode 23 of the TFT portion.
  • a method for manufacturing the TFT substrate 300 according to the third embodiment will be described below with reference to FIGS.
  • a plan view and a cross-sectional view showing the final process correspond to FIGS. 33 and 34, respectively.
  • the substrate 1 which is a transparent insulating substrate such as glass is cleaned using a cleaning liquid or pure water.
  • a glass substrate having a thickness of 0.6 mm is used as the substrate 1.
  • a first conductive film made of a material such as the gate electrode 2 and the gate wiring 3 is formed on the entire surface of one main surface of the cleaned substrate 1.
  • the materials that can be used as the first conductive film have been described in Embodiment 1, and redundant description is omitted.
  • an aluminum (Al) alloy film is used as the first conductive film, and the Al alloy film is formed to a thickness of 200 nm by a sputtering method using an argon (Ar) gas.
  • a photoresist material is applied onto the first conductive film, a photoresist pattern is formed in the first photolithography process, and the first conductive film is patterned by etching using the photoresist pattern as a mask.
  • wet etching using a PAN chemical was used.
  • the gate electrode 2, the gate wiring 3 (not shown in FIG. 16), and the gate terminal 4 are formed on the upper main surface of the substrate 1, as shown in FIGS. Is formed.
  • the materials for the insulating film 6, the oxide semiconductor film, the second insulating film, and the second conductive film, the formation method, and etching using the photoresist pattern formed by half exposure are described in Embodiment Mode 2. Since the description is made with reference to FIGS. 19 to 22, the description is omitted.
  • the contour of the channel region lower light shielding film 9 exists inside the contours of the protective insulating film 8 and the semiconductor channel layer 7, but this is also reduced in plan view as the photoresist pattern is thinned. This is because.
  • the channel region lower layer light-shielding film 9 remaining between the first source electrode contact hole 11 and the first drain electrode contact hole 12 is used as the lower layer light-shielding film 9 a and the lower layer light-shielding film 9 a of the first source electrode contact hole 11.
  • the channel region lower layer light shielding film 9 remaining on the opposite side of the first drain electrode contact hole 12 and the channel region lower layer light shielding film 9 remaining on the opposite side of the first drain electrode contact hole 12 are referred to as the lower layer light shielding film 9c. .
  • a stacked body of the oxide semiconductor film 13, the insulating film 14, and the lower source wiring 15 is formed.
  • the oxide semiconductor film 13 and the insulating film are formed in the same process as described above.
  • a laminate of the film 14 and the source terminal 15T is formed.
  • the outline of the source terminal 15T (including the lower layer source wiring 15) exists inside the outline of the insulating film 14 and the oxide semiconductor film 13. This is because the photoresist pattern is thinned and is seen in a plan view. This is because it has become smaller.
  • an interlayer insulating film 16 (third insulating film) is formed on the entire upper main surface of the substrate 1.
  • a resin-based insulating film is formed using an organic resin material.
  • an acrylic organic resin material having photosensitivity is applied on the substrate 1 so as to have a thickness of 2.0 to 3.0 ⁇ m by a spin coating method to form the interlayer insulating film 16.
  • the material and manufacturing method of the interlayer insulating film 16 have been described in the first embodiment, and the effect is the same, so the description thereof will be omitted.
  • the interlayer insulating film 16 is exposed and developed, and as shown in FIGS. 39 and 40, the first source wiring contact hole 10 (see FIG. 40) penetrating the interlayer insulating film 16 is formed.
  • a second source electrode contact hole 17, a second drain electrode contact hole 18, a first gate terminal contact hole 19, and a first source terminal contact hole 20 are formed.
  • the protective insulating film 8 exposed at the bottoms of the second source electrode contact hole 17 and the second drain electrode contact hole 18 is etched.
  • a dry etching method using a gas containing fluorine can be used.
  • dry etching is performed using a gas in which oxygen (O 2 ) is added to sulfur hexafluoride (SF 6 ).
  • O 2 oxygen
  • SF 6 sulfur hexafluoride
  • the Al alloy gate terminal 4 is exposed at the bottom surface of the first gate terminal contact hole 19, and the lower layer of the Al alloy is formed at the bottom surfaces of the first source wiring contact hole 10 and the first source terminal contact hole 20, respectively.
  • the source wiring 15 and the source terminal 15T are exposed, the Al alloy is not etched by dry etching using a gas obtained by adding oxygen (O 2 ) to sulfur hexafluoride (SF 6 ), so these patterns remain as they are. To do.
  • a third conductive film and a fourth conductive film are laminated in this order on the entire surface of the interlayer insulating film 16.
  • a transparent conductive film transparent conductive film
  • a light-shielding Al alloy film is used as the fourth conductive film.
  • the material, film thickness, and manufacturing method of the transparent conductive film, and the material, film thickness, and manufacturing method of the Al alloy film are the same as those in the first embodiment, and a description thereof will be omitted.
  • the film thickness is made thin on the region where the transmissive pixel electrode 24 is formed, and the fourth conductive film on the region where the transmissive pixel electrode 24 is formed is not removed by the first etching. . Further, the film thickness of the photoresist pattern is also reduced in the gate terminal portion and the source terminal portion.
  • the fourth conductive film is first patterned by etching, and the portion of the fourth conductive film not covered with the photoresist pattern is removed.
  • wet etching using a PAN chemical solution was used for the etching of the fourth conductive film.
  • the third conductive film is patterned by etching, and the third conductive film that is not covered with the photoresist pattern and the fourth conductive film is removed.
  • etching the third conductive film amorphous ITO
  • wet etching using an oxalic acid-based chemical solution of oxalic acid 5 wt% + water was used.
  • the entire substrate 1 is heated to 150 ° C.
  • the amorphous ITO film is crystallized to become a polycrystalline ITO film.
  • the substrate temperature is not limited to 150 ° C., and the mixing ratio of indium oxide (In 2 O 3 ) is 85 wt% or more and 95 wt% or less, and tin oxide (SnO 2 ) is 5 wt% or more and 15 wt% or less ( In the case of a general amorphous ITO film having a total of 100% by weight), it can be crystallized at 140 ° C. or higher.
  • the high temperature side can be arbitrarily determined by the heat resistance temperature of the material used for the layer and pattern formed on the TFT substrate.
  • the heat resistance temperature of this material may be 230 ° C. or lower.
  • the temperature may be 160 ° C. or lower.
  • the film thickness of the photoresist pattern is entirely reduced by oxygen ashing, and the photoresist pattern having a small film thickness is completely removed.
  • the thick photoresist pattern remains as a thin film.
  • the fourth conductive film is etched again by a wet etching method using a PAN chemical solution.
  • the ITO film which is the transparent conductive film in the lower layer, is polycrystallized, it is chemically very stable, and etching damage to the PAN chemical solution (the film disappears or the electrical characteristics and optical characteristics deteriorate).
  • Etching an Al alloy film that is hardly covered with the photoresist pattern for example, an Al alloy film on a region where the transmissive pixel electrode 24 is formed, and an Al alloy film in the gate terminal portion and the source terminal portion. Can do.
  • the gate terminal extraction electrode 25 is directly connected to the gate terminal 4 through the first gate terminal portion contact hole 19.
  • the source electrode 22 is directly connected to the semiconductor channel layer 7 through the second source electrode contact hole 17.
  • the upper layer source line 26 is directly connected to the lower layer source line 15 through the first source line contact hole 10. Further, the source wiring lead electrode 26T is directly connected to the source terminal 15T through the first source terminal contact hole 20.
  • liquid crystal display panel is assembled, and a liquid crystal display device is completed by disposing a polarizing plate, a phase difference plate, a drive circuit, a backlight unit, and the like outside the liquid crystal display panel. Since it is explained in 1.
  • the photolithography process is performed twice at the maximum in the TFT substrate 300 including the etch stopper type TFT using the high-performance oxide semiconductor film in the channel layer as compared with the first embodiment. It can be manufactured by four photolithography processes.
  • the protective insulating film 8 serving as an etch stopper is formed after the formation of the oxide semiconductor film, the semiconductor channel layer 7 is deteriorated in characteristics due to process damage in the subsequent TFT manufacturing process. Is hardly received. Therefore, the oxide semiconductor can be used as a TFT channel layer while maintaining the high-performance characteristics of the oxide semiconductor.
  • the source wiring 151 is a redundant wiring
  • the upper layer source wiring 26 is directly connected to the lower layer source wiring 15 through the plurality of first source wiring contact holes 10 provided in the interlayer insulating film 16. Even when one of the wirings is disconnected, the function can be supplemented by the other wiring. For this reason, it is possible to reduce the occurrence of a linear defect due to the disconnection of the source wiring 151, and it is possible to improve the manufacturing yield and the product reliability.
  • the lower layer source wiring 15 is formed continuously with the oxide semiconductor film and the insulating film, the lower layer source wiring 15 (second conductive film) can be formed with good adhesion, and the adhesion is insufficient. It is possible to reduce the occurrence of disconnection failure due to film peeling due to the above. This is particularly effective at a step portion on the gate wiring pattern in a region where the gate wiring 3 and the lower layer source wiring 15 intersect.
  • the entire region of the semiconductor channel layer 7 is shielded by the two light shielding films above the semiconductor channel layer 7 as well. It is possible to prevent deterioration of the channel layer (light deterioration) due to absorption of backlight light and external light during operation of the display device.
  • the interlayer insulating film 16 (third insulating film), a resin-based insulating film having a low dielectric constant and a thickness of 2.0 ⁇ m or more and having a planarizing action on the main surface of the substrate 1
  • the wiring capacitance can be kept low. Therefore, the TFT substrate can be driven at a low voltage, which can contribute to lower power consumption.
  • the transmissive pixel electrode 24 can be overlapped on the gate wiring or the source wiring, and the aperture ratio can be increased.
  • the channel region lower light shielding film 9 is formed of a conductive film and is directly connected to the drain electrode 23 and the transmissive pixel electrode 24, the potential of the transmissive pixel electrode 24 is applied as a bias potential on the channel region BC. .
  • Vth threshold voltage
  • the channel region lower-layer light-shielding film 9 may be directly connected to the source electrode 22 instead of the drain electrode 23.
  • the TFT substrate 300A further includes a common electrode serving as an auxiliary capacitor of the pixel electrode in the pixel portion of the TFT substrate 300. Note that the same components as those of the TFT substrate 300 described with reference to FIGS. 33 and 34 are denoted by the same reference numerals, and redundant description is omitted.
  • ⁇ TFT substrate pixel configuration> 41 is a plan view showing a planar configuration of a pixel according to a modification of the third embodiment
  • FIG. 42 is a sectional configuration taken along line XX in FIG. 41 (a sectional configuration of the TFT portion, a sectional configuration of the pixel portion).
  • 4 is a cross-sectional view showing a cross-sectional configuration along the YY line (cross-sectional configuration of the gate terminal portion) and a cross-sectional configuration along the ZZ line (cross-sectional configuration of the source terminal portion).
  • the TFT substrate 300A is used for a light transmission type TN mode liquid crystal display device.
  • the gate electrode 2 of the TFT is constituted by a part of the gate wiring 3. That is, the portion branched from the gate wiring 3 and extending to the TFT formation region (TFT portion) constitutes the gate electrode 2.
  • the depth and width of the portion that becomes the gate electrode 2 are made larger than the width of the gate wiring 3, and the source electrode 22 and the drain electrode 23 can be disposed above the gate electrode 2.
  • a common electrode 5 is disposed so as to extend in parallel with the gate wiring 3.
  • the gate wiring 3 is electrically connected to the gate terminal 4, and a gate terminal extraction electrode 25 is connected to the gate terminal 4 through a first gate terminal contact hole 19.
  • the gate wiring 3, the gate terminal 4, and the common electrode 5 include a light-shielding metal or alloy, such as a metal such as molybdenum (Mo) and aluminum (Al), or other metals.
  • a light-shielding metal or alloy such as a metal such as molybdenum (Mo) and aluminum (Al), or other metals.
  • Mo molybdenum
  • Al aluminum
  • the gate wiring 3 and the common electrode 5 are arranged so as to extend in the horizontal direction (X direction), and the source wiring 151 is arranged so as to extend in the vertical direction (Y direction).
  • the source wiring 151 is composed of a lower layer source wiring 15 and an upper layer source wiring 26.
  • one end of the lower layer source wiring 15 is connected to the source terminal 15T, and the source terminal extraction electrode 26T is connected to the source terminal 15T through the first source terminal contact hole 20.
  • the upper layer source wiring 26 extending from the source electrode 22 is connected to the lower layer source wiring 15 through the first source wiring contact hole 10, whereby the source electrode 22 is electrically connected to the lower source wiring 15.
  • the drain electrode 23 extends to the pixel region to form a transmissive pixel electrode 24.
  • upper light shielding films 22b and 23b are provided on the regions of the source electrode 22 and the drain electrode 23, respectively.
  • the TFT substrate 200A has a configuration in which the pixel regions are arranged in a matrix.
  • a TFT substrate 200A is made of, for example, a substrate 1 which is a transparent insulating substrate such as glass, and a gate electrode 2 (including gate wiring 3), a gate terminal 4 and a common electrode are formed on the substrate 1. 5 is disposed.
  • An insulating film 6 (first insulating film) is disposed so as to cover the gate electrode 2, the gate terminal 4, and the common electrode 5. Since the insulating film 6 functions as a gate insulating film in the TFT portion, it may be referred to as a gate insulating film 6.
  • an oxide semiconductor film 7 is disposed on the insulating film 6 at a position overlapping the gate electrode 2. Since the oxide semiconductor film 7 functions as a channel layer of the TFT, it may be referred to as a semiconductor channel layer 7.
  • the planar pattern of the semiconductor channel layer 7 is formed smaller than the planar pattern of the gate electrode 2 in plan view, and the outline of the semiconductor channel layer 7 exists inside the outline of the gate electrode 2. ing.
  • the material of the semiconductor channel layer 7 is the same as that described in the first embodiment, and the mobility can be increased as compared with the conventional configuration using amorphous silicon for the semiconductor channel layer.
  • a protective insulating film 8 (second insulating film) is disposed on the semiconductor channel layer 7, and a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • the channel region lower layer light shielding film 9 for example, a metal such as Mo and Al, or an alloy obtained by adding other elements to these metals is used.
  • a first source electrode contact hole 11 and a first drain electrode contact hole 12 are provided in the channel region lower-layer light shielding film 9 on the semiconductor channel layer 7.
  • the channel region lower light shielding film 9 may be referred to as lower light shielding films 9a, 9b and 9c depending on the portion provided for convenience.
  • an oxide semiconductor film 13 in the same layer as the semiconductor channel layer 7 in the TFT portion is provided, and an insulating film 14 in the same layer as the protective insulating film 8 is formed on the oxide semiconductor film 13. Is provided.
  • a source terminal 15T (including the lower layer source wiring 15) in the same layer as the channel region lower light shielding film 9 (second conductive film) is provided on the insulating film 14, and the uppermost layer film of the three-layer stack It has become.
  • an insulating film 6 is formed so as to cover the gate terminal 4 (including the gate wiring 3).
  • An interlayer insulating film 16 (third insulating film) is disposed on the entire surface of the substrate 1 so as to cover the insulating film 6, the semiconductor channel layer 7, the protective insulating film 8, and the channel region lower light shielding film 9.
  • a second source electrode contact hole 17 and a second drain electrode contact hole 18 that penetrate the interlayer insulating film 16 and the protective insulating film 8 and reach the semiconductor channel layer 7 are provided.
  • the second source electrode contact hole 17 is disposed so as to be located inside the outer periphery of the first source electrode contact hole 11 in plan view, and is formed so that the surface of the semiconductor channel layer 7 is exposed on the bottom surface thereof.
  • the second drain electrode contact hole 18 is disposed so that at least a part thereof is located outside the outer periphery of the first drain electrode contact hole 12 in plan view, and the surface of the semiconductor channel layer 7 and the channel It is formed so that both surfaces of at least a part of the region lower light shielding film 9 (region of the lower light shielding film 9a in this embodiment) are exposed.
  • the source electrode 22 and the drain electrode 23 formed as the third conductive film are directly separated from the semiconductor channel layer 7 via the second source electrode contact hole 17 and the second drain electrode contact hole 18, respectively. It is arranged to connect.
  • a region between the source electrode 22 and the drain electrode 23 in the semiconductor channel layer 7 forms a channel region BC.
  • the drain electrode 23 is connected to the semiconductor channel layer 7 and also directly connected to the lower light shielding film 9a.
  • the drain electrode 23 extends to the pixel region to form the transmissive pixel electrode 24.
  • the transmissive pixel electrode 24 partially overlaps the common electrode 5 of the common electrode portion in plan view, and the insulating film 6 and the interlayer A storage capacitor of pixel potential is formed through the insulating film 16.
  • upper-layer light shielding films 22b and 23b are provided, respectively.
  • the upper light-shielding films 22b and 23b are formed of, for example, a light-shielding metal film, they are formed apart from each other so that the source electrode 22 and the drain electrode 23 are not electrically short-circuited.
  • metals such as Mo and Al, or alloys obtained by adding other elements to these metals can be used as the upper light shielding films 22b and 23b.
  • the upper region of the semiconductor channel layer 7 in the TFT portion is shielded against light from the upper surface in plan view by the upper light shielding films 22b and 23b and the lower light shielding films 9a, 9b and 9c. It becomes the composition which is done.
  • the lower region of the semiconductor channel layer 7 in the TFT portion is configured so that the entire region is shielded against light from the lower surface (surface on the substrate 1 side) by the gate electrode 2 in plan view.
  • the source extraction electrode 26T is provided so as to be directly connected to the source terminal 15T through the first source terminal portion contact hole 20 that penetrates the interlayer insulating film 16 and reaches the source terminal 15T. ing.
  • the gate terminal extraction electrode 25 is directly connected to the gate terminal 4 through the first gate terminal portion contact hole 19 that penetrates the interlayer insulating film 16 and the insulating film 6 and reaches the gate terminal. It is provided so that.
  • the source extraction electrode 26T and the gate terminal extraction electrode 25 are formed of a third conductive film in the same layer as the source electrode 22 and the drain electrode 23 of the TFT portion.
  • the manufacturing method of the TFT substrate 300A according to the modification of the third embodiment is the same as the manufacturing method of the TFT substrate 200A according to the modification of the second embodiment described with reference to FIGS.
  • a pattern of the gate electrode 2, the gate wiring 3, the gate terminal 4, and the common electrode 5 is formed on the substrate 1 through a first photolithography process and etching. Note that the material of the first conductive film, the etching method during patterning, and the like are the same as those in the third embodiment.
  • the TFT substrate 300A shown in FIGS. 41 and 42 can be obtained through the same steps as the second to fourth photolithography processes described in Embodiment 3 with reference to FIGS. it can.
  • liquid crystal display panel is assembled, and a liquid crystal display device is completed by disposing a polarizing plate, a phase difference plate, a drive circuit, a backlight unit, and the like outside the liquid crystal display panel. Since it is explained in 1.
  • an auxiliary capacitance can be added to the transmissive pixel electrode 24.
  • the leak margin of the applied display signal potential can be widened. As a result, it is possible to reduce display defects due to poor holding of the signal potential and obtain a higher quality liquid crystal display device.
  • TFT substrate pixel configuration First, the configuration of the TFT substrate 400 of the fourth embodiment will be described with reference to FIGS.
  • symbol is attached
  • FIG. 43 is a plan view showing a planar configuration of the pixel according to Embodiment 4, and FIG. 44 is a sectional configuration taken along line XX in FIG. 43 (a sectional configuration of the TFT portion and a sectional configuration of the pixel portion).
  • FIG. 3 is a cross-sectional view showing a cross-sectional configuration at the YY line (cross-sectional configuration of the gate terminal portion) and a cross-sectional configuration at the ZZ line (cross-sectional configuration of the source terminal portion).
  • the gate electrode 2 of the TFT is constituted by a part of the gate wiring 3.
  • the portion branched from the gate wiring 3 and extending to the TFT formation region (TFT portion) constitutes the gate electrode 2.
  • the depth and width of the portion that becomes the gate electrode 2 are made larger than the width of the gate wiring 3, and the source electrode 22 and the drain electrode 23 can be disposed above the gate electrode 2.
  • One end of the gate wiring 3 is electrically connected to the gate terminal 4, and a gate terminal extraction electrode 25 is connected to the gate terminal 4 through a first gate terminal contact hole 19.
  • An upper gate terminal pad 34 is connected to the gate terminal extraction electrode 25 through a second gate terminal contact hole 29.
  • the light-shielding metal or alloy for example, a metal such as molybdenum (Mo) or aluminum (Al), or another element is added to these metals for the gate wiring 3 and the gate terminal 4.
  • the 1st electrically conductive film comprised with the alloy obtained by using is used.
  • the gate wiring 3 is arranged to extend in the horizontal direction (X direction), and the source wiring 151 is arranged to extend in the vertical direction (Y direction).
  • the source wiring 151 is composed of a lower layer source wiring 15 and an upper layer source wiring 26.
  • one end of the lower layer source wiring 15 is connected to the source terminal 15T, and the source terminal extraction electrode 26T is connected to the source terminal 15T through the first source terminal contact hole 20.
  • the upper source terminal pad 35 is connected to the source extraction electrode 26T through the second source terminal contact hole 30.
  • the upper layer source wiring 26 extending from the source electrode 22 is connected to the lower layer source wiring 15 through the first source wiring contact hole 10, whereby the source electrode 22 is electrically connected to the lower source wiring 15.
  • the drain electrode 23 extends to the pixel region to form a transmissive pixel electrode 24.
  • upper light shielding films 22b and 23b are provided on the regions of the source electrode 22 and the drain electrode 23, respectively.
  • a counter electrode 32 (fifth conductive film) having a plurality of slit openings SL is provided so as to face the transmissive pixel electrode 24, and the counter electrodes 32 adjacent in the horizontal direction (X direction) are They are connected to each other across the source wiring 151.
  • the TFT substrate 400 since the region surrounded by the adjacent gate wiring 3 and the adjacent lower layer source wiring 15 is a pixel region, the TFT substrate 400 has a configuration in which the pixel regions are arranged in a matrix.
  • the TFT substrate 400 has a substrate 1 which is a transparent insulating substrate such as glass as a base material, and a gate electrode 2 (including gate wiring 3) and a gate terminal 4 are disposed on the substrate 1.
  • a substrate 1 which is a transparent insulating substrate such as glass as a base material
  • a gate electrode 2 including gate wiring 3
  • a gate terminal 4 are disposed on the substrate 1.
  • An insulating film 6 (first insulating film) is disposed so as to cover the gate electrode 2 and the gate terminal 4. Since the insulating film 6 functions as a gate insulating film in the TFT portion, it may be referred to as a gate insulating film 6.
  • an oxide semiconductor film 7 is disposed on the insulating film 6 at a position overlapping the gate electrode 2. Since the oxide semiconductor film 7 functions as a channel layer of the TFT, it may be referred to as a semiconductor channel layer 7.
  • the planar pattern of the semiconductor channel layer 7 is formed smaller than the planar pattern of the gate electrode 2 in plan view, and the outline of the semiconductor channel layer 7 exists inside the outline of the gate electrode 2. ing.
  • the material of the semiconductor channel layer 7 is the same as that described in the first to third embodiments, and the mobility can be increased as compared with the conventional configuration using amorphous silicon for the semiconductor channel layer.
  • a protective insulating film 8 (second insulating film) is disposed on the semiconductor channel layer 7, and a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • the channel region lower layer light shielding film 9 for example, a metal such as Mo and Al, or an alloy obtained by adding other elements to these metals is used.
  • a first source electrode contact hole 11 and a first drain electrode contact hole 12 are provided in the channel region lower-layer light shielding film 9 on the semiconductor channel layer 7.
  • the channel region lower light shielding film 9 may be referred to as lower light shielding films 9a, 9b and 9c depending on the portion provided for convenience.
  • an oxide semiconductor film 13 in the same layer as the semiconductor channel layer 7 in the TFT portion is provided, and an insulating film 14 in the same layer as the protective insulating film 8 is formed on the oxide semiconductor film 13. Is provided.
  • a source terminal 15T (including the lower layer source wiring 15) in the same layer as the channel region lower light shielding film 9 (second conductive film) is provided on the insulating film 14, and the uppermost layer film of the three-layer stack It has become.
  • an insulating film 6 is formed so as to cover the gate terminal 4 (including the gate wiring 3).
  • An interlayer insulating film 16 (third insulating film) is disposed on the entire surface of the substrate 1 so as to cover the insulating film 6, the semiconductor channel layer 7, the protective insulating film 8, and the channel region lower light shielding film 9.
  • a second source electrode contact hole 17 and a second drain electrode contact hole 18 that penetrate the interlayer insulating film 16 and the protective insulating film 8 and reach the semiconductor channel layer 7 are provided.
  • the second source electrode contact hole 17 is disposed so as to be located inside the outer periphery of the first source electrode contact hole 11 in plan view, and is formed so that the surface of the semiconductor channel layer 7 is exposed on the bottom surface thereof.
  • the second drain electrode contact hole 18 is disposed so as to be located inside the outer periphery of the first drain electrode contact hole 12 in plan view, and the surface of the semiconductor channel layer 7 is exposed at the bottom surface. It is formed.
  • the source electrode 22 and the drain electrode 23 formed as the third conductive film are directly separated from the semiconductor channel layer 7 via the second source electrode contact hole 17 and the second drain electrode contact hole 18, respectively. It is arranged to connect.
  • a region between the source electrode 22 and the drain electrode 23 in the semiconductor channel layer 7 forms a channel region BC.
  • a transparent conductive film transparent conductive film
  • upper-layer light shielding films 22b and 23b are provided, respectively.
  • the upper light-shielding films 22b and 23b are formed of, for example, a light-shielding metal film, they are formed apart from each other so that the source electrode 22 and the drain electrode 23 are not electrically short-circuited.
  • metals such as Mo and Al, or alloys obtained by adding other elements to these metals can be used as the upper light shielding films 22b and 23b.
  • the upper region of the semiconductor channel layer 7 in the TFT portion is shielded against light from the upper surface in plan view by the upper light shielding films 22b and 23b and the lower light shielding films 9a, 9b and 9c. It becomes the composition which is done.
  • the lower region of the semiconductor channel layer 7 in the TFT portion is configured so that the entire region is shielded against light from the lower surface (surface on the substrate 1 side) by the gate electrode 2 in plan view.
  • An interlayer insulating film 27 (fourth insulating film) is formed on the entire substrate 1 so as to cover the source electrode 22, the drain electrode 23, the transmissive pixel electrode 24, and the upper light shielding films 22 b and 23 b, and on the interlayer insulating film 27.
  • the counter electrode 32 is disposed so as to overlap with the lower transmissive pixel electrode 24 in plan view.
  • the counter electrode 32 is formed in a continuous shape so as to straddle between adjacent pixels in the horizontal direction (X direction), and the counter electrode 32 is formed at the edge (not shown) of the display region. Is configured to be supplied with a constant common potential.
  • the counter electrode 32 is provided with a slit opening SL.
  • the counter electrode 32 is substantially above the main surface of the substrate 1 above the counter electrode 32. It is possible to generate a horizontal electric field between the transmissive pixel electrode 24.
  • a configuration in which a slit-like opening is formed in the counter electrode 32 is shown, but a comb-like opening in which one ends of a plurality of slits are connected may be formed.
  • the source extraction electrode 26T is provided so as to be directly connected to the source terminal 15T through the first source terminal portion contact hole 20 that penetrates the interlayer insulating film 16 and reaches the source terminal 15T. ing.
  • the upper source terminal pad 35 is connected to the source extraction electrode 26T through the second source terminal portion contact hole 30 penetrating the interlayer insulating film 27 so as to overlap in plan view.
  • the gate terminal extraction electrode 25 is directly connected to the gate terminal 4 through the first gate terminal portion contact hole 19 that penetrates the interlayer insulating film 16 and the insulating film 6 and reaches the gate terminal. It is provided so that.
  • the upper gate terminal pad 34 is connected to the gate terminal extraction electrode 25 through a second gate terminal contact hole 29 penetrating the interlayer insulating film 27 so as to overlap in plan view.
  • the source extraction electrode 26T and the gate terminal extraction electrode 25 are formed of a third conductive film in the same layer as the source electrode 22 and the drain electrode 23 of the TFT portion.
  • the source terminal pad 35 and the gate terminal pad 34 are formed of the fifth conductive film in the same layer as the counter electrode 32 of the TFT portion.
  • a method for manufacturing the TFT substrate 400 of the fourth embodiment will be described below with reference to FIGS.
  • a plan view and a cross-sectional view showing the final process correspond to FIGS. 43 and 44, respectively.
  • the substrate 1 which is a transparent insulating substrate such as glass is cleaned using a cleaning liquid or pure water.
  • a glass substrate having a thickness of 0.6 mm is used as the substrate 1.
  • a first conductive film made of a material such as the gate electrode 2 and the gate wiring 3 is formed on the entire surface of one main surface of the cleaned substrate 1.
  • the materials that can be used as the first conductive film have been described in Embodiment 1, and redundant description is omitted.
  • an aluminum (Al) alloy film is used as the first conductive film, and the Al alloy film is formed to a thickness of 200 nm by a sputtering method using an argon (Ar) gas.
  • a photoresist material is applied onto the first conductive film, a photoresist pattern is formed in the first photolithography process, and the first conductive film is patterned by etching using the photoresist pattern as a mask.
  • wet etching using a PAN chemical was used.
  • the gate electrode 2, the gate wiring 3 (not shown in FIG. 46), and the gate terminal 4 are formed on the upper main surface of the substrate 1. Is formed.
  • the gate electrode 2 A stacked body of the semiconductor channel layer 7, the protective insulating film 8 and the channel region lower light shielding film 9 is obtained above the first light source electrode contact hole 11 and the first drain electrode contact hole 12 in the lower light shielding film 9.
  • the contour of the semiconductor channel layer 7 in a plan view is arranged so as to exist inside the contour of the gate electrode 2.
  • the channel region lower layer light-shielding film 9 remaining between the first source electrode contact hole 11 and the first drain electrode contact hole 12 is used as the lower layer light-shielding film 9 a and the lower layer light-shielding film 9 a of the first source electrode contact hole 11.
  • the channel region lower layer light shielding film 9 remaining on the opposite side of the first drain electrode contact hole 12 is called the lower layer light shielding film 9b
  • the lower layer light shielding film 9c the lower layer light shielding film 9c.
  • the contour of the channel region lower light shielding film 9 exists inside the contours of the protective insulating film 8 and the semiconductor channel layer 7, but this is also reduced in plan view as the photoresist pattern is thinned. This is because.
  • a stacked body of the oxide semiconductor film 13, the insulating film 14, and the lower source wiring 15 is formed.
  • the oxide semiconductor film 13 and the insulating film are formed in the same process as described above.
  • a laminate of the film 14 and the source terminal 15T is formed.
  • the outline of the source terminal 15T (including the lower layer source wiring 15) exists inside the outline of the insulating film 14 and the oxide semiconductor film 13. This is because the photoresist pattern is thinned and is seen in a plan view. This is because it has become smaller.
  • the materials for the insulating film 6, the oxide semiconductor film, the second insulating film, and the second conductive film, the formation method, and etching using the photoresist pattern formed by half exposure are described in Embodiment Mode 2. Since the description is made with reference to FIGS. 19 to 22, the description is omitted.
  • an interlayer insulating film 16 (third insulating film) is formed on the entire upper main surface of the substrate 1.
  • a resin-based insulating film is formed using an organic resin material.
  • an acrylic organic resin material having photosensitivity is applied on the substrate 1 so as to have a thickness of 2.0 to 3.0 ⁇ m by a spin coating method to form the interlayer insulating film 16.
  • the interlayer insulating film 16 is exposed and developed, and as shown in FIGS. 49 and 50, the first source wiring contact hole 10 (see FIG. 50) penetrating the interlayer insulating film 16 is formed.
  • a second source electrode contact hole 17, a second drain electrode contact hole 18, a first gate terminal contact hole 19, and a first source terminal contact hole 20 are formed.
  • the protective insulating film 8 exposed at the bottoms of the second source electrode contact hole 17 and the second drain electrode contact hole 18 is etched.
  • a dry etching method using a gas containing fluorine can be used.
  • dry etching is performed using a gas in which oxygen (O 2 ) is added to sulfur hexafluoride (SF 6 ).
  • O 2 oxygen
  • SF 6 sulfur hexafluoride
  • the Al alloy gate terminal 4 is exposed at the bottom surface of the first gate terminal contact hole 19, and the lower layer of the Al alloy is formed at the bottom surfaces of the first source wiring contact hole 10 and the first source terminal contact hole 20, respectively.
  • the source wiring 15 and the source terminal 15T are exposed, the Al alloy is not etched by dry etching using a gas obtained by adding oxygen (O 2 ) to sulfur hexafluoride (SF 6 ), so these patterns remain as they are. To do.
  • an olefin-based material, a novolac-based material, a polyimide-based material, and a siloxane-based material can be used in addition to an acrylic organic resin material.
  • These coating-type organic insulating materials have a low dielectric constant, can be easily increased to a thickness of 2.0 ⁇ m or more, and the wiring capacity can be kept low. Therefore, by using these materials, the TFT substrate can be driven at a low voltage, which can contribute to low power consumption. For this reason, the transmissive pixel electrode 24 can be overlapped on the gate wiring or the source wiring, and the aperture ratio can be increased.
  • an inorganic insulating material such as silicon nitride (SiN) or silicon oxide (SiO) can be used instead of the resin-based insulating film material.
  • SiN silicon nitride
  • SiO silicon oxide
  • the first source wiring contact hole 10 the second source electrode contact hole 17, the second drain electrode contact hole 18, and the first gate terminal contact hole 19 using the photoresist pattern as a mask.
  • the first source terminal contact hole 20 is formed.
  • an inorganic insulating film material and a resin insulating film material may be used in appropriate combination.
  • a third conductive film and a fourth conductive film are stacked in this order on the entire surface of the interlayer insulating film 16.
  • a transparent conductive film transparent conductive film
  • ITO mixed conductive film
  • a gas containing hydrogen (H) in argon (Ar) for example, a mixture of hydrogen (H 2 ) gas, water vapor (H 2 O), or the like is used to form a 100 nm thick ITO film by sputtering. Formed in a crystalline state.
  • a light-shielding Al alloy film is used as the fourth conductive film.
  • an Al alloy film having a thickness of 100 nm was formed by a sputtering method using Ar gas.
  • a photoresist material is applied to the entire surface of the fourth conductive film (Al alloy film), and a photoresist pattern is formed in the fourth photolithography process. Using this as a mask, an Al alloy film and an amorphous ITO film are formed. Are sequentially etched.
  • photoresist patterns having different thicknesses are formed by performing half exposure using a half exposure mask. That is, the thickness of the portion where the pattern of the upper light-shielding films 22b and 23b is to be formed with the fourth conductive film remaining is increased. Note that the fourth conductive film is etched twice, and the thickness of the photoresist pattern is reduced in the portion removed by the second etching. For example, the film thickness is made thin on the region where the transmissive pixel electrode 24 is formed, and the fourth conductive film on the region where the transmissive pixel electrode 24 is formed is not removed by the first etching. . Further, the film thickness of the photoresist pattern is also reduced in the gate terminal portion and the source terminal portion.
  • the fourth conductive film is first patterned by etching, and the portion of the fourth conductive film not covered with the photoresist pattern is removed.
  • wet etching using a PAN chemical solution was used for the etching of the fourth conductive film.
  • the third conductive film is patterned by etching, and the third conductive film that is not covered with the photoresist pattern and the fourth conductive film is removed.
  • wet etching using an oxalic acid-based chemical solution of oxalic acid 5 wt% + water was used.
  • the entire substrate 1 is heated to 150 ° C.
  • the amorphous ITO film is crystallized to become a polycrystalline ITO film.
  • the substrate temperature is not limited to 150 ° C., and the mixing ratio of indium oxide (In 2 O 3 ) is 85 wt% or more and 95 wt% or less, and tin oxide (SnO 2 ) is 5 wt% or more and 15 wt% or less ( In the case of a general amorphous ITO film having a total of 100% by weight), it can be crystallized at 140 ° C. or higher. Moreover, what is necessary is just to determine arbitrarily the high temperature side with the heat-resistant temperature of the photoresist material etc. to be used.
  • the heat resistance temperature of this material may be 230 ° C. or lower.
  • the temperature may be 160 ° C. or lower.
  • the film thickness of the photoresist pattern is entirely reduced by oxygen ashing, and the photoresist pattern having a small film thickness is completely removed.
  • the thick photoresist pattern remains as a thin film.
  • the fourth conductive film is etched again by a wet etching method using a PAN chemical solution.
  • the ITO film which is the transparent conductive film in the lower layer, is polycrystallized, it is chemically very stable, and etching damage to the PAN chemical solution (the film disappears or the electrical characteristics and optical characteristics deteriorate).
  • Etching an Al alloy film that is hardly covered with the photoresist pattern for example, an Al alloy film on a region where the transmissive pixel electrode 24 is formed, and an Al alloy film in the gate terminal portion and the source terminal portion. Can do.
  • the gate terminal extraction electrode 25, the source electrode 22, and the source electrode 22 made of a transparent conductive film (polycrystalline ITO film) are extended.
  • the upper layer source wiring 26, the source terminal extraction electrode 26T, the drain electrode 23, and the transmissive pixel electrode 24 extending from the drain electrode 23 are formed.
  • upper light shielding films 22b and 23b are formed on the source electrode 22 and the drain electrode 23 in the TFT portion, respectively. These upper light shielding films 22b and 23b are formed so as to cover almost the entire planar pattern of the semiconductor channel layer 7 excluding the channel region BC in plan view.
  • the gate terminal extraction electrode 25 is directly connected to the gate terminal 4 through the first gate terminal portion contact hole 19.
  • the source electrode 22 is directly connected to the semiconductor channel layer 7 through the second source electrode contact hole 17.
  • the upper layer source line 26 is directly connected to the lower layer source line 15 through the first source line contact hole 10. Further, the source wiring lead electrode 26T is directly connected to the source terminal 15T through the first source terminal contact hole 20.
  • an interlayer insulating film 27 (fourth insulating film) is formed on the entire upper main surface of the substrate 1.
  • a silicon nitride film (SiN) having a thickness of 400 nm is formed by a CVD method.
  • a photoresist material is applied on the entire surface of the interlayer insulating film 27 (SiN film), a photoresist pattern is formed in the fifth photolithography process, and the interlayer insulating film 27 is etched using this as a mask.
  • etching a dry etching method using a gas containing fluorine can be used.
  • dry etching is performed using a gas in which oxygen (O 2 ) is added to sulfur hexafluoride (SF 6 ).
  • the fifth conductive film 340 which is the material of the counter electrode 32, is formed in the interlayer insulating film 27 including the second gate terminal portion contact hole 29 and the second source terminal portion contact hole as shown in FIG. It is formed on the entire top surface.
  • a photoresist material is applied to the entire surface of the fifth conductive film 340 (amorphous ITO film), a photoresist pattern is formed in the sixth photolithography process, and the fifth conductive film 340 is used as a mask.
  • Etch a wet etching method using an oxalic acid-based chemical solution of oxalic acid 5 wt% + water can be used.
  • the counter electrode 32, the gate terminal pad 34, and the source having a slit opening made of an amorphous ITO film of a transparent conductive film Terminal pads 35 are formed.
  • the gate terminal pad 34 is directly connected to the lower gate terminal extraction electrode 25 through the second gate terminal portion contact hole 29.
  • the source terminal pad 35 is directly connected to the lower source terminal extraction electrode 26T through the second source terminal contact hole 30.
  • the entire substrate 1 is heated at 200 ° C., and the amorphous ITO film constituting the counter electrode 32, the gate terminal pad 34 and the source terminal pad 35 is polycrystallized, whereby the TFT shown in FIGS. 43 and 44 is obtained.
  • the substrate 400 is completed.
  • the alignment film is a film for aligning liquid crystals and is made of polyimide or the like.
  • a counter substrate which is separately manufactured and includes a color filter, a counter electrode, an alignment film, and the like is bonded to the TFT substrate 400.
  • a gap is formed between the TFT substrate and the counter substrate by the spacer, and a liquid crystal is sealed in the gap to form a transverse electric field type light transmission type FFS mode liquid crystal display panel.
  • a liquid crystal display device is completed by disposing a polarizing plate, a retardation plate, a drive circuit, a backlight unit, and the like outside the liquid crystal display panel.
  • the TFT substrate 400 used in the etch stopper type FFS mode liquid crystal display device using a high-performance oxide semiconductor film for the channel layer is manufactured in six photolithography processes. can do.
  • the protective insulating film 8 serving as an etch stopper is formed after the formation of the oxide semiconductor film, the semiconductor channel layer 7 hardly receives characteristic deterioration due to process damage in the subsequent TFT manufacturing process. Therefore, the oxide semiconductor can be used as a TFT channel layer while maintaining the high-performance characteristics of the oxide semiconductor.
  • the source wiring 151 has a two-layer structure of a lower layer source wiring 15 and an upper layer source wiring 26 that are independently formed through an interlayer insulating film, and is a so-called redundant wiring.
  • the upper layer source wiring 26 is directly connected to the lower layer source wiring 15 through the plurality of first source wiring contact holes 10 provided in the interlayer insulating film 16, even if one of the wirings is disconnected, One wiring can supplement the function. For this reason, it is possible to reduce the occurrence of a linear defect due to the disconnection of the source wiring 151, and it is possible to improve the manufacturing yield and the product reliability.
  • the lower layer source wiring 15 is formed continuously with the oxide semiconductor film and the insulating film, the lower layer source wiring 15 (second conductive film) can be formed with good adhesion, and the adhesion is insufficient. It is possible to reduce the occurrence of disconnection failure due to film peeling due to the above. This is particularly effective at a step portion on the gate wiring pattern in a region where the gate wiring 3 and the lower layer source wiring 15 intersect.
  • the entire region of the semiconductor channel layer 7 is shielded by the two light shielding films above the semiconductor channel layer 7 as well. It is possible to prevent deterioration of the channel layer (light deterioration) due to absorption of backlight light and external light during operation of the display device.
  • the channel region lower layer light-shielding film 9 is formed of a conductive film, and is electrically separated (not short-circuited) from the source electrode 22 and the drain electrode 23, and is electrically floating (floating).
  • the effect of electrostatic shielding on the layer 7 can be obtained, and the variation in TFT characteristics caused by unspecified external noise or the like can be suppressed, so that the reliability can be improved.
  • the interlayer insulating film 16 (third insulating film), a resin-based insulating film having a low dielectric constant and a thickness of 2.0 ⁇ m or more and having a planarizing action on the main surface of the substrate 1
  • the wiring capacitance can be kept low. Therefore, the TFT substrate can be driven at a low voltage, which can contribute to lower power consumption.
  • the transmissive pixel electrode 24 can be overlapped on the gate wiring or the source wiring, and the aperture ratio can be increased.
  • a portion redundantly arranged on the wiring 15, that is, the upper layer source wiring 26 between the adjacent first source wiring contact holes 10 may be omitted.
  • the counter electrode 32 is overlapped, and it is possible to increase the aperture ratio of the FFS mode liquid crystal display device at a higher level.
  • the fifth conductive film is patterned to form the counter electrode 32, the gate terminal pad 34, and the source terminal pad 35.
  • the light-shielding conductive film is further formed on the fifth conductive film. (Sixth conductive film) is formed, and a half-exposure using a half exposure mask is performed on the laminated film of the fifth conductive film and the sixth conductive film, so that photoresist patterns having different thicknesses are formed. Form. Then, by sequentially etching the laminated film of the fifth conductive film and the sixth conductive film using the same, as shown in FIGS. 54 and 55, the channel is formed in the plan view above the channel region of the TFT portion. An uppermost light shielding film 33 (lower film) and an uppermost light shielding film 33b (upper film) covering the region may be formed.
  • a fifth conductive film (amorphous ITO film) is formed on the entire top surface of the interlayer insulating film 27, a light-shielding Al alloy film is formed as a sixth conductive film to form a laminated film.
  • photoresist patterns having different thicknesses are formed by half exposure, and the sixth conductive film (Al alloy film) and the fifth conductive film (amorphous ITO film) are sequentially etched using this as a mask.
  • the counter electrode 32, the gate terminal pad 34, and the source terminal pad 35 are formed.
  • a laminated film of an uppermost light shielding film 33 made of an ITO film and an uppermost light shielding film 33b made of an Al alloy film is simultaneously formed above the channel region of the TFT portion. Thereby, a manufacturing process can be reduced.
  • the photoresist patterns having different thicknesses formed by half exposure are made thicker at portions where the patterns of the uppermost light shielding films 33 and 33b are to be formed, leaving the fifth and sixth conductive films.
  • the sixth conductive film is etched in two steps, and the photoresist pattern is thinned at portions removed by the second etching.
  • the region where the counter electrode 32, the gate terminal pad 34, and the source terminal pad 35 are formed is thinned, and the first conductive film on the region where these are formed in the first etching is as follows. Keep it from being removed.
  • the sixth conductive film is patterned by etching, and the portion of the sixth conductive film not covered with the photoresist pattern is removed.
  • wet etching using a PAN chemical solution was used for etching the sixth conductive film.
  • the fifth conductive film is patterned by etching, and the portion of the fourth conductive film not covered with the photoresist pattern and the sixth conductive film is removed.
  • etching the sixth conductive film amorphous ITO
  • wet etching using an oxalic acid-based chemical solution of oxalic acid 5 wt% + water was used.
  • the entire substrate 1 is heated at 150 ° C. to polycrystallize the amorphous ITO film constituting the counter electrode 32, the gate terminal pad 34, the source terminal pad 35, and the uppermost light shielding film 33.
  • the substrate temperature is not limited to 150 ° C., and a mixture of 85% to 95% by weight of indium oxide (In 2 O 3 ) and 5% to 15% by weight of tin oxide (SnO 2 ).
  • the high temperature side can be arbitrarily determined by the heat resistance temperature of the material used for the layer and pattern formed on the TFT substrate.
  • the heat resistance temperature of this material may be 230 ° C. or lower.
  • the temperature may be 160 ° C. or lower.
  • the film thickness of the photoresist pattern is entirely reduced by oxygen ashing, and the photoresist pattern having a small film thickness is completely removed.
  • the thick photoresist pattern remains as a thin film.
  • the sixth conductive film is again etched by a wet etching method using a PAN chemical solution.
  • the ITO film which is the transparent conductive film in the lower layer, is polycrystallized, it is chemically very stable, and etching damage to the PAN chemical solution (the film disappears or the electrical characteristics and optical characteristics deteriorate).
  • Al alloy film that is hardly covered with the photoresist pattern for example, the Al alloy film on the counter electrode 32, the Al alloy film in the gate terminal portion, and the source terminal portion can be etched.
  • the upper surface of the semiconductor channel layer 7 is planarized by three layers of light shielding films including the uppermost light shielding films 33 and 33b in addition to the lower light shielding films 9a, 9b and 9c and the upper light shielding films 22b and 23b. Since the structure is such that the upper part of the channel layer in view can be completely shielded, deterioration of the channel layer (light deterioration) due to absorption of backlight light and external light during operation of the liquid crystal display device can be further suppressed.
  • the TFT substrate 400A further includes a common electrode serving as a storage capacitor of the pixel electrode in the pixel portion of the TFT substrate 400. Note that the same components as those of the TFT substrate 400 described with reference to FIGS. 43 and 44 are denoted by the same reference numerals, and redundant description is omitted.
  • ⁇ TFT substrate pixel configuration> 56 is a plan view showing a planar configuration of a pixel according to a modification of the fourth embodiment.
  • FIG. 57 is a sectional configuration taken along line XX in FIG. 56 (a sectional configuration of the TFT portion, a sectional configuration of the pixel portion).
  • 4 is a cross-sectional view showing a cross-sectional configuration along the YY line (cross-sectional configuration of the gate terminal portion) and a cross-sectional configuration along the ZZ line (cross-sectional configuration of the source terminal portion).
  • the TFT substrate 400A is used for a light transmission type FFS mode liquid crystal display device.
  • the same first conductive film as that of the gate wiring 3 disposed so as to extend in parallel with the gate wiring 3 is used.
  • the formed common electrode 5 is provided.
  • the common electrode 5 forms an auxiliary capacitance of the transmissive pixel electrode 24 in the pixel portion and supplies a constant common potential to the counter electrode 32 in the pixel portion.
  • the counter electrode 32 is independent for each pixel portion and is electrically connected to the common electrode 5 via the common electrode extraction electrode 28 provided in the first common electrode portion contact hole 21.
  • the TFT substrate 400A has a substrate 1 which is a transparent insulating substrate such as glass as a base material, and a gate electrode 2 (including gate wiring 3), a gate terminal 4 and a common electrode on the substrate 1. 5 is disposed.
  • a substrate 1 which is a transparent insulating substrate such as glass as a base material
  • a gate electrode 2 including gate wiring 3
  • a gate terminal 4 and a common electrode on the substrate 1. 5 is disposed.
  • An insulating film 6 (first insulating film) is disposed so as to cover the gate electrode 2, the gate terminal 4, and the common electrode 5. Since the insulating film 6 functions as a gate insulating film in the TFT portion, it may be referred to as a gate insulating film 6.
  • an oxide semiconductor film 7 is disposed on the insulating film 6 at a position overlapping the gate electrode 2.
  • a protective insulating film 8 (second insulating film) is disposed on the semiconductor channel layer 7, and a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • An interlayer insulating film 16 (third insulating film) is disposed on the entire surface of the substrate 1 so as to cover the insulating film 6, the semiconductor channel layer 7, the protective insulating film 8, and the channel region lower light shielding film 9.
  • a second source electrode contact hole 17 and a second drain electrode contact hole 18 that penetrate the interlayer insulating film 16 and the protective insulating film 8 and reach the semiconductor channel layer 7 are provided.
  • the second source electrode contact hole 17 is disposed so as to be located inside the outer periphery of the first source electrode contact hole 11 in plan view, and is formed so that the surface of the semiconductor channel layer 7 is exposed on the bottom surface thereof.
  • the second drain electrode contact hole 18 is disposed so as to be located inside the outer periphery of the first drain electrode contact hole 12 in plan view, and the surface of the semiconductor channel layer 7 is exposed at the bottom surface. It is formed. Further, in the common electrode portion, a first common electrode portion contact hole 21 that reaches the common electrode 5 through the interlayer insulating film 16 and the insulating film 6 is provided in a region overlapping the pattern of the lower common electrode 5 in plan view. ing.
  • the source electrode 22 and the drain electrode 23 formed as the third conductive film are directly separated from the semiconductor channel layer 7 via the second source electrode contact hole 17 and the second drain electrode contact hole 18, respectively. It is arranged to connect.
  • a region between the source electrode 22 and the drain electrode 23 in the semiconductor channel layer 7 forms a channel region BC.
  • a transparent conductive film transparent conductive film
  • the transmissive pixel electrode 24 extending from the drain electrode 23 is provided so as to partially overlap the lower common electrode 5 in the common electrode formation region in plan view, and the insulating film 6 and the interlayer insulating film 16 are interposed therebetween. Thus, an auxiliary capacitor for the pixel potential is formed.
  • a common electrode extraction electrode 28 formed as a third conductive film is provided so as to be directly connected to the lower common electrode 5.
  • the common electrode extraction electrode 28 is formed as a pattern separated from the source electrode 22 and the drain electrode 23 (including the transmissive pixel electrode 24) so as not to be electrically connected to each other (do not short-circuit).
  • Upper light shielding films 22b and 23b are provided on the source electrode 22 and the drain electrode 23, respectively.
  • the region above the semiconductor channel layer 7 in the TFT portion is The upper-layer light-shielding films 22b and 23b and the lower-layer light-shielding films 9a, 9b, and 9c are configured to shield the entire region from light from the upper surface in plan view.
  • the lower region of the semiconductor channel layer 7 in the TFT portion is configured so that the entire region is shielded against light from the lower surface (surface on the substrate 1 side) by the gate electrode 2 in plan view.
  • an interlayer insulating film 27 (fourth insulating film) is formed on the entire substrate 1 so as to cover the source electrode 22, the drain electrode 23, the transmissive pixel electrode 24, the upper light shielding films 22b and 23b, and the common electrode extraction electrode 28. Yes.
  • the interlayer insulating film 27 is provided with a second common electrode portion contact hole 31.
  • the second common electrode portion contact hole 31 is disposed in a region overlapping the pattern of the lower common electrode 5 and the common electrode extraction electrode 28 in plan view, and is formed so that the surface of the lower common electrode extraction electrode 28 is exposed.
  • a counter electrode 32 (fifth conductive film) is provided on the interlayer insulating film 27. As shown in FIG. 57, the counter electrode 32 is provided so as to be directly connected to the lower common electrode extraction electrode 28 via the second common electrode portion contact hole 31, and is connected via the common electrode extraction electrode 28. It is electrically connected to the lower common electrode 5 and configured to supply a constant common potential to the counter electrode 32.
  • FIGS. 56 and 57 A plan view and a cross-sectional view showing the final process correspond to FIGS. 56 and 57, respectively.
  • a first conductive film made of a material such as the gate electrode 2, the gate wiring 3, and the common electrode 5 is formed on the entire surface of one main surface of the cleaned substrate 1.
  • the materials that can be used as the first conductive film are described in Embodiment Mode 4, and redundant description is omitted.
  • an aluminum (Al) alloy film is used as the first conductive film, and the Al alloy film is formed to a thickness of 200 nm by sputtering using argon (Ar) gas.
  • a photoresist material is applied onto the first conductive film, a photoresist pattern is formed in the first photolithography process, and the first conductive film is patterned by etching using the photoresist pattern as a mask.
  • wet etching using a PAN chemical was used.
  • the gate electrode 2, the gate wiring 3 (not shown in FIG. 59), and the gate terminal 4 are formed on the upper main surface of the substrate 1, as shown in FIGS. And the common electrode 5 is formed.
  • the contour of the semiconductor channel layer 7 in a plan view is arranged so as to exist inside the contour of the gate electrode 2.
  • the channel region lower layer light-shielding film 9 remaining between the first source electrode contact hole 11 and the first drain electrode contact hole 12 is used as the lower layer light-shielding film 9 a and the lower layer light-shielding film 9 a of the first source electrode contact hole 11.
  • the channel region lower layer light shielding film 9 remaining on the opposite side of the first drain electrode contact hole 12 and the channel region lower layer light shielding film 9 remaining on the opposite side of the first drain electrode contact hole 12 are referred to as the lower layer light shielding film 9c. .
  • a stacked body of the oxide semiconductor film 13, the insulating film 14, and the lower source wiring 15 is formed.
  • the oxide semiconductor film 13 and the insulating film are formed in the same process as described above.
  • a laminate of the film 14 and the source terminal 15T is formed.
  • the materials for the insulating film 6, the oxide semiconductor film, the second insulating film, and the second conductive film, the formation method, and etching using the photoresist pattern formed by half exposure are described in Embodiment Mode 2. Since the description is made with reference to FIGS. 19 to 22, the description is omitted.
  • an interlayer insulating film 16 (third insulating film) is formed on the entire upper main surface of the substrate 1.
  • a resin-based insulating film is formed from an organic resin material.
  • an acrylic organic resin material having photosensitivity is applied on the substrate 1 so as to have a thickness of 2.0 to 3.0 ⁇ m by a spin coating method to form the interlayer insulating film 16.
  • the interlayer insulating film 16 is exposed and developed, and as shown in FIGS. 62 and 63, the first source wiring contact hole 10 (see FIG. 63) penetrating the interlayer insulating film 16 is formed. ), A second source electrode contact hole 17, a second drain electrode contact hole 18, a first gate terminal contact hole 19, a first source terminal contact hole 20, and a first common electrode contact hole 21 are formed. .
  • the protective insulating film 8 exposed at the bottoms of the second source electrode contact hole 17 and the second drain electrode contact hole 18 is etched.
  • dry etching is performed using a gas in which oxygen (O 2 ) is added to sulfur hexafluoride (SF 6 ).
  • first gate terminal contact hole 19 and the first common electrode contact hole 21 also penetrate the insulating film 6, and the Al alloy gate terminal 4 and the common electrode 5 are exposed on the bottom surfaces of the first source wiring line.
  • the bottom of the contact hole 10 and the first source terminal portion contact hole 20 although the lower source lines 15 and the source terminal 15T of Al alloy respectively exposed, Al alloy, oxygen sulfur hexafluoride (SF 6) (O These patterns remain as they are because they are not etched by dry etching using a gas to which 2 ) is added.
  • SF 6 oxygen sulfur hexafluoride
  • an olefin-based material, a novolac-based material, a polyimide-based material, and a siloxane-based material can be used in addition to an acrylic organic resin material.
  • These coating-type organic insulating materials have a low dielectric constant, can be easily increased to a thickness of 2.0 ⁇ m or more, and the wiring capacity can be kept low. Therefore, by using these materials, the TFT substrate can be driven at a low voltage, which can contribute to low power consumption. For this reason, the transmissive pixel electrode 24 can be overlapped on the gate wiring or the source wiring, and the aperture ratio can be increased.
  • an inorganic insulating material such as silicon nitride (SiN) or silicon oxide (SiO) can be used instead of the resin-based insulating film material.
  • SiN silicon nitride
  • SiO silicon oxide
  • the first source wiring contact hole 10 the second source electrode contact hole 17, the second drain electrode contact hole 18, and the first gate terminal contact hole 19 using the photoresist pattern as a mask.
  • the first source terminal contact hole 20 is formed.
  • an inorganic insulating film material and a resin insulating film material may be used in appropriate combination.
  • a third conductive film and a fourth conductive film are laminated in this order on the entire surface of the interlayer insulating film 16.
  • a transparent conductive film transparent conductive film
  • a light-shielding Al alloy film is used as the fourth conductive film.
  • the material, film thickness, and manufacturing method of a transparent conductive film and the material, film thickness, and manufacturing method of an Al alloy film are the same as Embodiment 4, description is omitted.
  • a photoresist material is applied to the entire surface of the fourth conductive film (Al alloy film), and a photoresist pattern is formed in the fourth photolithography process.
  • a photoresist pattern is formed in the fourth photolithography process.
  • the fourth conductive film is patterned by wet etching using a PAN chemical solution, and the portion of the fourth conductive film not covered with the photoresist pattern is removed.
  • the third conductive film is patterned by wet etching with an oxalic acid-based chemical solution of oxalic acid 5 wt% + water, and the portion not covered with the photoresist pattern and the fourth conductive film The third conductive film is removed.
  • the entire substrate 1 is heated to 150 ° C. to crystallize the amorphous ITO film to obtain a polycrystalline ITO film.
  • the film thickness of the photoresist pattern is entirely reduced by oxygen ashing, and the photoresist pattern having a small film thickness is completely removed.
  • the thick photoresist pattern remains as a thin film.
  • the fourth conductive film is etched again by a wet etching method using a PAN chemical solution.
  • the ITO film which is a transparent conductive film in the lower layer, is polycrystallized, the photoresist pattern hardly receives etching damage to the PAN chemical solution (the film disappears or the electrical characteristics and optical characteristics deteriorate).
  • An Al alloy film not covered with, for example, an Al alloy film on a region where the transmissive pixel electrode 24 and the common electrode extraction electrode 28 are formed, and an Al alloy film in the gate terminal portion and the source terminal portion can be etched.
  • the photoresist pattern is removed to extend from the gate terminal extraction electrode 25, the source electrode 22, and the source electrode 22 made of a transparent conductive film (polycrystalline ITO film) as shown in FIGS.
  • the upper layer source wiring 26, the source terminal extraction electrode 26T, the drain electrode 23, the transmissive pixel electrode 24 extending from the drain electrode 23, and the common electrode extraction electrode 28 are formed.
  • the common electrode extraction electrode 28 is formed as an independent pattern electrically separated from the transmissive pixel electrode 24.
  • upper light shielding films 22b and 23b are formed on the source electrode 22 and the drain electrode 23 in the TFT portion, respectively. These upper light shielding films 22b and 23b are formed so as to cover almost the entire planar pattern of the semiconductor channel layer 7 excluding the channel region BC in plan view.
  • the gate terminal extraction electrode 25 is directly connected to the gate terminal 4 through the first gate terminal portion contact hole 19.
  • the source electrode 22 is directly connected to the semiconductor channel layer 7 through the second source electrode contact hole 17.
  • the upper layer source line 26 is directly connected to the lower layer source line 15 through the first source line contact hole 10.
  • the source wiring lead electrode 26T is directly connected to the source terminal 15T through the first source terminal contact hole 20.
  • the common electrode extraction electrode 28 is directly connected to the common electrode 5 via the first common electrode portion contact hole 21.
  • an interlayer insulating film 27 (fourth insulating film) is formed on the entire upper main surface of the substrate 1.
  • a silicon nitride film (SiN) having a thickness of 400 nm is formed by a CVD method.
  • a photoresist material is applied on the entire surface of the interlayer insulating film 27 (SiN film), a photoresist pattern is formed in the fifth photolithography process, and the interlayer insulating film 27 is etched using this as a mask.
  • etching a dry etching method using a gas containing fluorine can be used.
  • dry etching was performed using a gas obtained by adding oxygen (O 2 ) to sulfur hexafluoride (SF 6 ).
  • the fifth conductive film 340 which is the material of the counter electrode 32, is formed in the second gate terminal contact hole 29, the second source terminal contact hole, and the second common electrode contact hole 31 as shown in FIG. It is formed on the entire upper surface of the interlayer insulating film 27 including the inside.
  • a photoresist material is applied to the entire surface of the fifth conductive film 340 (amorphous ITO film), a photoresist pattern is formed in the sixth photolithography process, and the fifth conductive film 340 is used as a mask.
  • Etch a wet etching method using an oxalic acid-based chemical solution of oxalic acid 5 wt% + water can be used.
  • the counter electrode 32, the gate terminal pad 34, and the source having a slit opening made of an amorphous ITO film of a transparent conductive film Terminal pads 35 are formed.
  • the gate terminal pad 34 is directly connected to the lower gate terminal extraction electrode 25 through the second gate terminal portion contact hole 29.
  • the source terminal pad 35 is directly connected to the lower source terminal extraction electrode 26T through the second source terminal contact hole 30.
  • the counter electrode 32 is directly connected to the lower common electrode extraction electrode 28 through the second common electrode portion contact hole 31.
  • the entire substrate 1 is heated at 200 ° C. to polycrystallize the amorphous ITO film which is the counter electrode 32 having the slit opening, the gate terminal pad 34 and the source terminal pad 35.
  • the TFT substrate 400A of the present modification shown in FIGS. 56 and 57 is completed.
  • liquid crystal display panel is assembled, and a liquid crystal display device is completed by disposing a polarizing plate, a phase difference plate, a drive circuit, a backlight unit, and the like outside the liquid crystal display panel. Since it is explained in 1.
  • the common electrode 5 is provided so that an auxiliary capacitor can be added to the transmissive pixel electrode 24.
  • the leak margin of the applied display signal potential can be widened. As a result, it is possible to reduce display defects due to poor holding of the signal potential and obtain a higher quality liquid crystal display device.
  • the counter electrode 32 is electrically directly connected to the lower common electrode 5 via the first common electrode portion contact hole 21 and the second common electrode portion contact hole 31 provided for each pixel, Since a certain common potential signal is surely supplied to the pixels, the occurrence of display defects such as point defects can be reduced.
  • the pattern of the counter electrode 32 is not an independent pattern for each pixel, but as shown in FIG. 43 of Embodiment 4, the counter electrode 32 is continuous so as to straddle at least between adjacent pixels in the horizontal direction. It may be formed in such a shape that a constant common potential is supplied from an end portion (not shown) of the display region. In this case, since a constant common potential is supplied to the counter electrode 32 from both the common electrode 5 and the end of the display area, even if one of them has a disconnection failure, the common potential is supplied from the other. Therefore, the effect of preventing the occurrence of display defects such as point defects and line defects is further enhanced.
  • the fifth conductive film is patterned to form the counter electrode 32, the gate terminal pad 34, and the source terminal pad 35.
  • the light-shielding conductive film is further formed on the fifth conductive film. (Sixth conductive film) is formed, and a half-exposure using a half exposure mask is performed on the laminated film of the fifth conductive film and the sixth conductive film, so that photoresist patterns having different thicknesses are formed.
  • the fifth conductive film and the sixth conductive film are sequentially etched by using this, and as shown in FIGS. 69 and 70, in a plan view, above the channel region of the TFT portion.
  • An uppermost light shielding film 33 (lower film) and an uppermost light shielding film 33b (upper film) covering the channel region may be formed.
  • a fifth conductive film (amorphous ITO film) is formed on the entire top surface of the interlayer insulating film 27, a light-shielding Al alloy film is formed as a sixth conductive film to form a laminated film.
  • photoresist patterns having different thicknesses are formed by half exposure, and the sixth conductive film (Al alloy film) and the fifth conductive film (amorphous ITO film) are sequentially etched using this as a mask.
  • the counter electrode 32, the gate terminal pad 34, and the source terminal pad 35 are formed, and the uppermost light shielding film 33 made of an ITO film and the uppermost light shielding film made of an Al alloy film are provided above the channel region of the TFT portion.
  • a laminated film with 33b is formed.
  • the photoresist patterns having different thicknesses formed by half exposure are made thicker at portions where the patterns of the uppermost light shielding films 33 and 33b are to be formed, leaving the fifth and sixth conductive films.
  • the sixth conductive film is etched in two steps, and the photoresist pattern is thinned at portions removed by the second etching.
  • the region where the counter electrode 32, the gate terminal pad 34, and the source terminal pad 35 are formed is thinned, and the first conductive film on the region where these are formed in the first etching is as follows. Keep it from being removed.
  • the sixth conductive film is patterned by etching, and the portion of the sixth conductive film not covered with the photoresist pattern is removed.
  • wet etching using a PAN chemical solution was used for the etching of the fourth conductive film.
  • the fifth conductive film is patterned by etching, and the portion of the fourth conductive film not covered with the photoresist pattern and the sixth conductive film is removed.
  • etching the fourth conductive film amorphous ITO
  • wet etching using an oxalic acid-based chemical solution of oxalic acid 5 wt% + water was used.
  • the entire substrate 1 is heated at 150 ° C. to polycrystallize the amorphous ITO film constituting the counter electrode 32, the gate terminal pad 34, the source terminal pad 35, and the uppermost light shielding film 33.
  • the substrate temperature is not limited to 150 ° C., and a mixture of 85% to 95% by weight of indium oxide (In 2 O 3 ) and 5% to 15% by weight of tin oxide (SnO 2 ).
  • the high temperature side can be arbitrarily determined by the heat resistance temperature of the material used for the layer and pattern formed on the TFT substrate.
  • the heat resistance temperature of this material may be 230 ° C. or lower.
  • the temperature may be 160 ° C. or lower.
  • the film thickness of the photoresist pattern is entirely reduced by oxygen ashing, and the photoresist pattern having a small film thickness is completely removed.
  • the thick photoresist pattern remains as a thin film.
  • the sixth conductive film is again etched by a wet etching method using a PAN chemical solution.
  • the ITO film which is the transparent conductive film in the lower layer, is polycrystallized, it is chemically very stable, and etching damage to the PAN chemical solution (the film disappears or the electrical characteristics and optical characteristics deteriorate).
  • Al alloy film that is hardly covered with the photoresist pattern for example, the Al alloy film on the counter electrode 32, the Al alloy film in the gate terminal portion, and the source terminal portion can be etched.
  • the upper side of the semiconductor channel layer 7 is planarized by three layers of light shielding films including the uppermost light shielding films 33 and 33b in addition to the lower light shielding films 9a, 9b, 9c and the upper light shielding films 22b, 23b. Since the structure is such that the upper part of the channel layer in view can be completely shielded, deterioration of the channel layer (light deterioration) due to absorption of backlight light and external light during operation of the liquid crystal display device can be further suppressed.
  • the channel region lower layer light shielding film is directly connected to the drain electrode and the pixel electrode as in the TN mode liquid crystal display device of Embodiment 3, and the lower layer light shielding film has a pixel. It is also possible to apply an electrode potential.
  • TFT substrate pixel configuration First, the configuration of the TFT substrate 500 of the fifth embodiment will be described with reference to FIG. 71 and FIG. Note that the same components as those of the TFT substrate 400 described with reference to FIGS. 43 and 44 are denoted by the same reference numerals, and redundant description is omitted.
  • FIG. 71 is a plan view showing a planar configuration of a pixel according to Embodiment 5, and FIG. 72 is a sectional configuration taken along line XX in FIG. 71 (a sectional configuration of the TFT portion and a sectional configuration of the pixel portion).
  • FIG. 3 is a cross-sectional view showing a cross-sectional configuration at the YY line (cross-sectional configuration of the gate terminal portion) and a cross-sectional configuration at the ZZ line (cross-sectional configuration of the source terminal portion).
  • the TFT substrate 500 is used for a light transmission type FFS mode liquid crystal display device.
  • the gate electrode 2 of the TFT is constituted by a part of the gate wiring 3.
  • the portion branched from the gate wiring 3 and extending to the TFT formation region (TFT portion) constitutes the gate electrode 2.
  • the depth and width of the portion that becomes the gate electrode 2 are made larger than the width of the gate wiring 3, and the source electrode 22 and the drain electrode 23 can be disposed above the gate electrode 2.
  • One end of the gate wiring 3 is electrically connected to the gate terminal 4, and a gate terminal extraction electrode 25 is connected to the gate terminal 4 through a first gate terminal contact hole 19.
  • An upper gate terminal pad 34 is connected to the gate terminal extraction electrode 25 through a second gate terminal contact hole 29.
  • the light-shielding metal or alloy for example, a metal such as molybdenum (Mo) or aluminum (Al), or another element is added to these metals for the gate wiring 3 and the gate terminal 4.
  • the 1st electrically conductive film comprised with the alloy obtained by using is used.
  • the gate wiring 3 is arranged so as to extend in the horizontal direction (X direction), and the source wiring 151 is arranged so as to extend in the vertical direction (Y direction).
  • the source wiring 151 is composed of a lower layer source wiring 15 and an upper layer source wiring 26.
  • one end of the lower layer source wiring 15 is connected to the source terminal 15T, and the source terminal extraction electrode 26T is connected to the source terminal 15T through the first source terminal contact hole 20.
  • the upper source terminal pad 35 is connected to the source extraction electrode 26T through the second source terminal contact hole 30.
  • the upper layer source wiring 26 extending from the source electrode 22 is connected to the lower layer source wiring 15 through the first source wiring contact hole 10, whereby the source electrode 22 is electrically connected to the lower source wiring 15.
  • the drain electrode 23 extends to the pixel region to form a transmissive pixel electrode 24.
  • upper light shielding films 22b and 23b are provided on the regions of the source electrode 22 and the drain electrode 23, respectively.
  • the TFT substrate 500 has a configuration in which the pixel regions are arranged in a matrix.
  • the TFT substrate 500 has a substrate 1 which is a transparent insulating substrate such as glass as a base material, and a gate electrode 2 (including gate wiring 3) and a gate terminal 4 are disposed on the substrate 1.
  • a substrate 1 which is a transparent insulating substrate such as glass as a base material
  • a gate electrode 2 including gate wiring 3
  • a gate terminal 4 are disposed on the substrate 1.
  • An insulating film 6 (first insulating film) is disposed so as to cover the gate electrode 2 and the gate terminal 4. Since the insulating film 6 functions as a gate insulating film in the TFT portion, it may be referred to as a gate insulating film 6.
  • an oxide semiconductor film 7 is disposed on the insulating film 6 at a position overlapping the gate electrode 2. Since the oxide semiconductor film 7 functions as a channel layer of the TFT, it may be referred to as a semiconductor channel layer 7.
  • the planar pattern of the semiconductor channel layer 7 is formed smaller than the planar pattern of the gate electrode 2 in plan view, and the outline of the semiconductor channel layer 7 exists inside the outline of the gate electrode 2. ing.
  • the material of the semiconductor channel layer 7 is the same as that described in the first embodiment, and the mobility can be increased as compared with the conventional configuration using amorphous silicon for the semiconductor channel layer.
  • a protective insulating film 8 (second insulating film) is disposed on the semiconductor channel layer 7, and a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • the channel region lower layer light shielding film 9 for example, a metal such as Mo and Al, or an alloy obtained by adding other elements to these metals is used.
  • a first source electrode contact hole 11 and a first drain electrode contact hole 12 are provided in the channel region lower-layer light shielding film 9 on the semiconductor channel layer 7.
  • the channel region lower light shielding film 9 may be referred to as lower light shielding films 9a, 9b and 9c depending on the portion provided for convenience.
  • an oxide semiconductor film 13 in the same layer as the semiconductor channel layer 7 in the TFT portion is provided, and an insulating film 14 in the same layer as the protective insulating film 8 is formed on the oxide semiconductor film 13. Is provided.
  • a source terminal 15T (including the lower layer source wiring 15) in the same layer as the channel region lower light shielding film 9 (second conductive film) is provided on the insulating film 14, and the uppermost layer film of the three-layer stack It has become.
  • an insulating film 6 is formed so as to cover the gate terminal 4 (including the gate wiring 3).
  • An interlayer insulating film 16 (third insulating film) is disposed on the entire surface of the substrate 1 so as to cover the insulating film 6, the semiconductor channel layer 7, the protective insulating film 8, and the channel region lower light shielding film 9.
  • a second source electrode contact hole 17 and a second drain electrode contact hole 18 that penetrate the interlayer insulating film 16 and the protective insulating film 8 and reach the semiconductor channel layer 7 are provided.
  • the second source electrode contact hole 17 is disposed so as to be located inside the outer periphery of the first source electrode contact hole 11 in plan view, and is formed so that the surface of the semiconductor channel layer 7 is exposed on the bottom surface thereof.
  • the second drain electrode contact hole 18 is disposed so that at least a part thereof is located outside the outer periphery of the first drain electrode contact hole 12 in plan view, and the surface of the semiconductor channel layer 7 and the channel It is formed so that both surfaces of at least a part of the region lower light shielding film 9 (region of the lower light shielding film 9a in this embodiment) are exposed.
  • the source electrode 22 and the drain electrode 23 formed as the third conductive film are directly separated from the semiconductor channel layer 7 via the second source electrode contact hole 17 and the second drain electrode contact hole 18, respectively. It is arranged to connect.
  • a region between the source electrode 22 and the drain electrode 23 in the semiconductor channel layer 7 forms a channel region BC.
  • the drain electrode 23 is connected to the semiconductor channel layer 7 and also directly connected to the lower light shielding film 9a.
  • upper-layer light shielding films 22b and 23b are provided, respectively.
  • the upper light-shielding films 22b and 23b are formed of, for example, a light-shielding metal film, they are formed apart from each other so that the source electrode 22 and the drain electrode 23 are not electrically short-circuited.
  • metals such as Mo and Al, or alloys obtained by adding other elements to these metals can be used as the upper light shielding films 22b and 23b.
  • the upper region of the semiconductor channel layer 7 in the TFT portion is shielded against light from the upper surface in plan view by the upper light shielding films 22b and 23b and the lower light shielding films 9a, 9b and 9c. It becomes the composition which is done.
  • the lower region of the semiconductor channel layer 7 in the TFT portion is configured so that the entire region is shielded against light from the lower surface (surface on the substrate 1 side) by the gate electrode 2 in plan view.
  • An interlayer insulating film 27 (fourth insulating film) is formed on the entire substrate 1 so as to cover the source electrode 22, the drain electrode 23, the transmissive pixel electrode 24, and the upper light shielding films 22 b and 23 b, and on the interlayer insulating film 27.
  • the counter electrode 32 is disposed so as to overlap with the lower transmissive pixel electrode 24 in plan view.
  • the counter electrode 32 is formed in a continuous shape so as to straddle between adjacent pixels in the horizontal direction (X direction), and the counter electrode 32 is formed at the edge (not shown) of the display region. Is configured to be supplied with a constant common potential.
  • the counter electrode 32 is provided with a slit opening SL.
  • the counter electrode 32 is substantially above the main surface of the substrate 1 above the counter electrode 32. It is possible to generate a horizontal electric field between the transmissive pixel electrode 24.
  • a configuration in which a slit-like opening is formed in the counter electrode 32 is shown, but a comb-like opening in which one ends of a plurality of slits are connected may be formed.
  • the source extraction electrode 26T is provided so as to be directly connected to the source terminal 15T through the first source terminal portion contact hole 20 that penetrates the interlayer insulating film 16 and reaches the source terminal 15T. ing.
  • the upper source terminal pad 35 is connected to the source extraction electrode 26T through the second source terminal portion contact hole 30 penetrating the interlayer insulating film 27 so as to overlap in plan view.
  • the gate terminal extraction electrode 25 is directly connected to the gate terminal 4 through the first gate terminal portion contact hole 19 that penetrates the interlayer insulating film 16 and the insulating film 6 and reaches the gate terminal. It is provided so that.
  • the upper gate terminal pad 34 is connected to the gate terminal extraction electrode 25 through a second gate terminal contact hole 29 penetrating the interlayer insulating film 27 so as to overlap in plan view.
  • the source extraction electrode 26T and the gate terminal extraction electrode 25 are formed of a third conductive film in the same layer as the source electrode 22 and the drain electrode 23 of the TFT portion.
  • the source terminal pad 35 and the gate terminal pad 34 are formed of a fifth conductive film in the same layer as the counter electrode 32 of the TFT portion.
  • FIGS. 71 and 72 A plan view and a cross-sectional view showing the final process correspond to FIGS. 71 and 72, respectively.
  • the substrate 1 which is a transparent insulating substrate such as glass is cleaned using a cleaning liquid or pure water.
  • a glass substrate having a thickness of 0.6 mm is used as the substrate 1.
  • a first conductive film made of a material such as the gate electrode 2 and the gate wiring 3 is formed on the entire surface of one main surface of the cleaned substrate 1.
  • the materials that can be used as the first conductive film have been described in Embodiment 1, and redundant description is omitted.
  • an aluminum (Al) alloy film is used as the first conductive film, and the Al alloy film is formed to a thickness of 200 nm by a sputtering method using an argon (Ar) gas.
  • a photoresist material is applied onto the first conductive film, a photoresist pattern is formed in the first photolithography process, and the first conductive film is patterned by etching using the photoresist pattern as a mask.
  • wet etching using a PAN chemical was used.
  • the gate electrode 2, the gate wiring 3 (not shown in FIG. 74), and the gate terminal 4 are formed on the upper main surface of the substrate 1 as shown in FIGS. Is formed.
  • a stacked body of the semiconductor channel layer 7, the protective insulating film 8 and the channel region lower light shielding film 9 is obtained above the gate electrode 2, and the first source electrode contact hole 11 and the first source electrode contact hole 11 are formed on the channel region lower light shielding film 9.
  • the contour of the semiconductor channel layer 7 in a plan view is arranged so as to exist inside the contour of the gate electrode 2.
  • the channel region lower layer light-shielding film 9 remaining between the first source electrode contact hole 11 and the first drain electrode contact hole 12 is used as the lower layer light-shielding film 9 a and the lower layer light-shielding film 9 a of the first source electrode contact hole 11.
  • the channel region lower layer light shielding film 9 remaining on the opposite side of the first drain electrode contact hole 12 and the channel region lower layer light shielding film 9 remaining on the opposite side of the first drain electrode contact hole 12 are referred to as the lower layer light shielding film 9c. .
  • a stacked body of the oxide semiconductor film 13, the insulating film 14, and the lower source wiring 15 is formed.
  • the oxide semiconductor film 13 and the insulating film are formed in the same process as described above.
  • a laminate of the film 14 and the source terminal 15T is formed.
  • the materials for the insulating film 6, the oxide semiconductor film, the second insulating film, and the second conductive film, the formation method, and etching using the photoresist pattern formed by half exposure are described in Embodiment Mode 2. Since the description is made with reference to FIGS. 19 to 22, the description is omitted.
  • an interlayer insulating film 16 (third insulating film) is formed on the entire upper main surface of the substrate 1.
  • a resin-based insulating film is formed using an organic resin material.
  • an acrylic organic resin material having photosensitivity is applied on the substrate 1 so as to have a thickness of 2.0 to 3.0 ⁇ m by a spin coating method to form the interlayer insulating film 16.
  • the interlayer insulating film 16 is exposed and developed, and as shown in FIGS. 39 and 40 of the third embodiment, the first source wiring contact hole penetrating the interlayer insulating film 16 is used. 10 (not shown in FIG. 40), a second source electrode contact hole 17, a second drain electrode contact hole 18, a first gate terminal contact hole 19, and a first source terminal contact hole 20.
  • the protective insulating film 8 exposed at the bottoms of the second source electrode contact hole 17 and the second drain electrode contact hole 18 is etched.
  • a dry etching method using a gas containing fluorine can be used.
  • dry etching is performed using a gas in which oxygen (O 2 ) is added to sulfur hexafluoride (SF 6 ).
  • O 2 oxygen
  • SF 6 sulfur hexafluoride
  • the Al alloy gate terminal 4 is exposed at the bottom surface of the first gate terminal contact hole 19, and the lower layer of the Al alloy is formed at the bottom surfaces of the first source wiring contact hole 10 and the first source terminal contact hole 20, respectively.
  • the source wiring 15 and the source terminal 15T are exposed, the Al alloy is not etched by dry etching using a gas obtained by adding oxygen (O 2 ) to sulfur hexafluoride (SF 6 ), so these patterns remain as they are. To do.
  • an olefin-based material, a novolac-based material, a polyimide-based material, and a siloxane-based material can be used in addition to an acrylic organic resin material.
  • These coating-type organic insulating materials have a low dielectric constant, can be easily increased to a thickness of 2.0 ⁇ m or more, and the wiring capacity can be kept low. Therefore, by using these materials, the TFT substrate can be driven at a low voltage, which can contribute to low power consumption. For this reason, the transmissive pixel electrode 24 can be overlapped on the gate wiring or the source wiring, and the aperture ratio can be increased.
  • an inorganic insulating material such as silicon nitride (SiN) or silicon oxide (SiO) can be used instead of the resin-based insulating film material.
  • SiN silicon nitride
  • SiO silicon oxide
  • the first source wiring contact hole 10 the second source electrode contact hole 17, the second drain electrode contact hole 18, and the first gate terminal contact hole 19 using the photoresist pattern as a mask.
  • the first source terminal contact hole 20 is formed.
  • an inorganic insulating film material and a resin insulating film material may be used in appropriate combination.
  • a third conductive film and a fourth conductive film are stacked in this order on the entire surface of the interlayer insulating film 16.
  • a transparent conductive film transparent conductive film
  • ITO mixed conductive film
  • a gas containing hydrogen (H) in argon (Ar) for example, a mixture of hydrogen (H 2 ) gas, water vapor (H 2 O), or the like is used to form a 100 nm thick ITO film by sputtering. Formed in a crystalline state.
  • a light-shielding Al alloy film is used as the fourth conductive film.
  • an Al alloy film having a thickness of 100 nm was formed by a sputtering method using Ar gas.
  • a photoresist material is applied to the entire surface of the fourth conductive film (Al alloy film), and a photoresist pattern is formed in the fourth photolithography process. Using this as a mask, an Al alloy film and an amorphous ITO film are formed. Are sequentially etched.
  • photoresist patterns having different thicknesses are formed by performing half exposure using a half exposure mask. That is, the thickness of the portion where the pattern of the upper light-shielding films 22b and 23b is to be formed with the fourth conductive film remaining is increased. Note that the fourth conductive film is etched twice, and the thickness of the photoresist pattern is reduced in the portion removed by the second etching. For example, the film thickness is made thin on the region where the transmissive pixel electrode 24 is formed, and the fourth conductive film on the region where the transmissive pixel electrode 24 is formed is not removed by the first etching. . Further, the film thickness of the photoresist pattern is also reduced in the gate terminal portion and the source terminal portion.
  • the fourth conductive film is first patterned by etching, and the portion of the fourth conductive film not covered with the photoresist pattern is removed.
  • wet etching using a PAN chemical solution was used for the etching of the fourth conductive film.
  • the third conductive film is patterned by etching, and the third conductive film that is not covered with the photoresist pattern and the fourth conductive film is removed.
  • wet etching using an oxalic acid-based chemical solution of oxalic acid 5 wt% + water was used.
  • the entire substrate 1 is heated to 150 ° C.
  • the amorphous ITO film is crystallized to become a polycrystalline ITO film.
  • the substrate temperature is not limited to 150 ° C., and the mixing ratio of indium oxide (In 2 O 3 ) is 85 wt% or more and 95 wt% or less, and tin oxide (SnO 2 ) is 5 wt% or more and 15 wt% or less ( In the case of a general amorphous ITO film having a total of 100% by weight), it can be crystallized at 140 ° C. or higher. Moreover, what is necessary is just to determine arbitrarily the high temperature side with the heat-resistant temperature of the photoresist material etc. to be used.
  • the heat resistance temperature of this material may be 230 ° C. or lower.
  • the temperature may be 160 ° C. or lower.
  • the film thickness of the photoresist pattern is entirely reduced by oxygen ashing, and the photoresist pattern having a small film thickness is completely removed.
  • the thick photoresist pattern remains as a thin film.
  • the fourth conductive film is etched again by a wet etching method using a PAN chemical solution.
  • the ITO film which is the transparent conductive film in the lower layer, is polycrystallized, it is chemically very stable, and etching damage to the PAN chemical solution (the film disappears or the electrical characteristics and optical characteristics deteriorate).
  • Etching an Al alloy film that is hardly covered with the photoresist pattern for example, an Al alloy film on a region where the transmissive pixel electrode 24 is formed, and an Al alloy film in the gate terminal portion and the source terminal portion. Can do.
  • the gate terminal extraction electrode 25, the source electrode 22, and the source electrode 22 made of a transparent conductive film (polycrystalline ITO film) are extended.
  • the upper layer source wiring 26, the source terminal extraction electrode 26T, the drain electrode 23, and the transmissive pixel electrode 24 extending from the drain electrode 23 are formed.
  • upper light shielding films 22b and 23b are formed on the source electrode 22 and the drain electrode 23 in the TFT portion, respectively. These upper light shielding films 22b and 23b are formed so as to cover almost the entire planar pattern of the semiconductor channel layer 7 excluding the channel region BC in plan view.
  • the gate terminal extraction electrode 25 is directly connected to the gate terminal 4 through the first gate terminal portion contact hole 19.
  • the source electrode 22 is directly connected to the semiconductor channel layer 7 through the second source electrode contact hole 17.
  • the upper layer source line 26 is directly connected to the lower layer source line 15 through the first source line contact hole 10. Further, the source wiring lead electrode 26T is directly connected to the source terminal 15T through the first source terminal contact hole 20.
  • an interlayer insulating film 27 (fourth insulating film) is formed on the entire upper main surface of the substrate 1.
  • a silicon nitride film (SiN) having a thickness of 400 nm is formed by a CVD method.
  • a photoresist material is applied on the entire surface of the interlayer insulating film 27 (SiN film), a photoresist pattern is formed in the fifth photolithography process, and the interlayer insulating film 27 is etched using this as a mask.
  • etching a dry etching method using a gas containing fluorine can be used.
  • dry etching is performed using a gas in which oxygen (O 2 ) is added to sulfur hexafluoride (SF 6 ).
  • the fifth conductive film 340 which is the material of the counter electrode 32, is formed on the interlayer insulating film including the second gate terminal contact hole 29 and the second source terminal contact hole 30, as shown in FIG. 27 is formed on the entire upper surface of 27.
  • a photoresist material is applied to the entire surface of the fifth conductive film 340 (amorphous ITO film), a photoresist pattern is formed in the sixth photolithography process, and the fifth conductive film 340 is used as a mask.
  • Etch a wet etching method using an oxalic acid-based chemical solution of oxalic acid 5 wt% + water can be used.
  • the counter electrode 32, the gate terminal pad 34, and the source having a slit opening made of an amorphous ITO film of a transparent conductive film Terminal pads 35 are formed.
  • the gate terminal pad 34 is directly connected to the lower gate terminal extraction electrode 25 through the second gate terminal portion contact hole 29.
  • the source terminal pad 35 is directly connected to the lower source terminal extraction electrode 26T through the second source terminal contact hole 30.
  • the entire substrate 1 is heated at 200 ° C., and the amorphous ITO film constituting the counter electrode 32, the gate terminal pad 34 and the source terminal pad 35 is polycrystallized, whereby the TFT shown in FIGS. 71 and 72 is obtained.
  • the substrate 500 is completed.
  • the alignment film is a film for aligning liquid crystals and is made of polyimide or the like.
  • a separately manufactured counter substrate including a color filter, a counter electrode, an alignment film, and the like is bonded to the TFT substrate 500.
  • a gap is formed between the TFT substrate and the counter substrate by the spacer, and a liquid crystal is sealed in the gap to form a transverse electric field type light transmission type FFS mode liquid crystal display panel.
  • a liquid crystal display device is completed by disposing a polarizing plate, a retardation plate, a drive circuit, a backlight unit, and the like outside the liquid crystal display panel.
  • the TFT substrate 500 used in the etch stopper type FFS mode liquid crystal display device using a high-performance oxide semiconductor film for the channel layer is manufactured in six photolithography processes. can do.
  • the protective insulating film 8 serving as an etch stopper is formed after the formation of the oxide semiconductor film, the semiconductor channel layer 7 hardly receives characteristic deterioration due to process damage in the subsequent TFT manufacturing process. Therefore, the oxide semiconductor can be used as a TFT channel layer while maintaining the high-performance characteristics of the oxide semiconductor.
  • the source wiring 151 has a two-layer structure of a lower layer source wiring 15 and an upper layer source wiring 26 that are independently formed through an interlayer insulating film, and is a so-called redundant wiring.
  • the upper layer source wiring 26 is directly connected to the lower layer source wiring 15 through the plurality of first source wiring contact holes 10 provided in the interlayer insulating film 16, even if one of the wirings is disconnected, One wiring can supplement the function. For this reason, it is possible to reduce the occurrence of a linear defect due to the disconnection of the source wiring 151, and it is possible to improve the manufacturing yield and the product reliability.
  • the lower layer source wiring 15 is formed continuously with the oxide semiconductor film and the insulating film, the lower layer source wiring 15 (second conductive film) can be formed with good adhesion, and the adhesion is insufficient. It is possible to reduce the occurrence of disconnection failure due to film peeling due to the above. This is particularly effective at a step portion on the gate wiring pattern in a region where the gate wiring 3 and the lower layer source wiring 15 intersect.
  • the entire region of the semiconductor channel layer 7 is shielded by the two light shielding films above the semiconductor channel layer 7. It is possible to prevent deterioration of the channel layer (light deterioration) due to absorption of backlight light and external light during operation of the liquid crystal display device.
  • the interlayer insulating film 16 (third insulating film), a resin-based insulating film having a low dielectric constant and a thickness of 2.0 ⁇ m or more and having a planarizing action on the main surface of the substrate 1
  • the wiring capacitance can be kept low. Therefore, the TFT substrate can be driven at a low voltage, which can contribute to lower power consumption.
  • the transmissive pixel electrode 24 can be overlapped on the gate wiring or the source wiring, and the aperture ratio can be increased.
  • the channel region lower light shielding film 9 is formed of a conductive film and is directly connected to the drain electrode 23 and the transmissive pixel electrode 24, the potential of the transmissive pixel electrode 24 is applied as a bias potential on the channel region BC. .
  • Vth threshold voltage
  • the channel region lower-layer light-shielding film 9 may be directly connected to the source electrode 22 instead of the drain electrode 23.
  • the fifth conductive film is patterned to form the counter electrode 32, the gate terminal pad 34, and the source terminal pad 35.
  • the light-shielding conductive film is further formed on the fifth conductive film. (Sixth conductive film) is formed, and a half-exposure using a half exposure mask is performed on the laminated film of the fifth conductive film and the sixth conductive film, so that photoresist patterns having different thicknesses are formed.
  • An uppermost light shielding film 33 (lower film) and an uppermost light shielding film 33b (upper film) covering the channel region may be formed.
  • a fifth conductive film (amorphous ITO film) is formed on the entire top surface of the interlayer insulating film 27, a light-shielding Al alloy film is formed as a sixth conductive film to form a laminated film.
  • photoresist patterns having different thicknesses are formed by half exposure, and the sixth conductive film (Al alloy film) and the fifth conductive film (amorphous ITO film) are sequentially etched using this as a mask.
  • the counter electrode 32, the gate terminal pad 34, and the source terminal pad 35 are formed, and the uppermost light shielding film 33 made of an ITO film and the uppermost light shielding film made of an Al alloy film are provided above the channel region of the TFT portion.
  • a laminated film with 33b is formed.
  • the photoresist patterns having different thicknesses formed by half exposure are made thicker at portions where the patterns of the uppermost light shielding films 33 and 33b are to be formed, leaving the fifth and sixth conductive films.
  • the sixth conductive film is etched in two steps, and the photoresist pattern is thinned at portions removed by the second etching.
  • the region where the counter electrode 32, the gate terminal pad 34, and the source terminal pad 35 are formed is thinned, and the first conductive film on the region where these are formed in the first etching is as follows. Keep it from being removed.
  • the sixth conductive film is patterned by etching, and the portion of the sixth conductive film not covered with the photoresist pattern is removed.
  • wet etching using a PAN chemical solution was used for the etching of the fourth conductive film.
  • the fifth conductive film is patterned by etching, and the portion of the fourth conductive film not covered with the photoresist pattern and the sixth conductive film is removed.
  • etching the fourth conductive film amorphous ITO
  • wet etching using an oxalic acid-based chemical solution of oxalic acid 5 wt% + water was used.
  • the entire substrate 1 is heated at 150 ° C. to polycrystallize the amorphous ITO film constituting the counter electrode 32, the gate terminal pad 34, the source terminal pad 35, and the uppermost light shielding film 33.
  • the substrate temperature is not limited to 150 ° C., and a mixture of 85% to 95% by weight of indium oxide (In 2 O 3 ) and 5% to 15% by weight of tin oxide (SnO 2 ).
  • the high temperature side can be arbitrarily determined by the heat resistance temperature of the material used for the layer and pattern formed on the TFT substrate.
  • the heat resistance temperature of this material may be 230 ° C. or lower.
  • the temperature may be 160 ° C. or lower.
  • the film thickness of the photoresist pattern is entirely reduced by oxygen ashing, and the photoresist pattern having a small film thickness is completely removed.
  • the thick photoresist pattern remains as a thin film.
  • the sixth conductive film is again etched by a wet etching method using a PAN chemical solution.
  • the ITO film which is the transparent conductive film in the lower layer, is polycrystallized, it is chemically very stable, and etching damage to the PAN chemical solution (the film disappears or the electrical characteristics and optical characteristics deteriorate).
  • Al alloy film that is hardly covered with the photoresist pattern for example, the Al alloy film on the counter electrode 32, the Al alloy film in the gate terminal portion, and the source terminal portion can be etched.
  • a plane above the semiconductor channel layer 7 is formed by three layers of light shielding films including the uppermost light shielding films 33 and 33b in addition to the lower light shielding films 9a, 9b and 9c and the upper light shielding films 22b and 23b. Since the structure is such that the upper part of the channel layer in view can be completely shielded, deterioration of the channel layer (light deterioration) due to absorption of backlight light and external light during operation of the liquid crystal display device can be further suppressed.
  • the TFT substrate 500A has a configuration further including a common electrode serving as an auxiliary capacitor of the pixel electrode in the pixel portion of the TFT substrate 500.
  • symbol is attached
  • ⁇ TFT substrate pixel configuration> 82 is a plan view showing a planar configuration of a pixel according to a modification of the fifth embodiment, and FIG. 83 is a sectional configuration taken along line XX in FIG. 82 (a sectional configuration of the TFT portion, a sectional configuration of the pixel portion).
  • 4 is a cross-sectional view showing a cross-sectional configuration along the YY line (cross-sectional configuration of the gate terminal portion) and a cross-sectional configuration along the ZZ line (cross-sectional configuration of the source terminal portion).
  • the TFT substrate 500A is used for a light transmission type FFS mode liquid crystal display device.
  • the same first conductive film as the gate wiring 3 disposed so as to extend in parallel with the gate wiring 3 is used.
  • the formed common electrode 5 is provided.
  • the common electrode 5 forms an auxiliary capacitance of the transmissive pixel electrode 24 in the pixel portion and supplies a constant common potential to the counter electrode 32 in the pixel portion.
  • the counter electrode 32 is independent for each pixel portion and is electrically connected to the common electrode 5 via the common electrode extraction electrode 28 provided in the first common electrode portion contact hole 21.
  • a TFT substrate 500A has a substrate 1 which is a transparent insulating substrate such as glass as a base material, and a gate electrode 2 (including gate wiring 3), a gate terminal 4 and a common electrode on the substrate 1. 5 is disposed.
  • An insulating film 6 (first insulating film) is disposed so as to cover the gate electrode 2, the gate terminal 4, and the common electrode 5. Since the insulating film 6 functions as a gate insulating film in the TFT portion, it may be referred to as a gate insulating film 6.
  • an oxide semiconductor film 7 is disposed on the insulating film 6 at a position overlapping the gate electrode 2.
  • a protective insulating film 8 (second insulating film) is disposed on the semiconductor channel layer 7, and a channel region lower-layer light-shielding film 9 (second film) made of a light-shielding metal film or the like is disposed on the protective insulating film 8.
  • the channel region lower layer light-shielding film 9 for example, a metal such as Mo and Al, or an alloy obtained by adding other elements to these metals is used as the channel region lower layer light-shielding film 9.
  • a first source electrode contact hole 11 and a first drain electrode contact hole 12 are provided in the channel region lower-layer light shielding film 9 on the semiconductor channel layer 7.
  • the channel region lower light shielding film 9 may be referred to as lower light shielding films 9a, 9b and 9c depending on the portion provided for convenience.
  • an oxide semiconductor film 13 in the same layer as the semiconductor channel layer 7 in the TFT portion is provided, and an insulating film 14 in the same layer as the protective insulating film 8 is formed on the oxide semiconductor film 13. Is provided.
  • a source terminal 15T (including the lower layer source wiring 15) in the same layer as the channel region lower light shielding film 9 (second conductive film) is provided on the insulating film 14, and the uppermost layer film of the three-layer stack It has become.
  • an insulating film 6 is formed so as to cover the gate terminal 4 (including the gate wiring 3).
  • An interlayer insulating film 16 (third insulating film) is disposed on the entire surface of the substrate 1 so as to cover the insulating film 6, the semiconductor channel layer 7, the protective insulating film 8, and the channel region lower light shielding film 9.
  • a second source electrode contact hole 17 and a second drain electrode contact hole 18 that penetrate the interlayer insulating film 16 and the protective insulating film 8 and reach the semiconductor channel layer 7 are provided.
  • the second source electrode contact hole 17 is disposed so as to be located inside the outer periphery of the first source electrode contact hole 11 in plan view, and is formed so that the surface of the semiconductor channel layer 7 is exposed on the bottom surface thereof.
  • the second drain electrode contact hole 18 is disposed so that at least a part thereof is located outside the outer periphery of the first drain electrode contact hole 12 in plan view, and the surface of the semiconductor channel layer 7 and the channel It is formed so that both surfaces of at least a part of the region lower light shielding film 9 (region of the lower light shielding film 9a in this embodiment) are exposed.
  • a first common electrode portion contact hole 21 that reaches the common electrode 5 through the interlayer insulating film 16 and the insulating film 6 is provided in a region overlapping the pattern of the lower common electrode 5 in plan view. ing.
  • the source electrode 22 and the drain electrode 23 formed as the third conductive film are directly separated from the semiconductor channel layer 7 via the second source electrode contact hole 17 and the second drain electrode contact hole 18, respectively. It is arranged to connect. A region between the source electrode 22 and the drain electrode 23 in the semiconductor channel layer 7 forms a channel region BC.
  • a transparent conductive film transparent conductive film
  • the transmissive pixel electrode 24 extending from the drain electrode 23 is provided so as to partially overlap the lower common electrode 5 in the common electrode formation region in plan view, and the insulating film 6 and the interlayer insulating film 16 are interposed therebetween. Thus, an auxiliary capacitor for the pixel potential is formed.
  • a common electrode extraction electrode 28 formed as a third conductive film is provided so as to be directly connected to the lower common electrode 5.
  • the common electrode extraction electrode 28 is formed as a pattern separated from the source electrode 22 and the drain electrode 23 (including the transmissive pixel electrode 24) so as not to be electrically connected to each other (do not short-circuit).
  • upper-layer light shielding films 22b and 23b are provided, respectively.
  • the upper light-shielding films 22b and 23b are formed of, for example, a light-shielding metal film, they are formed apart from each other so that the source electrode 22 and the drain electrode 23 are not electrically short-circuited.
  • metals such as Mo and Al, or alloys obtained by adding other elements to these metals can be used as the upper light shielding films 22b and 23b.
  • the upper region of the semiconductor channel layer 7 in the TFT portion is shielded against light from the upper surface in plan view by the upper light shielding films 22b and 23b and the lower light shielding films 9a, 9b and 9c. It becomes the composition which is done.
  • the lower region of the semiconductor channel layer 7 in the TFT portion is configured so that the entire region is shielded against light from the lower surface (surface on the substrate 1 side) by the gate electrode 2 in plan view.
  • an interlayer insulating film 27 (fourth insulating film) is formed on the entire substrate 1 so as to cover the source electrode 22, the drain electrode 23, the transmissive pixel electrode 24, the upper light shielding films 22b and 23b, and the common electrode extraction electrode 28. Yes.
  • the interlayer insulating film 27 is provided with a second common electrode portion contact hole 31.
  • the second common electrode portion contact hole 31 is disposed in a region overlapping the pattern of the lower common electrode 5 and the common electrode extraction electrode 28 in plan view, and is formed so that the surface of the lower common electrode extraction electrode 28 is exposed.
  • a counter electrode 32 (fifth conductive film) is provided on the interlayer insulating film 27. As shown in FIG. 83, the counter electrode 32 is provided so as to be directly connected to the lower common electrode extraction electrode 28 via the second common electrode portion contact hole 31, and via the common electrode extraction electrode 28. It is electrically connected to the lower common electrode 5 and configured to supply a constant common potential to the counter electrode 32.
  • the counter electrode 32 is provided with a slit opening SL.
  • the counter electrode 32 is substantially above the main surface of the substrate 1 above the counter electrode 32. It is possible to generate a horizontal electric field between the transmissive pixel electrode 24.
  • a configuration in which a slit-like opening is formed in the counter electrode 32 is shown, but a comb-like opening in which one ends of a plurality of slits are connected may be formed.
  • the source extraction electrode 26T is provided so as to be directly connected to the source terminal 15T through the first source terminal portion contact hole 20 that penetrates the interlayer insulating film 16 and reaches the source terminal 15T. ing.
  • the upper source terminal pad 35 is connected to the source extraction electrode 26T through the second source terminal portion contact hole 30 penetrating the interlayer insulating film 27 so as to overlap in plan view.
  • the gate terminal extraction electrode 25 is directly connected to the gate terminal 4 through the first gate terminal portion contact hole 19 that penetrates the interlayer insulating film 16 and the insulating film 6 and reaches the gate terminal. It is provided so that.
  • the upper gate terminal pad 34 is connected to the gate terminal extraction electrode 25 through a second gate terminal contact hole 29 penetrating the interlayer insulating film 27 so as to overlap in plan view.
  • the source extraction electrode 26T and the gate terminal extraction electrode 25 are formed of a third conductive film in the same layer as the source electrode 22 and the drain electrode 23 of the TFT portion.
  • the source terminal pad 35 and the gate terminal pad 34 are formed of a fifth conductive film in the same layer as the counter electrode 32 of the TFT portion.
  • a first conductive film made of a material such as the gate electrode 2, the gate wiring 3, and the common electrode 5 is formed on the entire surface of one main surface of the cleaned substrate 1.
  • the materials that can be used as the first conductive film are described in Embodiment Mode 5, and redundant descriptions are omitted.
  • an aluminum (Al) alloy film is used as the first conductive film, and the Al alloy film is formed to a thickness of 200 nm by sputtering using argon (Ar) gas.
  • a photoresist material is applied onto the first conductive film, a photoresist pattern is formed in the first photolithography process, and the first conductive film is patterned by etching using the photoresist pattern as a mask.
  • wet etching using a PAN chemical was used.
  • the gate electrode 2, the gate wiring 3 (not shown in FIG. 85), and the gate terminal 4 are formed on the upper main surface of the substrate 1.
  • the common electrode 5 is formed.
  • the contour of the semiconductor channel layer 7 in a plan view is arranged so as to exist inside the contour of the gate electrode 2.
  • the channel region lower layer light-shielding film 9 remaining between the first source electrode contact hole 11 and the first drain electrode contact hole 12 is used as the lower layer light-shielding film 9 a and the lower layer light-shielding film 9 a of the first source electrode contact hole 11.
  • the channel region lower layer light shielding film 9 remaining on the opposite side of the first drain electrode contact hole 12 and the channel region lower layer light shielding film 9 remaining on the opposite side of the first drain electrode contact hole 12 are referred to as the lower layer light shielding film 9c. .
  • a stacked body of the oxide semiconductor film 13, the insulating film 14, and the lower source wiring 15 is formed.
  • the oxide semiconductor film 13 and the insulating film are formed in the same process as described above.
  • a laminate of the film 14 and the source terminal 15T is formed.
  • the materials for the insulating film 6, the oxide semiconductor film, the second insulating film, and the second conductive film, the formation method, and etching using the photoresist pattern formed by half exposure are described in Embodiment Mode 2. Since the description is made with reference to FIGS. 19 to 22, the description is omitted.
  • an interlayer insulating film 16 (third insulating film) is formed on the entire upper main surface of the substrate 1.
  • a resin-based insulating film is formed from an organic resin material.
  • an acrylic organic resin material having photosensitivity is applied on the substrate 1 so as to have a thickness of 2.0 to 3.0 ⁇ m by a spin coating method to form the interlayer insulating film 16.
  • the interlayer insulating film 16 is exposed and developed, and as shown in FIGS. 86 and 87, the first source wiring contact hole 10 (see FIG. 63) penetrating the interlayer insulating film 16 is obtained. ), A second source electrode contact hole 17, a second drain electrode contact hole 18, a first gate terminal contact hole 19, a first source terminal contact hole 20, and a first common electrode contact hole 21 are formed. .
  • the protective insulating film 8 exposed at the bottoms of the second source electrode contact hole 17 and the second drain electrode contact hole 18 is etched.
  • dry etching is performed using a gas in which oxygen (O 2 ) is added to sulfur hexafluoride (SF 6 ).
  • This etching exposes the semiconductor channel layer 7 on the bottom surfaces of the second source electrode contact hole 17 and the second drain electrode contact hole 18, as shown in FIGS.
  • a part of the semiconductor channel layer 7 and the channel region lower light shielding film 9 (in this embodiment, the lower light shielding film 9a) is exposed on the bottom surface of the second drain electrode contact hole 18.
  • first gate terminal contact hole 19 and the first common electrode contact hole 21 also penetrate the insulating film 6, and the Al alloy gate terminal 4 and the common electrode 5 are exposed on the bottom surfaces of the first source wiring line.
  • the lower layer source wiring 15 and the source terminal 15T made of Al alloy are exposed on the bottom surfaces of the contact hole 10 and the first source terminal contact hole 20, respectively.
  • the Al alloy is oxygenated with sulfur hexafluoride (SF 6 ) and oxygen (O These patterns remain as they are because they are not etched by dry etching using a gas to which 2 ) is added.
  • an olefin-based material, a novolac-based material, a polyimide-based material, and a siloxane-based material can be used in addition to an acrylic organic resin material.
  • These coating-type organic insulating materials have a low dielectric constant, can be easily increased to a thickness of 2.0 ⁇ m or more, and the wiring capacity can be kept low. Therefore, by using these materials, the TFT substrate can be driven at a low voltage, which can contribute to low power consumption. For this reason, the transmissive pixel electrode 24 can be overlapped on the gate wiring or the source wiring, and the aperture ratio can be increased.
  • an inorganic insulating material such as silicon nitride (SiN) or silicon oxide (SiO) can be used instead of the resin-based insulating film material.
  • SiN silicon nitride
  • SiO silicon oxide
  • the first source wiring contact hole 10 the second source electrode contact hole 17, the second drain electrode contact hole 18, and the first gate terminal contact hole 19 using the photoresist pattern as a mask.
  • the first source terminal contact hole 20 is formed.
  • an inorganic insulating film material and a resin insulating film material may be used in appropriate combination.
  • a third conductive film and a fourth conductive film are laminated in this order on the entire surface of the interlayer insulating film 16.
  • a transparent conductive film transparent conductive film
  • a light-shielding Al alloy film is used as the fourth conductive film.
  • the material, film thickness, and manufacturing method of the transparent conductive film, and the material, film thickness, and manufacturing method of the Al alloy film are the same as those in the fifth embodiment, and a description thereof will be omitted.
  • a photoresist material is applied to the entire surface of the fourth conductive film (Al alloy film), and a photoresist pattern is formed in the fourth photolithography process.
  • a photoresist pattern is formed in the fourth photolithography process.
  • the fourth conductive film is patterned by wet etching using a PAN chemical solution, and the portion of the fourth conductive film not covered with the photoresist pattern is removed.
  • the third conductive film is patterned by wet etching with an oxalic acid-based chemical solution of oxalic acid 5 wt% + water, and the portion not covered with the photoresist pattern and the fourth conductive film The third conductive film is removed.
  • the entire substrate 1 is heated to 150 ° C. to crystallize the amorphous ITO film to obtain a polycrystalline ITO film.
  • the film thickness of the photoresist pattern is entirely reduced by oxygen ashing, and the photoresist pattern having a small film thickness is completely removed.
  • the thick photoresist pattern remains as a thin film.
  • the fourth conductive film is etched again by a wet etching method using a PAN chemical solution.
  • the ITO film which is a transparent conductive film in the lower layer, is polycrystallized, the photoresist pattern hardly receives etching damage to the PAN chemical solution (the film disappears or the electrical characteristics and optical characteristics deteriorate).
  • An Al alloy film not covered with, for example, an Al alloy film on a region where the transmissive pixel electrode 24 and the common electrode extraction electrode 28 are formed, and an Al alloy film in the gate terminal portion and the source terminal portion can be etched.
  • the photoresist pattern is removed to extend from the gate terminal extraction electrode 25, the source electrode 22, and the source electrode 22 made of a transparent conductive film (polycrystalline ITO film) as shown in FIGS.
  • the upper layer source wiring 26, the source terminal extraction electrode 26T, the drain electrode 23, the transmissive pixel electrode 24 extending from the drain electrode 23, and the common electrode extraction electrode 28 are formed.
  • the common electrode extraction electrode 28 is formed as an independent pattern electrically separated from the transmissive pixel electrode 24.
  • upper light shielding films 22b and 23b are formed on the source electrode 22 and the drain electrode 23 in the TFT portion, respectively. These upper light shielding films 22b and 23b are formed so as to cover almost the entire planar pattern of the semiconductor channel layer 7 excluding the channel region BC in plan view.
  • the gate terminal extraction electrode 25 is directly connected to the gate terminal 4 through the first gate terminal portion contact hole 19.
  • the source electrode 22 is directly connected to the semiconductor channel layer 7 through the second source electrode contact hole 17.
  • the upper layer source line 26 is directly connected to the lower layer source line 15 through the first source line contact hole 10.
  • the source wiring lead electrode 26T is directly connected to the source terminal 15T through the first source terminal contact hole 20.
  • the common electrode extraction electrode 28 is directly connected to the common electrode 5 via the first common electrode portion contact hole 21.
  • an interlayer insulating film 27 (fourth insulating film) is formed on the entire upper main surface of the substrate 1.
  • a silicon nitride film (SiN) having a thickness of 400 nm is formed by a CVD method.
  • a photoresist material is applied on the entire surface of the interlayer insulating film 27 (SiN film), a photoresist pattern is formed in the fifth photolithography process, and the interlayer insulating film 27 is etched using this as a mask.
  • etching a dry etching method using a gas containing fluorine can be used.
  • dry etching was performed using a gas obtained by adding oxygen (O 2 ) to sulfur hexafluoride (SF 6 ).
  • the fifth conductive film 340 that is the material of the counter electrode 32 is placed in the second gate terminal contact hole 29, the second source terminal contact hole, and the second common electrode contact hole 31. It is formed on the entire upper surface of the interlayer insulating film 27 including the inside.
  • a photoresist material is applied to the entire surface of the fifth conductive film 340 (amorphous ITO film), a photoresist pattern is formed in the sixth photolithography process, and the fifth conductive film 340 is used as a mask.
  • Etch a wet etching method using an oxalic acid-based chemical solution of oxalic acid 5 wt% + water can be used.
  • the entire substrate 1 is heated at 200 ° C. to polycrystallize the amorphous ITO film which is the counter electrode 32 having the slit opening, the gate terminal pad 34 and the source terminal pad 35.
  • the TFT substrate 500A of the present modification shown in FIGS. 82 and 83 is completed.
  • liquid crystal display panel is assembled, and a liquid crystal display device is completed by disposing a polarizing plate, a phase difference plate, a drive circuit, a backlight unit, and the like outside the liquid crystal display panel. Since it is explained in 1.
  • an auxiliary capacitance can be added to the transmissive pixel electrode 24.
  • the leak margin of the applied display signal potential can be widened. As a result, it is possible to reduce display defects due to poor holding of the signal potential and obtain a higher quality liquid crystal display device.
  • the counter electrode 32 is electrically directly connected to the lower common electrode 5 via the first common electrode portion contact hole 21 and the second common electrode portion contact hole 31 provided for each pixel, Since a certain common potential signal is surely supplied to the pixels, the occurrence of display defects such as point defects can be reduced.
  • the pattern of the counter electrode 32 is not an independent pattern for each pixel, but as shown in FIG. 71 of the fifth embodiment, the counter electrode 32 is continuous so as to straddle at least between adjacent pixels in the horizontal direction. It may be formed in such a shape that a constant common potential is supplied from an end portion (not shown) of the display region. In this case, since a constant common potential is supplied to the counter electrode 32 from both the common electrode 5 and the end of the display area, even if one of them has a disconnection failure, the common potential is supplied from the other. Therefore, the effect of preventing the occurrence of display defects such as point defects and line defects is further enhanced.
  • the fifth conductive film is patterned to form the counter electrode 32, the gate terminal pad 34, and the source terminal pad 35.
  • the light-shielding conductive film is further formed on the fifth conductive film. (Sixth conductive film) is formed, and a half-exposure using a half exposure mask is performed on the laminated film of the fifth conductive film and the sixth conductive film, so that photoresist patterns having different thicknesses are formed.
  • An uppermost light shielding film 33 (lower film) and an uppermost light shielding film 33b (upper film) covering the channel region may be formed.
  • a fifth conductive film (amorphous ITO film) is formed on the entire top surface of the interlayer insulating film 27, a light-shielding Al alloy film is formed as a sixth conductive film to form a laminated film.
  • photoresist patterns having different thicknesses are formed by half exposure, and the sixth conductive film (Al alloy film) and the fifth conductive film (amorphous ITO film) are sequentially etched using this as a mask.
  • the counter electrode 32, the gate terminal pad 34, and the source terminal pad 35 are formed.
  • a laminated film of an uppermost light shielding film 33 made of an ITO film and an uppermost light shielding film 33b made of an Al alloy film is simultaneously formed above the channel region of the TFT portion. Thereby, a manufacturing process can be reduced.
  • the photoresist patterns having different thicknesses formed by half exposure are made thicker at portions where the patterns of the uppermost light shielding films 33 and 33b are to be formed, leaving the fifth and sixth conductive films.
  • the sixth conductive film is etched in two steps, and the photoresist pattern is thinned at portions removed by the second etching.
  • the region where the counter electrode 32, the gate terminal pad 34, and the source terminal pad 35 are formed is thinned, and the first conductive film on the region where these are formed in the first etching is as follows. Keep it from being removed.
  • the sixth conductive film is patterned by etching, and the portion of the sixth conductive film not covered with the photoresist pattern is removed.
  • wet etching using a PAN chemical solution was used for the etching of the fourth conductive film.
  • the fifth conductive film is patterned by etching, and the portion of the fourth conductive film not covered with the photoresist pattern and the sixth conductive film is removed.
  • etching the fourth conductive film amorphous ITO
  • wet etching using an oxalic acid-based chemical solution of oxalic acid 5 wt% + water was used.
  • the entire substrate 1 is heated at 150 ° C. to polycrystallize the amorphous ITO film constituting the counter electrode 32, the gate terminal pad 34, the source terminal pad 35, and the uppermost light shielding film 33.
  • the substrate temperature is not limited to 150 ° C., and a mixture of 85% to 95% by weight of indium oxide (In 2 O 3 ) and 5% to 15% by weight of tin oxide (SnO 2 ).
  • the high temperature side can be arbitrarily determined by the heat resistance temperature of the material used for the layer and pattern formed on the TFT substrate.
  • the heat resistance temperature of this material may be 230 ° C. or lower.
  • the temperature may be 160 ° C. or lower.
  • the film thickness of the photoresist pattern is entirely reduced by oxygen ashing, and the photoresist pattern having a small film thickness is completely removed.
  • the thick photoresist pattern remains as a thin film.
  • the sixth conductive film is again etched by a wet etching method using a PAN chemical solution.
  • the ITO film which is the transparent conductive film in the lower layer, is polycrystallized, it is chemically very stable, and etching damage to the PAN chemical solution (the film disappears or the electrical characteristics and optical characteristics deteriorate).
  • Al alloy film that is hardly covered with the photoresist pattern for example, the Al alloy film on the counter electrode 32, the Al alloy film in the gate terminal portion, and the source terminal portion can be etched.
  • the upper surface of the semiconductor channel layer 7 is planarized by three layers of light shielding films including the uppermost light shielding films 33 and 33b in addition to the lower light shielding films 9a, 9b and 9c and the upper light shielding films 22b and 23b. Since the structure is such that the upper part of the channel layer in view can be completely shielded, deterioration of the channel layer (light deterioration) due to absorption of backlight light and external light during operation of the liquid crystal display device can be further suppressed.

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Abstract

本発明はＴＦＴ基板に関し、画素は、基板上に選択的に配設されたゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜上に選択的に配設された半導体チャネル層と、半導体チャネル層上に配設された保護絶縁膜と、基板上に設けられた第１の層間絶縁膜と、第１の層間絶縁膜および保護絶縁膜を貫通するコンタクトホールを通して、半導体チャネル層に互いに離間して接するソース電極およびドレイン電極と、ドレイン電極から延在する画素電極とを備え、平面視において、少なくともチャネル領域と重なるように保護絶縁膜の上に第１の遮光膜が配設され、平面視において、半導体チャネル層および前１の遮光膜と重なるように、ソース電極上およびドレイン電極上に第２の遮光膜が配設されている。

Description

薄膜トランジスタ基板およびその製造方法
　本発明は、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）をスイッチングデバイスとして用いたＴＦＴアクティブマトリックス基板（薄膜トランジスタ基板：以下、「ＴＦＴ基板」と呼称）およびその製造方法に関する。
　ＴＦＴ基板は、例えば液晶を利用した表示装置（液晶表示装置）等の電気光学装置に利用される。ＴＦＴ等の半導体装置は、低消費電力で薄型という特徴があり、フラットパネルディスプレイへの応用が盛んになされている。
　液晶表示装置（ＬＣＤ）には、単純マトリックス型ＬＣＤと、ＴＦＴをスイッチングデバイスとして用いるＴＦＴ－ＬＣＤとがある。特にＴＦＴ－ＬＣＤは、携帯性および表示品位の点でＣＲＴ（cathode-ray tube）や単純マトリックス型ＬＣＤより優れており、モバイルコンピューター、ノート型パソコン、あるいはテレビジョンなどのディスプレイ製品に広く実用化されている。
　一般に、ＴＦＴ－ＬＣＤは、アレイ状に配設された複数のＴＦＴを備えたＴＦＴ基板と、カラーフィルタ等を備えた対向基板との間に、液晶層が挟持された構造の液晶表示パネルを有している。液晶表示パネルの前面側と背面側のそれぞれに偏光板が設けられ、そのうちの一方のさらに外側にはバックライトが設けられる。この構造によって良好なカラー表示が得られる。
　液晶表示装置における液晶の駆動方式としては、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignment）モードなどの縦電界方式と、ＩＰＳ（In Plane Switching）モード（「ＩＰＳ」は登録商標）、ＦＦＳ（Fringe Field Switching）モードなどの横電界方式とがある。一般に、横電界方式の液晶表示装置は、縦電界方式のものに比べて、広視野角、高精細度、高輝度が得られ、車載用表示機器、スマートフォンやタブレッドなどの中小型パネルでは主流になりつつある。
　縦電界方式の液晶表示パネルでは、画像信号に応じた電圧が印加される画素電極がＴＦＴ基板に配設され、一定の電位（共通電位）に固定される共通電極が対向基板に配設される。従って、液晶層の液晶は、液晶表示パネルの表面に対してほぼ垂直な電界によって駆動される。
　一方、横電界方式の液晶表示パネルでは、画素電極と共通電極の両方がＴＦＴ基板に配設され、液晶層の液晶は、液晶表示パネルの表面に対してほぼ水平な電界によって駆動される。特に、ＦＦＳモードのＴＦＴ基板では、画素電極と共通電極とが絶縁膜を介して上下に対向するように配設される。画素電極と共通電極はどちらを下に形成してもよいが、下側に配設される方は平板状に形成され、上側（液晶層に近い側）に配設される方はスリットを有する格子状またはスリットを有する櫛歯状に形成される。
　従来、液晶表示装置用のＴＦＴ基板のスイッチングデバイスにおいては、ＴＦＴの活性層（チャネル層）を形成するための半導体膜にアモルファスシリコン（ａ-Ｓｉ）が用いられていた。近年では、活性層に酸化物半導体を用いたＴＦＴの開発が盛んになされている。酸化物半導体は、従来のアモルファスシリコンよりも高い移動度を有しており、小型で高性能なＴＦＴを実現できるという利点がある。
　酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料および酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）および酸化インジウム（Ｉｎ２Ｏ３）を添加した非晶質のＩｎＧａＺｎＯ系材料が主に用いられている。これらの技術は、特許文献１、２および非特許文献１に開示されている。
　これらの酸化物半導体材料は、一般的に、透明導電体である非晶質ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化すず（ＳｎＯ２））および非晶質ＩｎＺｎＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化亜鉛（ＺｎＯ））のような酸化物導電体と同様に、シュウ酸、カルボン酸などの弱酸系溶液でエッチングすることが可能であり、パターン加工が容易であるという利点がある。
　しかし、このような酸化物半導体材料は、ＴＦＴのソース電極およびドレイン電極に用いられる一般的な金属膜（例えばＣｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金）のエッチング加工に用いられる酸系溶液によってもエッチングダメージを受け、特性を劣化させてしまうことがある。また、酸化物半導体材料の種類によっては、これらの酸系溶液に溶けてしまうことがある。従って、例えば特許文献２の図１１の（ｂ）部に開示されるように酸化物半導体で構成されるチャネル層の上にソース電極およびドレイン電極を配設したＴＦＴ（一般的に、バックチャネルエッチング（ＢＣＥ）型ＴＦＴと呼ばれる）を形成する場合は、ソース電極およびドレイン電極の加工に用いる酸系溶液によってチャネル層がダメージを受け、ＴＦＴ特性を劣化させてしまうことがあった。さらには、ソース電極およびドレイン電極となる金属膜を酸化物半導体膜（チャネル層）の上に成膜する際に、その界面での酸化還元反応によりチャネル層がダメージを受け、ＴＦＴの特性を劣化させてしまうことがあった。
　この問題を解決するために、特許文献３に示すような、半導体膜の上層に保護絶縁膜を形成したＴＦＴ構造を利用することが考えられる。このＴＦＴ構造では、金属膜をソース電極およびドレイン電極に加工するためのエッチングによって、酸化物半導体膜がダメージを受けたり消失したりすることを防止できる。この構造のＴＦＴは、一般的に、エッチングストッパまたはエッチストッパ（ＥＳ）型ＴＦＴと呼ばれる。
　例えば、ＺｎＯのような金属酸化物を半導体膜に用いた特許文献１の図１および図２には、金属酸化物で構成される半導体膜（チャネル層）上に、酸化シリコンまたは窒化シリコンで構成されるチャネル保護膜（チャネル保護層）が設けられたＴＮモードのＥＳ型ＴＦＴ基板が開示されている。
　ここで、例えば特許文献５の図１および図２に開示されるような、ａ－Ｓｉ半導体膜をチャネル層とするバックチャネルエッチング型ＴＦＴを備えたＴＮモードのＴＦＴ基板を作製する場合、一般的には、（１）ゲート電極の形成工程、（２）ゲート絶縁膜およびチャネル層の形成工程、（３）ソース電極およびドレイン電極の形成工程、（４）保護絶縁膜へのコンタクトホール形成工程、（５）画素電極の形成工程、という計５回の写真製版工程を経て製造することができる。
　また、例えば特許文献６の図２および図３に開示されるように、バックチャネルエッチング型ＴＦＴを備えるＦＦＳ－ＴＦＴ基板を作製する場合は、（１）ゲート電極の形成工程、（２）ゲート絶縁膜およびチャネル層の形成工程、（３）ソース電極およびドレイン電極の形成工程、（４）保護絶縁膜へのコンタクトホール形成工程、（５）画素電極の形成工程、（６）層間絶縁膜へのコンタクトホール形成工程、（７）共通電極の形成工程、という計７回の写真製版工程を経て製造することができる。
　しかしながら、酸化物半導体をチャネル層とする一般的なエッチストッパ型ＴＦＴを備えたＴＦＴ基板を作成するためには、酸化物半導体膜の上に保護絶縁膜を形成するために、少なくとも写真製版工程を１回追加する必要がある。このため、生産能力を低下させ、製造コストの増加を招くといった問題があった。
　また、酸化物半導体材料は、従来より、一般的にエネルギーバンドギャップが３ｅＶ以上で透光性を有しているため、可視光に対して吸収が少なく特性が変化しにくいといわれてきたが、例えば非特許文献２等に開示されているように、短波長領域の可視光に対しては特性が劣化する問題があることが指摘されている。
特開２００５－７７８２２号公報 特開２００７－２８１４０９号公報 特開昭６２－２３５７８４号公報 再表２０１１／０７７６０７号公報 特開平１０－２６８３５３号公報 特開２００９－１５１２８５号公報
Kenji Nomura等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Nature 2004年、第432巻、第488頁～第492頁 Dharam Pal Gosain等著、「Instability of Amorphous Indium Gallium Zinc Oxide Thin Film Transistors under Light Illumination」、Japanese Journal of Applied Physics 2009年、第48巻、第03B018-1頁～第03B018-5頁
　例えば特許文献４には、（１）ゲート電極の形成工程、（２）酸化物半導体を用いたチャネル層の形成工程、（３）保護絶縁膜へのコンタクトホール形成工程、（４）画素電極、ソース電極およびドレイン電極の形成工程、という計４回の写真製版工程を用いて、ＴＮモードのエッチストッパ型ＴＦＴ基板を作製する方法が提案されている。なお、上記（２）の工程と（３）の工程との間に、ソース電極に接続するソース配線を形成するための写真製版工程が行われ、計５回の写真製版工程となる場合もある。
　特許文献４に開示された方法でＴＦＴ基板を作製した場合、ＴＦＴのソース電極が接続するソース配線の下には、ゲート絶縁膜と同層の第１の絶縁膜と、保護絶縁膜と同層の第２の絶縁膜とが存在することになる。また、第１の絶縁膜の成膜工程と第２の絶縁膜の成膜工程との間に、酸化物半導体膜のエッチング工程が行われる。そのため、第１の絶縁膜の表面が、酸化物半導体膜のエッチング工程でダメージを受け、第１の絶縁膜と第２の絶縁膜との密着力が悪くなる可能性がある。その結果、液晶表示装置の長期使用時に、第１の絶縁膜と第２の絶縁膜との密着力が悪い箇所でソース配線の断線が生じやすくなり、信頼性が低下するという問題があった。
　なお、特許文献４には、エッチストッパ型ＴＦＴを用いたＬＣＤの写真製版工程の回数を減らす方法が記載されているものの、横電界方式のＬＣＤ（特にＦＦＳ－ＬＣＤ）の製造において写真製版工程の回数および製造コストを削減する方法についての記載はない。また酸化物半導体膜に光が入射した場合の特性劣化（光劣化）を防止する方法についての記載はない。なお、これを防止するために、新たに遮光膜を設けようとすると写真製版工程の回数が増えてしまう。
　本発明は上記のような問題を解決するためになされたものであり、エッチストッパ型ＴＦＴを有するＴＦＴ基板および横電界方式のＬＣＤ（特にＦＦＳ－ＬＣＤ）のＴＦＴ基板において、ＴＦＴのチャネル層に酸化物半導体を用いる場合に、バックライト光、外光およびこれらの散乱光に起因するチャネル層の特性劣化を防止できると共に、各層の密着力の低下を防止し、また、写真製版工程の回数の増加を抑制できるＴＦＴ基板およびその製造方法を提供することを目的とする。
　本発明に係る薄膜トランジスタ基板は、画素がマトリックス状に複数配列された薄膜トランジスタ基板であって、前記画素は、基板上に選択的に配設されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、酸化物半導体膜で形成され、前記ゲート絶縁膜上に選択的に配設された半導体チャネル層と、前記半導体チャネル層上に配設された保護絶縁膜と、前記保護絶縁膜と前記半導体チャネル層との積層膜を覆うように前記基板上に設けられた第１の層間絶縁膜と、透明導電膜で形成され、前記第１の層間絶縁膜および前記保護絶縁膜を貫通するコンタクトホールを通して、前記半導体チャネル層に互いに離間して接するソース電極およびドレイン電極と、前記ドレイン電極から延在する画素電極と、を備え、前記半導体チャネル層における前記ソース電極と前記ドレイン電極との間の領域がチャネル領域を形成し、平面視において、少なくとも前記チャネル領域と重なるように前記保護絶縁膜の上に第１の遮光膜が配設され、平面視において、前記半導体チャネル層および前記第１の遮光膜と重なるように、前記ソース電極上および前記ドレイン電極上に第２の遮光膜が配設されている。
　本発明に係る薄膜トランジスタ基板によれば、半導体チャネル層の下方のゲート電極による遮光に加えて、半導体チャネル層の上方においても第１、第２の遮光膜によって、半導体チャネル層の全領域を遮光する構造となっているので、液晶表示装置動作時のバックライト光および外光の吸収によるチャネル層の劣化（光劣化）を防止することができる。
本発明に係る実施の形態１のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態２のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２の変形例のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態２の変形例のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態２の変形例のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態２の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２の変形例のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態２の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２の変形例のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態２の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態３のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態３のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態３の変形例のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態３の変形例のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態４のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態４のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態４の変形例のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態４の変形例のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態４の変形例のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態４の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態４の変形例のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態４の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態４の変形例のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態４の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態４の変形例のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態４の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態４の変形例のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態４の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態４の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態４の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態４の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態５のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態５のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態５のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態５のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態５のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態５のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態５のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態５のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態５のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態５のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態５のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態５の変形例のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態５の変形例のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態５の変形例のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態５の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態５の変形例のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態５の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態５の変形例のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態５の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態５の変形例のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態５の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態５の変形例のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態５の変形例のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態５の変形例のＴＦＴ基板の製造方法を示す断面図である。
　＜実施の形態１＞
　　＜ＴＦＴ基板の画素の構成＞
　まず、図１および図２を参照して、実施の形態１のＴＦＴ基板１００の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成について説明する。図１は、実施の形態１に係る画素の平面構成を示す平面図であり、図２は、図１におけるＸ－Ｘ線での断面構成(ＴＦＴ部の断面構成および画素部の断面構成)、Ｙ－Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ－Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板１００は光透過型のＴＮモードの液晶表示装置に用いるものとして説明する。
　図１に示すように、ＴＦＴ基板１００は、複数のゲート配線３（走査信号線）と複数のソース配線１５１（表示信号線）とが直交して交差するように配設され、両配線の交点近傍にＴＦＴが配設されており、ＴＦＴのゲート電極２はゲート配線３の一部で構成されている。すなわち、ゲート配線３から分岐してＴＦＴの形成領域（ＴＦＴ部）へ延びた部分がゲート電極２を構成する。本実施の形態では、ゲート電極２となる部分の奥行および幅を、ゲート配線３の幅よりも広くし、ゲート電極２の上方にソース電極２２およびドレイン電極２３を配設できる大きさとしている。
　図１に示されるように、ゲート配線３が横方向（Ｘ方向）に延在するように配設され、ソース配線１５１が縦方向（Ｙ方向）に延在するように配設されている。なお、ソース配線１５１は、下層ソース配線１５と上層ソース配線２６とで構成されている。
　ゲート配線３の一方の端部はゲート端子４に電気的に接続されており、ゲート端子４には、第１ゲート端子部コンタクトホール１９を介してゲート端子取り出し電極２５が接続されている。なお、ゲート端子４には、後に説明するように、遮光性を有する金属または合金、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）などの金属、あるいはこれらの金属に他の元素を添加して得られる合金で構成される第１の導電膜が使用されている。
　また、下層ソース配線１５の一方の端部はソース端子１５Ｔに接続されており、ソース端子１５Ｔには、第１ソース端子部コンタクトホール２０を介してソース端子取り出し電極２６Ｔが接続されている。
　ソース電極２２から延在する上層ソース配線２６が、第１ソース配線コンタクトホール１０を介して下層ソース配線１５に接続されることで、ソース電極２２が下層ソース配線１５に電気的に接続される。また、ドレイン電極２３は、画素領域にまで延在して光透過型の透過画素電極２４を形成している。また、ソース電極２２およびドレイン電極２３の領域の上には、それぞれ上層遮光膜２２ｂおよび２３ｂが設けられている。
　なお、隣接するゲート配線３および隣接する下層ソース配線１５に囲まれた領域が画素領域となるので、ＴＦＴ基板１００では、画素領域がマトリックス状に配列された構成となる。
　次に、図２を用いてＴＦＴ基板１００の断面構成について説明する。図２に示すように、ＴＦＴ基板１００は、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４が配設されている。
　そして、ゲート電極２およびゲート端子４を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
　ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。酸化物半導体膜７はＴＦＴのチャネル層として機能するので、半導体チャネル層７と呼称する場合もある。なお、本実施の形態では、半導体チャネル層７の平面パターンは、平面視においてゲート電極２の平面パターンよりも小さく形成され、半導体チャネル層７の輪郭は、ゲート電極２の輪郭より内側に存在している。
　半導体チャネル層７は、例えば、酸化亜鉛（ＺｎＯ）系の酸化物半導体、酸化亜鉛に酸化インジウム（Ｉｎ２Ｏ３）および酸化すず（ＳｎＯ２）を添加したＩｎＺｎＳｎＯ系の酸化物半導体、または、酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）および酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎＧａＺｎＯ系の酸化物半導体などを用いることができる。半導体チャネル層７が酸化物半導体で構成されることにより、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。
　半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
　本実施の形態では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。
　また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。
　また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
　そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において第１ドレイン電極コンタクトホール１２の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。
　そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。
　ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
　図１に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
　また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。
　また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。
　なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。
　　＜製造方法＞
　以下、図３～図１２を用いて実施の形態１のＴＦＴ基板１００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図１および図２に相当する。
　まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３等の材料である第１の導電膜を成形成る。なお、ゲート電極２、ゲート配線３等が設けられる方を基板１の上主面とする。
　第１の導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）などの金属およびこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属の層または合金の層を２層以上含む積層構造としても良い。これらの金属または合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。本実施の形態では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
　　＜１回目の写真製版工程＞
　その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、リン酸、酢酸および硝酸を含む溶液（Phosphoric-Acetic-Nitric acid：ＰＡＮ薬液）によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図３および図４に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図４には不図示）およびゲート端子４が形成される。
　　＜２回目の写真製版工程＞
　次に、２回目の写真製版工程で、ゲート電極２、ゲート配線３およびゲート端子４を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層し、エッチングにより略同一形状にパターニングすることで、図５および図６に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体が得られる。この積層体は、平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
　以下、より具体的に製造方法を説明する。本実施の形態では、化学的気相成膜（Chemical Vapor Deposition：ＣＶＤ）法を用いて、窒化シリコン膜（ＳｉＮ）と酸化シリコン膜（ＳｉＯ）をこの順に形成することで、絶縁膜６を形成した。酸化シリコン膜は、酸素（Ｏ）原子を含むため、この後の工程で絶縁膜６の上に酸化物半導体膜を形成した場合に、酸化物半導体膜からＯ原子が絶縁膜６の膜中へと拡散する（放出される）ことによる影響を抑制することができる。一方で、ＳｉＯ膜は、水分（Ｈ２Ｏ）、水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱い。このため、本実施形態では、ＳｉＯ膜の下にバリア性に優れるＳｉＮ膜を設けた構成としている。より具体的には、絶縁膜６を、厚さ４００ｎｍのＳｉＮ膜と厚さ５０ｎｍのＳｉＯ膜の積層膜とした。なお、絶縁膜６は、ＴＦＴ部においてはゲート絶縁膜として機能する。
　また、絶縁膜６の上に形成する酸化物半導体膜は、本実施の形態では、酸化物半導体として、ＩｎとＧａとＺｎを含む酸化物（例：ＩｎＧａＺｎＯ）を用いる。より具体的には、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・２（ＺｎＯ）］を用いたスパッタリング法により、ＩｎＧａＺｎＯ膜を形成した。
　また、本実施形態では、第２の絶縁膜として、ＣＶＤ法を用いて、ＳｉＯ膜を形成した。Ｏ原子を含むＳｉＯ膜を用いた理由は、下層の酸化物半導体膜の膜中からのＯ原子の拡散（放出）による影響を抑制するためである。ここでは、厚さ１００ｎｍのＳｉＯ膜を形成した。
　また、本実施形態では、第２の導電膜として、厚さ２００ｎｍのアルミニウム（Ａｌ）合金膜を形成した。第２の導電膜としては、Ａｌ合金に限定されず、遮光性のある金属および合金を用いれば良い。
　このようにして絶縁膜６上に積層された、酸化物半導体膜、第２の絶縁膜および第２の導電膜の積層体上にフォトレジスト材を塗布し、２回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、上記積層体を順次エッチングしてパターニングする。
　まず、第２の導電膜（Ａｌ合金膜）をエッチングする。第２の導電膜（Ａｌ合金膜）のエッチングは、リン酸、酢酸および硝酸を含む溶液（Phosphoric-Acetic-Nitric acid：ＰＡＮ薬液）によるウエットエッチング法を用いた。この場合、酸化物半導体膜は第２の絶縁膜で覆われているため、エッチングの薬液によるダメージを受けることはない。
　第２の導電膜をエッチングした後、続けて第２の絶縁膜（ＳｉＯ膜）をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。ここでは、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングを行った。Ｏ２ガスを添加することで、エッチング時に第２の絶縁膜の下の酸化物半導体膜に還元反応によるダメージが生じることを抑制することができる。
　第２の絶縁膜をエッチングした後に、続けて酸化物半導体膜（ＩｎＧａＺｎＯ膜）をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いた。
　その後、フォトレジストパターンを除去する。このようにして、図５および図６に示される各積層体が同一の工程で同時に形成されることとなる。
　　＜３回目の写真製版工程＞
　次に、上記各積層体が形成された基板１の上主面全面にフォトレジスト材を塗布し、３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、ＴＦＴ部に形成されたチャネル領域下層遮光膜９をＰＡＮ薬液を用いたウエットエッチング法によりパターニングする。
　その後、フォトレジストパターンを除去することで、図７および図８に示されるように、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が形成される。
　便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｃと呼称する。
　なお、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２の底面には保護絶縁膜８が露出するが、保護絶縁膜８で覆われた下層の半導体チャネル層７はダメージを受けることはない。
　次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成する。本実施の形態では、有機樹脂材料で樹脂系絶縁膜を形成した。具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０～３．０μｍの厚さとなるように基板１上に塗布して層間絶縁膜１６とする。
　　＜４回目の写真製版工程＞
　次に、４回目の写真製版工程で層間絶縁膜１６を露光および現像して、図９および図１０に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図１０には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
　その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。
　本実施の形態では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。Ｏ２ガスを添加することで、エッチング時に保護絶縁膜８の下の酸化物半導体膜７に還元反応によるダメージが生じることを抑制することができる。このエッチングにより、図９および図１０に示されるように、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７が露出する。
　また、第１ゲート端子部コンタクトホール１９は絶縁膜６も貫通し、その底面にはＡｌ合金のゲート端子４が露出し、第１ソース配線コンタクトホール１０および第１ソース端子部コンタクトホール２０の底面には、それぞれＡｌ合金の下層ソース配線１５およびソース端子１５Ｔが露出するが、Ａｌ合金は、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングではエッチングされないので、これらのパターンはそのまま残存する。
　なお、層間絶縁膜１６に用いる樹脂系絶縁膜の材料としては、アクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。これら塗布型の有機絶縁材料は、誘電率が低く、２．０μｍ以上の厚さに厚膜化することも容易であり、配線容量を低く抑えることができる。よってこれらの材料を用いることにより、ＴＦＴ基板を低い電圧で駆動させることが可能となり、低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
　また、層間絶縁膜１６として、樹脂系絶縁膜材料ではなく、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ）等の無機系絶縁材料を用いることもできる。これらの無機系縁材料を用いる場合は、フォトレジストパターンをマスクとして、第１ソース配線コンタクトホール１０、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０が形成される。また、無機系絶縁膜材料と樹脂系絶縁膜材料とを適宜組み合わせて用いても良い。
　次に、層間絶縁膜１６上全面に第３の導電膜を形成する。本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。透明導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比が、例えば９０：１０（重量％）となっている）を用いる。ここではスパッタリング法により、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用い、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成した。
　　＜５回目の写真製版工程＞
　そして、第３の導電膜（非晶質ＩＴＯ）上全面にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、第３の導電膜をエッチングによりパターニングする。第３の導電膜のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いた。
　フォトレジストパターンを除去した後、基板１全体を２００℃に加熱する。この加熱により、非晶質ＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜となる。基板温度は２００℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。一方、高温側はＴＦＴ基板に形成されている層およびパターンに用いられる材料等の耐熱温度で任意に決めることができる。例えば、本実施の形態であれば、第３の絶縁膜としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良い。
　上述した第３の導電膜のパターニングにより、図１１および図１２に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４が形成される。
　ここで、ゲート端子取り出し電極２５は、第１ゲート端子部コンタクトホール１９を介してゲート端子４と直接接続される。また、ソース電極２２は、第２ソース電極コンタクトホール１７を介して半導体チャネル層７と直接接続される。また、上層ソース配線２６は、第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続される。さらにソース配線取り出し電極２６Ｔは、第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔと直接接続される。
　次に、ソース電極２２等が形成された基板１の上主面全面に第４の導電膜を形成する。本実施の形態では、第４の導電膜として遮光性のＡｌ合金膜を用いる。ここでは、厚さ１００ｎｍのＡｌ合金膜を、Ａｒガスを用いたスパッタリング法で形成した。なお、第４の導電膜としては、Ａｌ合金に限定されず、遮光性のあるその他の金属および合金を用いても良い。
　　＜６回目の写真製版工程＞
　次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第４の導電膜をエッチングによりパターニングする。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜の消失、電気特性および光学特性の劣化）を殆ど受けることなく上層のＡｌ合金膜だけをエッチングすることができる。
　その後、フォトレジストパターンを除去することで、図１および図２に示されるように、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
　以上説明した工程を経て、図１および図２に示したＴＦＴ基板１００が完成する。なお、液晶表示パネルの組み立ての際は、完成したＴＦＴ基板１００の表面に配向膜、スペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作製した、カラーフィルタ、対向電極および配向膜等を備えた対向基板を、ＴＦＴ基板１００と貼り合わせる。この際、スペーサによってＴＦＴ基板と対向基板との間に隙間が形成され、その隙間に液晶封止することによって、縦電界方式のＴＮモードあるいはＶＡモードの液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成する。
　以上のように、実施の形態１では、チャネル層に高性能の酸化物半導体膜を用いたエッチストッパ型ＴＦＴを備えたＴＦＴ基板１００を、６回の写真製版工程で製造することができる。特にエッチストッパとなる保護絶縁膜８は酸化物半導体膜の形成後に続けて形成されるので、半導体チャネル層７は、その後のＴＦＴ製造工程のプロセスダメージによる特性劣化を殆ど受けることがない。このため、酸化物半導体の高性能な特性を維持した状態でＴＦＴのチャネル層として用いることができる。
　また、ソース配線１５１が、層間絶縁膜を介してそれぞれ独立して形成される下層ソース配線１５と上層ソース配線２６との２層構造となっており、いわゆる冗長配線となっている。また、上層ソース配線２６を層間絶縁膜１６に設けられた複数の第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続するようにしたので、一方の配線が断線した場合でも、もう一方の配線で機能を補うことができる。このため、ソース配線１５１の断線による線状欠陥不良の発生を低減させることができ、製造時の歩留まりおよび製品の信頼性を向上させることができる。
　さらに、下層ソース配線１５を、酸化物半導体膜および絶縁膜と連続して形成しているので、下層ソース配線１５（第２の導電膜）を密着性良く形成することが可能となり、密着力不足に起因する膜剥がれによる断線不良の発生を低減することができる。これは、特にゲート配線３と下層ソース配線１５が交差する領域のゲート配線パターン上の段差部で効果が大きい。
　さらに半導体チャネル層７の下方のゲート電極２による遮光に加えて、半導体チャネル層７の上方においても２層の遮光膜によって、半導体チャネル層７の全領域を遮光する構造となっているので、液晶表示装置動作時のバックライト光および外光の吸収によるチャネル層の劣化（光劣化）を防止することができる。
　また、上層遮光膜２２ｂおよび２３ｂをＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金などの導電膜で形成し、ソース電極２２上およびドレイン電極２３上の第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の形成領域に配置することにより、以下の効果も得られる。すなわち、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の側壁部は、それぞれソース電極２２と上層遮光膜２２ｂ、およびドレイン電極２３と上層遮光膜２３ｂとの２層構造となっており、いわゆる冗長配線となっている。従って、当該側壁部において、ソース電極２２およびドレイン電極２３が断線した場合でも、導電膜で形成された上層遮光膜２２ｂおよび２３ｂで導通機能を補うことができる。このため、ソース電極２２およびドレイン電極２３の断線による接続不良の発生を低減させることができ、製造時の歩留まりおよび製品の信頼性を向上させることができる。
　また、チャネル領域下層遮光膜９を導電膜で形成し、ソース電極２２およびドレイン電極２３とは電気的に分離され（短絡しない）、電気的にフローティング（浮遊）の状態とすることにより、半導体チャネル層７に対する静電遮蔽の効果を得ることができ、不特定の外部ノイズ等に起因するＴＦＴ特性の変動を抑制することができるので、信頼性を向上させることが可能となる。
　また、層間絶縁膜１６（第３の絶縁膜）として、誘電率が低く、２．０μｍ以上の厚さに厚膜化され、基板１の主面に対して平坦化作用のある樹脂系絶縁膜を用いていることで、配線容量を低く抑えることができる。よって、ＴＦＴ基板を低い電圧で駆動させることが可能となり低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
　なお、高開口率化を優先し、ソース配線上に透過画素電極２４をオーバーラップさせる際には、透過画素電極２４と同層の上層ソース配線２６、特に下層ソース配線１５上に冗長して配置される部分、すなわち、隣接する第１ソース配線コンタクトホール１０間の上層ソース配線２６を省略すると良い。このようにすることで、先に説明したソース配線の断線による線状欠陥不良を低減させる作用は得られなくなるものの、上層ソース配線２６と干渉することなく下層ソース配線１５上に透過画素電極２４をオーバーラップさせた構成となり、より高いレベルでの高開口率化を図ることが可能となる。
　＜実施の形態２＞
　　＜ＴＦＴ基板の画素の構成＞
　まず、図１３および図１４を参照して、実施の形態２のＴＦＴ基板２００の構成について説明する。なお、図１および図２を用いて説明したＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　本実施の形態は、実施の形態１のＴＦＴ基板の発明の効果を維持しつつ、さらに写真製版工程の回数を減らして効率良く製造することのできる構造および製造方法を提供するものである。
　図１３は、実施の形態２に係る画素の平面構成を示す平面図であり、図１４は、図１３におけるＸ－Ｘ線での断面構成(ＴＦＴ部の断面構成および画素部の断面構成)、Ｙ－Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ－Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板２００は光透過型のＴＮモードの液晶表示装置に用いるものとして説明する。
　図１３に示すように、ＴＦＴ基板２００において、ＴＦＴのゲート電極２はゲート配線３の一部で構成されている。すなわち、ゲート配線３から分岐してＴＦＴの形成領域（ＴＦＴ部）へ延びた部分がゲート電極２を構成する。本実施の形態では、ゲート電極２となる部分の奥行および幅を、ゲート配線３の幅よりも広くし、ゲート電極２の上方にソース電極２２およびドレイン電極２３を配設できる大きさとしている。
　ゲート配線３の一方の端部はゲート端子４に電気的に接続されており、ゲート端子４には、第１ゲート端子部コンタクトホール１９を介してゲート端子取り出し電極２５が接続されている。なお、ゲート配線３、ゲート端子４には、後に説明するように、遮光性を有する金属または合金、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）などの金属、あるいはこれらの金属に他の元素を添加して得られる合金で構成される第１の導電膜が使用されている。
　図１３に示されるように、ゲート配線３が横方向（Ｘ方向）に延在するように配設され、ソース配線１５１が縦方向（Ｙ方向）に延在するように配設されている。なお、ソース配線１５１は、下層ソース配線１５と上層ソース配線２６とで構成されている。
　また、下層ソース配線１５の一方の端部はソース端子１５Ｔに接続されており、ソース端子１５Ｔには、第１ソース端子部コンタクトホール２０を介してソース端子取り出し電極２６Ｔが接続されている。
　ソース電極２２から延在する上層ソース配線２６が、第１ソース配線コンタクトホール１０を介して下層ソース配線１５に接続されることで、ソース電極２２が下層ソース配線１５に電気的に接続される。また、ドレイン電極２３は、画素領域にまで延在して透過画素電極２４を形成している。また、ソース電極２２およびドレイン電極２３の領域の上には、それぞれ上層遮光膜２２ｂおよび２３ｂが設けられている。
　なお、隣接するゲート配線３および隣接する下層ソース配線１５に囲まれた領域が画素領域となるので、ＴＦＴ基板２００では、画素領域がマトリックス状に配列された構成となる。
　次に、図１４を用いてＴＦＴ基板２００の断面構成について説明する。図１４に示すように、ＴＦＴ基板２００は、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４が配設されている。
　そして、ゲート電極２およびゲート端子４を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
　ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。酸化物半導体膜７はＴＦＴのチャネル層として機能するので、半導体チャネル層７と呼称する場合もある。なお、本実施の形態では、半導体チャネル層７の平面パターンは、平面視においてゲート電極２の平面パターンよりも小さく形成され、半導体チャネル層７の輪郭は、ゲート電極２の輪郭より内側に存在している。なお、半導体チャネル層７の材質は、実施の形態１において説明したものと同じであり、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。
　半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
　本実施の形態では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。また、チャネル領域下層遮光膜９の輪郭は、保護絶縁膜８および半導体チャネル層７の輪郭より内側に存在しており、この点において実施の形態１と異なっているが、これは、製造方法の違いに起因するものである。
　また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。なお、ソース端子１５Ｔ（下層ソース配線１５含む）の輪郭は、絶縁膜１４および酸化物半導体膜１３の輪郭より内側に存在しており、この点において実施の形態１と異なっているが、これは、製造方法の違いに起因するものである。
　また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
　そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において第１ドレイン電極コンタクトホール１２の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。
　そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。
　ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
　図１３に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
　また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。
　また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。
　なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。
　　＜製造方法＞
　以下、図１５～図２４を用いて実施の形態１のＴＦＴ基板２００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図１３および図１４に相当する。
　まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３等の材料である第１の導電膜を形成する。第１の導電膜として使用可能な材質は、実施の形態１において説明しており、重複する説明は省略する。本実施の形態では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
　　＜１回目の写真製版工程＞
　その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図１５および図１６に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図１６には不図示）およびゲート端子４が形成される。
　　＜２回目の写真製版工程＞
　次に、ゲート電極２、ゲート配線３およびゲート端子４を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層し、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングする。これにより、図１７および図１８に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
　また、便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｃと呼称する。
　また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
　本実施の形態では、この２回目の写真製版工程において、「グレートーンマスク」あるいは「ハーフトーンマスク」と呼ばれるハーフ露光マスクを用いた露光（ハーフ露光）を行い、厚さの異なるフォトレジストパターンを形成し、当該フォトレジストパターンを利用することで、異なるパターン形状にパターニングするために、本来、２回必要な写真製版工程が共通化されて１回で済んでいる。以下、図１９～図２２を用いて２回目の写真製版工程についてさらに説明する。
　ゲート電極２、ゲート配線３およびゲート端子４が形成された基板１の上主面全面に第１の絶縁膜を形成する。本実施形態では、ＣＶＤ法を用いて、窒化シリコン膜（ＳｉＮ）および酸化シリコン膜（ＳｉＯ）をこの順で形成して絶縁膜６（第１の絶縁膜）とした。酸化シリコン膜は、酸素（Ｏ）原子を含むため、この後の工程で絶縁膜６の上に酸化物半導体膜を形成した場合に、酸化物半導体膜からＯ原子が絶縁膜６の膜中へと拡散する（放出される）ことによる影響を抑制することができる。一方で、ＳｉＯ膜は、水分（Ｈ２Ｏ）、水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱い。このため、本実施形態では、ＳｉＯ膜の下にバリア性に優れるＳｉＮ膜を設けた構成としている。より具体的には、絶縁膜６を、厚さ４００ｎｍのＳｉＮ膜と厚さ５０ｎｍのＳｉＯ膜の積層膜とした。なお、絶縁膜６は、ＴＦＴ部においてはゲート絶縁膜として機能する。
　その後、絶縁膜６の上に、チャネル層の材料である酸化物半導体膜７を形成する。本実施の形態では、酸化物半導体として、ＩｎとＧａとＺｎを含む酸化物（例：ＩｎＧａＺｎＯ）を用いる。より具体的には、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・２（ＺｎＯ）］を用いたスパッタリング法により、ＩｎＧａＺｎＯ膜を形成した。
　次に、酸化物半導体膜７上に絶縁膜８（第２の絶縁膜）を形成する。本実施形態では、絶縁膜８として、ＣＶＤ法を用いて、ＳｉＯ膜を形成した。Ｏ原子を含むＳｉＯ膜を用いた理由は、下層の酸化物半導体膜７の膜中からのＯ原子の拡散（放出）による影響を抑制するためである。ここでは、厚さ１００ｎｍのＳｉＯ膜を形成した。
　次に、絶縁膜８上に導電膜９（第２の導電膜）を形成する。本実施形態では、導電膜９として、厚さ２００ｎｍのアルミニウム（Ａｌ）合金膜を形成した。第２の導電膜としては、Ａｌ合金に限定されず、遮光性のある金属および合金を用いれば良い。
　以上の工程を経て、図１９に示されるように、絶縁膜６上に、酸化物半導体膜７、絶縁膜８および導電膜９が積層された積層体が得られる。
　このようにして得られた積層体上にフォトレジスト材を塗布し、２回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、上記積層膜を順次エッチングしてパターニングする。
　ここで形成されるフォトレジストパターンは、図２０に示されるように、半導体チャネル層７の形成領域に形成されるフォトレジストパターンＰＲ１と、下層ソース配線１５および、ソース端子１５Ｔの形成領域に形成されるフォトレジストパターンＰＲ２である。ただし、フォトレジストパターンＰＲ１を形成する際に、ハーフ露光を行うことで、第１ソース電極コンタクトホール１１の形成領域上のフォトレジストパターンＰＲ１ｄと、第１ドレイン電極コンタクトホール１２の形成領域上のフォトレジストパターンＰＲ１ｅの膜厚を、他の部分のフォトレジストパターンＰＲ１ａ、ＰＲ１ｂ、ＰＲ１ｃおよびＰＲ２よりも薄くする。
　次に、フォトレジストパターンＰＲ１およびＰＲ２をマスクとして、導電膜（Ａｌ合金膜）９をエッチングする。導電膜９のエッチングは、ＰＡＮ薬液によるウエットエッチングを用いた。この場合、酸化物半導体膜７は絶縁膜８で覆われているため、エッチングの薬液によるダメージを受けることはない。
　導電膜９をエッチングした後、続けて絶縁膜（ＳｉＯ膜）８をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。ここでは、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングを行った。Ｏ２ガスを添加することで、エッチング時に絶縁膜８の下の酸化物半導体膜７に還元反応によるダメージが生じることを抑制することができる。
　絶縁膜８をエッチングした後に、続けて酸化物半導体膜（ＩｎＧａＺｎＯ膜）７をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いた。
　このようにして、図２１に示されるように、フォトレジストパターンＰＲ１およびＰＲ２の下部に、それぞれ、酸化物半導体膜７、絶縁膜８および導電膜９の積層体のパターンが形成される。
　その後、酸素アッシングによって、フォトレジストパターンＰＲ１およびＰＲ２の膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンＰＲ１ｄおよび１ｅを完全に除去する。一方、膜厚の厚かったフォトレジストパターンＰＲ１ａ、ＰＲ１ｂ、ＰＲ１ｃおよびＰＲ２は、薄膜化されて残ることとなる。
　次に、残存するこれらのフォトレジストパターンＰＲ１およびＰＲ２をマスクとして、再び導電膜９をエッチングすることで、図２２に示すように、導電膜９に第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が形成される。このエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
　その後、フォトレジストパターンを除去することで、図１８に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が形成される。なお、チャネル領域下層遮光膜９の輪郭は、保護絶縁膜８および半導体チャネル層７の輪郭より内側に存在しているが、これは、フォトレジストパターンＰＲ１が薄膜化されて平面視的にも小さくなったためである。
　なお、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２の底面には保護絶縁膜８が露出するが、保護絶縁膜８で覆われた下層の半導体チャネル層７はダメージを受けることはない。
　また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
　なお、ソース端子１５Ｔ（下層ソース配線１５含む）の輪郭は、絶縁膜１４および酸化物半導体膜１３の輪郭より内側に存在しているが、これは、フォトレジストパターンＰＲ２が薄膜化されて平面視的にも小さくなったためである。
　次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成する。本実施の形態では、有機樹脂材料で樹脂系絶縁膜を形成した。具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０～３．０μｍの厚さとなるように基板１上に塗布して層間絶縁膜１６とする。
　　＜３回目の写真製版工程＞
　次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図２３および図２４に示されるように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図２４には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
　その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。
　本実施の形態では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。Ｏ２ガスを添加することで、エッチング時に保護絶縁膜８の下の酸化物半導体膜７に還元反応によるダメージが生じることを抑制することができる。このエッチングにより、図２３および図２４に示されるように、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７が露出する。
　また、第１ゲート端子部コンタクトホール１９は絶縁膜６も貫通し、その底面にはＡｌ合金のゲート端子４が露出し、第１ソース配線コンタクトホール１０および第１ソース端子部コンタクトホール２０の底面には、それぞれＡｌ合金の下層ソース配線１５およびソース端子１５Ｔが露出するが、Ａｌ合金は、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングではエッチングされないので、これらのパターンはそのまま残存する。
　なお、層間絶縁膜１６に用いる樹脂系絶縁膜の材料としては、アクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。これら塗布型の有機絶縁材料は、誘電率が低く、２．０μｍ以上の厚さに厚膜化することも容易であり、配線容量を低く抑えることができる。よってこれらの材料を用いることにより、ＴＦＴ基板を低い電圧で駆動させることが可能となり、低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
　また、層間絶縁膜１６として、樹脂系絶縁膜材料ではなく、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ）等の無機系絶縁材料を用いることもできる。これらの無機系縁材料を用いる場合は、フォトレジストパターンをマスクとして、第１ソース配線コンタクトホール１０、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０が形成される。また、無機系絶縁膜材料と樹脂系絶縁膜材料とを適宜組み合わせて用いても良い。
　次に、層間絶縁膜１６上全面に第３の導電膜および第４の導電膜をこの順に積層する。本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。透明導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比が、例えば９０：１０（重量％）となっている）を用いる。ここではスパッタリング法により、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用い、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成した。また、第４の導電膜として遮光性のＡｌ合金膜を用いる。ここでは、厚さ１００ｎｍのＡｌ合金膜を、Ａｒガスを用いたスパッタリング法で形成した。
　　＜４回目の写真製版工程＞
　次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成する。ここでは、２回目の写真製版工程で説明したハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。すなわち、第４の導電膜を残して上層遮光膜２２ｂおよび２３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第４の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、透過画素電極２４が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、透過画素電極２４が形成される領域上の第４の導電膜は除去されないようにしておく。また、ゲート端子部およびソース端子部においてもフォトレジストパターンの膜厚を薄くしておく。
　そして、当該フォトレジストパターンをマスクとして、まず、第４の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第４の導電膜を除去する。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
　続けて、同じフォトレジストパターンをマスクとして、第３の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第４の導電膜で覆われない部分の第３の導電膜を除去する。第３の導電膜（非晶質ＩＴＯ）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
　その後、基板１全体を１５０℃に加熱する。この加熱により、非晶質ＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜となる。基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。一方、高温側はＴＦＴ基板に形成されている層およびパターンに用いられる材料等の耐熱温度で任意に決めることができる。例えば、本実施の形態であれば、第３の絶縁膜としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
　次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
　次に、残存するフォトレジストパターンをマスクとして、再び第４の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、透過画素電極２４が形成される領域上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
　その後、フォトレジストパターンを除去することで、図１３および図１４に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４が形成される。また、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
　ここで、ゲート端子取り出し電極２５は、第１ゲート端子部コンタクトホール１９を介してゲート端子４と直接接続される。また、ソース電極２２は、第２ソース電極コンタクトホール１７を介して半導体チャネル層７と直接接続される。また、上層ソース配線２６は、第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続される。さらにソース配線取り出し電極２６Ｔは、第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔと直接接続される。
　この後、液晶表示パネルの組み立てを行い、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成するが、詳細は実施の形態１において説明しているので説明は割愛する。
　以上のように、実施の形態２では、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングする。これにより、チャネル層に高性能の酸化物半導体膜を用いたエッチストッパ型ＴＦＴを備えたＴＦＴ基板２００を、実施の形態１よりも写真製版工程を最大で２回減らして４回の写真製版工程で製造することができる。
　また、実施の形態１と同様に、エッチストッパとなる保護絶縁膜８は酸化物半導体膜の形成後に続けて形成されるので、半導体チャネル層７は、その後のＴＦＴ製造工程のプロセスダメージによる特性劣化を殆ど受けることがない。このため、酸化物半導体の高性能な特性を維持した状態でＴＦＴのチャネル層として用いることができる。
　また、ソース配線１５１が冗長配線となっており、上層ソース配線２６を層間絶縁膜１６に設けられた複数の第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続するようにしたので、一方の配線が断線した場合でも、もう一方の配線で機能を補うことができる。このため、ソース配線１５１の断線による線状欠陥不良の発生を低減させることができ、製造時の歩留まりおよび製品の信頼性を向上させることができる。
　さらに、下層ソース配線１５を、酸化物半導体膜および絶縁膜と連続して形成しているので、下層ソース配線１５（第２の導電膜）を密着性良く形成することが可能となり、密着力不足に起因する膜剥がれによる断線不良の発生を低減することができる。これは、特にゲート配線３と下層ソース配線１５が交差する領域のゲート配線パターン上の段差部で効果が大きい。
　さらに半導体チャネル層７の下方のゲート電極２による遮光に加えて、半導体チャネル層７の上方においても２層の遮光膜によって、半導体チャネル層７の全領域を遮光する構造となっているので、液晶表示装置動作時のバックライト光および外光の吸収によるチャネル層の劣化（光劣化）を防止することができる。
　また、チャネル領域下層遮光膜９を導電膜で形成し、ソース電極２２およびドレイン電極２３とは電気的に分離され（短絡しない）、電気的にフローティング（浮遊）の状態とすることにより、半導体チャネル層７に対する静電遮蔽の効果を得ることができ、不特定の外部ノイズ等に起因するＴＦＴ特性の変動を抑制することができるので、信頼性を向上させることが可能となる。
　また、層間絶縁膜１６（第３の絶縁膜）として、誘電率が低く、２．０μｍ以上の厚さに厚膜化され、基板１の主面に対して平坦化作用のある樹脂系絶縁膜を用いていることで、配線容量を低く抑えることができる。よって、ＴＦＴ基板を低い電圧で駆動させることが可能となり低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
　＜変形例＞
　次に、図２５および図２６を参照して、実施の形態２の変形例のＴＦＴ基板２００Ａの構成について説明する。ＴＦＴ基板２００Ａは、ＴＦＴ基板２００の画素部において、画素電極の補助容量となる共通電極をさらに備えた構成となっている。なお、図１３および図１４を用いて説明したＴＦＴ基板２００と同一の構成については同一の符号を付し、重複する説明は省略する。
　　＜ＴＦＴ基板の画素の構成＞
　図２５は、実施の形態２の変形例に係る画素の平面構成を示す平面図であり、図２６は、図２５におけるＸ－Ｘ線での断面構成(ＴＦＴ部の断面構成、画素部の断面構成および共通電極部の断面構成)、Ｙ－Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ－Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板２００Ａは光透過型のＴＮモードの液晶表示装置に用いるものとして説明する。
　図２５に示すように、ＴＦＴ基板２００Ａにおいて、ＴＦＴのゲート電極２はゲート配線３の一部で構成されている。すなわち、ゲート配線３から分岐してＴＦＴの形成領域（ＴＦＴ部）へ延びた部分がゲート電極２を構成する。本実施の形態では、ゲート電極２となる部分の奥行および幅を、ゲート配線３の幅よりも広くし、ゲート電極２の上方にソース電極２２およびドレイン電極２３を配設できる大きさとしている。また、ゲート配線３に平行して延在するように共通電極５が配設されている。
　ゲート配線３の一方の端部はゲート端子４に電気的に接続されており、ゲート端子４には、第１ゲート端子部コンタクトホール１９を介してゲート端子取り出し電極２５が接続されている。なお、ゲート配線３、ゲート端子４および共通電極５には、後に説明するように、遮光性を有する金属または合金、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）などの金属、あるいはこれらの金属に他の元素を添加して得られる合金で構成される第１の導電膜が使用されている。
　図２５に示されるように、ゲート配線３および共通電極５が横方向（Ｘ方向）に延在するように配設され、ソース配線１５１が縦方向（Ｙ方向）に延在するように配設されている。なお、ソース配線１５１は、下層ソース配線１５と上層ソース配線２６とで構成されている。
　また、下層ソース配線１５の一方の端部はソース端子１５Ｔに接続されており、ソース端子１５Ｔには、第１ソース端子部コンタクトホール２０を介してソース端子取り出し電極２６Ｔが接続されている。
　ソース電極２２から延在する上層ソース配線２６が、第１ソース配線コンタクトホール１０を介して下層ソース配線１５に接続されることで、ソース電極２２が下層ソース配線１５に電気的に接続される。また、ドレイン電極２３は、画素領域にまで延在して透過画素電極２４を形成している。また、ソース電極２２およびドレイン電極２３の領域の上には、それぞれ上層遮光膜２２ｂおよび２３ｂが設けられている。
　なお、隣接するゲート配線３および隣接する下層ソース配線１５に囲まれた領域が画素領域となるので、ＴＦＴ基板２００Ａでは、画素領域がマトリックス状に配列された構成となる。
　次に、図２６を用いてＴＦＴ基板２００Ａの断面構成について説明する。図２６に示すように、ＴＦＴ基板２００Ａは、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４および共通電極５が配設されている。
　そして、ゲート電極２、ゲート端子４および共通電極５を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
　ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。酸化物半導体膜７はＴＦＴのチャネル層として機能するので、半導体チャネル層７と呼称する場合もある。なお、本変形例では、半導体チャネル層７の平面パターンは、平面視においてゲート電極２の平面パターンよりも小さく形成され、半導体チャネル層７の輪郭は、ゲート電極２の輪郭より内側に存在している。なお、半導体チャネル層７の材質は、実施の形態１において説明したものと同じであり、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。
　半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
　本変形例では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。
　また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。
　また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
　そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において第１ドレイン電極コンタクトホール１２の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。
　そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。
　また、ドレイン電極２３は画素領域にまで延在して透過画素電極２４を形成するが、透過画素電極２４は平面視において、共通電極部の共通電極５と一部が重なり、絶縁膜６と層間絶縁膜１６とを介して画素電位の補助容量が形成される。
　ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
　図２５に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
　また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。
　また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。
　なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。
　　＜製造方法＞
　以下、図２７～図３６を用いて実施の形態２の変形例のＴＦＴ基板２００Ａの製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図２５および図２６に相当する。
　洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３等の材料である第１の導電膜を形成する。第１の導電膜として使用可能な材質は、実施の形態１において説明しており、重複する説明は省略する。本変形例では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
　　＜１回目の写真製版工程＞
　その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図２７および図２８に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図２８には不図示）、ゲート端子４および共通電極５が形成される。
　　＜２回目の写真製版工程＞
　次に、ゲート電極２、ゲート配線３、ゲート端子４および共通電極５を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層する。そして、２回目の写真製版工程で、ハーフ露光マスクを用いるハーフ露光により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングする。これにより、図２９および図３０に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
　また、便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｃと呼称する。
　また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
　なお、絶縁膜６、酸化物半導体膜、第２の絶縁膜および第２の導電膜の材質、形成方法およびハーフ露光により形成されたフォトレジストパターンを用いたエッチングについては、実施の形態２において図１９～図２２を用いて説明しているので説明は割愛する。
　　＜３回目の写真製版工程＞
　次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成し、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図３１および図３２に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図３２には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
　その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。なお、エッチング方法については実施の形態２と同じである。このエッチングにより、図３１および図３２に示されるように、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７が露出する。
　次に、層間絶縁膜１６上全面に第３の導電膜および第４の導電膜をこの順に積層する。本変形例では、第３の導電膜として透明導電膜（透光性導電膜）を使用し、第４の導電膜として遮光性のＡｌ合金膜を使用する。なお、透明導電膜の材質、膜厚および製造方法、Ａｌ合金膜の材質、膜厚および製造方法は実施の形態３と同じであるので、説明は割愛する。
　　＜４回目の写真製版工程＞
　次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成する。ここでは、２回目の写真製版工程で説明したハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。
　そして、当該フォトレジストパターンをマスクとして、まず、第４の導電膜をＰＡＮ薬液によるウエットエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第４の導電膜を除去する。
　続けて、同じフォトレジストパターンをマスクとして、第３の導電膜をシュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングによりパターニングし、フォトレジストパターンおよび第４の導電膜で覆われない部分の第３の導電膜を除去する。
　その後、基板１全体を１５０℃に加熱して非晶質ＩＴＯ膜を結晶化して、多結晶ＩＴＯ膜とする。
　次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
　次に、残存するフォトレジストパターンをマスクとして、再び第４の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、透過画素電極２４が形成される領域上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
　その後、フォトレジストパターンを除去することで、図２５および図２６に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４が形成される。また、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
　この後、液晶表示パネルの組み立てを行い、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成するが、詳細は実施の形態１において説明しているので割愛する。
　以上のように、本変形例では、実施の形態２と同じ効果に加え、共通電極５を設けることで、透過画素電極２４に補助容量を加えることができる構成としたので、透過画素電極２４に印加された表示信号電位のリークマージンを広げることができる。これにより信号電位の保持不良に起因する表示不良を低減してさらに高品質の液晶表示装置を得ることができる。
　＜実施の形態３＞
　　＜ＴＦＴ基板の画素の構成＞
　まず、図３３および図３４を参照して、実施の形態３のＴＦＴ基板３００の構成について説明する。なお、図１および図２を用いて説明したＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図３３は、実施の形態３に係る画素の平面構成を示す平面図であり、図３４は、図３３におけるＸ－Ｘ線での断面構成(ＴＦＴ部の断面構成および画素部の断面構成)、Ｙ－Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ－Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板３００は光透過型のＴＮモードの液晶表示装置に用いるものとして説明する。
　図３３に示すように、ＴＦＴ基板３００において、ＴＦＴのゲート電極２はゲート配線３の一部で構成されている。すなわち、ゲート配線３から分岐してＴＦＴの形成領域（ＴＦＴ部）へ延びた部分がゲート電極２を構成する。本実施の形態では、ゲート電極２となる部分の奥行および幅を、ゲート配線３の幅よりも広くし、ゲート電極２の上方にソース電極２２およびドレイン電極２３を配設できる大きさとしている。
　ゲート配線３の一方の端部はゲート端子４に電気的に接続されており、ゲート端子４には、第１ゲート端子部コンタクトホール１９を介してゲート端子取り出し電極２５が接続されている。なお、ゲート配線３、ゲート端子４には、後に説明するように、遮光性を有する金属または合金、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）などの金属、あるいはこれらの金属に他の元素を添加して得られる合金で構成される第１の導電膜が使用されている。
　図３３に示されるように、ゲート配線３が横方向（Ｘ方向）に延在するように配設され、ソース配線１５１が縦方向（Ｙ方向）に延在するように配設されている。なお、ソース配線１５１は、下層ソース配線１５と上層ソース配線２６とで構成されている。
　また、下層ソース配線１５の一方の端部はソース端子１５Ｔに接続されており、ソース端子１５Ｔには、第１ソース端子部コンタクトホール２０を介してソース端子取り出し電極２６Ｔが接続されている。
　ソース電極２２から延在する上層ソース配線２６が、第１ソース配線コンタクトホール１０を介して下層ソース配線１５に接続されることで、ソース電極２２が下層ソース配線１５に電気的に接続される。また、ドレイン電極２３は、画素領域にまで延在して透過画素電極２４を形成している。また、ソース電極２２およびドレイン電極２３の領域の上には、それぞれ上層遮光膜２２ｂおよび２３ｂが設けられている。
　なお、隣接するゲート配線３および隣接する下層ソース配線１５に囲まれた領域が画素領域となるので、ＴＦＴ基板３００では、画素領域がマトリックス状に配列された構成となる。
　次に、図３４を用いてＴＦＴ基板３００の断面構成について説明する。図３４に示すように、ＴＦＴ基板３００は、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４が配設されている。
　そして、ゲート電極２およびゲート端子４を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
　ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。酸化物半導体膜７はＴＦＴのチャネル層として機能するので、半導体チャネル層７と呼称する場合もある。なお、本実施の形態では、半導体チャネル層７の平面パターンは、平面視においてゲート電極２の平面パターンよりも小さく形成され、半導体チャネル層７の輪郭は、ゲート電極２の輪郭より内側に存在している。なお、半導体チャネル層７の材質は、実施の形態１において説明したものと同じであり、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。
　半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
　本実施の形態では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。また、チャネル領域下層遮光膜９の輪郭は、保護絶縁膜８および半導体チャネル層７の輪郭より内側に存在しており、この点において実施の形態１と異なっているが、これは、製造方法の違いに起因するものである。
　また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。なお、ソース端子１５Ｔ（下層ソース配線１５含む）の輪郭は、絶縁膜１４および酸化物半導体膜１３の輪郭より内側に存在しており、この点において実施の形態１と異なっているが、これは、製造方法の違いに起因するものである。
　また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
　そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において少なくとも一部が第１ドレイン電極コンタクトホール１２の外周よりも外側に位置するように配設されると共に、半導体チャネル層７の表面、およびチャネル領域下層遮光膜９の少なくとも一部の領域（本実施の形態では下層遮光膜９ａの領域）の表面の両方が露出するように形成される。
　そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。
　この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、ドレイン電極２３は、半導体チャネル層７に接続されると共に、下層遮光膜９ａにも直接接続されている。
　ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
　図３３に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
　また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。
　また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。
　なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。
　　＜製造方法＞
　以下、図３５～図４０を用いて実施の形態３のＴＦＴ基板３００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図３３および図３４に相当する。
　まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３等の材料である第１の導電膜を形成する。第１の導電膜として使用可能な材質は、実施の形態１において説明しており、重複する説明は省略する。本実施の形態では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
　　＜１回目の写真製版工程＞
　その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図３５および図３６に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図１６には不図示）およびゲート端子４が形成される。
　　＜２回目の写真製版工程＞
　次に、ゲート電極２、ゲート配線３およびゲート端子４を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層し、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成する。そして、それを用いて、エッチングによりパターニングすることで、図３７および図３８に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。
　なお、絶縁膜６、酸化物半導体膜、第２の絶縁膜および第２の導電膜の材質、形成方法およびハーフ露光により形成されたフォトレジストパターンを用いたエッチングについては、実施の形態２において図１９～図２２を用いて説明しているので説明は割愛する。
　また、チャネル領域下層遮光膜９の輪郭は、保護絶縁膜８および半導体チャネル層７の輪郭より内側に存在しているが、これは、フォトレジストパターンが薄膜化されて平面視的にも小さくなったためである。
　また、便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｃと呼称する。
　また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
　なお、ソース端子１５Ｔ（下層ソース配線１５含む）の輪郭は、絶縁膜１４および酸化物半導体膜１３の輪郭より内側に存在しているが、これは、フォトレジストパターンが薄膜化されて平面視的にも小さくなったためである。
　次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成する。本実施の形態では、有機樹脂材料で樹脂系絶縁膜を形成した。具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０～３．０μｍの厚さとなるように基板１上に塗布して層間絶縁膜１６とする。なお、層間絶縁膜１６の材質および製造方法は実施の形態１で説明しており、その効果も同じであるので説明は割愛する。
　　＜３回目の写真製版工程＞
　次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図３９および図４０に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図４０には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
　その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。
　本実施の形態では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。Ｏ２ガスを添加することで、エッチング時に保護絶縁膜８の下の酸化物半導体膜７に還元反応によるダメージが生じることを抑制することができる。このエッチングにより、図３９および図４０に示されるように、第２ソース電極コンタクトホール１７の底面には半導体チャネル層７が露出する。また、第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７およびチャネル領域下層遮光膜９の一部（本実施の形態では下層遮光膜９ａ）が露出する。
　また、第１ゲート端子部コンタクトホール１９の底面にはＡｌ合金のゲート端子４が露出し、第１ソース配線コンタクトホール１０および第１ソース端子部コンタクトホール２０の底面には、それぞれＡｌ合金の下層ソース配線１５およびソース端子１５Ｔが露出するが、Ａｌ合金は、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングではエッチングされないので、これらのパターンはそのまま残存する。
　次に、層間絶縁膜１６上全面に第３の導電膜および第４の導電膜をこの順に積層する。本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を使用し、第４の導電膜として遮光性のＡｌ合金膜を使用する。なお、透明導電膜の材質、膜厚および製造方法、Ａｌ合金膜の材質、膜厚および製造方法は実施の形態１と同じであるので、説明は割愛する。
　　＜４回目の写真製版工程＞
　次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成する。ここでは、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。すなわち、第４の導電膜を残して上層遮光膜２２ｂおよび２３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第４の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、透過画素電極２４が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、透過画素電極２４が形成される領域上の第４の導電膜は除去されないようにしておく。また、ゲート端子部およびソース端子部においてもフォトレジストパターンの膜厚を薄くしておく。
　そして、当該フォトレジストパターンをマスクとして、まず、第４の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第４の導電膜を除去する。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
　続けて、同じフォトレジストパターンをマスクとして、第３の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第４の導電膜で覆われない部分の第３の導電膜を除去する。第３の導電膜（非晶質ＩＴＯ）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
　その後、基板１全体を１５０℃に加熱する。この加熱により、非晶質ＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜となる。基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。一方、高温側はＴＦＴ基板に形成されている層およびパターンに用いられる材料等の耐熱温度で任意に決めることができる。例えば、本実施の形態であれば、第３の絶縁膜としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
　次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
　次に、残存するフォトレジストパターンをマスクとして、再び第４の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、透過画素電極２４が形成される領域上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
　その後、フォトレジストパターンを除去することで、図３３および図３４に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４が形成される。また、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
　ここで、ゲート端子取り出し電極２５は、第１ゲート端子部コンタクトホール１９を介してゲート端子４と直接接続される。また、ソース電極２２は、第２ソース電極コンタクトホール１７を介して半導体チャネル層７と直接接続される。また、上層ソース配線２６は、第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続される。さらにソース配線取り出し電極２６Ｔは、第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔと直接接続される。
　この後、液晶表示パネルの組み立てを行い、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成するが、詳細は実施の形態１において説明しているので割愛する。
　以上のように、実施の形態３では、チャネル層に高性能の酸化物半導体膜を用いたエッチストッパ型ＴＦＴを備えたＴＦＴ基板３００を、実施の形態１よりも写真製版工程を最大で２回減らして４回の写真製版工程で製造することができる。また、実施の形態１と同様に、エッチストッパとなる保護絶縁膜８は酸化物半導体膜の形成後に続けて形成されるので、半導体チャネル層７は、その後のＴＦＴ製造工程のプロセスダメージによる特性劣化を殆ど受けることがない。このため、酸化物半導体の高性能な特性を維持した状態でＴＦＴのチャネル層として用いることができる。
　また、ソース配線１５１が冗長配線となっており、上層ソース配線２６を層間絶縁膜１６に設けられた複数の第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続するようにしたので、一方の配線が断線した場合でも、もう一方の配線で機能を補うことができる。このため、ソース配線１５１の断線による線状欠陥不良の発生を低減させることができ、製造時の歩留まりおよび製品の信頼性を向上させることができる。
　さらに、下層ソース配線１５を、酸化物半導体膜および絶縁膜と連続して形成しているので、下層ソース配線１５（第２の導電膜）を密着性良く形成することが可能となり、密着力不足に起因する膜剥がれによる断線不良の発生を低減することができる。これは、特にゲート配線３と下層ソース配線１５が交差する領域のゲート配線パターン上の段差部で効果が大きい。
　さらに半導体チャネル層７の下方のゲート電極２による遮光に加えて、半導体チャネル層７の上方においても２層の遮光膜によって、半導体チャネル層７の全領域を遮光する構造となっているので、液晶表示装置動作時のバックライト光および外光の吸収によるチャネル層の劣化（光劣化）を防止することができる。
　また、層間絶縁膜１６（第３の絶縁膜）として、誘電率が低く、２．０μｍ以上の厚さに厚膜化され、基板１の主面に対して平坦化作用のある樹脂系絶縁膜を用いていることで、配線容量を低く抑えることができる。よって、ＴＦＴ基板を低い電圧で駆動させることが可能となり低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
　さらに、チャネル領域下層遮光膜９を導電膜で形成し、ドレイン電極２３および透過画素電極２４と直接接続するようにしたので、透過画素電極２４の電位がチャネル領域ＢＣ上でバイアス電位として印加される。これにより、表示画素を構成する複数のＴＦＴの閾値電圧（Ｖｔｈ）のバラツキが低減されるとともに、不特定の外部ノイズ等に起因するＴＦＴ特性の変動を抑制することができるので、さらに表示特性向上や信頼性を向上させることが可能となる。なお、チャネル領域下層遮光膜９は、ドレイン電極２３ではなく、ソース電極２２と直接接続する構成としても良い。
　＜変形例＞
　次に、図４１および図４２を参照して、実施の形態３の変形例のＴＦＴ基板３００Ａの構成について説明する。ＴＦＴ基板３００Ａは、ＴＦＴ基板３００の画素部において、画素電極の補助容量となる共通電極をさらに備えた構成となっている。なお、図３３および図３４を用いて説明したＴＦＴ基板３００と同一の構成については同一の符号を付し、重複する説明は省略する。
　　＜ＴＦＴ基板の画素の構成＞
　図４１は、実施の形態３の変形例に係る画素の平面構成を示す平面図であり、図４２は、図４１におけるＸ－Ｘ線での断面構成(ＴＦＴ部の断面構成、画素部の断面構成および共通電極部の断面構成)、Ｙ－Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ－Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板３００Ａは光透過型のＴＮモードの液晶表示装置に用いるものとして説明する。
　図４１に示すように、ＴＦＴ基板３００Ａにおいて、ＴＦＴのゲート電極２はゲート配線３の一部で構成されている。すなわち、ゲート配線３から分岐してＴＦＴの形成領域（ＴＦＴ部）へ延びた部分がゲート電極２を構成する。本実施の形態では、ゲート電極２となる部分の奥行および幅を、ゲート配線３の幅よりも広くし、ゲート電極２の上方にソース電極２２およびドレイン電極２３を配設できる大きさとしている。また、ゲート配線３に平行して延在するように共通電極５が配設されている。
　ゲート配線３の一方の端部はゲート端子４に電気的に接続されており、ゲート端子４には、第１ゲート端子部コンタクトホール１９を介してゲート端子取り出し電極２５が接続されている。なお、ゲート配線３、ゲート端子４および共通電極５には、後に説明するように、遮光性を有する金属または合金、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）などの金属、あるいはこれらの金属に他の元素を添加して得られる合金で構成される第１の導電膜が使用されている。
　図４１に示されるように、ゲート配線３および共通電極５が横方向（Ｘ方向）に延在するように配設され、ソース配線１５１が縦方向（Ｙ方向）に延在するように配設されている。なお、ソース配線１５１は、下層ソース配線１５と上層ソース配線２６とで構成されている。
　また、下層ソース配線１５の一方の端部はソース端子１５Ｔに接続されており、ソース端子１５Ｔには、第１ソース端子部コンタクトホール２０を介してソース端子取り出し電極２６Ｔが接続されている。
　ソース電極２２から延在する上層ソース配線２６が、第１ソース配線コンタクトホール１０を介して下層ソース配線１５に接続されることで、ソース電極２２が下層ソース配線１５に電気的に接続される。また、ドレイン電極２３は、画素領域にまで延在して透過画素電極２４を形成している。また、ソース電極２２およびドレイン電極２３の領域の上には、それぞれ上層遮光膜２２ｂおよび２３ｂが設けられている。
　なお、隣接するゲート配線３および隣接する下層ソース配線１５に囲まれた領域が画素領域となるので、ＴＦＴ基板２００Ａでは、画素領域がマトリックス状に配列された構成となる。
　次に、図４２を用いてＴＦＴ基板２００Ａの断面構成について説明する。図４２に示すように、ＴＦＴ基板２００Ａは、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４および共通電極５が配設されている。
　そして、ゲート電極２、ゲート端子４および共通電極５を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
　ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。酸化物半導体膜７はＴＦＴのチャネル層として機能するので、半導体チャネル層７と呼称する場合もある。なお、本実施の形態では、半導体チャネル層７の平面パターンは、平面視においてゲート電極２の平面パターンよりも小さく形成され、半導体チャネル層７の輪郭は、ゲート電極２の輪郭より内側に存在している。なお、半導体チャネル層７の材質は、実施の形態１において説明したものと同じであり、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。
　半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
　本実施の形態では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。
　また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。
　また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
　そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において少なくとも一部が第１ドレイン電極コンタクトホール１２の外周よりも外側に位置するように配設されると共に、半導体チャネル層７の表面、およびチャネル領域下層遮光膜９の少なくとも一部の領域（本実施の形態では下層遮光膜９ａの領域）の表面の両方が露出するように形成される。
　そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、ドレイン電極２３は、半導体チャネル層７に接続されると共に、下層遮光膜９ａにも直接接続されている。
　また、ドレイン電極２３は画素領域にまで延在して透過画素電極２４を形成するが、透過画素電極２４は平面視において、共通電極部の共通電極５と一部が重なり、絶縁膜６と層間絶縁膜１６とを介して画素電位の補助容量が形成される。
　ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
　図４１に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
　また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。
　また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。
　なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。
　　＜製造方法＞
　実施の形態３の変形例のＴＦＴ基板３００Ａの製造方法は、まず、図２７～図３０を用いて説明した、実施の形態２の変形例のＴＦＴ基板２００Ａの製造方法と同じように、基板１の上に第１の導電膜を形成した後に、１回目の写真製版工程とエッチングを経て、基板１上にゲート電極２、ゲート配線３、ゲート端子４および共通電極５のパターンを形成する。なお、第１の導電膜の材料、パターニング加工時のエッチング方法等は、実施の形態３と同様である。
　その後、実施の形態３において図３７～図４０を用いて説明した、２回目から４回目の写真製版工程と同様の工程を経ることで、図４１および図４２に示すＴＦＴ基板３００Ａを得ることができる。
　この後、液晶表示パネルの組み立てを行い、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成するが、詳細は実施の形態１において説明しているので割愛する。
　以上のように、本変形例では、実施の形態３と同じ効果に加え、共通電極５を設けることで、透過画素電極２４に補助容量を加えることができる構成としたので、透過画素電極２４に印加された表示信号電位のリークマージンを広げることができる。これにより信号電位の保持不良に起因する表示不良を低減してさらに高品質の液晶表示装置を得ることができる。
　＜実施の形態４＞
　以上説明した実施の形態１～３においては、本発明を光透過型のＴＮモードの液晶表示装置に使用されるＴＦＴ基板に適用した例を示したが、実施の形態４では、本発明を、光透過型のＦＦＳモードの液晶表示装置に使用されるＴＦＴ基板に適用した例を示す。
　　＜ＴＦＴ基板の画素の構成＞
　まず、図４３および図４４を参照して、実施の形態４のＴＦＴ基板４００の構成について説明する。なお、図１３および図１４を用いて説明したＴＦＴ基板２００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図４３は、実施の形態４に係る画素の平面構成を示す平面図であり、図４４は、図４３におけるＸ－Ｘ線での断面構成(ＴＦＴ部の断面構成および画素部の断面構成)、Ｙ－Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ－Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。
　図４３に示すように、ＴＦＴ基板４００において、ＴＦＴのゲート電極２はゲート配線３の一部で構成されている。すなわち、ゲート配線３から分岐してＴＦＴの形成領域（ＴＦＴ部）へ延びた部分がゲート電極２を構成する。本実施の形態では、ゲート電極２となる部分の奥行および幅を、ゲート配線３の幅よりも広くし、ゲート電極２の上方にソース電極２２およびドレイン電極２３を配設できる大きさとしている。
　ゲート配線３の一方の端部はゲート端子４に電気的に接続されており、ゲート端子４には、第１ゲート端子部コンタクトホール１９を介してゲート端子取り出し電極２５が接続されている。そして、ゲート端子取り出し電極２５には、第２ゲート端子部コンタクトホール２９を介して上方のゲート端子パッド３４が接続されている。なお、ゲート配線３、ゲート端子４には、後に説明するように、遮光性を有する金属または合金、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）などの金属、あるいはこれらの金属に他の元素を添加して得られる合金で構成される第１の導電膜が使用されている。
　図４３に示されるように、ゲート配線３が横方向（Ｘ方向）に延在するように配設され、ソース配線１５１が縦方向（Ｙ方向）に延在するように配設されている。なお、ソース配線１５１は、下層ソース配線１５と上層ソース配線２６とで構成されている。
　また、下層ソース配線１５の一方の端部はソース端子１５Ｔに接続されており、ソース端子１５Ｔには、第１ソース端子部コンタクトホール２０を介してソース端子取り出し電極２６Ｔが接続されている。そして、ソース取り出し電極２６Ｔには、第２ソース端子部コンタクトホール３０を介して上方のソース端子パッド３５が接続されている。
　ソース電極２２から延在する上層ソース配線２６が、第１ソース配線コンタクトホール１０を介して下層ソース配線１５に接続されることで、ソース電極２２が下層ソース配線１５に電気的に接続される。また、ドレイン電極２３は、画素領域にまで延在して透過画素電極２４を形成している。また、ソース電極２２およびドレイン電極２３の領域の上には、それぞれ上層遮光膜２２ｂおよび２３ｂが設けられている。
　そして、透過画素電極２４に対向するように複数のスリット開口部ＳＬを有する対向電極３２（第５の導電膜）が設けられており、横方向（Ｘ方向）において隣り合う対向電極３２どうしは、ソース配線１５１上を跨いで互いに接続されている。
　なお、隣接するゲート配線３および隣接する下層ソース配線１５に囲まれた領域が画素領域となるので、ＴＦＴ基板４００では、画素領域がマトリックス状に配列された構成となる。
　次に、図４４を用いてＴＦＴ基板４００の断面構成について説明する。図４４に示すように、ＴＦＴ基板４００は、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４が配設されている。
　そして、ゲート電極２およびゲート端子４を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
　ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。酸化物半導体膜７はＴＦＴのチャネル層として機能するので、半導体チャネル層７と呼称する場合もある。なお、本実施の形態では、半導体チャネル層７の平面パターンは、平面視においてゲート電極２の平面パターンよりも小さく形成され、半導体チャネル層７の輪郭は、ゲート電極２の輪郭より内側に存在している。なお、半導体チャネル層７の材質は、実施の形態１～３において説明したものと同じであり、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。
　半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
　本実施の形態では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。
　また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。
　また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
　そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において第１ドレイン電極コンタクトホール１２の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。
　そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。
　ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
　図４３に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
　そして、ソース電極２２、ドレイン電極２３、透過画素電極２４および上層遮光膜２２ｂ、２３ｂを覆うように基板１全体に層間絶縁膜２７（第４の絶縁膜）が形成され、層間絶縁膜２７上には対向電極３２（第５の導電膜）が設けられている。対向電極３２は、図４３に示すように、平面視において、下方の透過画素電極２４と重なるように配設される。本実施の形態においては、対向電極３２は横方向（Ｘ方向）に隣接する画素間を跨ぐように連続した形状で形成されており、表示領域の端縁部（図示せず）において対向電極３２に一定の共通電位が供給されるように構成されている。また、対向電極３２にはスリット開口部ＳＬが設けられており、透過画素電極２４と対向電極３２との間に電圧が印加されると、対向電極３２の上方において基板１主面に対して略水平方向の電界を透過画素電極２４との間に発生させることが可能となっている。なお、本実施の形態では対向電極３２にスリット状の開口部を形成した構成を示したが、複数のスリットの一方端間が繋がった櫛歯状の開口部を形成するようにしても良い。
　また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。そして、そして、ソース取り出し電極２６Ｔには、層間絶縁膜２７を貫通する第２ソース端子部コンタクトホール３０を介して上方のソース端子パッド３５が、平面視的に重なるように接続されている。
　また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。そして、ゲート端子取り出し電極２５には、層間絶縁膜２７を貫通する第２ゲート端子部コンタクトホール２９を介して上方のゲート端子パッド３４が、平面視的に重なるように接続されている。
　なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。
　また、ソース端子パッド３５およびゲート端子パッド３４は、ＴＦＴ部の対向電極３２と同層の第５の導電膜で形成される。
　　＜製造方法＞
　以下、図４５～図５２を用いて実施の形態４のＴＦＴ基板４００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図４３および図４４に相当する。
　まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３等の材料である第１の導電膜を形成する。第１の導電膜として使用可能な材質は、実施の形態１において説明しており、重複する説明は省略する。本実施の形態では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
　　＜１回目の写真製版工程＞
　その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図４５および図４６に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図４６には不図示）およびゲート端子４が形成される。
　　＜２回目の写真製版工程＞
　次に、ゲート電極２、ゲート配線３およびゲート端子４を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層し、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成する。そして、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングすることで、図４７および図４８に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
　また、便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残る下層遮光膜９を下層遮光膜９ｃと呼称する。
　また、チャネル領域下層遮光膜９の輪郭は、保護絶縁膜８および半導体チャネル層７の輪郭より内側に存在しているが、これは、フォトレジストパターンが薄膜化されて平面視的にも小さくなったためである。
　また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
　なお、ソース端子１５Ｔ（下層ソース配線１５含む）の輪郭は、絶縁膜１４および酸化物半導体膜１３の輪郭より内側に存在しているが、これは、フォトレジストパターンが薄膜化されて平面視的にも小さくなったためである。
　なお、絶縁膜６、酸化物半導体膜、第２の絶縁膜および第２の導電膜の材質、形成方法およびハーフ露光により形成されたフォトレジストパターンを用いたエッチングについては、実施の形態２において図１９～図２２を用いて説明しているので説明は割愛する。
　次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成する。本実施の形態では、有機樹脂材料で樹脂系絶縁膜を形成した。具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０～３．０μｍの厚さとなるように基板１上に塗布して層間絶縁膜１６とする。
　　＜３回目の写真製版工程＞
　次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図４９および図５０に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図５０には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
　その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。
　本実施の形態では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。Ｏ２ガスを添加することで、エッチング時に保護絶縁膜８の下の酸化物半導体膜７に還元反応によるダメージが生じることを抑制することができる。このエッチングにより、図４９および図５０に示されるように、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７が露出する。
　また、第１ゲート端子部コンタクトホール１９の底面にはＡｌ合金のゲート端子４が露出し、第１ソース配線コンタクトホール１０および第１ソース端子部コンタクトホール２０の底面には、それぞれＡｌ合金の下層ソース配線１５およびソース端子１５Ｔが露出するが、Ａｌ合金は、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングではエッチングされないので、これらのパターンはそのまま残存する。
　なお、層間絶縁膜１６に用いる樹脂系絶縁膜の材料としては、アクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。これら塗布型の有機絶縁材料は、誘電率が低く、２．０μｍ以上の厚さに厚膜化することも容易であり、配線容量を低く抑えることができる。よってこれらの材料を用いることにより、ＴＦＴ基板を低い電圧で駆動させることが可能となり、低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
　また、層間絶縁膜１６として、樹脂系絶縁膜材料ではなく、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ）等の無機系絶縁材料を用いることもできる。これらの無機系縁材料を用いる場合は、フォトレジストパターンをマスクとして、第１ソース配線コンタクトホール１０、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０が形成される。また、無機系絶縁膜材料と樹脂系絶縁膜材料とを適宜組み合わせて用いても良い。
　次に、層間絶縁膜１６上全面に第３の導電膜および第４の導電膜をこの順に積層する。本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。透明導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比が、例えば９０：１０（重量％）となっている）を用いる。ここではスパッタリング法により、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用い、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成した。また、第４の導電膜として遮光性のＡｌ合金膜を用いる。ここでは、厚さ１００ｎｍのＡｌ合金膜を、Ａｒガスを用いたスパッタリング法で形成した。
　　＜４回目の写真製版工程＞
　次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとしてＡｌ合金膜と非晶質ＩＴＯ膜とを順次エッチングする。
　ここでは、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。すなわち、第４の導電膜を残して上層遮光膜２２ｂおよび２３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第４の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、透過画素電極２４が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、透過画素電極２４が形成される領域上の第４の導電膜は除去されないようにしておく。また、ゲート端子部およびソース端子部においてもフォトレジストパターンの膜厚を薄くしておく。
　そして、当該フォトレジストパターンをマスクとして、まず、第４の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第４の導電膜を除去する。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
　続けて、同じフォトレジストパターンをマスクとして、第３の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第４の導電膜で覆われない部分の第３の導電膜を除去する。第３の導電膜（非晶質ＩＴＯ膜）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
　その後、基板１全体を１５０℃に加熱する。この加熱により、非晶質ＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜となる。基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。また高温側は用いるフォトレジスト材料等の耐熱温度で任意に決めれば良い。例えば、本実施の形態であれば、層間絶縁膜１６（第３の絶縁膜）としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
　次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
　次に、残存するフォトレジストパターンをマスクとして、再び第４の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、透過画素電極２４が形成される領域上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
　その後、フォトレジストパターンを除去することで、図５１および図５２に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４が形成される。また、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
　ここで、ゲート端子取り出し電極２５は、第１ゲート端子部コンタクトホール１９を介してゲート端子４と直接接続される。また、ソース電極２２は、第２ソース電極コンタクトホール１７を介して半導体チャネル層７と直接接続される。また、上層ソース配線２６は、第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続される。さらにソース配線取り出し電極２６Ｔは、第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔと直接接続される。
　次に、基板１の上主面全面に層間絶縁膜２７（第４の絶縁膜）を形成する。本実施の形態では、ＣＶＤ法を用いて、厚さ４００ｎｍの窒化シリコン膜（ＳｉＮ）を形成した。
　　＜５回目の写真製版工程＞
　次に、層間絶縁膜２７（ＳｉＮ膜）上全面にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして層間絶縁膜２７をエッチングする。
　このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。本実施の形態では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。
　その後、フォトレジストパターンを除去することで、図５１および図５２に示されるように、ゲート端子取り出し電極２５およびソース配線取り出し電極２６Ｔ上の層間絶縁膜２７が除去されて、それぞれ第２ゲート端子部コンタクトホール２９および第２ソース端子部コンタクトホール３０が形成される。
　その後、対向電極３２の材料である第５の導電膜３４０を、図５３に示すように第２ゲート端子部コンタクトホール２９内、および第２ソース端子部コンタクトホール内を含めて、層間絶縁膜２７の上面全体に形成する。本実施の形態では、この第５の導電膜として、第３の導電膜の透明導電膜と同じ、厚さ１００ｎｍの非晶質ＩＴＯ膜をスパッタリング法で形成した。
　　＜６回目の写真製版工程＞
　次に、第５の導電膜３４０（非晶質ＩＴＯ膜）上全面にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第５の導電膜３４０をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いることができる。
　その後、フォトレジストパターンを除去することで、図４３および図４４に示されるように、透明導電膜の非晶質ＩＴＯ膜で構成されるスリット開口部を有する対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される。ゲート端子パッド３４は、第２ゲート端子部コンタクトホール２９を介して下方のゲート端子取り出し電極２５と直接接続されている。またソース端子パッド３５は、第２ソース端子部コンタクトホール３０を介して下方のソース端子取り出し電極２６Ｔと直接接続されている。
　その後、基板１全体を２００℃で加熱し、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を構成する非晶質ＩＴＯ膜を多結晶化させることで、図４３および図４４に示したＴＦＴ基板４００が完成する。
　なお、液晶表示パネルの組み立ての際は、完成したＴＦＴ基板４００の表面に配向膜、スペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作製した、カラーフィルタ、対向電極および配向膜等を備えた対向基板を、ＴＦＴ基板４００と貼り合わせる。この際、スペーサによってＴＦＴ基板と対向基板との間に隙間が形成され、その隙間に液晶封止することによって、横電界方式の光透過型のＦＦＳモードの液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成する。
　以上のように、実施の形態４では、チャネル層に高性能の酸化物半導体膜を用いたエッチストッパ型のＦＦＳモードの液晶表示装置に用いられるＴＦＴ基板４００を、６回の写真製版工程で製造することができる。特にエッチストッパとなる保護絶縁膜８は酸化物半導体膜の形成後に続けて形成されるので、半導体チャネル層７は、その後のＴＦＴ製造工程のプロセスダメージによる特性劣化を殆ど受けることがない。このため、酸化物半導体の高性能な特性を維持した状態でＴＦＴのチャネル層として用いることができる。
　また、ソース配線１５１が、層間絶縁膜を介してそれぞれ独立して形成される下層ソース配線１５と上層ソース配線２６との２層構造となっており、いわゆる冗長配線となっている。また、上層ソース配線２６を層間絶縁膜１６に設けられた複数の第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続するようにしたので、一方の配線が断線した場合でも、もう一方の配線で機能を補うことができる。このため、ソース配線１５１の断線による線状欠陥不良の発生を低減させることができ、製造時の歩留まりおよび製品の信頼性を向上させることができる。
　さらに、下層ソース配線１５を、酸化物半導体膜および絶縁膜と連続して形成しているので、下層ソース配線１５（第２の導電膜）を密着性良く形成することが可能となり、密着力不足に起因する膜剥がれによる断線不良の発生を低減することができる。これは、特にゲート配線３と下層ソース配線１５が交差する領域のゲート配線パターン上の段差部で効果が大きい。
　さらに半導体チャネル層７の下方のゲート電極２による遮光に加えて、半導体チャネル層７の上方においても２層の遮光膜によって、半導体チャネル層７の全領域を遮光する構造となっているので、液晶表示装置動作時のバックライト光および外光の吸収によるチャネル層の劣化（光劣化）を防止することができる。
　また、チャネル領域下層遮光膜９を導電膜で形成し、ソース電極２２およびドレイン電極２３とは電気的に分離され（短絡しない）、電気的にフローティング（浮遊）の状態とすることにより、半導体チャネル層７に対する静電遮蔽の効果を得ることができ、不特定の外部ノイズ等に起因するＴＦＴ特性の変動を抑制することができるので、信頼性を向上させることが可能となる。
　また、層間絶縁膜１６（第３の絶縁膜）として、誘電率が低く、２．０μｍ以上の厚さに厚膜化され、基板１の主面に対して平坦化作用のある樹脂系絶縁膜を用いていることで、配線容量を低く抑えることができる。よって、ＴＦＴ基板を低い電圧で駆動させることが可能となり低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
　なお、高開口率化を優先し、ソース配線上に透過画素電極２４および対向電極（共通電極）３２をオーバーラップさせる際には、透過画素電極２４と同層の上層ソース配線２６、特に下層ソース配線１５上に冗長して配置される部分、すなわち、隣接する第１ソース配線コンタクトホール１０間の上層ソース配線２６を省略すると良い。このようにすることで、先に説明したソース配線の断線による線状欠陥不良を低減させる作用は得られなくなるものの、上層ソース配線２６と干渉することなく下層ソース配線１５上に透過画素電極２４および対向電極３２をオーバーラップさせた構成となり、より高いレベルでのＦＦＳモードの液晶表示装置の高開口率化を図ることが可能となる。
　　＜最上層遮光膜の形成＞
　上述した６回目の写真製版工程では、第５の導電膜をパターニングして対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成したが、第５の導電膜上にさらに遮光性の導電膜（第６の導電膜）を形成し、第５の導電膜と第６の導電膜との積層膜上に、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。そして、それを用いて第５の導電膜と第６の導電膜との積層膜を順次エッチングすることで図５４および図５５に示すように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３（下層膜）および最上層遮光膜３３ｂ（上層膜）を形成するようにしても良い。
　より具体的には、層間絶縁膜２７の上面全体に第５の導電膜（非晶質ＩＴＯ膜）を形成した後、第６の導電膜として遮光性のＡｌ合金膜を形成して積層膜とし、その上にハーフ露光により厚さの異なるフォトレジストパターンを形成し、これをマスクとして第６の導電膜（Ａｌ合金膜）と第５の導電膜（非晶質ＩＴＯ膜）とを順次エッチングし、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成する。また、ＴＦＴ部のチャネル領域上方に、ＩＴＯ膜で構成される最上層遮光膜３３とＡｌ合金膜で構成される最上層遮光膜３３ｂとの積層膜を同時に形成する。これにより、製造工程を削減することができる。
　この場合、ハーフ露光により形成される厚さの異なるフォトレジストパターンは、第５および第６の導電膜を残して最上層遮光膜３３および３３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第６の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、これらが形成される領域上の第６の導電膜は除去されないようにしておく。
　そして、当該フォトレジストパターンをマスクとして、まず、第６の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第６の導電膜を除去する。第６の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
　続けて、同じフォトレジストパターンをマスクとして、第５の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第６の導電膜で覆われない部分の第４の導電膜を除去する。第６の導電膜（非晶質ＩＴＯ）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
　その後、基板１全体を１５０℃で加熱し、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５および最上層遮光膜３３を構成する非晶質ＩＴＯ膜を多結晶化させる。なお、基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。一方、高温側はＴＦＴ基板に形成されている層およびパターンに用いられる材料等の耐熱温度で任意に決めることができる。例えば、本実施の形態であれば、第３の絶縁膜としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
　次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
　次に、残存するフォトレジストパターンをマスクとして、再び第６の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、対向電極３２上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
　その後、フォトレジストパターンを除去することで、図５４および図５５に示されるように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３および３３ｂが形成されたＴＦＴ基板４０１が得られる。
　ＴＦＴ基板４０１では、半導体チャネル層７の上方を、下層遮光膜９ａ、９ｂ、９ｃおよび上層遮光膜２２ｂ、２３ｂに加えて、最上層遮光膜３３および３３ｂを含めた３層の遮光膜によって、平面視におけるチャネル層の上方を完全に遮光できる構造となるので、液晶表示装置動作時のバックライト光や外光の吸収によるチャネル層の劣化（光劣化）をさらに抑制することができる。
　＜変形例＞
　次に、図５６および図５７を参照して、実施の形態４の変形例のＴＦＴ基板４００Ａの構成について説明する。ＴＦＴ基板４００Ａは、ＴＦＴ基板４００の画素部において、画素電極の補助容量となる共通電極をさらに備えた構成となっている。なお、図４３および図４４を用いて説明したＴＦＴ基板４００と同一の構成については同一の符号を付し、重複する説明は省略する。
　　＜ＴＦＴ基板の画素の構成＞
　図５６は、実施の形態４の変形例に係る画素の平面構成を示す平面図であり、図５７は、図５６におけるＸ－Ｘ線での断面構成(ＴＦＴ部の断面構成、画素部の断面構成および共通電極部の断面構成)、Ｙ－Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ－Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板４００Ａは光透過型のＦＦＳモードの液晶表示装置に用いるものとして説明する。
　図５６に示すように、ＴＦＴ基板４００Ａにおいては、ＴＦＴ基板４００の構成に加えて、ゲート配線３に平行して延在するように配設された、ゲート配線３と同じ第１の導電膜で形成された共通電極５を備えた構成となっている。共通電極５は画素部において透過画素電極２４の補助容量を形成するとともに、画素部における対向電極３２に一定の共通電位を供給する。このため、対向電極３２は、画素部ごとに独立しており、第１共通電極部コンタクトホール２１内に設けられた共通電極取り出し電極２８を介して共通電極５に電気的に接続されている。
　次に、図５７を用いてＴＦＴ基板４００Ａの断面構成について説明する。図５７に示すように、ＴＦＴ基板４００Ａは、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４および共通電極５が配設されている。
　そして、ゲート電極２、ゲート端子４および共通電極５を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
　ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
　そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において第１ドレイン電極コンタクトホール１２の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、共通電極部においては、平面視において下方の共通電極５のパターンと重なる領域に層間絶縁膜１６および絶縁膜６を貫通して共通電極５に達する第１共通電極部コンタクトホール２１が設けられている。
　そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。
　また、ドレイン電極２３から延在する透過画素電極２４は、平面視において、共通電極形成領域で下方の共通電極５と一部が重なるように設けられ、絶縁膜６と層間絶縁膜１６とを介して画素電位の補助容量が形成される。
　また、第１共通電極部コンタクトホール２１内には、第３の導電膜として形成される共通電極取り出し電極２８が、下方の共通電極５に直接接続するように設けられている。なお、共通電極取り出し電極２８は、ソース電極２２およびドレイン電極２３（透過画素電極２４含む）と互いに電気的に接続されない（短絡しない）ように、これらから離間されたパターンとして形成される。
　ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられ、図５６に示されるように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。
　そして、ソース電極２２、ドレイン電極２３、透過画素電極２４、上層遮光膜２２ｂ、２３ｂおよび共通電極取り出し電極２８を覆うように基板１全体に層間絶縁膜２７（第４の絶縁膜）が形成されている。なお、共通電極部においては層間絶縁膜２７には、第２共通電極部コンタクトホール３１が設けられている。第２共通電極部コンタクトホール３１は、平面視において下方の共通電極５および共通電極取り出し電極２８のパターンと重なる領域に配設され、下層の共通電極取り出し電極２８の表面が露出するように形成される。
　層間絶縁膜２７上には対向電極３２（第５の導電膜）が設けられている。対向電極３２は、図５７に示すように、第２共通電極部コンタクトホール３１を介して下層の共通電極取り出し電極２８に直接接続されるように設けられており、共通電極取り出し電極２８を介して下方の共通電極５に電気的に接続され、一定の共通電位が対向電極３２に供給されるように構成されている。
　　＜製造方法＞
　以下、図５８～図６８を用いて実施の形態４の変形例のＴＦＴ基板４００Ａの製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図５６および図５７に相当する。
　洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３および共通電極５等の材料である第１の導電膜を形成する。第１の導電膜として使用可能な材質は、実施の形態４において説明しており、重複する説明は省略する。本変形例では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
　　＜１回目の写真製版工程＞
　その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図５８および図５９に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図５９には不図示）、ゲート端子４および共通電極５が形成される。
　　＜２回目の写真製版工程＞
　次に、ゲート電極２、ゲート配線３、ゲート端子４および共通電極５を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層する。そして、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングする。これにより、図６０および図６１に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
　また、便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｃと呼称する。
　また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
　なお、絶縁膜６、酸化物半導体膜、第２の絶縁膜および第２の導電膜の材質、形成方法およびハーフ露光により形成されたフォトレジストパターンを用いたエッチングについては、実施の形態２において図１９～図２２を用いて説明しているので説明は割愛する。
　次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成する。本変形例では、有機樹脂材料で樹脂系絶縁膜を形成した。具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０～３．０μｍの厚さとなるように基板１上に塗布して層間絶縁膜１６とする。
　　＜３回目の写真製版工程＞
　次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図６２および図６３に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図６３には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９、第１ソース端子部コンタクトホール２０および第１共通電極部コンタクトホール２１を形成する。
　その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。このエッチングでは、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングを行う。このエッチングにより、図６２および図６３に示されるように、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７が露出する。
　また、第１ゲート端子部コンタクトホール１９および第１共通電極部コンタクトホール２１は絶縁膜６も貫通し、それぞれの底面にはＡｌ合金のゲート端子４および共通電極５が露出し、第１ソース配線コンタクトホール１０および第１ソース端子部コンタクトホール２０の底面には、それぞれＡｌ合金の下層ソース配線１５およびソース端子１５Ｔが露出するが、Ａｌ合金は、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングではエッチングされないので、これらのパターンはそのまま残存する。
　なお、層間絶縁膜１６に用いる樹脂系絶縁膜の材料としては、アクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。これら塗布型の有機絶縁材料は、誘電率が低く、２．０μｍ以上の厚さに厚膜化することも容易であり、配線容量を低く抑えることができる。よってこれらの材料を用いることにより、ＴＦＴ基板を低い電圧で駆動させることが可能となり、低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
　また、層間絶縁膜１６として、樹脂系絶縁膜材料ではなく、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ）等の無機系絶縁材料を用いることもできる。これらの無機系縁材料を用いる場合は、フォトレジストパターンをマスクとして、第１ソース配線コンタクトホール１０、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０が形成される。また、無機系絶縁膜材料と樹脂系絶縁膜材料とを適宜組み合わせて用いても良い。
　次に、層間絶縁膜１６上全面に第３の導電膜および第４の導電膜をこの順に積層する。本変形例では、第３の導電膜として透明導電膜（透光性導電膜）を使用し、第４の導電膜として遮光性のＡｌ合金膜を使用する。なお、透明導電膜の材質、膜厚および製造方法、Ａｌ合金膜の材質、膜厚および製造方法は実施の形態４と同じであるので、説明は割愛する。
　　＜４回目の写真製版工程＞
　次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成する。ここでは、２回目の写真製版工程で説明したハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。
　そして、当該フォトレジストパターンをマスクとして、まず、第４の導電膜をＰＡＮ薬液によるウエットエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第４の導電膜を除去する。
　続けて、同じフォトレジストパターンをマスクとして、第３の導電膜をシュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングによりパターニングし、フォトレジストパターンおよび第４の導電膜で覆われない部分の第３の導電膜を除去する。
　その後、基板１全体を１５０℃に加熱して非晶質ＩＴＯ膜を結晶化して、多結晶ＩＴＯ膜とする。
　次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
　次に、残存するフォトレジストパターンをマスクとして、再び第４の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、透過画素電極２４および共通電極取り出し電極２８が形成される領域上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
　その後、フォトレジストパターンを除去することで、図６４および図６５に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４、共通電極取り出し電極２８が形成される。なお、共通電極取り出し電極２８は、透過画素電極２４とは電気的に分離された独立パターンとして形成される。また、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
　ここで、ゲート端子取り出し電極２５は、第１ゲート端子部コンタクトホール１９を介してゲート端子４と直接接続される。また、ソース電極２２は、第２ソース電極コンタクトホール１７を介して半導体チャネル層７と直接接続される。また、上層ソース配線２６は、第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続される。さらにソース配線取り出し電極２６Ｔは、第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔと直接接続される。そして共通電極取り出し電極２８は、第１共通電極部コンタクトホール２１を介して共通電極５と直接接続される。
　次に、基板１の上主面全面に層間絶縁膜２７（第４の絶縁膜）を形成する。本実施の形態では、ＣＶＤ法を用いて、厚さ４００ｎｍの窒化シリコン膜（ＳｉＮ）を形成した。
　　＜５回目の写真製版工程＞
　次に、層間絶縁膜２７（ＳｉＮ膜）上全面にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして層間絶縁膜２７をエッチングする。
　このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。本変形例では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。
　その後、フォトレジストパターンを除去することで、図６６および図６７に示されるように、ゲート端子取り出し電極２５、ソース配線取り出し電極２６Ｔおよび共通電極取り出し電極２８上の層間絶縁膜２７が除去されて、それぞれ第２ゲート端子部コンタクトホール２９、第２ソース端子部コンタクトホール３０および第２共通電極部コンタクトホール３１が形成される。
　その後、対向電極３２の材料である第５の導電膜３４０を、図６８に示すように第２ゲート端子部コンタクトホール２９内、第２ソース端子部コンタクトホール内および第２共通電極部コンタクトホール３１内を含めて、層間絶縁膜２７の上面全体に形成する。本変形例では、この第５の導電膜として、第３の導電膜の透明導電膜と同じ、厚さ１００ｎｍの非晶質ＩＴＯ膜をスパッタリング法で形成した。
　　＜６回目の写真製版工程＞
　次に、第５の導電膜３４０（非晶質ＩＴＯ膜）上全面にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第５の導電膜３４０をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いることができる。
　その後、フォトレジストパターンを除去することで、図５６および図５７に示されるように、透明導電膜の非晶質ＩＴＯ膜で構成されるスリット開口部を有する対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される。ゲート端子パッド３４は、第２ゲート端子部コンタクトホール２９を介して下方のゲート端子取り出し電極２５と直接接続されている。またソース端子パッド３５は、第２ソース端子部コンタクトホール３０を介して下方のソース端子取り出し電極２６Ｔと直接接続されている。また、対向電極３２は、第２共通電極部コンタクトホール３１を介して下層の共通電極取り出し電極２８に直接接続されている。
　その後、基板１全体を２００℃で加熱し、スリット開口部を有する対向電極３２、ゲート端子パッド３４およびソース端子パッド３５である非晶質ＩＴＯ膜を多結晶化させる。以上により、図５６および図５７に示した本変形例の形態のＴＦＴ基板４００Ａが完成する。
　この後、液晶表示パネルの組み立てを行い、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成するが、詳細は実施の形態１において説明しているので割愛する。
　以上のように、本変形例では、実施の形態４と同じ効果に加え、共通電極５を設けることで、透過画素電極２４に補助容量を加えることができる構成としたので、透過画素電極２４に印加された表示信号電位のリークマージンを広げることができる。これにより信号電位の保持不良に起因する表示不良を低減してさらに高品質の液晶表示装置を得ることができる。
　また、対向電極３２が、画素ごとに設けられた第１共通電極部コンタクトホール２１および第２共通電極部コンタクトホール３１を介して下方の共通電極５に電気的に直接接続されているので、各画素に確実に一定の共通電位信号が供給されるように構成されるため、点欠陥のような表示不良の発生を低減させることができる。
　また、対向電極３２のパターンを各画素で独立したパターンとするのではなく、実施の形態４の図４３に示したように、対向電極３２を少なくとも横方向に隣接する画素間を跨ぐように連続した形状で形成して、表示領域の端部（図示せず）から一定の共通電位が供給されるように構成しても良い。この場合は、共通電極５と表示領域の端部との両方から対向電極３２に一定の共通電位が供給されることになるので、一方が断線不良を起こした場合でも、他方から共通電位が供給されるので、点欠陥、線欠陥などの表示不良の発生を防止する効果がさらに高まる。
　　＜最上層遮光膜の形成＞
　上述した６回目の写真製版工程では、第５の導電膜をパターニングして対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成したが、第５の導電膜上にさらに遮光性の導電膜（第６の導電膜）を形成し、第５の導電膜と第６の導電膜との積層膜上に、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成し、それを用いて第５の導電膜と第６の導電膜との積層膜を順次エッチングすることで図６９および図７０に示すように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３（下層膜）および最上層遮光膜３３ｂ（上層膜）を形成するようにしても良い。
　より具体的には、層間絶縁膜２７の上面全体に第５の導電膜（非晶質ＩＴＯ膜）を形成した後、第６の導電膜として遮光性のＡｌ合金膜を形成して積層膜とし、その上にハーフ露光により厚さの異なるフォトレジストパターンを形成し、これをマスクとして第６の導電膜（Ａｌ合金膜）と第５の導電膜（非晶質ＩＴＯ膜）とを順次エッチングし、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成すると共に、ＴＦＴ部のチャネル領域上方に、ＩＴＯ膜で構成される最上層遮光膜３３とＡｌ合金膜で構成される最上層遮光膜３３ｂとの積層膜を形成する。
　この場合、ハーフ露光により形成される厚さの異なるフォトレジストパターンは、第５および第６の導電膜を残して最上層遮光膜３３および３３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第６の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、これらが形成される領域上の第６の導電膜は除去されないようにしておく。
　そして、当該フォトレジストパターンをマスクとして、まず、第６の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第６の導電膜を除去する。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
　続けて、同じフォトレジストパターンをマスクとして、第５の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第６の導電膜で覆われない部分の第４の導電膜を除去する。第４の導電膜（非晶質ＩＴＯ）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
　その後、基板１全体を１５０℃で加熱し、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５および最上層遮光膜３３を構成する非晶質ＩＴＯ膜を多結晶化させる。なお、基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。一方、高温側はＴＦＴ基板に形成されている層およびパターンに用いられる材料等の耐熱温度で任意に決めることができる。例えば、本実施の形態であれば、第３の絶縁膜としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
　次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
　次に、残存するフォトレジストパターンをマスクとして、再び第６の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、対向電極３２上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
　その後、フォトレジストパターンを除去することで、図６９および図７０に示されるように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３および３３ｂが形成されたＴＦＴ基板４０２が得られる。
　ＴＦＴ基板４０２では、半導体チャネル層７の上方を、下層遮光膜９ａ、９ｂ、９ｃおよび上層遮光膜２２ｂ、２３ｂに加えて、最上層遮光膜３３および３３ｂを含めた３層の遮光膜によって、平面視におけるチャネル層の上方を完全に遮光できる構造となるので、液晶表示装置動作時のバックライト光や外光の吸収によるチャネル層の劣化（光劣化）をさらに抑制することができる。
　＜実施の形態５＞
　ＦＦＳモードの液晶表示装置の場合においても、実施の形態３のＴＮモードの液晶表示装置のように、チャネル領域下層遮光膜がドレイン電極および画素電極に直接接続される構成とし、下層遮光膜に画素電極の電位が印加されるようにすることも可能である。
　　＜ＴＦＴ基板の画素の構成＞
　まず、図７１および図７２を参照して、実施の形態５のＴＦＴ基板５００の構成について説明する。なお、図４３および図４４を用いて説明したＴＦＴ基板４００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図７１は、実施の形態５に係る画素の平面構成を示す平面図であり、図７２は、図７１におけるＸ－Ｘ線での断面構成(ＴＦＴ部の断面構成および画素部の断面構成)、Ｙ－Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ－Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板５００は光透過型のＦＦＳモードの液晶表示装置に用いるものとして説明する。
　図７１に示すように、ＴＦＴ基板５００において、ＴＦＴのゲート電極２はゲート配線３の一部で構成されている。すなわち、ゲート配線３から分岐してＴＦＴの形成領域（ＴＦＴ部）へ延びた部分がゲート電極２を構成する。本実施の形態では、ゲート電極２となる部分の奥行および幅を、ゲート配線３の幅よりも広くし、ゲート電極２の上方にソース電極２２およびドレイン電極２３を配設できる大きさとしている。
　ゲート配線３の一方の端部はゲート端子４に電気的に接続されており、ゲート端子４には、第１ゲート端子部コンタクトホール１９を介してゲート端子取り出し電極２５が接続されている。そして、ゲート端子取り出し電極２５には、第２ゲート端子部コンタクトホール２９を介して上方のゲート端子パッド３４が接続されている。なお、ゲート配線３、ゲート端子４には、後に説明するように、遮光性を有する金属または合金、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）などの金属、あるいはこれらの金属に他の元素を添加して得られる合金で構成される第１の導電膜が使用されている。
　図７１に示されるように、ゲート配線３が横方向（Ｘ方向）に延在するように配設され、ソース配線１５１が縦方向（Ｙ方向）に延在するように配設されている。なお、ソース配線１５１は、下層ソース配線１５と上層ソース配線２６とで構成されている。
　また、下層ソース配線１５の一方の端部はソース端子１５Ｔに接続されており、ソース端子１５Ｔには、第１ソース端子部コンタクトホール２０を介してソース端子取り出し電極２６Ｔが接続されている。そして、ソース取り出し電極２６Ｔには、第２ソース端子部コンタクトホール３０を介して上方のソース端子パッド３５が接続されている。
　ソース電極２２から延在する上層ソース配線２６が、第１ソース配線コンタクトホール１０を介して下層ソース配線１５に接続されることで、ソース電極２２が下層ソース配線１５に電気的に接続される。また、ドレイン電極２３は、画素領域にまで延在して透過画素電極２４を形成している。また、ソース電極２２およびドレイン電極２３の領域の上には、それぞれ上層遮光膜２２ｂおよび２３ｂが設けられている。
　なお、隣接するゲート配線３および隣接する下層ソース配線１５に囲まれた領域が画素領域となるので、ＴＦＴ基板５００では、画素領域がマトリックス状に配列された構成となる。
　次に、図７２を用いてＴＦＴ基板５００の断面構成について説明する。図７２に示すように、ＴＦＴ基板５００は、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４が配設されている。
　そして、ゲート電極２およびゲート端子４を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
　ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。酸化物半導体膜７はＴＦＴのチャネル層として機能するので、半導体チャネル層７と呼称する場合もある。なお、本実施の形態では、半導体チャネル層７の平面パターンは、平面視においてゲート電極２の平面パターンよりも小さく形成され、半導体チャネル層７の輪郭は、ゲート電極２の輪郭より内側に存在している。なお、半導体チャネル層７の材質は、実施の形態１において説明したものと同じであり、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。
　半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
　本実施の形態では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。
　また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
　そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において少なくとも一部が第１ドレイン電極コンタクトホール１２の外周よりも外側に位置するように配設されると共に、半導体チャネル層７の表面、およびチャネル領域下層遮光膜９の少なくとも一部の領域（本実施の形態では下層遮光膜９ａの領域）の表面の両方が露出するように形成される。
　そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、ドレイン電極２３は、半導体チャネル層７に接続されると共に、下層遮光膜９ａにも直接接続されている。
　ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
　図７１に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
　そして、ソース電極２２、ドレイン電極２３、透過画素電極２４および上層遮光膜２２ｂ、２３ｂを覆うように基板１全体に層間絶縁膜２７（第４の絶縁膜）が形成され、層間絶縁膜２７上には対向電極３２（第５の導電膜）が設けられている。対向電極３２は、図７１に示すように、平面視において、下方の透過画素電極２４と重なるように配設される。本実施の形態においては、対向電極３２は横方向（Ｘ方向）に隣接する画素間を跨ぐように連続した形状で形成されており、表示領域の端縁部（図示せず）において対向電極３２に一定の共通電位が供給されるように構成されている。
　また、対向電極３２にはスリット開口部ＳＬが設けられており、透過画素電極２４と対向電極３２との間に電圧が印加されると、対向電極３２の上方において基板１主面に対して略水平方向の電界を透過画素電極２４との間に発生させることが可能となっている。なお、本実施の形態では対向電極３２にスリット状の開口部を形成した構成を示したが、複数のスリットの一方端間が繋がった櫛歯状の開口部を形成するようにしても良い。
　また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。そして、そして、ソース取り出し電極２６Ｔには、層間絶縁膜２７を貫通する第２ソース端子部コンタクトホール３０を介して上方のソース端子パッド３５が、平面視的に重なるように接続されている。
　また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。そして、ゲート端子取り出し電極２５には、層間絶縁膜２７を貫通する第２ゲート端子部コンタクトホール２９を介して上方のゲート端子パッド３４が、平面視的に重なるように接続されている。
　なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。また、ソース端子パッド３５およびゲート端子パッド３４は、ＴＦＴ部の対向電極３２と同層の第５の導電膜で形成される。
　　＜製造方法＞
　以下、図７３～図７９を用いて実施の形態５のＴＦＴ基板５００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図７１および図７２に相当する。
　まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３等の材料である第１の導電膜を形成する。第１の導電膜として使用可能な材質は、実施の形態１において説明しており、重複する説明は省略する。本実施の形態では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
　　＜１回目の写真製版工程＞
　その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図７３および図７４に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図７４には不図示）およびゲート端子４が形成される。
　　＜２回目の写真製版工程＞
　次に、ゲート電極２、ゲート配線３およびゲート端子４を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層し、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングすることで、実施の形態３の図３７および図３８に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
　また、便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｃと呼称する。
　また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
　なお、絶縁膜６、酸化物半導体膜、第２の絶縁膜および第２の導電膜の材質、形成方法およびハーフ露光により形成されたフォトレジストパターンを用いたエッチングについては、実施の形態２において図１９～図２２を用いて説明しているので説明は割愛する。
　次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成する。本実施の形態では、有機樹脂材料で樹脂系絶縁膜を形成した。具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０～３．０μｍの厚さとなるように基板１上に塗布して層間絶縁膜１６とする。
　　＜３回目の写真製版工程＞
　次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、実施の形態３の図３９および図４０に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図４０には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
　その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。
　本実施の形態では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。Ｏ２ガスを添加することで、エッチング時に保護絶縁膜８の下の酸化物半導体膜７に還元反応によるダメージが生じることを抑制することができる。このエッチングにより、図３９および図４０に示されるように、第２ソース電極コンタクトホール１７の底面には半導体チャネル層７が露出する。また、第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７およびチャネル領域下層遮光膜９の一部（本実施の形態では下層遮光膜９ａ）が露出する。
　また、第１ゲート端子部コンタクトホール１９の底面にはＡｌ合金のゲート端子４が露出し、第１ソース配線コンタクトホール１０および第１ソース端子部コンタクトホール２０の底面には、それぞれＡｌ合金の下層ソース配線１５およびソース端子１５Ｔが露出するが、Ａｌ合金は、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングではエッチングされないので、これらのパターンはそのまま残存する。
　なお、層間絶縁膜１６に用いる樹脂系絶縁膜の材料としては、アクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。これら塗布型の有機絶縁材料は、誘電率が低く、２．０μｍ以上の厚さに厚膜化することも容易であり、配線容量を低く抑えることができる。よってこれらの材料を用いることにより、ＴＦＴ基板を低い電圧で駆動させることが可能となり、低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
　また、層間絶縁膜１６として、樹脂系絶縁膜材料ではなく、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ）等の無機系絶縁材料を用いることもできる。これらの無機系縁材料を用いる場合は、フォトレジストパターンをマスクとして、第１ソース配線コンタクトホール１０、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０が形成される。また、無機系絶縁膜材料と樹脂系絶縁膜材料とを適宜組み合わせて用いても良い。
　次に、層間絶縁膜１６上全面に第３の導電膜および第４の導電膜をこの順に積層する。本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。透明導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比が、例えば９０：１０（重量％）となっている）を用いる。ここではスパッタリング法により、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用い、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成した。また、第４の導電膜として遮光性のＡｌ合金膜を用いる。ここでは、厚さ１００ｎｍのＡｌ合金膜を、Ａｒガスを用いたスパッタリング法で形成した。
　　＜４回目の写真製版工程＞
　次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとしてＡｌ合金膜と非晶質ＩＴＯ膜とを順次エッチングする。
　ここでは、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。すなわち、第４の導電膜を残して上層遮光膜２２ｂおよび２３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第４の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、透過画素電極２４が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、透過画素電極２４が形成される領域上の第４の導電膜は除去されないようにしておく。また、ゲート端子部およびソース端子部においてもフォトレジストパターンの膜厚を薄くしておく。
　そして、当該フォトレジストパターンをマスクとして、まず、第４の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第４の導電膜を除去する。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
　続けて、同じフォトレジストパターンをマスクとして、第３の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第４の導電膜で覆われない部分の第３の導電膜を除去する。第３の導電膜（非晶質ＩＴＯ膜）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
　その後、基板１全体を１５０℃に加熱する。この加熱により、非晶質ＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜となる。基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。また高温側は用いるフォトレジスト材料等の耐熱温度で任意に決めれば良い。例えば、本実施の形態であれば、層間絶縁膜１６（第３の絶縁膜）としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
　次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
　次に、残存するフォトレジストパターンをマスクとして、再び第４の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、透過画素電極２４が形成される領域上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
　その後、フォトレジストパターンを除去することで、図７５および図７６に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４が形成される。また、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
　ここで、ゲート端子取り出し電極２５は、第１ゲート端子部コンタクトホール１９を介してゲート端子４と直接接続される。また、ソース電極２２は、第２ソース電極コンタクトホール１７を介して半導体チャネル層７と直接接続される。また、上層ソース配線２６は、第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続される。さらにソース配線取り出し電極２６Ｔは、第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔと直接接続される。
　次に、基板１の上主面全面に層間絶縁膜２７（第４の絶縁膜）を形成する。本実施の形態では、ＣＶＤ法を用いて、厚さ４００ｎｍの窒化シリコン膜（ＳｉＮ）を形成した。
　　＜５回目の写真製版工程＞
　次に、層間絶縁膜２７（ＳｉＮ膜）上全面にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして層間絶縁膜２７をエッチングする。
　このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。本実施の形態では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。
　その後、フォトレジストパターンを除去することで、図７７および図７８に示されるように、ゲート端子取り出し電極２５およびソース配線取り出し電極２６Ｔ上の層間絶縁膜２７が除去されて、それぞれ第２ゲート端子部コンタクトホール２９および第２ソース端子部コンタクトホール３０が形成される。
　その後、対向電極３２の材料である第５の導電膜３４０を、図７９に示すように第２ゲート端子部コンタクトホール２９内、および第２ソース端子部コンタクトホール３０内を含めて、層間絶縁膜２７の上面全体に形成する。本実施の形態では、この第５の導電膜として、第３の導電膜の透明導電膜と同じ、厚さ１００ｎｍの非晶質ＩＴＯ膜をスパッタリング法で形成した。
　　＜６回目の写真製版工程＞
　次に、第５の導電膜３４０（非晶質ＩＴＯ膜）上全面にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第５の導電膜３４０をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いることができる。
　その後、フォトレジストパターンを除去することで、図７１および図７２に示されるように、透明導電膜の非晶質ＩＴＯ膜で構成されるスリット開口部を有する対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される。ゲート端子パッド３４は、第２ゲート端子部コンタクトホール２９を介して下方のゲート端子取り出し電極２５と直接接続されている。またソース端子パッド３５は、第２ソース端子部コンタクトホール３０を介して下方のソース端子取り出し電極２６Ｔと直接接続されている。
　その後、基板１全体を２００℃で加熱し、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を構成する非晶質ＩＴＯ膜を多結晶化させることで、図７１および図７２に示したＴＦＴ基板５００が完成する。
　なお、液晶表示パネルの組み立ての際は、完成したＴＦＴ基板５００の表面に配向膜、スペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作製した、カラーフィルタ、対向電極および配向膜等を備えた対向基板を、ＴＦＴ基板５００と貼り合わせる。この際、スペーサによってＴＦＴ基板と対向基板との間に隙間が形成され、その隙間に液晶封止することによって、横電界方式の光透過型のＦＦＳモードの液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成する。
　以上のように、実施の形態５では、チャネル層に高性能の酸化物半導体膜を用いたエッチストッパ型のＦＦＳモードの液晶表示装置に用いられるＴＦＴ基板５００を、６回の写真製版工程で製造することができる。特にエッチストッパとなる保護絶縁膜８は酸化物半導体膜の形成後に続けて形成されるので、半導体チャネル層７は、その後のＴＦＴ製造工程のプロセスダメージによる特性劣化を殆ど受けることがない。このため、酸化物半導体の高性能な特性を維持した状態でＴＦＴのチャネル層として用いることができる。
　また、ソース配線１５１が、層間絶縁膜を介してそれぞれ独立して形成される下層ソース配線１５と上層ソース配線２６との２層構造となっており、いわゆる冗長配線となっている。また、上層ソース配線２６を層間絶縁膜１６に設けられた複数の第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続するようにしたので、一方の配線が断線した場合でも、もう一方の配線で機能を補うことができる。このため、ソース配線１５１の断線による線状欠陥不良の発生を低減させることができ、製造時の歩留まりおよび製品の信頼性を向上させることができる。
　さらに、下層ソース配線１５を、酸化物半導体膜および絶縁膜と連続して形成しているので、下層ソース配線１５（第２の導電膜）を密着性良く形成することが可能となり、密着力不足に起因する膜剥がれによる断線不良の発生を低減することができる。これは、特にゲート配線３と下層ソース配線１５が交差する領域のゲート配線パターン上の段差部で効果が大きい。
　また、半導体チャネル層７の下方のゲート電極２による遮光に加えて、半導体チャネル層７の上方においても２層の遮光膜によって、半導体チャネル層７の全領域を遮光する構造となっているので、液晶表示装置動作時のバックライト光および外光の吸収によるチャネル層の劣化（光劣化）を防止することができる。
　また、層間絶縁膜１６（第３の絶縁膜）として、誘電率が低く、２．０μｍ以上の厚さに厚膜化され、基板１の主面に対して平坦化作用のある樹脂系絶縁膜を用いていることで、配線容量を低く抑えることができる。よって、ＴＦＴ基板を低い電圧で駆動させることが可能となり低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
　さらに、チャネル領域下層遮光膜９を導電膜で形成し、ドレイン電極２３および透過画素電極２４と直接接続するようにしたので、透過画素電極２４の電位がチャネル領域ＢＣ上でバイアス電位として印加される。これにより、表示画素を構成する複数のＴＦＴの閾値電圧（Ｖｔｈ）のバラツキが低減されるとともに、不特定の外部ノイズ等に起因するＴＦＴ特性の変動を抑制することができるので、さらに表示特性向上や信頼性を向上させることが可能となる。なお、チャネル領域下層遮光膜９は、ドレイン電極２３ではなく、ソース電極２２と直接接続する構成としても良い。
　　＜最上層遮光膜の形成＞
　上述した６回目の写真製版工程では、第５の導電膜をパターニングして対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成したが、第５の導電膜上にさらに遮光性の導電膜（第６の導電膜）を形成し、第５の導電膜と第６の導電膜との積層膜上に、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成し、それを用いて第５の導電膜と第６の導電膜との積層膜を順次エッチングすることで図８０および図８１に示すように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３（下層膜）および最上層遮光膜３３ｂ（上層膜）を形成するようにしても良い。
　より具体的には、層間絶縁膜２７の上面全体に第５の導電膜（非晶質ＩＴＯ膜）を形成した後、第６の導電膜として遮光性のＡｌ合金膜を形成して積層膜とし、その上にハーフ露光により厚さの異なるフォトレジストパターンを形成し、これをマスクとして第６の導電膜（Ａｌ合金膜）と第５の導電膜（非晶質ＩＴＯ膜）とを順次エッチングし、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成すると共に、ＴＦＴ部のチャネル領域上方に、ＩＴＯ膜で構成される最上層遮光膜３３とＡｌ合金膜で構成される最上層遮光膜３３ｂとの積層膜を形成する。
　この場合、ハーフ露光により形成される厚さの異なるフォトレジストパターンは、第５および第６の導電膜を残して最上層遮光膜３３および３３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第６の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、これらが形成される領域上の第６の導電膜は除去されないようにしておく。
　そして、当該フォトレジストパターンをマスクとして、まず、第６の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第６の導電膜を除去する。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
　続けて、同じフォトレジストパターンをマスクとして、第５の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第６の導電膜で覆われない部分の第４の導電膜を除去する。第４の導電膜（非晶質ＩＴＯ）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
　その後、基板１全体を１５０℃で加熱し、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５および最上層遮光膜３３を構成する非晶質ＩＴＯ膜を多結晶化させる。なお、基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。一方、高温側はＴＦＴ基板に形成されている層およびパターンに用いられる材料等の耐熱温度で任意に決めることができる。例えば、本実施の形態であれば、第３の絶縁膜としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
　次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
　次に、残存するフォトレジストパターンをマスクとして、再び第６の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、対向電極３２上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
　その後、フォトレジストパターンを除去することで、図８０および図８１に示されるように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３および３３ｂが形成されたＴＦＴ基板５０１が得られる。
　ＴＦＴ基板５０１では、半導体チャネル層７の上方を、下層遮光膜９ａ、９ｂ、９ｃおよび上層遮光膜２２ｂ、２３ｂに加えて、最上層遮光膜３３および３３ｂを含めた３層の遮光膜によって、平面視におけるチャネル層の上方を完全に遮光できる構造となるので、液晶表示装置動作時のバックライト光や外光の吸収によるチャネル層の劣化（光劣化）をさらに抑制することができる。
　＜変形例＞
　次に、図８２および図８３を参照して、実施の形態５の変形例のＴＦＴ基板５００Ａの構成について説明する。ＴＦＴ基板５００Ａは、ＴＦＴ基板５００の画素部において、画素電極の補助容量となる共通電極をさらに備えた構成となっている。なお、図７１および図７２を用いて説明したＴＦＴ基板５００と同一の構成については同一の符号を付し、重複する説明は省略する。
　　＜ＴＦＴ基板の画素の構成＞
　図８２は、実施の形態５の変形例に係る画素の平面構成を示す平面図であり、図８３は、図８２におけるＸ－Ｘ線での断面構成(ＴＦＴ部の断面構成、画素部の断面構成および共通電極部の断面構成)、Ｙ－Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ－Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板５００Ａは光透過型のＦＦＳモードの液晶表示装置に用いるものとして説明する。
　図８２に示すように、ＴＦＴ基板５００Ａにおいては、ＴＦＴ基板５００の構成に加えて、ゲート配線３に平行して延在するように配設された、ゲート配線３と同じ第１の導電膜で形成された共通電極５を備えた構成となっている。共通電極５は画素部において透過画素電極２４の補助容量を形成するとともに、画素部における対向電極３２に一定の共通電位を供給する。このため、対向電極３２は、画素部ごとに独立しており、第１共通電極部コンタクトホール２１内に設けられた共通電極取り出し電極２８を介して共通電極５に電気的に接続されている。
　次に、図８３を用いてＴＦＴ基板５００Ａの断面構成について説明する。図８３に示すように、ＴＦＴ基板５００Ａは、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４および共通電極５が配設されている。
　そして、ゲート電極２、ゲート端子４および共通電極５を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
　ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
　本変形例では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。
　また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
　そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において少なくとも一部が第１ドレイン電極コンタクトホール１２の外周よりも外側に位置するように配設されると共に、半導体チャネル層７の表面、およびチャネル領域下層遮光膜９の少なくとも一部の領域（本実施の形態では下層遮光膜９ａの領域）の表面の両方が露出するように形成される。
　また、共通電極部においては、平面視において下方の共通電極５のパターンと重なる領域に層間絶縁膜１６および絶縁膜６を貫通して共通電極５に達する第１共通電極部コンタクトホール２１が設けられている。
　そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、本変形例では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。
　また、ドレイン電極２３から延在する透過画素電極２４は、平面視において、共通電極形成領域で下方の共通電極５と一部が重なるように設けられ、絶縁膜６と層間絶縁膜１６とを介して画素電位の補助容量が形成される。
　また、第１共通電極部コンタクトホール２１内には、第３の導電膜として形成される共通電極取り出し電極２８が、下方の共通電極５に直接接続するように設けられている。なお、共通電極取り出し電極２８は、ソース電極２２およびドレイン電極２３（透過画素電極２４含む）と互いに電気的に接続されない（短絡しない）ように、これらから離間されたパターンとして形成される。
　ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
　図８２に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
　そして、ソース電極２２、ドレイン電極２３、透過画素電極２４、上層遮光膜２２ｂ、２３ｂおよび共通電極取り出し電極２８を覆うように基板１全体に層間絶縁膜２７（第４の絶縁膜）が形成されている。なお、共通電極部においては層間絶縁膜２７には、第２共通電極部コンタクトホール３１が設けられている。第２共通電極部コンタクトホール３１は、平面視において下方の共通電極５および共通電極取り出し電極２８のパターンと重なる領域に配設され、下層の共通電極取り出し電極２８の表面が露出するように形成される。
　層間絶縁膜２７上には対向電極３２（第５の導電膜）が設けられている。対向電極３２は、図８３に示すように、第２共通電極部コンタクトホール３１を介して下層の共通電極取り出し電極２８に直接接続されるように設けられており、共通電極取り出し電極２８を介して下方の共通電極５に電気的に接続され、一定の共通電位が対向電極３２に供給されるように構成されている。
　また、対向電極３２にはスリット開口部ＳＬが設けられており、透過画素電極２４と対向電極３２との間に電圧が印加されると、対向電極３２の上方において基板１主面に対して略水平方向の電界を透過画素電極２４との間に発生させることが可能となっている。なお、本実施の形態では対向電極３２にスリット状の開口部を形成した構成を示したが、複数のスリットの一方端間が繋がった櫛歯状の開口部を形成するようにしても良い。
　また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。そして、そして、ソース取り出し電極２６Ｔには、層間絶縁膜２７を貫通する第２ソース端子部コンタクトホール３０を介して上方のソース端子パッド３５が、平面視的に重なるように接続されている。
　また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。そして、ゲート端子取り出し電極２５には、層間絶縁膜２７を貫通する第２ゲート端子部コンタクトホール２９を介して上方のゲート端子パッド３４が、平面視的に重なるように接続されている。
　なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。また、ソース端子パッド３５およびゲート端子パッド３４は、ＴＦＴ部の対向電極３２と同層の第５の導電膜で形成される。
　　＜製造方法＞
　以下、図８４～図９２を用いて実施の形態５の変形例のＴＦＴ基板５００Ａの製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図８２および図８３に相当する。
　洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３および共通電極５等の材料である第１の導電膜を形成する。第１の導電膜として使用可能な材質は、実施の形態５において説明しており、重複する説明は省略する。本変形例では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
　　＜１回目の写真製版工程＞
　その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図８４および図８５に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図８５には不図示）、ゲート端子４および共通電極５が形成される。
　　＜２回目の写真製版工程＞
　次に、ゲート電極２、ゲート配線３、ゲート端子４および共通電極５を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層する。そして、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングする。これにより、実施の形態４の図６０および図６１に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
　また、便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｃと呼称する。
　また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
　なお、絶縁膜６、酸化物半導体膜、第２の絶縁膜および第２の導電膜の材質、形成方法およびハーフ露光により形成されたフォトレジストパターンを用いたエッチングについては、実施の形態２において図１９～図２２を用いて説明しているので説明は割愛する。
　次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成する。本変形例では、有機樹脂材料で樹脂系絶縁膜を形成した。具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０～３．０μｍの厚さとなるように基板１上に塗布して層間絶縁膜１６とする。
　　＜３回目の写真製版工程＞
　次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図８６および図８７に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図６３には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９、第１ソース端子部コンタクトホール２０および第１共通電極部コンタクトホール２１を形成する。
　その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。このエッチングでは、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングを行う。このエッチングにより、図８６および図８７に示されるように、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７が露出する。また、第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７およびチャネル領域下層遮光膜９の一部（本実施の形態では下層遮光膜９ａ）が露出する。
　また、第１ゲート端子部コンタクトホール１９および第１共通電極部コンタクトホール２１は絶縁膜６も貫通し、それぞれの底面にはＡｌ合金のゲート端子４および共通電極５が露出し、第１ソース配線コンタクトホール１０および第１ソース端子部コンタクトホール２０の底面には、それぞれＡｌ合金の下層ソース配線１５およびソース端子１５Ｔが露出するが、Ａｌ合金は、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングではエッチングされないので、これらのパターンはそのまま残存する。
　なお、層間絶縁膜１６に用いる樹脂系絶縁膜の材料としては、アクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。これら塗布型の有機絶縁材料は、誘電率が低く、２．０μｍ以上の厚さに厚膜化することも容易であり、配線容量を低く抑えることができる。よってこれらの材料を用いることにより、ＴＦＴ基板を低い電圧で駆動させることが可能となり、低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
　また、層間絶縁膜１６として、樹脂系絶縁膜材料ではなく、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ）等の無機系絶縁材料を用いることもできる。これらの無機系縁材料を用いる場合は、フォトレジストパターンをマスクとして、第１ソース配線コンタクトホール１０、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０が形成される。また、無機系絶縁膜材料と樹脂系絶縁膜材料とを適宜組み合わせて用いても良い。
　次に、層間絶縁膜１６上全面に第３の導電膜および第４の導電膜をこの順に積層する。本変形例では、第３の導電膜として透明導電膜（透光性導電膜）を使用し、第４の導電膜として遮光性のＡｌ合金膜を使用する。なお、透明導電膜の材質、膜厚および製造方法、Ａｌ合金膜の材質、膜厚および製造方法は実施の形態５と同じであるので、説明は割愛する。
　　＜４回目の写真製版工程＞
　次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成する。ここでは、２回目の写真製版工程で説明したハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。
　そして、当該フォトレジストパターンをマスクとして、まず、第４の導電膜をＰＡＮ薬液によるウエットエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第４の導電膜を除去する。
　続けて、同じフォトレジストパターンをマスクとして、第３の導電膜をシュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングによりパターニングし、フォトレジストパターンおよび第４の導電膜で覆われない部分の第３の導電膜を除去する。
　その後、基板１全体を１５０℃に加熱して非晶質ＩＴＯ膜を結晶化して、多結晶ＩＴＯ膜とする。
　次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
　次に、残存するフォトレジストパターンをマスクとして、再び第４の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、透過画素電極２４および共通電極取り出し電極２８が形成される領域上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
　その後、フォトレジストパターンを除去することで、図８８および図８９に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４、共通電極取り出し電極２８が形成される。なお、共通電極取り出し電極２８は、透過画素電極２４とは電気的に分離された独立パターンとして形成される。また、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
　ここで、ゲート端子取り出し電極２５は、第１ゲート端子部コンタクトホール１９を介してゲート端子４と直接接続される。また、ソース電極２２は、第２ソース電極コンタクトホール１７を介して半導体チャネル層７と直接接続される。また、上層ソース配線２６は、第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続される。さらにソース配線取り出し電極２６Ｔは、第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔと直接接続される。そして共通電極取り出し電極２８は、第１共通電極部コンタクトホール２１を介して共通電極５と直接接続される。
　次に、基板１の上主面全面に層間絶縁膜２７（第４の絶縁膜）を形成する。本実施の形態では、ＣＶＤ法を用いて、厚さ４００ｎｍの窒化シリコン膜（ＳｉＮ）を形成した。
　　＜５回目の写真製版工程＞
　次に、層間絶縁膜２７（ＳｉＮ膜）上全面にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして層間絶縁膜２７をエッチングする。
　このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。本変形例では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。
　その後、フォトレジストパターンを除去することで、図９０および図９１に示されるように、ゲート端子取り出し電極２５、ソース配線取り出し電極２６Ｔおよび共通電極取り出し電極２８上の層間絶縁膜２７が除去されて、それぞれ第２ゲート端子部コンタクトホール２９、第２ソース端子部コンタクトホール３０および第２共通電極部コンタクトホール３１が形成される。
　その後、対向電極３２の材料である第５の導電膜３４０を、図９２に示すように第２ゲート端子部コンタクトホール２９内、第２ソース端子部コンタクトホール内および第２共通電極部コンタクトホール３１内を含めて、層間絶縁膜２７の上面全体に形成する。本変形例では、この第５の導電膜として、第３の導電膜の透明導電膜と同じ、厚さ１００ｎｍの非晶質ＩＴＯ膜をスパッタリング法で形成した。
　　＜６回目の写真製版工程＞
　次に、第５の導電膜３４０（非晶質ＩＴＯ膜）上全面にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第５の導電膜３４０をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いることができる。
　その後、フォトレジストパターンを除去することで、図８２および図８３に示されるように、透明導電膜の非晶質ＩＴＯ膜で構成されるスリット開口部を有する対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される。ゲート端子パッド３４は、第２ゲート端子部コンタクトホール２９を介して下方のゲート端子取り出し電極２５と直接接続されている。またソース端子パッド３５は、第２ソース端子部コンタクトホール３０を介して下方のソース端子取り出し電極２６Ｔと直接接続されている。また、対向電極３２は、第２共通電極部コンタクトホール３１を介して下層の共通電極取り出し電極２８に直接接続されている。
　その後、基板１全体を２００℃で加熱し、スリット開口部を有する対向電極３２、ゲート端子パッド３４およびソース端子パッド３５である非晶質ＩＴＯ膜を多結晶化させる。以上により、図８２および図８３に示した本変形例の形態のＴＦＴ基板５００Ａが完成する。
　この後、液晶表示パネルの組み立てを行い、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成するが、詳細は実施の形態１において説明しているので割愛する。
　以上のように、本変形例では、実施の形態５と同じ効果に加え、共通電極５を設けることで、透過画素電極２４に補助容量を加えることができる構成としたので、透過画素電極２４に印加された表示信号電位のリークマージンを広げることができる。これにより信号電位の保持不良に起因する表示不良を低減してさらに高品質の液晶表示装置を得ることができる。
　また、対向電極３２が、画素ごとに設けられた第１共通電極部コンタクトホール２１および第２共通電極部コンタクトホール３１を介して下方の共通電極５に電気的に直接接続されているので、各画素に確実に一定の共通電位信号が供給されるように構成されるため、点欠陥のような表示不良の発生を低減させることができる。
　また、対向電極３２のパターンを各画素で独立したパターンとするのではなく、実施の形態５の図７１に示したように、対向電極３２を少なくとも横方向に隣接する画素間を跨ぐように連続した形状で形成して、表示領域の端部（図示せず）から一定の共通電位が供給されるように構成しても良い。この場合は、共通電極５と表示領域の端部との両方から対向電極３２に一定の共通電位が供給されることになるので、一方が断線不良を起こした場合でも、他方から共通電位が供給されるので、点欠陥、線欠陥などの表示不良の発生を防止する効果がさらに高まる。
　　＜最上層遮光膜の形成＞
　上述した６回目の写真製版工程では、第５の導電膜をパターニングして対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成したが、第５の導電膜上にさらに遮光性の導電膜（第６の導電膜）を形成し、第５の導電膜と第６の導電膜との積層膜上に、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成し、それを用いて第５の導電膜と第６の導電膜との積層膜を順次エッチングすることで図９３および図９４に示すように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３（下層膜）および最上層遮光膜３３ｂ（上層膜）を形成するようにしても良い。
　より具体的には、層間絶縁膜２７の上面全体に第５の導電膜（非晶質ＩＴＯ膜）を形成した後、第６の導電膜として遮光性のＡｌ合金膜を形成して積層膜とし、その上にハーフ露光により厚さの異なるフォトレジストパターンを形成し、これをマスクとして第６の導電膜（Ａｌ合金膜）と第５の導電膜（非晶質ＩＴＯ膜）とを順次エッチングし、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成する。また、ＴＦＴ部のチャネル領域上方に、ＩＴＯ膜で構成される最上層遮光膜３３とＡｌ合金膜で構成される最上層遮光膜３３ｂとの積層膜を同時に形成する。これにより、製造工程を削減することができる。
　この場合、ハーフ露光により形成される厚さの異なるフォトレジストパターンは、第５および第６の導電膜を残して最上層遮光膜３３および３３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第６の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、これらが形成される領域上の第６の導電膜は除去されないようにしておく。
　そして、当該フォトレジストパターンをマスクとして、まず、第６の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第６の導電膜を除去する。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
　続けて、同じフォトレジストパターンをマスクとして、第５の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第６の導電膜で覆われない部分の第４の導電膜を除去する。第４の導電膜（非晶質ＩＴＯ）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
　その後、基板１全体を１５０℃で加熱し、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５および最上層遮光膜３３を構成する非晶質ＩＴＯ膜を多結晶化させる。なお、基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。一方、高温側はＴＦＴ基板に形成されている層およびパターンに用いられる材料等の耐熱温度で任意に決めることができる。例えば、本実施の形態であれば、第３の絶縁膜としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
　次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
　次に、残存するフォトレジストパターンをマスクとして、再び第６の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、対向電極３２上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
　その後、フォトレジストパターンを除去することで、図９３および図９４に示されるように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３および３３ｂが形成されたＴＦＴ基板５０２が得られる。
　ＴＦＴ基板５０２では、半導体チャネル層７の上方を、下層遮光膜９ａ、９ｂ、９ｃおよび上層遮光膜２２ｂ、２３ｂに加えて、最上層遮光膜３３および３３ｂを含めた３層の遮光膜によって、平面視におけるチャネル層の上方を完全に遮光できる構造となるので、液晶表示装置動作時のバックライト光や外光の吸収によるチャネル層の劣化（光劣化）をさらに抑制することができる。
　この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

Claims (12)

  1. 　画素がマトリックス状に複数配列された薄膜トランジスタ基板であって、
    　前記画素は、
    　基板上に選択的に配設されたゲート電極と、
    　前記ゲート電極を覆うゲート絶縁膜と、
    　酸化物半導体膜で形成され、前記ゲート絶縁膜上に選択的に配設された半導体チャネル層と、
    　前記半導体チャネル層上に配設された保護絶縁膜と、
    　前記保護絶縁膜と前記半導体チャネル層との積層膜を覆うように前記基板上に設けられた第１の層間絶縁膜と、
    　透明導電膜で形成され、前記第１の層間絶縁膜および前記保護絶縁膜を貫通するコンタクトホールを通して、前記半導体チャネル層に互いに離間して接するソース電極およびドレイン電極と、
    　前記ドレイン電極から延在する画素電極と、を備え、
    　前記半導体チャネル層における前記ソース電極と前記ドレイン電極との間の領域がチャネル領域を形成し、
    　平面視において、少なくとも前記チャネル領域と重なるように前記保護絶縁膜の上に第１の遮光膜が配設され、
    　平面視において、前記半導体チャネル層および前記第１の遮光膜と重なるように、前記ソース電極上および前記ドレイン電極上に第２の遮光膜が配設されたことを特徴とする、薄膜トランジスタ基板。
  2. 　前記第１の遮光膜は、
    　遮光性の導電膜で形成され、前記ソース電極および前記ドレイン電極とは電気的に分離されて、電気的にフローティング状態で配設される、請求項１記載の薄膜トランジスタ基板。
  3. 　前記第１の遮光膜は、
    　遮光性の導電膜で形成され、前記ソース電極および前記ドレイン電極の一方と電気的に直接接続される、請求項１記載の薄膜トランジスタ基板。
  4. 　前記第２の遮光膜は、
    　平面視において、前記コンタクトホールの形成領域から前記第１の遮光膜の形成領域までの領域を覆うように配設される、請求項１から請求項３のいずれか１項に記載の薄膜トランジスタ基板。
  5. 　前記画素は、
    　前記基板上に配設された前記ゲート電極と同層のゲート配線と、
    　前記ゲート絶縁膜上に配設されたソース配線と、を備え、
    　前記ソース配線は、
    　前記半導体チャネル層と同層の半導体膜と、前記保護絶縁膜と同層の絶縁膜との積層膜上に形成された前記第１の遮光膜と同層の下層ソース配線と、前記ソース電極から延在し、前記ソース電極と同層の上層ソース配線とで構成される、請求項２または請求項３記載の薄膜トランジスタ基板。
  6. 　前記画素は、
    　前記基板上に配設された、前記ゲート電極および前記ゲート配線と同層の共通電極をさらに備え、
    　前記共通電極は、前記ゲート配線とは電気的に分離されて前記ゲート配線と平行に配設され、
    　前記画素電極は、
    　平面視において、前記共通電極の少なくとも一部と重なるように前記共通電極と対向して配設され、少なくとも前記第１の層間絶縁膜を介して前記画素電極と前記共通電極との間に画素電位の補助容量を形成する、請求項５記載の薄膜トランジスタ基板。
  7. 　前記画素は、
    　前記ソース電極、前記ドレイン電極および前記画素電極を覆うように、前記第１の層間絶縁膜上に設けられた第２の層間絶縁膜と、
    　前記第２の層間絶縁膜上に透明導電膜で形成され、平面視において、前記画素電極と対向するように設けられた対向電極と、
    　平面視において、前記半導体チャネル層、前記第１および前記第２の遮光膜と少なくとも重なるように前記第２の層間絶縁膜上に配設された第３の遮光膜と、を備える、請求項５記載の薄膜トランジスタ基板。
  8. 　前記画素は、
    　前記基板上に配設された、前記ゲート電極および前記ゲート配線と同層の共通電極をさらに備え、
    　前記共通電極は、前記ゲート配線とは電気的に分離されて前記ゲート配線と平行に配設され、
    　前記画素電極は、
    　平面視において、前記共通電極の少なくとも一部と重なるように前記共通電極と対向して配設され、少なくとも前記第１の層間絶縁膜を介して前記画素電極と前記共通電極との間に画素電位の補助容量を形成する、請求項７記載の薄膜トランジスタ基板。
  9. 　前記対向電極は、
    　前記ゲート絶縁膜、前記第１および第２の層間絶縁膜を貫通するコンタクトホールを通して前記共通電極と電気的に接続される、請求項８記載の薄膜トランジスタ基板。
  10. 　前記第３の遮光膜は、
    　前記第２の層間絶縁膜上に配設された前記対向電極と同層の下層膜と、前記下層膜上に配設された遮光性の導電膜で形成される上層膜との積層膜で構成される、請求項７記載の薄膜トランジスタ基板。
  11. 　薄膜トランジスタ基板の製造方法であって、
    　（ａ）基板上に第１の導電膜を形成し、パターニングしてゲート電極を形成する工程と、
    　（ｂ）前記ゲート電極を覆うように前記基板上に第１の絶縁膜を形成して前記ゲート絶縁膜を形成する工程と、
    　（ｃ）前記ゲート絶縁膜上に、酸化物半導体膜、第２の絶縁膜および遮光性の第２の導電膜をこの順に積層し、パターニングして積層体を形成することで半導体チャネル層および保護絶縁膜を形成する工程と、
    　（ｄ）前記第２の導電膜をパターニングし、前記第２の絶縁膜に達する複数の第１のコンタクトホールを形成することで第１の遮光膜を形成する工程と、
    　（ｅ）前記積層体を含む前記基板上に第３の絶縁膜を形成して第１の層間絶縁膜形成する工程と、
    　（ｆ）前記複数の第１のコンタクトホール上に対応する部分の前記第１の層間絶縁膜および前記複数の第１のコンタクトホール下の前記保護絶縁膜を貫通して、前記半導体チャネル層に達する複数の第２のコンタクトホールを形成する工程と、
    　（ｇ）前記複数の第２のコンタクトホール内を含めて前記第１の層間絶縁膜上に第３の導電膜を形成し、パターニングしてソース電極、ドレイン電極および画素電極を形成する工程と、
    　（ｈ）前記ソース電極上および前記ドレイン電極上に遮光性の第４の導電膜を形成し、パターニングして第２の遮光膜を形成する工程と、を備え、
    　前記工程（ｃ）と前記工程（ｄ）との組み合わせ、および、前記工程（ｇ）と前記工程（ｈ）との組み合わせのうち、少なくとも一方において、複数の異なる膜厚を備えたフォトレジストパターンを形成し、該フォトレジストパターンを用いてパターニングを行うことで、写真製版工程を共通化することを特徴とする、薄膜トランジスタ基板の製造方法。
  12. 　前記工程（ｈ）の後に、
    　（ｉ）前記第２の遮光膜上を含む前記第１の層間絶縁膜上に第４の絶縁膜を形成して第２の層間絶縁膜形成する工程と、
    　（ｊ）前記第２の層間絶縁膜上に第５の導電膜を形成し、パターニングして、平面視において、前記画素電極と対向する対向電極を形成する工程と、
    　（ｋ）前記第２の層間絶縁膜の上方に遮光性の第６の導電膜を形成し、パターニングして、平面視において、前記半導体チャネル層、前記第１および前記第２の遮光膜と少なくとも重なる第３の遮光膜を形成する工程と、を備え、
    　前記工程（ｊ）および前記工程（ｋ）は、
    　前記第２の層間絶縁膜上に前記第５の導電膜と前記第６の導電膜とをこの順に積層し、複数の異なる膜厚を備えたフォトレジストパターンを形成し、該フォトレジストパターンを用いてパターニングを行うことで、前記対向電極と、前記第５の導電膜および前記第６の導電膜の積層膜で構成される前記第３の遮光膜を形成する写真製版工程を共通化する、請求項１１記載の薄膜トランジスタ基板の製造方法。
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