CN100465704C - 触点结构及制造方法，薄膜晶体管阵列面板及制造方法 - Google Patents

触点结构及制造方法，薄膜晶体管阵列面板及制造方法 Download PDF

Info

Publication number
CN100465704C
CN100465704C CNB031648053A CN03164805A CN100465704C CN 100465704 C CN100465704 C CN 100465704C CN B031648053 A CNB031648053 A CN B031648053A CN 03164805 A CN03164805 A CN 03164805A CN 100465704 C CN100465704 C CN 100465704C
Authority
CN
China
Prior art keywords
film
photoresist
layer
extrinsic
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB031648053A
Other languages
English (en)
Other versions
CN1495478A (zh
Inventor
白范基
崔权永
李荣埈
姜奉周
林承泽
孔香植
金垣炷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020020052509A external-priority patent/KR100870014B1/ko
Priority claimed from KR1020020053220A external-priority patent/KR100870009B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1495478A publication Critical patent/CN1495478A/zh
Application granted granted Critical
Publication of CN100465704C publication Critical patent/CN100465704C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings

Abstract

在衬底上形成栅极线。依次淀积栅极绝缘层，本征a-Si层，非本征a-Si层，Cr构成的下膜，和含Al金属构成的上膜。在上膜上形成光刻胶，光刻胶在布线区域上具有较厚的第一部分，在沟道区域上具有较薄的第二部分。湿蚀刻在其余区域上的上膜，与光刻胶的第二部分一起干蚀刻其余区域上的下膜和a-Si层。除去沟道区域上的上膜、下膜、和非本征a-Si层。用湿蚀刻除去沟道区域上的上膜和下膜，除去沟道区域上的上膜后，再除去光刻胶的第一部分。

Description

触点结构及制造方法，薄膜晶体管阵列面板及制造方法
技术领域
本发明涉及半导体器件的触点结构及其制造方法，以及包括该触点结构的薄膜晶体管阵列面板及其制造方法。
背景技术
用于半导体器件的引线通常由具有低电阻率的金属制成，例如由铝和铝合金的含铝金属制成，以便可以以最小的信号延迟传送信号。然而，含铝金属的物理性能和化学性能差，它与其他材料的触点容易蚀刻，使得半导体器件的性能恶化。
特别是，液晶显示器(LCD)由用作像素电极的透明导电的铟锡氧化物(ITO)增强引线的触点，而铟锡氧化物蚀刻含铝金属制成的引线。尽管提出了用不蚀刻含铝金属的铟锌氧化物(IZO)代替ITO，但是，出现了在IZO与引线之间的接触电阻高的问题。还提出了在ITO或IZO与引线之间夹置具有良好接触性能的附加导体。但是，附加导体需要附加的光蚀刻工艺，从而造成制造工艺复杂且制造成本增大。
用于LCD的面板通常具有包括若干导电层和绝缘层的多层结构，而且，为了制造LCD板需要多个光刻步骤。由于随着光刻步骤数量的增加制造成本也增加，所以应减少光刻步骤的数量。
同时，用于检测引线的断开以及LCD面板上形成的薄膜晶体管(TFT)的故障的粗略测试是通过用测试仪的探针针尖接触引线并给触点施加测试信号来进行的。
然而，由于探针针尖牢固地固定在触点的一个点上，并可以在多个触点的表面上滑动，因而它们刮伤触点，并被残留物覆盖。由于用来增强引线的ITO和IZO具有较高的电阻率，覆盖在探针针尖上的它们的残留物会增加针尖的接触电阻，降低粗略测试的可靠性。
发明内容
提供一种半导体器件的触点结构，包括：可干蚀刻的下导电膜；形成在下导电膜上并包含Al或Al合金的上导电膜，上导电膜具有位于下导电膜上的边缘；绝缘体，其具有露出下导电膜至少一部分的接触孔；以及IZO层，其形成在绝缘体上并通过接触孔接触下导电膜。
接触孔优选地露出下导电膜的至少一个边缘，下导电膜的边缘与上导电膜的边缘之间的距离基本均匀。
下导电膜优选地包含Cr。
提供了一种半导体器件的触点结构的形成方法，包括以下步骤：形成下导电膜；在下导电膜上形成上导电膜，上导电膜包含Al或Al合金；上导电膜上形成光刻胶(photoresist)；利用光刻胶作为掩膜湿蚀刻上导电膜，以在光刻胶下产生下根切部分；利用光刻胶作为掩膜干蚀刻下导电膜；形成具有露出至少一部分下导电膜的接触孔的绝缘层；以及在绝缘层上形成IZO层，IZO层通过接触孔接触下导电膜。
接触孔优选地露出下导电膜的至少一个边缘，而下导电膜优选地包含Cr。
提供了一种薄膜晶体管阵列面板，其包括：形成在绝缘衬底上的栅极导电层；栅极导电层上的栅极绝缘层；栅极绝缘层上的半导体层；至少在部分半导体层上形成的数据导电层；数据导电层上形成的钝化层；和钝化层上形成的IZO导电层，其中，栅极导电层和数据导电层中的至少一个包括可干蚀刻的下导电膜和在下导电膜上形成的上导电膜，上导电膜包含Al或Al合金并具有位于下导电膜上的边缘，IZO导电层接触下导电膜。
下膜的边缘和与其相邻的上膜的边缘之间的距离基本一致均匀。
优选的是，下膜包含Cr，且下膜的厚度等于或小于约500。
优选的是，数据导电层包括彼此分开的数据线和漏电极，IZO导电层包括：接触漏电极的像素电极，接触一部分栅极导电层的栅极辅助触点，和接触数据线的一部分的数据辅助触点。
除位于数据线与漏电极之间的一部分之外，半导体层与数据导电层具有基本相同的平面形状。
钝化层可以接触半导体层。
提供了一种薄膜晶体管阵列面板的制造方法，包括以下步骤：在绝缘衬底上形成栅极导电层；形成栅极绝缘层；形成半导体层；形成包括数据线和漏电极的数据导电层；在栅极导电层和数据导电层的至少一部分上形成具有接触孔的保护层；以及形成通过接触孔连接到栅极导电层和数据导电层的至少一部分上的IZO导电层，其中，栅极导电层和数据导电层的至少一部分包括可干蚀刻的下膜和Al或Al合金制成的上膜。
优选的是，栅极导电层和数据导电层的至少一部分的形成包括：依次淀积下膜和上膜；在上膜上形成光刻胶；湿蚀刻上膜；以及干蚀刻下膜。
优选的是，下膜包含Cr，且下膜的厚度等于或小于约500。
半导体层优选地包括本征膜和非本征膜。
根据本发明的实施例，通过用单一光刻胶蚀刻，进行数据导电层和半导体层的形成，光刻胶包括：位于布线区域上的具有第一厚度的第一部分，位于沟道区域上的具有比第一厚度小的第二厚度的第二部分，以及位于其余区域上的比第二部分薄的第三部分。
光刻胶利用单一掩膜形成。
栅极绝缘层、本征膜、非本征膜、和数据导电层的形成优选地包括：依次淀积栅极绝缘层、本征非晶硅膜、非本征非晶硅膜、下膜和上膜，它们包括在布线区域上的第一部分，在沟道区域上的第二部分，和在其余区域上的第三部分；在导电层上涂覆光刻胶；通过掩膜对光刻胶曝光；对光刻胶显影；通过除去上膜、下膜、非本征非晶硅膜、和本征非晶硅膜的第三部分，以及上膜、下膜和非本征非晶硅膜的第二部分，形成数据导电层、非本征膜、本征膜；以及除去光刻胶图形。
根据本发明的实施例，数据导电层、非本征膜和本征膜的形成包括：进行湿蚀刻，除去上膜的第三部分并露出下膜的第三部分；进行干蚀刻，除去下膜的第三部分并露出非本征非晶硅膜的第三部分；进行干蚀刻，以除去非本征非晶硅膜和本征非晶硅膜的第三部分以及光刻胶的第二部分，以露出上膜的第二部分，且本征膜由本征非晶硅膜完成；除去上膜的第二部分；除去下膜的第二部分，以完成数据导电层；除去非本征非晶硅膜的第二部分，以完成非本征膜；以及除去光刻胶的第一部分。
优选的是，除去光刻胶的第一部分在除去上膜的第二部分与除去下膜的第二部分之间进行。
提供了一种薄膜晶体管阵列面板，它包括：形成在绝缘衬底上的栅极线；在栅极线上的栅极绝缘层；在栅极绝缘层上的半导体层；在至少一部分半导体层上形成的数据线；在至少一部分半导体层上形成的与数据线隔开的漏电极；在半导体层上形成的钝化层，其具有露出漏电极的第一接触孔、露出一部分栅极线的第二接触孔、和露出一部分数据线的第三接触孔；通过第一接触孔连接到漏电极的像素电极；通过第二接触孔连接到栅极线的栅极辅助触点；和通过第三接触孔连接到数据线上并具有不均性的数据辅助触点。
优选的是，数据线包括Cr膜和在Cr膜上的Al膜，而数据辅助触点包括IZO。
薄膜晶体管阵列面板还包括夹置在半导体层与数据线和漏电极之间的欧姆接触层，其具有与数据线和漏电极基本上相同的平面形状，除了位于数据线与漏电极之间的一部分之外，半导体层具有与欧姆接触层基本相同的平面形状。
提供了一种薄膜晶体管阵列面板，它包括：绝缘衬底；形成在衬底上的栅电极；在栅电极上的栅极绝缘层；在栅极绝缘层上与栅电极相对的半导体层；形成在至少一部分半导体层上并具有沟槽的数据线；形成在至少一部分半导体层上并与数据线隔开的漏电极；在半导体层上形成的钝化层，其具有露出漏电极的第一接触孔、和露出数据线的沟槽的第二接触孔；通过第一接触孔连接到漏电极的像素电极；和通过第二接触孔连接到数据线上并沿着数据线的沟槽延伸的数据辅助触点。
优选地，数据线包含Cr膜，和在Cr膜上的Al膜，而数据辅助触点包括IZO。
仅在Al膜处设置沟槽，或沟槽露出衬底。
附图说明
通过以下参见附图对优选实施例的详细描述，本发明的上述优点和其他优点将变得更清楚。其中：
图1A是根据本发明实施例的半导体器件的触点的布局图；
图1B是沿图1A中IA-IA′线取得的触点的剖视图；
图1C是在根据本发明实施例的半导体器件的触点结构的制造方法的中间步骤中图1A和图1B所示触点结构的剖视图；
图2是根据本发明实施例的LCD的示意图；
图3是根据本发明实施例的用于LCD的示例性薄膜晶体管阵列面板的布局图；
图4是沿图3中IV-IV′线取得的薄膜晶体管阵列面板的剖视图；
图5A、6A、7A和8A是在根据本发明实施例的薄膜晶体管阵列面板的制造方法的中间步骤中，如图3和图4所示的薄膜晶体管阵列面板的布局图；
图5B、6B、7B和8B分别是沿着线VB-VB′、VIB-VIB′、VIIB-VIIB′和VIIIB-VIIIB′取得的图5A、6A、7A和8A所示的薄膜晶体管阵列面板的剖视图；
图9是根据本发明另一实施例的用于LCD的示例性薄膜晶体管阵列面板的布局图；
图10和11分别是沿着线X-X′和XI-XI′取得的图9所示的薄膜晶体管阵列面板的剖视图；
图12A是在根据本发明实施例的薄膜晶体管阵列面板的制造方法的第一步骤中图9-11所示的薄膜晶体管阵列面板的布局图；
图12B和12C分别是沿着线XIIB-XIIB′和XIIC-XIIC′取得的图12A所示的薄膜晶体管阵列面板的剖视图；
图13A和13B分别是沿着线XIIB-XIIB′和XIIC-XIIC′取得的图12A所示的薄膜晶体管阵列面板的剖视图，并示出图12B和12C中所示的步骤之后的步骤；
图14A是图13A和13B所示的步骤之后的步骤中的薄膜晶体管阵列面板的布局图；
图14B和14C分别是沿着线XIVB-XIVB′和XIVC-XIVC′取得的图14A所示的薄膜晶体管阵列面板的剖视图；
图15A、16A和17A，和图15B、16B和17B分别是沿着线XIVB-XIVB′和XIVC-XIVC′取得的图14A所示的薄膜晶体管阵列面板的剖视图，并示出图14B和14C所示的步骤之后的步骤；
图18A是图17A和17B所示的步骤之后的步骤中的薄膜晶体管阵列面板布局图；
图18B和18C分别是沿着线XVIIIB-XVIIIB′和XVIIIC-XVIIIC′取得的图18A所示的薄膜晶体管阵列面板的剖视图；
图19是根据本发明另一实施例的用于LCD的示例性薄膜晶体管阵列面板的布局图；
图20是沿着线XX-XX′取得的薄膜晶体管阵列面板的剖视图；
图21A和22A是在根据本发明实施例的薄膜晶体管阵列面板的制造方法的中间步骤中图19和图20所示的薄膜晶体管阵列面板的布局图；
图21B和22B分别是沿着线XXIB-XXIB′和XXIIB-XXIIB′取得的图21A和22A所示的薄膜晶体管阵列面板的剖视图；
图23是根据本发明另一实施例的薄膜晶体管阵列面板的剖视图；
图24A和24B是在根据本发明实施例的薄膜晶体管阵列面板的制造方法的中间步骤中图23所示的薄膜晶体管阵列面板的剖视图；
图25A和25B是在根据本发明另一实施例的薄膜晶体管阵列面板的制造方法的中间步骤中图23所示的薄膜晶体管阵列面板的剖视图；
图26是根据本发明另一实施例的用于LCD的示例性薄膜晶体管阵列面板的布局图；
图27和28分别是沿着线XXVII-XXVII′和XXVIII-XXVIII′取得的图26所示的薄膜晶体管阵列面板的剖视图；以及
图29是根据本发明另一实施例的薄膜晶体管阵列面板的剖视图。
具体实施方式
下面参照示出本发明优选实施例的附图更充分地描述本发明。但是，本发明可以用多种不同的形式实施。这里所描述的实施例不构成对本发明的限制。
附图中，为了显示清楚，放大了层、膜和区域的厚度。全部附图中相同的附图标记标识相同的元件。应了解，当诸如层、膜、区域或衬底等的元件称作是在其他元件“上”时，该元件可以直接在其他元件上，或者，还存在中间元件。相反，当一个元件被称作是“直接在其他元件上”时，则不存在中间元件。
现在，参见附图描述根据本发明实施例的半导体器件的触点结构及其制造方法，包括该触点结构的薄膜晶体管阵列面板及其制造方法。
图1A是根据本发明实施例的半导体器件的触点的布局图，图1B是沿着图1A中的IA-IA′线截取的触点的剖视图，而图1C是在根据本发明实施例的半导体器件的触点结构的制造方法的中间步骤中图1A和图1B所示触点结构的剖视图。
由于诸如Al和Al合金的含Al金属具有等于或小于15μΩ·cm以下的低电阻率，因此，含Al金属适合作诸如液晶显示器的半导体器件的信号线，它能使信号延迟减小到最小。为了进行信号通信，信号线需要连接到其他金属层，信号线与其他金属层之间的接触电阻优选地尽可能小。
形成在衬底70上的根据本发明实施例的引线72包括下膜72p和上膜72q，如图1A和1B所示。下膜72p优选地由诸如Cr、Mo和Mo合金的金属制成，它们可干蚀刻并具有与铟锌氧化物(IZO)低的接触电阻，而上膜72q优选地由具有低电阻率的Al或Al合金构成。下膜72p比上膜72q宽，下膜72p的边缘位于上膜72q的边缘外侧。
绝缘层74形成在引线72上，并具有露出引线72的接触孔75，尤其是露出下膜72p的至少一部分。
优选地由IZO制成的导体76形成在绝缘层74上，并通过接触孔75接触引线72的下膜72p。
接触孔75优选地露出下膜72p的边缘，下膜72p露出的边缘和与其相邻的接触孔75的边缘之间的距离等于或小于预定的值，例如大约2μm。这是因为如果距离大于预定值，由接触孔75处的高度差和在引线72处的根切会产生导体76断开。
根据本发明实施例的形成图1A和1B所示的触点结构的制造方法中，依次淀积Cr、Mo和Mo合金制成的下膜72p和Al或Al合金制成的上膜72q，并在上膜72q上形成光刻胶78，如图1C所示。利用光刻胶78作掩膜，湿蚀刻上膜72q。各向同性湿蚀刻使光刻胶78根切。随后，利用光刻胶78作为掩膜，干蚀刻下膜72p。各向异性干蚀刻产生几乎是垂直的蚀刻轮廓，使得下膜72p的边缘几乎对应光刻胶78的边缘。于是，下膜72p的边缘位于上膜72q的边缘的外侧，下膜72p的边缘与上膜72q的边缘之间的距离均匀。
当Cr用作下膜72p的材料时，用于干蚀刻的下膜72p的优选厚度是等于或小于约
Figure C03164805D00101
更优选地是约
Figure C03164805D00102
当附加的可干蚀刻的膜(未示出)位于下膜72p之下时，依次干蚀刻下膜72p和附加膜，以简化制造过程，特别是在相同条件下蚀刻两个膜时。这种附加膜的示例是半导体膜，优选地包含硅。
除去光刻胶78后，淀积绝缘层74以覆盖引线72。光蚀刻绝缘层74，以形成露出一部分引线72的接触孔75。接触孔75露出引线72的下膜72p的一部分，并优选地包括下膜72p的边缘。IZO层淀积并构图，以形成接触引线72的导体76，尤其是通过接触孔75接触引线72的下膜72p。
根据本发明的另一实施例，通过区分下膜72p和上膜72q的横向蚀刻轮廓通过在利用相同的蚀刻类型的同时区分诸如蚀刻时间的蚀刻条件来加以调节。例如，上膜72q的蚀刻时间比下膜72p的蚀刻时间长，使下膜72p露出到上膜72q的外侧。
上述的触点结构及其制造方法适用于LCD及其制造方法。
图2是根据本发明实施例的LCD的示意图。
参见图2，LCD包括一对面板100和200，以及夹在它们之间的液晶层3。一个面板100称为“薄膜晶体管阵列面板”，包括：多个薄膜晶体管(TFT)Q，多个像素电极190，多根栅极线121和多根数据线171。每个像素电极190通过至少一个TFT Q连接到一对栅极线121和数据线171。另一面板200包括：与象素电机190协同产生电场的公共电极270；用于彩色显示的多个滤色镜230。像素电极190和公用电极270与液晶介质一同构成液晶电容器CLC。公用电极270可以设置在薄膜晶体管阵列面板100上，而像素电极190和公用电极270为棒形或条形形状。
以下将参见图3和图4描述包括触点结构的用于LCD的薄膜晶体管阵列面板。
图3是根据本发明实施例的用于LCD的示例性薄膜晶体管阵列面板的布局图。图4是沿着图3中IV-IV′线取得的薄膜晶体管阵列面板的剖视图。
绝缘衬底110上形成用于发送栅极信号的多根栅极线121。每根栅极线121基本上沿横向延伸，且每根栅极线121的多个部分形成多个栅电极123。每根栅极线121包括多个向下伸出的多个伸出部分127。
栅极线121包括具有不同物理特性的下膜121p和上膜121q的两个膜。上膜121q优选地由具有低电阻率的含Al金属、如，Al或Al合金制成，以减小信号延迟或栅极线121中的电压降。另一方面，下膜121p优选地由可干蚀刻并具有与诸如IZO的其他材料良好的接触特性的材料、如Cr、Mo和Mo合金制成。下膜121p材料和上膜121q材料的示例性良好组合是Cr和Al-Nd合金。
下膜121p的边缘位于上膜121q的边缘内侧，下膜121p的边缘与上膜121q的边缘之间的距离均匀，使下膜121p的顶面露出，上膜121q和下膜121p的横边形成阶梯。此外，上膜121q和下膜121p的横边是锥形，且横边相对于衬底110的表面之间的夹角范围在30-80度。
优选地由氮化硅(SiNx)制成的栅极线121形成栅极绝缘层140。
优选地由氢化非晶硅(缩写成“a-Si”)制成的多个半导体条151形成在栅极绝缘层140上。每个半导体条151基本上沿纵向延伸，并具有朝栅电极123分支出的多个伸出部分154，每个半导体条151的宽度在栅极线121附近变大，使得半导体条151覆盖栅极线121的大面积。
优选地由硅化物或n型杂质重掺杂的n+氢化a-Si制成的多个欧姆接触条和岛161和165形成在半导体条151上。每个欧姆接触条161具有多个伸出部分163，伸出部分163和欧姆接触岛165成对地位于半导体条151的伸出部分154上。
半导体条151和欧姆接触点161和165是锥形，它们的斜角优选的范围是大约30-80度。
在欧姆接触点161和165和栅极绝缘层140上形成多个数据线171、多个漏电极175、和多个储能电容器导体177。
用于传送数据电压的数据线171基本上按纵向延伸，并与栅极线121交叉。朝漏电极175伸出的每个数据线171的多个分支形成多个源电极173。每对源电极173和漏电极175彼此分开，并相对于栅电极123彼此相对。栅电极123、源电极173和漏电极175与半导体条151的伸出部分154一起形成TFT，该TFT具有在源电极173和漏电极175之间设置的伸出部分154中形成的沟道。
储能电容器导体177覆盖栅极线121的扩展部分127。
数据线171、漏电极175和储能电容器导体177还包括优选地由Mo或Mo合金或Cr制成的下膜171p、175p和177p，以及位于其上并优选地由含Al金属制成的上膜171q、175q和177q。
像栅极线121一样，数据线171的下膜171p、175p和177p和上膜171q、175q和177q，漏电极175和储能电容器导体177具有锥形横边，它们的斜角范围大约是30-80度。下膜171p、175p和177p的边缘也位于上膜171q、175q和177q的边缘内侧，下膜171p、175p和177p的边缘与上膜171q、175q和177q的边缘之间的距离均匀，使得下膜171p、175p和177p的顶面露出，且上膜171q、175q和177q的横边与下膜171p、175p和177p形成整体上的阶梯。
欧姆接触点161和165只夹置于下层半导体条151与覆盖的数据线171及覆盖其上的漏电极175之间，以减小它们之间的接触电阻。半导体条151包括多个不被数据线171和漏电极175覆盖的露出部分，如位于源电极173和漏电极175之间的部分。尽管在大多数地方半导体条151比数据线171窄，但是，如上所述，半导体条151的宽度在靠近栅极线121处变大，以加强栅极线121与数据线171之间的绝缘。
数据线171、漏电极175、储能电容器导体177和半导体条151的露出部分上形成钝化层180。钝化层180优选地由具有良好平面特性的有机光敏材料、低介电常数绝缘材料，例如，用等离子体增强的化学汽相淀积(PECVD)形成的a-Si:C:O和a-Si:O:F，或诸如氮化硅的无机材料制成。
钝化层180具有多个接触孔185、187和189，它们分别露出漏电极175、储能电容器导体177、和数据线171的端部179。钝化层180和栅极绝缘层140具有多个露出栅极线121端部125的接触孔182。
接触孔182、185、187和189分别露出栅极线121的下膜121p、171p、175p和177p、数据线171、漏电极175和储能电容器导体177，此外，图3和图4示出了露出下膜121p、171p、175p和177p的边缘的接触孔182、185、187和189。
在钝化层180上形成多个像素电极190和多个辅助触点92和97，它们优选地由IZO制成。
像素电极190通过接触孔185物理并电连接到漏电极175上，且通过接触孔187物理并电连接到储能电容器导体177上，使得像素电极190接收来自漏电极175的数据电压，并将接收到的数据电压发送到储能电容器导体177。
再参见图2，供以电压的像素电极190与另一面板200上的公用电极270协同产生电场，该电场使夹置于其间的液晶层3中的液晶分子重新取向。
如上所述，像素电极190和公用电极270形成液晶电容器CLC，在TFT Q截止后液晶电容器CLC存储所施加的电压。提供了并联到液晶电容器CLC上的称作“储能电容器”的附加电容器，以增强电压存储能力。储能电容器通过用与像素电极190邻近的栅极线121(以下叫做“在前的栅极线)覆盖像素电极190而构成。通过在栅极线121处设置扩展部分127来增大覆盖面积，并通过在像素电极190下面设置连接到像素电极190并覆盖扩展部分127的储能电容器导体177来减小终端之间的距离，由此来增大储能电容器的容量，即增大存储能力。
像素电极190覆盖栅极线121和数据线171，以增加孔隙比(apertureratio)，但是，这是可选的。
辅助触点92和97分别通过接触孔182和189连接到栅极线121的露出端部125和数据线171的露出端部179。辅助触点92和97并非是必不可少的，却是优选的，以保护露出部分125和179，并补充露出部分125和179与外部器件的粘接度。
如上所述，与IZO具有良好的接触特性的栅极线121的下膜121p、171p、175p和177p，数据线171，漏电极175，和储能电容器导体177，在它们边缘附近露出，而接触孔182、185、187和189至少露出下膜121p、171p、175p和177p的边缘。于是，像素电极190和辅助触点92和97与下膜121p、171p、175p和177p以足够大的连接面积接触，以提供低接触电阻。此外，栅极线121、数据线171、漏电极175、和储能电容器导体177的阶梯式横边使像素电极190和辅助触点92和97具有平滑的轮廓，而不会出现突变的高度差。
根据本发明的另一实施例，像素电极190由透明导电聚合物制成。对于反射型LCD，像素电极190由不透明的反射金属制成。在这些情况下，辅助触点92和97可以由与像素电极190不同的材料、如，IZO制成。
现在将参照图5A-8B以及图3和4详细描述根据本发明实施例的图3和图4所示的薄膜晶体管阵列面板的制造方法。
图5A、6A、7A和8A是在根据本发明实施例的制造方法的中间步骤中的图3和图4所示的薄膜晶体管阵列面板的布局图，而图5B、6B、7B和8B分别是沿着线VB-VB′、VIB-VIB′、VIIB-VIIB′和VIIIB-VIIIB′截取的图5A、6A、7A和8A所示的薄膜晶体管阵列面板的剖视图。
在诸如透明玻璃的绝缘衬底110上顺序溅射两个导电膜，即，下导电膜和上导电膜。下导电膜优选地由诸如Mo，Mo合金和Cr等与IZO具有良好接触特性的材料构成，且厚度优选为500。上导电膜优选地由含Al金属制成，其厚度优选为2500。
参见图5A和5B，在上导电膜上形成光刻胶42后，利用光刻胶42作为掩膜，依次对上导电膜和下导电膜构图，形成包括多个栅电极123和多个扩展部分127的多个栅极线121，然后除去光刻胶42。
上膜121的构图是通过利用优选地包含5-8％的CH3COOH、5-8％的HNO3、50-60％的H3PO3、和其余是H2O的Al蚀刻剂的湿蚀刻进行的，这种Al蚀刻剂可以以倾斜的蚀刻轮廓蚀刻Al和Mo二者。由于湿蚀刻各向同性地蚀刻物体，上膜121q在光刻胶42之下的部分由于横向蚀刻而被蚀刻掉，从而产生根切。对下膜121p构图通过用其余的光刻胶42干蚀刻而进行。由于干蚀刻各向异性地蚀刻物体，例如，沿垂直方向蚀刻物体，干蚀刻产生几乎垂直的蚀刻轮廓，使得被构图的下膜121p的边缘几乎对应于光刻胶42的边缘，从而下膜121p的边缘位于上膜121q的边缘外侧。而且由于上膜121q和下膜121p的构图用相同的光刻胶、利用不同类型的蚀刻方法进行，使下膜121p边缘与上膜121q边缘之间的距离均匀。
参见图6A和6B，在栅极绝缘层140、本征a-Si层，和非本征a-Si层依次淀积后，光蚀刻非本征a-Si层和本征a-Si层，以在栅极绝缘层140上形成包括多个伸出部分154的多个非本征a-Si条164和多个本征a-Si条151。栅极绝缘层140优选地由氮化硅制成，厚度范围约是2000
Figure C03164805D0015091922QIETU
-5000
Figure C03164805D0015091930QIETU
，而淀积的温度范围优选地是约250℃-500℃。
依次溅射两个导电膜，即上导电膜和下导电膜。下导电膜优选地由与IZO具有良好接触特性的Cr构成，其厚度优选地约为500
Figure C03164805D0015091941QIETU
。上导电膜优选地具有大约2500
Figure C03164805D0015091947QIETU
的厚度。用于上导电膜的溅射靶包括纯Al或含原子上2％的Nd的Al-Nd合金，溅射温度是150℃。
参见图7A和7B，在上导电膜上形成光刻胶44后，利用光刻胶44作为掩膜，分别湿蚀刻和干蚀刻上导电膜和下导电膜，以形成包括多个源电极173，多个漏电极175和多个储能电容器导体177的多根数据线171。蚀刻条件可以与栅极线121的蚀刻条件相同。像栅极线121一样，下膜171p、175p和177p的边缘位于上膜171q、175q和177q的边缘的外侧，并与之隔开均匀的距离。
然后，除去非本征半导体条164中未被数据线171、漏电极175、和储能电容器导体177覆盖的各部分，以完成包括多个伸出部分163和多个欧姆触点岛165的多个欧姆接触条161并露出本征半导体条151的各部分。然后，优选地在之后进行氧等离子体处理，以稳定半导体条151的露出表面。
如图8A和8B所示，在淀积钝化层180后，钝化层180和栅极绝缘层140利用光刻干蚀刻，而形成多个接触孔182，185，187和189，它们分别露出栅极线121的端部125的下膜121p，175p，177p和179p，漏电极175、储能电容器导体177，和数据线171的端部179。图8A和8B示出接触孔182、185、187和189露出下膜121p，175p，177p和179p的边缘，然后蚀刻掉或除去位于接触孔182、185、187和189中的栅极绝缘层140的上部分，以露出衬底110的顶面。
最后，如图3和4所示，通过溅射和光蚀刻IZO层，在钝化层180上形成多个像素电极190和多个辅助触点92和97。溅射靶的示例是日本Idemitsu公司生产的IDIXO(铟x-金属氧化物)。溅射靶包含In2O3和ZnO，Zn相对于Zn与In之和的比例的范围优选地约为原子上15-20％。使接触电阻最小的优选的溅射温度等于或小于约250℃。
在根据本发明的实施例的薄膜晶体管阵列面板中，栅极线121和数据线171包含具有低电阻率的Al或Al合金，同时它们与IZO像素电极190之间具有最小的接触电阻。此外，不需要附加的光蚀刻步骤，利用不同类型的蚀刻除去触点结构边缘附近的含Al金属膜，因而简化了制造工艺。
下面参照图9-11详细描述根据本发明另一实施例的用于LCD的薄膜晶体管阵列面板。
图9是根据本发明另一实施例的用于LCD的示例性薄膜晶体管阵列面板的布局图，而图10和11分别是沿着线X-X′和XI-XI′截取的图9所示的薄膜晶体管阵列面板的剖视图。
如图9-11所示，根据本实施例的LCD的薄膜晶体管阵列面板的层状结构与如图3和4所示的结构几乎相同。也就是说，在衬底110上形成包括多个栅电极123的多个栅极线121，并在其上依次形成栅极绝缘层140、包括多个伸出部分154的多个半导体条151、和包括多个伸出部分163和多个欧姆触点岛165的多个欧姆接触条。在欧姆触点161和165上形成包括多个源电极173、多个漏电极175和多个储能电容器导体的多个数据线171，并在其上形成钝化层180。在钝化层180和/或栅极绝缘层140处设置多个接触孔182、185、187和189，在钝化层180上形成多个像素电极190和多个辅助触点92和97。
与图3和4所示的薄膜晶体管阵列面板不同，根据本实施例的薄膜晶体管阵列面板设置有多个存储电极线131，这些存储电极线131与栅极线121在同一层上但与栅极线121分开，并且用储能电容器导体177覆盖存储电极线131，以形成没有栅极线121的扩展部分的储能电容器。像栅极线一样，存储电极线131包括：下膜131p，上膜131q，且上膜131q的边缘位于下膜131p的边缘之内并与其保持均匀距离。存储电极线131被施加以预定电压，例如公共电压。如果通过覆盖栅极线121和像素电极190所产生的储能容量足够，那么存储电极线131可以与储能电容器导体177一同被省略掉。
此外，半导体条151和欧姆触点161和165，以及其上的多个半导体岛157和多个欧姆触点167设置在储能电容器导体177与栅极绝缘层140之间。
除设置TFT的伸出部分154之外，半导体条和岛151和157与数据线171、漏电极175和储能电容器导体177以及位于下面的欧姆触点161、165和167具有几乎相同的平面形状。实际上，半导体岛157，欧姆触点岛167和储能电容器导体177有基本相同的平面形状。半导体条151包括一些未被数据线171、漏电极175和储能电容器导体177覆盖的露出部分，诸如位于源电极173与漏电极175之间的那些部分。
现在，参见图12A-18C以及图9-11详细描述根据本发明实施例的图9-11所示的薄膜晶体管阵列面板的制造方法。
图12A是在根据本发明实施例的薄膜晶体管阵列面板的制造方法的第一步骤中图9-11所示的薄膜晶体管阵列面板的布局图，图12B和12C分别是沿着线XIIB-XIIB′和XIIC-XIIC′截取的图12A所示的薄膜晶体管阵列面板的剖视图，13A和13B分别是沿着线XIIB-XIIB′和XIIC-XIIC′截取的图12A所示的薄膜晶体管阵列面板的剖视图，并示出图12B和12C中所示的步骤之后的步骤，图14A是在图13A和13B所示的步骤之后的步骤中的薄膜晶体管阵列面板的布局图，图14B和14C分别是沿着线XIVB-XIVB′和XIVC-XIVC′截取的图14A所示的薄膜晶体管阵列面板的剖视图，图15A、16A和17A以及图15B、16B和17B分别是沿着线XIVB-XIVB′和XIVC-XIVC′截取的图14A所示的薄膜晶体管阵列面板的剖视图，并示出图14B和14C所示的步骤之后的步骤，图18A是图17A和17B所示的步骤之后的步骤中的薄膜晶体管阵列面板布局图，而图18B和18C分别是沿着线XVIIIB-XVIIIB′和XVIIIC-XVIIIC′截取的图18A所示的薄膜晶体管阵列面板的剖视图。
现在参照图12A-12C，通过光蚀刻在衬底110上形成包括多个栅电极123和多个存储电极线131的多个栅极线121。栅极线121和存储电极线131包括下膜121p和131p和上膜121q和131q。
如图13A和13B所示，由CVD法依次淀积栅极绝缘层140，本征a-Si层150，和非本征a-Si层160，使得层140、150和160分别具有大约
Figure C03164805D00181
Figure C03164805D00182
和
Figure C03164805D00183
的厚度。通过溅射淀积包括下膜170p和上膜170q的导电层170，导电层170上涂覆约1-2μm厚的光刻胶膜50。
通过曝光掩膜(未示出)对光刻胶膜50曝光，并显影，使得显影后的光刻胶具有与位置相关的厚度。图14B和14C所示的光刻胶包括具有减小的厚度的第一到第三部分。分别用附图标记52和54标识位于布线区域A上的第一部分52和位于沟道区域C上的第二部分54，位于剩余区域B上的第三部分未被分配附图标记，这是由于它们的厚度基本上为零(0)，而露出导电层170的下面部分。在随后的工艺步骤中，根据工艺条件调节第二部分54与第一部分52的厚度比。优选的是，第二部分54的厚度等于或小于第一部分52的厚度一半，尤其是等于或小于约4000
Figure C03164805D0018092027QIETU
。
可以通过几种技术来获得光刻胶的与位置相关的厚度。例如，通过在曝光掩膜上设置半透明的区域，以及透明区域和阻挡光的不透明区域。半透明区域可以有狭缝图案，栅格图案，具有中等透明度或中等厚度的薄膜。当利用狭缝图案时，狭缝的宽度或各狭缝之间的距离优选地小于用于光刻的曝光器的分辨率。另一例子是用可回流的光刻胶。详细地说，一旦利用只有透明区域和不透明区域的普通曝光掩膜形成由可回流材料制成的光刻胶图案，那么，光刻胶图案经历回流过程而流动到没有光刻胶的区域，由此形成薄的部分。
在使用适当的工艺条件时，光刻胶52和54的不同厚度能选择性地蚀刻下面的各层。因此，通过一系列蚀刻步骤获得：包括多个源电极173，多个漏电极175和多个储能导体177的多个数据线171；以及包括多个伸出部分163，多个欧姆触点岛165和167的多个欧姆接触条161；和包括多个伸出部分154和多个半导体岛157的多个半导体条151。
为了便于描述，将在布线区域A上的导电层170、非本征a-Si层160和本征a-Si层150的各部分叫做第一部分；将在沟道区域C上的导电层170、非本征a-Si层160和本征a-Si层150的各部分叫做第二部分；在其余区域B上的导电层170、非本征a-Si层160和本征a-Si层150的各部分叫做第三部分。
形成这种结构的示例性顺序如下：
(1)除去布线区域A上的导电层170、非本征a-Si层160和本征a-Si层150的第三部分；
(2)除去光刻胶的第二部分54；
(3)除去沟道区域C上的导电层170和非本征a-Si层160的第二部分；以及
(4)除去光刻胶的第一部分52；
另一示例性顺序如下：
(1)除去导电层170的第三部分；
(2)除去光刻胶的第二部分54；
(3)除去非本征a-Si层160和本征a-Si层150的第三部分；
(4)除去导电层170的第二部分；
(5)除去光刻胶的第一部分52；以及
(6)除去非本征a-Si层160的第二部分。
详细描述第一示例。
如图15A和15B所示，由湿蚀刻除去布线区域A上的导电层170的上膜170q的露出的第三部分，并由干蚀刻除去下膜170p的露出的第三部分，以露出下面的非本征a-Si层160的第三部分。
在本步骤中完成储能电容器导体177，并且附图标记174标识包括相互连接的数据线171和漏电极175的导电层170的各部分。干蚀刻可以蚀刻掉光刻胶52和54的顶部。
参见图16A和16B，通过干蚀刻除去区域B上的非本征a-Si层160的第三部分和本征a-Si层150的第三部分，并除去光刻胶的第二部分54，以露出导体174的第二部分。光刻胶的第二部分54的去除可以与非本征a-Si层160和本征a-Si层150的第三部分的去除同时进行，也可以独立进行。通过灰化除去留在沟道区C上的光刻胶的第二部分54的残留部分。
在该步骤中，完成半导体条和岛151和157以及欧姆触点岛167，附图标记164标识包括相互连接的欧姆接触条和岛161和165的非本征a-Si层160的各部分，它们称作“非本征半导体条”。
依次干蚀刻导电层170的下膜170p、非本征a-Si层160、和本征a-Si层150，以简化制造工艺。这种情况下，可以现场在一个处理室内进行三个膜和层170p、160和150的干蚀刻。
对上膜170q应用湿蚀刻以及对下膜170p应用干蚀刻解决了依次湿蚀刻上膜170q和下膜170p造成严重根切而断开光刻胶并由此妨碍随后的蚀刻的问题。
如图17A和17B所示，除去沟道区C上的导体174和非本征a-Si条174的第二部分以及光刻胶的第一部分52。
如图17B所示，可以除去沟道区C上的本征半导体条151的伸出部分154的顶部，使其厚度减小，并蚀刻光刻胶的第一部分52到预定厚度。
由于沟道区C在导电层170与上面覆盖的导电层之间没有接触，所以与在其余区域B上的蚀刻不同，任何蚀刻顺序都可以应用于导体174的第二部分。例如，湿蚀刻和干蚀刻中的任一种可以应用于上膜174q和下膜174p，或者湿蚀刻应用于上膜174q和下膜174p中的任一个，而干蚀刻应用于另一个。但是，由于下膜174p的干蚀刻会在非本征半导体条164和本征半导体条151上留下金属残留物，这会造成TFT性能恶化，因此，湿蚀刻对于下膜174p是优选的。如上所述，由于依次蚀刻上膜174q和下膜174p如上所述会造成光刻胶的第一部分52断开，所以，第一部分52的去除优选地在去除下膜174p之前和去除上膜174q之后进行。
按此方式，每个导体174分成有待完成的数据线171和多个漏电极175，而每个非本征半导体条164分成有待完成的欧姆接触条161和多个欧姆触点岛165。
然后，钝化层180通过在250-1500℃的温度范围内化学气相淀积氮化硅、生长如a-Si:C:O或a-Si:O:F的低介电常数材料、通过氮化硅的CVD、或通过涂覆诸如具有良好平整特性的丙烯基材料的有机绝缘材料形成。参见图18A和18B，光蚀刻钝化层180以及栅极绝缘层140，以形成多个接触孔182、185、187和189。
最后，如图9-11所示，溅射并光蚀刻厚度范围在约500
Figure C03164805D0021092220QIETU
-1500
Figure C03164805D0021092223QIETU
之间的IZO层，以形成多个像素电极190的多个辅助触点92和97。IZO层的蚀刻优选地包括利用HNO3/(NH4)2Ce(NO3)6/H2O的Cr蚀刻剂进行湿蚀刻，该蚀刻不损坏数据线171，漏电极175，和储能电容器导体177中的A1。
本实施例通过利用单独一个光刻步骤形成数据线171，漏电极175，和储能电容器导体177以及欧姆触点161，165和167，和半导体条和岛151和157，简化了制造工艺。
以下参照图19和20详细描述根据本发明另一实施例的用于LCD的薄膜晶体管阵列面板。
图19是根据本发明另一实施例的用于LCD的示例性薄膜晶体管阵列面板的布局图。图20是沿着线XX-XX′截取的薄膜晶体管阵列面板的剖视图。
如图19和图20所示，根据本实施例的用于LCD的薄膜晶体管阵列面板的布局结构与图3和图4所示的几乎相同。也就是说，在衬底110上形成包括多个栅电极123和多个扩展部分127的多个栅极线121，并随后在其上形成栅极绝缘层140，包括多个伸出部分154的多个半导体条151，包括多个伸出部分163和多个欧姆触点岛165的多个欧姆接触条161。在欧姆触点岛161和165和栅极绝缘层140上形成包括多个源电极173，多个漏电极175，和多个储能电容器导体177的多个数据线171，并且在其上形成钝化层180。在钝化层180和/或栅极绝缘层140处设置多个接触孔182、185、187和189，并在钝化层180上形成多个像素电极190和多个辅助触点92和97。
与图3和图4所示的薄膜晶体管阵列面板不同，根据本实施例的薄膜晶体管阵列面板中的栅极线121包括单个膜。此外，露出栅极线121的端部125、漏电极175、储能电容器导体177和数据线171的端部179的接触孔182、185、187和189未露出其边缘。每个数据线171的端部179具有两个向下延伸到衬底110的沟槽186。
沟槽186的数量不固定，沟槽186的形状可以改成任何形状，例如，矩形。
位于接触孔189处的辅助触点97沿沟槽186的表面延伸而具有不均匀性。这种不均匀性给与辅助触点97接触进行粗略测试的探针尖端赋予较大的摩擦，由此防止探针尖端滑动。粗略测试通过将探针尖端与辅助触点92和97接触，并然后向其上施加测试信号，来检测例如栅极线121和数据线171的信号线断开以及薄膜晶体管阵列面板在完成后的TFT故障。
以下参见图21A-22B以及图19和20详细描述根据本发明实施例的图19和20所示的薄膜晶体管阵列面板的制造方法。
图21A和22A是在根据本发明实施例的薄膜晶体管阵列面板的制造方法的中间步骤中图19和图20所示的薄膜晶体管阵列面板的布局图。图21B和22B分别是沿线XXIB-XXIB′和XXIIB-XXIIB′截取的图21A和22A所示的薄膜晶体管阵列面板的剖视图。
参见图21A和图21B，在透明绝缘衬底110上形成包括多个栅电极123和多个扩展部分127的多个栅极线121，并且在其上形成栅极绝缘层140，在栅极绝缘层140上形成包括多个伸出部分154的多个本征半导体条151和多个非本征半导体条164。在形成包括多个源电极173、多个漏电极175和多个储能电容器导体177的多个数据线171之后，非本征半导体条164中的未被数据线171、漏电极175、和储能电容器导体177覆盖的部分被去除，以完成包括多个伸出部分163和多个欧姆触点岛165的多个欧姆接触条161，并露出本征半导体条151的各部分。在每个数据线171的端部179处设置两个沟槽186，以露出栅极绝缘层140的各部分。
参见图22A和图22B，在淀积钝化层180后，光蚀刻钝化层180和栅极绝缘层140，形成分别露出栅极线121的端部125，漏电极175，储能电容器导体177，和数据线171的端部179的多个接触孔182、185、187和189。接触孔189至少部分露出沟槽186。附图示出接触孔189足够大而露出沟槽186的边缘。在该步骤除去栅极绝缘层140在沟槽186中露出的部分。
最后，如图19和20所示，在钝化层180上形成多个像素电极190和多个辅助触点92和97。
图23是根据本发明的另一实施例的用于LCD的图19所示的薄膜晶体管阵列面板的剖视图。
如图23所示，根据这个实施例的LCD的薄膜晶体管阵列面板的层状结构与图20所示的几乎相同。但是，与图20所示的层状结构不同，只在数据线171的端部179的上膜179q处设置沟槽186。
下面参照图24A-25B详细描述根据本发明实施例的图23所示的薄膜晶体管阵列面板的制造方法。
图24A和24B是在根据本发明实施例的薄膜晶体管阵列面板的制造方法的中间步骤中图23所示的薄膜晶体管阵列面板的剖视图，而图25A和25B是在根据本发明另一实施例的薄膜晶体管阵列面板的制造方法的中间步骤中图23所示的薄膜晶体管阵列面板的剖视图。
参见图24A和图25A，在绝缘衬底110上依次形成包括多个栅电极123和多个扩展部分127的多个栅极线121，栅极绝缘层140，包括多个伸出部分154的多个本征半导体条151，和多个非本征半导体条164，并依次淀积下导电膜和上导电膜。
根据图24A和24B所示的实施例，在上膜上形成具有沟槽186图案的光刻胶62，如图24A所示。利用光刻胶62作为蚀刻掩膜，蚀刻上膜，以形成包括多个源电极173，多个漏电极175，和多个储能电容器导体177的多个数据线171的多个上膜171q，175q和177q，然后除去光刻胶62。形成覆盖数据线171的端部179上的沟槽186的光刻胶64，利用光刻胶64和上膜171q，175q和177q作为光刻掩膜，蚀刻下膜，以完成数据线171，漏电极175和储能电容器导体177。随后，除去非本征半导体条164的露出部分和光刻胶64。
根据图25A和25B所示的实施例，在上膜上没有沟槽186图案的前提下形成光刻胶66之后，利用光刻胶62作为蚀刻掩膜，依次或同时蚀刻上膜和下膜，并除去非本征半导体条164的露出部分和光刻胶64，如图25A所示。参见图25B，在形成具有沟槽186图案的光刻胶68后，利用光刻胶68作为蚀刻掩膜，蚀刻上膜171q，175q和177q，形成沟槽186，并除去光刻胶68。
最后，在淀积钝化层180后，光蚀刻钝化层180和栅极绝缘层140，以形成多个接触孔182、185、187和189和多个像素电极190，且多个辅助触点92和97形成在钝化层180上，如图23所示。
或者，储能电容器导体177只包括下膜177p。在这种情况下，如图24A所示，不覆盖储能电容器导体177，而图24B所示的光刻胶64覆盖根据图24A和图24B所示的实施例的储能电容器导体177。相反，图25B所示的光刻胶68不覆盖根据图25A和图25B所示的实施例的储能电容器导体177。
具有与位置相关的厚度的光刻胶用于对上膜和对下膜的构图。光刻胶在数据线171、漏电极175和储能电容器导体177上最厚，光刻胶沟槽上其次厚，而在其余部分上光刻胶的厚度最薄或等于0。
图26是根据本发明另一实施例的用于LCD的典型的薄膜晶体管阵列面板的布局图。图27和28分别是沿线XXVII-XXVII′和XXVIII-XXVIII′截取的图26所示的薄膜晶体管阵列面板的剖视图。
如图26-28所示，根据本实施例的LCD的薄膜晶体管阵列面板的层状结构与图9-11所示的几乎相同。也就是说，在衬底110上形成包括多个栅电极123和多个存储电极线131的多个栅极线121，并在其上依次形成栅极绝缘层140，包括多个伸出部分154和多个半导体岛157的多个半导体条151，以及包括多个伸出部分163和多个欧姆触点岛165和167的多个欧姆接触条161。在欧姆触点161、165和167上形成包括多个源电极173，多个漏电极175和多个储能电容器导体177的多个数据线171，且在其上形成钝化层180。在钝化层180和/或栅极绝缘层140处设置多个接触孔182、185、187和189，且在钝化层180上形成多个像素电极190和多个辅助触点92和97。
与图9-11所示的薄膜晶体管阵列面板不同，根据本实施例的薄膜晶体管阵列面板中的栅极线121包括单个膜。此外，接触孔182、185、187和189露出栅极线121的端部125，漏电极175和储能电容器导体177，和数据线171的端部179，但不露出其边缘的。每个数据线171的端部179具有两个向下延伸到衬底110的沟槽186。
如上所述，位于接触孔189处的辅助触点97沿着沟槽186的表面延伸，以具有不均匀性。这种不均匀性为与辅助触点97接触而进行粗略测试的探针尖端赋予较大的摩擦，由此防止探针尖端滑动。
图29是根据本发明另一实施例的图26所示的薄膜晶体管阵列面板剖视图。
如图29所示，根据本实施例的LCD的薄膜晶体管阵列面板的层状结构与图27和28所示的几乎相同。但是与图27和28所示薄膜晶体管阵列面板不同，只在数据线171的端部179的上膜179q设置沟槽186。
虽然已经参照优选实施例描述了本发明，但是，本领域技术人员应了解，在不脱离所附的权利要求书界定的本发明的精神和范围的前提下，本发明还可以有各种改进和替换。

Claims (8)

1.一种制造薄膜晶体管阵列面板的方法，包括以下步骤:
在绝缘衬底上形成栅极导电层；
形成栅极绝缘层；
形成包括本征膜和非本征膜的半导体层；
形成包括数据线和漏电极的数据导电层；
在至少一部分栅极导电层和数据导电层上形成具有接触孔的保护层；以及
形成通过接触孔连接到至少一部分栅极导电层、数据导电层和衬底上的IZO导电层，
其中，栅极导电层和数据导电层的至少一种包括可干蚀刻的下膜和由Al或Al合金制成的上膜，其中上膜的边缘位于下膜的边缘的内侧，
其中，所述接触孔暴露下膜的边缘以及与下膜的边缘相邻的衬底，且
其中，数据导电层和半导体层的形成是通过用单一光刻胶蚀刻而进行的，且光刻胶包括:位于布线区域上的第一厚度的第一部分，位于沟道区域上且具有比第一厚度小的第二厚度的第二部分，以及位于其余区域上并比第二部分薄的第三部分。。
2.如权利要求1所述的方法，其中，栅极导电层和数据导电层的至少一部分的形成包括:
依次淀积下膜和上膜；
在上膜上形成光刻胶；
湿蚀刻上膜；以及
干蚀刻下膜。
3.如权利要求2所述的方法，其中，下膜包含Cr。
4.如权利要求3所述的方法，其中，下膜的厚度等于或小于约500
Figure C03164805C0002112043QIETU
且大于零。
5.如权利要求1所述的方法，其中，光刻胶利用单一掩膜形成。
6.如权利要求5所述的方法，其中，栅极绝缘层，本征膜，非本征膜和数据导电层的形成包括:
依次淀积栅极绝缘层，本征非晶硅膜，非本征非晶硅膜，下膜和上膜，它们包括在布线区域上的第一部分，在沟道区域上的第二部分，和在其余区域上的第三部分；
在导电层上涂覆光刻胶；
通过掩膜对光刻胶曝光；
对光刻胶显影；
通过除去上膜、下膜、非本征非晶硅膜和本征非晶硅膜的第三部分，以及上膜、下膜和非本征非晶硅膜的第二部分，形成导电层，非本征膜和本征膜；以及
除去光刻胶。
7.如权利要求5所述的方法，其中，数据导电层，非本征膜和本征膜的形成包括:
进行湿蚀刻，以除去上膜的第三部分，并露出下膜的第三部分；
进行干蚀刻，以除去下膜的第三部分，并露出非本征非晶硅膜的第三部分；
进行干蚀刻，以除去非本征非晶硅膜和本征非晶硅膜的第三部分和光刻胶的第二部分，以露出上膜的第二部分，且由本征非晶硅膜完成本征膜；
除去上膜的第二部分；
除去下膜的第二部分，以完成数据导电层；
除去非本征非晶硅膜的第二部分，以完成非本征膜；以及
除去光刻胶的第一部分。
8.如权利要求7所述的方法，其中，光刻胶的第一部分的除去是在除去上膜的第二部分和除去下膜的第二部分之间进行。
CNB031648053A 2002-09-02 2003-09-02 触点结构及制造方法，薄膜晶体管阵列面板及制造方法 Expired - Fee Related CN100465704C (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR0052509/2002 2002-09-02
KR0052509/02 2002-09-02
KR1020020052509A KR100870014B1 (ko) 2002-09-02 2002-09-02 박막 트랜지스터 기판
KR0053220/2002 2002-09-04
KR0053220/02 2002-09-04
KR1020020053220A KR100870009B1 (ko) 2002-09-04 2002-09-04 배선의 접촉부 및 그 제조 방법과 이를 포함하는 박막트랜지스터 어레이 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN1495478A CN1495478A (zh) 2004-05-12
CN100465704C true CN100465704C (zh) 2009-03-04

Family

ID=31497749

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031648053A Expired - Fee Related CN100465704C (zh) 2002-09-02 2003-09-02 触点结构及制造方法，薄膜晶体管阵列面板及制造方法

Country Status (6)

Country Link
US (2) US7294855B2 (zh)
EP (1) EP1394597B1 (zh)
JP (2) JP2004096115A (zh)
CN (1) CN100465704C (zh)
DE (1) DE60336441D1 (zh)
TW (1) TWI293138B (zh)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8514340B2 (en) * 2002-11-08 2013-08-20 Lg Display Co., Ltd. Method of fabricating array substrate having double-layered patterns
JP4802462B2 (ja) * 2004-07-27 2011-10-26 三菱電機株式会社 薄膜トランジスタアレイ基板の製造方法
KR20060016920A (ko) * 2004-08-19 2006-02-23 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR100699995B1 (ko) * 2004-09-02 2007-03-26 삼성에스디아이 주식회사 유기 전계 발광 소자 및 그 제조 방법
US7859606B2 (en) * 2004-09-15 2010-12-28 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
US7394158B2 (en) * 2004-10-21 2008-07-01 Siliconix Technology C.V. Solderable top metal for SiC device
KR101100883B1 (ko) * 2004-11-08 2012-01-02 삼성전자주식회사 박막 트랜지스터 표시판
US7786742B2 (en) * 2006-05-31 2010-08-31 Applied Materials, Inc. Prober for electronic device testing on large area substrates
US7602199B2 (en) * 2006-05-31 2009-10-13 Applied Materials, Inc. Mini-prober for TFT-LCD testing
KR20080019398A (ko) 2006-08-28 2008-03-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101394434B1 (ko) * 2007-06-29 2014-05-15 삼성디스플레이 주식회사 표시 장치 및 그의 구동 방법
KR101072379B1 (ko) * 2007-07-20 2011-10-11 엘지디스플레이 주식회사 리프트오프 방법 및 이를 이용한 액정표시장치용 어레이기판의 제조방법
CN101424837B (zh) * 2007-11-02 2010-08-25 上海中航光电子有限公司 液晶显示装置阵列基板的制造方法
KR20090110485A (ko) * 2008-04-18 2009-10-22 삼성전자주식회사 표시 기판, 이를 이용한 액정 표시 장치 및 어레이 기판의제조방법
CN101261962B (zh) * 2008-04-24 2010-08-18 友达光电股份有限公司 有源元件阵列基板及其制造方法
TWI500159B (zh) * 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN101930930B (zh) * 2009-06-26 2012-01-25 比亚迪股份有限公司 一种在氧化铟锡玻璃基板上形成铬铝铬金属走线的方法
TWI650848B (zh) * 2009-08-07 2019-02-11 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
CN102034749B (zh) * 2009-09-25 2013-09-04 北京京东方光电科技有限公司 阵列基板及其制造方法
US8829517B2 (en) * 2010-07-21 2014-09-09 Sharp Kabushiki Kaisha Substrate, method for fabricating the same, and display device
JP5848918B2 (ja) * 2010-09-03 2016-01-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101750430B1 (ko) * 2010-11-29 2017-06-26 삼성디스플레이 주식회사 박막 트랜지스터 표시판의 제조 방법
KR101984218B1 (ko) * 2011-01-28 2019-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법 및 반도체 장치
US8709920B2 (en) * 2011-02-24 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102446732A (zh) * 2011-11-29 2012-05-09 上海华力微电子有限公司 提高多次曝光稳定性的栅极返工工艺
KR20140020565A (ko) * 2012-08-09 2014-02-19 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조방법
KR102290801B1 (ko) * 2013-06-21 2021-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2015228426A (ja) * 2014-06-02 2015-12-17 大日本印刷株式会社 配線部材
CN104865765B (zh) * 2015-06-19 2018-10-30 合肥鑫晟光电科技有限公司 阵列基板及制作方法、显示面板及制作方法和显示装置
CN105068325A (zh) * 2015-08-31 2015-11-18 深圳市华星光电技术有限公司 Psva型液晶显示面板
CN105116642B (zh) * 2015-09-24 2018-07-17 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
JP2017143108A (ja) * 2016-02-08 2017-08-17 株式会社ジャパンディスプレイ 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR102598970B1 (ko) * 2016-07-29 2023-11-06 엘지디스플레이 주식회사 유기발광 다이오드 표시장치
CN106206324B (zh) * 2016-08-31 2019-03-26 深圳市华星光电技术有限公司 一种金属绝缘层半导体结构的制造方法
CN107037655A (zh) * 2017-05-26 2017-08-11 京东方科技集团股份有限公司 一种显示基板及其制作方法、显示器件
US11402711B2 (en) * 2019-07-16 2022-08-02 Fuzhou Boe Optoelectronics Technology Co., Ltd. Array substrate, display panel, display device and manufacturing method for array substrate
CN111710652A (zh) * 2020-06-12 2020-09-25 信利(仁寿)高端显示科技有限公司 一种tft基板的连接孔制作方法及tft基板

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04253342A (ja) * 1991-01-29 1992-09-09 Oki Electric Ind Co Ltd 薄膜トランジスタアレイ基板
US6022753A (en) * 1998-05-11 2000-02-08 Samsung Electronics Co., Ltd. Manufacturing methods of liquid crystal displays
JP2000267595A (ja) * 1999-03-15 2000-09-29 Toshiba Corp 表示装置用アレイ基板の製造方法
US6207970B1 (en) * 1996-02-29 2001-03-27 Samsung Electronics Co., Ltd. Thin-film transistor display devices having composite electrodes
US6218221B1 (en) * 1999-05-27 2001-04-17 Chi Mei Optoelectronics Corp. Thin film transistor with a multi-metal structure and a method of manufacturing the same
CN1343900A (zh) * 2000-09-20 2002-04-10 株式会社日立制作所 液晶显示器
US20020053701A1 (en) * 2000-11-07 2002-05-09 Hyang-Shik Kong Thin film transistor array substrate, method for manufacturing the same and system for inspecting the substrate
US20020074549A1 (en) * 1999-06-03 2002-06-20 Woon-Yong Park Method for fabricating thin film transistor array substrate for liquid crystal display

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW409194B (en) * 1995-11-28 2000-10-21 Sharp Kk Active matrix substrate and liquid crystal display apparatus and method for producing the same
KR100307385B1 (ko) 1997-03-05 2001-12-15 구본준, 론 위라하디락사 액정표시장치의구조및그제조방법
US6333518B1 (en) * 1997-08-26 2001-12-25 Lg Electronics Inc. Thin-film transistor and method of making same
JP3102392B2 (ja) 1997-10-28 2000-10-23 日本電気株式会社 半導体デバイスおよびその製造方法
KR100316072B1 (ko) 1997-12-10 2002-11-27 엘지.필립스 엘시디 주식회사 액정 표시 장치 제조 방법 및 그 구조
JP4184522B2 (ja) 1999-01-29 2008-11-19 富士通株式会社 薄膜トランジスタ基板
JP3463006B2 (ja) * 1998-10-26 2003-11-05 シャープ株式会社 液晶表示装置の製造方法および液晶表示装置
US6255130B1 (en) * 1998-11-19 2001-07-03 Samsung Electronics Co., Ltd. Thin film transistor array panel and a method for manufacturing the same
KR100333273B1 (ko) * 1999-08-02 2002-04-24 구본준, 론 위라하디락사 박막트랜지스터형 액정표시장치의 어레이기판과 그 제조방법
US6885064B2 (en) * 2000-01-07 2005-04-26 Samsung Electronics Co., Ltd. Contact structure of wiring and a method for manufacturing the same
KR100366768B1 (ko) * 2000-04-19 2003-01-09 삼성전자 주식회사 배선의 접촉부 및 그의 제조 방법과 이를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
JP4630420B2 (ja) * 2000-05-23 2011-02-09 ティーピーオー ホンコン ホールディング リミテッド パターン形成方法
KR100751185B1 (ko) * 2000-08-08 2007-08-22 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
TWI220029B (en) * 2000-10-12 2004-08-01 Au Optronics Corp Thin film transistor liquid crystal display and its manufacturing method
KR100729764B1 (ko) 2000-11-15 2007-06-20 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR100750919B1 (ko) 2001-02-05 2007-08-22 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR20020083249A (ko) * 2001-04-26 2002-11-02 삼성전자 주식회사 배선의 접촉 구조 및 그의 제조 방법과 이를 포함하는박막 트랜지스터 기판 및 그 제조 방법
KR100412619B1 (ko) * 2001-12-27 2003-12-31 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판의 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04253342A (ja) * 1991-01-29 1992-09-09 Oki Electric Ind Co Ltd 薄膜トランジスタアレイ基板
US6207970B1 (en) * 1996-02-29 2001-03-27 Samsung Electronics Co., Ltd. Thin-film transistor display devices having composite electrodes
US6022753A (en) * 1998-05-11 2000-02-08 Samsung Electronics Co., Ltd. Manufacturing methods of liquid crystal displays
JP2000267595A (ja) * 1999-03-15 2000-09-29 Toshiba Corp 表示装置用アレイ基板の製造方法
US6218221B1 (en) * 1999-05-27 2001-04-17 Chi Mei Optoelectronics Corp. Thin film transistor with a multi-metal structure and a method of manufacturing the same
US20020074549A1 (en) * 1999-06-03 2002-06-20 Woon-Yong Park Method for fabricating thin film transistor array substrate for liquid crystal display
CN1343900A (zh) * 2000-09-20 2002-04-10 株式会社日立制作所 液晶显示器
US20020053701A1 (en) * 2000-11-07 2002-05-09 Hyang-Shik Kong Thin film transistor array substrate, method for manufacturing the same and system for inspecting the substrate

Also Published As

Publication number Publication date
TWI293138B (en) 2008-02-01
EP1394597A2 (en) 2004-03-03
TW200500759A (en) 2005-01-01
JP2004096115A (ja) 2004-03-25
CN1495478A (zh) 2004-05-12
US20080044996A1 (en) 2008-02-21
EP1394597A3 (en) 2006-06-21
JP5302275B2 (ja) 2013-10-02
US7294855B2 (en) 2007-11-13
JP2010271732A (ja) 2010-12-02
EP1394597B1 (en) 2011-03-23
US20040041149A1 (en) 2004-03-04
DE60336441D1 (de) 2011-05-05
US7883942B2 (en) 2011-02-08

Similar Documents

Publication Publication Date Title
CN100465704C (zh) 触点结构及制造方法，薄膜晶体管阵列面板及制造方法
CN100444005C (zh) 薄膜晶体管阵列面板及其制造方法
CN100524701C (zh) 薄膜晶体管阵列面板及其制造方法
CN1897285B (zh) 薄膜晶体管阵列面板及制造方法
CN1519955B (zh) 薄膜晶体管阵列面板及其制造方法和用于该面板的掩膜
CN100399169C (zh) 薄膜晶体管阵列面板及其制造方法
KR100660813B1 (ko) 엑스레이 디텍터용 어레이기판 제조방법
US20060175610A1 (en) Signal line, thin film transistor array panel with the signal line, and method for manufacturing the same
EP1646076A1 (en) Manufacturing method of a thin film transistor array panel
CN1893096B (zh) 薄膜晶体管阵列面板及其制造方法
CN100458533C (zh) 薄膜晶体管阵列面板及其制造方法
CN100543927C (zh) 薄膜晶体管阵列面板及其制造方法
KR100783702B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
JP2005227538A (ja) 大画面および高精細のディスプレイに対応したアレイ基板およびその製造方法
KR101085450B1 (ko) 박막트랜지스터 기판과 그 제조방법
CN101221925B (zh) 液晶显示器的制造方法
KR101197056B1 (ko) 박막 트랜지스터 표시판
CN100429573C (zh) 薄膜晶体管阵列面板
US20060054889A1 (en) Thin film transistor array panel
CN107403805A (zh) 薄膜晶体管阵列面板及其制造方法
KR100656913B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR100796746B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR20060128521A (ko) 액정 표시 장치의 박막 트랜지스터 기판 및 그의 제조 방법
KR100750919B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR100709707B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SAMSUNG MONITOR CO., LTD.

Free format text: FORMER OWNER: SAMSUNG ELECTRONICS CO., LTD.

Effective date: 20121026

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20121026

Address after: Gyeonggi Do, South Korea

Patentee after: SAMSUNG DISPLAY Co.,Ltd.

Address before: Gyeonggi Do, South Korea

Patentee before: Samsung Electronics Co.,Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090304

Termination date: 20210902