JP2015057855A - 薄膜トランジスタ、その製造方法、及び表示装置並びに電子機器 - Google Patents

薄膜トランジスタ、その製造方法、及び表示装置並びに電子機器 Download PDF

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Abstract

【課題】製造コストが少なく、光リーク電流が抑制された薄膜トランジスタを提供する。
【解決手段】透明基板上に作製される薄膜トランジスタであって、透明基板上に、少なくともチャネル領域と重畳しないように配置された遮光膜、下地層、結晶性シリコン膜、ゲート絶縁膜、ゲート電極膜を順次形成してなるトップゲート型結晶性シリコン薄膜トランジスタの構造を具え；結晶性シリコン膜には、チャネル長Ｌのチャネル領域、それを挟むＬＤＤ長ｄのＬＤＤ領域、ソース領域、ドレイン領域が形成されており；遮光膜はチャネル領域を挟んで分割されており；分割された遮光膜の間隔ｘは、チャネル長Ｌ以上、チャネル長ＬとＬＤＤ長ｄの２倍の和（Ｌ＋２ｄ）以下に選択されていることを特徴とする。
【選択図】図３

Description

本発明は、薄膜トランジスタ、その製造方法、及び表示装置並びに電子機器に関する。
液晶表示装置のアクティブマトリックス駆動用デバイスとして、薄膜トランジスタ（ＴＦＴ）をガラス基板等の透明基板上に形成することが広く知られている。近年、多種多様な情報の表示に対応するため、液晶表示装置の画素の高精細化が進められている。高精細化により、各画素の面積は減少するが、各画素の表示輝度を落とさないように、十分な開口面積を確保する。その結果、画素の電荷を保持する部分の面積の減少、つまり、蓄積容量の減少が避けられない。蓄積容量の減少に伴って、バックライト光を照射したときの画素トランジスタのリーク電流（光リーク電流）による画素の電荷の減少の影響が大きくなる。すなわち、画素の電荷の減少は、コントラストの低下を引き起こしてしまう。
また、自発光素子である有機エレクトロルミネッセンスデバイスを用いた有機エレクトロルミネッセンス表示装置において、ボトムエミッション型のアクティブマトリックス駆動用デバイスとして、ＴＦＴを透明基板上に形成する形態がある。その場合、ガラス基板を通して入射する外光によってＴＦＴの光リーク電流が増加すると、コントラストの低下が起こってしまう。そこで、ガラス基板側から外光が入射する場合、ＴＦＴとガラス基板の間に遮光層を形成して、ＴＦＴに外光が入射しないようにする。すなわち、遮光層を利用して、ＴＦＴ外光の入射を抑制することで、光リーク電流を抑制する手段が採用されている。
特許文献１（段落００１５−段落００２０）には、ゲート電極の両側に低濃度不純物領域を設ける、所謂、ＬＤＤ（Lightly Doped Drain）構造を有するＴＦＴにおいて、チャネル領域とチャネル領域の両側に設ける低濃度不純物領域とを遮光膜が平面的に覆っている構造が提案されている。具体的には、不透明金属からなる遮光膜の上層に、非晶質シリコン膜にレーザ光を照射して、多結晶化した多結晶シリコン膜を、チャネル領域とチャネル領域の両側に設ける低濃度不純物領域として利用している。得られる多結晶シリコン膜中の結晶粒径が大きく均一となり、また、光照射時のＴＦＴのリーク電流を抑制できる構造となっている。
特許文献２（段落０００６−段落００１０）には、ドレイン領域とチャネル領域の境界領域のみを覆って形成される遮光層を設けているＴＦＴが提案されている。逆バイアス状態となる、ドレイン領域とチャネル領域の境界領域における、光リーク電流の発生を抑止することによって、薄膜トランジスタの特性（例えば、閾値電圧）の変動を小さくする効果が得られている。
特開2001-284594号公報 （第２頁−第３頁） 特開2007-109868号公報 （第３第−第４頁）
しかしながら、上記特許文献１（特開2001-284594号公報）に開示されるＴＦＴは、下記の問題を有している。特許文献１（特開2001-284594号公報）に開示されるＴＦＴでは、高い駆動能力を有することから、トップゲート型多結晶シリコンＴＦＴを採用している。ソース領域・ドレイン領域、チャネル領域全体を遮光している、導電体で構成される遮光層と、ソース領域・ドレイン領域、チャネル領域（多結晶シリコン膜）との絶縁分離のため、遮光層を被覆する絶縁膜を形成し、該絶縁膜上にシリコン膜が形成されている。従って、ソース領域・ドレイン領域、チャネル領域（多結晶シリコン膜）では、多結晶シリコン膜／絶縁膜／遮光層（導電体層）の積層構造が構成されており、遮光層（導電体層）の電位によって、遮光層と多結晶シリコン膜の間に電界が発生する。従って、遮光層の電位によっては、チャネル領域の多結晶シリコン膜の裏面側（多結晶シリコン膜／絶縁膜の界面）にチャネルが形成される。その結果、トップゲート型多結晶シリコンＴＦＴのオフ電流の増加や、閾値電圧のシフトが引き起こされる。さらに、該ＴＦＴにより駆動される、液晶表示装置では、フリッカ等の表示不良が起こる。
ソース領域・ドレイン領域、チャネル領域全体を遮光している、導電体で構成される遮光層に代えて、導電体で構成される遮光層が、チャネル領域の極く一部を遮光する形状であっても、トップゲート型結晶性シリコンＴＦＴの閾値電圧のシフトが起こる。このチャネル領域の極く一部を遮光する形状においても、閾値電圧のシフトが引き起こされる機構の解明はなされていない。しかし、結晶性シリコン膜／絶縁膜／遮光層（導電体層）の積層構造が構成されると、遮光層（導電体層）の電位は、その直上に位置する一部のチャネル領域（結晶性シリコン膜／絶縁膜の界面）の電位に影響を及ぼす。例えば、遮光層（導電体層）の直上に、ゲート電極とドレイン領域の境界、所謂、ゲート電極とＬＤＤ（Lightly Doped Drain）構造の境界領域が存在すると、該境界領域の結晶性シリコン膜中の電界分布が影響を受ける。ゲート電極の中央部直下では、チャネル領域の結晶性シリコン膜中の電界分布への影響は無くとも、該境界領域の結晶性シリコン膜中の電界分布が影響を受けると、該トップゲート型結晶性シリコンＴＦＴの閾値のシフトを引き起こす可能性が推定される。
遮光層（導電体層）の電位を固定すると、遮光層と結晶性シリコン膜の間に発生する電界の変動は防止される。そのためには、遮光層に電位を印加するための電極を形成する工程、具体的には、遮光膜の電極を形成するためのコンタクトホールを形成する工程、遮光膜の電極を形成する工程が必要となる。前記工程の追加に伴って、製造コストがアップするという課題もある。さらに、ドレイン線（データ線）とゲート線（走査線）に加えて、遮光膜に一定電位を印加するための電極線を設ける必要が生じる。そのため、遮光膜に一定電位を印加するための電極線の占める面積分、画素の開口率が低下し、表示装置の輝度が低下するという課題もある。
また、特許文献２（特開2007-109868号公報）に記載されるトップゲート型多結晶シリコンＴＦＴでは、Ｎチャネル型ＴＦＴのｐ型多結晶シリコンからなるチャネル領域と接して、ｎ-層とｎ+層からなるソース領域・ドレイン領域を設け、ｎ-層を利用して、所謂、ＬＤＤ（Lightly Doped Drain）構造が構成されている。遮光層（導電体層）を、該Ｎチャネル型ＴＦＴのドレイン領域とチャネル領域の境界領域のみを覆って形成している。その際、多結晶シリコン膜／絶縁膜／遮光層（導電体層）の積層構造が構成されるが、遮光層（導電体層）の直上には、ドレイン領域のｎ-層と、該ｎ-層とｐｎ接合を形成する、ｐ型多結晶シリコンからなるチャネル領域の境界部分のみが存在している。該Ｎチャネル型ＴＦＴのドレイン領域とチャネル領域の境界領域では、前記ｐｎ接合は、逆バイアスされ、空乏化されている。その結果、遮光層（導電体層）の電位が変化しても、該Ｎチャネル型ＴＦＴの特性変動が抑えられることが開示されている。
しかしながら、遮光層（導電体層）が、ｐ型結晶性シリコンからなるチャネル領域の下に少しでも存在すると、その直上のｐ型結晶性シリコンからなるチャネル領域は、少なからず遮光層（導電体層）の電位の影響を受けてしまう。その影響を低減するため、遮光層（導電体層）の電位を固定することが好ましく、遮光層（導電体層）に一定電位を印加するための電極を設ける必要がある。
さらに、ドレイン領域のｎ-層とｐ型結晶性シリコンからなるチャネル領域の境界部分に形成されるｐｎ接合が逆バイアスされる場合に加えて、ソース領域のｎ-層とｐ型結晶性シリコンからなるチャネル領域の境界部分に形成されるｐｎ接合が逆バイアスされる場合も想定される際には、ドレイン領域のｎ-層とｐ型結晶性シリコンからなるチャネル領域の境界部分と、ソース領域のｎ-層とｐ型結晶性シリコンからなるチャネル領域の境界部分の双方に、遮光層（導電体層）を設けている。遮光層（導電体層）を、このｎ-層（ＬＤＤ領域）とｐ型結晶性シリコンからなるチャネル領域の境界部分のみを覆って形成するため、遮光層（導電体層）は、作製されるｎ-層（ＬＤＤ領域）の長さ（ＬＤＤ長）に合わせて、加工する必要がある。
Ｎチャネル型ＴＦＴがオン状態となった際、ｎ-層（ＬＤＤ領域）は、内部抵抗となるため、ｎ-層（ＬＤＤ領域）の長さ（ＬＤＤ長）が長くなると、該ＴＦＴのオン抵抗値が高くなる。その結果、該ＴＦＴのオン電流値は減少する。さらに、該Ｎチャネル型ＴＦＴにより駆動される、液晶表示装置では、該ＴＦＴのオン電流値が大幅に減少すると、画素への映像信号の書き込みが十分にできず、表示不良を引き起こしてしまう。
そのため、ｎ-層（ＬＤＤ領域）の長さ（ＬＤＤ長）は、ある程度短くする（例えば、３μｍよりも短く）必要がある。その際、遮光層（導電体層）を精度良く加工する必要があり、プロセスマージンが小さくなってしまうという課題がある。
また、Ｎチャネル型ＴＦＴにおいて、ドレイン領域のｎ-層とｐ型結晶性シリコンからなるチャネル領域の境界部分と、ソース領域のｎ-層とｐ型結晶性シリコンからなるチャネル領域の境界部分の双方に、それぞれ、ドレイン遮光層と、ソース遮光層を設ける構造を採用する際、各遮光層（導電体層）の電位を固定化しない場合、下記の問題が生じる。
Ｎチャネル型ＴＦＴが「オフ状態」となっている間は、ドレイン領域は、ドレイン電極の電位（ＶD（OFF））、ソース領域は、ソース電極の電位（ＶS（OFF））となっている。ドレイン領域のｎ-層とｐ型結晶性シリコンからなるチャネル領域の境界部分のみを覆っているドレイン遮光層には、ドレイン電極の電位（ＶD（OFF））に由来する電位（ＶBD（OFF））が誘起される。ソース領域のｎ-層とｐ型結晶性シリコンからなるチャネル領域の境界部分のみを覆っているソース遮光層には、ソース電極の電位（ＶS（OFF））に由来する電位（ＶBS（OFF））が誘起される。
その後、Ｎチャネル型ＴＦＴがオン状態となると、ドレイン領域のｎ-層（ＬＤＤ領域）には、ドレイン遮光層の電位（ＶBD（OFF））に起因する電界が、ソース領域のｎ-層（ＬＤＤ領域）には、ソース遮光層の電位（ＶBS（OFF））に起因する電界が生じる。その結果、ドレイン領域のｎ-層（ＬＤＤ領域）、ソース領域のｎ-層（ＬＤＤ領域）の一方は、相対的に高い抵抗値を示し、結果として、該ＴＦＴのオン抵抗値が上昇する場合がある。従って、該ＴＦＴのオン電流値が減少する場合がある。さらに、該Ｎチャネル型ＴＦＴにより駆動される、液晶表示装置では、該ＴＦＴのオン電流値が大幅に減少すると、画素への映像信号の書き込みが十分にできず、表示不良を引き起こしてしまう。
一方、Ｎチャネル型ＴＦＴが「オン状態」に保持される間は、ドレイン領域の電位は、ＶD（ON）、ソース領域の電位は、ＶS（ON）となる。そのため、ドレイン領域のｎ-層とｐ型チャネル領域の境界部分のみを覆っているドレイン遮光層の電位は、オフ状態の電位（ＶBD（OFF））から、オン状態におけるドレイン領域の電位（ＶD（ON））に由来する電位（ＶBD（ON））へと、次第に変化する。ソース領域のｎ-層とｐ型結晶性シリコンからなるチャネル領域の境界部分のみを覆っているソース遮光層の電位は、オフ状態の電位（ＶBS（OFF））から、オン状態におけるソース領域の電位（ＶS（ON））に由来する電位（ＶBS（ON））へと、次第に変化する。
Ｎチャネル型ＴＦＴのオン／オフ動作に伴って、ドレイン領域のｎ-層とｐ型結晶性シリコンからなるチャネル領域の境界部分のみを覆っているドレイン遮光層の電位（ＶBD（ｔ））は、「オフ状態」の電位（ＶBD（OFF））と「オン状態」の電位（ＶBD（ON））の間で変化する。ソース領域のｎ-層とｐ型結晶性シリコンからなるチャネル領域の境界部分のみを覆っているソース遮光層の電位（ＶBS（ｔ））は、「オフ状態」の電位（ＶBS（OFF））と「オン状態」の電位（ＶBS（ON））の間で変化する。オン／オフ動作の周期（τ）が短くなると、ドレイン遮光層の電位（ＶBD（ｔ））、ソース遮光層の電位（ＶBS（ｔ））の変化は、オン／オフ動作の周期（τ）に追従できなくなる。具体的には、オン／オフ動作の繰り返し周期（τ）が短い場合、ドレイン遮光層の電位（ＶBD（ｔ））の時間平均値、ソース遮光層の電位（ＶBS（ｔ））の時間平均値は、経時的に「オフ状態の電位」から「オン状態の電位」に向かって、見かけ上、「Ｄｕｔｙ比」に応じて、「シフトした状態」となる。結果として、見かけ上、該ＴＦＴのオン抵抗値の時間平均値が、「Ｄｕｔｙ比」に応じて、経時的にシフトする場合がある。従って、見かけ上、該ＴＦＴのオン電流値の時間平均値が、オン状態の「Ｄｕｔｙ比」に応じて、経時的にシフトする場合がある。
その影響を低減するため、二つの遮光層（導電体層）の電位を固定することが好ましく、二つの遮光層（導電体層）に、それぞれ一定電位を印加するための電極を設ける必要がある。
本発明は、以上に説明した課題を解決するものである。すなわち、本発明の目的は、製造コストの上昇要因となる、遮光層（導電体層）に一定電位を印加するための電極を設ける必要がなく、ＴＦＴの動作層；チャネル領域、ドレイン領域・ソース領域への光照射時に生ずる光リーク電流を抑制する機能に優れた遮光層を具えてなる薄膜トランジスタ、及びその製造方法、ならびに、該薄膜トランジスタを利用して、駆動される液晶表示装置、該液晶表示装置を組み込むことで構成される電子機器を提供することにある。
上記課題を解決するため、本発明者らは、まず、ＴＦＴの動作層；チャネル領域、ドレイン領域・ソース領域に、絶縁性透明基板側から光照射されている際、光リーク電流が生成される機構を考察した。
例えば、図２に示すトップゲート型結晶性シリコンＴＦＴ、特に、Ｐチャネル型ＴＦＴでは、ｎ型の結晶性シリコン膜に対して、ｐ型不純物を高濃度ドープして、ｐ+領域を形成して、ドレイン領域・ソース領域を作製している。また、ゲート電極の両側に、ｎ型の結晶性シリコン膜の表面側からｐ型不純物を低濃度ドープして、ｐ領域を形成して、低濃度不純物ドープ領域を設けている。ドレイン領域・ソース領域に挟まれた部分のうち、低濃度不純物ドープ領域を除いた部分は、ｎ型の結晶性シリコン領域となっている。ゲート電極直下のｎ型の結晶性シリコン領域は、チャネル領域となっている。ゲート電極の両側に設ける低濃度不純物ドープ領域は、所謂、ＬＤＤ構造を構成する、ＬＤＤ領域として機能する。
ドレイン領域／ＬＤＤ領域／チャネル領域は、ｐ+／ｐ／ｎの構造となっており、ＬＤＤ領域／チャネル領域の境界にｐｎ接合が形成されている。ソース領域／ＬＤＤ領域／チャネル領域も、ｐ+／ｐ／ｎの構造となっており、ＬＤＤ領域／チャネル領域の境界にｐｎ接合が形成されている。該Ｐチャネル型ＴＦＴが「オフ状態」である場合、該Ｐチャネル型ＴＦＴのゲート電極に印加される、「オフ状態」のゲート電圧Ｖｇ（ＯＦＦ）は、ドレイン電極に印加されるドレイン電圧ＶD、ソース電極に印加されるソース電圧ＶSに対して、通常、Ｖｇ（OFF）＞ＶS＞ＶDとなる範囲に設定される。
従って、該Ｐチャネル型ＴＦＴが「オフ状態」であり、Ｖｇ（OFF）＞ＶS＞ＶDである場合、ドレイン側のｐｎ接合は、逆バイアス状態である。その結果、該Ｐチャネル型ＴＦＴのゲート電極に「オフ状態」のゲート電圧Ｖｇ（OFF）が印加されている場合、ドレイン側のｐｎ接合部分では、ｐ+／ｐ／ｎの構造中、ｐ領域（ＬＤＤ領域）／チャネル領域（ｎ領域）の境界部分に幅広い空乏層が形成されている。
加えて、ドレイン側のＬＤＤ領域／下地層の界面は、ｐ領域／下地層（絶縁膜）の接合となっており、この接合に起因して、下地層と接するドレイン側のＬＤＤ領域に空乏化領域が形成されている。
一方、該Ｐチャネル型ＴＦＴが「オフ状態」である際、ソース側のｐｎ接合は、通常、順バイアス状態／零バイアス状態となっている。なお、ソース側のｐｎ接合部分でも、ｐ+／ｐ／ｎの構造中、ｐ領域（ＬＤＤ領域）／チャネル領域の境界部分に空乏層が形成されている。特に、ゲート絶縁膜側において、ソース側のｐｎ接合も逆バイアス状態となる場合には、ソース側のＬＤＤ領域／チャネル領域のｐｎ接合に空乏層が形成されている。一方、ゲート電極の直下のチャネル領域は、ｎ型の結晶性シリコン層で構成されており、該Ｐチャネル型ＴＦＴが「オフ状態」である際、ゲート絶縁膜側のチャネル領域の大半は空乏していない。
絶縁性透明基板側から光照射すると、絶縁性透明基板と下地層を透過した光が結晶性シリコン膜に入射される。結晶性シリコン膜に入射される光のうち、結晶性シリコンの禁制帯幅Ｅｇよりも高いエネルギーを有する光のみが、結晶性シリコン膜で吸収され、電子と正孔の対が生成される。ｐ+領域（ドレイン領域・ソース領域）では、高密度の正孔が存在するため、生成した電子は、正孔と再結合して消滅する。また、該Ｐチャネル型ＴＦＴのゲート電極に「オフ状態」のゲート電圧Ｖｇ（OFF）が印加されている場合、ゲート電極直下のチャネル領域（ｎ領域）では、相当の密度の電子が存在するため、生成した正孔の相当部分は、電子と再結合して消滅する。
一方、ドレイン側のＬＤＤ領域／チャネル領域の境界には、ｐｎ接合に起因する空乏層が形成され、さらに、ドレイン側のＬＤＤ領域と下地層との界面にも、空乏化領域が形成されている。そのため、前記空乏層ならびに空乏化領域中で生成した電子と正孔は、殆ど再結合せず、空乏層ならびに空乏化領域中の電界によって、正孔はｐ+領域（ドレイン領域）へ、電子はチャネル領域（ｎ領域）へと走行する。
また、ゲート絶縁膜側において、ソース側のｐｎ接合も逆バイアス状態となる際、ソース側のＬＤＤ領域／チャネル領域のｐｎ接合にも、空乏層が形成されている。このソース側の空乏層中で生成した電子と正孔は、正孔はチャネル領域側から注入される電子と再結合し、電子は、ＬＤＤ領域側から注入される正孔と再結合する。
結果として、ドレイン側のＬＤＤ領域／チャネル領域の境界部分（ｐｎ接合部分）の空乏層、ドレイン側のＬＤＤ領域／下地層の境界部分（接合部分）の空乏化領域に入射した光によって、前記空乏層ならびに空乏化領域中で生成した電子と正孔が、光リーク電流を生成する主な原因となることに想到した。
従って、ドレイン側のＬＤＤ領域／チャネル領域の境界部分（ｐｎ接合部分）の空乏層、ならびに、ドレイン側のＬＤＤ領域／下地層の境界部分（接合部分）の空乏化領域に入射する光を遮光することで、光リーク電流の生成を効果的に抑制できることに想到した。
実際に、遮光膜を絶縁性透明基板の上面に設け、絶縁性透明基板と下地層を透過し、結晶性シリコン膜に入射される光を遮光する際、該Ｐチャネル型ＴＦＴのゲート電極直下のチャネル領域（ｎ型の結晶性シリコン）部分は、遮光膜で覆われていないが、ドレイン側のＬＤＤ領域／チャネル領域の境界部分の空乏層、ならびに、ドレイン側のＬＤＤ領域／下地層の境界部分（接合部分）の空乏化領域に入射する光を遮光することで、光リーク電流の生成を効果的に抑制できることを確認した。
その際、遮光膜に対して、一定の電位を印加する電極を設けない構造を選択するが、該Ｐチャネル型ＴＦＴのゲート電極直下のチャネル領域（ｎ型の結晶性シリコン）部分は、遮光膜で覆われていないため、該チャネル領域（ｎ型の結晶性シリコン）部分に対する、遮光膜の電位変動の影響は軽減される。従って、遮光膜の電位の変動に起因する、ＴＦＴの閾値電圧のシフト量は、抑制されることとも確認した。
一方、該Ｐチャネル型ＴＦＴのドレイン領域（ｐ+領域）とドレイン側のＬＤＤ領域（ｐ領域）、ならびに、ソース領域（ｐ+領域）とソース側のＬＤＤ領域（ｐ領域）は、それぞれ、分割された遮光膜の二つの領域で覆われている。ドレイン領域とドレイン側のＬＤＤ領域は、遮光膜のドレイン側領域の電位（ＶBD（ｔ））の影響を受ける。ソース領域とソース側のＬＤＤ領域は、遮光膜のソース側領域の電位（ＶBS（ｔ））の影響を受ける。その際、ＬＤＤ領域（ｐ領域）が形成されている部分において、影響が及ぶ範囲は、主に、下地層と接する部分となっている。そのため、該Ｐチャネル型ＴＦＴが「オン状態」となった際、オン抵抗値は、主に、ゲート絶縁膜側に形成されるＰチャネルとＬＤＤ領域の抵抗となっている。すなわち、ＬＤＤ領域の下地層と接する領域は、オン抵抗値に実質的な寄与を持っていない。そのため、周期的なオン／オフ動作に伴って、遮光膜のドレイン側領域の電位（ＶBD（ｔ））、遮光膜のソース側領域の電位（ＶBS（ｔ））が、「オフ状態の電位」と「オン状態の電位」の間で変動しても、該Ｐチャネル型ＴＦＴのオン抵抗値の上昇は、実質的に生じないことも確認した。
特に、分割された遮光膜の二つの領域、遮光膜のドレイン側領域と遮光膜のソース側領域が、結晶性シリコン膜が形成されていない領域において電気的に連結される構造を採用すると、この連結部によって、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は、実質的に等しい電位とできる（ＶBD（ｔ）≒ＶBS（ｔ））ことを見出した。
Ｐチャネル型ＴＦＴにおいて、遮光膜のドレイン側領域と遮光膜のソース側領域が電気的に連結される構造では、ドレイン領域／下地層／遮光膜のドレイン側領域からなるＭＩＳ接合（キャパシタＣD）と、ソース領域／下地層／遮光膜のソース側領域からなるＭＩＳ接合（キャパシタＣS）とが、直列に連結されている状態に相当する。その状況では、ドレイン領域の電位（ＶD（ｔ））とソース領域の電位（ＶS（ｔ））が、ＶS（ｔ）＞ＶD（ｔ）である場合、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は、ＶS（ｔ）＞ＶBS（ｔ）≒ＶBD（ｔ）＞ＶD（ｔ）の条件を満足することを見出した。
特に、ＶS（ｔ）＞ＶD（ｔ）である場合、「オフ状態」の定常状態、すなわち、キャパシタＣD、キャパシタＣSの充電が完了した状態に達すると、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は、ＶS（ｔ）＞ＶBS（ｔ）＝ＶBD（ｔ）＞ＶD（ｔ）の条件を満足する。その際、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は、ドレイン領域の電位（ＶD（ｔ））とソース領域の電位（ＶS（ｔ））間の平均的な電位に保たれる。
一方、Ｐチャネル型ＴＦＴにおいて、遮光膜のドレイン側領域と遮光膜のソース側領域が電気的に分離されている構造では、ドレイン領域／下地層／遮光膜のドレイン側領域からなるＭＩＳ接合（キャパシタＣD）、遮光膜のドレイン側領域／下地層／遮光膜のソース側領域からなるＭＩＭ接合（キャパシタＣDIS）、ソース領域／下地層／遮光膜のソース側領域からなるＭＩＳ接合（キャパシタＣS）が、直列に連結されている状態に相当する。その状況では、ドレイン領域の電位（ＶD（ｔ））とソース領域の電位（ＶS（ｔ））が、ＶS（ｔ）＞ＶD（ｔ）であるとすると、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は、ＶS（ｔ）≧ＶBS（ｔ）＞ＶBD（ｔ）≧ＶD（ｔ）の条件を満足することを見出した。
特に、ＶS（ｔ）＞ＶD（ｔ）である場合、「オフ状態」の定常状態、すなわち、キャパシタＣD、キャパシタＣDIS、キャパシタＣSの充電が完了した状態に達すると、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は、ＶS（ｔ）＞ＶBS（ｔ）＞ＶBD（ｔ）＞ＶD（ｔ）の条件を満足する。
例えば、遮光膜のドレイン側領域と遮光膜のソース側領域が電気的に連結される構造では、遮光膜のドレイン側領域と遮光膜のソース側領域が対称的な配置とすると、ドレイン・バイアス（ＶD）とソース・バイアス（ＶS）を周期的に反転させる操作を継続しても、「オフ状態」の定常状態では、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は、実質的に、ＶBD（ｔ）＝ＶBS（ｔ）に維持される状態となる。また、周期的なオン／オフ動作を行う際、ドレイン領域／下地層／遮光膜のドレイン側領域からなるＭＩＳ接合（キャパシタＣD）、ソース領域／下地層／遮光膜のソース側領域からなるＭＩＳ接合（キャパシタＣS）の充放電が速やかに起こらなくとも、「オフ状態」における、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））の経時的なシフトは抑制されることを見出した。
一方、遮光膜のドレイン側領域と遮光膜のソース側領域が電気的に分離される構造では、遮光膜のドレイン側領域と遮光膜のソース側領域が対称的な配置としても、ドレイン・バイアス（ＶD）とソース・バイアス（ＶS）を周期的に反転させると、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は周期的に変動する。また、周期的なオン／オフ動作を行う際、ドレイン領域／下地層／遮光膜のドレイン側領域からなるＭＩＳ接合（キャパシタＣD）、ソース領域／下地層／遮光膜のソース側領域からなるＭＩＳ接合（キャパシタＣS）、遮光膜のドレイン側領域／下地層／遮光膜のソース側領域からなるＭＩＭ接合（キャパシタＣDIS）の充放電が速やかに起こらないと、「オフ状態」における、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））の経時的なシフトが引き起こされることが想定される。
従って、ドレイン・バイアス（ＶD）とソース・バイアス（ＶS）を周期的に反転させる操作を継続する場合、また、周期的なオン／オフ動作を行う際、連結部を設けることで、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））の経時的なシフトを実質的に抑制できることを見出した。勿論、周期的なオン／オフ動作を行っても、「オフ状態」における、遮光膜のドレイン側領域の電位（ＶBD（ｔ））、遮光膜のソース側領域の電位（ＶBS（ｔ））は実質的に一定に保持されるため、該Ｐチャネル型ＴＦＴのオン抵抗値は、経時的にシフトすることはないことを見出した。
以上の一連の知見に基づき、本発明者らは、本発明を完成させた。
まず、本発明の第一の形態は、下記の薄膜トランジスタの発明である。すなわち、本発明の第一の形態にかかる薄膜トランジスタは：
透明基板上に形成されるトップゲート型薄膜トランジスタであって、
該薄膜トランジスタにおいては、
前記透明基板上に、
パターン化された遮光膜と、
下地層と、
パターン化された結晶性シリコン膜と、
ゲート絶縁膜と、
パターン化されたゲート電極膜が順次積層されており；
前記パターン化した結晶性シリコン膜は、
前記パターン化したゲート電極膜と重なるチャネル領域と、
前記チャネル領域に接する二つの低濃度不純物領域を有しており；
前記パターン化した遮光膜は、前記チャネル領域と重ならないように配置され、かつ、前記二つの低濃度不純物領域の何れの低濃度不純物領域においても少なくとも一部が重なるように配置されている
ことを特徴とする薄膜トランジスタである。
なお、本発明の第一の形態にかかる薄膜トランジスタでは、
前記チャネル領域は、第一の導電型の領域からなり、
前記二つの低濃度不純物領域は、ともに第二の導電型の低濃度不純物ドープ領域からなる構造を選択することが好ましい。例えば、前記チャネル領域は、キャリアが電子である第一の導電型の領域からなり、前記二つの低濃度不純物領域は、キャリアが正孔である第二の導電型の低濃度不純物ドープ領域からなる構造を選択することが好ましい。
前記透明基板として、絶縁性透明基板を利用することが望ましい。また、前記下地層として、光透過性絶縁性材料からなる下地層を利用することが望ましい。勿論、前記パターン化した遮光膜は、光不透過性導電性材料からなることが望ましい。さらに、前記パターン化された結晶性シリコン膜は、ドレイン領域、ソース領域として使用される、二つの第二の導電型の高濃度不純物ドープ領域を有していることが望ましい。
さらには、前記透明基板は、絶縁性透明基板であり；
前記下地層は、光透過性絶縁性材料からなる層であり；
前記パターン化された遮光膜は、その膜全面が前記透明基板ならびに下地層により囲まれ、電気的に孤立されている形態とすることが好ましい。
また、前記パターン化された遮光膜は、
前記パターン化された結晶性シリコン膜の直下に位置しない、第３の領域を有しており、
チャネル領域を挟んで分割されている、前記遮光膜のドレイン側の領域と遮光膜のソース側の領域は、前記遮光膜の第３の領域を介して、電気的に相互接続されている形態とすることが好ましい。
例えば、本発明の第一の形態にかかる薄膜トランジスタの一態様は、
絶縁性透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタであって、
該薄膜トランジスタは、
絶縁性透明基板と、
絶縁性透明基板の上面上に形成される、パターン化された遮光膜と、
パターン化された遮光膜と絶縁性透明基板の上面を被覆するように形成される、光透過性絶縁性材料からなる下地層と、
下地層の上面上に形成される、パターン化された結晶性シリコン膜と、
パターン化された結晶性シリコン膜と下地層の上面を被覆するように形成される、ゲート絶縁膜と、
ゲート絶縁膜の上面上に形成される、パターン化されたゲート電極膜を具え；
前記パターン化されたゲート電極膜からなる、ゲート電極と、
前記ゲート絶縁膜と、
ゲート絶縁膜と接するパターン化された結晶性シリコン膜の、ゲート電極の直下の第一の導電型の領域からなる、チャネル領域と、
パターン化された結晶性シリコン膜に形成される、第二の導電型の高濃度不純物ドープ領域からなる、ドレイン領域と、
パターン化された結晶性シリコン膜に形成される、第二の導電型の高濃度不純物ドープ領域からなる、ソース領域と、
チャネル領域の両側において、パターン化された結晶性シリコン膜のゲート絶縁膜と接する面側に形成される、第二の導電型の低濃度不純物ドープ領域からなる、ＬＤＤ領域と、
ドレイン領域とソース領域の上面とそれぞれ電気的に接続されるように形成される、電極膜からなる、ドレイン電極とソース電極とによって、
電界効果トランジスタを構成しており；
該電界効果トランジスタのオン状態では、
ゲート電極に閾値電圧を超えるゲート電圧を印加することで、チャネルが形成され、
ドレイン領域とソース領域との間に、前記チャネルとその両側のＬＤＤ領域を経由するキャリアの流路が形成され；
前記パターン化された遮光膜は、
光不透過性導電性材料からなり、
絶縁性透明基板と下地層とで取り囲まれ、電気的に孤立された状態となっており；
前記チャネル領域の直下には、前記パターン化された遮光膜は存在してなく、
少なくとも、該パターン化された遮光膜の形成領域は、前記ドレイン領域の直下の領域の一部と、ならびに、前記ソース領域の直下の領域の一部と、それぞれ重なり、
前記チャネル領域の両側に設けるＬＤＤ領域のそれぞれに対して、該ＬＤＤ領域の直下の領域の一部と、該パターン化された遮光膜の形成領域は重なるように配置されている
ことを特徴とする薄膜トランジスタである。
また、本発明の第二の形態は、下記の薄膜トランジスタの発明である。すなわち、本発明の第二の形態にかかる薄膜トランジスタは：
透明基板上に形成されるトップゲート型薄膜トランジスタであって、
該薄膜トランジスタにおいては、
前記透明基板上に、
パターン化された遮光膜と、
下地層と、
パターン化された結晶性シリコン膜と、
ゲート絶縁膜と、
パターン化されたゲート電極膜が順次積層されており；
前記パターン化した結晶性シリコン膜は、
高濃度不純物ドープ領域からなる、ドレイン領域とソース領域と、
前記パターン化したゲート電極膜と重なる、長さＬのチャネル領域と、
前記ゲート電極膜の両側に、前記チャネル領域に接して、低濃度不純物ドープ領域からなる長さｄのドレイン側ＬＤＤ領域と長さｄのソース側ＬＤＤ領域を有しており；
前記パターン化した遮光膜は、
チャネル領域を挟んで、ドレイン側の領域とソース側の領域に分割されており、
前記チャネル領域と重ならないように配置されており、
分割された遮光膜のドレイン側の領域とソース側の領域の間に、前記チャネル領域の長さＬ以上の間隔ｘの隙間を設けて、
分割された遮光膜のドレイン側の領域は、少なくとも、長さｄのドレイン側ＬＤＤ領域の一部とドレイン領域の一部と重なるように配置され、
分割された遮光膜のソース側の領域は、少なくとも、長さｄのソース側ＬＤＤ領域の一部とソース領域の一部と重なるように配置されている
ことを特徴とする薄膜トランジスタである。
特には、前記チャネル領域の長さＬ、ドレイン側ＬＤＤ領域の長さｄ、ソース側ＬＤＤ領域の長さｄに対して、
チャネル領域を挟んで分割されている、遮光膜のドレイン側の領域と遮光膜のソース側の領域の間に設ける、前記隙間の間隔ｘは、下記の式（１）を満足するように選択されている：
Ｌ＋２ｄ≧ｘ≧Ｌ 式（１）
ことを特徴とする薄膜トランジスタである。
なお、本発明の第二の形態にかかる薄膜トランジスタでは、
前記チャネル領域は、第一の導電型の領域からなり、
前記ドレイン側ＬＤＤ領域とソース側ＬＤＤ領域は、ともに第二の導電型の低濃度不純物ドープ領域からなる構造を選択することが好ましい。例えば、前記チャネル領域は、キャリアが電子である第一の導電型の領域からなり、前記二つの低濃度不純物領域は、キャリアが正孔である第二の導電型の低濃度不純物ドープ領域からなる構造を選択することが好ましい。
前記透明基板として、絶縁性透明基板を利用することが望ましい。また、前記下地層として、光透過性絶縁性材料からなる下地層を利用することが望ましい。勿論、前記パターン化した遮光膜は、光不透過性導電性材料からなることが望ましい。
さらには、前記透明基板は、絶縁性透明基板であり；
前記下地層は、光透過性絶縁性材料からなる層であり；
前記パターン化された遮光膜は、その膜全面が前記透明基板ならびに下地層により囲まれ、電気的に孤立されている形態とすることが好ましい。
また、前記パターン化された遮光膜は、
前記パターン化された結晶性シリコン膜の直下に位置しない、第３の領域を有しており、
チャネル領域を挟んで分割されている、前記遮光膜のドレイン側の領域と遮光膜のソース側の領域は、前記遮光膜の第３の領域を介して、電気的に相互接続されている形態とすることが好ましい。
例えば、本発明の第二の形態にかかる薄膜トランジスタの一態様は、
絶縁性透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタであって、
該薄膜トランジスタは、
絶縁性透明基板と、
絶縁性透明基板の上面上に形成される、パターン化された遮光膜と、
パターン化された遮光膜と絶縁性透明基板の上面を被覆するように形成される、光透過性絶縁性材料からなる下地層と、
下地層の上面上に形成される、パターン化された第一の導電型の結晶性シリコン膜と、
パターン化された結晶性シリコン膜と下地層の上面を被覆するように形成される、ゲート絶縁膜と、
ゲート絶縁膜の上面上に形成される、パターン化されたゲート電極膜を具え；
前記パターン化されたゲート電極膜からなる、ゲート長Ｌgateのゲート電極と、
前記ゲート絶縁膜と、
ゲート絶縁膜と接するパターン化された結晶性シリコン膜の、ゲート長Ｌgateのゲート電極の直下の第一の導電型の領域からなる、ゲート長Ｌgateと等しい長さＬのチャネル領域と、
ゲート電極の両側、パターン化された結晶性シリコン膜に形成される、第二の導電型の高濃度不純物ドープ領域からなる、長さＬDのドレイン領域と長さＬSのソース領域と、
チャネル領域と、ドレイン領域とソース領域との間に、パターン化された結晶性シリコン膜のゲート絶縁膜と接する面側に形成される、第二の導電型の低濃度不純物ドープ領域からなる、長さｄのドレイン側ＬＤＤ領域と長さｄのソース側ＬＤＤ領域と、
ドレイン領域とソース領域の上面とそれぞれ電気的に接続されるように形成される、電極膜からなる、ドレイン電極とソース電極とによって、
電界効果トランジスタを構成しており；
該電界効果トランジスタのオン状態では、
ゲート電極に閾値電圧を超えるゲート電圧を印加することで、チャネルが形成され、
ドレイン領域とソース領域との間に、ドレイン領域、ドレイン側ＬＤＤ領域、チャネル、ソース側ＬＤＤ領域、ソース領域を経由するキャリアの流路が形成され；
前記パターン化された遮光膜は、
光不透過性導電性材料からなり、
絶縁性透明基板と下地層とで取り囲まれ、電気的に孤立された状態となっており；
該パターン化された遮光膜は、
チャネル領域を挟んで、ドレイン側の領域とソース側の領域に分割されており、
前記チャネル領域と重ならないように配置されており、
分割された遮光膜のドレイン側の領域とソース側の領域の間に、前記チャネル領域の長さＬ以上の間隔ｘの隙間を設けて、
分割された遮光膜のドレイン側の領域は、少なくとも、長さｄのドレイン側ＬＤＤ領域の一部とドレイン領域の一部と重なるように配置され、
分割された遮光膜のソース側の領域は、少なくとも、長さｄのソース側ＬＤＤ領域の一部とソース領域の一部と重なるように配置されている
ことを特徴とする薄膜トランジスタである。
その際、本発明の第二の形態にかかる薄膜トランジスタにおいては、
前記チャネル領域の長さＬ、ドレイン側ＬＤＤ領域の長さｄ、ソース側ＬＤＤ領域の長さｄに対して、
チャネル領域を挟んで分割されている、遮光膜のドレイン側の領域と遮光膜のソース側の領域の間に設ける、前記隙間の間隔ｘは、下記の式（１）を満足するように選択されている：
Ｌ＋２ｄ≧ｘ≧Ｌ 式（１）
ことが好ましい。
また、チャネル領域を挟んで分割されている、遮光膜のドレイン側の領域と遮光膜のソース側の領域は、
該遮光膜のドレイン側の領域のゲート電極側の端部と、該遮光膜のソース側の領域のゲート電極側の端部は、
ゲート電極に対して、対称な位置となるように配置されていることが望ましい。

上記の本発明の第一の形態にかかる薄膜トランジスタ、ならびに、本発明の第二の形態にかかる薄膜トランジスタでは、
前記パターン化された遮光膜は、
前記パターン化された第一の導電型の結晶性シリコン膜の直下に位置しない、第３の領域を有しており、
チャネル領域を挟んで分割されている、前記遮光膜のドレイン側の領域と遮光膜のソース側の領域は、前記遮光膜の第３の領域を介して、電気的に相互接続されている構造を採用することが好ましい。
さらには、
前記第二の導電型の高濃度不純物ドープ領域は、下地層の上面に達しており、
前記第二の導電型の低濃度不純物ドープ領域も、下地層の上面に達している構造を採用することが好ましい。
上記の本発明の第一の形態にかかる薄膜トランジスタ、ならびに、本発明の第二の形態にかかる薄膜トランジスタでは、
前記トップゲート型の電界効果トランジスタは、
ゲート電極とゲート絶縁膜の上面を被覆するように形成される、層間絶縁膜を具えている構造とすることが望ましい。
一方、本発明の第一の形態にかかる薄膜トランジスタ、ならびに、本発明の第二の形態にかかる薄膜トランジスタでは、
前記第一の導電型は、正孔をキャリアとする導電型であり、
前記第二の導電型は、電子をキャリアとする導電型であり、
構成される、前記トップゲート型の電界効果トランジスタは、Ｎ−チャネル型電界効果トランジスタである構成を選択することができる。
あるいは、
前記第一の導電型は、電子をキャリアとする導電型であり、
前記第二の導電型は、正孔をキャリアとする導電型であり、
構成される、前記トップゲート型の電界効果トランジスタは、Ｐ−チャネル型電界効果トランジスタである構成を選択することができる。
本発明の第三の形態は、上記の本発明の第一の形態にかかる薄膜トランジスタを製造する方法の発明である。すなわち、本発明の第三の形態にかかる薄膜トランジスタの製造方法は：
透明基板上に、上記の構成を有する本発明の第一の形態にかかる薄膜トランジスタを製造する方法であって、
該薄膜トランジスタの製造方法は、
前記透明基板上に、
パターン化された遮光膜と、
下地層と、
パターン化された結晶性シリコン膜と、
ゲート絶縁膜と、
パターン化されたゲート電極膜を、順次積層してなる構造を形成する工程を有しており；
前記パターン化した結晶性シリコン膜は、
前記パターン化したゲート電極膜と重なるチャネル領域と、
前記チャネル領域に接する二つの低濃度不純物領域を有しており；
前記パターン化した遮光膜は、前記チャネル領域と重ならないように配置され、かつ、前記二つの低濃度不純物領域の何れの低濃度不純物領域においても少なくとも一部が重なるように配置されている
ことを特徴とする薄膜トランジスタの製造方法である。
なお、本発明の第三の形態にかかる薄膜トランジスタの製造方法では、
前記チャネル領域は、第一の導電型の領域からなり、
前記二つの低濃度不純物領域は、ともに第二の導電型の低濃度不純物ドープ領域からなる構造を選択することが好ましい。例えば、前記チャネル領域は、キャリアが電子である第一の導電型の領域からなり、前記二つの低濃度不純物領域は、キャリアが正孔である第二の導電型の低濃度不純物ドープ領域からなる構造を選択することが好ましい。
前記透明基板として、絶縁性透明基板を利用することが望ましい。また、前記下地層として、光透過性絶縁性材料からなる下地層を利用することが望ましい。勿論、前記パターン化した遮光膜は、光不透過性導電性材料からなることが望ましい。さらに、前記パターン化された結晶性シリコン膜は、ドレイン領域、ソース領域として使用される、二つの高濃度不純物ドープ領域を有していることが望ましい。
さらには、前記透明基板は、絶縁性透明基板であり；
前記下地層は、光透過性絶縁性材料からなる層であり；
前記パターン化された遮光膜は、その膜全面が前記透明基板ならびに下地層により囲まれ、電気的に孤立されている形態とすることが好ましい。
また、前記パターン化された遮光膜は、
前記パターン化された結晶性シリコン膜の直下に位置しない、第３の領域を有しており、
チャネル領域を挟んで分割されている、前記遮光膜のドレイン側の領域と遮光膜のソース側の領域は、前記遮光膜の第３の領域を介して、電気的に相互接続されている形態とすることが好ましい。
例えば、本発明の第三の形態にかかる薄膜トランジスタの製造方法の一態様は、
絶縁性透明基板上に、上述の本発明の第一の形態にかかる薄膜トランジスタの一態様として例示する薄膜トランジスタを製造する方法であって、
該薄膜トランジスタの製造方法は、
前記絶縁性透明基板の上面上に、前記光不透過性導電性材料からなる膜を形成する工程(１)；
前記光不透過性導電性材料からなる膜をパターニングして、前記パターン化された遮光膜を絶縁性透明基板の上面上に形成する工程（２）；
前記パターン化された遮光膜と絶縁性透明基板の上面を被覆するように、光透過性絶縁性材料からなる膜を形成し、下地層を形成する工程（３）；
前記下地層の上面上に、アモルファスシリコン膜を形成する工程（４）；
前記下地層の上面上に形成されたアモルファスシリコン膜をエキシマレーザ等の照射により熱処理して、第一の導電型の結晶性シリコン膜を形成する工程（５）；
前記第一の導電型の結晶性シリコン膜をパターニングして、前記パターン化された第一の導電型の結晶性シリコン膜を前記下地層の上面上に形成する工程（６）；
前記パターン化された結晶性シリコン膜と下地層の上面を被覆するように、前記ゲート絶縁膜を形成する工程（７）；
前記ゲート絶縁膜の上面上に、ゲート電極膜を形成する工程（８）；
前記ゲート電極膜をパターニングして、前記パターン化されたゲート電極膜をゲート絶縁膜の上面上に形成する工程（９）；
前記パターン化された第一の導電型の結晶性シリコン膜に、第二の導電性を付与する不純物を高濃度で注入してなる、ドレイン領域用の第二の導電型の高濃度不純物ドープ領域とソース領域用の第二の導電型の高濃度不純物ドープ領域を作製する工程（１０）；
ゲート電極の両側に、前記パターン化された第一の導電型の結晶性シリコン膜に、第二の導電性を付与する不純物を低濃度で注入してなる、第二の導電型の低濃度不純物ドープ領域を作製する工程（１１）；
前記第二の導電型の高濃度不純物ドープ領域、ならびに第二の導電型の低濃度不純物ドープ領域に、それぞれ注入されている第二の導電性を付与する不純物を活性化熱処理して、前記第二の導電型の高濃度不純物ドープ領域から、前記ドレイン領域とソース領域を形成し、ならびに、前記第二の導電型の低濃度不純物ドープ領域から、前記ゲート電極の両側に、それぞれＬＤＤ領域を形成する工程（１２）；
前記ドレイン領域とソース領域の上面を覆うゲート絶縁膜に電極形成用の開口部を設け、該開口部において、ドレイン領域とソース領域の上面とそれぞれ電気的に接続されるように電極膜を形成し、前記ドレイン電極とソース電極を作製する工程（１３）；
少なくとも、上記工程（１）〜工程（１３）を具えており；
工程（９）で形成される、前記パターン化されたゲート電極膜の長さは、ゲート電極のゲート長と等しく選択され；
ゲート絶縁膜と接するパターン化された第一の導電型の結晶性シリコン膜の、ゲート長のゲート電極の直下の領域は、ゲート長と等しい長さのチャネル領域とされ；
工程（１０）で作製される、前記第二の導電型の高濃度不純物ドープ領域の長さは、それぞれ、前記ドレイン領域の長さＬDとソース領域の長さＬSと等しく選択され；
工程（１１）でゲート電極とドレイン領域との間、ならびに、ゲート電極とソース領域との間に作製される、前記第二の導電型の低濃度不純物ドープ領域の長さは、それぞれ、ドレイン側ＬＤＤ領域の長さｄとソース側ＬＤＤ領域の長さｄと等しく選択され；
工程（２）で形成される、前記パターン化された遮光膜のパターン形状は、
チャネル領域を挟んで、ドレイン側の領域とソース側の領域に分割されており、
前記チャネル領域と重ならないように配置されており、
少なくとも、該パターン化された遮光膜の形成領域は、前記ドレイン領域の直下の領域の一部と、ならびに、前記ソース領域の直下の領域の一部と、それぞれ重なり、
前記チャネル領域の両側に設けるＬＤＤ領域のそれぞれに対して、該ＬＤＤ領域の直下の領域の一部と、該パターン化された遮光膜の形成領域は重なるように、
前記チャネル領域の長さ以上の間隔ｘの隙間を具える、パターン形状の選択がなされ、
工程（９）で形成される、前記パターン化されたゲート電極膜は、
工程（２）で形成される、前記パターン化された遮光膜のパターン形状に対して、
前記チャネル領域の長さ以上の間隔ｘの隙間に上部に、前記パターン化されたゲート電極膜の配置位置を選択し、
前記パターン化されたゲート電極膜の配置位置は、
前記パターン化されたゲート電極膜のドレイン領域側の側端と、前記ドレイン領域のゲート電極膜側の側端との間に、長さｄの間隔を設け、
前記パターン化されたゲート電極膜のソース領域側の側端と、前記ソース領域のゲート電極膜側の側端との間に、長さｄの間隔を設けるように、
前記パターン化されたゲート電極膜の配置位置の位置決めを行う
ことを特徴とする薄膜トランジスタの製造方法である。
本発明の第四の形態は、上記の本発明の第二の形態にかかる薄膜トランジスタを製造する方法の発明である。すなわち、本発明の第四の形態にかかる薄膜トランジスタの製造方法は：
透明基板上に、上記の構成を有する本発明の第二の形態にかかる薄膜トランジスタを製造する方法であって、
該薄膜トランジスタの製造方法は、
前記透明基板上に、
パターン化された遮光膜と、
下地層と、
パターン化された結晶性シリコン膜と、
ゲート絶縁膜と、
パターン化されたゲート電極膜を、順次積層してなる構造を形成する工程を有しており；
前記パターン化した結晶性シリコン膜は、
高濃度不純物ドープ領域からなる、ドレイン領域とソース領域と、
前記パターン化したゲート電極膜と重なる、長さＬのチャネル領域と、
前記ゲート電極膜の両側に、前記チャネル領域に接して、低濃度不純物ドープ領域からなる長さｄのドレイン側ＬＤＤ領域と長さｄのソース側ＬＤＤ領域を有しており；
前記パターン化した遮光膜は、
チャネル領域を挟んで、ドレイン側の領域とソース側の領域に分割されており、
前記チャネル領域と重ならないように配置されており、
分割された遮光膜のドレイン側の領域とソース側の領域の間に、前記チャネル領域の長さＬ以上の間隔ｘの隙間を設けて、
分割された遮光膜のドレイン側の領域は、少なくとも、長さｄのドレイン側ＬＤＤ領域の一部とドレイン領域の一部と重なるように配置され、
分割された遮光膜のソース側の領域は、少なくとも、長さｄのソース側ＬＤＤ領域の一部とソース領域の一部と重なるように配置されている
ことを特徴とする薄膜トランジスタの製造方法である。
なお、本発明の第四の形態にかかる薄膜トランジスタの製造方法では、
前記チャネル領域は、第一の導電型の領域からなり、
前記ドレイン側ＬＤＤ領域とソース側ＬＤＤ領域は、ともに第二の導電型の低濃度不純物ドープ領域からなる構造を選択することが好ましい。例えば、前記チャネル領域は、キャリアが電子である第一の導電型の領域からなり、前記二つの低濃度不純物領域は、キャリアが正孔である第二の導電型の低濃度不純物ドープ領域からなる構造を選択することが好ましい。
前記透明基板として、絶縁性透明基板を利用することが望ましい。また、前記下地層として、光透過性絶縁性材料からなる下地層を利用することが望ましい。勿論、前記パターン化した遮光膜は、光不透過性導電性材料からなることが望ましい。
さらには、前記透明基板は、絶縁性透明基板であり；
前記下地層は、光透過性絶縁性材料からなる層であり；
前記パターン化された遮光膜は、その膜全面が前記透明基板ならびに下地層により囲まれ、電気的に孤立されている形態とすることが好ましい。
また、前記パターン化された遮光膜は、
前記パターン化された結晶性シリコン膜の直下に位置しない、第３の領域を有しており、
チャネル領域を挟んで分割されている、前記遮光膜のドレイン側の領域と遮光膜のソース側の領域は、前記遮光膜の第３の領域を介して、電気的に相互接続されている形態とすることが好ましい。
例えば、本発明の第四の形態にかかる薄膜トランジスタの製造方法の一態様は、
絶縁性透明基板上に、上述の本発明の第二の形態にかかる薄膜トランジスタの一態様として例示する薄膜トランジスタを製造する方法であって、
該薄膜トランジスタの製造方法は、
前記絶縁性透明基板の上面上に、前記光不透過性導電性材料からなる膜を形成する工程(１)；
前記光不透過性導電性材料からなる膜をパターニングして、前記パターン化された遮光膜を絶縁性透明基板の上面上に形成する工程（２）；
前記パターン化された遮光膜と絶縁性透明基板の上面を被覆するように、光透過性絶縁性材料からなる膜を形成し、下地層を形成する工程（３）；
前記下地層の上面上に、アモルファスシリコン膜を形成する工程（４）；
前記下地層の上面上に形成されたアモルファスシリコン膜をエキシマレーザ等の照射により熱処理して、第一の導電型の結晶性シリコン膜を形成する工程（５）；
前記第一の導電型の結晶性シリコン膜をパターニングして、前記パターン化された第一の導電型の結晶性シリコン膜を前記下地層の上面上に形成する工程（６）；
前記パターン化された結晶性シリコン膜と下地層の上面を被覆するように、前記ゲート絶縁膜を形成する工程（７）；
前記ゲート絶縁膜の上面上に、ゲート電極膜を形成する工程（８）；
前記ゲート電極膜をパターニングして、前記パターン化されたゲート電極膜をゲート絶縁膜の上面上に形成する工程（９）；
ゲート電極の両側、前記パターン化された第一の導電型の結晶性シリコン膜に、第二の導電性を付与する不純物を高濃度で注入してなる、第二の導電型の高濃度不純物ドープ領域を作製する工程（１０）；
ゲート電極の両側、ゲート電極と、前記第二の導電型の高濃度不純物ドープ領域との間に、前記パターン化された第一の導電型の結晶性シリコン膜に、第二の導電性を付与する不純物を低濃度で注入してなる、第二の導電型の低濃度不純物ドープ領域を作製する工程（１１）；
前記第二の導電型の高濃度不純物ドープ領域、ならびに第二の導電型の低濃度不純物ドープ領域に、それぞれ注入されている第二の導電性を付与する不純物を活性化熱処理して、前記第二の導電型の高濃度不純物ドープ領域から、前記ドレイン領域とソース領域を、ならびに前記第二の導電型の低濃度不純物ドープ領域から、前記ドレイン側ＬＤＤ領域とソース側ＬＤＤ領域を形成する工程（１２）；
前記ドレイン領域とソース領域の上面を覆うゲート絶縁膜に電極形成用の開口部を設け、該開口部において、ドレイン領域とソース領域の上面とそれぞれ電気的に接続されるように電極膜を形成し、前記ドレイン電極とソース電極を作製する工程（１３）；
少なくとも、上記工程（１）〜工程（１３）を具えており；
工程（９）で形成される、前記パターン化されたゲート電極膜の長さは、ゲート電極のゲート長Ｌgateと等しく選択され；
ゲート絶縁膜と接するパターン化された第一の導電型の結晶性シリコン膜の、ゲート長Ｌgateのゲート電極の直下の領域は、ゲート長Ｌgateと等しい長さＬのチャネル領域とされ；
工程（１０）でゲート電極の両側に作製される、前記第二の導電型の高濃度不純物ドープ領域の長さは、それぞれ、前記ドレイン領域の長さＬDとソース領域の長さＬSと等しく選択され；
工程（１１）でゲート電極の両側に作製される、前記第二の導電型の低濃度不純物ドープ領域の長さは、それぞれ、ドレイン側ＬＤＤ領域の長さとソース側ＬＤＤ領域の長さｄと等しく選択され；
工程（２）で形成される、前記パターン化された遮光膜は、
チャネル領域を挟んで、ドレイン側の領域とソース側の領域に分割されており、
分割された遮光膜のドレイン側の領域とソース側の領域の間に、前記チャネル領域の長さＬ以上の間隔ｘの隙間を設けており；
前記チャネル領域の長さＬ以上の間隔ｘの隙間の上部に、前記パターン化されたゲート電極膜の配置位置を位置決めする際、
分割された遮光膜のドレイン側の領域は、少なくとも、長さｄのドレイン側ＬＤＤ領域の一部とドレイン領域の一部と重なり、
分割された遮光膜のソース側の領域は、少なくとも、長さｄのソース側ＬＤＤ領域の一部とソース領域の一部と重なるように、
前記パターン化されたゲート電極膜の配置位置の位置決めを行う
ことを特徴とする薄膜トランジスタの製造方法である。
その際、前記チャネル領域の長さＬ、ドレイン側ＬＤＤ領域の長さｄ、ソース側ＬＤＤ領域の長さｄに対して、
チャネル領域を挟んで分割されている、遮光膜のドレイン側の領域と遮光膜のソース側の領域の間に設ける、前記隙間の間隔ｘは、下記の式（１）を満足するように選択されている：
Ｌ＋２ｄ≧ｘ≧Ｌ 式（１）
ことが好ましい。
またチャネル領域を挟んで分割されている、遮光膜のドレイン側の領域と遮光膜のソース側の領域は、
該遮光膜のドレイン側の領域のゲート電極側の端部と、該遮光膜のソース側の領域のゲート電極側の端部は、
ゲート電極に対して、対称な位置となるように、
前記パターン化されたゲート電極膜の配置位置の位置決めを行うことが望ましい。
さらには、上記の本発明の第三の形態にかかる薄膜トランジスタの製造方法で作製される本発明の第一の形態にかかる薄膜トランジスタ、ならびに、本発明の第四の形態にかかる薄膜トランジスタの製造方法で作製される本発明の第二の形態にかかる薄膜トランジスタは、
前記パターン化された遮光膜は、
前記パターン化された第一の導電型の結晶性シリコン膜の直下に位置しない、第３の領域を有しており、
チャネル領域を挟んで分割されている、前記遮光膜のドレイン側の領域と遮光膜のソース側の領域は、前記遮光膜の第３の領域を介して、電気的に相互接続されていることが好ましい。
また、
前記第二の導電型の高濃度不純物ドープ領域は、下地層の上面に達しており、
前記第二の導電型の低濃度不純物ドープ領域も、下地層の上面に達している構造を採用することが好ましい。
さらには、
前記トップゲート型の電界効果トランジスタに対して、
ゲート電極とゲート絶縁膜の上面を被覆するように形成される、層間絶縁膜を形成する工程をさらに具えている製造プロセスとすることができる。
上記の本発明の第三の形態にかかる薄膜トランジスタの製造方法で作製される本発明の第一の形態にかかる薄膜トランジスタ、ならびに、本発明の第四の形態にかかる薄膜トランジスタの製造方法で作製される本発明の第二の形態にかかる薄膜トランジスタは、
前記第一の導電型は、正孔をキャリアとする導電型であり、
前記第二の導電型は、電子をキャリアとする導電型であり、
構成される、前記トップゲート型の電界効果トランジスタは、Ｎ−チャネル型電界効果トランジスタである構造を選択することができる。
あるいは、
前記第一の導電型は、電子をキャリアとする導電型であり、
前記第二の導電型は、正孔をキャリアとする導電型であり、
構成される、前記トップゲート型の電界効果トランジスタは、Ｐ−チャネル型電界効果トランジスタである構造を選択することもできる。
本発明の第五の形態は、前記本発明の第一の形態にかかる薄膜トランジスタ、あるいは、本発明の第二の形態にかかる薄膜トランジスタの使用方法の発明に相当しており、具体的には、本発明の第一の形態にかかる薄膜トランジスタ、あるいは、本発明の第二の形態にかかる薄膜トランジスタを利用して、駆動される表示装置の発明である。すなわち、本発明の第五の形態にかかる表示装置は：
透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタを利用して、駆動される表示装置であって、
該表示装置において、駆動デバイスとして利用される、透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタは、
上述の本発明の第一の形態にかかる薄膜トランジスタ、あるいは、本発明の第二の形態にかかる薄膜トランジスタである
ことを特徴とする表示装置である。
例えば、本発明の第五の形態にかかる表示装置の好ましい態様は、
絶縁性透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタを利用して、駆動される表示装置であって、
該表示装置において、駆動デバイスとして利用される、絶縁性透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタは、
上述の本発明の第一の形態にかかる薄膜トランジスタ、あるいは、本発明の第二の形態にかかる薄膜トランジスタである
ことを特徴とする表示装置である。
該本発明の第五の形態にかかる表示装置の一態様は、本発明の第一の形態にかかる薄膜トランジスタ、あるいは、本発明の第二の形態にかかる薄膜トランジスタを利用して、駆動される液晶表示装置の発明である。すなわち、該本発明の第五の形態にかかる表示装置の一態様は：
絶縁性透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタを利用して、駆動される液晶表示装置であって、
該液晶表示装置は、
前記絶縁性透明基板側から、該液晶表示用のバック・ライト光を入射させる方式を採用しており；
前記バック・ライト光による光照射を受ける、絶縁性透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタ薄膜トランジスタとして、
上述の本発明の第一の形態にかかる薄膜トランジスタの一態様として例示する薄膜トランジスタ、あるいは、上述の本発明の第二の形態にかかる薄膜トランジスタの一態様として例示する薄膜トランジスタを使用している
ことを特徴とする液晶表示装置である。
本発明の第六の形態は、前記本発明の第一の形態にかかる薄膜トランジスタ、あるいは、本発明の第一の形態にかかる薄膜トランジスタの使用方法の発明に相当しており、具体的には、前記本発明の第五の形態にかかる表示装置を組み込むことで構成される電子機器の発明である。すなわち、本発明の第六の形態にかかる電子機器は：
表示装置を具えてなる電子機器であって、
該電子機器で採用されている、表示装置は、
前記本発明の第五の形態にかかる表示装置である
ことを特徴とする電子機器である。
該本発明の第六の形態にかかる電子機器の一態様は、前記本発明の第五の形態にかかる表示装置、特には、液晶表示装置を組み込むことで構成される電子機器の発明である。具体的には、該本発明の第六の形態にかかる電子機器の一態様は、
表示機構として、液晶表示装置を採用している電子機器であって、
該電子機器で採用されている、該液晶表示装置は、
前記絶縁性透明基板側から、該液晶表示用のバック・ライト光を入射させる方式を採用しており；
前記液晶表示装置は、前記本発明の第五の形態にかかる表示装置の一態様である、上記の液晶表示装置である
ことを特徴とする電子機器である。
なお、本発明において、上記結晶性シリコン膜として、多結晶シリコン膜を採用できる。
本発明にかかる薄膜トランジスタでは、絶縁性透明基板側から照射される光が、ＴＦＴの動作層の結晶性シリコン膜に入射する際、チャネル領域は覆わないが、ドレイン領域とソース領域を覆うように、分割された遮光層の二つの領域を絶縁性透明基板の上面に設けることで、絶縁性透明基板と下地層を透過した光が、ドレイン側のＬＤＤ領域とソース側のＬＤＤ領域に入射することに起因する、光リーク電流を抑制する機能に優れている。また、分割された遮光層は、チャネル領域は覆わないので、遮光層の電位の影響がチャネル領域に及ばない結果、遮光層の電位の影響によるＴＦＴの閾値電圧の変動が防止されている。また、遮光層（導電体層）に一定電位を印加するための電極を設ける必要がなく、製造コストの上昇要因を除いている。本発明にかかる薄膜トランジスタの優れた特性を利用することで、該薄膜トランジスタを利用して、駆動される液晶表示装置では、画素への映像信号の書き込みが十分にできず、表示不良を引き起こす、書き込み動作不良の発生が防止される。
本発明にかかる薄膜トランジスタの第１の実施形態の構造を模式的に示す上面図である。 本発明にかかる薄膜トランジスタにおいて、初期状態の閾値に対して、連続動作した際の閾値の経時的な変化量（ΔＶth）を示す図であり、○（電気的接続無）は、分割された遮光膜の二つの領域の間に、電気的接続が無い場合、◆（電気的接続有）は、分割された遮光膜の二つの領域の間が電気的接続されている場合の結果を示す。 図１に示す、本発明にかかる薄膜トランジスタの第１の実施形態の構造中、Ａ−Ａ’で示す断面の構造を模式的に示す断面図である。 本発明にかかる薄膜トランジスタの第１の実施形態の構造上の特徴；分割された遮光膜の二つの領域間の距離ｘ、チャネル領域のチャネル長Ｌ、チャネル領域の両側に設ける低濃度不純物領域の長さｄ、結晶性シリコン膜をより詳細に示す断面図である。 薄膜トランジスタのチャネル領域を挟んで分割された遮光膜の間の距離ｘと、「規格化光リーク電流」の関係、ならびに、該チャネル領域を挟んで分割された遮光膜を設けている薄膜トランジスタの閾値と、従来型のＴＦＴ（ＴＦＴ−Ｂ）の閾値（Ｖth）との差（ΔＶth）の関係を示す図である。 ＬＤＤ構造を採用し、電位印加用の電極を具える遮光膜を設けている、従来の薄膜トランジスタ（ＴＦＴ−Ｃ）の構造を模式的に示す断面図である。 本発明の第２の実施形態を示す薄膜トランジスタの製造方法を示す工程図であり、工程（ａ）〜工程（ｄ）の部分を示している。 本発明の第２の実施形態を示す薄膜トランジスタの製造方法を示す工程図であり、工程(ｅ)〜工程（ｇ）の部分を示している。 本発明の第２の実施形態を示す薄膜トランジスタの製造方法を示す工程図であり、工程（ｈ）〜工程（ｊ）の部分を示している。 本発明の第２の実施形態を示す薄膜トランジスタの製造方法を示す工程図であり、工程(ｋ)と工程（ｌ）の部分を示している。 本発明と比較される従来の薄膜トランジスタ（ＴＦＴ−Ｃ）の製造方法を示す工程図であり、工程（ａ）〜工程（ｄ）の部分を示している。る。 本発明と比較される従来の薄膜トランジスタ（ＴＦＴ−Ｃ）の製造方法を示す工程図であり、工程（ｅ）〜工程（ｈ）の部分を示している。る。 本発明と比較される従来の薄膜トランジスタ（ＴＦＴ−Ｃ）の製造方法を示す工程図であり、工程（ｉ）〜工程（ｋ）の部分を示している。る。 本発明と比較される従来の薄膜トランジスタ（ＴＦＴ−Ｃ）の製造方法を示す工程図であり、工程（ｌ）〜工程（ｎ）の部分を示している。 ダブルゲート構造を採用する、本発明の薄膜トランジスタの第３の実施形態を示す上面図である。 本発明の第４の実施形態にかかる液晶表示装置の分解斜視図である。 本発明の第５の実施形態にかかる電子機器の斜視図である。
以下に、本発明にかかる薄膜トランジスタと、その製造プロセス、さらには、本発明にかかる薄膜トランジスタを駆動デバイスとして利用する表示装置、また、その表示装置を応用している電子機器に関して、さらに詳しく説明する。
本発明の技術的特徴を以下に纏める。
本発明の第１の特徴は、
透明基板上に少なくともチャネル領域と重畳しないように配置された遮光膜、下地膜、シリコン膜、ゲート絶縁膜、ゲート電極膜が形成されたＴＦＴにおいて、シリコン膜の下に存在する遮光膜がチャネル領域を挟んで分割されており、さらに分割された遮光膜の間隔がチャネル長以上、かつチャネル長とＬＤＤ長の２倍の和以下であることを特徴としている。
本発明の第２の特徴は、
分割された遮光膜において、チャネル領域を挟んで対向している側とは反対側の端部が高濃度不純物領域内に存在することを特徴としている。
本発明の第３の特徴は、
チャネル領域を挟んで分割された遮光膜が、チャネル領域以外で電気的に繋がっていることを特徴としている。
その他、本発明の表示装置は、上記の薄膜トランジスタを備えることを特徴としている。
さらに、本発明の電子機器は、上記の表示装置を備えることを特徴としている。
上記の本発明の第１の特徴を具えるＴＦＴでは、
透明基板上に、パターン化された遮光膜と、下地層と、パターン化されたシリコン膜と、ゲート絶縁膜と、パターン化されたゲート電極膜が順次積層され、前記パターン化したシリコン膜に、前記パターン化したゲート電極膜と重なるチャネル領域と、前記チャネル領域に接する二つの低濃度不純物領域とを有する薄膜トランジスタにおいて、
前記パターン化した遮光膜は、前記チャネル領域と重ならないように配置され、かつ、前記二つの低濃度不純物領域の何れの低濃度不純物領域においても少なくとも一部が重なるように配置されたパターンであるという構成を具えている。
その際、本発明の第１の特徴、ならびに第２の特徴は、具体的には、
薄膜トランジスタの動作時に、前記二つの低濃度不純物領域の一方から前記チャネル領域へキャリアが流れ、さらに前記低濃度不純物領域の他方へ流れる方向において
前記二つの低濃度不純物領域に重なる前記パターン化した遮光膜の端の間隔をｘとし、前記二つの低濃度不純物領域の長さの総和を２ｄ、前記チャネル領域の長さをＬとしたときに、
Ｌ＋２ｄ≧ｘ≧Ｌ
を満たすという条件に相当している。
また、本発明の第３の特徴は、
前記パターン化した遮光膜は一つの連続したパターンであるという形態を採用することで達成できる。
本発明の第１の特徴〜第３の特徴が、その効果を発揮する上では、通常、
前記パターン化した遮光膜は、膜の全面を、絶縁性を示す透明基板、および絶縁性を示す膜で囲まれ、電気的に孤立している
という構造を採用する。
上記の本発明の第１の特徴を発揮するためには、ＴＦＴの製造工程は、下記の製造方法に従ったものとすることが必要である。
チャネル領域、およびにチャネル領域と高濃度不純物領域の間に低濃度不純物領域を有する薄膜トランジスタの製造方法であって、
透明基板上に、前記チャネル領域と重ならないように配置し、かつ前記二つの低濃度不純物領域が何れの低濃度不純物領域においても少なくとも一部が重なるように遮光膜を形成し、
さらに、パターン化した遮光膜の上に、下地層と、パターン化したシリコン膜とゲート絶縁膜と、パターン化したゲート電極膜を順次積層することを特徴とする薄膜トランジスタの製造方法。
その際、本発明の第１の特徴、ならびに第２の特徴は、具体的には、
薄膜トランジスタの動作時に、前記二つの低濃度不純物領域の一方から前記チャネル領域へキャリアが流れ、さらに前記低濃度不純物領域の他方へ流れる方向において、
前記二つの低濃度不純物領域に重なる前記パターン化した遮光膜の端の間隔をｘとし、前記二つの低濃度不純物領域の長さの総和を２ｄ、前記チャネル領域の長さをＬとしたときに、
Ｌ＋２ｄ≧ｘ≧Ｌ
を満たすように遮光膜を形成することを特徴とする薄膜トランジスタの製造方法を採用するという条件に相当している。
また、本発明の第３の特徴は、
前記パターン化した遮光膜を一つの連続したパターンに形成することで達成できる。
本発明の第１の特徴〜第３の特徴が、その効果を発揮する上では、通常、
全面を、絶縁性を示す基板、および絶縁性を示す膜で囲まれ、電気的に孤立している前記パターン化した遮光膜を形成することが必要である。
上記の本発明の第１の特徴〜第３の特徴を採用する際に得られる、本発明の効果と、その効果が発揮される作用（原理）は、下記のように要約することができる。
光がシリコン中に照射されると、光吸収によって、電子と正孔の対が生成され、電界が存在すると、生成した電子と正孔は、逆方向に輸送される結果、光リーク電流が流れる。光照射時の光リーク電流が生成される領域は、光吸収により生成した電子と正孔を逆方向に輸送するための電界が存在する領域である。ソース領域とドレイン領域間にバイアスを印加する際、「オフ状態」のＴＦＴにおいては、ソース領域とドレイン領域間の電位差に起因する電界が存在するのは、チャネル領域とその両側に設けるＬＤＤ領域である。特に、ドレイン側のＬＤＤ領域とチャネル領域のドレイン側の部分である。本発明では、ソース領域とドレイン領域間にバイアスを印加する際、「オフ状態」のＴＦＴにおいて、電界が存在する、チャネル領域とその両側に設けるＬＤＤ領域のうち、チャネル領域を除き、その両側のＬＤＤ領域を、パターン化された遮光膜を利用して遮光することで、光リーク電流を抑制している。
この理由は現在のところ不明であるが、次のように考えている。チャネルが形成されていない「オフ状態」では、ソース領域とドレイン領域間に印加されるバイアスに起因する、電界は主としてＬＤＤ領域に存在している。それゆえ、ＬＤＤ領域に電界が存在しているために、光励起により生成されたキャリアを効率良く外部に取り出せる。一方、チャネル部分のうち、電界が存在していない領域では、光励起により生成されたキャリアはその場で再結合してしまい、外部に取り出せない。そこで、液晶表示装置の駆動時にチャネル領域とＬＤＤ領域を含むドレイン領域の接合間のバイアス状態と、チャネル領域とＬＤＤ領域を含むソース領域の接合間のバイアス状態が入れ替わる場合があることを考慮し、ＬＤＤ領域を本発明のＴＦＴのようにパターン化された遮光膜で遮光することで光リーク電流を効果的に抑制することが可能となる。
実際、ソース領域とドレイン領域間にバイアスを印加する際、「オフ状態」のＴＦＴにおいては、ｐｎ接合に起因する電界が存在する領域は、ＬＤＤ領域とチャネル領域で構成されるｐｎ接合の空乏層領域、特に、チャネル領域のキャリア濃度よりＬＤＤ領域のキャリア濃度が低い場合は、空乏化しているＬＤＤ領域である。さらには、ドレイン側のＬＤＤ領域と下地層との界面に形成される空乏化領域にも電界が存在している。「オフ状態」のＴＦＴにおいて、ドレイン側のＬＤＤ領域中、前記の電界が存在する領域（空乏層領域と空乏化領域）を遮光すると光リーク電流を抑制することができる。
ソース領域、ドレイン領域と遮光膜が重畳し、さらに遮光膜の電位を固定しない場合は、ソース、ドレイン電極のそれぞれに電圧を印加すると、それにあわせて遮光膜の電位も変化する。しかし、本発明のＴＦＴの構造では、チャネル領域に遮光膜が存在しないためにチャネル領域は影響を受けることがなく、ＬＤＤ領域の抵抗値がわずかに変動するだけである。このために液晶表示装置に適用する場合は、通常の表示で用いる（遮光膜の無いＴＦＴを適用した液晶表示装置で表示する）駆動電圧条件の変更をしなくても良いが、印加するゲート電圧を若干大きくすることでより確実に優れた表示特性を得ることができる。
また、ＴＦＴ特性のばらつきが大きい場合は、表示不良が起きないように最もオン電流値が低いＴＦＴにあわせてゲート電圧を大幅に増加させる必要があり、それにともなう消費電力の大幅な増加という懸念が生じる。しかし、本発明のＴＦＴのようにチャネル領域を挟んで左右対称に分割されている遮光膜をチャネル領域以外の領域で電気的に繋げることで、遮光膜の電位は、印加される電圧値（電圧の絶対値）の低い電極と高い電極の両方からの影響を受け、ある程度高い電位に保つことができるため、遮光膜がゲート電極の左右で孤立している場合よりも、遮光膜の電位によって誘起されるＬＤＤ領域の抵抗値が高くなることを抑制できるので、ＴＦＴのオン電流の低下の問題が起こらない。このため、ＴＦＴ特性のばらつきが大きい場合でも消費電力の増加が抑制され、優れた表示特性を得ることができる。
遮光膜の電位によるチャネル領域への影響を抑制するために、遮光膜の電位を固定するための電極を形成することがあるが、前述のとおり複雑な工程が増え、コストアップしてしまう。本発明のＴＦＴの製造プロセスでは、遮光膜がチャネル領域直下、つまりゲート電界が印加されるゲート電極の下に存在しないので、遮光膜の電位を固定する必要がなく、コストアップにつながる遮光膜の電極を形成する工程が不要である。
さらにＴＦＴのＬＤＤ領域、およびＬＤＤ領域とソース、ドレイン領域の境界部分を遮光するうえで、本発明のＴＦＴのように遮光膜のチャネル領域を挟んで対向している側とは反対側の端部を高濃度不純物領域、つまりソース領域、ドレイン領域に位置するように加工することにより、前述のとおり十分なオン電流を確保するためにＬＤＤ長がある程度短い場合であっても、遮光膜の長さを十分長くすることができるので十分なプロセスマージンを実現することができる。なお、ダブルゲート構造やトリプルゲート構造のように、複数のゲート電極を具えるＴＦＴの場合、各ゲート電極の直下の領域がそれぞれチャネル領域となっている。複数のゲート電極を具える結果、チャネル領域が分割されている場合、ソース・ドレイン間バイアスＶSDは、最も外側に位置するソース領域とドレイン領域の間に印加されている。従って、遮光膜のチャネル領域を挟んで対向している側とは反対側の端部を、最も外側に位置するソース領域とドレイン領域に位置するように加工する。
以下に、本発明の第一の形態〜第六の形態に関して、その実施の形態を、具体例を示して説明する。下記の第１の実施形態〜第５の実施形態において、その例示として記載する具体例は、本発明の最良の実施形態の一例であるが、本発明の技術的範囲は、これら例示される実施形態に限定されるものではない。
（第１の実施形態）
本発明の第１の実施形態として、本発明の第一の形態または第二の形態にかかる薄膜トランジスタの構造の一例と、該本発明の第一の形態または第二の形態にかかる薄膜トランジスタを、液晶表示装置のアクティブマトリックス駆動用デバイスに利用する形態について、図面を参照して詳細に説明する。
図１は、本発明の第一の形態または第二の形態にかかる薄膜トランジスタを、液晶表示装置のアクティブマトリックス駆動用デバイスに利用する形態を模式的に示す上面図である。図１に示すＰチャネル型ＴＦＴにおいては、遮光膜２は、チャネル領域を挟んで、チャネル幅方向と平行に、二つの領域に分割されている。この遮光膜２の二つの領域は、シリコン膜４が形成されていない領域に設ける、第３の領域によって、電気的に連結されている。すなわち、遮光膜２は、分割された二つの領域と第３の領域との構成される、「コの字型」のパターンに形成されている。
図１に示すＰチャネル型ＴＦＴは、シリコン膜４のうち、ゲート線５から分岐するゲート電極の直下の領域は、チャネル領域となっている。遮光膜２のパターン形状は、このチャネル領域と重ならないように配置されている。シリコン膜４のうち、ゲート電極の両側には、前記チャネル領域と接するように、それぞれ低濃度不純物ドープ領域（ＬＤＤ領域）が形成されている。遮光膜２の分割された二つの領域は、少なくとも、二つの何れのＬＤＤ領域の一部と重なるように配置されている。その際、遮光膜２の分割された二つの領域の幅Ｗshieldは、それぞれ、ＬＤＤ領域の幅ＷLDD（チャネル幅方向のＬＤＤ領域の幅）よりも広いことが好ましい。遮光膜２の分割された二つの領域の幅Ｗshieldを前述のように選択することにより、ＬＤＤ領域とソース、ドレイン領域の境界部分を確実に遮光し、ＬＤＤ領域に照射される光より発生するＴＦＴの光リーク電流を抑制することができる。
また、遮光膜２の分割された二つの領域の長さＬshield-D、Ｌshield-Sは、それぞれ、ＬＤＤ領域の長さｄ（チャネル長方向のＬＤＤ領域の長さ）以上とすることが好ましい。すなわち、遮光膜２の分割された二つの領域は、それぞれ、少なくとも、二つの何れのＬＤＤ領域の一部と、ソース領域とドレイン領域の一部と重なるように配置することが好ましい。
その際、遮光膜２の分割された二つの領域は、それぞれ、高濃度不純物ドープ領域で形成されている、ソース領域８とドレイン領域９の一部と重なるように配置される。
遮光膜２のドレイン側の領域の上部には、下地層３を介して、ドレイン領域９が配置されている。また、遮光膜２のソース側の領域の上部には、下地層３を介して、ソース領域８が配置されている。
ドレイン領域９、下地層３、遮光膜２のドレイン側の領域が積層されている部分は、ドレイン領域９／下地層３／遮光膜２のドレイン側領域からなるＭＩＳ構造（キャパシタＣD）を構成している。ソース領域８、下地層３、遮光膜２のソース側の領域が積層されている部分は、ソース領域８／下地層３／遮光膜２のソース側領域からなるＭＩＳ構造（キャパシタＣS）を構成している。すなわち、遮光膜のドレイン側領域と遮光膜のソース側領域が電気的に連結されている場合、ドレイン領域／下地層／遮光膜のドレイン側領域からなるＭＩＳ接合（キャパシタＣD）と、ソース領域／下地層／遮光膜のソース側領域からなるＭＩＳ接合（キャパシタＣS）とが、直列に連結されている状態に相当する。
その状況では、該Ｐチャネル型ＴＦＴのドレイン領域の電位（ＶD（ｔ））とソース領域の電位（ＶS（ｔ））が、ＶS（ｔ）＞ＶD（ｔ）である場合、遮光膜２のドレイン側領域の電位（ＶBD（ｔ））と遮光膜２のソース側領域の電位（ＶBS（ｔ））は、ＶS（ｔ）＞ＶBS（ｔ）≒ＶBD（ｔ）＞ＶD（ｔ）の条件を満足する。
すなわち、遮光膜のドレイン側領域と遮光膜のソース側領域が電気的に連結されている場合、遮光膜２のドレイン側領域の電位（ＶBD（ｔ））と遮光膜２のソース側領域の電位（ＶBS（ｔ））は等しくなり、ドレイン領域の電位（ＶD（ｔ））とソース領域の電位（ＶS（ｔ））の中間的な値となる。
その際、該Ｐチャネル型ＴＦＴにおいて、「オフ状態」の定常状態、すなわち、キャパシタＣD、キャパシタＣSの充電が完了した状態に達すると、遮光膜２のドレイン側領域の電位（ＶBD（ｔ））と遮光膜２のソース側領域の電位（ＶBS（ｔ））は、ＶS（ｔ）＞ＶBS（ｔ）＝ＶBD（ｔ）＞ＶD（ｔ）の条件を満足する。
遮光膜２のドレイン側領域と遮光膜２のソース側領域で挟まれる領域では、下地層３の下面側の電位Ｖunder-channel（ｚ，ｔ）は、遮光膜２のドレイン側領域の電位（ＶBD（ｔ））と遮光膜２のソース側領域の電位（ＶBS（ｔ））に対して、一般に、ＶBS（ｔ）≧Ｖunder-channel（ｚ，ｔ）≧ＶBD（ｔ）となる。特に、ＶS（ｔ）＞ＶBS（ｔ）＝ＶBD（ｔ）＞ＶD（ｔ）の条件が満たされる場合、ＶBS（ｔ）＝Ｖunder-channel（ｚ，ｔ）＝ＶBD（ｔ）となる。
なお、ＶS（ｔ）＞ＶBS（ｔ）＝ＶBD（ｔ）＞ＶD（ｔ）の場合、ドレイン領域／下地層／遮光膜のドレイン側領域からなるＭＩＳ接合（キャパシタＣD）では、Ｍ／Ｉ／ｐ+型接合に逆バイアス（ΔＶreverse）が印加されている。従って、このＭ／Ｉ／ｐ＋型接合部分では、下地層に接するドレイン領域（ｐ+領域）に空乏化した領域が形成される。ドレイン領域／下地層／遮光膜のドレイン側領域からなるＭＩＳ接合（キャパシタＣD）は、この空乏化した領域の形成に起因する接合容量を有する。一方、ソース領域／下地層／遮光膜のソース側領域からなるＭＩＳ接合（キャパシタＣS）では、Ｍ／Ｉ／ｐ+型接合に順バイアス（ΔＶforward）が印加されている。従って、このＭ／Ｉ／ｐ+型接合部分では、下地層に接するドレイン領域（ｐ+領域）にキャリア（正孔）の蓄積領域が形成される。ソース領域／下地層／遮光膜のソース側領域からなるＭＩＳ接合（キャパシタＣS）は、このキャリア（正孔）の蓄積領域の形成に起因する接合容量を有する。一般に、｜ΔＶforward｜＝｜ΔＶreverse｜の場合、接合面積が同じであっても、Ｍ／Ｉ／ｐ+型接合に逆バイアス（ΔＶreverse）を印加する際の接合容量ＣMIP-reverse（ΔＶreverse）と、Ｍ／Ｉ／ｐ+型接合に順バイアス（ΔＶforward）を印加する際の接合容量ＣMIP-forward（ΔＶforward）は、等しくならない（ＣMIP-reverse（ΔＶreverse）≠ＣMIP-forward（ΔＶforward））。
例えば、二つの平行平板型キャパシタ（キャパシタＣ1とキャパシタＣ2）を直列に連結して、その両端に、電位Ｖ1（ｔ）と電位Ｖ2（ｔ）を印加し（但し、Ｖ2（ｔ）≧Ｖ1（ｔ））、二つのキャパシタを充電した際、その電位差（Ｖ2（ｔ）−Ｖ1（ｔ））が、二つのキャパシタ（キャパシタＣ1とキャパシタＣ2）間で分配される状況を考える。
二つのキャパシタを充電する過程では、直列に連結されている二つのキャパシタに電流ｉ（ｔ）が流れる。この電流ｉ（ｔ）は、キャパシタＣ1に蓄積される電荷量Ｑ1（ｔ）の増加率ｄＱ1（ｔ）/ｄｔと、キャパシタＣ2に蓄積される電荷量Ｑ2（ｔ）の増加率ｄＱ2（ｔ）/ｄｔに相当する。
ｉ（ｔ）＝ｄＱ1（ｔ）/ｄｔ
ｉ（ｔ）＝ｄＱ2（ｔ）/ｄｔ
充電を開始し、充電が完了するまでに流れる電流ｉ（ｔ）の合計∫ｉ（ｔ）ｄｔは、下記のように表記できる。
∫ｉ（ｔ）ｄｔ＝∫（ｄＱ1（ｔ）/ｄｔ）ｄｔ
∫ｉ（ｔ）ｄｔ＝∫（ｄＱ2（ｔ）/ｄｔ）ｄｔ
充電が完了した時点で、キャパシタＣ1とキャパシタＣ2にそれぞれ印加されている電位差を、ΔＶ1とΔＶ2とすると、その合計（ΔＶ1＋ΔＶ2）は、勿論、（Ｖ1（ｔ）−Ｖ2（ｔ））と等しい。
（ΔＶ1＋ΔＶ2）＝（Ｖ2（ｔ）−Ｖ1（ｔ））
また、充電が完了した時点で、キャパシタＣDとキャパシタＣSにそれぞれ蓄積されている電荷量ＱDと電荷量ＱSは、下記のように表記できる。
Ｑ1＝∫（ｄＱ1（ｔ）/ｄｔ）ｄｔ＝Ｃ1・ΔＶ1
Ｑ2＝∫（ｄＱ2（ｔ）/ｄｔ）ｄｔ＝Ｃ2・ΔＶ2
その際、
∫（ｄＱ1（ｔ）/ｄｔ）ｄｔ＝∫ｉ（ｔ）ｄｔ＝∫（ｄＱ2（ｔ）/ｄｔ）ｄｔであるので、
Ｃ1・ΔＶ1＝Ｑ1＝Ｑ2＝Ｃ2・ΔＶ2
となっている。
従って、ΔＶ1とΔＶ2は、下記のように表記できる。
ΔＶ1＝（Ｖ2（ｔ）−Ｖ1（ｔ））・（1/Ｃ1）/｛（1/Ｃ1）＋（1/Ｃ2）｝
ΔＶ2＝（Ｖ2（ｔ）−Ｖ1（ｔ））・（1/Ｃ2）/｛（1/Ｃ1）＋（1/Ｃ2）｝
すなわち、充電が完了した時点では、直列に連結されたキャパシタＣ1とキャパシタＣ2の連結部の電位ＶB（ｔ）は、下記のように表記できる。
ΔＶ1＝（ＶB（ｔ）−Ｖ1（ｔ））
ΔＶ2＝（Ｖ2（ｔ）−ＶB（ｔ））
ＶB（ｔ）＝（Ｃ1・Ｖ1（ｔ）＋Ｃ2・Ｖ2（ｔ））/（Ｃ1＋Ｃ2）
一方、Ｐチャネル型ＴＦＴにおいて、遮光膜のドレイン側領域と遮光膜のソース側領域が電気的に分離されている構造でも、ドレイン領域９、下地層３、遮光膜２のドレイン側の領域が積層されている部分は、ドレイン領域／下地層／遮光膜のドレイン側領域からなるＭＩＳ構造（キャパシタＣD）を構成している。ソース領域８、下地層３、遮光膜２のソース側の領域が積層されている部分は、ソース領域８／下地層／遮光膜のソース側領域からなるＭＩＳ構造（キャパシタＣS）を構成している。さらに、遮光膜のドレイン側領域と遮光膜のソース側領域とは、電気的に分離されているため、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は、本質的に相違している。従って、ドレイン領域の電位（ＶD（ｔ））とソース領域の電位（ＶS（ｔ））が、ＶS（ｔ）＞ＶD（ｔ）である場合、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は、一般に、ＶS（ｔ）≧ＶBS（ｔ）＞ＶBD（ｔ）≧ＶD（ｔ）の条件を満足する。
すなわち、遮光膜のドレイン側領域と遮光膜のソース側領域が電気的に分離されている場合、遮光膜２のドレイン側領域の電位（ＶBD（ｔ））は、ドレイン領域の電位（ＶD（ｔ））に近い値となり、遮光膜２のソース側領域の電位（ＶBS（ｔ））は、ソース領域の電位（ＶS（ｔ））に近い値となっている。
遮光膜のドレイン側領域と遮光膜のソース側領域の間に、電位差（ＶBS（ｔ）−ＶBD（ｔ））が存在しており、遮光膜のドレイン側領域／下地層／遮光膜のソース側領域からなるＭＩＭ構造（キャパシタＣDIS）が構成されている。換言すると、ドレイン領域／下地層／遮光膜のドレイン側領域からなるＭＩＳ接合（キャパシタＣD）、遮光膜のドレイン側領域／下地層／遮光膜のソース側領域からなるＭＩＭ構造（キャパシタＣDIS）、ソース領域／下地層／遮光膜のソース側領域からなるＭＩＳ接合（キャパシタＣS）が、直列に連結されている状態に相当する。
その際、Ｐチャネル型ＴＦＴにおいて、「オフ状態」の定常状態、すなわち、キャパシタＣD、キャパシタＣDIS、キャパシタＣSの充電が完了した状態に達すると、ＶS（ｔ）＞ＶBS（ｔ）＞ＶBD（ｔ）＞ＶD（ｔ）の条件を満足する。
遮光膜２のドレイン側領域と遮光膜２のソース側領域で挟まれる領域では、下地層３の下面側の電位Ｖunder-channel（ｚ，ｔ）は、遮光膜２のドレイン側領域の電位（ＶBD（ｔ））と遮光膜２のソース側領域の電位（ＶBS（ｔ））に対して、一般に、ＶBS（ｔ）≧Ｖunder-channel（ｚ，ｔ）≧ＶBD（ｔ）となる。下地層３の下面側の電位Ｖunder-channel（ｚ，ｔ）は、ＶBS（ｔ）≧Ｖunder-channel（ｚ，ｔ）≧ＶBD（ｔ）の範囲で、遮光膜のドレイン側領域側から遮光膜のソース側領域側へと直線的に変化している。特に、ＶS（ｔ）＞ＶBS（ｔ）＞ＶBD（ｔ）＞ＶD（ｔ）の条件が満たされる場合、ＶBS（ｔ）＞Ｖunder-channel（ｚ，ｔ）＞ＶBD（ｔ）となる。
なお、ＶS（ｔ）＞ＶBS（ｔ）＞ＶBD（ｔ）＞ＶD（ｔ）の場合、ドレイン領域／下地層／遮光膜のドレイン側領域からなるＭＩＳ接合（キャパシタＣD）では、Ｍ／Ｉ／ｐ+型接合に逆バイアス（ΔＶreverse）が印加されている。従って、このＭ／Ｉ／ｐ+型接合部分では、下地層に接するドレイン領域（ｐ+領域）に空乏化した領域が形成される。ドレイン領域／下地層／遮光膜のドレイン側領域からなるＭＩＳ接合（キャパシタＣD）は、この空乏化した領域の形成に起因する接合容量を有する。一方、ソース領域／下地層／遮光膜のソース側領域からなるＭＩＳ接合（キャパシタＣS）では、Ｍ／Ｉ／ｐ+型接合に順バイアス（ΔＶforward）が印加されている。従って、このＭ／Ｉ／ｐ＋型接合部分では、下地層に接するドレイン領域（ｐ+領域）にキャリア（正孔）の蓄積領域が形成される。ソース領域／下地層／遮光膜のソース側領域からなるＭＩＳ接合（キャパシタＣS）は、このキャリア（正孔）の蓄積領域の形成に起因する接合容量を有する。一般に、｜ΔＶforward｜＝｜ΔＶreverse｜の場合、接合面積が同じであっても、Ｍ／Ｉ／ｐ+型接合に逆バイアス（ΔＶreverse）を印加する際の接合容量ＣMIP-reverse（ΔＶreverse）と、Ｍ／Ｉ／ｐ+型接合に順バイアス（ΔＶforward）を印加する際の接合容量ＣMIP-forward（ΔＶforward）は、等しくならない（ＣMIP-reverse（ΔＶreverse）≠ＣMIP-forward（ΔＶforward））。一方、遮光膜のドレイン側領域／下地層／遮光膜のソース側領域からなるＭＩＭ接合（キャパシタＣDIS）では、本来、該ＭＩＭ接合の接合容量ＣMIMは、該ＭＩＭ接合に印加されるバイアス（ΔＶMIM）の方向、その大きさに依存しない。
例えば、三つの平行平板型キャパシタ（キャパシタＣ1、キャパシタＣ3、キャパシタＣ2）を直列に連結して、その両端に、電位Ｖ1（ｔ）と電位Ｖ2（ｔ）を印加し（但し、Ｖ2（ｔ）≧Ｖ1（ｔ））、三つのキャパシタを充電した際、その電位差（Ｖ2（ｔ）−Ｖ1（ｔ））が、三つのキャパシタ（キャパシタＣ1、キャパシタＣ3、キャパシタＣ2）間で分配される状況を考える。
三つのキャパシタを充電する過程では、直列に連結されている三つのキャパシタに電流ｉ（ｔ）が流れる。この電流ｉ（ｔ）は、キャパシタＣ1に蓄積される電荷量Ｑ1（ｔ）の増加率ｄＱ1（ｔ）/ｄｔと、キャパシタＣ3に蓄積される電荷量Ｑ3（ｔ）の増加率ｄＱ3（ｔ）/ｄｔと、キャパシタＣ2に蓄積される電荷量Ｑ2（ｔ）の増加率ｄＱ2（ｔ）/ｄｔに相当する。
ｉ（ｔ）＝ｄＱ1（ｔ）/ｄｔ
ｉ（ｔ）＝ｄＱ3（ｔ）/ｄｔ
ｉ（ｔ）＝ｄＱ2（ｔ）/ｄｔ
充電を開始し、充電が完了するまでに流れる電流ｉ（ｔ）の合計∫ｉ（ｔ）ｄｔは、下記のように表記できる。
∫ｉ（ｔ）ｄｔ＝∫（ｄＱ1（ｔ）/ｄｔ）ｄｔ
∫ｉ（ｔ）ｄｔ＝∫（ｄＱ3（ｔ）/ｄｔ）ｄｔ
∫ｉ（ｔ）ｄｔ＝∫（ｄＱ2（ｔ）/ｄｔ）ｄｔ
充電が完了した時点で、キャパシタＣ1、キャパシタＣ3、キャパシタＣ2にそれぞれ印加されている電位差を、ΔＶ1、ΔＶ3、ΔＶ2とすると、その合計（ΔＶ1＋ΔＶ3＋ΔＶ2）は、勿論、（Ｖ2（ｔ）−Ｖ1（ｔ））と等しい。
（ΔＶ1＋ΔＶ3＋ΔＶ2）＝（Ｖ2（ｔ）−Ｖ1（ｔ））
また、充電が完了した時点で、キャパシタＣ1、キャパシタＣ3、キャパシタＣ2にそれぞれ蓄積されている電荷量Ｑ1、電荷量Ｑ3、電荷量Ｑ2は、下記のように表記できる。
Ｑ1＝∫（ｄＱ1（ｔ）/ｄｔ）ｄｔ＝Ｃ1・ΔＶ1
Ｑ3＝∫（ｄＱ3（ｔ）/ｄｔ）ｄｔ＝Ｃ3・ΔＶ3
Ｑ2＝∫（ｄＱ2（ｔ）/ｄｔ）ｄｔ＝Ｃ2・ΔＶ2
その際、
∫（ｄＱ3（ｔ）/ｄｔ）ｄｔ＝∫ｉ（ｔ）ｄｔ＝∫（ｄＱ2（ｔ）/ｄｔ）ｄｔ
∫（ｄＱ3（ｔ）/ｄｔ）ｄｔ＝∫ｉ（ｔ）ｄｔ＝∫（ｄＱ1（ｔ）/ｄｔ）ｄｔ
であるので、
Ｃ1・ΔＶ1＝Ｃ3・ΔＶ3＝Ｃ2・ΔＶ2
となっている。
従って、ΔＶ1、ΔＶ3、ΔＶ2は、下記のように表記できる。
ΔＶ1＝（Ｖ2（ｔ）−Ｖ1（ｔ））・(1/C1)/[(1/C1)+(1/C3)+(1/C3)]
ΔＶ3＝（Ｖ2（ｔ）−Ｖ1（ｔ））・(1/C3)/[(1/C1)+(1/C3)+(1/C2)]
ΔＶ2＝（Ｖ2（ｔ）−Ｖ1（ｔ））・(1/C2)/[(1/C1)+(1/C3)+(1/C2)]
すなわち、充電が完了した時点では、直列に連結されたキャパシタＣ1とキャパシタＣ3の連結部の電位ＶB-1（ｔ）と、キャパシタＣ2とキャパシタＣ3の連結部の電位ＶB-2（ｔ）は、下記のように表記できる。
ΔＶ1＝（ＶB-1（ｔ）−Ｖ1（ｔ））
ΔＶ3＝（ＶB-2（ｔ）−ＶB-1（ｔ））
ΔＶ2＝（Ｖ2（ｔ）−ＶB-2（ｔ））
VB-1(t)＝V1(t)＋(V2(t)-V1(t))・(1/C1)/[(1/C1)+(1/C3)+(1/C2)]
VB-2(t)＝V2(t)−(V2(t)-V1(t))・(1/C2)/[(1/C1)+(1/C3)+(1/C2)]
例えば、Ｐチャネル型ＴＦＴにおいて、遮光膜のドレイン側領域と遮光膜のソース側領域が電気的に連結される構造では、遮光膜のドレイン側領域と遮光膜のソース側領域が対称的な配置とすると、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は、実質的に、ドレイン領域の電位（ＶD（ｔ））とソース領域の電位（ＶS（ｔ））の平均的な値に保持される。例えば、ドレイン・バイアス（ＶD）とソース・バイアス（ＶS）を周期的に反転させる操作を継続しても、「オフ状態」の定常状態に達すると、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は、実質的に、ドレイン領域の電位（ＶD（ｔ））とソース領域の電位（ＶS（ｔ））の平均的な値に保持される。また、周期的なオン／オフ動作を行う際、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））の経時的なシフトは抑制される。
一方、Ｐチャネル型ＴＦＴにおいて、遮光膜のドレイン側領域と遮光膜のソース側領域が電気的に分離される構造では、遮光膜のドレイン側領域と遮光膜のソース側領域が対称的な配置としても、ドレイン・バイアス（ＶD）とソース・バイアス（ＶS）を周期的に反転させると、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は周期的に変動する。また、周期的なオン／オフ動作を行う際、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））の経時的なシフトが引き起こされる。
図２は、パターン化された第一の導電型の結晶性シリコン膜の直下に位置しない、第３の領域を介して、チャネル領域を挟んで分割されている、前記遮光膜のドレイン側の領域と遮光膜のソース側の領域が電気的に相互接続されている構造（電気的接続有）と、遮光膜のドレイン側の領域と遮光膜のソース側の領域が電気的に分離されている構造（電気的接続無）の二つの構造について、該Ｐチャネル型ＴＦＴの閾値ゲート電圧Ｖthの経時的変化を比較するグラフである。該Ｐチャネル型ＴＦＴを下記の駆動条件下で、連続して動作させ、連続動作時間の増加に付随する閾値ゲート電圧Ｖthの上昇、ΔＶthをプロットしている。なお、図２には、結晶性シリコン膜として、多結晶シリコン膜を採用した際の結果が示されている。
動作条件は、図１に例示するＰチャネル型ＴＦＴを、液晶表示装置のアクティブマトリックス駆動用デバイスに利用する形態において、
ドレイン・バイアス（ＶD）：ＶD＝−１０Ｖ，
ソース・バイアス（ＶS）：ＶS＝０Ｖ，
「オン状態」のゲート電圧：Ｖｇ（ＯＮ）＝−１０Ｖ，
「オフ状態」のゲート電圧：Ｖｇ（ＯＦＦ）＝１０Ｖ，
「オン・オフ周期」：１ｍｓ（１ｋＨｚ）である。
なお、図２に示す結果では、前記遮光膜のドレイン側の領域と遮光膜のソース側の領域との距離ｘは、ゲート電極長Ｌと、ゲート電極の両側に設けるＬＤＤ領域の長さｄに対して、ｘ＝Ｌに選択している。
その際、初期状態の閾値ゲート電圧Ｖth（τ＝０）は、
遮光膜のドレイン側の領域と遮光膜のソース側の領域が電気的に相互接続されている構造では、Ｖth（τ＝０）＝−２．４Ｖであり、
遮光膜のドレイン側の領域と遮光膜のソース側の領域が電気的に分離されている構造では、Ｖth（τ＝０）＝−２．６Ｖである。
このように、初期状態の閾値ゲート電圧Ｖth（τ＝０）において、遮光膜のドレイン側の領域と遮光膜のソース側の領域が電気的に相互接続されている構造と、電気的に分離されている構造との間で差異が存在している。この差異は、電気的に相互接続されている構造と、電気的に分離されている構造との間で、チャネル領域に対する、遮光膜の電位の及ぼす影響が相違することに起因すると判断される。
図２に示す結果は、遮光膜のドレイン側の領域と遮光膜のソース側の領域が電気的に相互接続されている構造（電気的接続有）を選択すると、遮光膜のドレイン側の領域と遮光膜のソース側の領域が電気的に分離されている構造（電気的接続無）と比較して、上記の動作条件での連続動作時間の増加に付随する閾値ゲート電圧Ｖthの上昇、ΔＶthを抑制できることを示している。
上記の動作条件で、連続動作を行った際、閾値ゲート電圧Ｖthの上昇、ΔＶthを引き起こす要因は、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））の経時的なシフトであると考えられる。
具体的には、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））が、連続動作時間が長くなるに伴って、次第に低くなる（低下する）ことに起因していると考えられる。遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））の低下は、遮光膜のドレイン側領域、ならびに、遮光膜のソース側領域に、連続動作時間が長くなるに伴って、次第に電荷が蓄積することに起因していると考えられる。
遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））の低下は、遮光膜のドレイン側領域／下地層／遮光膜のソース側領域からなるＭＩＭ構造によって、このＭＩＭ構造（キャパシタＣDIS）の下地層３部分の電位Ｖunder-channel（ｔ）の低下を誘起する。すなわち、下地層３のチャネル領域の直下に位置する部分の下面の電位Ｖunder-channel（ｔ）の低下が、閾値ゲート電圧Ｖthの上昇、ΔＶthを引き起こす要因となっていると、推断される。
遮光膜のドレイン側の領域と遮光膜のソース側の領域が電気的に相互接続されている構造（電気的接続有）では、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は、上記のように遮光膜のドレイン側領域と遮光膜のソース側領域が対称的な配置を採る場合、実質的に、ドレイン領域の電位（ＶD（ｔ））とソース領域の電位（ＶS（ｔ））の平均的な電位に保持される。そのため、ＭＩＳ構造部分を介して注入される電荷の蓄積が抑制される。
一方、遮光膜のドレイン側の領域と遮光膜のソース側の領域が電気的に分離されている構造（電気的接続無）では、上記のように遮光膜のドレイン側領域と遮光膜のソース側領域が対称的な配置を採る場合、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は、上記のように異なっている。そのため、ＭＩＳ構造部分を介して注入される電荷の蓄積が相対的に増すと判断される。
図１に例示するＴＦＴにおいては、遮光膜２は、「コの字型」のパターンに形成されているが、シリコン膜４が形成されていない領域に設ける、第３の領域を二箇所とすることで、「ロの字型」のパターンに形成することもできる。その際、「ロの字型」のパターンによって、チャネル領域の周囲は取り囲まれるが、遮光膜２の形成領域と、チャネル領域は重ならないように配置される。
また、図１に例示するＴＦＴにおいては、「コの字型」のパターンの遮光膜２の形成領域は、ゲート電極膜６ならびにゲート線の形成領域と重ならないように配置されている。従って、遮光膜２の電位に対して、ゲート電極膜６ならびにゲート線の電位（Ｖｇ）は、実質的に影響を及ぼさない配置となっている。
遮光膜２を「ロの字型」のパターンに形成する場合にも、遮光膜２の電位に対して、ゲート電極膜６ならびにゲート線の電位（Ｖｇ）は、実質的に影響を及ぼさない配置を選択することが望ましい。
なお、遮光膜２のうち、シリコン膜４が形成されていない領域に設ける、第３の領域が、ゲート電極膜６ならびにゲート線の形成領域と一部重なるような配置となると、遮光膜２／（下地層３＋ゲート絶縁膜５）／ゲート電極膜６（ゲート線）のＭＩＭ構造（キャパシタＣGI(D/S)）が構成される。その場合、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））に対して、前記ＭＩＭ構造（キャパシタＣGI(D/S)）を介して、ゲート電極膜６の電位（Ｖｇ）も影響を及ぼす状態となる。
図３は、図１に示すＴＦＴのＡ−Ａ’方向の断面図を模式的に示している。図３を参照して、図１に示すＴＦＴの構成を以下に説明する。
図１に示すＴＦＴは、液晶表示装置のアクティブマトリックス駆動用デバイスに利用する形態であり、ＴＦＴの上面を第１の層間絶縁膜で被覆して、ＴＦＴのドレイン領域、ソース領域は、コンタクトホール１１を介して、電極膜と電気的に接続されている。この電極膜の一方は、第１の層間絶縁膜１０上に形成されるドレイン線１４と一体となっている。電極膜の他の一方は、第１の層間絶縁膜１０を被覆する第２の層間絶縁膜１５上に形成される画素電極１３と、第２の層間絶縁膜１５に設けるコンタクトホールを介して、電気的に接続されている。
図１に示すＴＦＴは、遮光膜を設けるため、トップゲート型結晶性シリコン薄膜トランジスタに構成されている。特には、プレーナ型ＴＦＴの形状であり、絶縁性材料からなる下地層３の上面上に形成される、パターン化された結晶性シリコン膜４を動作層としている。第一の導電型の結晶性シリコン膜をパターン化した後、ドレイン領域９とソース領域８として、第二の導電型不純物を高濃度でドーピングした、高濃度不純物ドープ領域が形成されている。ゲート電極の両側、ドレイン領域側とソース領域側に、それぞれ、第二の導電型不純物を低濃度でドーピングした、低濃度不純物領域７が形成されている。従って、低濃度不純物領域７で挟まれた、ゲート電極の直下の第一の導電型の結晶性シリコン膜が、チャネル領域として利用されている。
パターン化された結晶性シリコン膜４の上面を覆うように、ゲート絶縁膜５が形成されている。ゲート電極膜６は、ゲート絶縁膜５の上面に形成されている。ゲート電極に閾値ゲート電圧以上のゲート電圧を印加すると、該ゲート電極膜６の直下、ゲート絶縁膜５と第一の導電型の結晶性シリコン膜の界面にチャネルが形成され、該ＴＦＴは「オン状態」となる。
該ＴＦＴは、光透過性絶縁材料からなる基板、すなわち、絶縁性透明基板１上に作製されており、絶縁性透明基板１の裏面側から入射する光を遮光する目的で、絶縁性透明基板１の上面上、下地層３の下面と接するように、パターン化された遮光膜２が形成されている。絶縁性透明基板１の上面上に配置される、該パターン化された遮光膜２と絶縁性透明基板１との密着性を高めるために、絶縁性透明基板１の上面上に、遮光膜用の下地層を形成した後、該遮光膜用の下地層の上面に該パターン化された遮光膜２を形成することもできる。
パターン化された遮光膜２は、絶縁性透明基板１の裏面側から入射する光を遮光する用途で使用されるため、光を透過しない導電性材料、例えば、クロムのような金属材料を用いて作製される。金属材料を使用する際には、遮光性を達成するためには、遮光膜２の膜厚は、２０ｎｍ以上に選択することが望ましい。絶縁性透明基板１の上面上に、遮光膜２を形成した際、絶縁性透明基板１に応力が印加される。この印加される応力によって、絶縁性透明基板１が大きく反らないように、遮光膜２の膜厚は、５００ｎｍを超えない範囲に選択することが望ましい。
また、光を透過しない導電性材料として、導電性の非光透過性樹脂材料、例えば、カーボン等の有機顔料を分散した遮光性能を持つ樹脂材料を利用している、樹脂ブラックマトリクス膜を遮光膜２として使用することもできる。この樹脂ブラックマトリクス膜を使用する際には、その膜厚は、目的とする遮光性能を発揮できる範囲であり、また、パターン化された遮光膜２に起因する段差によって、上に成膜するシリコン膜が切断されなければ、特に限定されない。樹脂ブラックマトリクス膜を使用する際には、その膜厚を、０．５〜２μｍの範囲に選択することが好ましい。
従来の遮光膜を設けない構造のＴＦＴ（以降、ＴＦＴ−Ｂと称する）と比較すると、図１に示すＴＦＴの構造は、上記のパターン化された遮光膜２を除くと、絶縁性透明基板１、ならびに、下地層３の上部に設ける構造は、実質的に同じ構成とすることができる。
パターン化された遮光膜２は、チャネル領域を挟んで、ドレイン領域９側に配置される、遮光膜のドレイン側領域と、ソース領域８側に配置される、遮光膜のソース側領域とに分割されている。その際、ゲート電極の中心に対して、遮光膜のドレイン側領域と、遮光膜のソース側領域が対称な位置に配置されるように分割を行うのとが望ましい。
液晶表示装置のアクティブマトリックス駆動用デバイスに利用する形態では、液晶表示装置の駆動時に、ドレイン線１４に印加するバイアスを切り替える結果、ドレイン領域９の電位（ＶD（ｔ））とソース領域８の電位（ＶS（ｔ））が入れ替わる状態で「オン・オフ動作」を行うステップがある。その際、遮光膜のドレイン側領域と、遮光膜のソース側領域が対称な位置に配置すると、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））に起因する影響を、均等化することができる。例えば、ドレイン線１４に印加するバイアスを切り替える際、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））に起因する、「オン状態」でのＬＤＤ領域の抵抗の変化は変わらない。結果として、ドレイン線１４に印加するバイアスを切り替える「切り替え動作」に付随する、ＴＦＴ特性の変動を抑制できる。従って、液晶表示装置のアクティブマトリックス駆動用デバイスに利用する形態では、ドレイン領域９とドレイン側ＬＤＤ領域と、ソース領域８とソース側ＬＤＤ領域を、ゲート電極の中心に対して、対称に配置するとともに、遮光膜のドレイン側領域と、遮光膜のソース側領域を、チャネル領域を挟んで、ゲート電極の中心に対して、対称に配置することが好ましい。
下地層３は、パターン化された遮光膜２を覆うように形成され、アモルファスシリコン膜を気相成長する際の下地層として利用される。また、下地層３は、パターン化された遮光膜２と、作製されるパターン化された結晶性シリコン膜４とを、電気的に分離するためにも利用される。
従って、下地層３は、シリコン酸化膜、もしくはシリコン窒化膜とシリコン酸化膜の積層で構成される。なお、シリコン窒化膜／シリコン酸化膜の積層構造を採用する場合、アモルファスシリコン膜を気相成長する際の下地となる上層側が、シリコン酸化膜となる構造を選択する。すなわち、気相成長したアモルファスシリコン膜を結晶化させて、結晶性シリコン膜を作製した際、シリコン窒化膜と結晶性シリコン膜との界面に生成される界面準位密度と比較して、シリコン酸化膜と結晶性シリコン膜との界面に生成される界面準位密度は低くなる。従って、下地層３とパターン化された結晶性シリコン膜４の界面に存在する界面準位密度を低く抑えるため、下地層３の上面は、シリコン酸化膜で構成する。
次に、下地層３の上に成膜したアモルファスシリコン膜を結晶化するため、エキシマレーザ等を照射して、アモルファスシリコン膜を局所的に溶融する。その際、アモルファスシリコン膜を局所的に加熱すると、下地層３側に熱が伝導する。下地層３の膜厚が薄い場合、その下に位置するパターン化された遮光膜２へと熱が速やか伝播する。パターン化された遮光膜２は、金属材料や導電性の非光透過性材料で作製されており、下地層３を作製する光透過性の絶縁材料の熱伝導性と比較すると、金属材料や導電性の非光透過性材料の熱伝導性は格段に優れている。従って、パターン化された遮光膜２の膜内では、面内方向の熱拡散（横方向の熱拡散）が進行する。そのため、下地層３の膜厚が薄い場合、面内方向の熱拡散（横方向の熱拡散）のため、パルス・レーザ光照射によって、局所的に溶融された部位の温度が急速に低下し、十分な結晶性を得ることが困難になってしまう場合がある。
そのため、下地層３の膜厚を、１００ｎｍ以上に選択することが好ましい。さらには、下地層３の膜厚を、６００ｎｍ以上に選択することがより好ましい。特に、膜厚が６００ｎｍ以上であると、パターン化された遮光膜２の段差の影響を軽減することもできるため、下地層３の上面上に結晶性シリコン膜を作製する際、均一な結晶を得ることが可能となる。図３には、下地層３の上面は平坦化されており、結晶性シリコン膜を作製する際、パターン化された遮光膜２の段差の影響が及ばない形態が例示されている。
なお、下地層３の膜厚が厚すぎる場合、コストがかかり、さらに、絶縁性透明基板１に応力が印加される。この印加される応力によって、絶縁性透明基板１が大きく反らないように、下地層３の膜厚は、１．５μｍを超えない範囲に選択することが望ましい。
パターン化された遮光膜２では、遮光膜のドレイン側領域と、遮光膜のソース側領域との間に長さｘの距離がある。絶縁性透明基板１の裏面側から入射し、パターン化された遮光膜２に設けた、遮光膜の存在しない領域を通過する光は、光透過性絶縁材料で作製される下地層３を通過し、パターン化された結晶性シリコン膜４の下面に達する。具体的には、パターン化された結晶性シリコン膜４のうち、第一の導電性の結晶性シリコン膜からなるチャネル領域と、その両側のＬＤＤ領域の一部は、パターン化された遮光膜２では遮光されてなく、前記の領域に光が入射する。
ＴＦＴが「オン状態」である場合、チャネル領域と、その両側のＬＤＤ領域を電流が流れている。そのため、入射した光の吸収によって生成する電子と正孔のうち、少数キャリアに相当するものは、多数キャリアによって速やかに再結合され、消滅する。従って、入射した光の吸収によって生成する電子と正孔は、実質的に光リーク電流を発生させることは無い。
一方、ＴＦＴが「オフ状態」である場合、第一の導電性の結晶性シリコン膜からなるチャネル領域と、その両側の第二の導電性の結晶性シリコン膜からなるＬＤＤ領域とｐｎ接合部分には、空乏層が形成されている。この空乏層部分に入射した光の吸収によって生成する電子・正孔は、再結合により消滅することが無い。該空乏層に存在する電界によって、生成した電子と正孔は、それぞれ、逆方向に輸送される結果、光リーク電流を発生させる。従って、ＴＦＴが「オフ状態」である場合に存在する空乏層部分の体積を減らすことで、入射する光に起因する光リーク電流を抑制することができる。具体的には、パターン化された結晶性シリコン膜４の膜厚を薄くすることで、空乏層部分の体積を減らす。
例えば、ＬＤＤ領域は、第一の導電性の結晶性シリコン膜の上面から、第二の導電型の不純物を低濃度でドープすることで形成される。第一の導電性の結晶性シリコン膜の膜厚が厚い場合には、ＬＤＤ領域の下部には、第一の導電性の結晶性シリコン部分が残り、この部分が空乏層部分となる。従って、形成されるＬＤＤ領域の深さよりも、結晶性シリコン膜の膜厚が厚くならないように、結晶性シリコン膜の膜厚を薄くすることが好ましい。
一方、ドレイン領域、ソース領域として使用される、高濃度不純物ドープ領域では、結晶性シリコン膜の膜厚が薄くなると、不純物の添加濃度をさらに高くすることで、高濃度不純物ドープ領域の抵抗値の上昇を回避する。従って、結晶性シリコン膜の膜厚が必要以上に薄くなると、例えば、高濃度の不純物のイオン注入により、結晶格子の損傷部位の密度が増す。加えて、導入する不純物が、結晶性シリコン膜と下地層３の界面に高濃度で蓄積する。結晶格子損傷の回復が十分になされず、さらに、界面近傍に高濃度で蓄積している不純物が析出すると、非晶質化を引き起こす要因となる。高密度の結晶格子損傷の回復を図り、また、高濃度で蓄積している不純物の析出を回避するためには、高い温度で活性化熱処理を施し、熱拡散による濃度の均一化と、結晶格子の回復を行う必要がある。
絶縁性透明基板１として、ガラス基板を用いる場合、活性化熱処理の温度は、ガラス基板が大きく変形する温度、約６００℃程度よりも高い温度に選択することはできない。
高密度の結晶格子損傷の回復が達成できないと、結晶性が低下し、また、注入された不純物の活性化も十分でなく、高濃度不純物ドープ領域のシート抵抗値が高くなる。
上記の二つの要請を考慮すると、結晶性シリコン膜の膜厚は、１５〜１００ｎｍの範囲に選択することが好ましい。特には、結晶性シリコン膜の膜厚を、２０〜５０ｎｍの範囲に選択することもできる。
なお、結晶性シリコン膜４として、多結晶シリコン膜を採用することができる。
パターン化された結晶性シリコン膜４を覆うように、ゲート絶縁膜５が形成される。ゲート絶縁膜５は、シリコン酸化膜、もしくはシリコン酸化膜とシリコン窒化膜の積層であり、ゲート電極に印加されるゲート電圧により、絶縁破壊されないように、十分な絶縁耐圧を有している。また、ゲート絶縁膜５とゲート電極膜６を覆うように、第１の層間絶縁膜１０が形成される。第１の層間絶縁膜１０は、シリコン酸化膜やシリコン窒化膜、もしくはそれらの積層膜で構成される。さらに、第１の層間絶縁膜１０に設ける、コンタクトホール１１を介して、ソース領域、ドレイン領域に接続される電極膜１２が形成されている。
図４は、図３に示すＰチャネル型ＴＦＴの断面構造のうち、チャネル領域の近傍の構造を拡大し、模式的に示す図である。
パターン化された遮光膜２は二つの領域に分割されており、ゲート電極に対して対称に配置される、遮光膜のドレイン側領域と、遮光膜のソース側領域との間に、長さｘの距離がある。ゲート電極の直下に形成されるチャネル領域の長さ（チャネル長）をＬ、このチャネル領域の両側に設けるＬＤＤ領域の長さをｄとする。図４には、チャネル領域の長さ（チャネル長）Ｌと、ゲート電極長が等しい形態が例示されている。また、遮光膜のドレイン側領域と遮光膜のソース側領域は、それぞれ、ドレイン領域とソース領域と少なくとも一部が重なるように配置されている形態が例示されている。
ＬＤＤ領域の下端は、下地層３とパターン化された結晶性シリコン膜４との界面に達しており、ＬＤＤ領域の下部には、第一の導電性の結晶性シリコン部分は残余していない構造となっている。すなわち、該ＴＦＴが「オフ状態」である場合、第一の導電性の結晶性シリコン膜からなるチャネル領域と、第二の導電性の結晶性シリコン膜からなるＬＤＤ領域との界面に形成されるｐｎ接合に由来する空乏層が存在する構造となっている。
パターン化された結晶性シリコン膜４の膜厚ｔpolySiを、ｔpolySi＝５０ｎｍ、チャネル幅Ｗを、Ｗ＝５μｍ、チャネル長Ｌを、Ｌ＝５μｍ、ＬＤＤ領域の長さｄを、ｄ＝１．５μｍに選択した構造において、遮光膜のドレイン側領域と、遮光膜のソース側領域との間の長さｘを種々に選択したＴＦＴを作製し、その特性の比較を行っている。なお、第一の導電性の結晶性シリコン膜からなるチャネル領域は、ｎ＝５×１０16ｃｍ-3のｎ型導電性であり、ＬＤＤ領域は、平均キャリア濃度ｐ＝３×１０17ｃｍ-3のｐ型導電性となっている。従って、Ｐ−チャネル型電界効果トランジスタの構造となっている。
なお、通常、キャリア濃度ｎのｎ型導電性結晶性シリコン層と、キャリア濃度ｐのｐ型導電性結晶性シリコン層で構成されるｐｎ接合において、ｎ型導電性結晶性シリコン層側の空乏層の厚さｔdepletion-nとｐ型導電性結晶性シリコン層側の空乏層の厚さｔdepletion-pは、ｎ・ｔdepletion-n＝ｐ・ｔdepletion-pの関係を満たす。従って、ｎ＝５×１０16ｃｍ-3のｎ型導電性結晶性シリコン層と、ｐ＝３×１０17ｃｍ-3のｐ型導電性結晶性シリコン層で構成されるｐｎ接合において、該ｎ型導電性結晶性シリコン層側の空乏層の厚さｔdepletion-nとｐ型導電性結晶性シリコン層側の空乏層の厚さｔdepletion-pの比（ｔdepletion-n/ｔdepletion-p）は、（ｔdepletion-n/ｔdepletion-p）＝ｐ／ｎ＝（３×１０17/５×１０16）＝６／１となる。
また、一般に、逆バイアスが印加されているｐｎ接合に生成される電界Ｅは、ｐｎ接合の界面で最大の電界強度Ｅmaxとなっており、空乏層の両端では、電界強度は零となる。すなわち、ｐｎ接合に生成される電界Ｅは、空乏層内にのみ存在する。逆バイアスが印加されているｐｎ接合において、空乏していないｐ領域では、光吸収により生成する、電子と正孔対は、電子は多量に存在する正孔と再結合するため、直ぐに消滅する。また、空乏していないｎ領域では、光吸収により生成する、電子と正孔対は、正孔は多量に存在する電子と再結合するため、直ぐに消滅する。一方、空乏層内で光吸収により電子と正孔対が生成すると、前記電界Ｅによって、電子はｎ領域側に、正孔はｐ領域側に輸送される。その結果、逆バイアスが印加されているｐｎ接合では、空乏層内で光吸収により生成する電子と正孔対に起因して、そのｎ領域からｐ領域に光電流が流れる。
さらに、ドレイン側のＬＤＤ領域（ｐ領域）と下地層との界面でも、電界が形成されており、また、このドレイン側のＬＤＤ領域（ｐ領域）と下地層との界面に空乏化領域が形成されている。その結果、このドレイン側のＬＤＤ領域（ｐ領域）の下面側の空乏化領域内で光吸収により生成する電子と正孔対に起因して、光電流が流れる。
従って、図３に示すＰチャネル型ＴＦＴが「オフ状態」である場合、ドレイン側のＬＤＤ領域（ｐ領域）とチャネル領域（ｎ領域）の境界のｐｎ接合に起因する空乏層と、ドレイン側のＬＤＤ領域（ｐ領域）と下地層との界面に形成される空乏化領域における光吸収により生成する電子と正孔対に起因する、光電流が流れる。
一方、パターン化された遮光膜２は、膜厚５０ｎｍのＣｒ膜で作製し、下地層３は、膜厚５００ｎｍのシリコン酸化膜で作製されている。
まず、光リーク電流に関しては、「オフ状態」において、絶縁性透明基板１の裏面側から、約15000ｃｄ/ｍ2の輝度を示す白色ＬＥＤ光源からの光を照射する際のリーク電流Ｉlight-onと、光を照射していない際のリーク電流Ｉlight-offとを測定し、その差（Ｉlight-on−Ｉlight-off）を、光リーク電流Ｉleak-photo（ｘ）とする。なお、ｘ≧Ｌ／２においては、Ｉlight-on≫Ｉlight-offとなる測定条件を選択しており、その範囲では、光リーク電流Ｉleak-photo（ｘ）＝Ｉlight-onとしている。
測定は、下記の「オフ状態」の動作条件で実施している。
ドレイン・バイアス（ＶD）：ＶD＝−１０Ｖ，
ソース・バイアス（ＶS）：ＶS＝０Ｖ，
「オフ状態」のゲート電圧：Ｖｇ（ＯＦＦ）＝１０Ｖ
また、ｔpolySi、Ｌ、ｄに関して、上記の同じサイズを選択し、遮光膜を設けていない構造、すなわち、従来構造のＰチャネル型ＴＦＴ（ＴＦＴ−Ｂ）についても、上記の条件で光リーク電流の測定を行っている。
この遮光膜を設けていない構造のＴＦＴ−Ｂにおいて測定される光リーク電流、Ｉleak-photo（ｘ＝∽）で規格化した、Ｉleak-photo（ｘ）/Ｉleak-photo（ｘ＝∽）の値を、「規格化光リーク電流」としている。
図５に、上記の測定条件で測定された「規格化光リーク電流」を、遮光膜のドレイン側領域と、遮光膜のソース側領域との間の長さｘに対して、プロットした結果を示す。なお、図５には、結晶性シリコン膜として、多結晶シリコン膜を採用した際の結果が示されている。
遮光膜のドレイン側領域と、遮光膜のソース側領域との間の長さｘが増加するとともに、「規格化光リーク電流」は増加している。ｘが、Ｌ≦ｘ≦Ｌ＋２ｄの範囲では、「規格化光リーク電流」は、０．３５〜０．５５の範囲であるが、ｘ＝Ｌ＋３ｄになると、「規格化光リーク電流」は、０．９５と急激に増加している。従って、Ｌ≦ｘ≦Ｌ＋２ｄの範囲とすることで、「規格化光リーク電流」の急激な増加を抑制する効果が発揮されている。
図５には、遮光膜のドレイン側領域と、遮光膜のソース側領域との間の長さｘを、Ｌ／２、Ｌ、Ｌ＋ｄ、Ｌ＋２ｄ、Ｌ＋３ｄに選択した場合に測定された「規格化光リーク電流」が対比して示されている。
遮光膜を全く設けない場合（図５中のＴＦＴ−Ｂの場合）、ドレイン領域、ソース領域、ＬＤＤ領域、チャネル領域は全て遮光されてないため、「オフ状態」において、ＬＤＤ領域／チャネル領域で構成されるｐｎ接合に形成される空乏層全体で光吸収が起き、生成する電子と正孔対に起因する光電流が発生する。
加えて、ドレイン領域（ｐ+領域）ならびにドレイン側のＬＤＤ領域（ｐ領域）の下面は、光透過性絶縁材料からなる下地層と接しており、該界面には、ＳＩ接合が形成されている。また、ソース領域（ｐ+領域）ならびにソース側のＬＤＤ領域（ｐ領域）の下面は、光透過性絶縁材料からなる下地層と接しており、該界面には、ＳＩ接合が形成されている。さらに、チャネル領域の下面も、光透過性絶縁材料からなる下地層と接しており、該界面には、ＳＩ接合が形成されている。
「オフ状態」において、ドレイン領域９の電位（ＶD（ｔ））とソース領域８の電位（ＶS（ｔ））は、ＶS（ｔ）＞ＶD（ｔ）となっているので、少なくとも、前記ドレイン領域（ｐ+領域）と下地層３の界面に電界が存在する。前記ドレイン領域（ｐ+領域）と下地層３のＳＩ接合部分に、前記電界を形成する空間電荷が存在しており、すなわち、該ＳＩ接合部分には、空乏化領域が形成されている。また、ドレイン領域（ｐ+領域）に接する、ドレイン側のＬＤＤ領域（ｐ領域）部分と下地層の界面にも、電界が存在する。この電界が存在する、ドレイン側のＬＤＤ領域（ｐ領域）部分と下地層のＳＩ接合部分に、前記の電界を形成する空間電荷が存在しており、すなわち、該ＳＩ接合部分には、空乏化領域が形成されている。ドレイン領域（ｐ+領域）は高濃度不純物ドープ領域であり、一方、ＬＤＤ領域は、低濃度不純物ドープ領域であるため、ドレイン領域（ｐ+領域）と下地層３のＳＩ接合部分に形成される空乏化領域の厚さは、ドレイン側のＬＤＤ領域（ｐ領域）部分と下地層のＳＩ接合部分に形成される空乏化領域の厚さと比較して、格段に薄くなっている。
また、少なくとも、前記ソース領域（ｐ+領域）と下地層３の界面に電界が存在する。前記ソース領域（ｐ+領域）と下地層３のＳＩ接合部分に、前記の電界を形成する電荷（正孔）が蓄積されており、すなわち、該ＳＩ接合部分には、空乏化領域は形成されていない。また、ソース領域（ｐ+領域）に接する、ソース側のＬＤＤ領域（ｐ領域）部分と下地層の界面にも、電界が存在する。この電界が存在する、ソース側のＬＤＤ領域（ｐ領域）部分と下地層のＳＩ接合部分に、前記の電界を形成する電荷（正孔）が蓄積されており、すなわち、該ＳＩ接合部分には、空乏化領域が形成されていない。さらには、チャネル領域と下地層３のＳＩ接合部分でも、実質的に、空乏化領域は形成されていない。
「オフ状態」においては、上述するＬＤＤ領域／チャネル領域で構成されるｐｎ接合に形成される空乏層に加えて、前記ドレイン領域（ｐ+領域）ならびにドレイン側のＬＤＤ領域（ｐ領域）と下地層のＳＩ接合部分に形成される空乏化領域で光吸収が起き、生成する電子と正孔対に起因する光電流が発生する。
ｘ＝Ｌ＋３ｄでは、ソース領域、ドレイン領域の相当部分は、遮光されているが、ドレイン領域の一部、ドレイン側のＬＤＤ領域、チャネル領域、ソース側のＬＤＤ領域、ソース領域の一部は遮光されていない。「オフ状態」において、ドレイン領域の一部とドレイン側のＬＤＤ領域の下面のＳＩ接合部分に形成される空乏化領域、ならびに、ＬＤＤ領域／チャネル領域で構成されるｐｎ接合に形成される空乏層において光吸収が起き、生成する電子と正孔対に起因する光リーク電流が発生する。その際、ドレイン領域の相当部分は、遮光されているため、遮光膜を全く設けない場合（ＴＦＴ−Ｂの場合）と比較して、「規格化光リーク電流」は０．９５と若干少なくなっていると、判断される。
ｘ＝Ｌ／２では、ＬＤＤ領域と、ＬＤＤ領域／チャネル領域の境界部分の相当部分は、遮光されているが、チャネル領域の１／２は遮光されていないため、チャネル領域の１／２では光吸収が起こる。「オフ状態」において、かかるチャネル領域の１／２の部分にｐｎ接合に起因する空乏層の一部が存在していると、該チャネル領域の１／２の部分に存在する空乏層において光吸収が起き、生成する電子と正孔対に起因する光リーク電流が発生する。ｘ＝Ｌ／２でも、「規格化光リーク電流」は０．２５であり、遮光されていない、該チャネル領域の１／２の部分にもｐｎ接合に起因する空乏層の一部が存在していると判断される。すなわち、「オフ状態」において、ｐｎ接合に起因して、ドレイン側のｐｎ接合の接合面（ドレイン側のＬＤＤ領域／チャネル領域の境界面）から延びる、チャネル領域側の空乏層の厚さｔdepletion-nは、Ｌ（５μｍ）＞ｔdepletion-n＞Ｌ／４（１．２５μｍ）となっていると判断される。
チャネル領域側の空乏層の厚さｔdepletion-nのうち、（ｔdepletion-n−Ｌ／４）の部分で発生する光リーク電流によって、「規格化光リーク電流」は０．２５となっていると推断される。
ｘ＝Ｌでは、ＬＤＤ領域は、遮光されているが、チャネル領域は遮光されていないため、チャネル領域では光吸収が起こる。すなわち、「オフ状態」において、ＬＤＤ領域／チャネル領域で構成されるｐｎ接合に形成される空乏層のうち、チャネル領域に存在する部分において光吸収が起き、生成する電子と正孔対に起因する光リーク電流が発生する。ｘ＝Ｌでも、「規格化光リーク電流」は０．３５であり、遮光されていない、該チャネル領域にはｐｎ接合に起因する空乏層の相当部分が存在していると判断される。
すなわち、チャネル領域側の空乏層の厚さｔdepletion-nの部分で発生する光リーク電流によって、「規格化光リーク電流」は０．３５となっていると推断される。
仮に、ｘ＝Ｌ／２における「規格化光リーク電流」と、ｘ＝Ｌにおける「規格化光リーク電流」の比、０．２５/０．３５が、（ｔdepletion-n−Ｌ／４）/ｔdepletion-nの比と等しいと仮定すると、ｔdepletion-n＝（０．３５／０．１０）・Ｌ／４＝7/8・Ｌとチャネル領域側の空乏層の厚さｔdepletion-nが見積もられる。
なお、チャネル領域側の空乏層の厚さｔdepletion-nとＬＤＤ領域側の空乏層の厚さｔdepletion-pの比（ｔdepletion-n/ｔdepletion-p）は、（ｔdepletion-n/ｔdepletion-p）＝ｐ／ｎ＝（３×１０17/５×１０16）＝６／１であると仮定すると、ＬＤＤ領域側の空乏層の厚さｔdepletion-pは、ｔdepletion-p＝1/6・ｔdepletion-n＝7/48・Ｌが見積もられる。Ｌ＝５μｍ、ｄ＝１．５μｍであるので、ｔdepletion-p＝7/48・（10/3・ｄ）≒1/2・ｄと見積もられる。
一方、ｘ＝Ｌ＋２ｄでは、ＬＤＤ領域、チャネル領域はともに遮光されてないため、「オフ状態」において、ＬＤＤ領域／チャネル領域で構成されるｐｎ接合に形成される空乏層全体で光吸収が起き、生成する電子と正孔対に起因する光電流が発生する。さらに、ドレイン側のＬＤＤ領域（ｐ領域）と下地層のＳＩ接合部分に形成される空乏化領域で光吸収が起き、生成する電子と正孔対に起因する光電流も発生している。しかし、ｘ＝Ｌ＋２ｄでも、「規格化光リーク電流」は０．５５であり、遮光膜を全く設けない場合（ＴＦＴ−Ｂの場合）やｘ＝Ｌ＋３ｄの場合と比較すると、光リーク電流の発生が顕著に抑制されている。
また、ｘ＝Ｌ＋ｄでは、ＬＤＤ領域の１／２と、チャネル領域は遮光されてないため、「オフ状態」において、ＬＤＤ領域／チャネル領域で構成されるｐｎ接合に形成される空乏層のうち、チャネル領域に存在する部分と、ＬＤＤ領域の１／２に存在する部分で光吸収が起き、生成する電子と正孔対に起因する光電流が発生する。ｘ＝Ｌ＋ｄでは、「規格化光リーク電流」は０．５０であり、ｘ＝Ｌ＋２ｄにおける「規格化光リーク電流」の０．５５と比較して、僅かに小さいのみであり、「オフ状態」において、ＬＤＤ領域／チャネル領域で構成されるｐｎ接合に形成される空乏層のうち、ＬＤＤ領域に存在する空乏層の大部分は、ＬＤＤ領域の１／２の部分に存在していると判断される。
なお、先に見積もられた、ｐｎ接合に起因するＬＤＤ領域側の空乏層の厚さｔdepletion-p≒1/2・ｄは、このドレイン領域側のＬＤＤ領域の１／２の部分（1/2・ｄ）に相当する値となっている。
上記の検討結果から、Ｌ≦ｘ≦Ｌ＋２ｄの範囲に選択することで、「オフ状態」において、上述するＬＤＤ領域／チャネル領域で構成されるｐｎ接合に形成される空乏層と、ドレイン領域（ｐ+領域）ならびにドレイン側のＬＤＤ領域（ｐ領域）と下地層のＳＩ接合部分に形成される空乏化領域における光吸収に起因する光リーク電流の発生を効果的に抑制できていることが判る。
また、ＬＤＤ領域をゲート電極の両側に形成し、ゲート電極の長さ（ゲート電極長）Ｌgateと、ゲート電極の直下に形成されるチャネル領域の長さ（チャネル長）Ｌが等しい（Ｌ＝Ｌgate）構造を採用することが好ましい。この構造は、ゲート電極膜の両側にＬＤＤ領域を形成する場合、自己整合的に形成でき、作製工程を複雑にすることがない。
一方、チャネル領域の長さ（チャネル長）Ｌ、ならびに、その両側に設けるＬＤＤ領域の長さｄが長い場合、ソース電極とドレイン電極間に印加される電圧（ＶD−ＶS）を大きくする必要がある。それに伴って、消費電力も増加する。
従って、ソース電極とドレイン電極間に印加される電圧（ＶD−ＶS）を、５０Ｖ≧｜ＶD−ＶS｜≧０．１Ｖの範囲にする場合には、チャネル領域の長さ（チャネル長）Ｌは、１００μｍ≧Ｌ≧２μｍの範囲に、また、その両側に設けるＬＤＤ領域の長さｄは、１０μｍ≧ｄ≧０．１μｍの範囲に選択することが望ましい。
なお、前記の範囲にＬとｄを選択する際、（Ｌ＝２μｍ、ｄ＝１０μｍ）の組み合わせを選択すると、ｄ／Ｌ＝10/2となり、（Ｌ＝１００μｍ、ｄ＝０．１μｍ）の組み合わせを選択すると、ｄ／Ｌ＝1/１０００となる。
次に、遮光膜の電位を制御せずに、電気的にフローティングにしている構造を採用する際、閾値ゲート電圧Ｖthに対する、遮光膜の電位の影響を調べる。具体的には、図４に示す構成を採用する際、遮光膜のドレイン側領域と、遮光膜のソース側領域との間の長さｘを種々に代えて、閾値ゲート電圧Ｖth（ｘ）の変化を測定している。
その際、遮光膜の電位の影響が無い構造、具体的には、遮光膜を設けていない構造、すなわち、従来構造のＴＦＴ（ＴＦＴ−Ｂ）について、その閾値ゲート電圧Ｖth（ｘ＝∽）を別途測定している。そして、遮光膜のドレイン側領域と、遮光膜のソース側領域との間の長さｘの構造において測定される閾値ゲート電圧Ｖth（ｘ）との差、ΔＶth（ｘ）＝（Ｖth（ｘ）−Ｖth（ｘ＝∽））を、閾値ゲート電圧Ｖth（ｘ）のシフト量としている。
また、ｘ＝０、すなわち、遮光膜をソース領域からチャネル領域まで、全面を遮光する配置に形成する構造、すなわち、図６に示す構造の従来のＰチャネル型ＴＦＴ（以降、ＴＦＴ−Ｃと称する）に関して、該遮光膜に電気的に連結する電極膜をフローティングにしている状態で、閾値ゲート電圧Ｖth（ｘ＝０）を別途測定している。
その際、パターン化された結晶性シリコン膜４の膜厚ｔpolySiを、ｔpolySi＝５０ｎｍ、チャネル幅Ｗを、Ｗ＝５μｍ、チャネル長Ｌを、Ｌ＝５μｍ、ＬＤＤ領域の長さｄを、ｄ＝１．５μｍに選択した構造において、遮光膜のドレイン側領域と、遮光膜のソース側領域との間の長さｘを種々に選択したＴＦＴを作製し、その特性の比較を行っている。なお、第一の導電性の結晶性シリコン膜からなるチャネル領域は、ｎ＝５×１０16ｃｍ-3のｎ型導電性であり、ＬＤＤ領域は、平均キャリア濃度ｐ＝３×１０17ｃｍ-3のｐ型導電性となっている。従って、Ｐ−チャネル型電界効果トランジスタの構造となっている。
一方、パターン化された遮光膜２は、膜厚５０ｎｍのＣｒ膜で作製し、下地層３は、膜厚５００ｎｍのシリコン酸化膜で作製されている。
閾値ゲート電圧Ｖth（ｘ）の測定は、光を照射しない状態で、下記の条件で行っている。
ドレイン・バイアス（ＶD）：ＶD＝−１０Ｖ，
ソース・バイアス（ＶS）：ＶS＝０Ｖ，
「オフ状態」のゲート電圧：Ｖｇ（ＯＦＦ）＝１０Ｖ
前記「オフ状態」から、「オン状態」に変わるゲート電圧Ｖｇを測定する。ソース−ドレイン電流ＩDS（Ａ）が、１×１０-7Ａとなるゲート電圧Ｖｇを、閾値ゲート電圧Ｖth（ｘ）としている。
図５に、上記の測定条件で測定された「閾値ゲート電圧Ｖth（ｘ）のシフト量：ΔＶth（ｘ）」を、遮光膜のドレイン側領域と、遮光膜のソース側領域との間の長さｘに対して、プロットした結果を示す。
遮光膜のドレイン側領域と、遮光膜のソース側領域との間の長さｘが、ｘ＜Ｌの範囲となると、チャネル領域の下部には、下地層３を介して、遮光膜のドレイン側領域と、遮光膜のソース側領域が部分的に配置されている。そのため、チャネル領域の下面は、下地層３を介して、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））の影響が直接的に及ぶ状態となる。その結果、ｘ＜Ｌの範囲では、ｘが減少するとともに、「閾値ゲート電圧Ｖth（ｘ）のシフト量：ΔＶth（ｘ）」が増加している。
なお、図１に例示するＴＦＴのように、ｘ＞Ｌの範囲では、「コの字型」のパターンの遮光膜２の形成領域は、チャネル領域、ゲート電極膜６ならびにゲート線５の形成領域と重ならないように配置されている。従って、遮光膜２の電位（ＶBD（ｔ）とＶBS（ｔ））に対して、ゲート電極膜６ならびにゲート線５の電位（Ｖｇ（ＯＦＦ））は、実質的に影響を及ぼさない配置となっている。
一方、０＜ｘ＜Ｌの範囲では、「コの字型」のパターンの遮光膜２の形成領域は、チャネル領域、ゲート電極膜６の形成領域と一部重なりを有するような配置となっている。遮光膜２とゲート電極膜６は、下地層３とゲート絶縁膜５を介して、一部重なっている。その結果、遮光膜２／（下地層３＋ゲート絶縁膜５）／ゲート電極膜６のＭＩＭ構造（キャパシタＣGI(D/S)）が構成されている。従って、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））に対して、前記ＭＩＭ構造（キャパシタＣGI(D/S)）を介して、ゲート電極膜６の電位（Ｖｇ（ＯＦＦ））も影響を及ぼす配置となっている。
さらに、ＴＦＴ−Ｃの場合（ｘ＝０の場合）は、遮光膜２の形成領域は、チャネル領域、ゲート電極膜６の形成領域とより広い重なりを有するような配置となっている。遮光膜２とゲート電極膜６は、下地層３とゲート絶縁膜５を介して、より広い面積で重なっている。その結果、遮光膜２／（下地層３＋ゲート絶縁膜５）／ゲート電極膜６のＭＩＭ構造（キャパシタＣGI(D/S)）が構成されている。従って、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））に対して、前記ＭＩＭ構造（キャパシタＣGI(D/S)）を介して、ゲート電極膜６の電位（Ｖｇ（ＯＦＦ））がより大きな影響を及ぼす配置となっている。
一方、Ｌ＋２ｄ≧ｘ≧Ｌの範囲では、ＬＤＤ領域の下部に、下地層３を介して、遮光膜のドレイン側領域と、遮光膜のソース側領域が部分的に配置されている。従って、チャネル領域の下面に、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））の影響が直接的に及ばない状態となっている。その結果、Ｌ＋２ｄ≧ｘ≧Ｌの範囲では、「閾値ゲート電圧Ｖth（ｘ）のシフト量：ΔＶth（ｘ）」は、実質的に無いと見做せる。換言すると、Ｌ＋２ｄ≧ｘ≧Ｌの範囲では、「閾値ゲート電圧Ｖth（ｘ）」は、遮光膜を設けていない構造、すなわち、従来構造のＴＦＴ（ＴＦＴ−Ｂ）の「閾値ゲート電圧Ｖth（ｘ＝∽）」と実質的に等しくなっている。
遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））は、遮光膜のドレイン側領域と遮光膜のソース側領域との間の長さｘ、ならびに、下地層３の膜厚に依存する。従って、長さｘ、ならびに、下地層３の膜厚のバラツキは、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））のバラツキを引き起こす。その際、長さｘが、Ｌ＋２ｄ≧ｘ≧Ｌの範囲であれば、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））のバラツキが生じても、「閾値ゲート電圧Ｖth（ｘ）」は、実質的に「閾値ゲート電圧Ｖth（ｘ＝∽）」と等しくなる。図１に示すＴＦＴを、液晶表示装置のアクティブマトリックス駆動用デバイスに利用する場合、遮光膜のドレイン側領域と遮光膜のソース側領域との間の長さｘを、Ｌ＋２ｄ≧ｘ≧Ｌの範囲に保持すると、「閾値ゲート電圧Ｖth（ｘ）」のバラツキを抑制することが可能である。
なお、図５に示す結果を詳細に検討すると、「閾値ゲート電圧Ｖth（ｘ）のシフト量：ΔＶth（ｘ）」は、ｘ＝Ｌとｘ＝Ｌ＋２ｄとの間で僅かなから、差異を示している。この差異は、ｘ＝Ｌとｘ＝Ｌ＋２ｄとの間において、チャネル領域に対する、遮光膜の電位の及ぼす影響が僅かに相違することに起因すると判断される。換言すると、チャネル領域と遮光膜とは重なりを持たないが、ｘ＝Ｌ＋２ｄからｘ＝Ｌとなると、遮光膜の電位は、チャネル領域に対して、僅かながら影響を及ぼしていると判断される。上述する図２に示す結果も、チャネル領域と遮光膜とは重なりを持たないが、ほぼｘ＝Ｌとなると、遮光膜の電位は、チャネル領域に対して、僅かながら影響を及ぼしていることを明確に示唆している。一方、図５に示す結果と、図２に示す結果を総合すると、チャネル領域と遮光膜とは重なりを持たないが、ｘ＝Ｌとなる場合においても、遮光膜の電位が、チャネル領域に対して及ぼしている影響は、僅かなものとなっていることが判る。
ＴＦＴを、液晶表示装置のアクティブマトリックス駆動用デバイスに利用する場合、ＴＦＴの「オン・オフ動作」に用いる、「オフ動作」時のゲート電圧：Ｖｇ（ＯＦＦ）と「オン動作」時のゲート電圧：Ｖｇ（ＯＮ）は、用いるＴＦＴの「閾値ゲート電圧Ｖth」のバラツキΔＶthを考慮して、設定する。例えば、「オフ動作」時のゲート電圧：Ｖｇ（ＯＦＦ）は、Ｖｇ（ＯＦＦ）＜Ｖth−ΔＶth、「オン動作」時のゲート電圧：Ｖｇ（ＯＮ）は、Ｖｇ（ＯＮ）＞Ｖth＋ΔＶthの範囲に設定する。その際、「オフ動作」時のゲート電圧：Ｖｇ（ＯＦＦ）と「オン動作」時のゲート電圧：Ｖｇ（ＯＮ）の差（Ｖｇ（ＯＮ）−Ｖｇ（ＯＦＦ））は、少なくとも、（Ｖｇ（ＯＮ）−Ｖｇ（ＯＦＦ））＞２ΔＶthの条件を満足するように、ＴＦＴの「オン・オフ動作」に用いる、駆動電圧（ゲート電圧：Ｖｇ）の設定がなされる。図１に示す構成のＴＦＴを利用する際には、長さｘを、Ｌ＋２ｄ≧ｘ≧Ｌの範囲に保持することで、「閾値ゲート電圧Ｖth（ｘ）」のバラツキが抑制されると、駆動電圧（ゲート電圧：Ｖｇ）の増加分（Ｖｇ（ＯＮ）−Ｖｇ（ＯＦＦ））を不必要に大きく設定する必要がなくなる。少なくとも、液晶表示装置のアクティブマトリックス駆動用デバイスに用いる、個々のＴＦＴの「閾値ゲート電圧Ｖth（ｘ）」のバラツキに起因する表示不良を回避するため、駆動電圧（ゲート電圧：Ｖｇ）の増加分（Ｖｇ（ＯＮ）−Ｖｇ（ＯＦＦ））を不必要に大きく設定する必要がなくなる。
図１に示す構成のＴＦＴでは、遮光膜の電位を固定しなくとも、遮光膜のドレイン側領域と遮光膜のソース側領域との間の長さｘを、Ｌ＋２ｄ≧ｘ≧Ｌの範囲に保持することによって、「オフ状態」における「光リーク電流」の抑制がなされ、また、「閾値ゲート電圧Ｖth（ｘ）」のバラツキも低減されている。
なお、上記の第１の実施形態では、便宜的に、図１に構成の一例を示す、プレーナ型ＴＦＴの形状を採用する態様を参照して、本発明の第一の形態、あるいは、第二の形態にかかる薄膜トランジスタの技術的特徴を説明している。なお、本発明の第一の形態、あるいは、第二の形態にかかる薄膜トランジスタの技術的特徴は、トップゲート型の薄膜トランジスタであれば、プレーナ型ＴＦＴの形状、あるいは、順スタッガ型ＴＦＴの形状のいずれを選択する際にも、適用できる。
実際に、順スタッガ型ＴＦＴの形状を採用する場合には、ドレイン電極は、下地層上に設け、該ドレイン電極上にドレイン領域が形成され、ソース電極は、下地層上に設け、該ソース電極上にソース領域が形成される。従って、遮光膜のドレイン側領域は、下地層を介して、ドレイン電極と重なり、遮光膜のソース側領域は、下地層を介して、ソース電極と重なる配置となる。前記の重なっている部分では、それぞれ、ドレイン電極／下地層／遮光膜のドレイン側領域からなるＭＩＭ構造（キャパシタＣD-MIM）とソース電極／下地層／遮光膜のソース側領域からなるＭＩＭ構造（キャパシタＣS-MIM）が構成される。加えて、遮光膜のドレイン側領域が、下地層を介して、ドレイン領域の一部と重なり、遮光膜のソース側領域は、下地層を介して、ソース領域の一部と重なる配置となる。その部分では、ドレイン領域／下地層／遮光膜のドレイン側領域からなるＭＩＳ構造（キャパシタＣD-MIS）と、ソース領域／下地層／遮光膜のソース側領域からなるＭＩＳ構造（キャパシタＣS-MIS）が構成される。従って、本発明の第一の形態、あるいは、第二の形態にかかる薄膜トランジスタの技術的特徴は、トップゲート型の薄膜トランジスタであれば、プレーナ型ＴＦＴの形状、あるいは、順スタッガ型ＴＦＴの形状のいずれを選択する際にも、同様に適用できる。
（第２の実施形態）
本発明の第２の実施形態として、本発明の第三の形態、あるいは、第四の形態にかかる薄膜トランジスタの製造方法について、図４に示す構造を有する、本発明の第１の実施形態の薄膜トランジスタを例に採り、その製造プロセスを、図面を参照して詳細に説明する。
図７−１〜図７−４は、上記本発明の第１の実施形態の薄膜トランジスタ、具体的には、図３にその断面構造を示すＴＦＴの製造プロセスを示す工程図である。図７−１〜図７−４には、図３に示すＴＦＴにおいて、第２の層間絶縁膜１５と、該第２の層間絶縁膜１５上に形成される画素電極１３の作製工程を除く、下記の工程（ａ）〜工程（ｉ）のプレーナ型ＴＦＴを作製する一連の工程は図示されている。
なお、図７−１〜図７−４に開示される工程では、結晶性シリコン膜として、多結晶シリコン膜を採用する形態を選択することができる。
工程（ａ）
まず、ガラス等の絶縁性透明基板１上に、遮光膜２の作製に利用する、クロムのような金属膜を形成する。
図６に示す、遮光膜の電位を固定する電極膜を設ける、従来型のＴＦＴ（ＴＦＴ−Ｃ）においては、下地層にコンタクトホールを形成し、遮光膜と接する電極膜を形成する際、該コンタクトホールの形成時のエッチング工程において、その開口部の遮光膜の表面もエッチングを受けるため、そのエッチング量を考慮して、遮光膜の膜厚を選択する必要がある。すなわち、遮光膜の膜厚は、前記エッチング量以上の厚さに選択する必要がある。
図４に示すＴＦＴにおいては、遮光膜の電位を固定するための電極膜を設けていないため、遮光膜の膜厚は、上記第１の実施形態で説明したように、利用する導電性の非光透過性材料の遮光性能を考慮して、その膜厚を選択する。クロムのような金属膜を利用する場合には、遮光膜の膜厚は、２０ｎｍ以上、５００ｎｍ以下の範囲のように薄く設定することが可能となる。
工程（ｂ）
この遮光膜２上に、リソグラフィによるフォトレジストパターンを形成した後、ドライエッチングやウェットエッチング、もしくはその両方の手段を用いて遮光膜２を所望の形状にパターニングする。
遮光膜２のパターニングの平面形状は、図１に示す上面図に例示するように、全体は、「コの字型」のパターンであり、左右の二つの領域に分割されている。この左右の二つの領域の間の長さｘは、ＴＦＴのチャネル領域の長さＬと、その両側に設けるＬＤＤ領域の長さｄに対して、Ｌ＋２ｄ≧ｘ≧Ｌの範囲に選択されている。また、「コの字型」のパターンのチャネル領域を挟んで対向している側とは反対側の端部は、ＴＦＴのソース領域、ドレイン領域となる、高濃度不純物ドープ領域と重なるように、「コの字型」のパターンの外周のサイズは選択される。
その際、遮光膜のドレイン側領域の長さＬshield-Dと遮光膜のソース側領域の長さＬshield-Sは、図４に示すように、ＴＦＴのドレイン領域とソース領域と重なるように選択することで、ＴＦＴのＬＤＤ領域の一部、ならびの、ＬＤＤ領域とソース領域、ドレイン領域の境界部分を遮光する配置となっている。
上述するように、図４に示す構造において、ＴＦＴのチャネル領域の長さＬと、その両側に設けるＬＤＤ領域の長さｄは、それぞれ、１００μｍ≧Ｌ≧２μｍの範囲、１０μｍ≧ｄ≧０．１μｍの範囲に選択することで、ソース電極とドレイン電極間に印加される電圧（ＶD−ＶS）を、５０Ｖ≧｜ＶD−ＶS｜≧０．１Ｖの範囲としている。
遮光膜のドレイン側領域の長さＬshield-Dと遮光膜のソース側領域の長さＬshield-Sは、通常、ＬＤＤ領域の長さｄに対して、十分に長く選択する。
「オン状態」における電流密度（オン電流密度）を十分に高い密度にするためには、「オン状態」の抵抗を低くする必要がある。具体的には、ＴＦＴのチャネル領域の長さＬと、その両側に設けるＬＤＤ領域の長さｄをある程度短くする必要がある。一方、ＬＤＤ領域の長さｄをある程度短くする場合でも、遮光膜のドレイン側領域の長さＬshield-Dと遮光膜のソース側領域の長さＬshield-Sは、十分確保することができる。従って、遮光膜２のパターニング工程自体は、十分なプロセスマージンを実現することができる。
工程（ｃ）
パタ−ン化した遮光膜２上に、下地層３として、シリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜の積層膜を形成する。
工程（ｄ）
この下地層３の上に、アモルファスシリコン膜を形成する。このとき、チャネル領域を構成する第一の導電型の結晶性シリコン膜中の第一の導電型の不純物濃度を所望の値として、閾値ゲート電圧Ｖth（ｘ）の制御を行う目的として、微量のｐ型不純物、例えば、ボロン、あるいは、ｎ型不純物、例えば、リンを、アモルファスシリコン膜の成膜時に混入させることができる。または、成膜後に、アモルファスシリコン膜の全面に、前記第一の導電型の不純物をイオンドーピング法やイオン注入法によって導入してもよい。
次いで、アモルファスシリコン膜にエキシマレーザ等を照射して、結晶化を行い、特性の優れた結晶性シリコン膜を形成する。
この工程（ｄ）では、前記のエキシマレーザ等の照射による結晶化する方法以外に、膜厚の均一性を優先し、プラズマＣＶＤ法やスパッタリング法によって結晶性シリコン膜を形成しても良い。
なお、前記結晶性シリコン膜として、多結晶シリコン膜を形成する形態を選択する際、アモルファスシリコン膜にエキシマレーザ等を照射して、結晶化を行い、特性の優れた多結晶シリコン膜を形成することができる。また、前記結晶性シリコン膜として、多結晶シリコン膜を形成する形態を選択する際、プラズマＣＶＤ法やスパッタリング法を応用して、多結晶シリコン膜を形成することもできる。
工程（ｅ）
次に、結晶性シリコン膜をリソグラフィとドライエッチングによって所望の形状にパターニングする。パターン化した結晶性シリコン膜４の表面には、自然酸化膜が生成している。ゲート絶縁膜を形成する前に、該結晶性シリコン膜の表面に存在する自然酸化膜を除去する目的で、希フッ酸等で洗浄を行う。この自然酸化膜の除去処理を施し、清浄なシリコン面が露出した、パターン化した結晶性シリコン膜４を次段の工程に使用する。
工程（ｆ）
パターン化した結晶性シリコン膜４と下地層３を覆うように、ゲート絶縁膜５を形成する。ゲート絶縁膜５は、シリコン酸化膜、もしくはシリコン酸化膜とシリコン窒化膜の積層であり、その際、パターン化した結晶性シリコン膜４とゲート絶縁膜５との界面は、結晶性シリコン膜／シリコン酸化膜と界面とされる。
ゲート絶縁膜５は、プラズマＣＶＤ法で形成する。その成膜時の温度は、絶縁性透明基板１が熱で変形してしまう温度よりも低い温度、例えば、６００℃以下の範囲に選択する。
ゲート絶縁膜５の膜厚は、所望のゲート耐圧が得られ、また、目的とする閾値ゲート電圧Ｖth（ｘ）を達成できる限り、特に制限はない。少なくとも、ゲート耐圧を、１０Ｖ以上とする際には、ゲート絶縁膜５の膜厚は、例えば、５ｎｍ〜５０００ｎｍの範囲から選択することが好ましく、１０ｎｍ〜１０００ｎｍの範囲から選択することがより好ましい。
なお、ゲート絶縁膜５の膜厚は、後述するイオン注入による高濃度不純物の導入の工程、ならびに、低濃度不純物の導入の工程において、該ゲート絶縁膜５の上面から所望の深さ方向の濃度分布でイオン注入が可能な範囲に選択されている。
工程（ｇ）
次に、ゲート絶縁膜５上に、ゲート電極膜６を形成する。
チャネル領域として利用する、前記第一の導電型の結晶性シリコン膜中の第一の導電型の不純物濃度に依存する、該第一の導電型の結晶性シリコン膜の仕事関数、ゲート絶縁膜の仕事関数とその膜厚に対して、該ゲート電極膜６の仕事関数が所望の値となるように、該ゲート電極膜の材料を選択する。なお、ゲート電極膜６の材料として、
すなわち、ゲート電極膜６の材料として、所望の仕事関数を有する金属材料、あるいは、第二の導電型の不純物を所望濃度で添加されたシリコン（多結晶シリコン）を利用することができる。すなわち、ゲート電極として、所望の仕事関数を有する金属ゲート、あるいは、所望の仕事関数を有するｐｏｌｙ−Ｓｉゲートを採用することができる。また、前記の金属材料からなる膜と、第二の導電型の不純物を添加したシリコン膜の積層膜を利用することができる。例えば、ゲート電極の抵抗を低減する目的で、所望の仕事関数を有する金属材料、あるいは、第二の導電型の不純物を所望濃度で添加されたシリコン（多結晶シリコン）からなる下層膜上に、優れた電気伝導率を有する金属材料からなる上層膜を積層することもできる。
なお、ゲート電極膜６の材料として、第二の導電型の不純物を添加したシリコン膜を採用する場合、通常、該第二の導電型の不純物を添加したシリコン膜中に添加される第二の導電型の不純物の濃度は高濃度に選択する。第一の導電型の結晶性シリコン膜が、ｐ型結晶性シリコン膜である場合、前記第二の導電型の不純物として、ｎ型不純物、例えば、リンを選択する。第一の導電型の結晶性シリコン膜が、ｎ型結晶性シリコン膜である場合、前記第二の導電型の不純物として、ｐ型不純物、例えば、ボロンを選択する。また、第二の導電型の不純物として、複数種の第二の導電型の不純物を添加することもできる。その際、該第二の導電型の不純物を添加したシリコン膜中に添加される第二の導電型の不純物の濃度は、利用する第二の導電型の不純物の種類、ならびに、目標とする、ゲート電極膜６の電気伝導率に応じて、選択する。
スパッタリング法による金属膜、あるいは、ＣＶＤ法等による第二の導電型の不純物を添加したシリコン膜を所定の膜厚で、ゲート絶縁膜５上に形成する。
このゲート電極膜上にリソグラフィによりフォトレジストパターンを形成し、ドライエッチング法やウェットエッチング法、又はその両方の方法を併用して、ゲート電極膜をエッチングして、所望のゲート長を有するゲート電極を作製する。
ゲート電極膜のパターニングでは、パターン化された遮光膜２において、分割された二つの領域間に設ける隙間部分の上部に、所望のゲート長を有するゲート電極が位置するように、位置合わせが行われる。具体的には、所望のゲート長を有するゲート電極の中心に対して、パターン化された遮光膜２の分割された二つの領域の端部が、対称な配置を採るように、位置合わせを行う。
作製されるゲート電極膜６は、後述する第二の導電型不純物を低濃度でイオン注入する工程において、イオン注入マスクとして利用される。従って、作製されるゲート電極膜６の膜厚は、該イオン注入マスクとしての機能に必要な膜厚に選択する。例えば、ゲート電極膜６が金属ゲートである場合、ゲート電極膜６の膜厚は、５０ｎｍ〜１０００ｎｍの範囲に選択することができる。
工程（ｈ）
ゲート絶縁膜５を通して、パターン化した結晶性シリコン膜４上面から第二の導電型不純物をイオン注入して、高濃度不純物ドープ領域、ならびに、低濃度不純物ドープ領域を形成する。
その際、ソース領域及びドレイン領域として利用される高濃度不純物ドープ領域を先に形成し、その後、ＬＤＤ領域として利用する低濃度不純物ドープ領域を形成する。具体的には、ソース領域及びドレイン領域に相当する部分に、第二の導電型不純物を低濃度でイオン注入した後、ソース領域及びドレイン領域、ならびに、ＬＤＤ領域に相当する部分に、第二の導電型不純物を低濃度でイオン注入することによって、ソース領域及びドレイン領域として利用される高濃度不純物ドープ領域と、ＬＤＤ領域として利用する低濃度不純物ドープ領域を形成する。
場合によっては、ソース領域及びドレイン領域、ならびに、ＬＤＤ領域に相当する部分に、第二の導電型不純物を低濃度でイオン注入した後、ソース領域及びドレイン領域に相当する部分に、第二の導電型不純物を低濃度でイオン注入することによって、ソース領域及びドレイン領域として利用される高濃度不純物ドープ領域と、ＬＤＤ領域として利用する低濃度不純物ドープ領域を形成することもできる。
すなわち、前記のイオン注入の工程に先立ち、ゲート電極を作製しており、第二の導電型不純物を低濃度でイオン注入を行う際、該ゲート電極は、マスクとして機能する。そのため、ゲート電極の直下の領域には、第二の導電型不純物のイオン注入は起こらないので、ゲート電極の両側に、ＬＤＤ領域として利用する低濃度不純物ドープ領域が自己整合的に形成される。
まず、レジストを全面に塗布し、ソース領域及びドレイン領域に対応する開口を持つレジストパターンを形成する。このレジストパターンをマスクとして、第二の導電型不純物を高濃度でイオン注入する。従って、ソース領域及びドレイン領域に対応する開口部にのみ、第二の導電型不純物が高濃度でイオン注入される。その後、該レジストパターンを剥離した後、ゲート電極膜６をマスクとして、第二の導電型不純物を低濃度でイオン注入する。結果的に、ソース領域及びドレイン領域に対応する開口部は、第二の導電型不純物の高濃度イオン注入と、第二の導電型不純物の低濃度イオン注入を受けており、その膜厚方向の第二の導電型不純物の合計濃度分布は、両者の濃度分布の重ね合わさったものとなる。一方、ゲート電極の直下の領域と、前記開口部を除く、残りの領域は、第二の導電型不純物の低濃度イオン注入のみが施されている。結果的に、ゲート電極膜６の両側、ソース領域、ならびに、ドレイン領域との間に、それぞれ、第二の導電型不純物が低濃度でイオン注入されている領域が形成される。
なお、第二の導電型不純物の高濃度イオン注入工程においては、第二の導電型不純物がｎ型不純物の場合、リンを選択し、ｐ型不純物の場合、ボロンを選択する。また、イオン注入の条件は、例えば、
ゲート絶縁膜５は、膜厚１００ｎｍのシリコン酸化膜であり、
パターン化した結晶性シリコン膜４の膜厚５０ｎｍである場合、
Ｂ2Ｈ6のＲＦ−プラズマイオン化で生成するＢ+イオン、あるいは、ＰＨ3のＲＦ−プラズマイオン化で生成するＰ+イオンを利用し、
前記ＲＦ−プラズマイオン化に使用するＲＦパワーを、１００Ｗ、
加速電圧は、２５ｋｅＶ、設定ドーズ量を６．７×１０15ｃｍ-2とする条件を選択することができる。
また、第二の導電型不純物の低濃度イオン注入工程においては、第二の導電型不純物がｎ型不純物の場合、リンを選択し、ｐ型不純物の場合、ボロンを選択する。また、イオン注入の条件は、例えば、
ゲート絶縁膜５は、膜厚１００ｎｍのシリコン酸化膜であり、
パターン化した結晶性シリコン膜４の膜厚５０ｎｍである場合、
Ｂ2Ｈ6のＲＦ−プラズマイオン化で生成するＢ+イオン、あるいは、ＰＨ3のＲＦ−プラズマイオン化で生成するＰ+イオンを利用し、
前記ＲＦ−プラズマイオン化に使用するＲＦパワーを、１００Ｗ、
加速電圧は、３０ｋｅＶ、設定ドーズ量を２．５×１０13ｃｍ-2とする条件を選択することができる。
上記の条件において、仮に、ＬＤＤ領域が、平均キャリア濃度ｐ＝３×１０17ｃｍ-3のｐ型導電性となっている場合、ドレイン領域とソース領域は、平均キャリア濃度ｐ＝８×１０19ｃｍ-3程度のｐ+型導電性となっていると推定される。
工程（ｉ）
次に、第１の層間絶縁膜１０を形成する。
この第１の層間絶縁膜１０の形成は、プラズマＣＶＤ法等を用いてシリコン酸化膜、シリコン窒化膜又はこれらの積層膜を形成することにより行う。
該第１の層間絶縁膜１０は、ゲート電極膜６に印加するゲート電圧Ｖｇを供給するゲート線５と、ドレイン電極に印加するドレイン・バイアスＶDを供給するドレイン線１４とを絶縁分離している。従って、ゲート線５とドレイン線１４の間の絶縁耐圧に加えて、ゲート線５とドレイン線１４の間の配線容量（Ｃgate-drain）をも考慮して、該第１の層間絶縁膜１０の膜厚は選択される。
第１の層間絶縁膜１０の成膜時の温度は、絶縁性透明基板１が熱で変形してしまう温度よりも低い温度、例えば、６００℃以下の範囲に選択する。
工程（ｊ）
次に、高濃度不純物ドープ領域ならびに低濃度不純物ドープ領域に注入されている、第二の導電型不純物を活性化するため、活性化熱処理を行う。
該活性化熱処理の温度は、絶縁性透明基板１が熱で変形してしまう温度よりも低い温度、例えば、６００℃以下の範囲に選択する。従って、該活性化熱処理の温度は、例えば、３００℃以上６００℃以下の範囲に選択する。
活性化熱処理は、電気炉で行ってもよく、また、エキシマレーザ等のラピッドサーマルアニール法でも良い。
工程（ｋ）
活性化熱処理を完了した後、ソース領域及びドレイン領域に電気的に接触する、ソース電極膜、ドレイン電極膜の作製用のコンタクトホール１１を作製する。
ソース領域及びドレイン領域の一部に対応する開口を備えたレジストパターンを第１の層間絶縁膜１０の上に形成し、ドライエッチングやウェットエッチング又はこれらの両方を併用して、前記開口部の第１の層間絶縁膜１０とゲート絶縁膜５をエッチングして、コンタクトホール１１を形成する。
工程（ｌ）
コンタクトホール１１の形成後、スパッタリング法等でアルミニウム等の金属膜を成膜する。該金属膜を、各種のリソグラフィやエッチングによって、パターニングして、ソース電極膜１２、ドレイン電極膜１２ならびにドレイン線１４の配線を形成する。
図１に示す、液晶表示装置のアクティブマトリックス駆動用デバイスに用いる、ＴＦＴでは、図３に示す断面構造のように、第１の層間絶縁膜１０と、ドレイン線１４の配線を被覆するように、第２の層間絶縁膜１５を作製し、その上面を平坦化している。
ソース電極膜１２に対して、該第２の層間絶縁膜１５に設けるコンタクトホールを介して、電気的に接続する画素電極膜を形成する。この第２の層間絶縁膜１５の上面に形成される画素電極膜をパターニングして、画素電極１３を作製する。
なお、結晶性シリコン膜の表面にダングリングボンドが存在すると、結晶性シリコン膜とゲート絶縁膜の界面に存在するダングリングボンドは、界面準位として機能する。結晶性シリコン膜表面のダングリングボンドを終端させて、前記界面準位の密度を低減することが好ましい。結晶性シリコン膜表面のダングリングボンドの終端に用いる元素として、水素が例示できる。水素にダングリングボンドの終端処理として、水素プラズマ処理が適用可能である。水素プラズマ処理などの、結晶性シリコン膜表面のダングリングボンドの終端化処理は、結晶性シリコン膜のパターニング後、ゲート絶縁膜の形成に先立ち実施する。例えば、結晶性シリコン膜のパターニング後、該結晶性シリコン膜表面の自然酸化膜の除去を終えた後、水素プラズマ処理を施し、ゲート絶縁膜の形成を行う形態とする。
以上に説明する工程より、図１に示す、液晶表示装置のアクティブマトリックス駆動用デバイスに用いる、ＴＦＴの作製がなされ、液晶表示装置の駆動用デバイス部分を作製する主要な工程は完了する。
図７−１〜図７−４には、工程（ｇ）において、ゲート電極膜６を作製した後、工程（ｈ）で、高濃度不純物ドープ領域、ならびに、低濃度不純物ドープ領域を形成する形態を例に採り、図４に示すプレーナ型ＴＦＴの製造プロセスを説明している。なお、高濃度不純物ドープ領域の形成を、ゲート電極膜６の作製に先立ち実施し、ゲート電極膜６を作製した後、低濃度不純物ドープ領域の形成を実施する形態を採用することもできる。
いずれの形態でも、ゲート電極膜６の作製後、ゲート電極膜６をマスクとして、第二の導電型不純物の低濃度イオン注入を実施することで、低濃度不純物ドープ領域の形成を行う。なお、結晶性シリコン膜の膜厚は、１５〜１００ｎｍの範囲に選択することができ、ゲート絶縁膜５の膜厚は、例えば、５ｎｍ〜５０００ｎｍの範囲から選択することが可能であり、また、例えば、ゲート電極膜６が金属ゲートである場合、ゲート電極膜６の膜厚は、５０ｎｍ〜１０００ｎｍの範囲に選択することができる。例えば、結晶性シリコン膜の膜厚を１００ｎｍに選択し、ゲート絶縁膜５の膜厚を５０００ｎｍに選択し、ゲート電極膜６の膜厚を５０ｎｍに選択する場合でも、ゲート電極膜６をマスクとして、ゲート電極の両側に、下地層の表面に達する低濃度不純物ドープ領域を自己整合的に形成することが可能である。
図８−１〜図８−４は、図６にその断面構造を示す、従来型のＴＦＴ（ＴＦＴ−Ｃ）の製造プロセスを示す工程図である。図８−１〜図８−４には、図６に示す従来型のＴＦＴ（ＴＦＴ−Ｃ）において、第２の層間絶縁膜１５と、該第２の層間絶縁膜１５上に形成される画素電極１３の作製工程を除く、工程（ａ）〜工程（ｎ）のプレーナ型ＴＦＴを作製する一連の工程は図示されている。
なお、図８−１〜図８−４に開示する工程では、結晶性シリコン膜として、多結晶シリコン膜を採用する形態を選択することができる。
図６に示す、従来型のＴＦＴ（ＴＦＴ−Ｃ）では、遮光膜２の電位を固定するための電極膜を形成している。そのため、図８−２に示す、下記の二つの工程が設けている。
工程（ｆ） コンタクトホール１１作製用のレジストパターン形成および下地層エッチング工程；
工程（ｇ） 遮光膜２と直接コンタクトする電極膜１２の作製に利用する電極膜の成膜、およびレジストパターンの形成、および電極膜エッチング工程
前記工程（ｆ）と工程（ｇ）を設けることで、予め、下地層３の上面に、遮光膜２と直接コンタクトする電極膜１２を作製している。その結果、図８−４に示す、工程（ｍ）と工程（ｎ）において、ソース電極膜、ドレイン電極膜を作製する際、遮光膜２と直接コンタクトする電極膜１２に対する、上層の電極膜１２を併せて作製する工程としている。
図８−４に示す、工程（ｍ）では、第１の層間絶縁膜１０の上面から、ソース領域、ドレイン領域の表面に達するコンタクトホール１１を形成するため、第１の層間絶縁膜１０、ゲート絶縁膜５をエッチングしている。仮に、第１の層間絶縁膜１０の上面から、遮光膜２の上面に達するコンタクトホールを形成するためには、第１の層間絶縁膜１０、ゲート絶縁膜５、下地層３をエッチングする必要がある。
第１の層間絶縁膜１０、ゲート絶縁膜５をエッチングするために必要はエッチング時間と比較して、第１の層間絶縁膜１０、ゲート絶縁膜５、下地層３をエッチングするためには、下地層３のエッチングに要する時間が長くなる。従って、工程（ｍ）において、第１の層間絶縁膜１０の上面から、遮光膜２の上面に達するコンタクトホールを形成すると、第１の層間絶縁膜１０の上面から、ソース領域、ドレイン領域の表面に達するコンタクトホール１１部分は、オーバー・エッチングされた状態となる。
前記工程（ｆ）と工程（ｇ）を設けることで、前記オーバー・エッチングを回避する必要がある。特に、パターン化された結晶性シリコン膜の膜厚が薄い場合、不必要なオーバー・エッチングが生じると、ソース領域、ドレイン領域のシート抵抗の増大を引き起こす要因となる。
加えて、第１の層間絶縁膜１０の上面から、遮光膜２の上面に達するコンタクトホールを形成するためには、第１の層間絶縁膜１０、ゲート絶縁膜５、下地層３を確実にエッチングする必要があり、実際のエッチング時間は、必要とするエッチング時間に一定比率でプロセスマージンを付加して、エッチング不足の防止を行う。必要とするエッチング時間が長くなると、付加される時間が長くなり、遮光膜２の表面に対しても、オーバー・エッチングがなされる状況が生じる。
前記工程（ｆ）と工程（ｇ）を設けることで、下地層３の上面から遮光膜２の表面に達するコンタクトホールの形成を行うことで、この工程に必要とするエッチング時間が短くなる。その結果、遮光膜２の表面に対しても、オーバー・エッチングの程度を大幅に軽減することが可能となっている。
図４にその断面構造を示すＴＦＴの製造プロセスでは、図６にその断面構造を示す従来型のＴＦＴ（ＴＦＴ−Ｃ）の製造プロセスと比較して、図８−２に示す、工程（ｆ）と工程（ｇ）の二つの工程が不要となっている。その結果、製造コストの低減の効果があり、加えて、工程数の減少は、全体の歩留まりの向上にも効果を有している。
（第３の実施形態）
本発明の第３の実施形態として、本発明の第一の形態にかかる薄膜トランジスタの構造の他の一例と、該本発明の第一の形態にかかる薄膜トランジスタを、液晶表示装置のアクティブマトリックス駆動用デバイスに利用する形態について、図面を参照して詳細に説明する。
図９は、本発明の第３の実施形態のＴＦＴの上面図である。図９に示す構造は、ドレイン領域とソース領域との間に、二つのＴＦＴが直列に連結されている、ダブルゲート構造を採用している。このダブルゲート構造では、二つのＴＦＴが直列に連結されているため、それぞれ、第一のＴＦＴに対しては、そのドレイン領域の電位（ＶD1）とソース領域の電位（ＶS1）が印加され、第二のＴＦＴに対しては、そのドレイン領域の電位（ＶD2）とソース領域の電位（ＶS2）が印加される。第一のＴＦＴのソース領域と、第二のＴＦＴのドレイン領域とは、一体となっており、従って、第一のＴＦＴのソース領域の電位（ＶS1）と第二のＴＦＴのドレイン領域の電位（ＶD2）は等しくなる（ＶS1＝ＶD2）。
ダブルゲート構造のＴＦＴにおいて、そのドレイン電極の電圧（ＶD）とソース電極の電圧（ＶS）との差、（ＶD−ＶS）は、（ＶD−ＶS）＝（ＶD1−ＶS1）＋（ＶD2−ＶS2）となっている。全体のドレイン電極の電圧（ＶD）とソース電極の電圧（ＶS）との差、（ＶD−ＶS）は、二つのＴＦＴに分割されているため、第一のＴＦＴのソース−ドレイン間の耐圧ＶBreaks-down1と第二のＴＦＴのソース−ドレイン間の耐圧ＶBreaks-down2に対して、ＶBreaks-down1＞｜ＶD1−ＶS1｜、ＶBreaks-down2＞｜ＶD2−ＶS2｜となる範囲では、ブレイクダウンは回避される。
従って、ソース−ドレイン間の電位差｜ＶD−ＶS｜は、二つのＴＦＴに分割され、１つのＴＦＴに印加される電圧が分圧されることから、ダブルゲート構造のＴＦＴは、ソース−ドレイン間の耐圧を実効的に高くする用途に利用される。
また、（ＶD−ＶS）は、二つのＴＦＴに分割され、個々のＴＦＴに印加されるドレイン−ソース間のバイアス差ＶDS；（ＶD1−ＶS1）、（ＶD2−ＶS2）が低減されるため、ＴＦＴに印加されるドレイン−ソース間のバイアス差ＶDSに依存する、ＴＦＴ特性、特には、閾値ゲート電圧（Ｖth）のバラツキが小さくなり、従って、ダブルゲート構造のＴＦＴの実効的な閾値ゲート電圧（Ｖth）は、そのバラツキが抑制されていると見做される。
すなわち、ソース−ドレイン間の耐圧を高くする必要があり、また、「オン／オフ動作」の実効的な閾値のバラツキを抑制することが求められる「表示装置」に利用するＴＦＴに、図９に示す構造のダブルゲート構造のＴＦＴは好適に利用できる。
図９に示す構造のダブルゲート構造のＴＦＴにおいても、第一のＴＦＴと第二のＴＦＴは、それぞれ、パターン化された遮光膜２は、チャネル領域を挟むように、ドレイン側の領域とソース側の領域に分割されている。また、遮光膜２のドレイン側の領域とソース側の領域は、そのチャネル領域とは重ならず、該チャネル領域の両側に設けるＬＤＤ領域の一部と重なる配置とされている。従って、上述する本発明の第１の実施形態に記載する、図１に示すＴＦＴと同様に、光リーク電流が抑制され、また、「閾値ゲート電圧Ｖth（ｘ）のシフト量：ΔＶth（ｘ）」も実質的に無いものとなっている。
なお、図９に示す構造のダブルゲート構造のＴＦＴにおいては、遮光膜２のうち、シリコン膜４が形成されていない領域に設ける、第３の領域が、ゲート電極膜６ならびにゲート線の形成領域と一部重なるような配置となっている。その部分では、遮光膜２／（下地層３＋ゲート絶縁膜５）／ゲート電極膜６（ゲート線）のＭＩＭ構造（キャパシタＣGI(D/S)）が構成される。従って、「オフ状態」において、遮光膜のドレイン側領域の電位（ＶBD（ｔ））と遮光膜のソース側領域の電位（ＶBS（ｔ））に対して、前記ＭＩＭ構造（キャパシタＣGI(D/S)）を介して、ゲート電極膜６の電位（Ｖｇ（ＯＦＦ））も影響を及ぼす状態となっている。
ダブルゲート構造のＴＦＴにおいても、パターン化された遮光膜２の電位に対して、ゲート電極膜６ならびにゲート線の電位（Ｖｇ）は、実質的に影響を及ぼさない構造を選択することが望ましい。例えば、遮光膜２／（下地層３＋ゲート絶縁膜５）／ゲート電極膜６（ゲート線）のＭＩＭ構造（キャパシタＣGI(D/S)）が構成される場合には、該ＭＩＭ構造（キャパシタＣGI(D/S)）のキャパシタ容量を十分に小さくすることで、遮光膜２の電位に対して、ゲート電極膜６ならびにゲート線の電位（Ｖｇ）は、実質的に影響を及ぼさない状態とすることができる。
さらには、ソース−ドレイン間に、３つのＴＦＴが直列に配置される、トリプルゲート構造を採用する場合でも、個々のＴＦＴに関して、パターン化された遮光膜２は、チャネル領域を挟むように、ドレイン側の領域とソース側の領域に分割されている構造とすることで、同様の効果が発揮される。すなわち、各ＴＦＴにおいて、遮光膜２のドレイン側の領域とソース側の領域は、そのチャネル領域とは重ならず、該チャネル領域の両側に設けるＬＤＤ領域の一部と重なる配置とすることで、光リーク電流が抑制され、また、「閾値ゲート電圧Ｖth（ｘ）のシフト量：ΔＶth（ｘ）」も実質的に無いものとなる。
本発明の第五の形態は、上述の本発明の第一の形態、または、第二の形態にかかる薄膜トランジスタの使用方法の発明に相当している。具体的には、本発明の第一の形態、または、第二の形態にかかる薄膜トランジスタを利用して、駆動される表示装置の発明である。該本発明の第五の形態の一態様は、本発明の第一の形態、または、第二の形態にかかる薄膜トランジスタを利用して、駆動される液晶表示装置の発明である。
上で説明したように、本発明の第一の形態、または、第二の形態にかかる薄膜トランジスタは、絶縁性透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタであるが、その絶縁性透明基板側から光照射を受ける状況で使用する際、その遮光板を設ける技術的な意義が発揮される。従って、前記動作状況に相当するように、本発明の第五の形態にかかる液晶表示装置は、絶縁性透明基板側から、該液晶表示用のバック・ライト光を入射させる方式を採用している。
（第４の実施形態）
本発明の第五の形態の表示装置、特に、その一態様である液晶表示装置の具体例として、図１０に示すバック・ライト型の液晶表示装置を例に挙げて、その実施の形態を説明する。
図１０は、バック・ライト型の液晶表示装置の一般的な構成を示す概念的な分解斜視図である。バック・ライト型の液晶表示装置２９は、液晶パネル２８とバックライトユニット２１を具えている。バックライトユニット２１は、その光源として、冷陰極蛍光ランプ又は発光ダイオード等の高い輝度の連続光源を含んでいる。液晶パネル２８は、液晶層２６を狭持する１対の透明基板として、アクティブマトリックス基板２２と対向基板２７を具えている。図１０に示す構成では、バックライトユニット２１から供給されるバック・ライト光は、アクティブマトリックス基板２２側から入射し、対向基板２７側から出射される。液晶パネル２８の入射面及び出射面には、それぞれ偏光板（図示しない）等が設けられている。カラー表示液晶表示装置とする場合、液晶パネル２８の出射面となる、対向基板２７には、カラー・フィルターが設けられる。対向基板２７には、共通電極（図示しない）が形成されている。アクティブマトリックス基板２２は、各画素２５の書き込みに使用するデータ回路２４や走査回路２３が形成されている。データ回路２４と走査回路２３には、それぞれ、データ線と走査線が接続されている。液晶パネル２８の表示領域は、アクティブマトリックス基板２２上に形成されている各画素ユニットで構成されている。各画素ユニットは、データ線と走査線によって区画される、各画素ユニットには、それぞれ、本発明の第一の形態にかかる薄膜トランジスタが設けられている。各画素ユニットでは、このＴＦＴを介して、画素電極１３に印加する電圧を供給している。各画素２５の書き込みは、該ＴＦＴのオン／オフ動作によって行われる。
アクティブマトリックス基板２２は、液晶パネル２８の入射面側の透明基板に相当している。従って、絶縁性透明基板が、その透明基板１として利用される。
バックライトユニット２１として、高い輝度を有する光源を使用する場合、画素の書き込むに使用される薄膜トランジスタに対しても、継続的に絶縁性透明基板１側から大きな光量の光照射がなされる。本発明の第一の形態にかかる薄膜トランジスタでは、先に説明した遮光板の構造を採用しているので、絶縁性透明基板１側から、大光量の光照射を受ける状況でも、光リーク電流の発生が効果的に抑制されている。従って、該バック・ライト型の液晶表示装置は、良好な表示特性を示す。
加えて、画素の書き込み周期が短い場合、すなわち、薄膜トランジスタのオン・オフ動作の周期が短い場合でも、該薄膜トランジスタの動作特性に対する、分割された遮光板の電位の影響は実質的に抑制されている。画素の書き込み周期が短い用途、例えば、動画像を表示する用途に対して、第３の実施形態のバック・ライト型の液晶表示装置は適合している。
例えば、図１に示す駆動用のＴＦＴが「オフ状態」にある間に、「光リーク電流」が発生すると、例えば、画素電極１３と共通電極との間に蓄積される電荷（Ｑ）の一部が放電される。その結果、画素電極１３と共通電極との間の電位差が低減されると、液晶層中の電界が低減し、表示不良の要因となる。
本発明の第一の形態、あるいは、第二の形態にかかる薄膜トランジスタでは、絶縁性透明基板側から、大光量の光照射を受ける状況でも、光リーク電流の発生が効果的に抑制されている。従って、本発明の第一の形態、あるいは、第二の形態にかかる薄膜トランジスタを液晶表示装置のアクティブマトリックス駆動用デバイスに利用することで、光リーク電流の発生に起因する表示不良の発生を抑制できる。
本発明の第一の形態、あるいは、第二の形態にかかる薄膜トランジスタでは、絶縁性透明基板側から、大光量の光照射を受ける状況でも、光リーク電流の発生が効果的に抑制されている。しかしながら、上で説明したように、結晶性シリコン膜全体を覆うように遮光板を設ける構造と異なり、「オフ状態」では、若干の光リーク電流が発生している。そのため、画素の書き込み周期が長い場合、画素電極１３と共通電極との間に蓄積される電荷（Ｑ）の一部は、その周期（τ）の間に発生する前記光リーク電流の総量（Ｉphotoleak・τ）によって放電される。その結果、画素電極１３の電位は、その周期（τ）の間、当初の電位Ｖ0から、Ｖ0・（１−（Ｉphotoleak・τ）/Ｑ）まで低下する。画素の書き込み周期（τ）が短い場合、画素電極１３の電位の低下比率：（Ｉphotoleak・τ）/Ｑが小さくなるので、画素の書き込み周期が短い用途、例えば、動画像を表示する用途は、第３の実施形態のバック・ライト型の液晶表示装置にとって、適している。
ここでは、本発明の第五の形態にかかる液晶表示装置について、液晶パネル２８と面光源のバックライトユニット２１を組み合わせた、バック・ライト型の液晶表示装置２９の実施形態について説明したが、本発明の第三の形態にかかる液晶表示装置はこの実施形態に限定されるものではない。例えば、液晶プロジェクタ型の液晶表示装置のように、バック・ライト光の光源として、面光源のバックライトユニットに代えて、点光源型の高輝度光源ユニットと組み合わせる実施形態も含まれる。
本発明の第一の形態、あるいは、第二の形態にかかる薄膜トランジスタは、絶縁性透明基板側から、連続的に大光量の光照射を受ける状況で、オン／オフ動作の周期が短い状態において、その効果が顕著に発揮される。従って、バック・ライト型の液晶表示装置以外でも、絶縁性透明基板側から、連続的に大光量の光照射を受ける状況で、オン／オフ動作の周期が短い状態で、ＴＦＴを使用する表示装置においても、本発明の第一の形態にかかる薄膜トランジスタは好適に利用することができる。例えば、画素の書き込み周期が短い用途、例えば、動画像を表示する用途に使用される、有機エレクトロルミネッセンス表示装置のうち、その絶縁性透明基板側から連続的に大光量の外光照射を受ける状況で使用される形態に対して、本発明の第一の形態にかかる薄膜トランジスタを駆動用デバイスとして利用してもよい。
本発明の第六の形態も、上述の本発明の第一の形態、あるいは、第二の形態にかかる薄膜トランジスタの使用方法の発明に相当している。具体的には、表示機構として、液晶表示装置を採用している電子機器において、該電子機器の必須な構成要素である表示機構として、先に説明した本発明の第五の形態にかかる液晶表示装置を利用する形態である。その際、先に説明した本発明の第五の形態にかかる液晶表示装置は、その駆動に利用する薄膜トランジスタとして、本発明の第一の形態、あるいは、第二の形態にかかる薄膜トランジスタを採用している。
本発明の第一の形態、あるいは、第二の形態にかかる薄膜トランジスタは、絶縁性透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタであるが、その絶縁性透明基板側から光照射を受ける状況で使用する際、その遮光板を設ける技術的な意義が発揮される。従って、前記動作状況に相当するように、該液晶表示装置は、絶縁性透明基板側から、該液晶表示用のバック・ライト光を入射させる方式を採用している。
（第５の実施形態）
本発明の第六の形態にかかる電子機器の具体例として、液晶表示装置を備えた携帯電話を例に挙げて、その実施の形態を説明する。
図１１は、バック・ライト型の液晶表示装置を備えた携帯電話の斜視図である。この携帯電話３１の筐体３０は、上筐体と下筐体とで構成されている。上筐体には、バック・ライト型の液晶表示装置２９が設けられ、下筐体にはテンキー等が設けられている。携帯電話用の液晶表示装置には、外部照明のない状況、あるいは、戸外の直射日光が照射されている状況など、周囲の照明状況に依存することなく、視認性の優れた液晶表示装置であることが望まれる。そのため、バックライトユニットとして、高い輝度を有する光源を使用することが望ましい。その場合、画素の書き込むに使用される薄膜トランジスタに対しても、継続的に絶縁性透明基板側から大きな光量の光照射がなされる。本発明の第一の形態にかかる薄膜トランジスタでは、先に説明した遮光板の構造を採用しているので、絶縁性透明基板側から、大光量の光照射を受ける状況でも、光リーク電流の発生が効果的に抑制されている。従って、該バック・ライト型の液晶表示装置は、良好な表示特性を示し、視認性の優れた携帯電話が提供できる。
本発明の第六の形態にかかる電子機器は、バック・ライト型の液晶表示装置を備えた携帯電話の実施形態に限定されるものではない。例えば、バック・ライト型の液晶表示装置を利用する、パーソナルコンピューター、ＰＤＡ（Personal Digital Assistance）、ビューファインダー、液晶表示モニターを備えたデジタル（ビデオ）カメラ、さらには、液晶プロジェクタ等の様々な実施形態でも、同様の効果が発揮される。
加えて、画素の書き込み周期が短い場合、すなわち、薄膜トランジスタのオン・オフ動作の周期が短い場合でも、該薄膜トランジスタの動作特性に対する、分割された遮光板の電位の影響は実質的に抑制されている。画素の書き込み周期が短い用途、例えば、動画像を表示する目的で、バック・ライト型の液晶表示装置を利用する電子機器に適合している。具体的には、動画像の表示機能を具える携帯電話、パーソナルコンピューター、ＰＤＡ（Personal Digital Assistance）、ビューファインダー、液晶表示モニターを備えたデジタル（ビデオ）カメラ、さらには、液晶プロジェクタ等の様々な実施形態に適合している。
本発明にかかる薄膜トランジスタは、絶縁性透明基板側から、該薄膜トランジスタの動作層の結晶性シリコン膜に光照射がなされる条件下で使用される、液晶表示装置の駆動用トランジスタとして利用できる。特には、バックライトユニットを絶縁性透明基板側に配置する、液晶表示装置の駆動用トランジスタとして利用できる。

（付記１）
絶縁性透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタであって、
該薄膜トランジスタは、
絶縁性透明基板と、
絶縁性透明基板の上面上に形成される、パターン化された遮光膜と、
パターン化された遮光膜と絶縁性透明基板の上面を被覆するように形成される、光透過性絶縁性材料からなる下地層と、
下地層の上面上に形成される、パターン化された結晶性シリコン膜と、
パターン化された結晶性シリコン膜と下地層の上面を被覆するように形成される、ゲート絶縁膜と、
ゲート絶縁膜の上面上に形成される、パターン化されたゲート電極膜を具え；
前記パターン化されたゲート電極膜からなる、ゲート電極と、
前記ゲート絶縁膜と、
ゲート絶縁膜と接するパターン化された結晶性シリコン膜の、ゲート電極の直下の第一の導電型の領域からなる、チャネル領域と、
パターン化された結晶性シリコン膜に形成される、第二の導電型の高濃度不純物ドープ領域からなる、ドレイン領域と、
パターン化された結晶性シリコン膜に形成される、第二の導電型の高濃度不純物ドープ領域からなる、ソース領域と、
チャネル領域の両側において、パターン化された結晶性シリコン膜のゲート絶縁膜と接する面側に形成される、第二の導電型の低濃度不純物ドープ領域からなる、ＬＤＤ領域と、
ドレイン領域とソース領域にそれぞれ電気的に接続されるように形成される、電極膜からなる、ドレイン電極とソース電極とによって、
電界効果トランジスタを構成しており；
該電界効果トランジスタのオン状態では、
ゲート電極に閾値電圧を超えるゲート電圧を印加することで、ゲート電極直下のゲート絶縁膜とチャネル領域との界面にチャネルが形成され、
ドレイン領域とソース領域との間に、前記チャネルとその両側のＬＤＤ領域を経由するキャリアの流路が形成され；
前記パターン化された遮光膜は、
光不透過性導電性材料からなり、
絶縁性透明基板と下地層とで取り囲まれ、電気的に孤立された状態となっており；
前記チャネル領域の直下には、前記パターン化された遮光膜は存在してなく、
少なくとも、該パターン化された遮光膜の形成領域は、前記ドレイン領域の直下の領域の一部と、ならびに、前記ソース領域の直下の領域の一部と、それぞれ重なり、
前記チャネル領域の両側に設けるＬＤＤ領域のそれぞれに対して、該ＬＤＤ領域の直下の領域の一部と、該パターン化された遮光膜の形成領域は重なるように配置されている
ことを特徴とする薄膜トランジスタ。
（付記２）
絶縁性透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタであって、
該薄膜トランジスタは、
絶縁性透明基板と、
絶縁性透明基板の上面上に形成される、パターン化された遮光膜と、
パターン化された遮光膜と絶縁性透明基板の上面を被覆するように形成される、光透過性絶縁性材料からなる下地層と、
下地層の上面上に形成される、パターン化された結晶性シリコン膜と、
パターン化された結晶性シリコン膜と下地層の上面を被覆するように形成される、ゲート絶縁膜と、
ゲート絶縁膜の上面上に形成される、パターン化されたゲート電極膜を具え；
前記パターン化されたゲート電極膜からなる、ゲート長Ｌgateのゲート電極と、
前記ゲート絶縁膜と、
ゲート絶縁膜と接するパターン化された結晶性シリコン膜の、ゲート長Ｌgateのゲート電極の直下の第一の導電型の領域からなる、ゲート長Ｌgateと等しい長さＬのチャネル領域と、
ゲート電極の両側、パターン化された結晶性シリコン膜に形成される、第二の導電型の高濃度不純物ドープ領域からなる、長さＬDのドレイン領域と長さＬSのソース領域と、
チャネル領域と、ドレイン領域とソース領域との間に、パターン化された結晶性シリコン膜のゲート絶縁膜と接する面側に形成される、第二の導電型の低濃度不純物ドープ領域からなる、長さｄのドレイン側ＬＤＤ領域と長さｄのソース側ＬＤＤ領域と、
ドレイン領域とソース領域にそれぞれ電気的に接続されるように形成される、電極膜からなる、ドレイン電極とソース電極とによって、
電界効果トランジスタを構成しており；
該電界効果トランジスタのオン状態では、
ゲート電極に閾値電圧を超えるゲート電圧を印加することで、ゲート電極直下のゲート絶縁膜とチャネル領域との界面にチャネルが形成され、
ドレイン領域とソース領域との間に、ドレイン領域、ドレイン側ＬＤＤ領域、チャネル、ソース側ＬＤＤ領域、ソース領域を経由するキャリアの流路が形成され；
前記パターン化された遮光膜は、
光不透過性導電性材料からなり、
絶縁性透明基板と下地層とで取り囲まれ、電気的に孤立された状態となっており；
該パターン化された遮光膜は、
チャネル領域を挟んで、ドレイン側の領域とソース側の領域に分割された二つの部分を具えており、
前記長さＬのチャネル領域の直下には、前記パターン化された遮光膜は存在してなく、
分割された遮光膜のドレイン側の領域とソース側の領域の間に、前記チャネル領域の長さＬ以上の間隔ｘの隙間を設けて、
分割された遮光膜のドレイン側の領域は、少なくとも、長さｄのドレイン側ＬＤＤ領域の一部とドレイン領域の一部と重なるように配置され、
分割された遮光膜のソース側の領域は、少なくとも、長さｄのソース側ＬＤＤ領域の一部とソース領域の一部と重なるように配置されている
ことを特徴とする薄膜トランジスタ。
（付記３）
前記チャネル領域の長さＬ、ドレイン側ＬＤＤ領域の長さｄ、ソース側ＬＤＤ領域の長さｄに対して、
チャネル領域を挟んで分割されている、遮光膜のドレイン側の領域と遮光膜のソース側の領域の間に設ける、前記隙間の間隔ｘは、下記の式（１）を満足するように選択されている：
Ｌ＋２ｄ≧ｘ≧Ｌ 式（１）
ことを特徴とする前記付記２に記載の薄膜トランジスタ。
（付記４）
チャネル領域を挟んで分割されている、遮光膜のドレイン側の領域と遮光膜のソース側の領域は、
該遮光膜のドレイン側の領域のゲート電極側の端部と、該遮光膜のソース側の領域のゲート電極側の端部は、
ゲート電極に対して、対称な位置となるように配置されている
ことを特徴とする前記付記２又は３に記載の薄膜トランジスタ。
（付記５）
前記パターン化された遮光膜は、
前記パターン化された結晶性シリコン膜の直下に位置しない、第３の領域を有しており、
チャネル領域を挟んで分割されている、前記遮光膜のドレイン側の領域と遮光膜のソース側の領域は、前記遮光膜の第３の領域を介して、電気的に相互接続されている
ことを特徴とする前記付記１〜４のいずれか一項に記載の薄膜トランジスタ。
（付記６）
前記第二の導電型の高濃度不純物ドープ領域は、下地層の上面に達しており、
前記第二の導電型の低濃度不純物ドープ領域も、下地層の上面に達している
ことを特徴とする前記付記１〜５のいずれか一項に記載の薄膜トランジスタ。
（付記７）
前記トップゲート型の電界効果トランジスタは、
ゲート電極とゲート絶縁膜の上面を被覆するように形成される、層間絶縁膜を具えている
ことを特徴とする前記付記１〜６のいずれか一項に記載の薄膜トランジスタ。
（付記８）
前記第一の導電型は、正孔をキャリアとする導電型であり、
前記第二の導電型は、電子をキャリアとする導電型であり、
構成される、前記トップゲート型の電界効果トランジスタは、Ｎ−チャネル型電界効果トランジスタである
ことを特徴とする前記付記１〜７のいずれか一項に記載の薄膜トランジスタ。
（付記９）
前記第一の導電型は、電子をキャリアとする導電型であり、
前記第二の導電型は、正孔をキャリアとする導電型であり、
構成される、前記トップゲート型の電界効果トランジスタは、Ｐ−チャネル型電界効果トランジスタである
ことを特徴とする前記付記１〜７のいずれか一項に記載の薄膜トランジスタ。
（付記１０）
絶縁性透明基板上に前記付記１に記載の薄膜トランジスタを製造する方法であって、
該薄膜トランジスタの製造方法は、
前記絶縁性透明基板の上面上に、前記光不透過性導電性材料からなる膜を形成する工程(１)；
前記光不透過性導電性材料からなる膜をパターニングして、前記パターン化された遮光膜を絶縁性透明基板の上面上に形成する工程（２）；
前記パターン化された遮光膜と絶縁性透明基板の上面を被覆するように、光透過性絶縁性材料からなる膜を形成し、下地層を形成する工程（３）；
前記下地層の上面上に、アモルファスシリコン膜を形成する工程（４）；
前記下地層の上面上に形成されたアモルファスシリコン膜をエキシマレーザ等の照射により熱処理して、第一の導電型の結晶性シリコン膜を形成する工程（５）；
前記第一の導電型の結晶性シリコン膜をパターニングして、前記パターン化された第一の導電型の結晶性シリコン膜を前記下地層の上面上に形成する工程（６）；
前記パターン化された結晶性シリコン膜と下地層の上面を被覆するように、前記ゲート絶縁膜を形成する工程（７）；
前記ゲート絶縁膜の上面上に、ゲート電極膜を形成する工程（８）；
前記ゲート電極膜をパターニングして、前記パターン化されたゲート電極膜をゲート絶縁膜の上面上に形成する工程（９）；
前記パターン化された第一の導電型の結晶性シリコン膜に、第二の導電性を付与する不純物を高濃度で注入してなる、ドレイン領域用の第二の導電型の高濃度不純物ドープ領域とソース領域用の第二の導電型の高濃度不純物ドープ領域を作製する工程（１０）；
ゲート電極の両側に、前記パターン化された第一の導電型の結晶性シリコン膜に、第二の導電性を付与する不純物を低濃度で注入してなる、第二の導電型の低濃度不純物ドープ領域を作製する工程（１１）；
前記第二の導電型の高濃度不純物ドープ領域、ならびに第二の導電型の低濃度不純物ドープ領域に、それぞれ注入されている第二の導電性を付与する不純物を活性化熱処理して、前記第二の導電型の高濃度不純物ドープ領域から、前記ドレイン領域とソース領域を形成し、ならびに、前記第二の導電型の低濃度不純物ドープ領域から、前記ゲート電極の両側に、それぞれＬＤＤ領域を形成する工程（１２）；
前記ドレイン領域とソース領域の上面を覆うゲート絶縁膜に電極形成用の開口部を設け、該開口部において、ドレイン領域とソース領域の上面とそれぞれ電気的に接続されるように電極膜を形成し、前記ドレイン電極とソース電極を作製する工程（１３）；
少なくとも、上記工程（１）〜工程（１３）を具えており；
工程（９）で形成される、前記パターン化されたゲート電極膜の長さは、ゲート電極のゲート長と等しく選択され；
ゲート絶縁膜と接するパターン化された第一の導電型の結晶性シリコン膜の、ゲート長のゲート電極の直下の領域は、ゲート長と等しい長さのチャネル領域とされ；
工程（１０）で作製される、前記第二の導電型の高濃度不純物ドープ領域の長さは、それぞれ、前記ドレイン領域の長さＬDとソース領域の長さＬSと等しく選択され；
工程（１１）でゲート電極とドレイン領域との間、ならびに、ゲート電極とソース領域との間に作製される、前記第二の導電型の低濃度不純物ドープ領域の長さは、それぞれ、ドレイン側ＬＤＤ領域の長さｄとソース側ＬＤＤ領域の長さｄと等しく選択され；
工程（２）で形成される、前記パターン化された遮光膜のパターン形状は、
前記チャネル領域の直下には、前記パターン化された遮光膜は存在してなく、
少なくとも、該パターン化された遮光膜の形成領域は、前記ドレイン領域の直下の領域の一部と、ならびに、前記ソース領域の直下の領域の一部と、それぞれ重なり、
前記チャネル領域の両側に設けるＬＤＤ領域のそれぞれに対して、該ＬＤＤ領域の直下の領域の一部と、該パターン化された遮光膜の形成領域は重なるように、
前記チャネル領域の長さ以上の間隔ｘの隙間を具える、パターン形状の選択がなされ、
工程（９）で形成される、前記パターン化されたゲート電極膜は、
工程（２）で形成される、前記パターン化された遮光膜のパターン形状に対して、
前記チャネル領域の長さ以上の間隔ｘの隙間に上部に、前記パターン化されたゲート電極膜の配置位置を選択し、
前記パターン化されたゲート電極膜の配置位置は、
前記パターン化されたゲート電極膜のドレイン領域側の側端と、前記ドレイン領域のゲート電極膜側の側端との間に、長さｄの間隔を設け、
前記パターン化されたゲート電極膜のソース領域側の側端と、前記ソース領域のゲート電極膜側の側端との間に、長さｄの間隔を設けるように、
前記パターン化されたゲート電極膜の配置位置の位置決めを行う
ことを特徴とする薄膜トランジスタの製造方法。
（付記１１）
絶縁性透明基板上に前記付記２に記載の薄膜トランジスタを製造する方法であって、
該薄膜トランジスタの製造方法は、
前記絶縁性透明基板の上面上に、前記光不透過性導電性材料からなる膜を形成する工程(１)；
前記光不透過性導電性材料からなる膜をパターニングして、前記パターン化された遮光膜を絶縁性透明基板の上面上に形成する工程（２）；
前記パターン化された遮光膜と絶縁性透明基板の上面を被覆するように、光透過性絶縁性材料からなる膜を形成し、下地層を形成する工程（３）；
前記下地層の上面上に、アモルファスシリコン膜を形成する工程（４）；
前記下地層の上面上に形成されたアモルファスシリコン膜をエキシマレーザ等の照射により熱処理して、第一の導電型の結晶性シリコン膜を形成する工程（５）；
前記第一の導電型の結晶性シリコン膜をパターニングして、前記パターン化された第一の導電型の結晶性シリコン膜を前記下地層の上面上に形成する工程（６）；
前記パターン化された結晶性シリコン膜と下地層の上面を被覆するように、前記ゲート絶縁膜を形成する工程（７）；
前記ゲート絶縁膜の上面上に、ゲート電極膜を形成する工程（８）；
前記ゲート電極膜をパターニングして、前記パターン化されたゲート電極膜をゲート絶縁膜の上面上に形成する工程（９）；
ゲート電極の両側、前記パターン化された第一の導電型の結晶性シリコン膜に、第二の導電性を付与する不純物を高濃度で注入してなる、第二の導電型の高濃度不純物ドープ領域を作製する工程（１０）；
ゲート電極の両側、ゲート電極と、前記第二の導電型の高濃度不純物ドープ領域との間に、前記パターン化された第一の導電型の結晶性シリコン膜に、第二の導電性を付与する不純物を低濃度で注入してなる、第二の導電型の低濃度不純物ドープ領域を作製する工程（１１）；
前記第二の導電型の高濃度不純物ドープ領域、ならびに第二の導電型の低濃度不純物ドープ領域に、それぞれ注入されている第二の導電性を付与する不純物を活性化熱処理して、前記第二の導電型の高濃度不純物ドープ領域から、前記ドレイン領域とソース領域を、ならびに前記第二の導電型の低濃度不純物ドープ領域から、前記ドレイン側ＬＤＤ領域とソース側ＬＤＤ領域を形成する工程（１２）；
前記ドレイン領域とソース領域の上面を覆うゲート絶縁膜に電極形成用の開口部を設け、該開口部において、ドレイン領域とソース領域の上面とそれぞれ電気的に接続されるように電極膜を形成し、前記ドレイン電極とソース電極を作製する工程（１３）；
少なくとも、上記工程（１）〜工程（１３）を具えており；
工程（９）で形成される、前記パターン化されたゲート電極膜の長さは、ゲート電極のゲート長Ｌgateと等しく選択され；
ゲート絶縁膜と接するパターン化された第一の導電型の結晶性シリコン膜の、ゲート長Ｌgateのゲート電極の直下の領域は、ゲート長Ｌgateと等しい長さＬのチャネル領域とされ；
工程（１０）でゲート電極の両側に作製される、前記第二の導電型の高濃度不純物ドープ領域の長さは、それぞれ、前記ドレイン領域の長さＬDとソース領域の長さＬSと等しく選択され；
工程（１１）でゲート電極の両側に作製される、前記第二の導電型の低濃度不純物ドープ領域の長さは、それぞれ、ドレイン側ＬＤＤ領域の長さとソース側ＬＤＤ領域の長さｄと等しく選択され；
工程（２）で形成される、前記パターン化された遮光膜は、
チャネル領域を挟んで、ドレイン側の領域とソース側の領域に分割されており、
分割された遮光膜のドレイン側の領域とソース側の領域の間に、前記チャネル領域の長さＬ以上の間隔ｘの隙間を設けており；
前記チャネル領域の長さＬ以上の間隔ｘの隙間の上部に、前記パターン化されたゲート電極膜の配置位置を位置決めする際、
分割された遮光膜のドレイン側の領域は、少なくとも、長さｄのドレイン側ＬＤＤ領域の一部とドレイン領域の一部と重なり、
分割された遮光膜のソース側の領域は、少なくとも、長さｄのソース側ＬＤＤ領域の一部とソース領域の一部と重なるように、
前記パターン化されたゲート電極膜の配置位置の位置決めを行う
ことを特徴とする薄膜トランジスタの製造方法。
（付記１２）
前記チャネル領域の長さＬ、ドレイン側ＬＤＤ領域の長さｄ、ソース側ＬＤＤ領域の長さｄに対して、
チャネル領域を挟んで分割されている、遮光膜のドレイン側の領域と遮光膜のソース側の領域の間に設ける、前記隙間の間隔ｘは、下記の式（１）を満足するように選択されている：
Ｌ＋２ｄ≧ｘ≧Ｌ 式（１）
ことを特徴とする前記付記１１に記載の薄膜トランジスタの製造方法。
（付記１３）
チャネル領域を挟んで分割されている、遮光膜のドレイン側の領域と遮光膜のソース側の領域は、
該遮光膜のドレイン側の領域のゲート電極側の端部と、該遮光膜のソース側の領域のゲート電極側の端部は、
ゲート電極に対して、対称な位置となるように、
前記パターン化されたゲート電極膜の配置位置の位置決めを行う
ことを特徴とする前記付記１１又は１２に記載の薄膜トランジスタの製造方法。
（付記１４）
前記パターン化された遮光膜は、
前記パターン化された第一の導電型の結晶性シリコン膜の直下に位置しない、第３の領域を有しており、
チャネル領域を挟んで分割されている、前記遮光膜のドレイン側の領域と遮光膜のソース側の領域は、前記遮光膜の第３の領域を介して、電気的に相互接続されている
ことを特徴とする前記付記１０〜１３のいずれか一項に記載の薄膜トランジスタの製造方法。
（付記１５）
前記第二の導電型の高濃度不純物ドープ領域は、下地層の上面に達しており、
前記第二の導電型の低濃度不純物ドープ領域も、下地層の上面に達している
ことを特徴とする前記付記１０〜１４のいずれか一項に記載の薄膜トランジスタの製造方法。
（付記１６）
前記トップゲート型の電界効果トランジスタに対して、
ゲート電極とゲート絶縁膜の上面を被覆するように形成される、層間絶縁膜を形成する工程をさらに具えている
ことを特徴とする前記付記１０〜１５のいずれか一項に記載の薄膜トランジスタの製造方法。
（付記１７）
前記第一の導電型は、正孔をキャリアとする導電型であり、
前記第二の導電型は、電子をキャリアとする導電型であり、
構成される、前記トップゲート型の電界効果トランジスタは、Ｎ−チャネル型電界効果トランジスタである
ことを特徴とする前記付記１０〜１６のいずれか一項に記載の薄膜トランジスタの製造方法。
（付記１８）
前記第一の導電型は、電子をキャリアとする導電型であり、
前記第二の導電型は、正孔をキャリアとする導電型であり、
構成される、前記トップゲート型の電界効果トランジスタは、Ｐ−チャネル型電界効果トランジスタである
ことを特徴とする前記付記１０〜１６のいずれか一項に記載の薄膜トランジスタの製造方法。
（付記１９）
絶縁性透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタを利用して、駆動される表示装置であって、
該表示装置において、駆動デバイスとして利用される、絶縁性透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタは、
前記付記１〜９のいずれか一項に記載する薄膜トランジスタである
ことを特徴とする表示装置。
（付記２０）
表示装置を具えてなる電子機器であって、
該電子機器で採用されている、表示装置は、
前記付記１９に記載の表示装置である
ことを特徴とする電子機器。
（付記２１）
絶縁性透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタを利用して、駆動される液晶表示装置であって、
該液晶表示装置は、
前記絶縁性透明基板側から、該液晶表示用のバック・ライト光を入射させる方式を採用しており；
前記バック・ライト光による光照射を受ける、絶縁性透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタとして、
前記付記１〜９のいずれか一項に記載する薄膜トランジスタを使用している
ことを特徴とする液晶表示装置。
（付記２２）
表示機構として、液晶表示装置を採用している電子機器であって、
該電子機器で採用されている、該液晶表示装置は、
前記絶縁性透明基板側から、該液晶表示用のバック・ライト光を入射させる方式を採用しており；
前記液晶表示装置は、前記付記２１に記載の液晶表示装置である
ことを特徴とする電子機器。
（付記２３）
前記結晶性シリコン膜は、多結晶シリコン膜である
ことを特徴とする前記付記１〜９のいずれか一項に記載の薄膜トランジスタ。
（付記２４）
前記結晶性シリコン膜は、多結晶シリコン膜である
ことを特徴とする前記付記１０〜１８のいずれか一項に記載の薄膜トランジスタの製造方法。
１ 絶縁性透明基板
２ 遮光膜
３ 下地層
４ 結晶性シリコン膜
５ ゲート絶縁膜
６ ゲート電極膜
７ 低濃度不純物領域（ＬＤＤ領域）
８ ソース領域
９ ドレイン領域
１０ 第１の層間絶縁膜
１１ コンタクトホール
１２ 電極膜
１３ 画素電極
１４ ドレイン線
１５ 第２の層間絶縁膜
１６ ゲート線
２１ バックライトユニット
２２ アクティブマトリックス基板
２３ 走査回路
２４ データ回路
２５ 画素
２６ 液晶層
２７ 対向基板
２８ 液晶パネル
２９ 液晶表示装置
３０ 筐体
３１ 携帯電話

Claims (6)

  1. 透明基板上に形成されるトップゲート型薄膜トランジスタであって、
    該薄膜トランジスタにおいては、
    前記透明基板上に、
    パターン化された遮光膜と、
    下地層と、
    パターン化された結晶性シリコン膜と、
    ゲート絶縁膜と、
    パターン化されたゲート電極膜が順次積層されており；
    前記パターン化した結晶性シリコン膜は、
    前記パターン化したゲート電極膜と重なるチャネル領域と、
    前記チャネル領域に接する二つの低濃度不純物領域を有しており；
    前記パターン化した遮光膜は、前記チャネル領域と重ならないように配置され、かつ、前記二つの低濃度不純物領域の何れの低濃度不純物領域においても少なくとも一部が重なるように配置されている
    ことを特徴とする薄膜トランジスタ。
  2. 透明基板上に形成されるトップゲート型薄膜トランジスタであって、
    該薄膜トランジスタにおいては、
    前記透明基板上に、
    パターン化された遮光膜と、
    下地層と、
    パターン化された結晶性シリコン膜と、
    ゲート絶縁膜と、
    パターン化されたゲート電極膜が順次積層されており；
    前記パターン化した結晶性シリコン膜は、
    高濃度不純物ドープ領域からなる、ドレイン領域とソース領域と、
    前記パターン化したゲート電極膜と重なる、長さＬのチャネル領域と、
    前記ゲート電極膜の両側に、前記チャネル領域に接して、低濃度不純物ドープ領域からなる長さｄのドレイン側ＬＤＤ領域と長さｄのソース側ＬＤＤ領域を有しており；
    前記パターン化した遮光膜は、
    チャネル領域を挟んで、ドレイン側の領域とソース側の領域に分割されており、
    前記チャネル領域と重ならないように配置されており、
    分割された遮光膜のドレイン側の領域とソース側の領域の間に、前記チャネル領域の長さＬ以上の間隔ｘの隙間を設けて、
    分割された遮光膜のドレイン側の領域は、少なくとも、長さｄのドレイン側ＬＤＤ領域の一部とドレイン領域の一部と重なるように配置され、
    分割された遮光膜のソース側の領域は、少なくとも、長さｄのソース側ＬＤＤ領域の一部とソース領域の一部と重なるように配置されており；
    前記チャネル領域の長さＬ、ドレイン側ＬＤＤ領域の長さｄ、ソース側ＬＤＤ領域の長さｄに対して、
    チャネル領域を挟んで分割されている、遮光膜のドレイン側の領域と遮光膜のソース側の領域の間に設ける、前記隙間の間隔ｘは、下記の式（１）を満足するように選択されている：
    Ｌ＋２ｄ≧ｘ≧Ｌ 式（１）
    ことを特徴とする薄膜トランジスタ。
  3. 前記透明基板は、絶縁性透明基板であり；
    前記下地層は、光透過性絶縁性材料からなる層であり；
    前記パターン化された遮光膜は、その膜全面が前記透明基板ならびに下地層により囲まれ、電気的に孤立されている
    ことを特徴とする請求項１または２に記載の薄膜トランジスタ。
  4. 前記パターン化された遮光膜は、
    前記パターン化された結晶性シリコン膜の直下に位置しない、第３の領域を有しており、
    チャネル領域を挟んで分割されている、前記遮光膜のドレイン側の領域と遮光膜のソース側の領域は、前記遮光膜の第３の領域を介して、電気的に相互接続されている
    ことを特徴とする請求項１〜３のいずれか一項に記載の薄膜トランジスタ。
  5. 透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタを利用して、駆動される表示装置であって、
    該表示装置において、駆動デバイスとして利用される、透明基板上に形成されるトップゲート型結晶性シリコン薄膜トランジスタは、
    請求項１〜４のいずれか一項に記載する薄膜トランジスタである
    ことを特徴とする表示装置。
  6. 表示装置を具えてなる電子機器であって、
    該電子機器で採用されている、表示装置は、
    請求項５に記載の表示装置である
    ことを特徴とする電子機器。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244199A (ja) * 1993-02-19 1994-09-02 Fuji Xerox Co Ltd 薄膜トランジスタ及びその製造方法
JPH1184359A (ja) * 1997-09-11 1999-03-26 Sony Corp 液晶表示装置
JP2001144301A (ja) * 1999-08-31 2001-05-25 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2007109868A (ja) * 2005-10-13 2007-04-26 Sanyo Electric Co Ltd 薄膜トランジスタ及び有機エレクトロルミネッセンス表示装置
JP2008077103A (ja) * 2007-11-05 2008-04-03 Seiko Epson Corp 液晶表示パネル

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244199A (ja) * 1993-02-19 1994-09-02 Fuji Xerox Co Ltd 薄膜トランジスタ及びその製造方法
JPH1184359A (ja) * 1997-09-11 1999-03-26 Sony Corp 液晶表示装置
JP2001144301A (ja) * 1999-08-31 2001-05-25 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6583472B1 (en) * 1999-08-31 2003-06-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing thereof
JP2007109868A (ja) * 2005-10-13 2007-04-26 Sanyo Electric Co Ltd 薄膜トランジスタ及び有機エレクトロルミネッセンス表示装置
US20070210303A1 (en) * 2005-10-13 2007-09-13 Kyoji Ikeda Thin film transistor and organic electroluminescent display device
JP2008077103A (ja) * 2007-11-05 2008-04-03 Seiko Epson Corp 液晶表示パネル

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