KR20190120299A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

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？페이 야마자키
츠토무 무라카와
하지메 기무라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

미세화 또는 고집적화가 가능한 반도체 장치를 제공한다. 기판 위에 배치된 제 1 절연체와, 제 1 절연체 위에 배치된 산화물과, 산화물 위에 배치된 제 2 절연체와, 제 2 절연체 위에 배치된 도전체와, 제 2 절연체의 측면 및 도전체의 측면에 접하여 배치된 제 3 절연체와, 산화물의 적어도 상면에 접하고, 제 3 절연체의 측면 및 도전체의 상면에 접하여 배치된 제 4 절연체와, 제 4 절연체 위에 배치된 제 5 절연체와, 제 5 절연체 위에 배치된 제 6 절연체와, 제 6 절연체 위에 배치된 제 7 절연체를 가지고, 제 6 절연체는 산소를 가지고, 제 6 절연체와 제 1 절연체는 접하는 영역을 가지는 반도체 장치.

Description

반도체 장치 및 반도체 장치의 제작 방법
본 발명의 일 형태는 반도체 장치, 그리고 반도체 장치의 제작 방법에 관한 것이다. 또는, 본 발명의 일 형태는 반도체 웨이퍼, 모듈, 및 전자 기기에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치를 가진다고 할 수 있는 경우가 있다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
근년, 반도체 장치의 개발이 진행되고, LSI나 CPU나 메모리가 주로 사용되고 있다. CPU는 반도체 웨이퍼로부터 분리된 반도체 집적 회로(적어도 트랜지스터 및 메모리)를 가지고, 접속 단자인 전극이 형성된 반도체 소자의 집합체이다.
LSI나 CPU나 메모리 등의 반도체 회로(IC 칩)는 회로 기판, 예를 들어 프린트 배선판에 실장되고, 다양한 전자 기기의 부품 중 하나로서 사용된다.
또한 절연 표면을 가지는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목되고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목되고 있다.
또한 산화물 반도체를 사용한 트랜지스터는, 비도통 상태에서 누설 전류가 매우 작은 것이 알려져 있다. 예를 들어, 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용한 저소비전력의 CPU 등이 개시되어 있다(특허문헌 1 참조).
또한 트랜지스터의 캐리어 이동도의 향상을 목적으로 하여, 전자 친화력(또는 전도대 하단 준위)이 상이한 산화물 반도체층을 적층시키는 기술이 개시되어 있다(특허문헌 2 및 특허문헌 3 참조).
또한 근년에는 전자 기기의 소형화 및 경량화에 따라, 트랜지스터 등을 고밀도로 집적한 집적 회로에 대한 요구가 높아지고 있다. 또한 집적 회로를 포함하는 반도체 장치의 생산성 향상이 요구되고 있다.
일본 공개특허공보 특개2012-257187호 일본 공개특허공보 특개2011-124360호 일본 공개특허공보 특개2011-138934호
본 발명의 일 형태는 양호한 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 생산성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또는, 본 발명의 일 형태는 데이터 유지가 장기간 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 정보 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 설계 자유도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 소비전력을 억제할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들의 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는, 이들의 과제의 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는 기판 위에 배치된 제 1 절연체와, 제 1 절연체 위의 산화물과, 산화물 위의 제 2 절연체와, 제 2 절연체 위의 도전체와, 제 2 절연체의 측면 및 도전체의 측면에 접하는 제 3 절연체와, 산화물의 적어도 상면에 접하고, 제 3 절연체의 측면 및 도전체의 상면에 접하는 제 4 절연체와, 제 4 절연체 위의 제 5 절연체와, 제 5 절연체 위의 제 6 절연체와, 제 6 절연체 위의 제 7 절연체를 가지고, 제 6 절연체는 산소를 가지고, 제 6 절연체와 제 1 절연체는 접하는 영역을 가지는 반도체 장치이다.
또한 본 발명의 일 형태는 기판 위에 배치된 제 1 절연체와, 제 1 절연체 위의 제 1 산화물과, 제 1 산화물 위의 제 2 산화물과, 제 2 산화물 위의 제 3 산화물과, 제 3 산화물 위의 제 2 절연체와, 제 2 절연체 위의 도전체와, 제 2 절연체의 측면 및 도전체의 측면에 접하는 제 3 절연체와, 제 2 산화물의 적어도 상면에 접하고, 제 3 산화물의 측면, 제 3 절연체의 측면, 및 도전체의 상면에 접하는 제 4 절연체와, 제 4 절연체 위의 제 5 절연체와, 제 5 절연체 위의 제 6 절연체와, 제 6 절연체 위의 제 7 절연체를 가지고, 제 6 절연체는 산소를 가지고, 제 6 절연체와 제 1 절연체는 접하는 영역을 가지고, 제 3 산화물은 제 2 절연체보다 산소를 투과시키기 어렵고, 제 3 산화물은 제 2 산화물보다 산소를 투과시키기 어려운 반도체 장치이다.
또한 제 3 절연체, 제 5 절연체, 및 제 7 절연체는 알루미늄 및 하프늄 중 어느 한쪽 또는 양쪽의 산화물을 가지는 반도체 장치이다.
또한 도전체의 측면과 산화물의 저면이 이루는 각도는 75° 이상 100° 이하인 반도체 장치이다.
또한 산화물은 측면과 상면 사이에 만곡면을 가지고, 상기 만곡면의 곡률 반경이 3nm 이상 10nm 이하인 반도체 장치이다.
또한 산화물은 In과, 원소 M(M은 Al, Ga, Y, 또는 Sn)과, Zn을 포함하는 반도체 장치이다.
또한 산화물은 제 1 영역과, 제 2 절연체와 중첩되는 제 2 영역을 가지고, 제 1 영역의 적어도 일부는 상기 제 4 절연체와 접하고, 제 1 영역은 수소 및 질소 중 적어도 한쪽의 농도가 상기 제 2 영역보다 큰 반도체 장치이다.
또한 제 2 영역은 제 3 절연체 및 제 2 절연체와 중첩되는 부분을 가지는 반도체 장치이다.
또한 도전체는 도전성 산화물을 가지는 반도체 장치이다.
제 4 절연체는 수소 및 질소 중 적어도 한쪽 또는 양쪽을 가지는 반도체 장치이다.
또한 본 발명의 일 형태는, 기판 위에 제 1 절연체를 형성하고, 제 1 절연체 위에 산화물층을 형성하고, 산화물층 위에 제 1 절연막 및 도전막을 순차적으로 성막하고, 제 1 절연막 및 도전막을 에칭하여 제 2 절연체 및 도전체를 형성하고, 제 1 절연체, 산화물층, 제 2 절연체, 및 도전체를 덮도록, ALD법을 사용하여 제 2 절연막을 성막하고, 제 2 절연막에 드라이 에칭 처리를 수행하여, 제 2 절연체의 측면 및 도전체의 측면에 접하는 제 3 절연체를 형성하고, 제 1 절연체, 산화물층, 제 3 절연체, 및 도전체를 덮도록, PECVD법을 사용하여 제 3 절연막을 성막하고, 제 3 절연막 위에 제 4 절연막을 성막하고, 산화물층을 포함하도록 제 3 절연막 및 제 4 절연막을 가공하여 제 4 절연체 및 제 5 절연체를 형성하고, 제 5 절연체 위에 제 6 절연체를 형성하고, 제 6 절연체 위에 스퍼터링법을 사용하여 제 7 절연체를 형성하는 반도체 장치의 제작 방법이다.
본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치를 제공할 수 있다.
또는, 장기간에 있어서 데이터의 유지가 가능한 반도체 장치를 제공할 수 있다. 또는, 데이터의 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 또는, 설계 자유도가 높은 반도체 장치를 제공할 수 있다. 또는, 소비전력을 억제할 수 있는 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다.
또한 이들의 효과의 기재는, 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들의 효과의 모두를 가질 필요는 없다. 또한 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 5는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 8은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 9는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 10은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 11은 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 12는 본 발명의 일 형태에 따른 반도체 장치의 상면도.
도 13은 본 발명의 일 형태에 따른 반도체 장치의 상면도.
도 14는 본 발명의 일 형태에 따른 반도체 장치의 상면도.
도 15는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 16은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 17은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 18은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 19는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 20은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 21은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 22는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 23은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 24는 산화물의 에너지 밴드 구조를 설명하는 도면.
도 25는 본 발명의 일 형태에 따른 기억 장치의 구성을 도시한 단면도.
도 26은 본 발명의 일 형태에 따른 기억 장치의 회로도 및 단면도.
도 27은 본 발명의 일 형태에 따른 기억 장치의 구성을 도시한 단면도.
도 28은 본 발명의 일 형태에 따른 기억 장치의 구성을 도시한 단면도.
도 29는 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 블록도.
도 30은 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 회로도.
도 31은 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 블록도.
도 32는 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 블록도 및 회로도.
도 33은 본 발명의 일 형태에 따른 반도체 장치의 구성예를 도시한 블록도.
도 34는 본 발명의 일 형태에 따른 반도체 장치의 구성예를 도시한 블록도, 회로도, 및 반도체 장치의 동작예를 나타낸 타이밍 차트.
도 35는 본 발명의 일 형태에 따른 반도체 장치의 구성예를 도시한 블록도.
도 36은 본 발명의 일 형태에 따른 반도체 장치의 구성예를 도시한 회로도, 및 반도체 장치의 동작예를 나타낸 타이밍 차트.
도 37은 본 발명의 일 형태에 따른 AI 시스템의 구성예를 도시한 블록도.
도 38은 본 발명의 일 형태에 따른 AI 시스템의 응용예를 설명하는 블록도.
도 39는 본 발명의 일 형태에 따른 AI 시스템을 제공한 IC의 구성예를 도시한 사시 모식도.
도 40은 본 발명의 일 형태에 따른 반도체 웨이퍼의 상면도.
도 41은 전자 부품의 제작 공정예를 설명하는 흐름도 및 사시 모식도.
도 42는 본 발명의 일 형태에 따른 전자 기기를 도시한 도면.
도 43은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 44는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 45는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 46은 표시 장치의 상면도.
도 47은 표시 장치의 단면도.
도 48은 표시 장치의 단면도.
도 49는 표시 장치의 블록도 및 회로도.
도 50은 표시 모듈의 구성예.
이하에서, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지는 않는다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이며, 도면에 나타내어진 형상 또는 값 등에 한정되지 않는다. 예를 들어, 실제의 제조 공정에서, 에칭 등의 처리에 의하여 층이나 레지스트 마스크 등이 의도치 않게 감소되는 경우가 있지만, 이해를 용이하게 하기 위하여 생략하여 나타내는 경우가 있다. 또한 도면에서, 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이에 대한 반복적인 설명은 생략하는 경우가 있다. 또한 같은 기능을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 특히 상면도('평면도'라고도 함)나 사시도 등에서, 발명의 이해를 용이하게 하기 위하여, 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
또한 본 명세서 등에서, 제 1, 제 2 등으로 붙여지는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로, 예를 들어, '제 1'을 '제 2' 또는 '제 3' 등으로 적절히 치환하여 설명할 수 있다. 또한 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한 본 명세서에서, '위에', '아래에' 등의 배치를 나타내는 어구는, 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서, 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
예를 들어, 본 명세서 등에서, X와 Y가 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타내어진 접속 관계에 한정되지 않고, 도면 또는 문장에 나타내어진 접속 관계 이외의 것도, 도면 또는 문장에 기재되어 있는 것으로 한다.
여기서, X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되어 있지 않은 경우이고, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고 X와 Y가 접속되어 있는 경우이다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 스위치는 온 오프가 제어되는 기능을 가진다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 가진다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 가진다. 또한 X와 Y가 전기적으로 접속되어 있는 경우에는, X와 Y가 직접적으로 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 변환시키는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 일례로서, X와 Y 사이에 다른 회로를 끼워도, X로부터 출력된 신호가 Y로 전달되는 경우에는, X와 Y는 기능적으로 접속되어 있는 것으로 한다. 또한 X와 Y가 기능적으로 접속되어 있는 경우에는, X와 Y가 직접적으로 접속되어 있는 경우와 X와 Y가 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다.
또한 본 명세서 등에서 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 가지고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있는 것이다. 또한 본 명세서 등에서, 채널 영역이란 전류가 주로 흐르는 영역을 말한다.
또한 소스나 드레인의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 그러므로, 본 명세서 등에서는, 소스나 드레인의 용어는 바꾸어 사용할 수 있는 경우가 있다.
또한 채널 길이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한 하나의 트랜지스터에서, 채널 길이가 모든 영역에서 같은 값을 취하는 것으로는 한정되지 않는다. 즉, 하나의 트랜지스터의 채널 길이는, 하나의 값에 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는, 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 대향하는 부분의 길이를 말한다. 또한 하나의 트랜지스터에서, 채널 폭이 모든 영역에서 같은 값을 취하는 것으로는 한정되지 않는다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값에 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는, 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
또한 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, '실효적인 채널 폭'이라고도 함)과 트랜지스터의 상면도에서 도시된 채널 폭(이하, '외관상 채널 폭'이라고도 함)이 상이한 경우가 있다. 예를 들어, 게이트 전극이 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 커지고, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 이 경우에는, 외관상 채널 폭보다 실효적인 채널 폭이 더 커진다.
이러한 경우, 실효적인 채널 폭의 실측에 의한 견적이 어려워지는 경우가 있다. 예를 들어 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상이 이미 알려져 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 알 수 없는 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것은 어렵다.
그러므로, 본 명세서에서는 외관상 채널 폭을 '둘러싸인 채널 폭(SCW: Surrounded Channel Width)'라고 부르는 경우가 있다. 또한 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는 둘러싸인 채널 폭 또는 외관상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭, 둘러싸인 채널 폭 등은, 단면 TEM 이미지 등을 해석하는 등에 의하여 값을 결정할 수 있다.
또한 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 이외를 말한다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함됨으로써, 예를 들어 반도체의 DOS(Density of States)가 높아지거나, 결정성의 저하 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 산화물 반도체의 주성분 이외의 전이 금속 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 물도 불순물로서 기능하는 경우가 있다. 또한 산화물 반도체의 경우, 예를 들어 불순물의 혼입으로 인하여 산소 결손을 형성하는 경우가 있다. 또한 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 15족 원소 등이 있다.
또한 본 명세서 등에서, 산화질화 실리콘막이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것이다. 예를 들어, 바람직하게는 산소가 55atomic% 이상 65atomic% 이하, 질소가 1atomic% 이상 20atomic% 이하, 실리콘이 25atomic% 이상 35atomic% 이하, 수소가 0.1atomic% 이상 10atomic% 이하의 농도 범위에서 포함되는 것을 말한다. 또한 질화산화 실리콘막이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 것이다. 예를 들어, 바람직하게는 질소가 55atomic% 이상 65atomic% 이하, 산소가 1atomic% 이상 20atomic% 이하, 실리콘이 25atomic% 이상 35atomic% 이하, 수소가 0.1atomic% 이상 10atomic% 이하의 농도 범위에서 포함되는 것을 말한다.
또한 본 명세서 등에서, '막'이라는 용어와 '층'이라는 용어는 서로 바꿀 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 변경할 수 있는 경우가 있다. 또는, 예를 들어, '절연막'이라는 용어를 '절연층'이라는 용어로 변경할 수 있는 경우가 있다.
또한 본 명세서 등에서, '절연체'라는 용어를 절연막 또는 절연층이라고 바꿔 말할 수 있다. 또한 '도전체'라는 용어를 도전막 또는 도전층이라고 바꿔 말할 수 있다. 또한 '반도체'라는 용어를 반도체막 또는 반도체층이라고 바꿔 말할 수 있다.
또한 본 명세서 등에 나타내는 트랜지스터는, 명시되어 있는 경우를 제외하고, 전계 효과 트랜지스터로 한다. 또한 본 명세서 등에 나타내는 트랜지스터는, 명시되어 있는 경우를 제외하고, n채널형 트랜지스터로 한다. 따라서, 그 문턱 전압('Vth'라고도 함)은, 명시되어 있는 경우를 제외하고, 0V보다 큰 것으로 한다.
또한 본 명세서 등에서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한 '대략 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한 '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한 '대략 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한 본 명세서에서, 결정이 삼방정 또는 능면체정계인 경우, 육방정계로서 나타낸다.
또한 본 명세서에서, 배리어막이란, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 막이고, 상기 배리어막이 도전성을 가지는 경우에는, 도전성 배리어막이라고 부르는 경우가 있다.
본 명세서 등에서, 금속 산화물(metal oxide)이란, 넓은 표현으로의 금속의 산화물이다. 금속 산화물은, 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 활성층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, OS FET라고 기재하는 경우에는, 산화물 또는 산화물 반도체를 가지는 트랜지스터로 바꿔 말할 수 있다.
(실시형태 1)
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 일례에 대하여 설명한다.
<반도체 장치의 구성예 1>
도 1의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(200) 및 트랜지스터(200) 주변의 상면도 및 단면도이다.
도 1의 (A)는 트랜지스터(200)를 가지는 반도체 장치의 상면도이다. 또한 도 1의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 1의 (B)는 도 1의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한 도 1의 (C)는 도 1의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 도 1의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
본 발명의 일 형태의 반도체 장치는 트랜지스터(200)와, 층간막으로서 기능하는 절연체(210), 절연체(212), 절연체(280), 및 절연체(282)를 가진다. 또한 트랜지스터(200)와 전기적으로 접속되고 배선으로서 기능하는 도전체(203)(도전체(203a) 및 도전체(203b))를 가진다.
또한 도전체(203)는, 절연체(212)의 개구의 내벽에 접하여 도전체(203a)가 형성되고, 더 내측에 도전체(203b)가 형성되어 있다. 여기서, 도전체(203)의 상면의 높이와 절연체(212)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(200)에서는 도전체(203a) 및 도전체(203b)를 적층하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도전체(203b)만을 제공하는 구성으로 하여도 좋다.
[트랜지스터(200)]
도 1에 도시된 바와 같이 트랜지스터(200)는, 기판(미도시) 위에 배치된 절연체(214) 및 절연체(216)와, 절연체(214) 및 절연체(216)에 매립되도록 배치된 도전체(205)와, 절연체(216)와 도전체(205) 위에 배치된 절연체(220)와, 절연체(220) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))과, 산화물(230) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)(도전체(260a) 및 도전체(260b))와, 도전체(260) 위에 배치된 절연체(270) 및 절연체(271)와, 적어도 절연체(250) 및 도전체(260)의 측면과 접하여 배치된 절연체(272)와, 산화물(230) 및 절연체(272)와 접하여 배치된 절연체(274)와, 절연체(274) 위의 절연체(275)를 가진다. 또한 트랜지스터(200)는 절연체(280)와 절연체(224)가 접하는 영역을 가진다.
또한 트랜지스터(200)에서는 산화물(230a), 산화물(230b), 및 산화물(230c)을 적층하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도 1에 도시된 바와 같이 산화물(230a), 산화물(230b), 및 산화물(230c)의 3층 구조, 또는 4층 이상의 적층 구조로 하여도 좋다. 또한 산화물(230b)의 단층, 또는 산화물(230b)과 산화물(230c)을 제공하는 구성으로 하여도 좋다. 또한 트랜지스터(200)에서는 도전체(260a) 및 도전체(260b)를 적층하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 단층 또는 3층 이상의 적층 구조로 하여도 좋다.
여기서, 도 1의 (B)에서의 파선으로 둘러싸는, 채널 근방의 영역(239)의 확대도를 도 11의 (A)에 도시하였다.
도 11의 (A)에 도시된 바와 같이, 산화물(230)은 트랜지스터(200)의 채널 형성 영역으로서 기능하는 영역(234)과 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)(영역(231a) 및 영역(231b)) 사이에 접합 영역(232)(접합 영역(232a) 및 접합 영역(232b))을 가진다. 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)은, 캐리어 밀도가 높은, 저저항화된 영역이다. 또한 채널 형성 영역으로서 기능하는 영역(234)은, 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)보다 캐리어 밀도가 낮은 영역이다. 또한 접합 영역(232)은 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)보다 캐리어 밀도가 낮고, 채널 형성 영역으로서 기능하는 영역(234)보다 캐리어 밀도가 높은 영역이다. 즉, 접합 영역(232)은 채널 형성 영역과 소스 영역 또는 드레인 영역 사이의 접합 영역(junction region)으로서의 기능을 가진다.
접합 영역을 제공함으로써, 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)과 채널 형성 영역으로서 기능하는 영역(234) 사이에 고저항 영역이 형성되지 않아, 트랜지스터의 온 전류를 크게 할 수 있다.
또한 접합 영역(232)은 게이트 전극으로서 기능하는 도전체(260)와 중첩되는 소위 오버랩 영역(Lov 영역이라고도 함)으로서 기능하는 경우가 있다.
또한 영역(231)은 절연체(274)와 접하는 것이 바람직하다. 또한 영역(231)은 인듐 등의 금속 원소, 그리고 수소 및 질소 등의 불순물 원소 중 적어도 하나의 농도가 접합 영역(232) 및 영역(234)보다 큰 것이 바람직하다.
접합 영역(232)은 절연체(272)와 중첩되는 영역을 가진다. 접합 영역(232)은 인듐 등의 금속 원소, 그리고 수소 및 질소 등의 불순물 원소 중 적어도 하나의 농도가 영역(234)보다 큰 것이 바람직하다. 한편, 인듐 등의 금속 원소, 그리고 수소 및 질소 등의 불순물 원소 중 적어도 하나의 농도가 영역(231)보다 작은 것이 바람직하다.
영역(234)은 도전체(260)와 중첩된다. 영역(234)은 접합 영역(232a)과 접합 영역(232b) 사이에 배치되고, 인듐 등의 금속 원소, 그리고 수소 및 질소 등의 불순물 원소 중 적어도 하나의 농도가 영역(231) 및 접합 영역(232)보다 작은 것이 바람직하다.
또한 산화물(230)에서 영역(231), 접합 영역(232), 및 영역(234)의 경계는 명확히 검출될 수 없는 경우가 있다. 각 영역 내에서 검출되는 인듐 등의 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도는, 영역 간의 단계적인 변화에 한정되지 않고, 각 영역 내에서도 연속적으로 변화(그러데이션이라고도 함)되어도 좋다. 즉, 영역(234)에 가까운 영역일수록, 영역(231)으로부터 접합 영역(232)을 향하여 인듐 등의 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도가 감소되어 있으면 좋다.
또한 도 11의 (A)에서는, 영역(234), 영역(231), 및 접합 영역(232)이 산화물(230b)에 형성되어 있지만, 이에 한정되지 않고, 예를 들어 이들 영역은 산화물(230a) 또는 산화물(230c)에도 형성되어 있어도 좋다. 또한 도면에서는 각 영역의 경계를 산화물(230)의 상면에 대하여 대략 수직으로 표시하고 있지만, 본 실시형태는 이에 한정되는 것이 아니다. 예를 들어, 접합 영역(232a)이 산화물(230b)의 저면 근방에서는 도 1의 (B)에서의 A1 측으로 후퇴하는 형상이 되는 경우가 있고, 접합 영역(232b)이 산화물(230b)의 저면 근방에서는 도 1의 (B)에서의 A2 측으로 후퇴하는 형상이 되는 경우가 있다.
또한 트랜지스터(200)에서 산화물(230)은 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 산화물 반도체를 사용한 트랜지스터는 비도통 상태에서 누설 전류(오프 전류)가 매우 작기 때문에 저소비전력의 반도체 장치를 제공할 수 있다. 또한 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터에 사용할 수 있다.
한편, 산화물 반도체를 사용한 트랜지스터는 산화물 반도체 내의 불순물 및 산소 결손으로 인하여 그 전기 특성이 변동되기 쉽고 신뢰성이 나빠지는 경우가 있다. 또한 산화물 반도체에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 채널 형성 영역에 산소 결손이 포함된 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 채널 형성 영역 내의 산소 결손은 가능한 한 저감되어 있는 것이 바람직하다.
특히, 산화물(230)에서의 채널이 형성되는 영역(234)과, 게이트 절연막으로서 기능하는 절연체(250)의 계면에 산소 결손이 존재하면, 전기 특성의 변동이 생기기 쉽고 또한 신뢰성이 나빠지는 경우가 있다.
그래서, 산화물(230)의 영역(234)과 접하는 절연체(250)가 화학량론적 조성을 만족시키는 산소(과잉 산소라고도 함)보다 많은 산소를 포함하는 것이 바람직하다. 즉, 절연체(250)가 가지는 과잉 산소가 영역(234)으로 확산됨으로써, 영역(234) 내의 산소 결손을 저감할 수 있다.
또한 절연체(250)와 접하여 절연체(272)를 제공하는 것이 바람직하다. 예를 들어, 절연체(272)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 절연체(272)가 산소의 확산을 억제하는 기능을 가짐으로써, 과잉 산소 영역의 산소는 절연체(274) 측으로 확산되지 않고 효율적으로 영역(234)에 공급된다. 따라서, 산화물(230)과 절연체(250)의 계면에서의 산소 결손의 형성이 억제되어 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
또한 트랜지스터(200)는 물 또는 수소 등의 불순물의 혼입을 방지하는 배리어성을 가지는 절연체로 덮여 있는 것이 바람직하다. 배리어성을 가지는 절연체란, 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용한 절연체를 말한다. 또한 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
이하에서는 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 자세한 구성에 대하여 설명한다.
제 2 게이트 전극으로서 기능하는 도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다.
여기서, 도전체(205)는 산화물(230)에서의 영역(234)보다 채널 폭 방향의 길이가 크게 되도록 제공하는 것이 좋다. 특히, 도전체(205)는 산화물(230)의 영역(234)이 채널 폭 방향과 교차되는 단부보다 외측의 영역에서도 연장되어 있는 것이 바람직하다. 즉, 산화물(230)의 채널 폭 방향의 측면에서 도전체(205)와 도전체(260)가 절연체를 개재(介在)하여 중첩되어 있는 것이 바람직하다.
여기서, 도전체(260)는 제 1 게이트 전극으로서 기능하는 경우가 있다. 또한 도전체(205)는 제 2 게이트 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(205)에 인가하는 전위를, 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200)의 문턱 전압을 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200)의 문턱 전압을 0V보다 크게 하여 오프 전류를 저감할 수 있게 된다. 따라서, 도전체(260)에 인가하는 전압이 0V일 때의 드레인 전류를 작게 할 수 있다.
또한 도 1의 (A)에 도시된 바와 같이 도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다. 여기서, 산화물(230)의 채널 폭 방향(W 길이 방향)과 교차되는 단부보다 외측의 영역에서도 도전체(205)는 도전체(260)와 중첩되도록 배치되는 것이 바람직하다. 즉, 산화물(230)의 측면의 외측에 있어서 도전체(205)와 도전체(260)는 절연체를 개재하여 중첩되어 있는 것이 바람직하다.
상기 구성을 가짐으로써, 도전체(260) 및 도전체(205)에 전위를 인가한 경우, 도전체(260)로부터 생기는 전계와 도전체(205)로부터 생기는 전계가 연결됨으로써 폐회로가 형성되어, 산화물(230)에 형성되는 채널 형성 영역을 덮을 수 있다.
즉, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)의 전계와 제 2 게이트 전극으로서의 기능을 가지는 도전체(205)의 전계에 의하여 영역(234)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
도전체(205)는, 절연체(214) 및 절연체(216)의 개구의 내벽에 접하여 도전체(205a)가 형성되고, 더 내측에 도전체(205b)가 형성되어 있다. 여기서, 도전체(205a) 및 도전체(205b)의 상면의 높이와 절연체(216)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(200)에서는 도전체(205a) 및 도전체(205b)를 적층하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도전체(205b)만을 제공하는 구성으로 하여도 좋다.
여기서 도전체(205a)에는, 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또한 본 명세서에서, 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능으로 한다.
도전체(205a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(205b)가 산화되어 도전율이 저하되는 것을 방지할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서, 도전체(205a)로서는 상기 도전성 재료를 단층 또는 적층으로 하면 좋다. 이로써, 절연체(214)보다 기판 측으로부터 수소, 물 등의 불순물이 도전체(205)를 통하여 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다.
또한 도전체(205b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(205b)를 단층으로 도시하였지만 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과, 상기 도전성 재료의 적층으로 하여도 좋다.
절연체(214)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터에 혼입되는 것을 방지하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서 절연체(214)에는, 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어, 절연체(214)로서 산화 알루미늄이나 질화 실리콘 등을 사용하는 것이 바람직하다. 이에 의하여, 수소, 물 등의 불순물이 절연체(214)보다 트랜지스터 측으로 확산되는 것을 억제할 수 있다. 또는, 절연체(224) 등에 포함되는 산소가 절연체(214)보다 기판 측으로 확산되는 것을 억제할 수 있다.
또한 층간막으로서 기능하는 절연체(216) 및 절연체(280)는 절연체(214)보다 비유전율이 낮은 것이 바람직하다. 비유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
예를 들어, 층간막으로서 기능하는 절연체(216) 및 절연체(280)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 절연체를 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
절연체(220), 절연체(222), 및 절연체(224)는 게이트 절연체로서의 기능을 가진다.
여기서, 산화물(230)과 접하는 절연체(224)에는 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연체를 사용하는 것이 바람직하다. 즉, 절연체(224)에는 과잉 산소 영역이 형성되어 있는 것이 바람직하다. 이와 같은 과잉 산소를 포함하는 절연체를 산화물(230)에 접하여 제공함으로써, 산화물(230) 내의 산소 결손을 저감하여 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 가지는 절연체로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
또한 절연체(224)가 과잉 산소 영역을 가지는 경우, 절연체(222)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다.
절연체(222)가 산소의 확산을 억제하는 기능을 가짐으로써, 과잉 산소 영역의 산소를 절연체(220) 측으로 확산시키지 않고, 산화물(230)에 효율적으로 공급할 수 있다. 또한 도전체(205)가, 절연체(224)가 가지는 과잉 산소 영역의 산소와 반응하는 것을 억제할 수 있다.
절연체(222)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 트랜지스터의 미세화 및 고집적화가 가능해진다. 특히, 산화 알루미늄 및 산화 하프늄 등, 불순물 및 산소 등의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 이러한 재료를 사용하여 형성한 경우, 산화물(230)로부터의 산소 방출이나, 트랜지스터(200)의 주변부로부터의 수소 등의 불순물 혼입을 방지하는 층으로서 기능한다.
또는, 이들 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한 절연체(220)는 열적으로 안정적인 것이 바람직하다. 예를 들어 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 high-k 재료의 절연체와 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
또한 절연체(220), 절연체(222), 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다. 또한 트랜지스터(200)에서 절연체(220), 절연체(222), 및 절연체(224)가 게이트 절연체로서 기능하는 예를 나타내었지만, 본 실시형태는 이에 한정되는 것이 아니다. 예를 들어, 게이트 절연체로서 절연체(220), 절연체(222), 및 절연체(224) 중 어느 2층 또는 1층을 제공하는 구성으로 하여도 좋다.
산화물(230)은 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 가진다. 또한 산화물(230)은 영역(231), 접합 영역(232), 및 영역(234)을 가진다. 또한 영역(231)의 적어도 일부는 절연체(274)와 접하는 것이 바람직하다. 또한 영역(231)의 적어도 일부는, 인듐 등의 금속 원소, 수소, 및 질소 중 적어도 하나의 농도가 영역(234)보다 큰 것이 바람직하다.
트랜지스터(200)를 온으로 하면, 영역(231a) 또는 영역(231b)은 소스 영역 또는 드레인 영역으로서 기능한다. 한편, 영역(234)의 적어도 일부는 채널이 형성되는 영역으로서 기능한다.
여기서, 도 11의 (A)에 도시된 바와 같이 산화물(230)은 접합 영역(232)을 가지는 것이 바람직하다. 상기 구성으로 함으로써, 트랜지스터(200)에서 온 전류를 크게 하고 비도통 시의 누설 전류(오프 전류)를 작게 할 수 있다.
또한 산화물(230a) 위에 산화물(230b)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)에 대한 불순물 확산을 억제할 수 있다. 또한 산화물(230c) 아래에 산화물(230b)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)에 대한 불순물 확산을 억제할 수 있다.
도 1에 도시된 바와 같이 산화물(230c)을 가지는 경우, 산화물(230c)에는, 산화물(230a) 또는 산화물(230b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
또한 산화물(230c)이 되는 산화막은 산화물(230a)이 되는 산화막의 성막 조건과 마찬가지의 조건을 사용하여 성막하여도 좋고, 산화물(230b)이 되는 산화막의 성막 조건과 마찬가지의 조건을 사용하여 성막하여도 좋다. 또한 이들 조건을 조합하여 성막하여도 좋다.
본 실시형태에서는 산화물(230c)이 되는 산화막으로서, 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 성막한다. 이때, 산소의 비율을 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하여 성막하여도 좋다.
또한 상기 산화막은 성막 조건 및 원자수비를 적절히 선택함으로써, 산화물(230)에 요구되는 특성에 맞추어 형성하는 것이 좋다.
여기서, 도 1의 (B)에 도시된 바와 같이 산화물(230c)은 산화물(230a) 및 산화물(230b)을 덮도록 제공되는 것이 바람직하다. 즉, 산화물(230b)은 산화물(230a) 및 산화물(230c)에 의하여 포위된다. 상기 구조로 함으로써, 영역(234)에 있어서 채널이 형성되는 산화물(230b)에 불순물이 혼입되는 것을 억제할 수 있다.
또한 산화물(230a) 및 산화물(230c)을 제공하는 경우, 산화물(230a) 및 산화물(230c)의 전도대 하단의 에너지는, 산화물(230b)의 전도대 하단의 에너지가 낮은 영역에서의 전도대 하단의 에너지보다 높아지는 것이 바람직하다. 또한 바꿔 말하면, 산화물(230a) 및 산화물(230c)의 전자 친화력은, 산화물(230b)의 전도대 하단의 에너지가 낮은 영역에서의 전자 친화력보다 작은 것이 바람직하다.
여기서, 산화물(230a), 산화물(230b), 및 산화물(230c)에 있어서 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면, 연속적으로 변화 또는 연속 접합한다고 할 수도 있다. 이렇게 하기 위해서는, 산화물(230a)과 산화물(230b)의 계면, 및 산화물(230b)과 산화물(230c)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮게 하는 것이 좋다.
구체적으로는, 산화물(230a)과 산화물(230b), 산화물(230b)과 산화물(230c)이, 산소 이외에 공통의 원소를 가짐(주성분으로 함)에 의하여, 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 산화물(230b)이 In-Ga-Zn 산화물인 경우, 산화물(230a) 및 산화물(230c)로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하는 것이 좋다.
이때, 캐리어의 주된 경로는 산화물(230b)에 형성되는 내로 갭 부분이 된다. 산화물(230a)과 산화물(230b)의 계면, 및 산화물(230b)과 산화물(230c)의 계면에서의 결함 준위 밀도를 낮게 할 수 있기 때문에, 계면 산란이 캐리어 전도에 미치는 영향이 작고, 높은 온 전류가 얻어진다.
또한 산화물(230b)의 측면과 산화물(230b)의 상면 사이에 만곡면을 가진다. 즉, 측면의 단부와 상면의 단부는 만곡되어 있는 것이 바람직하다(이하, 라운드 형상이라고도 함). 만곡면은, 예를 들어 산화물(230b)의 단부에서 곡률 반경을 3nm 이상 10nm 이하, 바람직하게는 5nm 이상 6nm 이하로 하는 것이 바람직하다.
산화물(230)에는 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 예를 들어, 영역(234)이 되는 금속 산화물로서는 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것을 사용하는 것이 바람직하다. 이와 같이, 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
전자 친화력 또는 전도대 하단의 에너지 준위 Ec는 도 24에 도시된 바와 같이, 진공 준위 Evac와 가전자대 상단의 에너지 Ev의 차이인 이온화 퍼텐셜 Ip와, 밴드 갭 Eg로부터 산출할 수 있다. 이온화 퍼텐셜 Ip는 예를 들어, 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치를 사용하여 측정할 수 있다. 에너지 갭 Eg는 예를 들어 분광 엘립소미터를 사용하여 측정할 수 있다.
또한 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
산화물 반도체를 사용한 트랜지스터는 비도통 상태에서 누설 전류가 매우 작기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 또한 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터에 사용할 수 있다.
예를 들어, 산화물(230)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한 산화물(230)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
여기서, 산화물(230)의 영역(234)에 대하여 설명한다.
영역(234)은 각 금속 원자의 원자수비가 상이한 산화물의 적층 구조를 가지는 것이 바람직하다. 구체적으로는, 산화물(230a)과 산화물(230b)의 적층 구조를 가지는 경우, 산화물(230a)에 사용하는 금속 산화물에 있어서 구성 원소 중 원소 M의 원자수비가, 산화물(230b)에 사용하는 금속 산화물에 있어서의 구성 원소 중 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230a)에 사용하는 금속 산화물에 있어서 In에 대한 원소 M의 원자수비가, 산화물(230b)에 사용하는 금속 산화물에 있어서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230b)에 사용하는 금속 산화물에 있어서 원소 M에 대한 In의 원자수비가, 산화물(230a)에 사용하는 금속 산화물에 있어서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230c)에는, 산화물(230a) 또는 산화물(230b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
이어서, 산화물(230)의 영역(231) 및 접합 영역(232)에 대하여 설명한다.
영역(231) 및 접합 영역(232)은 산화물(230)로서 제공된 금속 산화물에 인듐 등의 금속 원자 또는 불순물을 첨가하여 저저항화시킨 영역이다. 또한 각 영역은 적어도 영역(234)에서의 산화물(230b)보다 도전성이 높다. 또한 영역(231) 및 접합 영역(232)에 불순물을 첨가하기 위해서는 예를 들어, 플라스마 처리, 이온화된 원료 가스를 질량 분리시켜 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리시키지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용하여, 인듐 등의 금속 원소 및 불순물 중 적어도 하나인 도펀트를 첨가하면 좋다.
즉, 영역(231) 및 영역(232)에서 산화물(230)의 인듐 등의 금속 원자의 함유율을 높임으로써, 전자 이동도를 높여 저저항화를 도모할 수 있다.
또는, 산화물(230)에 접하여, 불순물이 되는 원소를 포함하는 절연체(274)를 성막함으로써, 영역(231) 및 접합 영역(232)에 불순물을 첨가할 수 있다.
즉, 영역(231) 및 접합 영역(232)은 산소 결손을 형성하는 원소, 또는 산소 결손에 포획되는 원소를 첨가함으로써 저저항화된다. 이러한 원소로서 대표적으로는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 타이타늄, 희가스 등을 들 수 있다. 또한 희가스 원소의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 따라서, 영역(231) 및 접합 영역(232)은 상기 원소 중 하나 또는 복수를 포함하는 구성으로 하면 좋다.
예를 들어 절연체(274)로서, 영역(231) 및 접합 영역(232)에 포함되는 산소를 추출하고 흡수하는 막을 사용하여도 좋다. 산소가 추출되면, 영역(231) 및 접합 영역(232)에는 산소 결손이 생긴다. 산소 결손에 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 타이타늄, 희가스 등이 포획됨으로써, 영역(231) 및 접합 영역(232)은 저저항화된다.
또한 트랜지스터(200)에서 접합 영역(232)을 제공함으로써, 소스 영역 및 드레인 영역으로서 기능하는 영역(231)과 채널이 형성되는 영역(234) 사이에 고저항 영역이 형성되지 않기 때문에 트랜지스터의 온 전류 및 이동도를 크게 할 수 있다. 또한 접합 영역(232)을 가짐으로써, 채널 길이 방향에서 소스 영역 및 드레인 영역과 게이트가 중첩되지 않기 때문에, 불필요한 용량이 형성되는 것을 억제할 수 있다. 또한 접합 영역(232)을 가짐으로써, 비도통 시의 누설 전류를 작게 할 수 있다.
따라서, 접합 영역(232)의 범위를 적절히 선택함으로써, 회로 설계에 맞추어 요구에 걸맞는 전기 특성을 가지는 트랜지스터를 용이하게 제공할 수 있다.
절연체(250)는 게이트 절연막으로서 기능한다. 절연체(250)는 산화물(230c)의 상면에 접하여 배치되는 것이 바람직하다. 절연체(250)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성하는 것이 바람직하다. 예를 들어, 승온 이탈 가스 분광법 분석(TDS 분석)에서 산소 원자로 환산한 산소의 이탈량이 1.0Х1018atoms/cm3 이상, 바람직하게는 3.0Х1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
가열에 의하여 산소가 방출되는 절연체를, 절연체(250)로서 산화물(230c)의 상면에 접하여 제공함으로써, 산화물(230b)의 영역(234)에 효과적으로 산소를 공급할 수 있다. 또한 절연체(224)와 마찬가지로, 절연체(250) 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
제 1 게이트 전극으로서 기능하는 도전체(260)는 도전체(260a), 및 도전체(260a) 위의 도전체(260b)를 가진다. 도전체(260a)에는 도전성 산화물을 사용하는 것이 바람직하다. 예를 들어, 산화물(230a) 또는 산화물(230b)로서 사용할 수 있는 금속 산화물을 사용할 수 있다. 특히, In-Ga-Zn계 산화물 중에서 도전성이 높은, 금속의 원자수비가 [In]:[Ga]:[Zn]=4:2:3에서 4.1 및 그 근방값인 것을 사용하는 것이 바람직하다. 이러한 도전체(260a)를 제공함으로써 도전체(260b)로의 산소 투과를 억제하고, 산화로 인하여 도전체(260b)의 전기 저항값이 증가되는 것을 방지할 수 있다.
또한 상기 도전성 산화물을 스퍼터링법을 사용하여 성막함으로써, 절연체(250)에 산소를 첨가하고, 산화물(230b)에 산소를 공급하는 것이 가능해진다. 이에 의하여, 산화물(230)의 영역(234)의 산소 결손을 저감할 수 있다.
도전체(260b)에는, 도전체(260a)에 질소 등의 불순물을 첨가하여 도전체(260a)의 도전성을 향상시킬 수 있는 도전체를 사용하여도 좋다. 예를 들어 도전체(260b)에는 질화 타이타늄 등을 사용하는 것이 바람직하다. 또한 도전체(260b)로서는 예를 들어, 상술한 질화 타이타늄 등과 도전성이 높은 텅스텐 등의 적층 구조를 사용할 수 있다.
또한 도 1의 (C)에 도시된 바와 같이, 도전체(205)가 산화물(230)의 채널 폭 방향과 교차되는 단부보다 외측의 영역에서 연장되어 있는 경우, 도전체(260)는 상기 영역에서 절연체(250)를 개재하여 중첩되어 있는 것이 바람직하다. 즉, 산화물(230)의 측면의 외측에서, 도전체(205)와, 절연체(250)와, 도전체(260)는 적층 구조를 형성하는 것이 바람직하다.
상기 구성을 가짐으로써, 도전체(260) 및 도전체(205)에 전위를 인가한 경우, 도전체(260)로부터 생기는 전계와 도전체(205)로부터 생기는 전계가 연결됨으로써 폐회로가 형성되어, 산화물(230)에 형성되는 채널 형성 영역을 덮을 수 있다.
즉, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)의 전계와 제 2 게이트 전극으로서의 기능을 가지는 도전체(205)의 전계에 의하여 영역(234)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다.
또한 도전체(260b) 위에 배리어막으로서 기능하는 절연체(270)를 배치하여도 좋다. 절연체(270)에는, 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용할 수 있다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄알루미네이트) 등을 사용하는 것이 바람직하다. 이에 의하여, 도전체(260)의 산화를 방지할 수 있다. 또한 도전체(260) 및 절연체(250)를 통하여 물 또는 수소 등의 불순물이 산화물(230)에 혼입되는 것을 방지할 수 있다.
또한 절연체(270) 위에 하드 마스크로서 기능하는 절연체(271)를 배치하는 것이 바람직하다. 절연체(271)를 제공함으로써, 도전체(260)의 가공 시에, 도전체(260)의 측면이 대략 수직으로, 구체적으로는 도전체(260)의 측면과 기판 표면이 이루는 각도를 75° 이상 100° 이하, 바람직하게는 80° 이상 95° 이하로 할 수 있다. 도전체를 이와 같은 형상으로 가공함으로써, 다음에 형성하는 절연체(272)를 원하는 형상으로 형성할 수 있다.
또한 배리어막으로서 기능하는 절연체(272)를 절연체(250), 도전체(260), 및 절연체(270)의 측면에 접하여 제공한다.
여기서 절연체(272)에는, 물 또는 수소 등의 불순물, 그리고 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용할 수 있다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄알루미네이트) 등을 사용하는 것이 바람직하다. 이에 의하여, 절연체(250) 내의 산소가 외부로 확산되는 것을 방지할 수 있다. 또한 절연체(250)의 단부 등으로부터 산화물(230)에 수소, 물 등의 불순물이 혼입되는 것을 억제할 수 있다.
절연체(272)를 제공함으로써, 물 또는 수소 등의 불순물, 그리고 산소의 투과를 억제하는 기능을 가지는 절연체로 도전체(260)의 상면과 측면 및 절연체(250)의 측면을 덮을 수 있다. 이에 의하여, 도전체(260) 및 절연체(250)를 통하여 물 또는 수소 등의 불순물이 산화물(230)에 혼입되는 것을 방지할 수 있다. 따라서, 절연체(272)는 게이트 전극 및 게이트 절연막의 측면을 보호하는 사이드 배리어로서 기능한다.
또한 트랜지스터가 미세화되고 채널 길이가 10nm 이상 30nm 이하 정도로 형성되어 있는 경우, 트랜지스터(200)의 주변에 제공되는 구조체에 포함되는 불순물 원소가 확산되어, 영역(231a)과 영역(231b), 또는 접합 영역(232a)과 접합 영역(232b)이 전기적으로 도통될 우려가 있다.
그래서, 본 실시형태에 기재된 바와 같이 절연체(272)를 형성함으로써, 절연체(250) 및 도전체(260)에 수소, 물 등의 불순물이 혼입되는 것을 억제하고, 또한 절연체(250) 내의 산소가 외부로 확산되는 것을 방지할 수 있다. 따라서, 제 1 게이트 전극에 가해지는 전압이 0V일 때에 소스 영역과 드레인 영역이 직접, 또는 접합 영역(232) 등을 통하여 전기적으로 도통되는 것을 방지할 수 있다.
절연체(274)는 적어도 절연체(272), 산화물(230), 및 절연체(224)와 접하는 영역을 가진다. 특히, 절연체(274)는 산화물(230)의 영역(231)과 접하는 영역을 가지는 것이 바람직하다.
또한 절연체(274)에는 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 바람직하다. 예를 들어, 절연체(274)로서 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등을 사용하는 것이 바람직하다. 이러한 절연체(274)를 형성함으로써, 절연체(274)를 투과하여 산소가 혼입되고 영역(231a) 및 영역(231b)의 산소 결손에 산소가 공급됨으로 인한 캐리어 밀도 저하를 방지할 수 있다.
또한 절연체(274)를 성막함으로써 영역(231) 및 접합 영역(232)을 제공하는 경우, 절연체(274)는 수소 및 질소 중 적어도 한쪽을 가지는 것이 바람직하다. 수소 또는 질소 등의 불순물을 가지는 절연체를 절연체(274)에 사용함으로써, 수소 또는 질소 등의 불순물을 산화물(230)에 첨가하여 산화물(230)에 영역(231) 및 접합 영역(232)을 형성할 수 있다.
절연체(274) 위에 절연체(275)를 제공하는 것이 바람직하다. 절연체(275)에는, 물 또는 수소 등의 불순물, 그리고 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 바람직하다. 예를 들어 절연체(275)로서, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용하면 좋다. 이러한 절연체(275)를 형성함으로써, 절연체(274)를 투과하여 산소가 혼입되고 영역(231a) 및 영역(231b)의 산소 결손에 산소가 공급됨으로 인한 캐리어 밀도 저하를 방지할 수 있다. 또한 절연체(274)를 투과하여 물 또는 수소 등의 불순물이 혼입되고 영역(231a) 및 영역(231b)이 과잉으로 영역(234) 측으로 확장되는 것을 방지할 수 있다.
절연체(275) 위에 층간막으로서 기능하는 절연체(280)를 제공하는 것이 바람직하다. 절연체(280)는 절연체(224) 등과 마찬가지로, 막 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 또한 절연체(280)는 과잉 산소를 가지는 것이 바람직하다. 또한 절연체(280)는 비슷한 절연체로 이루어진 적층 구조로 하여도 좋다.
또한 절연체(280) 위에 절연체(282)를 제공한다. 절연체(282)에는 물 또는 수소 등의 불순물, 그리고 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 바람직하다. 절연체(282)로서, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용하면 좋다. 또한 예를 들어 스퍼터링법에 의하여 산소를 사용하여 성막함으로써, 산소를 절연체(280)에 주입할 수 있다. 주입된 산소는 절연체(280) 중에서 과잉 산소가 된다.
본 발명의 일 형태인 트랜지스터(200)의 구성은, 과잉 산소를 가지는 절연체(280)와 절연체(224)가 접하는 영역을 가진다. 즉, 절연체(224)의 상면이 노출되어 있는 영역에 절연체(280)가 접한다. 이와 같은 구성으로 함으로써, 절연체(280) 내의 과잉 산소(288)가 절연체(224)를 통과하여 산화물(230)로 확산되어, 산화물(230) 내의 결함을 효율적으로 수복(修復)할 수 있다. 즉, 채널 형성 영역(영역(234)) 근방의 결함을 수복하여 캐리어 밀도를 더 저감할 수 있다. 한편, 영역(231a) 및 영역(231b)은 절연체(274)와 산화물(230)이 접하므로 캐리어 밀도가 높은 상태를 유지할 수 있다.
도 11의 (B)에, 도 1의 (B)의 일부를 추출한 도면을 도시하였다. 도 11의 (B)는 도 1의 (B)의 단면에 있어서 절연체(222)보다 아래를 생략한 단면도이다. 도 11의 (B)에, 과잉 산소(288)가 이동하는 경로를 파선으로 나타내었다. 과잉 산소(288)는 절연체(224)를 통과하고 산화물(230)로 확산된다.
또한 절연체(274)를 위에서 본 형상의 예를 도 12 내지 도 14에 도시하였다. 도 12 내지 도 14는 본 발명의 일 형태인 트랜지스터를 가지는 반도체 장치의 상면도이지만, 명료화를 위하여 일부 구성을 생략하였다. 또한 도 12 내지 도 14에서는 절연체(274)에 해칭을 넣고 도시하였다.
도 12의 (A)는 트랜지스터(200)의 절연체(274)를 위에서 본 형상인데, 절연체(274)는 산화물(230) 및 도전체(260)의 일부를 포함하는 형상이 되어 있다.
또한 도 12의 (B)는, 절연체(274)가 산화물(230) 및 도전체(260)를 포함하는 형상의 일례이다. 또한 도 13의 (A)는, 절연체(274)가 산화물(230)의 일부 및 도전체(260)의 일부를 포함하는 형상의 일례이다. 또한 도 13의 (B)는 절연체(274)가 산화물(230) 및 도전체(260)를 포함하고, 절연체(274)의 일부에 개구를 가지는 형상의 일례이다. 상기 개구에 절연체(224)의 상면이 노출되는 영역을 가진다. 도 14의 (A)는, 절연체(274)가 산화물(230) 및 도전체(260)의 일부를 포함하고, 절연체(274)의 일부에 개구를 가지는 형상의 일례이다. 상기 개구에 절연체(224)의 상면이 노출되는 영역을 가진다. 또한 도 14의 (B)는, 절연체(274)가 산화물(230) 및 도전체(260)를 포함하고, 산화물(230)의 형상이 기타와 상이한 일례이다.
도 12 내지 도 14에 도시된 절연체(274)의 형상은 일례이고 이에 한정되지 않는다. 즉, 절연체(274) 위에서 본 형상은, 산화물(230)의 적어도 일부를 포함하고, 또한 절연체(224)의 상면이 노출되는 영역을 가지면 좋다.
트랜지스터(200)를 가지는 반도체 장치를 이상과 같은 구성으로 함으로써, 트랜지스터(200)의 소스 영역 및 드레인 영역에서 캐리어 밀도가 높게 유지되고, 채널 형성 영역에서는 캐리어 밀도가 낮게 유지될 수 있으므로, 고성능이며 또한 신뢰성이 높은 트랜지스터를 가지는 반도체 장치로 할 수 있다.
<반도체 장치의 구성예 2>
도 2의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(200a) 및 트랜지스터(200a) 주변의 상면도 및 단면도이다.
도 2의 (A)는 트랜지스터(200a)를 가지는 반도체 장치의 상면도이다. 또한 도 2의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 2의 (B)는 도 2의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200a)의 채널 길이 방향의 단면도이기도 하다. 또한 도 2의 (C)는 도 2의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200a)의 채널 폭 방향의 단면도이기도 하다. 도 2의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
[트랜지스터(200a)]
트랜지스터(200a)는 도 2의 (A)에 도시된 바와 같이, 절연체(274) 위에서 본 형상이, 산화물(230) 및 도전체(260)를 포함하는 형상이 되어 있는 점이 트랜지스터(200)와 상이하다. 즉, 절연체(274) 위에서 본 형상이, 도 12의 (B)에 도시된 형상이 되어 있다. 기타의 구성 및 효과는 도 1에 도시된 트랜지스터(200)를 가지는 반도체 장치를 참작할 수 있다.
<반도체 장치의 구성예 3>
도 3의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(200b) 및 트랜지스터(200b) 주변의 상면도 및 단면도이다.
도 3의 (A)는 트랜지스터(200b)를 가지는 반도체 장치의 상면도이다. 또한 도 3의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 3의 (B)는 도 3의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200b)의 채널 길이 방향의 단면도이기도 하다. 또한 도 3의 (C)는 도 3의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200b)의 채널 폭 방향의 단면도이기도 하다. 도 3의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
[트랜지스터(200b)]
트랜지스터(200b)는 도 3의 (A)에 도시된 바와 같이, 절연체(274) 위에서 본 형상이, 산화물(230)의 일부 및 도전체(260)의 일부를 포함하는 형상이 되어 있는 점이 트랜지스터(200)와 상이하다. 즉, 절연체(274) 위에서 본 형상이, 도 13의 (A)에 도시된 형상이 되어 있다.
도 3의 (B)에서는, 절연체(274) 및 절연체(275)의 단부는 산화물(230) 위에 있고 산화물(230)의 단부보다 내측에 위치하지만, 산화물(230)의 단부와 대략 일치하는 형상으로 하여도 좋다. 절연체(274) 및 절연체(275)를 형성할 때에 산화물(230)의 단부 근방의 가공도 수행함으로써, 절연체(274) 및 절연체(275)의 단부와 산화물(230)의 단부가 대략 일치하는 형상으로 할 수 있다. 기타의 구성 및 효과는, 도 1에 도시된 트랜지스터(200)를 가지는 반도체 장치를 참작할 수 있다.
<반도체 장치의 구성예 4>
도 4의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(200c) 및 트랜지스터(200c) 주변의 상면도 및 단면도이다.
도 4의 (A)는 트랜지스터(200c)를 가지는 반도체 장치의 상면도이다. 또한 도 4의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 4의 (B)는 도 4의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200c)의 채널 길이 방향의 단면도이기도 하다. 또한 도 4의 (C)는 도 4의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200c)의 채널 폭 방향의 단면도이기도 하다. 도 4의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
[트랜지스터(200c)]
트랜지스터(200c)는, 도 4에 도시된 바와 같이 절연체(275) 위에 절연체(282)가 배치되고, 절연체(282) 위에 절연체(280)가 배치되는 구조인 점이 트랜지스터(200)와 상이하다. 절연체(282)와 절연체(224)가 접하는 영역을 가짐으로써, 절연체(282) 성막 시에 산소를 절연체(224)에 공급할 수 있다.
절연체(282)에는 물 또는 수소 등의 불순물, 그리고 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 바람직하다. 절연체(282)로서, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용하면 좋다. 또한 예를 들어 스퍼터링법에 의하여 산소를 사용하여 성막함으로써, 산소를 절연체(224)에 주입할 수 있다. 주입된 산소는 절연체(224) 중에서 과잉 산소가 되고 산화물(230)로 확산되어, 산화물(230) 내의 결함을 효율적으로 수복할 수 있다. 즉, 채널 형성 영역(영역(234)) 근방의 결함을 수복하여 캐리어 밀도를 더 저감할 수 있다. 한편, 영역(231a) 및 영역(231b)은 절연체(274)와 산화물(230)이 접하므로, 캐리어 밀도가 높은 상태를 유지할 수 있다.
절연체(274) 위에서 본 형상에는 도 12 내지 도 14에 도시된 일례를 사용할 수 있지만, 이들에 한정되지 않는다. 즉, 절연체(274) 위에서 본 형상은 산화물(230)의 적어도 일부를 포함하고 또한 절연체(224)의 상면이 노출되는 영역을 가지면 좋다. 기타의 구성 및 효과는 도 1에 도시된 트랜지스터(200)를 가지는 반도체 장치를 참작할 수 있다.
<반도체 장치의 구성예 5>
도 5의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(200d) 및 트랜지스터(200d) 주변의 상면도 및 단면도이다.
도 5의 (A)는 트랜지스터(200d)를 가지는 반도체 장치의 상면도이다. 또한 도 5의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 5의 (B)는 도 5의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200d)의 채널 길이 방향의 단면도이기도 하다. 또한 도 5의 (C)는 도 5의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200d)의 채널 폭 방향의 단면도이기도 하다. 도 5의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
[트랜지스터(200d)]
트랜지스터(200d)는, 도 5에 도시된 바와 같이 절연체(275)를 가지지 않는 구조인 점이 트랜지스터(200)와 상이하다. 절연체(274)로서 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용함으로써, 절연체(275)를 반드시 절연체(274) 위에 배치할 필요가 없는 경우가 있다. 즉 절연체(280)가 가지는 과잉 산소는 절연체(274)에서의 투과가 억제되지만, 절연체(280)와 절연체(224)가 접하는 영역에서는 절연체(280) 내의 과잉 산소가 절연체(224)를 통과하고 산화물(230)로 확산되어, 산화물(230) 내의 결함을 효율적으로 수복할 수 있다. 즉, 채널 형성 영역(영역(234)) 근방의 결함을 수복하여 캐리어 밀도를 더 저감할 수 있다. 한편, 영역(231a) 및 영역(231b)은 절연체(274)와 산화물(230)이 접하므로 캐리어 밀도가 높은 상태를 유지할 수 있다. 또한 이러한 구조로 함으로써, 반도체 장치의 제작 공정수를 삭감할 수 있으므로 바람직하다. 기타의 구성 및 효과는 도 1에 도시된 트랜지스터(200)를 가지는 반도체 장치를 참작할 수 있다.
<반도체 장치의 구성예 6>
도 6의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(200e) 및 트랜지스터(200e) 주변의 상면도 및 단면도이다.
도 6의 (A)는 트랜지스터(200e)를 가지는 반도체 장치의 상면도이다. 또한 도 6의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 6의 (B)는 도 6의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200e)의 채널 길이 방향의 단면도이기도 하다. 또한 도 6의 (C)는 도 6의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200e)의 채널 폭 방향의 단면도이기도 하다. 도 6의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
[트랜지스터(200e)]
트랜지스터(200e)는, 도 6에 도시된 바와 같이, 절연체(275)를 가지지 않고, 절연체(274) 위에 절연체(282)가 배치되고, 절연체(282) 위에 절연체(280)가 배치되는 구조인 점이 트랜지스터(200)와 상이하다. 절연체(274)로서 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용함으로써, 절연체(275)를 반드시 절연체(274) 위에 배치할 필요가 없는 경우가 있다.
또한 절연체(282)에는 물 또는 수소 등의 불순물, 그리고 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 바람직하다. 절연체(282)로서, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용하면 좋다. 또한 예를 들어 스퍼터링법에 의하여 산소를 사용하여 성막함으로써, 산소를 절연체(224)에 주입할 수 있다. 주입된 산소는 절연체(224) 중에서 과잉 산소가 되고 산화물(230)로 확산되어, 산화물(230) 내의 결함을 효율적으로 수복할 수 있다. 즉, 채널 형성 영역(영역(234)) 근방의 결함을 수복하여 캐리어 밀도를 더 저감할 수 있다. 한편, 영역(231a) 및 영역(231b)은 절연체(274)와 산화물(230)이 접하므로, 캐리어 밀도가 높은 상태를 유지할 수 있다. 기타의 구성 및 효과는 도 1에 도시된 트랜지스터(200)를 가지는 반도체 장치를 참작할 수 있다.
<반도체 장치의 구성예 7>
도 7의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(200f) 및 트랜지스터(200f) 주변의 상면도 및 단면도이다.
도 7의 (A)는 트랜지스터(200f)를 가지는 반도체 장치의 상면도이다. 또한 도 7의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 7의 (B)는 도 7의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200f)의 채널 길이 방향의 단면도이기도 하다. 또한 도 7의 (C)는 도 7의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200f)의 채널 폭 방향의 단면도이기도 하다. 도 7의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
[트랜지스터(200f)]
트랜지스터(200f)는 도 7에 도시된 바와 같이 절연체(274)를 가지지 않는 구조인 점이 트랜지스터(200)와 상이하다.
트랜지스터(200f)를 가지는 반도체 장치의 제작 공정에서, 산화물(230) 위에 절연체(250), 도전체(260), 절연체(270), 절연체(271), 및 절연체(272)를 형성하고, 산화물(230), 절연체(250), 도전체(260), 절연체(270), 절연체(271), 및 절연체(272) 위에, 절연체(274)와 같은 재료의 절연체를 성막함으로써, 산화물(230)에 영역(234), 영역(231a), 및 영역(231b)을 형성하고, 그 후에 상기 절연체를 제거하여 산화물(230), 절연체(250), 도전체(260), 절연체(270), 절연체(271), 및 절연체(272) 위에 절연체(275)를 형성한다.
또한 절연체(282)에는 물 또는 수소 등의 불순물, 그리고 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 바람직하다. 절연체(282)로서, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용하면 좋다. 또한 예를 들어 스퍼터링법에 의하여 산소를 사용하여 성막함으로써, 산소를 절연체(280)에 주입할 수 있다. 주입된 산소는 절연체(280) 중에서 과잉 산소가 되고, 절연체(280) 내의 과잉 산소가 절연체(224)를 통과하고 산화물(230)로 확산되어, 산화물(230) 내의 결함을 효율적으로 수복할 수 있다. 즉, 채널 형성 영역(영역(234)) 근방의 결함을 수복하여 캐리어 밀도를 더 저감할 수 있다. 한편, 영역(231a) 및 영역(231b)은 절연체(274)와 산화물(230)이 접하므로, 캐리어 밀도가 높은 상태를 유지할 수 있다. 절연체(224)를 산화물(230)로 확산시켜 산화물(230) 내의 결함을 효율적으로 수복할 수 있다. 즉, 채널 형성 영역(영역(234)) 근방의 결함을 수복하여 캐리어 밀도를 더 저감할 수 있다. 한편, 절연체(275)로서 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용함으로써, 절연체(280) 내의 과잉 산소가 영역(231a) 및 영역(231b)에 침입하는 것을 방지할 수 있으므로, 캐리어 밀도가 높은 상태를 유지할 수 있다. 기타의 구성 및 효과는 도 1에 도시된 트랜지스터(200)를 가지는 반도체 장치를 참작할 수 있다.
<반도체 장치의 구성예 8>
도 8의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(200g) 및 트랜지스터(200g) 주변의 상면도 및 단면도이다.
도 8의 (A)는 트랜지스터(200g)를 가지는 반도체 장치의 상면도이다. 또한 도 8의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 8의 (B)는 도 8의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200g)의 채널 길이 방향의 단면도이기도 하다. 또한 도 8의 (C)는 도 8의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200g)의 채널 폭 방향의 단면도이기도 하다. 도 8의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
[트랜지스터(200g)]
도 8에 도시된 바와 같이, 트랜지스터(200g)는 산화물(230c)의 형상이 도 1에 도시된 트랜지스터(200)와 상이하다. 즉 도 8의 (B)에 도시된 바와 같이, 트랜지스터(200g)의 L길이 방향의 단면에 있어서 산화물(230c)의 단부는 절연체(274)의 단부 및 절연체(275)의 단부와 대략 동등한 구조가 되어 있다. 산화물(230c), 절연체(274), 및 절연체(275)를 한 번의 포토리소그래피 공정으로 형성할 수 있으므로, 반도체 장치의 제작 공정수를 삭감할 수 있어 바람직하다. 기타의 구성 및 효과는 도 1에 도시된 트랜지스터(200)를 가지는 반도체 장치를 참작할 수 있다.
<반도체 장치의 구성예 9>
도 9의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(200h) 및 트랜지스터(200h) 주변의 상면도 및 단면도이다.
도 9의 (A)는 트랜지스터(200h)를 가지는 반도체 장치의 상면도이다. 또한 도 9의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 9의 (B)는 도 9의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200h)의 채널 길이 방향의 단면도이기도 하다. 또한 도 9의 (C)는 도 9의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200h)의 채널 폭 방향의 단면도이기도 하다. 도 9의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
[트랜지스터(200h)]
도 9에 도시된 바와 같이, 트랜지스터(200h)는 절연체(275)를 가지지 않는 구조이고, 또한 산화물(230c)의 형상이 도 1에 도시된 트랜지스터(200)와 상이하다. 즉 도 9의 (B)에 도시된 바와 같이, 트랜지스터(200h)의 L길이 방향의 단면에 있어서 산화물(230c)의 단부는 절연체(274)의 단부와 대략 동등한 구조가 되어 있다. 절연체(275)의 형성을 생략하고, 또한 산화물(230c) 및 절연체(274)를 한 번의 포토리소그래피 공정으로 형성할 수 있으므로, 반도체 장치의 제작 공정수를 삭감할 수 있어 바람직하다. 기타의 구성 및 효과는 도 1에 도시된 트랜지스터(200)를 가지는 반도체 장치 및 도 5에 도시된 트랜지스터(200d)를 가지는 반도체 장치를 참작할 수 있다.
<반도체 장치의 구성예 10>
도 10의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(200i) 및 트랜지스터(200i) 주변의 상면도 및 단면도이다.
도 10의 (A)는 트랜지스터(200i)를 가지는 반도체 장치의 상면도이다. 또한 도 10의 (B)는 도 10의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200i)의 채널 길이 방향의 단면도이기도 하다. 또한 도 10의 (C)는 도 10의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200i)의 채널 폭 방향의 단면도이기도 하다. 도 10의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
[트랜지스터(200i)]
도 10에 도시된 바와 같이, 트랜지스터(200i)는 하나의 게이트 전극에 대하여 복수의 채널 형성 영역을 가지는 점이 도 1의 (A), (B), 및 (C)에 도시된 트랜지스터(200)의 구성과 상이하다. 트랜지스터(200i)는 복수의 채널 형성 영역을 가짐으로써 큰 온 전류를 얻을 수 있다. 또한 각각의 채널 형성 영역은 게이트 전극으로 둘러싸인 구조, 즉 s-channel 구조가 되어 있기 때문에, 각각의 채널 형성 영역에서 큰 온 전류를 얻을 수 있다. 또한 도 10은 3개의 채널 형성 영역을 가지는 일례를 도시한 것이지만, 채널 형성 영역의 수는 이에 한정되지 않는다. 기타의 구성 및 효과는 상술한 도 1의 (A), (B), 및 (C)에 도시된 트랜지스터(200)의 구성을 참작할 수 있다.
<반도체 장치의 구성예 11>
도 43의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(200j) 및 트랜지스터(200j) 주변의 상면도 및 단면도이다.
도 43의 (A)는 트랜지스터(200j)를 가지는 반도체 장치의 상면도이다. 또한 도 43의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 43의 (B)는 도 43의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200j)의 채널 길이 방향의 단면도이기도 하다. 또한 도 43의 (C)는 도 43의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200j)의 채널 폭 방향의 단면도이기도 하다. 도 43의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
본 발명의 일 형태의 반도체 장치는, 트랜지스터(200j)와, 층간막으로서 기능하는 절연체(212), 절연체(280), 및 절연체(282)를 가진다.
[트랜지스터(200j)]
도 43에 도시된 바와 같이, 트랜지스터(200j)는 기판(미도시) 위에 배치된 절연체(216)와, 절연체(216)에 매립되도록 배치된 도전체(205)와, 절연체(216) 및 도전체(205) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230)과, 산화물(230) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)와, 산화물(230), 절연체(250)의 측면, 도전체(260)의 측면, 및 도전체(260)의 상면과 접하여 배치된 절연체(274)를 가진다. 또한 트랜지스터(200j)는 절연체(280)와 절연체(224)가 접하는 영역을 가진다. 기타의 구성 및 효과는 상술한 도 1의 (A), (B), 및 (C)에 도시된 트랜지스터(200)의 구성을 참작한다.
<반도체 장치의 구성예 12>
도 44의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(200k) 및 트랜지스터(200k) 주변의 상면도 및 단면도이다.
도 44의 (A)는 트랜지스터(200k)를 가지는 반도체 장치의 상면도이다. 또한 도 44의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 44의 (B)는 도 44의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200k)의 채널 길이 방향의 단면도이기도 하다. 또한 도 44의 (C)는 도 44의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200k)의 채널 폭 방향의 단면도이기도 하다. 도 44의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
본 발명의 일 형태의 반도체 장치는, 트랜지스터(200k)와, 층간막으로서 기능하는 절연체(212), 절연체(280), 및 절연체(282)를 가진다.
[트랜지스터(200k)]
도 44에 도시된 바와 같이, 트랜지스터(200k)는 기판(미도시) 위에 배치된 절연체(216)와, 절연체(216) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230)과, 산화물(230) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)와, 산화물(230), 절연체(250)의 측면, 도전체(260)의 측면, 및 도전체(260)의 상면과 접하여 배치된 절연체(274)를 가진다. 또한 트랜지스터(200k)는 절연체(280)와 절연체(224)가 접하는 영역을 가진다. 즉 트랜지스터(200k)는 도전체(205)를 가지지 않는 점이 도 43의 (A), (B), 및 (C)에 도시된 트랜지스터(200j)와 상이하다. 기타의 구성 및 효과는 트랜지스터(200j)의 구성을 참작한다.
<반도체 장치의 구성예 13>
도 45의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(100A) 및 트랜지스터(100A) 주변의 상면도 및 단면도이다.
도 45의 (A)는 트랜지스터(100A)를 가지는 반도체 장치의 상면도이다. 또한 도 45의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 45의 (B)는 도 45의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(100A)의 채널 길이 방향의 단면도이기도 하다. 또한 도 45의 (C)는 도 45의 (A)에 B1-B2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(100A)의 채널 폭 방향의 단면도이기도 하다. 도 45의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
[트랜지스터(100A)]
트랜지스터(100A)는 기판(102) 위의 절연층(104)과, 절연층(104) 위의 반도체층(108)과, 반도체층(108) 위의 절연층(140)과, 절연층(140) 위의 금속 산화물층(114)과, 금속 산화물층(114) 위의 도전층(142)과, 절연층(104), 반도체층(108), 및 도전층(142) 위의 절연층(116)을 가진다. 반도체층(108)에서 도전층(142)과 중첩되는 부분은 채널 형성 영역으로서 기능한다.
반도체층(108)에는 상술한 산화물(230)과 같은 재료를 사용할 수 있다.
또한 도 45의 (A), (B), (C)에 도시된 바와 같이, 트랜지스터(100A)는 절연층(116) 위에 절연층(118)을 가지고, 절연층(118)과 절연층(104)은 접하는 영역을 가진다. 또한 절연층(116) 및 절연층(118)에 제공된 개구부(141a) 또는 개구부(141b)를 통하여 영역(108n)에 각각 전기적으로 접속되는 도전층(121a) 및 도전층(121b)을 가져도 좋다.
또한 본 명세서 등에서, 절연층(104)을 제 1 절연막, 절연층(140)을 제 2 절연막, 절연층(116)을 제 3 절연막, 절연층(118)을 제 4 절연막이라고 각각 부르는 경우가 있다. 또한 도전층(142)은 게이트 전극으로서의 기능을 가지고, 도전층(121a)은 소스 전극으로서의 기능을 가지고, 도전층(121b)은 드레인 전극으로서의 기능을 가진다.
게이트 절연층으로서 기능하는 절연층(140)은 과잉 산소 영역을 가진다. 절연층(140)이 과잉 산소 영역을 가짐으로써, 반도체층(108) 내에 과잉 산소를 공급할 수 있다. 따라서, 반도체층(108) 내에 형성될 수 있는 산소 결손을 과잉 산소로 보전(補塡)할 수 있기 때문에, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
절연층(140)과 도전층(142) 사이에 위치하는 금속 산화물층(114)은 절연층(140)으로부터 방출되는 산소가 도전층(142) 측으로 확산되는 것을 방지하는 배리어막으로서 기능한다. 금속 산화물층(114)에는, 예를 들어 적어도 절연층(140)보다 산소를 투과시키기 어려운 재료를 사용할 수 있다.
금속 산화물층(114)으로서는, 절연성 재료 또는 도전성 재료를 사용할 수 있다. 금속 산화물층(114)이 절연성을 가지는 경우에는 게이트 절연층의 일부로서 기능한다. 한편, 금속 산화물층(114)이 도전성을 가지는 경우에는 게이트 전극의 일부로서 기능한다.
특히, 금속 산화물층(114)으로서, 산화 실리콘보다 비유전율이 높은 절연성 재료를 사용하는 것이 바람직하다. 특히, 산화 알루미늄막, 산화 하프늄막, 또는 하프늄알루미네이트막 등을 사용하는 것이 바람직하다.
또한 반도체층(108)과 게이트 전극으로서 기능하는 도전층(142) 사이에, 산화 알루미늄막이나 산화 하프늄막 등 질소를 주성분으로서 포함하지 않는 금속 산화물막을 사용하는 구성으로 할 수 있다. 따라서, 금속 산화물층(114)을, 막 내에 준위를 형성할 수 있는 질소 산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하, 대표적으로는 NO2 또는 NO)의 함유량이 매우 적은 구성으로 할 수 있다. 이로써, 전기 특성 및 신뢰성이 우수한 트랜지스터를 실현할 수 있다.
산화 알루미늄막, 산화 하프늄막, 및 하프늄알루미네이트막 등은 막 두께가 얇은(예를 들어 두께 5nm 정도) 경우에도 충분히 높은 배리어성을 가지기 때문에, 얇게 형성하는 것이 가능하며 생산성을 향상시킬 수 있다. 예를 들어, 금속 산화물층(114)의 두께를 1nm 이상 50nm 이하, 바람직하게는 3nm 이상 30nm로 할 수 있다. 또한 산화 알루미늄막, 산화 하프늄막, 및 하프늄알루미네이트막은 산화 실리콘막 등보다 비유전율이 높은 특징을 가진다. 이와 같이 금속 산화물층(114)으로서 비유전율이 높은 절연막을 얇게 형성할 수 있기 때문에, 산화 실리콘막 등을 사용한 경우에 비하여, 반도체층(108)에 가해지는 게이트 전계의 강도를 높일 수 있다. 그 결과, 구동 전압을 낮게 할 수 있어 소비전력을 저감할 수 있다.
또한 금속 산화물층(114)은 스퍼터링 장치를 사용하여 형성하는 것이 바람직하다. 예를 들어, 스퍼터링 장치를 사용하여 산화 알루미늄막을 형성하는 경우, 산소 가스를 포함하는 분위기에서 형성함으로써, 반도체층(108) 내에 적합하게 산소를 첨가할 수 있다. 또한 스퍼터링 장치를 사용하여 산화 알루미늄막을 형성하는 경우, 막 밀도를 높일 수 있기 때문에 적합하다.
또한 금속 산화물층(114)으로서 도전성 재료를 사용하는 경우에는, 산화 인듐, 인듐 주석 산화물 등의 산화물 도전성 재료를 사용할 수 있다.
또한 금속 산화물층(114)은 물이나 수소가 확산되기 어려운 것이 바람직하다. 이에 의하여, 물이나 수소를 확산시키기 쉬운 재료를 도전층(142)에 사용한 경우에도, 절연층(140)이나 반도체층(108)으로 물이나 수소가 확산되는 것을 방지할 수 있다. 특히, 산화 알루미늄막이나 산화 하프늄막은 물이나 수소에 대한 배리어성이 높으므로 바람직하다.
또한 반도체층(108) 내에 과잉 산소를 공급하기 위해서는, 반도체층(108) 아래쪽에 형성되는 절연층(104)에 과잉 산소를 공급하여도 좋다. 이 경우, 절연층(104) 내에 포함되는 과잉 산소는 영역(108n)에도 공급될 수 있다. 영역(108n) 내에 과잉 산소가 공급되면, 영역(108n) 내의 저항이 높아져 바람직하지 않다. 한편, 반도체층(108) 위쪽에 형성되는 절연층(140)에 과잉 산소를 가지는 구성으로 함으로써, 도전층(142)과 중첩되는 영역에만 선택적으로 과잉 산소를 공급할 수 있게 된다.
여기서, 반도체층(108) 내에 형성될 수 있는 산소 결손에 대하여 설명한다.
반도체층(108)에 형성되는 산소 결손은 트랜지스터 특성에 영향을 미치기 때문에 문제가 된다. 예를 들어 반도체층(108) 내에 산소 결손이 형성되면, 상기 산소 결손에 수소가 결합되어 캐리어 공급원이 될 수 있다. 반도체층(108) 내에 캐리어 공급원이 생성되면, 트랜지스터(100A)의 전기 특성의 변동, 대표적으로는 문턱 전압의 시프트가 일어난다. 따라서, 반도체층(108)에서는 산소 결손이 적을수록 바람직하다.
그래서, 본 발명의 일 형태에서는, 반도체층(108) 근방의 절연막, 구체적으로는 반도체층(108) 위쪽에 형성되는 절연층(140)이 과잉 산소를 포함하는 구성이다. 절연층(140)으로부터 반도체층(108)으로 산소 또는 과잉 산소를 이동시킴으로써, 반도체층(108) 내의 산소 결손을 저감할 수 있게 된다.
또한 반도체층(108) 아래쪽에 위치하는 절연층(104)이 과잉 산소를 포함하여도 좋다. 이때, 절연층(104)으로부터도 반도체층(108)으로 과잉 산소를 이동시킴으로써, 반도체층(108)의 산소 결손을 더 저감할 수 있게 된다.
또한 반도체층(108) 위쪽에 위치하는 절연층(118)이 과잉 산소를 포함하여도 좋다. 절연층(118)과 절연층(104)이 접하는 영역을 가짐으로써, 절연층(118)으로부터 절연층(104)을 통과하여 반도체층(108)으로 과잉 산소를 이동시킬 수 있기 때문에, 반도체층(108)의 산소 결손을 더 저감할 수 있게 된다.
여기서, 반도체층(108)에 혼입되는 수소 또는 수분 등의 불순물은 트랜지스터 특성에 영향을 미치기 때문에 문제가 된다. 따라서, 반도체층(108)에서는 수소 또는 수분 등의 불순물이 적을수록 바람직하다.
반도체층(108)으로서는, 불순물 농도가 낮고 결함 준위 밀도가 낮은 금속 산화물막을 사용하는 것이, 우수한 전기 특성을 가지는 트랜지스터를 제작할 수 있으므로 바람직하다. 여기서는, 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물막은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 금속 산화물막에 채널 영역이 형성되는 트랜지스터는, 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다. 또한 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물막은 오프 전류가 현저히 작고, 채널 폭이 1Х106μm이고 채널 길이가 10μm인 소자의 경우에도 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V인 범위에서, 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1Х10-13A 이하라는 특성을 얻을 수 있다.
트랜지스터(100A)는 표시 장치에 사용할 수 있다. 예를 들어, 표시 장치가 가지는 화소 회로, 게이트 드라이버 회로, 및 소스 드라이버 회로에 사용할 수 있다.
<반도체 장치의 구성 재료>
이하에서는, 반도체 장치에 사용할 수 있는 구성 재료에 대하여 설명한다.
<<기판>>
상술한 트랜지스터를 형성하는 기판으로서는, 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서는 예를 들어 실리콘, 저마늄 등의 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 가지는 기판, 금속의 산화물을 가지는 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
또한 기판으로서 가요성 기판을 사용하여도 좋다. 또한 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비가요성의 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판으로 전치(轉置)하는 방법도 있다. 이 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 제공하는 것이 좋다. 또한 기판이 신축성을 가져도 좋다. 또한 기판은 구부리거나 당기는 것을 멈췄을 때, 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판은, 예를 들어 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하의 두께가 되는 영역을 가진다. 기판을 얇게 하면, 트랜지스터를 가지는 반도체 장치를 경량화할 수 있다. 또한 기판을 얇게 함으로써, 유리 등을 사용한 경우에도 신축성을 가지는 경우나, 구부리거나 당기는 것을 멈췄을 때 원래의 형상으로 되돌아가는 성질을 가지는 경우가 있다. 그러므로, 낙하 등으로 인하여 기판 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판으로서는, 예를 들어 금속, 합금, 수지, 또는 유리, 혹은 이들의 섬유 등을 사용할 수 있다. 또한 기판으로서, 섬유를 짠 시트, 필름, 또는 박(箔) 등을 사용하여도 좋다. 가요성 기판인 기판은 선팽창률이 낮을수록 환경으로 인한 변형이 억제되어 바람직하다. 가요성 기판인 기판으로서는, 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히, 아라미드는 선팽창률이 낮기 때문에, 가요성 기판인 기판으로서 적합하다.
<<절연체>>
절연체로서는, 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
여기서, 게이트 절연체로서 기능하는 절연체에는 비유전율이 높은 high-k 재료를 사용함으로써, 트랜지스터의 미세화 및 고집적화가 가능해진다. 한편, 층간막으로서 기능하는 절연체는 비유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 따라서, 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
또한 비유전율이 높은 절연체로서는, 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
또한 비유전율이 낮은 절연체로서는, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
또한 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이다. 그러므로, 예를 들어 수지와 조합함으로써, 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다. 또한 예를 들어 산화 실리콘 및 산화질화 실리콘은 비유전율이 높은 절연체와 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
또한 산화물 반도체를 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
예를 들어, 절연체(210), 절연체(214), 및 절연체(222)로서는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하면 좋다. 또한 절연체(210), 절연체(214), 및 절연체(222)는 산화 알루미늄 또는 산화 하프늄 등을 가지는 것이 바람직하다.
예를 들어 절연층(104), 절연층(140), 절연체(220), 절연체(224), 절연체(250), 및 절연체(274)로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층 또는 적층으로 사용하면 좋다. 구체적으로는, 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 가지는 것이 바람직하다.
예를 들어, 게이트 절연체로서 기능하는 절연체(224) 및 절연체(250)에 있어서 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄이 산화물(230)과 접하는 구조로 함으로써, 산화 실리콘 또는 산화질화 실리콘에 포함되는 실리콘이 산화물(230)에 혼입되는 것을 억제할 수 있다. 한편, 절연체(224) 및 절연체(250)에 있어서 산화 실리콘 또는 산화질화 실리콘이 산화물(230)과 접하는 구조로 함으로써, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄과, 산화 실리콘 또는 산화질화 실리콘의 계면에 트랩 중심이 형성되는 경우가 있다. 상기 트랩 중심은 전자를 포획함으로써 트랜지스터의 문턱 전압을 양의 방향으로 변동시킬 수 있는 경우가 있다.
절연층(118), 절연체(212), 절연체(216), 절연체(271), 및 절연체(280)는 비유전율이 낮은 절연체를 가지는 것이 바람직하다. 예를 들어, 절연층(118), 절연체(212), 절연체(216), 절연체(271), 및 절연체(280)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등을 가지는 것이 바람직하다. 또는, 절연체(212), 절연체(216), 및 절연체(280)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘과, 수지의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 수지와 조합함으로써 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
절연체(270), 절연체(272), 절연체(275), 및 절연체(282)로서는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하면 좋다. 절연체(270), 절연체(272), 절연체(275), 및 절연체(282)로서는, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용하면 좋다.
<<도전체>>
도전체로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우, 게이트 전극으로서 기능하는 도전체에는 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우에는, 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트 전극으로서 기능하는 도전체로서, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외방의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
도전층(121a), 도전층(121b), 도전층(141), 도전체(260a), 도전체(260b), 도전체(203a), 도전체(203b), 도전체(205a), 및 도전체(205b)로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
<<금속 산화물>>
반도체층(108) 및 산화물(230)로서, 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 이하에서는, 본 발명에 따른 반도체층 및 산화물(230)에 적용 가능한 금속 산화물에 대하여 설명한다.
산화물 반도체는, 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되어 있는 것이 바람직하다. 또한 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되어 있어도 좋다.
여기서는, 산화물 반도체가 인듐, 원소 M, 및 아연을 가지는 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 그 외의 원소 M에 적용 가능한 원소로서는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
[금속 산화물의 구성]
이하에서는 본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
또한 본 명세서 등에서, CAAC(c-axis aligned crystal), 및 CAC(Cloud-Aligned Composite)라고 기재하는 경우가 있다. 또한 CAAC는 결정 구조의 일례를 나타내고, CAC는 기능 또는 재료의 구성의 일례를 나타낸다.
CAC-OS 또는 CAC-metal oxide란, 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 또한 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 홀)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭시키는 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한 CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어, CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭을 가지는 성분과 도전성 영역에 기인하는 나로 갭을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 나로 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 나로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 나로 갭을 가지는 성분에 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 그러므로, 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류, 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
[금속 산화물의 구조]
산화물 반도체는 단결정 산화물 반도체와 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되고, 왜곡을 가진 결정 구조가 되어 있다. 또한 왜곡이란 복수의 나노 결정이 연결하는 영역에서 격자 배열이 정렬된 영역과, 다른 격자 배열이 정렬된 영역 사이에서 격자 배열의 방향이 변화되어 있는 곳을 가리킨다.
나노 결정은, 육각형을 기본으로 하지만 정육각형상에 한정되지 않고, 비정육각형상인 경우가 있다. 또한 왜곡에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS에서 왜곡 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 즉, 격자 배열의 왜곡에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 왜곡을 허용할 수 있기 때문이라고 생각된다.
또한 CAAC-OS는 인듐 및 산소를 가지는 층(이하 In층)과, 원소 M, 아연, 및 산소를 가지는 층(이하 (M,Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환 가능하고, (M,Zn)층의 원소 M이 인듐과 치환된 경우, (In,M,Zn)층이라고 표현할 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In,M)층이라고 표현할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서, CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로, CAAC-OS를 가지는 산화물 반도체는 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
a-like OS는, nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체는 다양한 구조를 취하며, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[산화물 반도체를 가지는 트랜지스터]
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한 상기 산화물 반도체를 트랜지스터에 사용함으로써, 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한 트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어, 산화물 반도체는 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 하면 좋다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 산화물 반도체의 트랩 준위에 포획된 전하는, 소실되는 데까지 필요한 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로, 트랩 준위 밀도가 높은 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에서 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로, 산화물 반도체에서의 실리콘이나 탄소의 농도와, 산화물 반도체와의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하여 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에서 질소가 포함되면, 캐리어인 전자가 생김으로써 캐리어 밀도가 증가하여 n형화되기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체에서 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들어 산화물 반도체 내의 질소 농도는 SIMS에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
<반도체 장치의 제작 방법 1>
다음으로, 본 발명에 따른 트랜지스터(200)를 가지는 반도체 장치에 대하여, 제작 방법을 도 1 및 도 15 내지 도 23을 사용하여 설명한다. 또한 도 1 및 도 15 내지 도 23에서 각 도면의 (A)는 상면도를 도시한 것이다. 또한 각 도면의 (B)는 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분에 대응하는 단면도이다. 또한 각 도면의 (C)는 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분에 대응하는 단면도이다.
우선, 기판(미도시)을 준비하고, 상기 기판 위에 절연체(210)를 성막한다. 절연체(210)의 성막은 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 또는 ALD법 등을 사용하여 수행할 수 있다.
또한 CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 나눌 수 있다.
플라스마 CVD법은 비교적 저온에서 고품질의 막을 얻을 수 있다. 또한 열 CVD법은 플라스마를 사용하지 않기 때문에, 피처리물에 대한 플라스마 대미지를 작게 할 수 있는 성막 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받음으로써 차지업하는 경우가 있다. 이때, 축적된 전하에 의하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한 열 CVD법에서는 성막 중의 플라스마 대미지가 생기지 않기 때문에 결함이 적은 막을 얻을 수 있다.
또한 ALD법도 피처리물에 대한 플라스마 대미지를 작게 할 수 있는 성막 방법이다. 또한 ALD법도 성막 중의 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 가지는 성막 방법이다. 특히, ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 가지기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만, ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법에서는 원료 가스의 유량비에 의하여 임의의 조성의 막을 성막할 수 있다. 또한 예를 들어 CVD법 및 ALD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화한 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서, 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
본 실시형태에서는, 절연체(210)로서 스퍼터링법에 의하여 산화 알루미늄을 성막한다. 또한 절연체(210)는 다층 구조로 하여도 좋다. 예를 들어, 스퍼터링법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 ALD법에 의하여 산화 알루미늄을 성막하는 구조로 하여도 좋다. 또는, ALD법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 스퍼터링법에 의하여 산화 알루미늄을 성막하는 구조로 하여도 좋다.
다음으로, 절연체(210) 위에 절연체(212)를 성막한다. 절연체(212)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(212)로서 CVD법에 의하여 산화 실리콘을 성막한다.
다음으로, 절연체(212)에, 절연체(210)에 도달하는 개구를 형성한다. 개구란, 예를 들어 홈이나 슬릿 등도 포함된다. 또한 개구가 형성된 영역을 가리키고 개구부라고 하는 경우가 있다. 개구의 형성은 웨트 에칭을 사용하여도 좋지만, 드라이 에칭을 사용하는 것이 미세 가공에는 더 바람직하다. 또한 절연체(210)는 절연체(212)를 에칭하여 홈을 형성할 때의 에칭 스토퍼막으로서 기능하는 절연체를 선택하는 것이 바람직하다. 예를 들어, 홈을 형성하는 절연체(212)에 산화 실리콘막을 사용한 경우에는, 절연체(210)는 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막을 사용하는 것이 좋다.
개구의 형성 후에 도전체(203a)가 되는 도전막을 성막한다. 상기 도전막은 산소의 투과를 억제하는 기능을 가지는 도전체를 포함하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금과의 적층막으로 할 수 있다. 도전체(203a)가 되는 도전체의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
본 실시형태에서는, 도전체(203a)가 되는 도전막으로서, 스퍼터링법에 의하여 질화 탄탈럼, 또는 질화 탄탈럼 위에 질화 타이타늄을 적층한 막을 성막한다. 도전체(203a)로서 이와 같은 금속 질화물을 사용함으로써, 후술하는 도전체(203b)에 구리 등 확산되기 쉬운 금속을 사용하여도, 상기 금속이 도전체(203a)로부터 외부로 확산되는 것을 방지할 수 있다.
다음으로, 도전체(203a)가 되는 도전막 위에, 도전체(203b)가 되는 도전막을 성막한다. 상기 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 도전체(203b)가 되는 도전막으로서 구리 등의 저저항 도전성 재료를 성막한다.
다음으로, CMP 처리를 수행함으로써, 도전체(203a)가 되는 도전막, 그리고 도전체(203b)가 되는 도전막의 일부를 제거하여 절연체(212)를 노출시킨다. 그 결과, 개구부에만 도전체(203a)가 되는 도전막, 그리고 도전체(203b)가 되는 도전막이 잔존한다. 이에 의하여, 상면이 평탄한, 도전체(203a) 및 도전체(203b)를 포함하는 도전체(203)를 형성할 수 있다(도 15 참조). 또한 상기 CMP 처리에 의하여 절연체(212)의 일부가 제거되는 경우가 있다.
다음으로, 도전체(203) 위에 절연체(214)를 성막한다. 절연체(214)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(214)로서 CVD법에 의하여 질화 실리콘을 성막한다. 이와 같이, 절연체(214)로서 질화 실리콘 등 구리가 투과하기 어려운 절연체를 사용함으로써, 도전체(203b)에 구리 등 확산되기 쉬운 금속을 사용하여도, 상기 금속이 절연체(214)보다 위의 층으로 확산되는 것을 방지할 수 있다.
다음으로, 절연체(214) 위에 절연체(216)를 성막한다. 절연체(216)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(216)로서 CVD법에 의하여 산화 실리콘을 성막한다.
다음으로, 절연체(214) 및 절연체(216)에, 도전체(203)에 도달하는 개구를 형성한다. 개구의 형성은 웨트 에칭을 사용하여도 좋지만, 드라이 에칭을 사용하는 것이 미세 가공에는 더 바람직하다.
개구의 형성 후에, 도전체(205a)가 되는 도전막을 성막한다. 도전체(205a)가 되는 도전막은 산소의 투과를 억제하는 기능을 가지는 도전성 재료를 포함하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금과의 적층막으로 할 수 있다. 도전체(205a)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
본 실시형태에서는, 도전체(205a)가 되는 도전막으로서 스퍼터링법에 의하여 질화 탄탈럼을 성막한다.
다음으로, 도전체(205a)가 되는 도전막 위에 도전체(205b)가 되는 도전막을 성막한다. 상기 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
본 실시형태에서는, 도전체(205b)가 되는 도전막으로서, CVD법에 의하여 질화 타이타늄을 성막하고, 상기 질화 타이타늄 위에 CVD법에 의하여 텅스텐을 성막한다.
다음으로, CMP 처리를 수행함으로써, 도전체(205a)가 되는 도전막, 그리고 도전체(205b)가 되는 도전막의 일부를 제거하여 절연체(216)를 노출시킨다. 그 결과, 개구부에만 도전체(205a) 및 도전체(205b)가 되는 도전막이 잔존한다. 이에 의하여, 상면이 평탄한, 도전체(205a) 및 도전체(205b)를 포함하는 도전체(205)를 형성할 수 있다(도 15 참조). 또한 상기 CMP 처리에 의하여 절연체(216)의 일부가 제거되는 경우가 있다.
다음으로, 절연체(216) 및 도전체(205) 위에 절연체(220)를 성막한다. 절연체(220)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로, 절연체(220) 위에 절연체(222)를 성막한다. 절연체(222)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
특히, 절연체(222)로서 ALD법에 의하여 산화 하프늄을 형성하는 것이 바람직하다. ALD법에 의하여 성막된 산화 하프늄은 산소, 수소, 및 물에 대한 배리어성을 가진다. 절연체(222)가 수소 및 물에 대한 배리어성을 가짐으로써, 트랜지스터(200)의 주변에 제공된 구조체에 포함되는 수소 및 물이 트랜지스터(200)의 내측으로 확산되지 않으므로, 산화물(230) 내의 산소 결손 생성을 억제할 수 있다.
다음으로, 절연체(222) 위에 절연막(224A)을 성막한다. 절연막(224A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다(도 15 참조).
이어서, 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하면 좋다. 가열 처리는 질소 또는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 가열 처리는 질소 또는 불활성 가스 분위기에서 가열 처리한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다.
상기 가열 처리에 의하여 절연막(224A)에 포함되는 수소나 물 등의 불순물을 제거하는 것 등이 가능하다.
또는 가열 처리로서, 감압 상태에서 산소를 포함하는 플라스마 처리를 수행하여도 좋다. 산소를 포함하는 플라스마 처리에는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 사용하는 것이 바람직하다. 또는, 기판 측에 RF(Radio Frequency)를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 라디칼을 절연막(224A) 내에 효율적으로 도입할 수 있다. 또는, 이 장치를 사용하여 불활성 가스를 포함하는 플라스마 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산소를 포함하는 플라스마 처리를 수행하여도 좋다. 또한 가열 처리는 수행하지 않아도 되는 경우가 있다.
또한 가열 처리는 절연체(220) 성막 후 및 절연체(222) 성막 후의 각각에 수행할 수도 있다. 상기 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있지만, 절연체(220) 성막 후의 가열 처리는 질소를 포함하는 분위기에서 수행하는 것이 바람직하다.
본 실시형태에서는 가열 처리로서, 절연막(224A) 성막 후에 질소 분위기에서 400℃의 온도에서 1시간의 처리를 수행한다.
다음으로, 절연막(224A) 위에 산화물(230a)이 되는 산화막(230A)과 산화물(230b)이 되는 산화막(230B)을 순차적으로 성막한다(도 16 참조). 또한 상기 산화막은 대기 환경에 노출시키지 않고 연속적으로 성막하는 것이 바람직하다. 대기 개방하지 않고 성막함으로써, 산화막(230A) 및 산화막(230B) 위에 대기 환경으로부터의 불순물 또는 수분이 부착되는 것을 방지할 수 있고, 산화막(230A)과 산화막(230B)의 계면 근방을 청정하게 유지할 수 있다.
산화막(230A) 및 산화막(230B)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
예를 들어, 산화막(230A) 및 산화막(230B)을 스퍼터링법에 의하여 성막하는 경우에는, 스퍼터링 가스로서 산소, 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 성막되는 산화막 내의 과잉 산소를 증가시킬 수 있다. 또한 상기 산화막을 스퍼터링법에 의하여 성막하는 경우에는, 상기 In-M-Zn 산화물 타깃을 사용할 수 있다.
특히, 산화막(230A)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 절연막(224A)에 공급되는 경우가 있다. 또한 산화막(230A)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
또한 산화막(230B)을 스퍼터링법으로 형성하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 하여 성막하면, 산소 결핍형 산화물 반도체가 형성된다. 산소 결핍형 산화물 반도체를 사용한 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있다.
본 실시형태에서는, 산화막(230A)으로서 스퍼터링법에 의하여, In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 성막한다. 또한 산화막(230B)으로서 스퍼터링법에 의하여, In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 성막한다. 또한 각 산화막은 성막 조건 및 원자수비를 적절히 선택함으로써, 산화물(230)에 요구되는 특성에 맞추어 형성하는 것이 좋다.
다음으로, 가열 처리를 수행하여도 좋다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 가열 처리에 의하여 산화막(230A) 및 산화막(230B) 내의 수소나 물 등의 불순물을 제거하는 등이 가능하다. 본 실시형태에서는, 질소 분위기에서 400℃의 온도에서 1시간의 처리를 수행한 후에, 연속적으로 산소 분위기에서 400℃의 온도에서 1시간의 처리를 수행한다.
다음으로, 절연막(224A), 산화막(230A), 및 산화막(230B)을 섬 형상으로 가공하여 절연체(224), 산화물(230a), 및 산화물(230b)을 형성한다(도 17 참조). 본 공정은 예를 들어 절연체(222)를 에칭 스토퍼막으로서 사용할 수 있다.
또한 상기 공정에 있어서 절연막(224A)은 반드시 섬 형상으로 가공하지 않아도 된다. 절연막(224A)에 대해서는 하프 에칭을 수행하여도 좋다. 절연막(224A)에 대하여 하프 에칭을 수행함으로써, 나중의 공정에서 형성하는 산화물(230c) 아래에도 절연체(224)가 잔존한 상태로 형성된다. 또한 절연막(224A)은 나중의 공정인 절연막(272A) 가공 시에 섬 형상으로 가공할 수 있다.
여기서, 산화물(230)은 적어도 일부가 도전체(205)와 중첩되도록 형성된다. 또한 산화물(230)의 측면은 절연체(222)에 대하여 대략 수직인 것이 바람직하다. 산화물(230)의 측면이 절연체(222)에 대하여 대략 수직인 것에 의하여, 복수의 트랜지스터(200)를 제공할 때에 소면적화 및 고밀도화가 가능해진다. 또한 산화물(230)의 측면과 절연체(222)의 상면이 이루는 각이 예각이 되는 구성으로 하여도 좋다. 이 경우, 산화물(230)의 측면과 절연체(222)의 상면이 이루는 각이 클수록 바람직하다.
또한 산화물(230)의 측면과 산화물(230)의 상면 사이에 만곡면을 가진다. 즉, 측면의 단부와 상면의 단부는 만곡되어 있는 것이 바람직하다(이하, 라운드 형상이라고도 함). 만곡면은, 예를 들어 산화물(230b)의 단부에서 곡률 반경을 3nm 이상 10nm 이하, 바람직하게는 5nm 이상 6nm 이하로 하는 것이 바람직하다.
또한 단부에 각을 가지지 않음으로써, 나중의 성막 공정에서의 막의 피복성이 향상된다.
또한 상기 산화막의 가공은 리소그래피법을 사용하여 수행하면 좋다. 또한 상기 가공은 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다.
또한 리소그래피법에서는, 우선 마스크를 통하여 레지스트를 노광한다. 다음으로, 노광된 영역을, 현상액을 사용하여 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 다음으로, 상기 레지스트 마스크를 통하여 에칭 처리함으로써 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어, KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet)광 등을 사용하여, 레지스트를 노광함으로써 레지스트 마스크를 형성하면 좋다. 또한 기판과 투영 렌즈 사이에 액체(예를 들어 물)를 채워 노광하는 액침 기술을 사용하여도 좋다. 또한 상술한 광 대신에 전자 빔이나 이온 빔을 사용하여도 좋다. 또한 전자 빔이나 이온 빔을 사용하는 경우에는 마스크는 불필요하게 된다. 또한 레지스트 마스크의 제거에는 애싱 등의 드라이 에칭 처리를 수행하거나, 웨트 에칭 처리를 수행하거나, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행하거나, 또는 웨트 에칭 처리 후에 드라이 에칭 처리를 수행할 수 있다.
또한 레지스트 마스크 대신에 절연체나 도전체로 이루어지는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 산화막(230B) 위에 하드 마스크 재료가 되는 절연막이나 도전막을 형성하고, 그 위에 레지스트 마스크를 형성하고, 하드 마스크 재료를 에칭함으로써 원하는 형상의 하드 마스크를 형성할 수 있다. 산화막(230A) 및 산화막(230B)의 에칭은 레지스트 마스크를 제거한 후에 수행하여도 좋고, 레지스트 마스크를 잔존시킨 채 수행하여도 좋다. 후자의 경우, 에칭 중에 레지스트 마스크가 소실되는 경우가 있다. 상기 산화막의 에칭 후에 하드 마스크를 에칭에 의하여 제거하여도 좋다. 한편, 하드 마스크의 재료가 후공정에 영향이 없거나, 또는 후공정에서 이용할 수 있는 경우, 반드시 하드 마스크를 제거할 필요는 없다.
드라이 에칭 장치로서는 평행 평판형 전극을 가지는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 가지는 용량 결합형 플라스마 에칭 장치는 평행 평판형 전극 중 한쪽 전극에 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 중 한쪽 전극에 복수의 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 같은 주파수의 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 고밀도 플라스마원을 가지는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 가지는 드라이 에칭 장치는, 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
또한 상기 드라이 에칭 등의 처리를 수행함으로써, 에칭 가스 등에 기인한 불순물이 산화물(230a) 및 산화물(230b) 등의 표면 또는 내부에 부착 또는 확산되는 경우가 있다. 불순물로서는, 예를 들어 플루오린 또는 염소 등이 있다.
상기 불순물 등을 제거하기 위하여 세정을 수행한다. 세정 방법으로서는 세정액 등을 사용한 웨트 세정, 플라스마를 사용한 플라스마 처리 또는 열처리에 의한 세정 등이 있고, 상기 세정을 적절히 조합하여 수행하여도 좋다.
웨트 세정으로서는, 옥살산, 인산, 또는 플루오린화 수소산 등을 탄산수 또는 순수로 희석한 수용액을 사용하여 세정 처리를 수행하여도 좋다. 또는, 순수 또는 탄산수를 사용한 초음파 세정을 수행하여도 좋다. 본 실시형태에서는, 순수 또는 탄산수를 사용한 초음파 세정을 수행한다.
이어서, 가열 처리를 수행하여도 좋다. 가열 처리의 조건은 상술한 가열 처리의 조건을 사용할 수 있다.
다음으로, 절연체(224) 및 산화물(230b) 위에, 산화물(230c)이 되는 산화막(230C), 절연막(250A), 도전막(260A), 도전막(260B), 절연막(270A), 및 절연막(271A)을 순차적으로 형성한다(도 18 참조).
산화막(230C)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
예를 들어, 산화막(230C)을 스퍼터링법에 의하여 성막하는 경우에는, 스퍼터링 가스로서 산소, 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 성막되는 산화막 내의 과잉 산소를 증가시킬 수 있다. 또한 상기 산화막을 스퍼터링법에 의하여 성막하는 경우에는, 상기 In-M-Zn 산화물 타깃을 사용할 수 있다.
특히, 산화막(230C)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 산화물(230b) 및 산화물(230a)에 공급되는 경우가 있다. 또한 산화막(230C)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
본 실시형태에서는, 산화막(230C)으로서 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 성막한다.
절연막(250A)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다.
또한 마이크로파로 산소를 여기시켜 고밀도의 산소 플라스마를 발생시키고, 상기 산소 플라스마에 절연막(250A)을 노출시킴으로써, 절연막(250A) 및 산화물(230)에 산소를 도입할 수 있다.
또한 가열 처리를 수행하여도 좋다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 상기 가열 처리에 의하여, 절연막(250A)의 수분 농도 및 수소 농도를 저감시킬 수 있다.
도전막(260A)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 여기서, 예를 들어 산화물(230)로서 사용할 수 있는 산화물 반도체는, 저저항화 처리를 실시함으로써 도전성 산화물이 된다. 그래서 도전막(260A)으로서, 산화물(230)로서 사용할 수 있는 산화물을 성막하고, 나중의 공정에서 상기 산화물을 저저항화하여도 좋다. 또한 도전막(260A)에, 산화물(230)로서 사용할 수 있는 산화물을, 산소를 포함하는 분위기에서 스퍼터링법을 사용하여 성막함으로써, 절연체(250)에 산소를 첨가할 수 있다. 절연체(250)에 산소를 첨가함으로써, 첨가된 산소를 절연체(250)를 통하여 산화물(230)에 공급할 수 있게 된다.
도전막(260B)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 또한 도전막(260A)에 산화물(230)로서 사용할 수 있는 산화물 반도체를 사용한 경우, 도전막(260B)을 스퍼터링법으로 성막함으로써, 도전막(260A)의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다. 상기 OC 전극 위의 도전체 위에 도전체를 스퍼터링법 등에 의하여 더 성막하여도 좋다.
이어서, 가열 처리를 수행할 수 있다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 또한 가열 처리는 수행하지 않아도 되는 경우가 있다. 본 실시형태에서는 질소 분위기에서 400℃의 온도에서 1시간의 처리를 수행한다.
절연막(270A)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 여기서, 절연막(270A)의 막 두께는 나중의 공정에서 성막하는 절연막(272A)의 막 두께보다 두껍게 하는 것이 바람직하다. 이에 의하여 나중의 공정에서 절연체(272)를 형성할 때, 도전체(260) 위에 절연체(270)를 용이하게 잔존시킬 수 있다.
절연막(271A)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다.
다음으로, 절연막(271A)을 에칭하여 절연체(271)를 형성한다. 이어서, 절연체(271)를 에칭 마스크로 하여 절연막(250A), 도전막(260A), 도전막(260B), 및 절연막(270A)을 에칭함으로써 절연체(250), 도전체(260)(도전체(260a) 및 도전체(260b)), 및 절연체(270)를 형성한다(도 19 참조). 절연체(250), 도전체(260a), 도전체(260b), 절연체(270), 및 절연체(271)는 적어도 일부가 도전체(205) 및 산화물(230)과 중첩되도록 형성한다.
또한 절연체(250)의 측면, 도전체(260a)의 측면, 도전체(260b)의 측면, 절연체(270) 및 절연체(271)의 측면은 대략 동일 면 내에 있는 것이 바람직하다.
또한 절연체(250)의 측면, 도전체(260a)의 측면, 도전체(260b)의 측면, 절연체(270) 및 절연체(271)의 측면이 공유하는 동일 면은, 기판에 대하여 대략 수직인 것이 바람직하다. 즉, 단면 형상에 있어서 절연체(250), 도전체(260a), 도전체(260b), 절연체(270), 및 절연체(271)는 산화물(230)의 상면에 대한 각도가 예각이고 또한 클수록 바람직하다. 또한 단면 형상에 있어서 절연체(250), 도전체(260a), 도전체(260b), 절연체(270), 및 절연체(271)의 측면과 산화물(230)의 상면이 이루는 각이 예각이 되는 구성으로 하여도 좋다. 이 경우, 절연체(250), 도전체(260a), 도전체(260b), 절연체(270), 및 절연체(271)의 측면과 산화물(230)의 상면이 이루는 각은 클수록 바람직하다.
또한 상기 에칭에 의하여, 산화물(230)에서 절연체(250)와 중첩되지 않는 영역의 상부가 에칭되는 경우가 있다. 이 경우, 산화물(230)에서 절연체(250)와 중첩되는 영역의 막 두께가, 절연체(250)와 중첩되지 않는 영역의 막 두께보다 두꺼워지는 경우가 있다.
다음으로, 산화막(230C), 절연체(250), 도전체(260), 절연체(270), 및 절연체(271)를 덮도록 절연막(272A)을 성막한다. 절연막(272A)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다.
절연막(272A)의 성막에는 ALD법을 사용하여도 좋다. ALD법을 사용함으로써 절연체(250), 도전체(260), 및 절연체(270)의 측면에 대하여, 피복성이 더 양호한 절연막(272A)을 성막할 수 있다(도 20 참조).
다음으로, 절연막(272A)에 이방성 에칭 처리를 수행하여 절연체(250), 도전체(260), 절연체(270), 및 절연체(271)의 측면에 접하여 절연체(272)를 형성한다. 또한 산화막(230C)을 가공하여 산화물(230c)을 형성한다. 이방성 에칭 처리로서는 드라이 에칭 처리를 수행하는 것이 바람직하다. 또한 이에 의하여, 기판 면에 대략 평행한 면에 성막된 절연막(272A)을 제거하여 절연체(272)를 자기정합적으로 형성할 수 있다(도 21 참조).
다음으로, 절연체(224), 산화물(230), 절연체(271), 및 절연체(272)를 덮도록 절연막(274A)을 성막한다. 절연막(274A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
절연막(274A)의 성막은 질소 및 수소 중 적어도 한쪽을 포함한 분위기에서 수행하는 것이 바람직하다. 이와 같은 분위기에서 성막을 수행함으로써, 산화물(230b)에서 절연체(250)와 중첩되지 않는 영역을 중심으로 산소 결손을 형성하고, 상기 산소 결손과 질소 또는 수소 등의 불순물 원소를 결합시켜 캐리어 밀도를 높일 수 있다. 이로써, 저저항화된 영역(231a) 및 영역(231b)을 형성할 수 있다. 절연막(274A)으로서, 예를 들어 CVD법을 사용하여 질화 실리콘, 질화산화 실리콘을 사용할 수 있다. 본 실시형태에서는 절연막(274A)으로서 질화산화 실리콘을 사용한다.
이와 같이, 본 실시형태에서 나타낸 반도체 장치의 제작 방법에서는, 채널 길이가 10nm에서 30nm 정도로 미세화된 트랜지스터에서도, 절연막(274A)의 성막에 의하여 소스 영역 및 드레인 영역을 자기정합적으로 형성할 수 있다. 따라서, 미세화 또는 고집적화된 반도체 장치도 수율 좋게 제조할 수 있다.
여기서, 도전체(260)의 상면 및 측면과 절연체(250)의 측면을 절연체(272) 및 절연체(271)로 덮음으로써, 질소 또는 수소 등의 불순물 원소가 도전체(260) 및 절연체(250)에 혼입되는 것을 방지할 수 있다. 이로써, 질소 또는 수소의 불순물 원소가 도전체(260) 및 절연체(250)를 통과하여 채널 형성 영역으로서 기능하는 영역(234)에 혼입되는 것을 방지할 수 있으므로, 양호한 전기 특성을 가지는 트랜지스터를 제공할 수 있다.
또한 절연막(274A)을 성막하기 전에 플라스마 처리를 수행하여도 좋다. 상기 플라스마 처리는 예를 들어 상술한 산소 결손을 형성하는 원소, 또는 산소 결손과 결합하는 원소를 포함하는 분위기에서 수행하면 좋다.
또한 플라스마 처리만으로 산화물(230)에 영역(231a) 및 영역(231b)을 형성하는 구성으로 하여도 좋다.
다음으로, 절연막(274A) 위에 절연막(275A)을 성막한다. 절연막(275A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 ALD법에 의하여 산화 알루미늄을 성막한다. ALD법을 사용함으로써, 피복성이 우수한 성막으로 할 수 있기 때문에, 단차를 가지는 영역 위에 성막하더라도 핀홀 및 보이드 등의 결함이 적은 막을 성막할 수 있다(도 22 참조).
다음으로, 리소그래피법에 의하여 절연막(274A) 및 절연막(275A)을 에칭하여 절연체(274) 및 절연체(275)를 형성한다. 절연체(274) 및 절연체(275)를 형성함으로써, 절연체(224)의 상면이 노출되는 영역을 형성할 수 있다(도 23 참조).
이와 같이 절연체(274) 위에 절연체(275)를 배치함으로써, 바깥쪽으로부터의 산소가 절연체(275)에 의하여 차단되어, 영역(231a) 및 영역(231b)의 캐리어 밀도 저하를 방지할 수 있다. 한편, 바깥쪽으로부터의 산소는 절연체(224)의 상면이 노출되는 영역을 통과하여 산화물(230)의 영역(234)으로 확산되어 영역(234)의 결함을 수복함으로써, 영역(234)의 캐리어 밀도 증가를 방지할 수 있다.
절연체(274) 위에서 본 형상의 예를 도 12 내지 도 14에 도시하였지만, 이에 한정되지 않는다.
또한 본 실시형태에서는 한 번의 리소그래피법에 의하여 절연체(274) 및 절연체(275)를 형성하는 일례를 나타내었지만, 2번의 리소그래피법을 사용하여 절연체(274) 및 절연체(275)를 형성하여도 좋다. 자세하게는 우선 제 1 리소그래피법에 의하여 절연체(274)를 형성한 다음에, 절연체(274) 위에 절연막(275A)을 성막하고 나서, 제 2 리소그래피법에 의하여 절연체(275)를 형성한다. 이 경우, 절연체(275) 위에서 본 형상을, 절연체(274)를 포함하는 형상으로 함으로써, 절연체(275)는 절연체(274)의 상면에 더하여 측면도 덮는 배치로 할 수 있다. 이와 같은 배치로 함으로써, 바깥쪽으로부터의 산소가 절연체(274)의 측면에서 침입하는 것을 방지할 수 있다.
다음으로, 절연체(274) 위에 절연체(280)가 되는 절연막을 성막한다. 절연체(280)가 되는 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 또는, 스핀 코팅법, 딥법(dipping method), 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법, 또는 커튼 코터법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 상기 절연막으로서 산화질화 실리콘을 사용한다.
다음으로, 절연체(280)가 되는 절연막의 일부를 제거하여 절연체(280)를 형성한다. 절연체(280)는 상면이 평탄성을 가지도록 형성하는 것이 바람직하다. 예를 들어, 절연체(280)가 되는 절연막은 성막한 직후에 상면이 평탄성을 가져도 좋다. 또는, 예를 들어 절연체(280)는 성막 후에 기판 뒷면 등의 기준면과 평행하게 되도록 절연체 등을 상면으로부터 제거함으로써 평탄성을 가져도 좋다. 이와 같은 처리를 평탄화 처리라고 부른다. 평탄화 처리로서는 CMP 처리, 드라이 에칭 처리 등이 있다. 본 실시형태에서는, 평탄화 처리로서 CMP 처리를 사용한다. 다만, 절연체(280)의 상면은 반드시 평탄성을 가지지 않아도 된다.
다음으로, 절연체(280) 위에 절연체(282)를 성막한다. 절연체(282)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 절연체(282)의 성막은 스퍼터링법에 의하여 수행하는 것이 바람직하다. 스퍼터링법을 사용함으로써, 절연체(282)와 접하는 절연체(280)에 용이하게 과잉 산소 영역을 형성할 수 있다.
여기서, 스퍼터링법에 의한 성막 시에는, 타깃과 기판 사이에는 이온과 스퍼터링된 입자가 존재한다. 예를 들어, 타깃은 전원이 접속되어 있고, 전위 E0이 공급된다. 또한 기판은 접지 전위 등의 전위 E1이 공급된다. 다만, 기판이 전기적으로 플로팅이 되어 있어도 좋다. 또한 타깃과 기판 사이에는 전위 E2가 되는 영역이 존재한다. 각 전위의 대소 관계는 E2>E1>E0이다.
플라스마 내의 이온이 전위차 E2-E0에 의하여 가속되고 타깃에 충돌함으로써, 타깃으로부터 스퍼터링된 입자가 튀어나온다. 이 스퍼터링된 입자가 성막 표면에 부착되고, 퇴적함으로써 성막이 수행된다. 또한 일부의 이온은 타깃에 의하여 반도(反跳)되어, 반도 이온으로서 형성된 막을 통하여 형성된 막을 통과하고, 피성막면과 접하는 절연체(280)에 들어가는 경우가 있다. 또한 플라스마 내의 이온은 전위차 E2-E1에 의하여 가속되어, 성막 표면을 충격한다. 이때, 일부의 이온은 절연체(280) 내부까지 도달한다. 이온이 절연체(280)에 들어감으로써, 이온이 들어간 영역이 절연체(280)에 형성된다. 즉, 이온이 산소를 포함하는 이온인 경우에 절연체(280)에 과잉 산소 영역이 형성된다.
절연체(280)에 과잉 산소를 도입함으로써, 과잉 산소 영역을 형성할 수 있다. 절연체(280)의 과잉 산소는 절연체(224)를 통과하여 산화물(230)에 공급되어, 산화물(230)의 산소 결손을 보전할 수 있다.
따라서, 절연체(282)를 성막하는 수단으로써 스퍼터링 장치를 사용하여 산소 가스 분위기하에서 성막을 수행함으로써, 절연체(282)를 성막하면서 절연체(280)에 산소를 도입할 수 있다. 예를 들어, 절연체(282)에 배리어성을 가지는 산화 알루미늄을 사용함으로써, 절연체(280)에 도입한 과잉 산소를 효과적으로 가둘 수 있다. 또는 절연체(282)는, 예를 들어 스퍼터링법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 ALD법에 의하여 산화 알루미늄을 성막하여도 좋다. 이와 같은 적층 구조로 함으로써, 절연체(280)에 도입한 과잉 산소를 더 효과적으로 가두는 구성으로 할 수 있다(도 1 참조).
상술한 바와 같이, 트랜지스터(200)를 가지는 반도체 장치를 제작할 수 있다.
본 발명의 일 형태에 의하여, 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 오프 전류가 작은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 온 전류가 큰 트랜지스터를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 소비전력이 저감된 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치의 일 형태를 도 25 내지 도 28을 사용하여 설명한다.
<기억 장치 1>
도 25에 도시된 기억 장치는 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 가진다.
트랜지스터(200)는 산화물 반도체를 가지는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)는 오프 전류가 작기 때문에, 이를 기억 장치에 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는 리프레시 동작의 빈도가 매우 적기 때문에, 기억 장치의 소비전력을 충분히 저감할 수 있다.
도 25에 도시된 기억 장치에서 배선(1001)은 트랜지스터(300)의 소스와 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인과 전기적으로 접속되어 있다. 또한 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 제 1 게이트와 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 제 2 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(300)의 게이트 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 전극 중 한쪽과 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 전극 중 다른 쪽과 전기적으로 접속되어 있다.
도 25에 도시된 기억 장치는 트랜지스터(300)의 게이트의 전위를 유지할 수 있다는 특성을 가짐으로써, 이하에 나타낸 바와 같이 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 배선(1004)의 전위를 트랜지스터(200)가 도통 상태가 되는 전위로 하여, 트랜지스터(200)를 도통 상태로 한다. 이로써, 배선(1003)의 전위가 트랜지스터(300)의 게이트 및 용량 소자(100)의 전극 중 한쪽과 전기적으로 접속하는 노드(FG)에 공급된다. 즉, 트랜지스터(300)의 게이트에는 소정의 전하가 공급된다(기록). 여기서는, 상이한 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 한쪽이 공급되는 것으로 한다. 그 후, 배선(1004)의 전위를 트랜지스터(200)가 비도통 상태가 되는 전위로 하여, 트랜지스터(200)를 비도통 상태로 함으로써, 노드(FG)에 전하가 유지된다(유지).
트랜지스터(200)의 오프 전류가 작은 경우, 노드(FG)의 전하는 장기간에 걸쳐 유지된다.
다음으로, 정보의 판독에 대하여 설명한다. 배선(1001)에 소정의 전위(정전위)를 공급한 상태에서 배선(1005)에 적절한 전위(판독 전위)를 공급하면, 배선(1002)은 노드(FG)에 유지된 전하량에 따른 전위를 취한다. 이는, 트랜지스터(300)를 n채널형으로 하면, 트랜지스터(300)의 게이트에 High 레벨 전하가 공급되어 있는 경우의 외관상 문턱 전압 Vth_H는 트랜지스터(300)의 게이트에 Low 레벨 전하가 공급되어 있는 경우의 외관상 문턱 전압 Vth_L보다 낮아지기 때문이다. 여기서, 외관상 문턱 전압이란, 트랜지스터(300)를 '도통 상태'로 하기 위하여 필요한 배선(1005)의 전위를 말하는 것으로 한다. 따라서, 배선(1005)의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써, 노드(FG)에 공급된 전하를 판별할 수 있다. 예를 들어, 기록에서 노드(FG)에 High 레벨 전하가 공급된 경우에는, 배선(1005)의 전위가 V0(>Vth_H)이 되면 트랜지스터(300)는 '도통 상태'가 된다. 한편, 노드(FG)에 Low 레벨 전하가 공급된 경우에는, 배선(1005)의 전위가 V0(<Vth_L)이 되어도 트랜지스터(300)는 '비도통 상태'를 유지한다. 그러므로, 배선(1002)의 전위를 판별함으로써, 노드(FG)에 유지되어 있는 정보를 판독할 수 있다.
<기억 장치 1의 구조>
본 발명의 일 형태의 기억 장치는 도 25에 도시된 바와 같이, 트랜지스터(300), 트랜지스터(200), 용량 소자(100)를 가진다. 트랜지스터(200)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200)의 위쪽에 제공되어 있다.
트랜지스터(300)는 기판(311) 위에 제공되고, 도전체(316), 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 그리고 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다.
트랜지스터(300)는 p채널형 또는 n채널형 중 어느 것이어도 좋다.
반도체 영역(313)의 채널이 형성되는 영역, 그 근방의 영역, 소스 영역 또는 드레인 영역이 되는 저저항 영역(314a) 및 저저항 영역(314b) 등에서 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는, Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 가지는 재료로 형성하여도 좋다. 결정 격자에 응력을 가하여, 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는 GaAs와 GaAlAs 등을 사용함으로써, 트랜지스터(300)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
저저항 영역(314a) 및 저저항 영역(314b)은 반도체 영역(313)에 적용되는 반도체 재료에 더하여 비소, 인 등의 n형 도전성을 부여하는 원소, 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)에는 비소, 인 등의 n형 도전성을 부여하는 원소, 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다.
또한 도전체의 재료에 의하여 일함수가 정해지기 때문에, 도전체의 재료를 변경함으로써 문턱 전압을 조정할 수 있다. 구체적으로는, 도전체에 질화 타이타늄이나 질화 탄탈럼 등의 재료를 사용하는 것이 바람직하다. 또한 도전성과 매립성을 양립하기 위하여 도전체에 텅스텐이나 알루미늄 등의 금속 재료를 적층으로 하여 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
또한 도 25에 도시된 트랜지스터(300)는 일례이고, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
트랜지스터(300)를 덮도록 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공되어 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)로서, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 좋다.
절연체(322)는, 그 아래쪽에 제공되는 트랜지스터(300) 등에 의하여 생기는 단차를 평탄화하는 평탄화막으로서 기능하여도 좋다. 예를 들어, 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
또한 절연체(324)에는, 기판(311) 또는 트랜지스터(300) 등으로부터, 트랜지스터(200)가 제공되는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막의 일례로서, 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(200) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서, 트랜지스터(200)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막으로 한다.
수소의 이탈량은, 예를 들어 승온 이탈 가스 분석법(TDS) 등을 사용하여 분석할 수 있다. 예를 들어, 절연체(324)의 수소의 이탈량은 TDS 분석에 있어서 막의 표면 온도가 50℃ 내지 500℃의 범위에서 수소 원자로 환산한 이탈량이 절연체(324)의 단위 면적당으로 환산하여, 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이면 좋다.
또한 절연체(326)는 절연체(324)보다 비유전율이 낮은 것이 바람직하다. 예를 들어, 절연체(326)의 비유전율은 4 미만이 바람직하고, 3 미만이 더 바람직하다. 또한 예를 들어 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 비유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(100) 또는 트랜지스터(200)와 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서 기능한다. 또한 플러그 또는 배선으로서 기능하는 도전체에는, 복수의 구조를 합쳐서 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선과 전기적으로 접속하는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우, 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선(도전체(328) 및 도전체(330) 등)의 재료로서는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층하여 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 25에서 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 플러그 또는 배선으로서 기능한다. 또한 도전체(356)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(350)에는 절연체(324)와 마찬가지로, 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(356)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(350)가 가지는 개구부에, 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소 확산을 억제할 수 있다.
또한 수소에 대한 배리어성을 가지는 도전체로서는, 예를 들어 질화 탄탈럼 등을 사용하는 것이 좋다. 또한 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지한 채, 트랜지스터(300)로부터의 수소 확산을 억제할 수 있다. 이 경우, 수소에 대한 배리어성을 가지는 질화 탄탈럼층이 수소에 대한 배리어성을 가지는 절연체(350)와 접하는 구조인 것이 바람직하다.
절연체(354) 및 도전체(356) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 25에서 절연체(360), 절연체(362), 및 절연체(364)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(360), 절연체(362), 및 절연체(364)에는 도전체(366)가 형성되어 있다. 도전체(366)는 플러그 또는 배선으로서 기능한다. 또한 도전체(366)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(360)에는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(366)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(360)가 가지는 개구부에, 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소 확산을 억제할 수 있다.
절연체(364) 및 도전체(366) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 25에서 절연체(370), 절연체(372), 및 절연체(374)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(370), 절연체(372), 및 절연체(374)에는 도전체(376)가 형성되어 있다. 도전체(376)는 플러그 또는 배선으로서 기능한다. 또한 도전체(376)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(370)에는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(376)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(370)가 가지는 개구부에, 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소 확산을 억제할 수 있다.
절연체(374) 및 도전체(376) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 25에서 절연체(380), 절연체(382), 및 절연체(384)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(380), 절연체(382), 및 절연체(384)에는 도전체(386)가 형성되어 있다. 도전체(386)는 플러그 또는 배선으로서 기능한다. 또한 도전체(386)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(380)에는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(386)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(380)가 가지는 개구부에, 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소 확산을 억제할 수 있다.
절연체(384) 위에는 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)가 순차적으로 적층되어 제공되어 있다. 절연체(210), 절연체(212), 절연체(214), 및 절연체(216) 중 어느 것은 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다.
예를 들어, 절연체(210) 및 절연체(214)에는, 예를 들어 기판(311) 또는 트랜지스터(300)를 제공하는 영역 등으로부터 트랜지스터(200)를 제공하는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다. 따라서, 절연체(324)와 같은 재료를 사용할 수 있다.
수소에 대한 배리어성을 가지는 막의 일례로서, CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(200) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서, 트랜지스터(200)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막으로 한다.
또한 수소에 대한 배리어성을 가지는 막으로서, 예를 들어 절연체(210) 및 절연체(214)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물의 트랜지스터(200)로의 혼입을 방지할 수 있다. 또한 트랜지스터(200)를 구성하는 산화물로부터의 산소 방출을 억제할 수 있다. 그러므로, 트랜지스터(200)에 대한 보호막으로서 사용하는 것에 적합하다.
또한 예를 들어 절연체(212) 및 절연체(216)에는, 절연체(320)와 같은 재료를 사용할 수 있다. 또한 비유전율이 비교적 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어, 절연체(212) 및 절연체(216)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에는 도전체(218) 및 트랜지스터(200)를 구성하는 도전체(도전체(205)) 등이 매립되어 있다. 또한 도전체(218)는, 용량 소자(100) 또는 트랜지스터(300)와 전기적으로 접속하는 플러그 또는 배선으로서의 기능을 가진다. 도전체(218)는, 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
특히, 절연체(210) 및 절연체(214)와 접하는 영역의 도전체(218)는 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)를 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소 확산을 억제할 수 있다.
절연체(216)의 위쪽에는 트랜지스터(200)가 제공되어 있다. 또한 트랜지스터(200)의 구조는 앞의 실시형태에서 설명한 반도체 장치가 가지는 트랜지스터를 사용하면 좋다. 또한 도 25에 도시된 트랜지스터(200)는 일례이고, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
트랜지스터(200)의 위쪽에는 절연체(280)를 제공한다.
절연체(280) 위에는 절연체(282)가 제공되어 있다. 절연체(282)에는 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다. 따라서, 절연체(282)에는 절연체(214)와 같은 재료를 사용할 수 있다. 예를 들어, 절연체(282)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물의 트랜지스터(200)로의 혼입을 방지할 수 있다. 또한 트랜지스터(200)를 구성하는 산화물로부터의 산소 방출을 억제할 수 있다. 그러므로, 트랜지스터(200)에 대한 보호막으로서 사용하는 것에 적합하다.
또한 절연체(282) 위에는 절연체(286)가 제공되어 있다. 절연체(286)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한 비유전율이 비교적 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어, 절연체(286)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연체(220), 절연체(222), 절연체(224), 절연체(280), 절연체(282), 및 절연체(286)에는 도전체(246) 및 도전체(248) 등이 매립되어 있다.
도전체(246) 및 도전체(248)는, 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(246) 및 도전체(248)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
이어서, 트랜지스터(200)의 위쪽에는 용량 소자(100)가 제공되어 있다. 용량 소자(100)는 도전체(110), 도전체(120), 및 절연체(130)를 가진다.
또한 도전체(246) 및 도전체(248) 위에 도전체(112)를 제공하여도 좋다. 도전체(112)는, 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(110)는 용량 소자(100)의 전극으로서 기능한다. 또한 도전체(112) 및 도전체(110)는 동시에 형성할 수 있다.
도전체(112) 및 도전체(110)에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐에서 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 탄탈럼막, 질화 타이타늄막, 질화몰리브데넘막, 질화 텅스텐막) 등을 사용할 수 있다. 또는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.
도 25에서는, 도전체(112) 및 도전체(110)는 단층 구조를 도시하였지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조이어도 좋다. 예를 들어, 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
또한 도전체(112) 및 도전체(110) 위에 용량 소자(100)의 유전체로서 절연체(130)를 제공한다. 절연체(130)는, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄 등을 사용하면 좋고, 적층 또는 단층으로 제공할 수 있다.
예를 들어, 절연체(130)에는 산화질화 실리콘 등의 절연 내력이 큰 재료를 사용하는 것이 좋다. 상기 구성에 의하여, 용량 소자(100)는 절연체(130)를 가짐으로써, 절연 내력이 향상되고, 용량 소자(100)의 정전 파괴를 억제할 수 있다.
절연체(130) 위에, 도전체(110)와 중첩되도록 도전체(120)를 제공한다. 또한 도전체(120)에는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또한 도전체 등의 다른 구조와 동시에 형성하는 경우에는, 저저항 금속 재료인 Cu(구리)나 Al(알루미늄) 등을 사용하면 좋다.
도전체(120) 및 절연체(130) 위에는 절연체(150)가 제공되어 있다. 절연체(150)는 절연체(320)와 같은 재료를 사용하여 제공할 수 있다. 또한 절연체(150)는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다.
본 구조를 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제하면서, 신뢰성을 향상시킬 수 있다. 또는, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 소비전력이 저감된 반도체 장치를 제공할 수 있다.
<기억 장치 2>
도 26에 도시된 반도체 장치는 트랜지스터(400), 트랜지스터(200), 및 용량 소자(100)를 가지는 기억 장치이다. 이하에서 기억 장치로서의 일 형태를, 도 26을 사용하여 설명한다.
본 실시형태에 나타내는 반도체 장치에서의 트랜지스터(200), 트랜지스터(400), 및 용량 소자(100)의 접속 관계의 일례를 제시한 회로도를 도 26의 (A)에 도시하였다. 또한 도 26의 (A)에 도시된 배선(1004) 내지 배선(1010) 등을 대응시킨 반도체 장치의 단면도를 도 26의 (B)에 도시하였다.
도 26에 도시된 바와 같이, 트랜지스터(200)는 게이트가 배선(1004)과, 소스 및 드레인 중 한쪽이 배선(1002)과, 소스 및 드레인 중 다른 쪽이 용량 소자(100)의 전극 중 한쪽과 전기적으로 접속된다. 또한 용량 소자(100)의 전극 중 다른 쪽이 배선(1005)과 전기적으로 접속된다. 또한 트랜지스터(400)의 드레인이 배선(1010)과 전기적으로 접속된다. 또한 도 26의 (B)에 도시된 바와 같이, 트랜지스터(200)의 제 2 게이트와, 트랜지스터(400)의 소스, 제 1 게이트, 및 제 2 게이트가, 배선(1006), 배선(1007), 배선(1008), 및 배선(1009)을 통하여 전기적으로 접속된다.
여기서, 배선(1004)에 전위를 인가함으로써, 트랜지스터(200)의 온 상태, 오프 상태를 제어할 수 있다. 트랜지스터(200)를 온 상태로 하여 배선(1002)에 전위를 인가함으로써, 트랜지스터(200)를 통하여 용량 소자(100)에 전하를 공급할 수 있다. 이때, 트랜지스터(200)를 오프 상태로 함으로써, 용량 소자(100)에 공급된 전하를 유지할 수 있다. 또한 배선(1005)은 임의의 전위를 공급함으로써, 용량 결합에 의하여 트랜지스터(200)와 용량 소자(100)의 접속 부분의 전위를 제어할 수 있다. 예를 들어, 배선(1005)에 접지 전위를 공급하면 상기 전하를 유지하기 쉬워진다. 또한 배선(1010)에 음의 전위를 인가함으로써 트랜지스터(400)를 통하여 트랜지스터(200)의 제 2 게이트에 음의 전위를 공급하여, 트랜지스터(200)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감하고, 제 1 게이트에 가해지는 전압이 0V일 때의 드레인 전류를 매우 작게 할 수 있다.
트랜지스터(400)의 제 1 게이트 및 제 2 게이트를 소스와 다이오드 접속하고, 트랜지스터(400)의 소스와 트랜지스터(200)의 제 2 게이트를 접속하는 구성으로 함으로써, 배선(1010)에 의하여 트랜지스터(200)의 제 2 게이트에 가해지는 전압을 제어할 수 있다. 트랜지스터(200)의 제 2 게이트의 음전위를 유지할 때, 트랜지스터(400)의 제 1 게이트 소스 간의 전압, 및 제 2 게이트 소스 간의 전압은 0V가 된다. 트랜지스터(400)의 제 1 게이트에 가해지는 전압이 0V일 때의 드레인 전류가 매우 작고, 문턱 전압이 트랜지스터(200)보다 크기 때문에, 이 구성으로 함으로써, 트랜지스터(400)에 전원 공급을 하지 않아도 트랜지스터(200)의 제 2 게이트의 음전위를 장시간 유지할 수 있다.
또한 트랜지스터(200)의 제 2 게이트의 음전위를 유지함으로써, 트랜지스터(200)에 전원 공급을 하지 않아도 트랜지스터(200)의 제 1 게이트에 가해지는 전압이 0V일 때의 드레인 전류를 매우 작게 할 수 있다. 즉, 트랜지스터(200) 및 트랜지스터(400)에 전원 공급을 하지 않아도, 용량 소자(100)에 전하를 장시간 유지할 수 있다. 예를 들어, 이와 같은 반도체 장치를 기억 소자로서 사용함으로써, 전원 공급 없이 장시간의 기억 유지를 수행할 수 있다. 따라서, 리프레시 동작의 빈도가 적거나, 또는 리프레시 동작을 필요로 하지 않는 기억 장치를 제공할 수 있다.
또한 트랜지스터(200), 트랜지스터(400), 및 용량 소자(100)의 접속 관계는 도 26의 (A), (B)에 도시된 것에 한정되지 않는다. 필요한 회로 구성에 따라 적절히 접속 관계를 변경할 수 있다.
<기억 장치 2의 구조>
도 26의 (B)는 용량 소자(100), 트랜지스터(200), 및 트랜지스터(400)를 가지는 기억 장치의 단면도이다. 또한 도 26에 도시된 기억 장치에서, 상술한 실시형태 및 <기억 장치 1의 구조>에 나타낸 반도체 장치 및 기억 장치를 구성하는 구조와 같은 기능을 가지는 구조에는 같은 부호를 부기한다.
본 발명의 일 형태의 기억 장치는 도 26에 도시된 바와 같이 트랜지스터(200), 트랜지스터(400), 및 용량 소자(100)를 가진다. 트랜지스터(200) 및 트랜지스터(400)는 동일 층에 제공되고, 용량 소자(100)는 트랜지스터(200) 및 트랜지스터(400)의 위쪽에 제공되어 있다.
또한 트랜지스터(200)로서는 상술한 실시형태 및 도 25에서 설명한 반도체 장치 및 기억 장치가 가지는 용량 및 트랜지스터를 사용하면 좋다. 또한 도 26에 도시된 용량 소자(100), 트랜지스터(200), 및 트랜지스터(400)는 일례이며, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
트랜지스터(400)는 트랜지스터(200)와 같은 층에 형성되어 있고, 병렬로 제작할 수 있는 트랜지스터이다. 트랜지스터(400)는 제 1 게이트 전극으로서 기능하는 도전체(460)(도전체(460a) 및 도전체(460b))와, 제 2 게이트 전극으로서 기능하는 도전체(405)(도전체(405a) 및 도전체(405b))와, 도전체(460)와 접하는 절연체(470) 및 절연체(472)와, 게이트 절연층으로서 기능하는 절연체(450)와, 채널이 형성되는 영역을 가지는 산화물(430c)과, 소스 및 드레인 중 한쪽으로서 기능하는 산화물(431a) 및 산화물(431b)과, 소스 및 드레인 중 다른 쪽으로서 기능하는 산화물(432a) 및 산화물(432b)을 가진다. 또한 제 2 게이트 전극으로서 기능하는 도전체(405)는 배선으로서 기능하는 도전체(403)(도전체(403a) 및 도전체(403b))와 전기적으로 접속되어 있다.
트랜지스터(400)에서, 도전체(405)는 도전체(205)와 같은 층이다. 산화물(431a) 및 산화물(432a)과 산화물(230a)은 같은 층이고, 산화물(431b) 및 산화물(432b)과 산화물(230b)은 같은 층이다. 산화물(430c)과 산화물(230c)은 같은 층이다. 절연체(450)와 절연체(250)는 같은 층이다. 도전체(460)와 도전체(260)는 같은 층이다. 또한 절연체(470)와 절연체(270)는 같은 층이다. 또한 절연체(472)와 절연체(272)는 같은 층이다.
트랜지스터(400)의 활성층으로서 기능하는 산화물(430c)은, 산화물(230) 등과 마찬가지로, 산소 결손이 저감되고 수소 또는 물 등의 불순물이 저감되어 있다. 이로써, 트랜지스터(400)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감하고, 제 2 게이트 전극에 가해지는 전압 및 제 1 게이트 전극에 가해지는 전입이 0V일 때의 드레인 전류를 매우 작게 할 수 있다.
본 구조를 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제하면서, 신뢰성을 향상시킬 수 있다. 또는, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 소비전력을 저감할 수 있다. 또는, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 미세화 또는 고집적화를 도모할 수 있다. 또는, 미세화 또는 고집적화된 반도체 장치를 생산성 좋게 제공할 수 있다.
<기억 장치 3>
도 27에 도시된 반도체 장치는 트랜지스터(300), 트랜지스터(200), 트랜지스터(400), 및 용량 소자(100)를 가지는 기억 장치이다. 이하에서 기억 장치로서의 일 형태를, 도 27을 사용하여 설명한다.
트랜지스터(200)는, 산화물 반도체를 가지는 반도체층에 채널이 형성되는 트랜지스터이고, 상기 실시형태에 나타낸 트랜지스터를 사용할 수 있다. 상기 실시형태에 나타낸 트랜지스터는 미세화하여도 수율 좋게 형성할 수 있기 때문에, 트랜지스터(200)의 미세화를 도모할 수 있다. 이와 같은 트랜지스터를 기억 장치에 사용함으로써, 기억 장치의 미세화 또는 고집적화를 도모할 수 있다. 상기 실시형태에 나타낸 트랜지스터는 오프 전류가 작기 때문에, 이를 기억 장치에 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는 리프레시 동작의 빈도가 매우 적기 때문에, 기억 장치의 소비전력을 충분히 저감할 수 있다.
도 27에서 배선(1001)은 트랜지스터(300)의 소스와 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인과 전기적으로 접속되어 있다. 또한 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 제 1 게이트와 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 제 2 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(300)의 게이트 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 전극 중 한쪽과 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 전극 중 다른 쪽과 전기적으로 접속되어 있다.
배선(1007)은 트랜지스터(400)의 소스와 전기적으로 접속되고, 배선(1008)은 트랜지스터(400)의 제 1 게이트와 전기적으로 접속되고, 배선(1009)은 트랜지스터(400)의 제 2 게이트와 전기적으로 접속되고, 배선(1010)은 트랜지스터(400)의 드레인과 전기적으로 접속되어 있다. 여기서, 배선(1006), 배선(1007), 배선(1008), 및 배선(1009)이 전기적으로 접속되어 있다.
도 27에 도시된 반도체 장치는 트랜지스터(300)의 게이트의 전위를 유지할 수 있다는 특성을 가짐으로써, 이하에 나타낸 바와 같이 정보의 기록, 유지, 판독이 가능하다. 도 27에 도시된 반도체 장치에서의 정보의 기록 및 유지에 대해서는, 도 25에 나타낸 기억 장치 1의 설명을 잠착할 수 있다.
<기억 장치 3의 구조>
도 27은 용량 소자(100), 트랜지스터(200), 트랜지스터(300), 및 트랜지스터(400)를 가지는 기억 장치의 단면도이다. 또한 도 27에 도시된 기억 장치에서, 상술한 실시형태, <기억 장치 1의 구조>, 및 <기억 장치 2의 구조>에 나타낸 반도체 장치 및 기억 장치를 구성하는 구조와 같은 기능을 가지는 구조에는 같은 부호를 부기한다.
본 발명의 일 형태의 기억 장치는 도 27에 도시된 바와 같이 트랜지스터(300), 트랜지스터(200), 트랜지스터(400), 및 용량 소자(100)를 가진다. 트랜지스터(200) 및 트랜지스터(400)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(100)는 트랜지스터(300), 트랜지스터(200), 및 트랜지스터(400)의 위쪽에 제공되어 있다.
또한 용량 소자(100), 트랜지스터(200), 트랜지스터(300), 및 트랜지스터(400)로서는, 앞의 실시형태 및 도 25 내지 도 26에서 설명한 반도체 장치 및 기억 장치가 가지는 용량 및 트랜지스터를 사용하면 좋다. 또한 도 27에 도시된 용량 소자(100), 트랜지스터(300), 트랜지스터(200), 및 트랜지스터(400)는 일례이고, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
본 구조를 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제하면서, 신뢰성을 향상시킬 수 있다. 또는, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 소비전력을 저감할 수 있다. 또는, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 미세화 또는 고집적화를 도모할 수 있다. 또는, 미세화 또는 고집적화된 반도체 장치를 생산성 좋게 제공할 수 있다.
<메모리 셀 어레이의 구조>
본 실시형태의 메모리 셀 어레이의 일례를 도 28에 도시하였다. 트랜지스터(200)를 메모리 셀로서 매트릭스상으로 배치함으로써, 메모리 셀 어레이를 구성할 수 있다.
또한 도 28에 도시된 기억 장치는 도 25 및 도 27에 도시된 기억 장치를 매트릭스상으로 배치함으로써, 메모리 셀 어레이를 구성하는 반도체 장치이다. 또한 하나의 트랜지스터(400)는, 복수의 트랜지스터(200)의 백 게이트 전압을 제어할 수 있다. 그러므로, 트랜지스터(400)는 트랜지스터(200)보다 적은 개수를 제공하는 것이 좋다.
따라서, 도 28에서는 도 27에 도시된 트랜지스터(400)는 생략한다. 도 28은 도 25 및 도 27에 도시된 기억 장치를 매트릭스상으로 배치한 경우의 행의 일부를 추출한 단면도이다.
또한 도 28은 도 27과 트랜지스터(300)의 구성이 상이하다. 도 28에 도시된 트랜지스터(300)는 채널이 형성되는 반도체 영역(313)(기판(311)의 일부)이 볼록 형상을 가진다. 또한 반도체 영역(313)의 측면 및 상면을 절연체(315)를 개재하여 도전체(316)가 덮도록 제공되어 있다. 또한 도전체(316)에는 일함수를 조정하는 재료를 사용하여도 좋다. 이와 같은 트랜지스터(300)는 반도체 기판의 볼록부를 이용하므로 FIN형 트랜지스터라고도 불린다. 또한 볼록부의 상부에 접하여, 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를 가져도 좋다. 또한 여기서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우를 나타내었지만, SOI 기판을 가공하여 볼록 형상을 가지는 반도체막을 형성하여도 좋다.
도 28에 도시된 기억 장치에서는 메모리 셀(650a)과 메모리 셀(650b)이 인접하여 배치되어 있다. 메모리 셀(650a) 및 메모리 셀(650b)은 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 가지고, 배선(1001), 배선(1002), 배선(1003), 배선(1004), 배선(1005), 및 배선(1006)과 전기적으로 접속된다. 또한 메모리 셀(650a) 및 메모리 셀(650b)에서도, 마찬가지로 트랜지스터(300)의 게이트와 용량 소자(100)의 전극 중 한쪽이 전기적으로 접속하는 노드를 노드(FG)로 한다. 또한 배선(1002)은 인접한 메모리 셀(650a)과 메모리 셀(650b)에서 공통되는 배선이다.
메모리 셀을 어레이상으로 배치하는 경우, 판독 시에는 원하는 메모리 셀의 정보를 판독해야 한다. 예를 들어, 메모리 셀 어레이가 NOR형의 구성인 경우, 정보를 판독하지 않는 메모리 셀의 트랜지스터(300)를 비도통 상태로 함으로써, 원하는 메모리 셀의 정보만을 판독할 수 있다. 이 경우, 노드(FG)에 공급된 전하에 상관없이 트랜지스터(300)가 '비도통 상태'가 되는 전위, 즉 Vth_H보다 낮은 전위를, 정보를 판독하지 않는 메모리 셀과 접속되는 배선(1005)에 공급하면 좋다. 또는, 예를 들어 메모리 셀 어레이가 NAND형의 구성인 경우, 정보를 판독하지 않는 메모리 셀의 트랜지스터(300)를 도통 상태로 함으로써, 원하는 메모리 셀의 정보만을 판독할 수 있다. 이 경우, 노드(FG)에 공급된 전하에 상관없이 트랜지스터(300)가 '도통 상태'가 되는 전위, 즉 Vth_L보다 높은 전위를, 정보를 판독하지 않는 메모리 셀과 접속되는 배선(1005)에 공급하면 좋다.
본 구조를 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제하면서, 신뢰성을 향상시킬 수 있다. 또는, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 소비전력을 저감할 수 있다. 또는, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 미세화 또는 고집적화를 도모할 수 있다. 또는, 미세화 또는 고집적화된 반도체 장치를 생산성 좋게 제공할 수 있다.
이상, 본 실시형태에 나타낸 구성, 구조, 방법 등은 다른 실시형태에 나타내는 구성, 구조, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 도 29 및 도 30을 사용하여 본 발명의 일 형태에 따른 산화물을 반도체에 사용한 트랜지스터(이하, OS 트랜지스터라고 부름) 및 용량 소자가 적용되어 있는 기억 장치의 일례로서 NOSRAM에 대하여 설명한다. NOSRAM(등록 상표)이란 'Nonvolatile Oxide Semiconductor RAM'의 약칭이고, 게인 셀형(2T형, 3T형)의 메모리 셀을 가지는 RAM을 가리킨다. 또한 이하에서 NOSRAM과 같이 OS 트랜지스터를 사용한 메모리 장치를 OS 메모리라고 부르는 경우가 있다.
NOSRAM에서는 메모리 셀에 OS 트랜지스터가 사용되는 메모리 장치(이하, 'OS 메모리'라고 부름)가 적용되어 있다. OS 메모리는 적어도 용량 소자와, 용량 소자의 충방전을 제어하는 OS 트랜지스터를 가지는 메모리이다. OS 트랜지스터가 매우 작은 오프 전류의 트랜지스터이기 때문에, OS 메모리는 우수한 유지 특성을 가지고, 비휘발성 메모리로서 기능시킬 수 있다.
<<NOSRAM>>
도 29에 NOSRAM의 구성예를 도시하였다. 도 29에 도시된 NOSRAM(1600)은 메모리 셀 어레이(1610), 컨트롤러(1640), 행 드라이버(1650), 열 드라이버(1660), 출력 드라이버(1670)를 가진다. 또한 NOSRAM(1600)은 하나의 메모리 셀로 멀티 레벨 데이터를 기억하는 멀티 레벨 NOSRAM이다.
메모리 셀 어레이(1610)는 복수의 메모리 셀(1611), 복수의 워드선(WWL, RWL), 비트선(BL), 소스선(SL)을 가진다. 워드선(WWL)은 기록 워드선이고, 워드선(RWL)은 판독 워드선이다. NOSRAM(1600)에서는 하나의 메모리 셀(1611)로 3비트(8레벨)의 데이터를 기억한다.
컨트롤러(1640)는 NOSRAM(1600) 전체를 총괄적으로 제어하고, 데이터(WDA[31:0])의 기록, 데이터(RDA[31:0])의 판독을 수행한다. 컨트롤러(1640)는 외부로부터의 명령 신호(예를 들어, 칩 인에이블 신호, 기록 인에이블 신호 등)를 처리하여, 행 드라이버(1650), 열 드라이버(1660), 및 출력 드라이버(1670)의 제어 신호를 생성한다.
행 드라이버(1650)는 액세스하는 행을 선택하는 기능을 가진다. 행 드라이버(1650)는 행 디코더(1651) 및 워드선 드라이버(1652)를 가진다.
열 드라이버(1660)는 소스선(SL) 및 비트선(BL)을 구동한다. 열 드라이버(1660)는 열 디코더(1661), 기록 드라이버(1662), DAC(디지털-아날로그 변환 회로)(1663)를 가진다.
DAC(1663)는 3비트의 디지털 데이터를 아날로그 전압으로 변환한다. DAC(1663)는 32비트의 데이터(WDA[31:0])를 3비트마다 아날로그 전압으로 변환한다.
기록 드라이버(1662)는 소스선(SL)을 프리차지하는 기능, 소스선(SL)을 전기적으로 플로팅 상태로 하는 기능, 소스선(SL)을 선택하는 기능, 선택된 소스선(SL)에 DAC(1663)에서 생성한 기록 전압을 입력하는 기능, 비트선(BL)을 프리차지하는 기능, 비트선(BL)을 전기적으로 플로팅 상태로 하는 기능 등을 가진다.
출력 드라이버(1670)는 실렉터(1671), ADC(아날로그-디지털 변환 회로)(1672), 출력 버퍼(1673)를 가진다. 실렉터(1671)는 액세스하는 소스선(SL)을 선택하고, 선택된 소스선(SL)의 전압을 ADC(1672)에 송신한다. ADC(1672)는 아날로그 전압을 3비트의 디지털 데이터로 변환하는 기능을 가진다. 소스선(SL)의 전압은 ADC(1672)에서 3비트의 데이터로 변환되고, 출력 버퍼(1673)는 ADC(1672)로부터 출력되는 데이터를 유지한다.
<메모리 셀>
도 30의 (A)는 메모리 셀(1611)의 구성예를 도시한 회로도이다. 메모리 셀(1611)은 2T형 게인 셀이고, 메모리 셀(1611)은 워드선(WWL, RWL), 비트선(BL), 소스선(SL), 배선(BGL)에 전기적으로 접속되어 있다. 메모리 셀(1611)은 노드(SN), OS 트랜지스터(MO61), 트랜지스터(MP61), 용량 소자(C61)를 가진다. OS 트랜지스터(MO61)는 기록 트랜지스터이다. 트랜지스터(MP61)는 판독 트랜지스터이고, 예를 들어 p채널형 Si 트랜지스터로 구성된다. 용량 소자(C61)는 노드(SN)의 전압을 유지하기 위한 유지 용량이다. 노드(SN)는 데이터의 유지 노드이고, 여기서는 트랜지스터(MP61)의 게이트에 상당한다.
메모리 셀(1611)의 기록 트랜지스터가 OS 트랜지스터(MO61)로 구성되어 있기 때문에, NOSRAM(1600)은 데이터를 장시간 유지할 수 있다.
도 30의 (A)의 예에서는, 비트선은 기록과 판독에서 공통되는 비트선이지만, 도 30의 (B)에 도시된 바와 같이, 기록 비트선(WBL)과 판독 비트선(RBL)을 제공하여도 좋다.
도 30의 (C) 내지 (E)에 메모리 셀의 다른 구성예를 도시하였다. 도 30의 (C) 내지 (E)에는 기록용 비트선과 판독용 비트선을 제공한 예를 도시하였지만, 도 30의 (A)와 같이 기록과 판독에서 공유되는 비트선을 제공하여도 좋다.
도 30의 (C)에 도시된 메모리 셀(1612)은 메모리 셀(1611)의 변형예이고, 판독 트랜지스터를 n채널형 트랜지스터(MN61)로 변경한 것이다. 트랜지스터(MN61)는 OS 트랜지스터이어도 좋고, Si 트랜지스터이어도 좋다.
메모리 셀(1611, 1612)에서 OS 트랜지스터(MO61)는 백 게이트가 없는 OS 트랜지스터이어도 좋다.
도 30의 (D)에 도시된 메모리 셀(1613)은 3T형 게인 셀이고, 워드선(WWL, RWL), 비트선(WBL, RBL), 소스선(SL), 배선(BGL, PCL)에 전기적으로 접속되어 있다. 메모리 셀(1613)은 노드(SN), OS 트랜지스터(MO62), 트랜지스터(MP62), 트랜지스터(MP63), 용량 소자(C62)를 가진다. OS 트랜지스터(MO62)는 기록 트랜지스터이다. 트랜지스터(MP62)는 판독 트랜지스터이고, 트랜지스터(MP63)는 선택 트랜지스터이다.
도 30의 (E)에 도시된 메모리 셀(1614)은 메모리 셀(1613)의 변형예이고, 판독 트랜지스터 및 선택 트랜지스터를 n채널형 트랜지스터(MN62, MN63)로 변경한 것이다. 트랜지스터(MN62, MN63)는 OS 트랜지스터이어도 좋고, Si 트랜지스터이어도 좋다.
메모리 셀(1611 내지 1614)에 제공되는 OS 트랜지스터는 백 게이트가 없는 트랜지스터이어도 좋고, 백 게이트가 있는 트랜지스터이어도 좋다.
용량 소자(C61, C62)의 충방전에 의하여 데이터를 재기록하기 때문에, NOSRAM(1600)은 원리적으로는 재기록 횟수에 제약은 없고, 또한 저에너지로 데이터의 기록 및 판독이 가능하다. 또한 데이터를 장시간 유지할 수 있기 때문에 리프레시 빈도를 저감할 수 있다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1611, 1612, 1613, 1614)에 사용하는 경우, OS 트랜지스터(MO61, MO62)로서 트랜지스터(200)를 사용하고, 용량 소자(C61, C62)로서 용량 소자(100)를 사용하고, 트랜지스터(MP61, MN62)로서 트랜지스터(300)를 사용할 수 있다.
본 실시형태는, 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 31 및 도 32를 사용하여 본 발명의 일 형태에 따른, OS 트랜지스터 및 용량 소자가 적용되어 있는 기억 장치의 일례로서, DOSRAM에 대하여 설명한다. DOSRAM(등록 상표)이란, 'Dynamic Oxide Semiconductor RAM'의 약칭이고, 1T(트랜지스터) 1C(용량)형 메모리 셀을 가지는 RAM을 가리킨다. DOSRAM에도 NOSRAM과 마찬가지로 OS 메모리가 적용되어 있다.
<<DOSRAM(1400)>>
도 31에 DOSRAM의 구성예를 도시하였다. 도 31에 도시된 바와 같이, DOSRAM(1400)은 컨트롤러(1405), 행 회로(1410), 열 회로(1415), 메모리 셀 및 감지 증폭기 어레이(1420)(이하, 'MC-SA 어레이(1420)'라고 부름)를 가진다.
행 회로(1410)는 디코더(1411), 워드선 드라이버 회로(1412), 열 실렉터(1413), 감지 증폭기 드라이버 회로(1414)를 가진다. 열 회로(1415)는 글로벌 감지 증폭기 어레이(1416), 입출력 회로(1417)를 가진다. 글로벌 감지 증폭기 어레이(1416)는 복수의 글로벌 감지 증폭기(1447)를 가진다. MC-SA 어레이(1420)는 메모리 셀 어레이(1422), 감지 증폭기 어레이(1423), 글로벌 비트선(GBLL, GBLR)을 가진다.
(MC-SA 어레이(1420))
MC-SA 어레이(1420)는 메모리 셀 어레이(1422)를 감지 증폭기 어레이(1423) 위에 적층한 적층 구조를 가진다. 글로벌 비트선(GBLL, GBLR)은 메모리 셀 어레이(1422) 위에 적층되어 있다. DOSRAM(1400)에서는 비트선의 구조에, 로컬 비트선과 글로벌 비트선으로 계층화된 계층 비트선 구조가 채용되어 있다.
메모리 셀 어레이(1422)는 N개(N은 2 이상의 정수(整數))의 로컬 메모리 셀 어레이(1425<0> 내지 1425<N-1>)를 가진다. 도 32의 (A)에 로컬 메모리 셀 어레이(1425)의 구성예를 도시하였다. 로컬 메모리 셀 어레이(1425)는 복수의 메모리 셀(1445), 복수의 워드선(WL), 복수의 비트선(BLL, BLR)을 가진다. 도 32의 (A)의 예에서는 로컬 메모리 셀 어레이(1425)의 구조는 오픈 비트선형이지만, 폴디드 비트선형이어도 좋다.
도 32의 (B)에 메모리 셀(1445)의 회로 구성예를 도시하였다. 메모리 셀(1445)은 트랜지스터(MW1), 용량 소자(CS1), 단자(B1, B2)를 가진다. 트랜지스터(MW1)는 용량 소자(CS1)의 충방전을 제어하는 기능을 가진다. 트랜지스터(MW1)의 게이트는 워드선에 전기적으로 접속되고, 제 1 단자는 비트선에 전기적으로 접속되고, 제 2 단자는 용량 소자(CS1)의 제 1 단자에 전기적으로 접속되어 있다. 용량 소자(CS1)의 제 2 단자는 단자(B2)에 전기적으로 접속되어 있다. 단자(B2)에는 정전압(예를 들어, 저전원 전압)이 입력된다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1445)에 사용하는 경우, 트랜지스터(MW1)로서 트랜지스터(200)를 사용하고, 용량 소자(CS1)로서 용량 소자(100)를 사용할 수 있다.
트랜지스터(MW1)는 백 게이트를 구비하고, 백 게이트는 단자(B1)에 전기적으로 접속되어 있다. 그러므로, 단자(B1)의 전압에 의하여, 트랜지스터(MW1)의 문턱 전압을 변경할 수 있다. 예를 들어, 단자(B1)의 전압은 고정 전압(예를 들어, 음의 정전압)이어도 좋고, DOSRAM(1400)의 동작에 따라 단자(B1)의 전압을 변화시켜도 좋다.
트랜지스터(MW1)의 백 게이트를 트랜지스터(MW1)의 게이트, 제 1 단자, 또는 제 2 단자에 전기적으로 접속하여도 좋다. 또는, 트랜지스터(MW1)에 백 게이트를 제공하지 않아도 된다.
감지 증폭기 어레이(1423)는 N개의 로컬 감지 증폭기 어레이(1426<0> 내지 1426<N-1>)를 가진다. 로컬 감지 증폭기 어레이(1426)는 하나의 스위치 어레이(1444), 복수의 감지 증폭기(1446)를 가진다. 감지 증폭기(1446)에는 비트선쌍이 전기적으로 접속되어 있다. 감지 증폭기(1446)는 비트선쌍을 프리차지하는 기능, 비트선쌍의 전압차를 증폭하는 기능, 이 전압차를 유지하는 기능을 가진다. 스위치 어레이(1444)는, 비트선쌍을 선택하고, 선택한 비트선쌍과 글로벌 비트선쌍 사이를 도통 상태로 하는 기능을 가진다.
여기서, 비트선쌍이란, 감지 증폭기에 의하여 동시에 비교되는 2개의 비트선을 말한다. 글로벌 비트선쌍이란, 글로벌 감지 증폭기에 의하여 동시에 비교되는 2개의 글로벌 비트선을 말한다. 비트선쌍을 한 쌍의 비트선이라고 부를 수 있고, 글로벌 비트선쌍을 한 쌍의 글로벌 비트선이라고 부를 수 있다. 여기서는, 비트선(BLL)과 비트선(BLR)이 한 쌍의 비트선쌍을 이룬다. 글로벌 비트선(GBLL)과 글로벌 비트선(GBLR)이 한 쌍의 글로벌 비트선쌍을 이룬다. 이하, 비트선쌍(BLL, BLR), 글로벌 비트선쌍(GBLL, GBLR)이라고도 표기한다.
(컨트롤러(1405))
컨트롤러(1405)는 DOSRAM(1400)의 동작 전반을 제어하는 기능을 가진다. 컨트롤러(1405)는 외부로부터 입력되는 명령 신호를 논리 연산하고 동작 모드를 결정하는 기능, 결정한 동작 모드가 실행되도록 행 회로(1410), 열 회로(1415)의 제어 신호를 생성하는 기능, 외부로부터 입력되는 어드레스 신호를 유지하는 기능, 내부 어드레스 신호를 생성하는 기능을 가진다.
(행 회로(1410))
행 회로(1410)는 MC-SA 어레이(1420)를 구동하는 기능을 가진다. 디코더(1411)는 어드레스 신호를 디코드하는 기능을 가진다. 워드선 드라이버 회로(1412)는 액세스 대상 행의 워드선(WL)을 선택하는 선택 신호를 생성한다.
열 실렉터(1413), 감지 증폭기 드라이버 회로(1414)는 감지 증폭기 어레이(1423)를 구동하기 위한 회로다. 열 실렉터(1413)는, 액세스 대상 열의 비트선을 선택하기 위한 선택 신호를 생성하는 기능을 가진다. 열 실렉터(1413)의 선택 신호에 의하여, 각 로컬 감지 증폭기 어레이(1426)의 스위치 어레이(1444)가 제어된다. 감지 증폭기 드라이버 회로(1414)의 제어 신호에 의하여, 복수의 로컬 감지 증폭기 어레이(1426)는 독립적으로 구동된다.
(열 회로(1415))
열 회로(1415)는 데이터 신호(WDA[31:0])의 입력을 제어하는 기능, 데이터 신호(RDA[31:0])의 출력을 제어하는 기능을 가진다. 데이터 신호(WDA[31:0])는 기록 데이터 신호이고, 데이터 신호(RDA[31:0])는 판독 데이터 신호이다.
글로벌 감지 증폭기(1447)는 글로벌 비트선쌍(GBLL, GBLR)에 전기적으로 접속되어 있다. 글로벌 감지 증폭기(1447)는 글로벌 비트선쌍(GBLL, GBLR) 사이의 전압차를 증폭하는 기능, 이 전압차를 유지하는 기능을 가진다. 글로벌 비트선쌍(GBLL, GBLR)으로의 데이터의 기록 및 판독은 입출력 회로(1417)에 의하여 수행된다.
DOSRAM(1400)의 기록 동작의 개요를 설명한다. 입출력 회로(1417)에 의하여 데이터가 글로벌 비트선쌍에 기록된다. 글로벌 비트선쌍의 데이터는 글로벌 감지 증폭기 어레이(1416)에 의하여 유지된다. 어드레스 신호가 지정하는 로컬 감지 증폭기 어레이(1426)의 스위치 어레이(1444)에 의하여, 글로벌 비트선쌍의 데이터가 대상 열의 비트선쌍에 기록된다. 로컬 감지 증폭기 어레이(1426)는 기록된 데이터를 증폭하고 유지한다. 지정된 로컬 메모리 셀 어레이(1425)에서 행 회로(1410)에 의하여 대상 행의 워드선(WL)이 선택되고, 선택 행의 메모리 셀(1445)에 로컬 감지 증폭기 어레이(1426)의 유지 데이터가 기록된다.
DOSRAM(1400)의 판독 동작의 개요를 설명한다. 어드레스 신호에 의하여, 로컬 메모리 셀 어레이(1425)의 1행이 지정된다. 지정된 로컬 메모리 셀 어레이(1425)에서 대상 행의 워드선(WL)이 선택 상태가 되고, 메모리 셀(1445)의 데이터가 비트선에 기록된다. 로컬 감지 증폭기 어레이(1426)에 의하여 각 열의 비트선쌍의 전압차가 데이터로서 검출되고 유지된다. 스위치 어레이(1444)에 의하여 로컬 감지 증폭기 어레이(1426)의 유지 데이터 중, 어드레스 신호가 지정하는 열의 데이터가 글로벌 비트선쌍에 기록된다. 글로벌 감지 증폭기 어레이(1416)는, 글로벌 비트선쌍의 데이터를 검출하고 유지한다. 글로벌 감지 증폭기 어레이(1416)의 유지 데이터는 입출력 회로(1417)에 출력된다. 이상으로 판독 동작이 완료된다.
용량 소자(CS1)의 충방전에 의하여 데이터를 재기록하기 때문에, DOSRAM(1400)에는 원리적으로는 재기록 횟수에 제약은 없고, 또한 저에너지로 데이터의 기록 및 판독이 가능하다. 또한 메모리 셀(1445)의 회로 구성이 단순하기 때문에 대용량화가 용이하다.
트랜지스터(MW1)는 OS 트랜지스터이다. OS 트랜지스터는 오프 전류가 매우 작기 때문에, 용량 소자(CS1)로부터 전하가 누설되는 것을 억제할 수 있다. 따라서, DOSRAM(1400)의 유지 시간은 DRAM에 비하여 매우 길다. 따라서 리프레시의 빈도를 저감할 수 있기 때문에, 리프레시 동작에 필요한 전력을 삭감할 수 있다. 따라서, DOSRAM(1400)은 대용량의 데이터를 고빈도로 재기록하는 메모리 장치, 예를 들어 화상 처리에 이용되는 프레임 메모리에 적합하다.
MC-SA 어레이(1420)가 적층 구조임에 의하여, 로컬 감지 증폭기 어레이(1426)의 길이와 같은 정도의 길이로 비트선을 짧게 할 수 있다. 비트선을 짧게 함으로써, 비트선 용량이 작아지므로 메모리 셀(1445)의 유지 용량을 저감할 수 있다. 또한 로컬 감지 증폭기 어레이(1426)에 스위치 어레이(1444)를 제공함으로써, 긴 비트선의 개수를 줄일 수 있다. 이상의 이유로, DOSRAM(1400)의 액세스 시에 구동하는 부하가 저감되고, 소비전력을 저감할 수 있다.
본 실시형태는, 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 도 33 내지 도 36을 사용하여, 본 발명의 일 형태에 따른, OS 트랜지스터 및 용량 소자가 적용되어 있는 반도체 장치의 일례로서, FPGA(Field Programmable Gate Array)에 대하여 설명한다. 본 실시형태의 FPGA는 컨피규레이션 메모리 및 레지스터에 OS 메모리가 적용되어 있다. 여기서는, 이와 같은 FPGA를 'OS-FPGA'라고 부른다.
<<OS-FPGA>>
도 33의 (A)에 OS-FPGA의 구성예를 도시하였다. 도 33의 (A)에 도시된 OS-FPGA(3110)는 멀티 컨텍스트 구조에 의한 컨텍스트 전환과 각 PLE의 세립도 파워 게이팅(fine-grained power gating)을 실행하는 NOFF(노멀리 오프) 컴퓨팅이 가능하다. OS-FPGA(3110)는 컨트롤러(Controller)(3111), 워드 드라이버(Word driver)(3112), 데이터 드라이버(Data driver)(3113), 프로그래머블 에리어(Programmable area)(3115)를 가진다.
프로그래머블 에리어(3115)는 2개의 입출력 블록(IOB)(3117), 코어(Core)(3119)를 가진다. IOB(3117)는 복수의 프로그래머블 입출력 회로를 가진다. 코어(3119)는 복수의 논리 어레이 블록(LAB)(3120), 복수의 스위치 어레이 블록(SAB)(3130)을 가진다. LAB(3120)는 복수의 PLE(3121)를 가진다. 도 33의 (B)에는 LAB(3120)를 5개의 PLE(3121)로 구성하는 예를 도시하였다. 도 33의 (C)에 도시된 바와 같이 SAB(3130)는 어레이상으로 배열된 복수의 스위치 블록(SB)(3131)을 가진다. LAB(3120)는 그 자체의 입력 단자와 SAB(3130)를 통하여 4(상하좌우)방향의 LAB(3120)에 접속된다.
도 34의 (A) 내지 (C)를 참조하여 SB(3131)에 대하여 설명한다. 도 34의 (A)에 도시된 SB(3131)에는 data, datab, 신호(context[1:0]), 신호(word[1:0])가 입력된다. data, datab는 컨피규레이션 데이터이고, data와 datab는 논리가 상보적인 관계에 있다. OS-FPGA(3110)의 컨텍스트 수는 2이고, 신호(context[1:0])는 컨텍스트 선택 신호이다. 신호(word[1:0])는 워드선 선택 신호이고, 신호(word[1:0])가 입력되는 배선이 각각 워드선이다.
SB(3131)는 PRS(프로그래머블 라우팅 스위치)(3133[0], 3133[1])를 가진다. PRS(3133[0], 3133[1])는 상보 데이터를 저장할 수 있는 컨피규레이션 메모리(CM)를 가진다. 또한 PRS(3133[0])와 PRS(3133[1])를 구별하지 않는 경우, PRS(3133)라고 부른다. 다른 요소에 대해서도 마찬가지이다.
도 34의 (B)에 PRS(3133[0])의 회로 구성예를 도시하였다. PRS(3133[0])와 PRS(3133[1])는 같은 회로 구성을 가진다. PRS(3133[0])와 PRS(3133[1])는 입력되는 컨텍스트 선택 신호, 워드선 선택 신호가 상이하다. 신호(context[0], word[0])는 PRS(3133[0])에 입력되고, 신호(context[1], word[1])는 PRS(3133[1])에 입력된다. 예를 들어, SB(3131)에서 신호(context[0])가 "H"가 됨으로써 PRS(3133[0])가 액티브가 된다.
PRS(3133[0])는 CM(3135), Si 트랜지스터(M31)를 가진다. Si 트랜지스터(M31)는 CM(3135)에 의하여 제어되는 패스 트랜지스터이다. CM(3135)은 메모리 회로(3137, 3137B)를 가진다. 메모리 회로(3137, 3137B)는 같은 회로 구성이다. 메모리 회로(3137)는 용량 소자(C31), OS 트랜지스터(MO31, MO32)를 가진다. 메모리 회로(3137B)는 용량 소자(CB31), OS 트랜지스터(MOB31, MOB32)를 가진다.
상기 실시형태에 나타낸 반도체 장치를 SAB(3130)에 사용하는 경우, OS 트랜지스터(MO31, MOB31)로서 트랜지스터(200)를 사용하고, 용량 소자(C31, CB31)로서 용량 소자(100)를 사용할 수 있다.
OS 트랜지스터(MO31, MO32, MOB31, MOB32)는 백 게이트를 가지고, 이들 백 게이트는 각각 고정 전압을 공급하는 전원선에 전기적으로 접속되어 있다.
Si 트랜지스터(M31)의 게이트가 노드(N31)이고, OS 트랜지스터(MO32)의 게이트가 노드(N32)이고, OS 트랜지스터(MOB32)의 게이트가 노드(NB32)이다. 노드(N32, NB32)는 CM(3135)의 전하 유지 노드이다. OS 트랜지스터(MO32)는 노드(N31)와 신호(context[0])용 신호선 사이의 도통 상태를 제어한다. OS 트랜지스터(MOB32)는 노드(N31)와 저전위 전원선(VSS) 사이의 도통 상태를 제어한다.
메모리 회로(3137, 3137B)가 유지하는 데이터의 논리는 상보적인 관계에 있다. 따라서, OS 트랜지스터(MO32) 및 트랜지스터(MOB32) 중 어느 한쪽이 도통된다.
도 34의 (C)를 참조하여 PRS(3133[0])의 동작예를 설명한다. PRS(3133[0])에 컨피규레이션 데이터가 이미 기록되어 있고, PRS(3133[0])의 노드(N32)는 "H"이고, 노드(NB32)는 "L"이다.
신호(context[0])가 "L"인 동안 PRS(3133[0])는 비액티브이다. 이 기간에 PRS(3133[0])의 입력 단자(input)가 "H"로 전이되어도, Si 트랜지스터(M31)의 게이트는 "L"이 유지되고, PRS(3133[0])의 출력 단자(output)도 "L"이 유지된다.
신호(context[0])가 "H"인 동안 PRS(3133[0])는 액티브이다. 신호(context[0])가 "H"로 전이되면, CM(3135)이 기억하는 컨피규레이션 데이터에 의하여 Si 트랜지스터(M31)의 게이트는 "H"로 전이된다.
PRS(3133[0])가 액티브인 기간에 입력 단자가 "H"로 전이되면, 메모리 회로(3137)의 OS 트랜지스터(MO32)가 소스 폴로어이기 때문에, 부스팅(boosting)에 의하여 Si 트랜지스터(M31)의 게이트 전압은 상승한다. 그 결과, 메모리 회로(3137)의 OS 트랜지스터(MO32)는 구동 능력을 잃고, Si 트랜지스터(M31)의 게이트는 플로팅 상태가 된다.
멀티 컨텍스트 기능을 구비하는 PRS(3133)에서 CM(3135)은 멀티플렉서의 기능을 겸비한다.
도 35에 PLE(3121)의 구성예를 도시하였다. PLE(3121)는 룩업 테이블 블록(LUT block)(3123), 레지스터 블록(3124), 실렉터(3125), CM(3126)을 가진다. LUT 블록(3123)은 입력(inA, inB, inC, inD)에 따라 내부의 데이터를 선택하고 출력하는 구성이다. 실렉터(3125)는 CM(3126)이 저장하는 컨피규레이션 데이터에 따라 LUT 블록(3123)의 출력 또는 레지스터 블록(3124)의 출력을 선택한다.
PLE(3121)는 파워 스위치(3127)를 통하여 전압 VDD용 전원선에 전기적으로 접속되어 있다. 파워 스위치(3127)의 온 오프는 CM(3128)이 저장하는 컨피규레이션 데이터에 의하여 설정된다. 각 PLE(3121)에 파워 스위치(3127)를 제공함으로써, 세립도 파워 게이팅이 가능하다. 세립도 파워 게이팅 기능에 의하여 컨텍스트의 전환 후에 사용되지 않는 PLE(3121)를 파워 게이팅할 수 있기 때문에, 대기 전력을 효과적으로 저감할 수 있다.
NOFF 컴퓨팅을 실현하기 위하여 레지스터 블록(3124)은 비휘발성 레지스터로 구성된다. PLE(3121) 내의 비휘발성 레지스터는 OS 메모리를 구비하는 플립플롭(이하[OS-FF]라고 부름)이다.
레지스터 블록(3124)은 OS-FF(3140[1], 3140[2])를 가진다. 신호(user_res, load, store)가 OS-FF(3140[1], 3140[2])에 입력된다. 클럭 신호(CLK1)는 OS-FF(3140[1])에 입력되고, 클럭 신호(CLK2)는 OS-FF(3140[2])에 입력된다. 도 36의 (A)에 OS-FF(3140)의 구성예를 도시하였다.
OS-FF(3140)는 FF(3141), 섀도 레지스터(3142)를 가진다. FF(3141)는 노드(CK, R, D, Q, QB)를 가진다. 노드(CK)에는 클럭 신호가 입력된다. 노드(R)에는 신호(user_res)가 입력된다. 신호(user_res)는 리셋 신호이다. 노드(D)는 데이터 입력 노드이고, 노드(Q)는 데이터 출력 노드이다. 노드(Q)와 노드(QB)는 논리가 상보 관계에 있다.
섀도 레지스터(3142)는 FF(3141)의 백업 회로로서 기능한다. 섀도 레지스터(3142)는 신호(store)에 따라 노드(Q, QB)의 데이터를 각각 백업하고, 신호(load)에 따라 백업한 데이터를 노드(Q, QB)에 다시 기록한다.
섀도 레지스터(3142)는 인버터 회로(3188, 3189), Si 트랜지스터(M37, MB37), 메모리 회로(3143, 3143B)를 가진다. 메모리 회로(3143, 3143B)는 PRS(3133)의 메모리 회로(3137)와 같은 회로 구성이다. 메모리 회로(3143)는 용량 소자(C36), OS 트랜지스터(MO35, MO36)를 가진다. 메모리 회로(3143B)는 용량 소자(CB36), OS 트랜지스터(MOB35), OS 트랜지스터(MOB36)를 가진다. 노드(N36, NB36)는 OS 트랜지스터(MO36) 및 OS 트랜지스터(MOB36)의 게이트이고, 각각 전하 유지 노드이다. 노드(N37, NB37)는 Si 트랜지스터(M37, MB37)의 게이트이다.
상기 실시형태에 나타낸 반도체 장치를 LAB(3120)에 사용하는 경우, OS 트랜지스터(MO35, MOB35)로서 트랜지스터(200)를 사용하고, 용량 소자(C36, CB36)로서 용량 소자(100)를 사용할 수 있다.
OS 트랜지스터(MO35, MO36, MOB35, MOB36)는 백 게이트를 가지고, 이들 백 게이트는 각각 고정 전압을 공급하는 전원선에 전기적으로 접속되어 있다.
도 36의 (B)를 참조하여 OS-FF(3140)의 동작 방법예를 설명한다.
(백업(Backup))
"H"의 신호(store)가 OS-FF(3140)에 입력되면, 섀도 레지스터(3142)는 FF(3141)의 데이터를 백업한다. 노드(N36)는 노드(Q)의 데이터가 기록됨으로써 "L"이 되고, 노드(NB36)는 노드(QB)의 데이터가 기록됨으로써 "H"가 된다. 그 후, 파워 게이팅이 실행되고, 파워 스위치(3127)를 오프로 한다. FF(3141)의 노드(Q, QB)의 데이터는 소실되지만, 전원이 오프이어도 섀도 레지스터(3142)는 백업한 데이터를 유지한다.
(리커버리(Recovery))
파워 스위치(3127)를 온으로 하여, PLE(3121)에 전원을 공급한다. 그 후, "H"의 신호(load)가 OS-FF(3140)에 입력되면, 섀도 레지스터(3142)는 백업되어 있는 데이터를 FF(3141)에 다시 기록한다. 노드(N36)는 "L"이기 때문에 노드(N37)는 "L"이 유지되고, 노드(NB36)는 "H"이기 때문에 노드(NB37)는 "H"가 된다. 따라서, 노드(Q)는 "H"가 되고, 노드(QB)는 "L"이 된다. 즉, OS-FF(3140)는 백업 동작 시의 상태로 복귀된다.
세립도 파워 게이팅과 OS-FF(3140)의 백업/리커버리 동작을 조합함으로써, OS-FPGA(3110)의 소비전력을 효과적으로 저감할 수 있다.
메모리 회로에서 발생될 수 있는 오류로서 방사선의 입사로 인한 소프트 오류를 들 수 있다. 소프트 오류는, 메모리나 패키지를 구성하는 재료 등으로부터 방출되는 α선이나, 우주로부터 대기로 입사한 일차 우주선이 대기 중에 존재하는 원자의 원자핵과 핵반응을 일으킴으로써 발생하는 이차 우주선 중성자 등이 트랜지스터에 조사되어 전자 정공쌍이 생성됨으로써, 메모리에 유지된 데이터가 반전하는 등의 오작동이 생기는 현상이다. OS 트랜지스터를 사용한 OS 메모리는 소프트 오류 내성이 높다. 그러므로, OS 메모리를 탑재함으로써, 신뢰성이 높은 OS-FPGA(3110)를 제공할 수 있다.
본 실시형태는, 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 도 37을 사용하여 상기 실시형태에 나타낸 반도체 장치를 적용한 AI 시스템에 대하여 설명한다.
도 37은 AI 시스템(4041)의 구성예를 나타낸 블록도이다. AI 시스템(4041)은 연산부(4010)와, 제어부(4020)와, 입출력부(4030)를 가진다.
연산부(4010)는 아날로그 연산 회로(4011)와, DOSRAM(4012)과, NOSRAM(4013)과, FPGA(4014)를 가진다. DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014)로서 상기 실시형태에 나타낸 DOSRAM(1400), NOSRAM(1600), 및 OS-FPGA(3110)를 사용할 수 있다.
제어부(4020)는 CPU(Central Processing Unit)(4021)와, GPU(Graphics Processing Unit)(4022)와, PLL(Phase Locked Loop)(4023)과, SRAM(Static Random Access Memory)(4024)과, PROM(Programmable Read Only Memory)(4025)과, 메모리 컨트롤러(4026)와, 전원 회로(4027)와, PMU(Power Management Unit)(4028)를 가진다.
입출력부(4030)는 외부 기억 제어 회로(4031)와, 음성 코덱(4032)과, 영상 코덱(4033)과, 범용 입출력 모듈(4034)과, 통신 모듈(4035)을 가진다.
연산부(4010)는, 신경망에 의한 학습 또는 추론을 실행할 수 있다.
아날로그 연산 회로(4011)는 A/D(아날로그/디지털) 변환 회로, D/A(디지털/아날로그) 변환 회로, 및 적화(積和) 연산 회로를 가진다.
아날로그 연산 회로(4011)는 OS 트랜지스터를 사용하여 형성하는 것이 바람직하다. OS 트랜지스터를 사용한 아날로그 연산 회로(4011)는 아날로그 메모리를 가지고, 학습 또는 추론에 필요한 적화 연산을 저소비전력으로 실행할 수 있게 된다.
DOSRAM(4012)은 OS 트랜지스터를 사용하여 형성된 DRAM이고, DOSRAM(4012)은 CPU(4021)로부터 송신되는 디지털 데이터를 일시적으로 저장하는 메모리이다. DOSRAM(4012)은 OS 트랜지스터를 포함하는 메모리 셀과, Si 트랜지스터를 포함하는 판독 회로부를 가진다. 상기 메모리 셀과 판독 회로부는 적층된 상이한 층에 제공할 수 있기 때문에, DOSRAM(4012)은 전체의 회로 면적을 작게 할 수 있다.
신경망을 사용한 계산은 입력 데이터가 1000을 넘는 경우가 있다. 상기 입력 데이터를 SRAM에 저장하는 경우, SRAM은 회로 면적에 제한이 있고 기억 용량이 작기 때문에, 상기 입력 데이터를 작게 나누어 저장할 수밖에 없다. DOSRAM(4012)은 제한된 회로 면적에서도 메모리 셀을 높은 집적도로 배치할 수 있고, SRAM에 비하여 기억 용량이 크다. 그러므로, DOSRAM(4012)은 상기 입력 데이터를 효율적으로 저장할 수 있다.
NOSRAM(4013)은 OS 트랜지스터를 사용한 비휘발성 메모리이다. NOSRAM(4013)은, 플래시 메모리나, ReRAM(Resistive Random Access Memory), MRAM(Magnetoresistive Random Access Memory) 등의 다른 비휘발성 메모리에 비하여, 데이터를 기록할 때의 소비전력이 작다. 또한 플래시 메모리나 ReRAM과 달리, 데이터를 기록할 때 소자가 열화되지 않고, 데이터의 기록 가능 횟수에 제한이 없다.
또한 NOSRAM(4013)은, 1비트의 2레벨 데이터 외에, 2비트 이상의 멀티 레벨 데이터를 기억할 수 있다. NOSRAM(4013)은 멀티 레벨 데이터를 기억함으로써, 1비트당 메모리 셀 면적을 작게 할 수 있다.
또한 NOSRAM(4013)은 디지털 데이터 외에 아날로그 데이터를 기억할 수 있다. 그러므로, 아날로그 연산 회로(4011)는 NOSRAM(4013)을 아날로그 메모리로서 사용할 수도 있다. NOSRAM(4013)은 아날로그 데이터를 그대로 기억할 수 있기 때문에, D/A 변환 회로나 A/D 변환 회로가 불필요하다. 그러므로, NOSRAM(4013)은 주변 회로의 면적을 작게 할 수 있다. 또한 본 명세서에서 아날로그 데이터란, 3비트(8레벨) 이상의 분해능을 가지는 데이터를 가리킨다. 상술한 멀티 레벨 데이터가 아날로그 데이터에 포함되는 경우도 있다.
신경망의 계산에 사용되는 데이터나 파라미터는, 일단 NOSRAM(4013)에 저장할 수 있다. 상기 데이터나 파라미터는 CPU(4021)를 통하여 AI 시스템(4041)의 외부에 제공된 메모리에 저장하여도 좋지만, 내부에 제공된 NOSRAM(4013)이 더 고속으로, 또한 저소비전력으로 상기 데이터나 파라미터를 저장할 수 있다. 또한 NOSRAM(4013)은 DOSRAM(4012)보다 비트선을 길게 할 수 있기 때문에, 기억 용량을 크게 할 수 있다.
FPGA(4014)는 OS 트랜지스터를 사용한 FPGA이다. AI 시스템(4041)은 FPGA(4014)를 사용함으로써, 하드웨어로, 후술하는 심층 신경망(DNN), 컨볼루셔널 신경망(CNN), 순환 신경망(RNN), 자기 부호화기(autoencorder), 심층 볼츠만 머신(DBM), 심층 신뢰 신경망(DBN) 등의 신경망의 접속을 구성할 수 있다. 상기 신경망의 접속을 하드웨어로 구성함으로써 더 고속으로 실행할 수 있다.
FPGA(4014)는 OS-FPGA이다. OS-FPGA는 SRAM으로 구성되는 FPGA보다 메모리 면적을 작게 할 수 있다. 그러므로, 컨텍스트 전환 기능을 추가하여도 면적 증가가 적다. 또한 OS-FPGA는 부스팅에 의하여 데이터나 파라미터를 고속으로 전할 수 있다.
AI 시스템(4041)은 아날로그 연산 회로(4011), DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014)를 하나의 다이(칩) 위에 제공할 수 있다. 그러므로, AI 시스템(4041)은 고속으로, 또한 저소비전력으로 신경망의 계산을 실행할 수 있다. 또한 아날로그 연산 회로(4011), DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014)는 같은 제조 프로세스에서 제작할 수 있다. 그러므로, AI 시스템(4041)은 낮은 비용으로 제작할 수 있다.
또한 연산부(4010)는 DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014)를 모두 가질 필요는 없다. AI 시스템(4041)이 해결하려고 하는 과제에 따라 DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014) 중 하나 또는 복수를 선택하여 제공하면 좋다.
AI 시스템(4041)은 해결하려고 하는 과제에 따라 심층 신경망(DNN), 컨볼루셔널 신경망(CNN), 순환 신경망(RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 신경망(DBN) 등의 기법을 실행할 수 있다. PROM(4025)은 이들 기법 중 적어도 하나를 실행하기 위한 프로그램을 저장할 수 있다. 또한 상기 프로그램의 일부 또는 전부를 NOSRAM(4013)에 저장하여도 좋다.
라이브러리로서 존재하는 기존의 프로그램은 GPU의 처리를 전제로 하는 것이 많다. 그러므로, AI 시스템(4041)은 GPU(4022)를 가지는 것이 바람직하다. AI 시스템(4041)은 학습과 추론으로 사용되는 적화 연산 중, 보틀넥이 되는 적화 연산을 연산부(4010)에서 실행하고, 그 이외의 적화 연산을 GPU(4022)에서 실행할 수 있다. 이와 같이 함으로써, 학습과 추론을 고속으로 실행할 수 있다.
전원 회로(4027)는 논리 회로용 저전원 전위를 생성하는 것뿐만 아니라, 아날로그 연산을 위한 전위 생성도 수행한다. 전원 회로(4027)는 OS 메모리를 사용하여도 좋다. 전원 회로(4027)는 기준 전위를 OS 메모리에 저장함으로써, 소비전력을 저감할 수 있다.
PMU(4028)는 AI 시스템(4041)의 전력 공급을 일시적으로 오프로 하는 기능을 가진다.
CPU(4021) 및 GPU(4022)는 레지스터로서 OS 메모리를 가지는 것이 바람직하다. CPU(4021) 및 GPU(4022)는 OS 메모리를 가짐으로써, 전력 공급이 오프가 되어도 OS 메모리 내에 데이터(논리값)를 계속 유지할 수 있다. 그 결과, AI 시스템(4041)은 전력을 절약할 수 있다.
PLL(4023)은 클럭을 생성하는 기능을 가진다. AI 시스템(4041)은 PLL(4023)이 생성한 클럭을 기준으로 동작을 수행한다. PLL(4023)은 OS 메모리를 가지는 것이 바람직하다. PLL(4023)은 OS 메모리를 가짐으로써, 클럭의 발진 주기를 제어하는 아날로그 전위를 유지할 수 있다.
AI 시스템(4041)은 DRAM 등의 외부 메모리에 데이터를 저장하여도 좋다. 그러므로, AI 시스템(4041)은 외부의 DRAM과의 인터페이스로서 기능하는 메모리 컨트롤러(4026)를 가지는 것이 바람직하다. 또한 메모리 컨트롤러(4026)는 CPU(4021) 또는 GPU(4022) 가까이에 배치하는 것이 바람직하다. 이와 같이 함으로써, 데이터를 고속으로 주고받을 수 있다.
제어부(4020)에 도시된 회로의 일부 또는 전부는, 연산부(4010)와 같은 다이 위에 형성할 수 있다. 이와 같이 함으로써, AI 시스템(4041)은 고속으로, 또한 저소비전력으로 신경망의 계산을 실행할 수 있다.
신경망의 계산에 사용되는 데이터는 외부 기억 장치(HDD(Hard Disk Drive), SSD(Solid State Drive) 등)에 저장되는 경우가 많다. 그러므로, AI 시스템(4041)은 외부 기억 장치와의 인터페이스로서 기능하는 외부 기억 제어 회로(4031)를 가지는 것이 바람직하다.
신경망을 사용한 학습과 추론은 음성이나 영상을 취급하는 경우가 많기 때문에, AI 시스템(4041)은 음성 코덱(4032) 및 영상 코덱(4033)을 가진다. 음성 코덱(4032)은 음성 데이터의 인코드(부호화) 및 디코드(복호화)를 수행하고, 영상 코덱(4033)은 영상 데이터의 인코드 및 디코드를 수행한다.
AI 시스템(4041)은 외부 센서로부터 얻어진 데이터를 사용하여 학습 또는 추론을 수행할 수 있다. 그러므로, AI 시스템(4041)은 범용 입출력 모듈(4034)을 가진다. 범용 입출력 모듈(4034)은 예를 들어 USB(Universal Serial Bus)나 I2C(Inter-Integrated Circuit) 등을 포함한다.
AI 시스템(4041)은 인터넷을 경유하여 얻어진 데이터를 사용하여 학습 또는 추론을 수행할 수 있다. 그러므로, AI 시스템(4041)은 통신 모듈(4035)을 가지는 것이 바람직하다.
아날로그 연산 회로(4011)는 멀티 레벨의 플래시 메모리를 아날로그 메모리로서 사용하여도 좋다. 그러나, 플래시 메모리는 재기록 가능 횟수에 제한이 있다. 또한 멀티 레벨의 플래시 메모리는 임베디드로 형성하는(연산 회로와 메모리를 같은 다이 위에 형성하는) 것이 매우 어렵다.
또한 아날로그 연산 회로(4011)는 ReRAM을 아날로그 메모리로서 사용하여도 좋다. 그러나, ReRAM은 재기록 가능 횟수에 제한이 있고, 기억 정확도의 관점에서도 문제가 있다. 또한 2개의 단자로 이루어지는 소자이기 때문에 데이터의 기록과 판독을 나누는 회로 설계가 복잡해진다.
또한 아날로그 연산 회로(4011)는 MRAM을 아날로그 메모리로서 사용하여도 좋다. 그러나, MRAM은 저항 변화율이 낮기 때문에, 기억 정확도의 관점에서 문제가 있다.
이상을 감안하여, 아날로그 연산 회로(4011)에서는 OS 메모리를 아날로그 메모리로서 사용하는 것이 바람직하다.
본 실시형태는, 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
<AI 시스템의 응용예>
본 실시형태에서는 상기 실시형태에 나타낸 AI 시스템의 응용예에 대하여 도 38을 사용하여 설명한다.
도 38의 (A)는 도 37에서 설명한 AI 시스템(4041)을 병렬로 배치하고, 버스선을 통하여 시스템 사이에서의 신호의 송수신을 가능하게 한 AI 시스템(4041A)이다.
도 38의 (A)에 도시된 AI 시스템(4041A)은 복수의 AI 시스템(4041_1) 내지 AI 시스템(4041_n)(n은 자연수)을 가진다. AI 시스템(4041_1) 내지 AI 시스템(4041_n)은 버스선(4098)을 통하여 서로 접속되어 있다.
또한 도 38의 (B)는 도 35에서 설명한 AI 시스템(4041)을 도 38의 (A)와 마찬가지로 병렬로 배치하고, 네트워크를 통하여 시스템 사이에서의 신호의 송수신을 가능하게 한 AI 시스템(4041B)이다.
도 38의 (B)에 도시된 AI 시스템(4041B)은 복수의 AI 시스템(4041_1) 내지 AI 시스템(4041_n)을 가진다. AI 시스템(4041_1) 내지 AI 시스템(4041_n)은 네트워크(4099)를 통하여 서로 접속되어 있다.
네트워크(4099)는 AI 시스템(4041_1) 내지 AI 시스템(4041_n)의 각각에 통신 모듈을 제공하고, 무선 또는 유선에 의한 통신을 수행하는 구성으로 하면 좋다. 통신 모듈은 안테나를 통하여 통신을 수행할 수 있다. 예를 들어 World Wide Web(WWW)의 기반인 인터넷, 인트라넷, 엑스트라넷, PAN(Personal Area Network), LAN(Local Area Network), CAN(Campus Area Network), MAN(Metropolitan Area Network), WAN(Wide Area Network), GAN(Global Area Network) 등의 컴퓨터 네트워크에 각 전자 기기를 접속시켜 통신을 수행할 수 있다. 무선 통신을 수행하는 경우, 통신 프로토콜 또는 통신 기술로서, LTE(Long Term Evolution), GSM(Global System for Mobile Communication: 등록 상표), EDGE(Enhanced Data Rates for GSM Evolution), CDMA2000(Code Division Multiple Access 2000), W-CDMA(등록 상표) 등의 통신 규격, 또는 Wi-Fi(등록 상표), Bluetooth(등록 상표), ZigBee(등록 상표) 등의 IEEE에 의하여 통신 정규화된 사양을 사용할 수 있다.
도 38의 (A), (B)의 구성으로 함으로써, 외부의 센서 등으로 얻어진 아날로그 신호를 별개의 AI 시스템으로 처리할 수 있다. 예를 들어, 생체 정보와 같이, 뇌파, 맥박, 혈압, 체온 등과 같은 정보를 뇌파 센서, 맥파 센서, 혈압 센서, 온도 센서와 같은 각종 센서로 취득하고, 별개의 AI 시스템으로 아날로그 신호를 처리할 수 있다. 별개의 AI 시스템의 각각에서 신호의 처리 또는 학습을 수행함으로써 하나의 AI 시스템당 정보 처리량을 적게 할 수 있다. 그러므로, 보다 적은 연산량으로 신호의 처리 또는 학습을 수행할 수 있다. 그 결과, 인식 정확도를 높일 수 있다. 각각의 AI 시스템으로 얻어진 정보로부터, 복잡하게 변화하는 생체 정보의 변화를 순식간에 통합적으로 파악할 수 있다는 것 등을 기대할 수 있다.
본 실시형태는, 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태는 상기 실시형태에 나타낸 AI 시스템이 제공된 IC의 일례를 나타낸다.
상기 실시형태에 나타낸 AI 시스템은 CPU 등의 Si 트랜지스터로 이루어지는 디지털 처리 회로와, OS 트랜지스터를 사용한 아날로그 연산 회로, OS-FPGA, 및 DOSRAM, NOSRAM 등의 OS 메모리를 하나의 다이에 집적할 수 있다.
도 39에 AI 시스템을 제공한 IC의 일례를 도시하였다. 도 39에 도시된 AI 시스템 IC(7000)는 리드(7001) 및 회로부(7003)를 가진다. AI 시스템 IC(7000)는, 예를 들어 프린트 기판(7002)에 실장된다. 이와 같은 IC 칩이 복수 조합되고, 각각이 프린트 기판(7002) 위에서 전기적으로 접속됨으로써 전자 부품이 실장된 기판(실장 기판(7004))이 완성된다. 회로부(7003)에는 상기 실시형태에 나타낸 각종 회로가 하나의 다이에 제공되어 있다. 회로부(7003)는 앞의 실시형태에서 예를 들어 도 25에 도시된 바와 같이, 적층 구조를 가지고, Si 트랜지스터층(7031), 배선층(7032), OS 트랜지스터층(7033)으로 크게 나누어진다. OS 트랜지스터층(7033)을 Si 트랜지스터층(7031)에 적층하여 제공할 수 있기 때문에, AI 시스템 IC(7000)의 소형화가 용이하다.
도 39에서는 AI 시스템 IC(7000)의 패키지에 QFP(Quad Flat Package)를 적용하고 있지만 패키지의 형태는 이에 한정되지 않는다.
CPU 등의 디지털 처리 회로와, OS 트랜지스터를 사용한 아날로그 연산 회로, OS-FPGA, 및 DOSRAM, NOSRAM 등의 OS 메모리는 모두, Si 트랜지스터층(7031), 배선층(7032), 및 OS 트랜지스터층(7033)에 형성할 수 있다. 즉, 상기 AI 시스템을 구성하는 소자는 동일한 제조 프로세스에서 형성할 수 있다. 그러므로, 본 실시형태에 나타내는 IC는 구성하는 소자가 증가하여도 제조 프로세스를 증가시킬 필요가 없어, 상기 AI 시스템을 낮은 비용으로 제공할 수 있다.
본 실시형태는, 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 실시형태에서는 반도체 장치의 일 형태에 대하여 도 40 및 도 41을 사용하여 설명한다.
<반도체 웨이퍼, 칩>
도 40의 (A)는 다이싱 처리가 수행되기 전의 기판(811)의 상면도를 도시한 것이다. 기판(811)으로서는 예를 들어, 반도체 기판('반도체 웨이퍼'라고도 함)을 사용할 수 있다. 기판(811) 위에는 복수의 회로 영역(812)이 제공되어 있다. 회로 영역(812)에는 본 발명의 일 형태에 따른 반도체 장치 등을 제공할 수 있다.
복수의 회로 영역(812)의 각각은 분리 영역(813)으로 둘러싸여 있다. 분리 영역(813)과 중첩되는 위치에 분리선('다이싱 라인'이라고도 함)(814)이 설정된다. 분리선(814)을 따라 기판(811)을 절단함으로써, 회로 영역(812)을 포함하는 칩(815)을 기판(811)으로부터 잘라 낼 수 있다. 도 40의 (B)에 칩(815)의 확대도를 도시하였다.
또한 분리 영역(813)에 도전층, 반도체층 등을 제공하여도 좋다. 분리 영역(813)에 도전층, 반도체층 등을 제공함으로써, 다이싱 공정 시에 생길 수 있는 ESD를 완화시켜, 다이싱 공정에 기인하는 수율 저하를 방지할 수 있다. 또한 일반적으로 다이싱 공정은 기판의 냉각, 절삭 지스러기의 제거, 대전 방지 등을 목적으로 하여, 탄산 가스 등을 용해시켜 비저항을 낮춘 순수를 절삭부에 공급하면서 수행한다. 분리 영역(813)에 도전층, 반도체층 등을 제공함으로써 상기 순수의 사용량을 삭감할 수 있다. 따라서, 반도체 장치의 생산 비용을 저감할 수 있다. 또한 반도체 장치의 생산성을 높일 수 있다.
<전자 부품>
칩(815)을 사용한 전자 부품의 일례에 대하여 도 41의 (A) 및 (B)를 사용하여 설명한다. 또한 전자 부품은 반도체 패키지 또는 IC용 패키지라고도 한다. 전자 부품에는 단자 추출 방향, 단자의 형상 등에 따라 복수의 규격, 명칭 등이 존재한다.
전자 부품은 조립 공정(후공정)에서, 상술한 실시형태에 나타낸 반도체 장치와 상기 반도체 장치 외의 부품이 조합되어 완성된다.
도 41의 (A)에 도시된 흐름도를 사용하여 후공정에 대하여 설명한다. 전공정에서 기판(811)에 본 발명의 일 형태에 따른 반도체 장치 등을 형성한 후, 기판(811)의 뒷면(반도체 장치 등이 형성되지 않은 면)을 연삭(硏削)하는 '뒷면 연삭 공정'을 수행한다(단계 S821). 연삭에 의하여 기판(811)을 얇게 함으로써, 전자 부품의 소형화를 도모할 수 있다.
다음으로, 기판(811)을 복수의 칩(815)으로 분리하는 '다이싱 공정'을 수행한다(단계 S822). 그리고, 분리한 칩(815)을 개개의 리드 프레임 위에 접합하는 '다이 본딩 공정'을 수행한다(단계 S823). 다이 본딩 공정에서의 칩(815)과 리드 프레임의 접합에는, 수지에 의한 접합 또는 테이프에 의한 접합 등, 제품에 따라 적합한 방법을 적절히 선택한다. 또한 리드 프레임 대신에 인터포저 기판 위에 칩(815)을 접합하여도 좋다.
다음으로, 리드 프레임의 리드와, 칩(815) 위의 전극을 금속 세선(와이어)으로 전기적으로 접속하는 '와이어 본딩 공정'을 수행한다(단계 S824). 금속 세선에는 은선, 금선 등을 사용할 수 있다. 또한 와이어 본딩에는 예를 들어 볼 본딩(ball bonding) 또는 웨지 본딩(wedge bonding)을 사용할 수 있다.
와이어 본딩된 칩(815)에는 에폭시 수지 등으로 밀봉되는 '밀봉 공정(몰드 공정)'이 수행된다(단계 S825). 밀봉 공정을 수행함으로써 전자 부품의 내부가 수지로 충전되어, 칩(815)과 리드를 접속하는 와이어를 기계적인 외력으로부터 보호할 수 있고, 수분, 먼지 등으로 인한 특성 열화(신뢰성 저하)를 저감할 수 있다.
다음으로, 리드 프레임의 리드를 도금 처리하는 '리드 도금 공정'을 수행한다(단계 S826). 도금 처리에 의하여 리드의 녹을 방지하고, 나중에 프린트 기판에 실장할 때의 납땜을 더 확실히 수행할 수 있다. 이어서, 리드를 절단 및 성형 가공하는 '성형 공정'을 수행한다(단계 S827).
다음으로, 패키지의 표면에 인자 처리(마킹)를 실시하는 '마킹 공정'을 수행한다(단계 S828). 그리고, 외관 형상의 양부(良否), 동작 불량의 유무 등을 검사하는 '검사 공정'(단계 S829)을 거쳐 전자 부품이 완성된다.
또한 완성된 전자 부품의 사시 모식도를 도 41의 (B)에 도시하였다. 도 41의 (B)에는 전자 부품의 일례로서, QFP(Quad Flat Package)의 사시 모식도를 도시하였다. 도 41의 (B)에 도시된 전자 부품(850)은 리드(855) 및 칩(815)을 가진다. 전자 부품(850)은 칩(815)을 복수 가져도 좋다.
도 41의 (B)에 도시된 전자 부품(850)은 예를 들어, 프린트 기판(852)에 실장된다. 이러한 전자 부품(850)이 복수 조합되고, 각각이 프린트 기판(852) 위에서 전기적으로 접속됨으로써, 전자 부품이 실장된 기판(실장 기판(854))이 완성된다. 완성된 실장 기판(854)은 전자 기기 등에 사용된다.
본 실시형태는, 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 10)
<전자 기기>
본 발명의 일 형태에 따른 반도체 장치는 다양한 전자 기기에 사용할 수 있다. 도 42에 본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기의 구체적인 예를 도시하였다.
도 42의 (A)는 자동차의 일례를 도시한 외관도이다. 자동차(2980)는 차체(2981), 차륜(2982), 대시보드(2983), 및 라이트(2984) 등을 가진다. 또한 자동차(2980)는 안테나, 배터리 등을 구비한다.
도 42의 (B)에 도시된 정보 단말(2910)은 하우징(2911), 표시부(2912), 마이크로폰(2917), 스피커부(2914), 카메라(2913), 외부 접속부(2916), 및 조작 스위치(2915) 등을 가진다. 표시부(2912)에는 가요성 기판이 사용된 표시 패널 및 터치 스크린을 구비한다. 또한 정보 단말(2910)은 하우징(2911)의 내측에 안테나, 배터리 등을 구비한다. 정보 단말(2910)은 예를 들어 스마트폰, 휴대 전화, 태블릿형 정보 단말, 태블릿형 퍼스널 컴퓨터, 전자 서적 단말 등으로서 사용할 수 있다.
도 42의 (C)에 도시된 노트북형 퍼스널 컴퓨터(2920)는 하우징(2921), 표시부(2922), 키보드(2923), 및 포인팅 디바이스(2924) 등을 가진다. 또한 노트북형 퍼스널 컴퓨터(2920)는 하우징(2921)의 내측에 안테나, 배터리 등을 구비한다.
도 42의 (D)에 도시된 비디오 카메라(2940)는 하우징(2941), 하우징(2942), 표시부(2943), 조작 스위치(2944), 렌즈(2945), 및 접속부(2946) 등을 가진다. 조작 스위치(2944) 및 렌즈(2945)는 하우징(2941)에 제공되어 있고, 표시부(2943)는 하우징(2942)에 제공되어 있다. 또한 비디오 카메라(2940)는 하우징(2941)의 내측에 안테나, 배터리 등을 구비한다. 그리고, 하우징(2941)과 하우징(2942)은 접속부(2946)에 의하여 접속되어 있고, 하우징(2941)과 하우징(2942) 사이의 각도는 접속부(2946)에 의하여 변경할 수 있는 구조가 되어 있다. 하우징(2941)에 대한 하우징(2942)의 각도에 따라, 표시부(2943)에 표시되는 화상의 방향의 변경이나, 화상의 표시/비표시의 전환을 수행할 수 있다.
도 42의 (E)에 팔찌형 정보 단말의 일례를 도시하였다. 정보 단말(2950)은 하우징(2951) 및 표시부(2952) 등을 가진다. 또한 정보 단말(2950)은 하우징(2951)의 내측에 안테나, 배터리 등을 구비한다. 표시부(2952)는 곡면을 가지는 하우징(2951)에 지지되어 있다. 표시부(2952)에는 가요성 기판을 사용한 표시 패널을 구비하고 있기 때문에, 플렉시블하며, 가볍고 사용 편의성이 좋은 정보 단말(2950)을 제공할 수 있다.
도 42의 (F)에 손목시계형 정보 단말의 일례를 도시하였다. 정보 단말(2960)은 하우징(2961), 표시부(2962), 밴드(2963), 버클(2964), 조작 스위치(2965), 입출력 단자(2966) 등을 구비한다. 또한 정보 단말(2960)은 하우징(2961)의 내측에 안테나, 배터리 등을 구비한다. 정보 단말(2960)은 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다.
표시부(2962)의 표시면은 만곡되어 있고, 만곡된 표시면을 따라 표시를 수행할 수 있다. 또한 표시부(2962)는 터치 센서를 구비하고, 손가락이나 스타일러스 등으로 화면을 터치함으로써 조작할 수 있다. 예를 들어, 표시부(2962)에 표시된 아이콘(2967)을 터치함으로써 애플리케이션을 기동할 수 있다. 조작 스위치(2965)는 시각 설정 외에, 전원의 온 및 오프 동작, 무선 통신의 온 및 오프 동작, 진동 모드의 실행 및 해제, 저소비전력 모드의 실행 및 해제 등, 다양한 기능을 가지게 할 수 있다. 예를 들어, 정보 단말(2960)에 제공된 응용 체계에 의하여 조작 스위치(2965)의 기능을 설정할 수도 있다.
또한 정보 단말(2960)은, 통신 규격에 의거하여 근거리 무선 통신을 실행할 수 있다. 예를 들어 무선 통신이 가능한 헤드세트와 상호 통신함으로써 핸즈프리로 통화할 수도 있다. 또한 정보 단말(2960)은 입출력 단자(2966)를 구비하고, 다른 정보 단말과 커넥터를 통하여 직접 데이터를 주고받을 수 있다. 또한 입출력 단자(2966)를 통하여 충전을 수행할 수도 있다. 또한 충전 동작은 입출력 단자(2966)를 통하지 않고 무선 급전에 의하여 수행하여도 좋다.
예를 들어, 본 발명의 일 형태의 반도체 장치를 사용한 기억 장치는 상술한 전자 기기의 제어 정보나, 제어 프로그램 등을 장기간 유지할 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 사용함으로써, 신뢰성이 높은 전자 기기를 실현할 수 있다.
본 실시형태는, 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 11)
본 실시형태에서는 상술한 실시형태에서 예시한 트랜지스터를 가지는 표시 장치의 일례에 대하여 설명한다.
[구성예]
도 46의 (A)는 표시 장치의 일례를 도시한 상면도이다. 도 46의 (A)에 도시된 표시 장치(700)는, 제 1 기판(701) 위에 제공된 화소부(702)와, 제 1 기판(701)에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 밀봉재(712)와, 제 1 기판(701)에 대향하도록 제공되는 제 2 기판(705)을 가진다. 또한 제 1 기판(701)과 제 2 기판(705)은 밀봉재(712)에 의하여 접합되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701)과, 밀봉재(712)와, 제 2 기판(705)에 의하여 밀봉되어 있다. 또한 도 46의 (A)에는 도시하지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에는 표시 소자가 제공된다.
또한 표시 장치(700)는 제 1 기판(701) 위의 밀봉재(712)로 둘러싸인 영역과는 다른 영역에 FPC(Flexible printed circuit) 단자부(708)가 제공된다. FPC 단자부(708)는 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 게이트 드라이버 회로부(706)와 각각 전기적으로 접속된다. 또한 FPC 단자부(708)에는 FPC(716)가 접속되고, FPC(716)에 의하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 각각 접속되어 있다. FPC(716)에 의하여 공급되는 각종 신호 등은 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 공급된다.
또한 표시 장치(700)에 게이트 드라이버 회로부(706)를 복수로 제공하여도 좋다. 또한 표시 장치(700)로서는, 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)를, 화소부(702)와 마찬가지로 제 1 기판(701)에 형성하는 예를 나타내었지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701)에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701)에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 제 1 기판(701)에 형성하는 구성으로 하여도 좋다. 또한 별도로 형성한 구동 회로 기판의 접속 방법은 특별히 한정되는 것이 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법 등을 사용할 수 있다.
또한 표시 장치(700)가 가지는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 가지고, 본 발명의 일 형태의 반도체 장치인 트랜지스터를 적용할 수 있다.
또한 표시 장치(700)는 다양한 소자를 가질 수 있다. 상기 소자의 일례로서는 예를 들어, 일렉트로루미네선스(EL) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자, LED 등), 발광 트랜지스터 소자(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크 소자, 전기 영동 소자, 일렉트로웨팅 소자, 플라스마 디스플레이 패널(PDP), MEMS(micro electro mechanical systems) 디스플레이(예를 들어, 그레이팅 라이트 밸브(GLV), 디지털 마이크로 미러 디바이스(DMD), 디지털 마이크로 셔터(DMS) 소자, IMOD(interferometric modulator display) 소자 등), 압전 세라믹 디스플레이 등을 들 수 있다.
또한 EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 이미션 디스플레이(FED) 또는 SED방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 소자 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 종이 등이 있다. 또한 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는 화소 전극의 일부 또는 전체가 반사 전극으로서의 기능을 가지도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전체가 알루미늄, 은 등을 가지도록 하면 좋다. 또한 이 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써, 소비전력을 더 저감할 수 있다.
또한 표시 장치(700)에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한 컬러 표시할 때에, 화소에서 제어되는 색 요소로서는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, R의 화소, G의 화소, B의 화소, 및 W(백색)의 화소의 4화소로 구성되어도 좋다. 또는, 펜타일 배열과 같이, RGB 중 2색분으로 하나의 색 요소를 구성하고, 색 요소에 따라, 상이한 2색을 선택하여 구성하여도 좋다. 또는 RGB에, 황색, 시안, 마젠타 등을 1색 이상 추가하여도 좋다. 또한 색 요소의 도트마다 그 표시 영역의 크기가 달라도 좋다. 다만, 개시되는 발명은 컬러 표시의 표시 장치에 한정되지 않고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한 백라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색 발광(W)을 사용하여 표시 장치를 컬러 표시시키기 위하여 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층은 예를 들어, 적색(R), 녹색(G), 청색(B), 황색(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용함으로써, 착색층을 사용하지 않는 경우에 비하여 색 재현성을 높일 수 있다. 이때, 착색층을 가지는 영역과 착색층을 가지지 않는 영역을 배치함으로써, 착색층을 가지지 않는 영역에서의 백색광을 직접 표시에 사용하여도 좋다. 일부에 착색층을 가지지 않는 영역을 배치함으로써, 밝은 표시를 수행할 때에, 착색층에 의한 휘도의 저하를 적게 할 수 있어, 소비전력을 20% 내지 30% 정도 저감할 수 있는 경우가 있다. 다만, 유기 EL 소자나 무기 EL 소자 등의 자발광 소자를 사용하여 풀 컬러 표시하는 경우, R, G, B, Y, W를 각각의 발광색을 가지는 소자로부터 발광시켜도 좋다. 자발광 소자를 사용함으로써, 착색층을 사용한 경우보다 소비전력을 더 저감할 수 있는 경우가 있다.
또한 컬러화 방식으로서는, 상술한 백색 발광으로부터의 발광의 일부를 컬러 필터를 통과시킴으로써 적색, 녹색, 청색으로 변환하는 방식(컬러 필터 방식) 이외에, 적색, 녹색, 청색의 발광을 각각 사용하는 방식(3색 방식), 또는 청색 발광으로부터의 발광의 일부를 적색이나 녹색으로 변환하는 방식(색 변환 방식, 퀀텀닷(quantum dot) 방식)을 적용하여도 좋다.
도 46의 (B)에 도시된 표시 장치(700A)는 대형 화면을 가지는 전자 기기에 적합하게 사용할 수 있는 표시 장치이다. 예를 들어 텔레비전 장치, 모니터 장치, 디지털사이니지 등에 적합하게 사용할 수 있다.
표시 장치(700A)는 복수의 소스 드라이버 IC(721)와, 한 쌍의 게이트 드라이버 회로(722)를 가진다.
복수의 소스 드라이버 IC(721)는 각각 FPC(723)에 제공되어 있다. 또한 복수의 FPC(723)는 한쪽의 단자가 기판(701)에, 다른 쪽의 단자가 프린트 기판(724)에 각각 접속되어 있다. FPC(723)를 구부림으로써, 프린트 기판(724)을 화소부(702)의 뒤쪽에 배치하여 전기 기기에 실장할 수 있다.
한편, 게이트 드라이버 회로(722)는 기판(701) 위에 형성되어 있다. 이에 의하여, 슬림 베젤의 전자 기기를 실현할 수 있다.
이와 같은 구성으로 함으로써, 대형이며 고해상도의 표시 장치를 실현할 수 있다. 예를 들어 화면 크기가 대각선 30인치 이상, 40인치 이상, 50인치 이상, 또는 60인치 이상인 표시 장치에 적용할 수 있다. 또한 해상도가 풀 하이비전, 4K2K, 또는 8K4K 등 매우 고해상도의 표시 장치를 실현할 수 있다.
[단면 구성예]
이하에서는, 표시 소자로서 액정 소자 및 EL 소자를 사용하는 구성에 대하여 도 47 및 도 48을 사용하여 설명한다. 또한 도 47은 도 46의 (A)에 도시된 일점쇄선 Q-R에서의 단면도이며 표시 소자로서 액정 소자를 사용한 구성이다. 또한 도 48은 도 46의 (A)에 도시된 일점쇄선 Q-R에서의 단면도이며 표시 소자로서 EL 소자를 사용한 구성이다.
우선 도 47 및 도 48에 도시된 공통 부분에 대하여 먼저 설명한 다음, 상이한 부분에 대하여 이하에서 설명한다.
[표시 장치의 공통 부분에 관한 설명]
도 47 및 도 48에 도시된 표시 장치(700)는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 가진다. 또한 리드 배선부(711)는 신호선(710)을 가진다. 또한 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 가진다. 또한 소스 드라이버 회로부(704)는 트랜지스터(752)를 가진다.
트랜지스터(750) 및 트랜지스터(752)에는 실시형태 1에서 예시한 트랜지스터를 적용할 수 있다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고, 산소 결손의 형성이 억제된 산화물 반도체막을 가진다. 상기 트랜지스터는 오프 전류를 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 그러므로, 리프레시 동작의 빈도를 적게 할 수 있기 때문에, 소비전력을 억제하는 효과를 나타낸다.
또한 본 실시형태에서 사용되는 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 예를 들어 이러한 고속 구동이 가능한 트랜지스터를 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 구동 회로로서, 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 별도로 사용할 필요가 없기 때문에, 반도체 장치의 부품 점수를 삭감할 수 있다. 또한 화소부에서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 트랜지스터(750)가 가지는 제 1 게이트 전극으로서 기능하는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성되는 하부 전극, 및 트랜지스터(750)가 가지는 소스 전극 또는 드레인 전극으로서 기능하는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성되는 상부 전극을 가진다. 또한 하부 전극과 상부 전극 사이에는 트랜지스터(750)가 가지는 제 1 게이트 절연막으로서 기능하는 절연막과 동일한 절연막을 형성하는 공정을 거쳐 형성되는 절연막, 및 트랜지스터(750) 위의 보호 절연막으로서 기능하는 절연막과 동일한 절연막을 형성하는 공정을 거쳐 형성되는 절연막이 제공된다. 즉, 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 개재된 적층형 구조이다.
또한 도 47 및 도 48에서, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에 평탄화 절연막(770)이 제공되어 있다.
또한 도 47 및 도 48에는 화소부(702)가 가지는 트랜지스터(750)와, 소스 드라이버 회로부(704)가 가지는 트랜지스터(752)에 같은 구조의 트랜지스터를 사용하는 구성에 대하여 예시하였지만 이에 한정되지 않는다. 예를 들어, 화소부(702)와 소스 드라이버 회로부(704)에는 상이한 트랜지스터를 사용하여도 좋다. 구체적으로는, 화소부(702)에 톱 게이트형 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 보텀 게이트형 트랜지스터를 사용하는 구성, 또는 화소부(702)에 보텀 게이트형 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 톱 게이트형 트랜지스터를 사용하는 구성 등을 들 수 있다. 또한 상기 소스 드라이버 회로부(704)를 게이트 드라이버 회로부로 바꿔 읽어도 좋다.
또한 신호선(710)은 트랜지스터(750), 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정을 거쳐 형성된다. 신호선(710)으로서, 예를 들어, 구리 원소를 포함하는 재료를 사용한 경우, 배선 저항에 기인하는 신호 지연 등이 적고, 대화면으로 표시할 수 있다.
또한 FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 가진다. 또한 접속 전극(760)은 트랜지스터(750), 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정을 거쳐 형성된다. 또한 접속 전극(760)은 이방성 도전막(780)을 통하여, FPC(716)가 가지는 단자와 전기적으로 접속된다.
또한 제 1 기판(701) 및 제 2 기판(705)으로서는, 예를 들어, 유리 기판을 사용할 수 있다. 또한 제 1 기판(701) 및 제 2 기판(705)으로서 가요성을 가지는 기판을 사용하여도 좋다. 상기 가요성을 가지는 기판으로서는, 예를 들어, 플라스틱 기판 등을 들 수 있다.
또한 제 1 기판(701)과 제 2 기판(705) 사이에는, 구조체(778)가 제공되어 있다. 구조체(778)는 주상의 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한 구조체(778)로서 구(球)상의 스페이서를 사용하여도 좋다.
또한 제 2 기판(705) 측에는 블랙매트릭스로서 기능하는 차광막(738)과, 컬러 필터로서 기능하는 착색막(736)과, 차광막(738) 및 착색막(736)에 접하는 절연막(734)이 제공된다.
[액정 소자를 사용하는 표시 장치의 구성예]
도 47에 도시된 표시 장치(700)는 액정 소자(775)를 가진다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 가진다. 도전막(774)은 제 2 기판(705) 측에 제공되고 대향 전극으로서의 기능을 가진다.
또한 도 47에 도시된 표시 장치(700)는, 액정 소자의 구동 방식으로서 횡전계 방식(예를 들어, FFS 모드)을 사용하는 구성의 일례이다. 도 47에 도시된 구성의 경우, 도전막(772) 위에 절연막(773)이 제공되고, 절연막(773) 위에 도전막(774)이 제공된다. 이 경우, 도전막(774)은 공통 전극(커먼 전극이라고도 함)으로서의 기능을 가지고, 절연막(773)을 개재하여 도전막(772)과 도전막(774) 사이에 생기는 전계에 의하여 액정층(776)의 배향 상태를 억제할 수 있다.
또한 도 47에 도시하지 않았지만, 도전막(772) 및 도전막(774) 중 어느 한쪽 또는 양쪽에, 액정층(776)과 접하는 측에 각각 배향막을 제공하는 구성으로 하여도 좋다. 또한 도 47에 도시하지 않았지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한 광원으로서 백라이트, 사이드 라이트 등을 사용하여도 좋다.
또한 도전막(772)은 트랜지스터(750)가 가지는 소스 전극 또는 드레인 전극으로서 기능하는 도전막과 전기적으로 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되고, 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다.
도전막(772)으로서는, 가시광에서 투광성이 있는 도전막, 또는 가시광에서 반사성이 있는 도전막을 사용할 수 있다. 가시광에서 투광성이 있는 도전막으로서는, 예를 들어 인듐(In), 아연(Zn), 및 주석(Sn) 중에서 선택된 1종류를 포함하는 재료를 사용하는 것이 좋다. 가시광에서 반사성이 있는 도전막으로서는, 예를 들어 알루미늄 또는 은을 포함하는 재료를 사용하는 것이 좋다.
도전막(772)에 가시광에 대한 반사성이 있는 도전막을 사용하는 경우, 표시 장치(700)는 반사형 액정 표시 장치가 된다. 또한 도전막(772)에 가시광에 대한 투광성이 있는 도전막을 사용하는 경우, 표시 장치(700)는 투과형 액정 표시 장치가 된다. 반사형 액정 표시 장치의 경우, 시인 측에 편광판을 제공한다. 한편, 투과형 액정 표시 장치의 경우, 액정 소자를 끼우는 한 쌍의 편광판을 제공한다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 고분자 네트워크형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이며, 콜레스테릭 액정을 승온시켜 갈 때 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위하여 수 중량% 이상의 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정 및 키랄제를 포함하는 액정 조성물은 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하다. 또한 배향막을 제공하지 않아도 되므로 러빙 처리도 불필요하기 때문에, 러빙 처리에 의하여 발생되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 또한 블루상을 나타내는 액정 재료는 시야각 의존성이 작다.
또한 표시 소자로서 액정 소자를 사용하는 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, ECB(Electrically Controlled Birefringence) 모드, 게스트 호스트 모드 등을 사용할 수 있다.
또한 노멀리 블랙형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는 몇 가지를 들 수 있지만, 예를 들어 MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 사용할 수 있다.
[발광 소자를 사용하는 표시 장치]
도 48에 도시된 표시 장치(700)는 발광 소자(782)를 가진다. 발광 소자(782)는 도전막(772), EL층(786), 및 도전막(788)을 가진다. 도 48에 도시된 표시 장치(700)는, 화소마다 제공되는 발광 소자(782)가 가지는 EL층(786)이 발광함으로써 화상을 표시할 수 있다. 또한 EL층(786)은 유기 화합물, 또는 퀀텀닷 등의 무기 화합물을 가진다.
유기 화합물에 사용할 수 있는 재료로서는, 형광성 재료 또는 인광성 재료 등을 들 수 있다. 또한 퀀텀닷에 사용할 수 있는 재료로서는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어 셸형 퀀텀닷 재료, 코어형 퀀텀닷 재료 등을 들 수 있다. 또한 12족과 16족, 13족과 15족, 또는 14족과 16족의 원소군을 포함하는 재료를 사용하여도 좋다. 또는, 카드뮴(Cd), 셀레늄(Se), 아연(Zn), 황(S), 인(P), 인듐(In), 텔루륨(Te), 납(Pb), 갈륨(Ga), 비소(As), 알루미늄(Al) 등의 원소를 가지는 퀀텀닷 재료를 사용하여도 좋다.
도 48에 도시된 표시 장치(700)에는 평탄화 절연막(770) 및 도전막(772) 위에 절연막(730)이 제공된다. 절연막(730)은 도전막(772)의 일부를 덮는다. 또한 발광 소자(782)는 톱 이미션 구조이다. 따라서, 도전막(788)은 투광성을 가지고, EL층(786)이 발하는 광을 투과시킨다. 또한 본 실시형태에서는 톱 이미션 구조에 대하여 예시하지만, 이에 한정되지 않는다. 예를 들어, 도전막(772) 측으로 광을 사출하는 보텀 이미션 구조나, 도전막(772) 및 도전막(788)의 양쪽으로 광을 사출하는 듀얼 이미션 구조에도 적용할 수 있다.
또한 발광 소자(782)와 중첩되는 위치에 착색막(736)이 제공되고, 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 차광막(738)이 제공되어 있다. 또한 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 또한 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한 도 48에 도시된 표시 장치(700)에서는 착색막(736)을 제공하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, EL층(786)을 화소마다 섬 형상으로 형성하는, 즉 개별 도포에 의하여 형성하는 경우에는 착색막(736)을 제공하지 않는 구성으로 하여도 좋다.
본 실시형태에서 예시한 구성예, 및 그들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예, 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 12)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 가지는 표시 장치에 대하여 도 49를 사용하여 설명한다.
도 49의 (A)에 도시된 표시 장치는 표시 소자의 화소를 가지는 영역(이하, 화소부(502)라고 함)과, 화소부(502) 외측에 배치되고 화소를 구동하기 위한 회로를 가지는 회로부(이하, 구동 회로부(504)라고 함)와, 소자의 보호 기능을 가지는 회로(이하, 보호 회로(506)라고 함)와, 단자부(507)를 가진다. 또한 보호 회로(506)를 제공하지 않는 구성으로 하여도 좋다.
구동 회로부(504)의 일부 또는 전부는 화소부(502)와 동일 기판 위에 형성되어 있는 것이 바람직하다. 이로써, 부품 수나 단자 수를 줄일 수 있다. 구동 회로부(504)의 일부 또는 전부가 화소부(502)와 동일 기판 위에 형성되어 있지 않은 경우에는, 구동 회로부(504)의 일부 또는 전부는 COG나 TAB(Tape Automated Bonding)에 의하여 실장할 수 있다.
화소부(502)는 X행(X는 2 이상의 자연수) Y열(Y는 2 이상의 자연수)로 배치된 복수의 표시 소자를 구동하기 위한 회로(이하, 화소 회로(501)라고 함)를 가지고, 구동 회로부(504)는 화소를 선택하는 신호(주사 신호)를 출력하는 회로(이하, 게이트 드라이버(504a)라고 함), 화소의 표시 소자를 구동하기 위한 신호(데이터 신호)를 공급하기 위한 회로(이하, 소스 드라이버(504b)) 등의 구동 회로를 가진다.
게이트 드라이버(504a)는 시프트 레지스터 등을 가진다. 게이트 드라이버(504a)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호가 입력되고, 신호를 출력한다. 예를 들어 게이트 드라이버(504a)는 스타트 펄스 신호, 클럭 신호 등이 입력되고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는 주사 신호가 공급되는 배선(이하, 주사선(GL_1) 내지 주사선(GL_X)이라고 함)의 전위를 제어하는 기능을 가진다. 또한 게이트 드라이버(504a)를 복수로 제공하고, 복수의 게이트 드라이버(504a)에 의하여 주사선(GL_1 내지 GL_X)을 분할하여 제어하여도 좋다. 또는, 게이트 드라이버(504a)는 초기화 신호를 공급할 수 있는 기능을 가진다. 다만, 이에 한정되지 않고, 게이트 드라이버(504a)는 다른 신호를 공급할 수도 있다.
소스 드라이버(504b)는 시프트 레지스터 등을 가진다. 소스 드라이버(504b)는 단자부(507)를 통하여 시프트 레지스터를 구동하기 위한 신호 외에, 데이터 신호의 바탕이 되는 신호(화상 신호)가 입력된다. 소스 드라이버(504b)는 화상 신호를 바탕으로 화소 회로(501)에 기록하는 데이터 신호를 생성하는 기능을 가진다. 또한 소스 드라이버(504b)는 스타트 펄스, 클럭 신호 등이 입력되어 얻어지는 펄스 신호에 따라 데이터 신호의 출력을 제어하는 기능을 가진다. 또한 소스 드라이버(504b)는 데이터 신호가 공급되는 배선(이하, 데이터선(DL_1 내지 DL_Y)이라고 함)의 전위를 제어하는 기능을 가진다. 또는, 소스 드라이버(504b)는 초기화 신호를 공급할 수 있는 기능을 가진다. 다만, 이에 한정되지 않고, 소스 드라이버(504b)는 다른 신호를 공급할 수도 있다.
소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치 등을 사용하여 구성된다. 소스 드라이버(504b)는 복수의 아날로그 스위치를 순차적으로 온 상태로 함으로써, 화상 신호를 시분할한 신호를 데이터 신호로서 출력할 수 있다. 또한 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성하여도 좋다.
복수의 화소 회로(501) 각각에는, 주사 신호가 공급되는 복수의 주사선(GL) 중 하나를 통하여 펄스 신호가 입력되고, 데이터 신호가 공급되는 복수의 데이터선(DL) 중 하나를 통하여 데이터 신호가 입력된다. 또한 복수의 화소 회로(501) 각각은 게이트 드라이버(504a)에 의하여 데이터 신호의 데이터 기록 및 유지가 제어된다. 예를 들어 m행 n열 번째의 화소 회로(501)는 주사선(GL_m)(m은 X 이하의 자연수)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)(n은 Y 이하의 자연수)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 49의 (A)에 도시된 보호 회로(506)는 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선(GL)에 접속된다. 또는 보호 회로(506)는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL)에 접속된다. 또는 보호 회로(506)는 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속될 수 있다. 또는 보호 회로(506)는 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속될 수 있다. 또한 단자부(507)는 외부의 회로로부터 표시 장치에 전원 및 제어 신호, 및 화상 신호를 입력하기 위한 단자가 제공된 부분을 말한다.
보호 회로(506)는 이 자체가 접속되는 배선에 일정한 범위 외의 전위가 공급되었을 때, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다.
도 49의 (A)에 도시된 바와 같이, 화소부(502)와 구동 회로부(504)에 각각 보호 회로(506)를 제공함으로써, ESD(Electro Static Discharge: 정전기 방전) 등에 의하여 발생하는 과전류에 대한 표시 장치의 내성을 높일 수 있다. 다만, 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어 게이트 드라이버(504a)에 보호 회로(506)를 접속한 구성, 또는, 소스 드라이버(504b)에 보호 회로(506)를 접속한 구성으로 할 수도 있다. 또는, 단자부(507)에 보호 회로(506)를 접속한 구성으로 할 수도 있다.
또한 도 49의 (A)에서는 게이트 드라이버(504a) 및 소스 드라이버(504b)에 의하여 구동 회로부(504)를 형성하는 예를 나타내었지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하고, 별도로 준비된 소스 드라이버 회로가 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하는 구성으로 하여도 좋다.
도 49의 (B)에 도시된 화소 회로(501)는 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 가진다. 트랜지스터(550)에 상술한 실시형태에 나타낸 트랜지스터를 적용할 수 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는 기록되는 데이터에 따라 배향 상태가 설정된다. 또한 복수의 화소 회로(501) 각각이 가지는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위(커먼 전위)를 공급하여도 좋다. 또한 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 상이한 전위를 공급하여도 좋다.
예를 들어 액정 소자(570)를 구비하는 표시 장치의 구동 방법으로서는, TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용하여도 좋다. 또한 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에 ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 다만, 이에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
m행 n열 번째의 화소 회로(501)에서 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은 데이터선(DL_n)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한 트랜지스터(550)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는 데이터 신호의 데이터의 기록을 제어하는 기능을 가진다.
용량 소자(560)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이하, 전위 공급선(VL))에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한 전위 공급선(VL)의 전위의 값은 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
예를 들어 도 49의 (B)의 화소 회로(501)를 가지는 표시 장치에서는 예를 들어 도 49의 (A)에 도시된 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)를 순차적으로 선택하고, 트랜지스터(550)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(501)는 트랜지스터(550)가 오프 상태가 됨으로써 유지 상태가 된다. 이를 행마다 순차적으로 수행함으로써 화상을 표시할 수 있다.
또한 도 49의 (A)에 도시된 복수의 화소 회로(501)는 예를 들어 도 49의 (C)에 도시된 구성으로 할 수 있다.
또한 도 49의 (C)에 도시된 화소 회로(501)는 트랜지스터(552, 554)와, 용량 소자(562)와, 발광 소자(572)를 가진다. 트랜지스터(552) 및 트랜지스터(554) 중 어느 한쪽 또는 양쪽에 상술한 실시형태에 나타낸 트랜지스터를 적용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은 데이터 신호가 공급되는 배선(이하, 신호선(DL_n)이라고 함)에 전기적으로 접속된다. 또한 트랜지스터(552)의 게이트 전극은 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는 데이터 신호의 데이터 기록을 제어하는 기능을 가진다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이하, 전위 공급선(VL_a)이라고 함)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
용량 소자(562)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은 전위 공급선(VL_a)에 전기적으로 접속된다. 또한 트랜지스터(554)의 게이트 전극은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 양극 및 음극 중 한쪽은 전위 공급선(VL_b)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는 예를 들어 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 다만, 발광 소자(572)로서는 이에 한정되지 않고, 무기 재료를 포함하는 무기 EL 소자를 사용하여도 좋다.
또한 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위(VSS)가 공급된다.
도 49의 (C)의 화소 회로(501)를 가지는 표시 장치에서는, 예를 들어 도 49의 (A)에 도시된 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)를 순차적으로 선택하고, 트랜지스터(552)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(501)는 트랜지스터(552)가 오프 상태가 됨으로써 유지 상태가 된다. 또한 기록된 데이터 신호의 전위에 따라 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되고, 발광 소자(572)는 흐르는 전류량에 따른 휘도로 발광한다. 이를 행마다 순차적으로 수행함으로써 화상을 표시할 수 있다.
본 실시형태에서 예시한 구성예, 및 그들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예, 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 13)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 가지는 표시 모듈에 대하여 도 50을 사용하여 설명한다.
[1. 표시 모듈]
도 50에 도시된 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백라이트(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 가진다.
본 발명의 일 형태의 반도체 장치는 예를 들어, 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는 터치 패널(8004) 및 표시 패널(8006)의 크기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩시켜 사용할 수 있다. 또한 표시 패널(8006)의 대향 기판(밀봉 기판)에, 터치 패널 기능을 부여하는 것도 가능하다. 또한 표시 패널(8006)의 각 화소 내에 광 센서를 제공하여, 광학식 터치 패널로 하는 것도 가능하다.
백라이트(8007)는 광원(8008)을 가진다. 또한 도 50에는 백라이트(8007) 위에 광원(8008)을 배치하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 백라이트(8007)의 단부에 광원(8008)을 배치하고, 거기에다 광 확산판을 사용하는 구성으로 하여도 좋다. 또한 유기 EL 소자 등의 자발광형 발광 소자를 사용하는 경우, 또는 반사형 패널 등의 경우에는, 백라이트(8007)를 제공하지 않는 구성으로 하여도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로서의 기능을 가진다. 또한 프레임(8009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 좋고, 별도로 제공한 배터리(8011)에 의한 전원이어도 좋다. 배터리(8011)는, 상용 전원을 사용하는 경우에는 생략할 수 있다.
또한 표시 모듈(8000)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가로 제공하여도 좋다.
본 실시형태에서 예시한 구성예, 및 그들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예, 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
100: 용량 소자
100A: 트랜지스터
102: 기판
104: 절연층
108: 반도체층
108n: 영역
110: 도전체
112: 도전체
114: 금속 산화물층
116: 절연층
118: 절연층
120: 도전체
121a: 도전층
121b: 도전층
130: 절연체
140: 절연층
141: 도전층
141a: 개구부
141b: 개구부
142: 도전층
150: 절연체
200: 트랜지스터
200a: 트랜지스터
200b: 트랜지스터
200c: 트랜지스터
200d: 트랜지스터
200e: 트랜지스터
200f: 트랜지스터
200g: 트랜지스터
200h: 트랜지스터
200i: 트랜지스터
200j: 트랜지스터
200k: 트랜지스터
203: 도전체
203a: 도전체
203b: 도전체
205: 도전체
205a: 도전체
205b: 도전체
208: 절연체
210: 절연체
212: 절연체
214: 절연체
216: 절연체
218: 도전체
220: 절연체
222: 절연체
224: 절연체
224A: 절연막
230: 산화물
230a: 산화물
230A: 산화막
230b: 산화물
230B: 산화막
230c: 산화물
230C: 산화막
231: 영역
231a: 영역
231b: 영역
232: 접합 영역
232a: 접합 영역
232b: 접합 영역
234: 영역
239: 영역
246: 도전체
248: 도전체
250: 절연체
250A: 절연막
252a: 도전체
252b: 도전체
260: 도전체
260a: 도전체
260A: 도전막
260b: 도전체
260B: 도전막
270: 절연체
270A: 절연막
271: 절연체
271A: 절연막
272: 절연체
272A: 절연막
274: 절연체
274A: 절연막
275: 절연체
275A: 절연막
280: 절연체
282: 절연체
286: 절연체
288: 과잉 산소
300: 트랜지스터
311: 기판
313: 반도체 영역
314a: 저저항 영역
314b: 저저항 영역
315: 절연체
316: 도전체
320: 절연체
322: 절연체
324: 절연체
326: 절연체
328: 도전체
330: 도전체
350: 절연체
352: 절연체
354: 절연체
356: 도전체
360: 절연체
362: 절연체
364: 절연체
366: 도전체
370: 절연체
372: 절연체
374: 절연체
376: 도전체
380: 절연체
382: 절연체
384: 절연체
386: 도전체
400: 트랜지스터
403: 도전체
403a: 도전체
403b: 도전체
405: 도전체
405a: 도전체
405b: 도전체
430c: 산화물
431a: 산화물
431b: 산화물
432a: 산화물
432b: 산화물
450: 절연체
460: 도전체
460a: 도전체
460b: 도전체
470: 절연체
472: 절연체
501: 화소 회로
502: 화소부
504: 구동 회로부
504a: 게이트 드라이버
504b: 소스 드라이버
506: 보호 회로
507: 단자부
550: 트랜지스터
552: 트랜지스터
554: 트랜지스터
560: 용량 소자
562: 용량 소자
570: 액정 소자
572: 발광 소자
650a: 메모리 셀
650b: 메모리 셀
700: 표시 장치
700A: 표시 장치
701: 기판
702: 화소부
704: 소스 드라이버 회로부
705: 기판
706: 게이트 드라이버 회로부
708: FPC 단자부
710: 신호선
711: 배선부
712: 밀봉재
716: FPC
721: 소스 드라이버 IC
722: 게이트 드라이버 회로
723: FPC
724: 프린트 기판
730: 절연막
732: 밀봉막
734: 절연막
736: 착색막
738: 차광막
750: 트랜지스터
752: 트랜지스터
760: 접속 전극
770: 평탄화 절연막
772: 도전막
773: 절연막
774: 도전막
775: 액정 소자
776: 액정층
778: 구조체
780: 이방성 도전막
782: 발광 소자
786: EL층
788: 도전막
790: 용량 소자
811: 기판
812: 회로 영역
813: 분리 영역
814: 분리선
815: 칩
850: 전자 부품
852: 프린트 기판
854: 실장 기판
855: 리드
1001: 배선
1002: 배선
1003: 배선
1004: 배선
1005: 배선
1006: 배선
1007: 배선
1008: 배선
1009: 배선
1010: 배선
1400: DOSRAM
1405: 컨트롤러
1410: 행 회로
1411: 디코더
1412: 워드선 드라이버 회로
1413: 열 실렉터
1414: 감지 증폭기 드라이버 회로
1415: 열 회로
1416: 글로벌 감지 증폭기 어레이
1417: 입출력 회로
1420: MC-SA 어레이
1422: 메모리 셀 어레이
1423: 감지 증폭기 어레이
1425: 로컬 메모리 셀 어레이
1426: 로컬 감지 증폭기 어레이
1444: 스위치 어레이
1445: 메모리 셀
1446: 감지 증폭기
1447: 글로벌 감지 증폭기
1600: NOSRAM
1610: 메모리 셀 어레이
1611: 메모리 셀
1611-1614: 메모리 셀
1612: 메모리 셀
1613: 메모리 셀
1614: 메모리 셀
1640: 컨트롤러
1650: 행 드라이버
1651: 행 디코더
1652: 워드선 드라이버
1660: 열 드라이버
1661: 열 디코더
1662: 드라이버
1663: DAC
1670: 출력 드라이버
1671: 실렉터
1672: ADC
1673: 출력 버퍼
2000: CDMA
2910: 정보 단말
2911: 하우징
2912: 표시부
2913: 카메라
2914: 스피커부
2915: 조작 스위치
2916: 외부 접속부
2917: 마이크로폰
2920: 노트북형 퍼스널 컴퓨터
2921: 하우징
2922: 표시부
2923: 키보드
2924: 포인팅 디바이스
2940: 비디오 카메라
2941: 하우징
2942: 하우징
2943: 표시부
2944: 조작 스위치
2945: 렌즈
2946: 접속부
2950: 정보 단말
2951: 하우징
2952: 표시부
2960: 정보 단말
2961: 하우징
2962: 표시부
2963: 밴드
2964: 버클
2965: 조작 스위치
2966: 입출력 단자
2967: 아이콘
2980: 자동차
2981: 차체
2982: 차륜
2983: 대시보드
2984: 라이트
3110: OS-FPGA
3111: 컨트롤러
3112: 워드 드라이버
3113: 데이터 드라이버
3115: 프로그래머블 에리어
3117: IOB
3119: 코어
3120: LAB
3121: PLE
3123: LUT 블록
3124: 레지스터 블록
3125: 실렉터
3126: CM
3127: 파워 스위치
3128: CM
3130: SAB
3131: SB
3133: PRS
3135: CM
3137: 메모리 회로
3137B: 메모리 회로
3140: OS-FF
3141: FF
3142: 섀도 레지스터
3143: 메모리 회로
3143B: 메모리 회로
3188: 인버터 회로
3189: 인버터 회로
4010: 연산부
4011: 아날로그 연산 회로
4012: DOSRAM
4013: NOSRAM
4014: FPGA
4020: 제어부
4021: CPU
4022: GPU
4023: PLL
4025: PROM
4026: 메모리 컨트롤러
4027: 전원 회로
4028: PMU
4030: 입출력부
4031: 외부 기억 제어 회로
4032: 음성 코덱
4033: 영상 코덱
4034: 범용 입출력 모듈
4035: 통신 모듈
4041: AI 시스템
4041_n: AI 시스템
4041_1: AI 시스템
4041A: AI 시스템
4041B: AI 시스템
4098: 버스선
4099: 네트워크
7000: AI 시스템 IC
7001: 리드
7003: 회로부
7031: Si 트랜지스터층
7032: 배선층
7033: OS 트랜지스터층
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8005: FPC
8006: 표시 패널
8007: 백라이트
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리

Claims (11)

  1. 반도체 장치로서,
    기판 위의 제 1 절연체와,
    상기 제 1 절연체 위의 산화물과,
    상기 산화물 위의 제 2 절연체와,
    상기 제 2 절연체 위의 도전체와,
    상기 제 2 절연체의 측면 및 상기 도전체의 측면에 접하는 제 3 절연체와,
    상기 산화물의 적어도 상면에 접하고, 상기 제 3 절연체의 측면 및 상기 도전체의 상면에 접하는 제 4 절연체와,
    상기 제 4 절연체 위의 제 5 절연체와,
    상기 제 5 절연체 위의 제 6 절연체와,
    상기 제 6 절연체 위의 제 7 절연체를 가지고,
    상기 제 6 절연체는 산소를 가지고,
    상기 제 6 절연체와 상기 제 1 절연체는 접하는 영역을 가지는 것을 특징으로 하는, 반도체 장치.
  2. 반도체 장치로서,
    기판 위의 제 1 절연체와,
    상기 제 1 절연체 위의 제 1 산화물과,
    상기 제 1 산화물 위의 제 2 산화물과,
    상기 제 2 산화물 위의 제 3 산화물과,
    상기 제 3 산화물 위의 제 2 절연체와,
    상기 제 2 절연체 위의 도전체와,
    상기 제 2 절연체의 측면 및 상기 도전체의 측면에 접하는 제 3 절연체와,
    상기 제 2 산화물의 적어도 상면에 접하고, 상기 제 3 산화물의 측면, 상기 제 3 절연체의 측면, 및 상기 도전체의 상면에 접하는 제 4 절연체와,
    상기 제 4 절연체 위의 제 5 절연체와,
    상기 제 5 절연체 위의 제 6 절연체와,
    상기 제 6 절연체 위의 제 7 절연체를 가지고,
    상기 제 6 절연체는 산소를 가지고,
    상기 제 6 절연체와 상기 제 1 절연체는 접하는 영역을 가지고,
    상기 제 3 산화물은 상기 제 2 절연체보다 산소를 투과시키기 어렵고,
    상기 제 3 산화물은 상기 제 2 산화물보다 산소를 투과시키기 어려운 것을 특징으로 하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 절연체, 상기 제 5 절연체, 및 상기 제 7 절연체는 알루미늄 및 하프늄 중 어느 한쪽 또는 양쪽의 산화물을 가지는 것을 특징으로 하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 도전체의 측면과 상기 산화물의 저면이 이루는 각도는 75° 이상 100° 이하인 것을 특징으로 하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화물은 측면과 상면 사이에 만곡면을 가지고, 상기 만곡면의 곡률 반경이 3nm 이상 10nm 이하인 것을 특징으로 하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 산화물은 In과 원소 M과 Zn을 포함하고,
    상기 원소 M은 Al, Ga, Y, 또는 Sn인 것을 특징으로 하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 산화물은 제 1 영역과, 상기 제 2 절연체와 중첩되는 제 2 영역을 가지고,
    상기 제 1 영역의 적어도 일부는 상기 제 4 절연체와 접하고,
    상기 제 1 영역은 수소 및 질소 중 적어도 한쪽의 농도가 상기 제 2 영역보다 큰 것을 특징으로 하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 2 영역은 상기 제 3 절연체 및 상기 제 2 절연체와 중첩되는 부분을 가지는 것을 특징으로 하는, 반도체 장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 도전체는 도전성 산화물을 가지는 것을 특징으로 하는, 반도체 장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제 4 절연체는 수소 및 질소 중 어느 한쪽 또는 양쪽을 가지는 것을 특징으로 하는, 반도체 장치.
  11. 반도체 장치의 제작 방법으로서,
    기판 위에 제 1 절연체를 형성하고,
    상기 제 1 절연체 위에 산화물층을 형성하고,
    상기 산화물층 위에 제 1 절연막 및 도전막을 순차적으로 성막하고,
    상기 제 1 절연막 및 상기 도전막을 에칭하여 제 2 절연체 및 도전체를 형성하고,
    상기 제 1 절연체, 상기 산화물층, 상기 제 2 절연체, 및 상기 도전체를 덮도록, ALD법을 사용하여 제 2 절연막을 성막하고,
    상기 제 2 절연막에 드라이 에칭 처리를 수행하여, 상기 제 2 절연체의 측면 및 상기 도전체의 측면에 접하는 제 3 절연체를 형성하고,
    상기 제 1 절연체, 상기 산화물층, 상기 제 3 절연체, 및 상기 도전체를 덮도록, PECVD법을 사용하여 제 3 절연막을 성막하고,
    상기 제 3 절연막 위에 제 4 절연막을 성막하고,
    상기 산화물층을 포함하도록 상기 제 3 절연막 및 상기 제 4 절연막을 가공하여 제 4 절연체 및 제 5 절연체를 형성하고,
    상기 제 5 절연체 위에 제 6 절연체를 형성하고,
    상기 제 6 절연체 위에 스퍼터링법을 사용하여 제 7 절연체를 형성하는 것을 특징으로 하는, 반도체 장치의 제작 방법.
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