JP2001160721A - 電力増幅回路 - Google Patents
電力増幅回路Info
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Abstract
(57)【要約】
【課題】 低電圧駆動が可能で、かつバイアス安定度が
高く、直線性の高い電力増幅回路を提供する。 【解決手段】 ＋側入力信号と−側入力信号と差電圧信
号を増幅する差動増幅回路１０と、該差動増幅回路の出
力信号を増幅する増幅回路１２と、相補的に接続された
第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトラン
ジスタからなり、該ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタの接続点が負荷に接続されてなる出力回路１
６と、前記増幅回路の出力信号電流を所定の倍率に増倍
した電流を前記出力回路を介して前記負荷に供給する電
流ブースト回路１４とを有する。
高く、直線性の高い電力増幅回路を提供する。 【解決手段】 ＋側入力信号と−側入力信号と差電圧信
号を増幅する差動増幅回路１０と、該差動増幅回路の出
力信号を増幅する増幅回路１２と、相補的に接続された
第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトラン
ジスタからなり、該ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタの接続点が負荷に接続されてなる出力回路１
６と、前記増幅回路の出力信号電流を所定の倍率に増倍
した電流を前記出力回路を介して前記負荷に供給する電
流ブースト回路１４とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、電力増幅回路に係
り、特にＣＭＯＳトランジスタを有し、且つＡＢ級で動
作するプッシュプル増幅回路に関する。本発明は、例え
ば、携帯電話装置、携帯用ゲーム機のように電池寿命を
確保する必要のある省電力型機器に使用するに好適な電
力増幅回路に関する。
り、特にＣＭＯＳトランジスタを有し、且つＡＢ級で動
作するプッシュプル増幅回路に関する。本発明は、例え
ば、携帯電話装置、携帯用ゲーム機のように電池寿命を
確保する必要のある省電力型機器に使用するに好適な電
力増幅回路に関する。
【０００２】
【従来の技術】従来から、ＣＭＯＳトランジスタを備え
たプッシュプル型電力増幅回路は広く用いられている。
図３は従来のこの種の電力増幅回路の構成を示す。同図
において、電力増幅回路は、バイアス回路２０と、差動
増幅回路２２と、レベルシフト回路２４と、出力回路２
６と有している。差動増幅回路２２は、カレントミラー
回路を構成するＰＭＯＳトランジスタＴ２、Ｔ５と、＋
側入力信号ＩＮがゲート端子に入力されるＮＭＯＳトラ
ンジスタＴ６と、−側入力信号ＩＮがゲート端子に入力
されるＮＭＯＳトランジスタＴ３とからなる差動入力回
路と、定電流源を構成するＮＭＯＳトランジスタＴ４と
を有している。
たプッシュプル型電力増幅回路は広く用いられている。
図３は従来のこの種の電力増幅回路の構成を示す。同図
において、電力増幅回路は、バイアス回路２０と、差動
増幅回路２２と、レベルシフト回路２４と、出力回路２
６と有している。差動増幅回路２２は、カレントミラー
回路を構成するＰＭＯＳトランジスタＴ２、Ｔ５と、＋
側入力信号ＩＮがゲート端子に入力されるＮＭＯＳトラ
ンジスタＴ６と、−側入力信号ＩＮがゲート端子に入力
されるＮＭＯＳトランジスタＴ３とからなる差動入力回
路と、定電流源を構成するＮＭＯＳトランジスタＴ４と
を有している。
【０００３】カレントミラー回路を構成するＰＭＯＳト
ランジスタＴ２、Ｔ５のソース側は正電圧電源ＶDDと接
続されている。バイアス回路２０は、動作バイアス点の
設定用抵抗Ｒ１と、バイアス電圧発生用のＮＭＯＳトラ
ンジスタＴ１を有しており、正電圧電源ＶDDと負電圧電
源ＶSSとの間に挿入されている。差動増幅回路２２を構
成するＮＭＯＳトランジスタトランジスタＴ４は、バイ
アス回路２０により飽和領域に動作点が設定され、定電
流源として機能している。レベルシフト回路２４は、Ｎ
ＭＯＳトランジスタＴ９、Ｔ１０を有しており、出力回
路２６は、相補的に接続されたＰＭＯＳトランジスタＴ
７、ＮＭＯＳトランジスタＴ８を有しており、ＰＭＯＳ
トランジスタＴ７、ＮＭＯＳトランジスタＴ８の共通接
続されたドレインに出力端子outが接続されている。
ランジスタＴ２、Ｔ５のソース側は正電圧電源ＶDDと接
続されている。バイアス回路２０は、動作バイアス点の
設定用抵抗Ｒ１と、バイアス電圧発生用のＮＭＯＳトラ
ンジスタＴ１を有しており、正電圧電源ＶDDと負電圧電
源ＶSSとの間に挿入されている。差動増幅回路２２を構
成するＮＭＯＳトランジスタトランジスタＴ４は、バイ
アス回路２０により飽和領域に動作点が設定され、定電
流源として機能している。レベルシフト回路２４は、Ｎ
ＭＯＳトランジスタＴ９、Ｔ１０を有しており、出力回
路２６は、相補的に接続されたＰＭＯＳトランジスタＴ
７、ＮＭＯＳトランジスタＴ８を有しており、ＰＭＯＳ
トランジスタＴ７、ＮＭＯＳトランジスタＴ８の共通接
続されたドレインに出力端子outが接続されている。
【０００４】このように構成された電力増幅回路におい
ては、バイアス回路２０で正電圧電源ＶDDと負電源電圧
ＶSSとの差電圧からトランジスタＴ１での電圧降下を差
し引いた電圧が抵抗Ｒ１に加わり、ＮＢ節点で抵抗Ｒ１
とＮＭＯＳトランジスタＴ１が接続された直流回路に電
流が流れる。この電流の大きさは、バイアス電圧の形で
ＮＢ節点を通して各素子に供給され、各素子の動作点が
決定される。差動増幅回路２２では、ＮＭＯＳトランジ
スタＴ３とＴ６、並びにＰＭＯＳトランジスタＴ２とＴ
５とは特性が相等しいものが用いられている。Ｎ３節点
は、ＰＭＯＳトランジスタＴ５とＮＭＯＳトランジスタ
Ｔ６の共通接続点で、Ｎ３節点電圧ＶN3は＋側入力信号
電圧Ｖ+INと−側入力信号電圧Ｖ-INとの差電圧（Ｖ+IN
−Ｖ-IN）の変化に応じて大きく変動する。即ち、ＰＭ
ＯＳトランジスタＴ５、ＮＭＯＳトランジスタＴ６のド
レイン電流ＩDとドレイン・ソース間電圧ＶDSに起因する
負荷抵抗を用いて、アクティブロードにより電圧利得を
高めている。
ては、バイアス回路２０で正電圧電源ＶDDと負電源電圧
ＶSSとの差電圧からトランジスタＴ１での電圧降下を差
し引いた電圧が抵抗Ｒ１に加わり、ＮＢ節点で抵抗Ｒ１
とＮＭＯＳトランジスタＴ１が接続された直流回路に電
流が流れる。この電流の大きさは、バイアス電圧の形で
ＮＢ節点を通して各素子に供給され、各素子の動作点が
決定される。差動増幅回路２２では、ＮＭＯＳトランジ
スタＴ３とＴ６、並びにＰＭＯＳトランジスタＴ２とＴ
５とは特性が相等しいものが用いられている。Ｎ３節点
は、ＰＭＯＳトランジスタＴ５とＮＭＯＳトランジスタ
Ｔ６の共通接続点で、Ｎ３節点電圧ＶN3は＋側入力信号
電圧Ｖ+INと−側入力信号電圧Ｖ-INとの差電圧（Ｖ+IN
−Ｖ-IN）の変化に応じて大きく変動する。即ち、ＰＭ
ＯＳトランジスタＴ５、ＮＭＯＳトランジスタＴ６のド
レイン電流ＩDとドレイン・ソース間電圧ＶDSに起因する
負荷抵抗を用いて、アクティブロードにより電圧利得を
高めている。
【０００５】出力回路２６は、ＮＭＯＳトランジスタＴ
８がＰＭＯＳトランジスタＴ７の負荷として動作するア
クティブロードとなっていると共に、ＮＭＯＳトランジ
スタＴ８にはＮＭＯＳトランジスタＴ９を通して信号が
加えられて動作する。ＰＭＯＳトランジスタＴ７はＮ３
節点電圧ＶN3に応じてＰＭＯＳトランジスタＴ７の電流
が変化する。コンデンサＣｃは高周波において利得を低
下させて、発振を防止する。この電流の変化はアクティ
ブロードにより大振幅の信号に変換されて出力端子out
から出力される。レベルシフト回路２４は、差動増幅回
路２２から供給される差電圧（Ｖ+IN−Ｖ-IN）の電圧レ
ベルを変換して、出力回路２６に供給している。
８がＰＭＯＳトランジスタＴ７の負荷として動作するア
クティブロードとなっていると共に、ＮＭＯＳトランジ
スタＴ８にはＮＭＯＳトランジスタＴ９を通して信号が
加えられて動作する。ＰＭＯＳトランジスタＴ７はＮ３
節点電圧ＶN3に応じてＰＭＯＳトランジスタＴ７の電流
が変化する。コンデンサＣｃは高周波において利得を低
下させて、発振を防止する。この電流の変化はアクティ
ブロードにより大振幅の信号に変換されて出力端子out
から出力される。レベルシフト回路２４は、差動増幅回
路２２から供給される差電圧（Ｖ+IN−Ｖ-IN）の電圧レ
ベルを変換して、出力回路２６に供給している。
【０００６】そして、信号増幅をリニアに行うＡ級動作
をさせる場合には、入力信号の有無に拘わらず、常時バ
イアス電流を流す。他方、大電力増幅回路の場合にはＢ
級動作をさせるため、バイアス電圧をゼロ電圧として無
信号時にバイアス電流が流れるのを防止する。しかし、
Ｂ級動作ではゼロ電流付近における特性の非直線性に起
因するクロスオーバ歪が発生する。そこで、クロスオー
バ歪を防止する為、バイアス電流を常時、僅かに流すＡ
Ｂ級動作が用いられている。
をさせる場合には、入力信号の有無に拘わらず、常時バ
イアス電流を流す。他方、大電力増幅回路の場合にはＢ
級動作をさせるため、バイアス電圧をゼロ電圧として無
信号時にバイアス電流が流れるのを防止する。しかし、
Ｂ級動作ではゼロ電流付近における特性の非直線性に起
因するクロスオーバ歪が発生する。そこで、クロスオー
バ歪を防止する為、バイアス電流を常時、僅かに流すＡ
Ｂ級動作が用いられている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
この種の電力増幅回路にあっては、信号が入力されてい
ない状態でも出力回路にある程度、アイドリング電流を
流してたために消費電力が大きいという問題があった。
特に携帯電話装置等の携帯用電子機器にあっては、電池
により電子回路に電源供給がされているために、消費電
力の低減は大きな課題となっていた。また携帯用機器で
は限定されたスーペースに回路を実装する必要性がある
ことからＩＣ化に適した低電圧駆動の回路が望まれる。
この種の電力増幅回路にあっては、信号が入力されてい
ない状態でも出力回路にある程度、アイドリング電流を
流してたために消費電力が大きいという問題があった。
特に携帯電話装置等の携帯用電子機器にあっては、電池
により電子回路に電源供給がされているために、消費電
力の低減は大きな課題となっていた。また携帯用機器で
は限定されたスーペースに回路を実装する必要性がある
ことからＩＣ化に適した低電圧駆動の回路が望まれる。
【０００８】本発明はこのような事情に鑑みてなされた
ものであり、低電圧駆動が可能で、かつバイアス安定度
が高く、直線性の高い電力増幅回路を提供することを目
的とする。
ものであり、低電圧駆動が可能で、かつバイアス安定度
が高く、直線性の高い電力増幅回路を提供することを目
的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、＋側入力信号と−側入力
信号と差電圧信号を増幅する差動増幅回路と、該差動増
幅回路の出力信号を増幅する増幅回路と、相補的に接続
された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳ
トランジスタからなり、該ＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタの接続点が負荷に接続されてなる出力
回路と、前記増幅回路の出力信号電流を所定の倍率に増
倍した電流を前記出力回路を介して前記負荷に供給する
電流ブースト回路とを有することを特徴とする。
に、請求項１に記載の発明は、＋側入力信号と−側入力
信号と差電圧信号を増幅する差動増幅回路と、該差動増
幅回路の出力信号を増幅する増幅回路と、相補的に接続
された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳ
トランジスタからなり、該ＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタの接続点が負荷に接続されてなる出力
回路と、前記増幅回路の出力信号電流を所定の倍率に増
倍した電流を前記出力回路を介して前記負荷に供給する
電流ブースト回路とを有することを特徴とする。
【００１０】また、請求項２に記載の発明は、請求項１
に記載の電力増幅回路において、前記電流ブースト回路
は、前記出力回路を構成する第１のＰＭＯＳトランジス
タ及び第１のＮＭＯＳトランジスタと各々、カレントミ
ラー回路を構成する第２のＰＭＯＳトランジスタ及び第
２のＮＭＯＳトランジスタを有し、通常は前記カレント
ミラー回路を構成する第２のＰＭＯＳトランジスタ及び
第２のＮＭＯＳトランジスタには微小電流が流れるよう
にバイアス設定されており、前記差動増幅回路に信号が
入力された際には前記増幅回路により増幅された信号電
流と前記微小電流とが重畳された電流が流れるように構
成されたことを特徴とする。
に記載の電力増幅回路において、前記電流ブースト回路
は、前記出力回路を構成する第１のＰＭＯＳトランジス
タ及び第１のＮＭＯＳトランジスタと各々、カレントミ
ラー回路を構成する第２のＰＭＯＳトランジスタ及び第
２のＮＭＯＳトランジスタを有し、通常は前記カレント
ミラー回路を構成する第２のＰＭＯＳトランジスタ及び
第２のＮＭＯＳトランジスタには微小電流が流れるよう
にバイアス設定されており、前記差動増幅回路に信号が
入力された際には前記増幅回路により増幅された信号電
流と前記微小電流とが重畳された電流が流れるように構
成されたことを特徴とする。
【００１１】また、請求項３に記載の発明は、請求項１
または２のいずれかに記載の電力増幅回路において、前
記所定の倍率は、カレントミラー回路を構成する前記第
１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジ
スタと前記第２のＰＭＯＳトランジスタ及び第２のＮＭ
ＯＳトランジスタのトランジスタサイズ比により設定さ
れることを特徴とする。
または２のいずれかに記載の電力増幅回路において、前
記所定の倍率は、カレントミラー回路を構成する前記第
１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジ
スタと前記第２のＰＭＯＳトランジスタ及び第２のＮＭ
ＯＳトランジスタのトランジスタサイズ比により設定さ
れることを特徴とする。
【００１２】によれば、＋側入力信号と−側入力信号と
差電圧信号を増幅する差動増幅回路と、該差動増幅回路
の出力信号を増幅する増幅回路と、相補的に接続された
第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトラン
ジスタからなり、該ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタの接続点が負荷に接続されてなる出力回路
と、前記増幅回路の出力信号電流を所定の倍率に増倍し
た電流を前記出力回路を介して前記負荷に供給する電流
ブースト回路とを有するので、低電圧駆動が可能で、か
つアイドル電流を極めて小さい電流値となるように抑制
することができ、それ故バイアス安定度を高くすること
ができる。また電流ブースト回路に供給される電流と出
力回路に供給する電流との比率をプロセスで正確に設定
することができるので、直線性の高い電力増幅回路が得
られる。
差電圧信号を増幅する差動増幅回路と、該差動増幅回路
の出力信号を増幅する増幅回路と、相補的に接続された
第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトラン
ジスタからなり、該ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタの接続点が負荷に接続されてなる出力回路
と、前記増幅回路の出力信号電流を所定の倍率に増倍し
た電流を前記出力回路を介して前記負荷に供給する電流
ブースト回路とを有するので、低電圧駆動が可能で、か
つアイドル電流を極めて小さい電流値となるように抑制
することができ、それ故バイアス安定度を高くすること
ができる。また電流ブースト回路に供給される電流と出
力回路に供給する電流との比率をプロセスで正確に設定
することができるので、直線性の高い電力増幅回路が得
られる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１に本発明の実施の形態に係る
電力増幅回路の構成を示す。同図において、本発明の実
施の形態に係る電力増幅回路は、＋側入力信号と−側入
力信号と差電圧信号を増幅する差動増幅回路１０と、該
差動増幅回路１０の出力信号を増幅する増幅回路１２
と、相補的に接続されたＰＭＯＳトランジスタＭＰ６及
びＮＭＯＳトランジスタＭＮ７からなり、該ＰＭＯＳト
ランジスタＭＰ６のドレインとＮＭＯＳトランジスタＭ
Ｎ７のドレインとが接続された接続点が出力端子OUTを
介して負荷ＲＬに接続されてなる出力回路１６と、増幅
回路１２の出力信号電流を所定の倍率に増倍した電流を
出力回路１６を介して負荷ＲＬに供給する電流ブースト
回路１４とを有している。尚、負荷ＲＬは本実施の形態
では携帯電話装置等の携帯用電子機器に使用されるスピ
ーカである。
を参照して説明する。図１に本発明の実施の形態に係る
電力増幅回路の構成を示す。同図において、本発明の実
施の形態に係る電力増幅回路は、＋側入力信号と−側入
力信号と差電圧信号を増幅する差動増幅回路１０と、該
差動増幅回路１０の出力信号を増幅する増幅回路１２
と、相補的に接続されたＰＭＯＳトランジスタＭＰ６及
びＮＭＯＳトランジスタＭＮ７からなり、該ＰＭＯＳト
ランジスタＭＰ６のドレインとＮＭＯＳトランジスタＭ
Ｎ７のドレインとが接続された接続点が出力端子OUTを
介して負荷ＲＬに接続されてなる出力回路１６と、増幅
回路１２の出力信号電流を所定の倍率に増倍した電流を
出力回路１６を介して負荷ＲＬに供給する電流ブースト
回路１４とを有している。尚、負荷ＲＬは本実施の形態
では携帯電話装置等の携帯用電子機器に使用されるスピ
ーカである。
【００１４】差動増幅回路１０は、＋側入力信号（＋Ｉ
Ｎ）が入力されるＰＭＯＳトランジスタＭＰ１と、−側
入力信号（−ＩＮ）が入力されるＰＭＯＳトランジスタ
ＭＰ２のソースが共通接続され、電流源１１を介して電
源ＶＤＤに接続された差動入力回路と、ＰＭＯＳトラン
ジスタＭＰ１、ＭＰ２のドレイン側に接続された、ＮＭ
ＯＳトランジスタＭＮ１、ＭＮ２からなるカレントミラ
ー回路とから構成されている。また、増幅回路１２は、
差動増幅回路１０の出力信号を増幅するＮＭＯＳトラン
ジスタＮＭ３と、ＮＭＯＳトランジスタＮＭ３のドレイ
ンと電源ＶＤＤとの間に接続された定電流源１３とから
なる。ＮＭＯＳトランジスタＮＭ３のソースは電源ＶＳ
Ｓに接続されている。
Ｎ）が入力されるＰＭＯＳトランジスタＭＰ１と、−側
入力信号（−ＩＮ）が入力されるＰＭＯＳトランジスタ
ＭＰ２のソースが共通接続され、電流源１１を介して電
源ＶＤＤに接続された差動入力回路と、ＰＭＯＳトラン
ジスタＭＰ１、ＭＰ２のドレイン側に接続された、ＮＭ
ＯＳトランジスタＭＮ１、ＭＮ２からなるカレントミラ
ー回路とから構成されている。また、増幅回路１２は、
差動増幅回路１０の出力信号を増幅するＮＭＯＳトラン
ジスタＮＭ３と、ＮＭＯＳトランジスタＮＭ３のドレイ
ンと電源ＶＤＤとの間に接続された定電流源１３とから
なる。ＮＭＯＳトランジスタＮＭ３のソースは電源ＶＳ
Ｓに接続されている。
【００１５】電流ブースト回路１４は、出力回路１６を
構成するＰＭＯＳトランジスタＭＰ６及びＮＭＯＳトラ
ンジスタＭＮ７と各々、カレントミラー回路を構成する
ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタ
ＮＭ５を有している。さらに、ＰＭＯＳトランジスタＭ
Ｐ３及びＮＭＯＳトランジスタＮＭ５に直列にＮＭＯＳ
トランジスタＭＮ４、ＰＭＯＳトランジスタＭＰ４が接
続されている。ＰＭＯＳトランジスタＭＰ３のドレイン
はＮＭＯＳトランジスタＭＮ４のドレインに接続され、
ＮＭＯＳトランジスタＭＮ４のソースはＰＭＯＳトラン
ジスタＭＰ４のソースに接続されている。また、ＰＭＯ
ＳトランジスタＭＰ４のドレインはＮＭＯＳトランジス
タＭＮ５のドレインに、ＮＭＯＳトランジスタＭＮ５の
ソースは電源ＶＳＳに接続されている。
構成するＰＭＯＳトランジスタＭＰ６及びＮＭＯＳトラ
ンジスタＭＮ７と各々、カレントミラー回路を構成する
ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタ
ＮＭ５を有している。さらに、ＰＭＯＳトランジスタＭ
Ｐ３及びＮＭＯＳトランジスタＮＭ５に直列にＮＭＯＳ
トランジスタＭＮ４、ＰＭＯＳトランジスタＭＰ４が接
続されている。ＰＭＯＳトランジスタＭＰ３のドレイン
はＮＭＯＳトランジスタＭＮ４のドレインに接続され、
ＮＭＯＳトランジスタＭＮ４のソースはＰＭＯＳトラン
ジスタＭＰ４のソースに接続されている。また、ＰＭＯ
ＳトランジスタＭＰ４のドレインはＮＭＯＳトランジス
タＭＮ５のドレインに、ＮＭＯＳトランジスタＭＮ５の
ソースは電源ＶＳＳに接続されている。
【００１６】また、電流ブースト回路１４は、ＮＭＯＳ
トランジスタＭＮ４、ＰＭＯＳトランジスタＭＰ４とそ
れぞれ、カレントミラー回路を構成するＮＭＯＳトラン
ジスタＭＮ６、ＰＭＯＳトランジスタＭＰ５のソースが
共通接続されており、ＮＭＯＳトランジスタＭＮ６のド
レインは抵抗Ｒ２を介して電源ＶＤＤに、ＰＭＯＳトラ
ンジスタＭＰ５のドレインは抵抗Ｒ３を介して電源ＶＳ
Ｓに、それぞれ接続されている。抵抗Ｒ２、Ｒ３はバイ
アス抵抗であり、抵抗Ｒ２、Ｒ３の抵抗値により無信号
入力時にＮＭＯＳトランジスタＭＮ６、ＰＭＯＳトラン
ジスタＭＰ５に流れる電流が設定される。
トランジスタＭＮ４、ＰＭＯＳトランジスタＭＰ４とそ
れぞれ、カレントミラー回路を構成するＮＭＯＳトラン
ジスタＭＮ６、ＰＭＯＳトランジスタＭＰ５のソースが
共通接続されており、ＮＭＯＳトランジスタＭＮ６のド
レインは抵抗Ｒ２を介して電源ＶＤＤに、ＰＭＯＳトラ
ンジスタＭＰ５のドレインは抵抗Ｒ３を介して電源ＶＳ
Ｓに、それぞれ接続されている。抵抗Ｒ２、Ｒ３はバイ
アス抵抗であり、抵抗Ｒ２、Ｒ３の抵抗値により無信号
入力時にＮＭＯＳトランジスタＭＮ６、ＰＭＯＳトラン
ジスタＭＰ５に流れる電流が設定される。
【００１７】通常は、すなわち無信号入力時には、出力
回路１６のＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトラ
ンジスタＭＮ７とカレントミラー回路を構成するＰＭＯ
ＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ５
に、抵抗Ｒ２、Ｒ３及びＮＭＯＳトランジスタＭＮ６、
ＭＰ５により微小電流（例えば、１μＡ）が流れるよう
にバイアス設定されており、差動増幅回路１０に信号が
入力された際には増幅回路１２により増幅された信号電
流と前記微小電流とが重畳された電流が流れるようにな
っている。
回路１６のＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトラ
ンジスタＭＮ７とカレントミラー回路を構成するＰＭＯ
ＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ５
に、抵抗Ｒ２、Ｒ３及びＮＭＯＳトランジスタＭＮ６、
ＭＰ５により微小電流（例えば、１μＡ）が流れるよう
にバイアス設定されており、差動増幅回路１０に信号が
入力された際には増幅回路１２により増幅された信号電
流と前記微小電流とが重畳された電流が流れるようにな
っている。
【００１８】一方、ＰＭＯＳトランジスタＭＰ３、ＭＰ
４、ＮＭＯＳトランジスタＭＮ４，ＭＮ５のトランジス
タサイズを１とすると、出力回路を構成するＰＭＯＳト
ランジスタＭＰ６、ＮＭＯＳトランジスタＭＮ７の各々
のトランジスタサイズは例えば、３００に設定される。
ＮＭＯＳトランジスタＭＮ２のドレイン−ソース間に接
続された抵抗Ｒ１、コンデンサＣ１と、ＰＭＯＳトラン
ジスタＭＰ４のソースと出力端子OUTとの間に接続され
たコンデンサＣcは位相補償用である。
４、ＮＭＯＳトランジスタＭＮ４，ＭＮ５のトランジス
タサイズを１とすると、出力回路を構成するＰＭＯＳト
ランジスタＭＰ６、ＮＭＯＳトランジスタＭＮ７の各々
のトランジスタサイズは例えば、３００に設定される。
ＮＭＯＳトランジスタＭＮ２のドレイン−ソース間に接
続された抵抗Ｒ１、コンデンサＣ１と、ＰＭＯＳトラン
ジスタＭＰ４のソースと出力端子OUTとの間に接続され
たコンデンサＣcは位相補償用である。
【００１９】上記構成からなる電力増幅回路の動作につ
いて説明する。上記構成において、差動増幅回路１０に
信号が入力されていない状態では電流ブースト回路１４
における、抵抗Ｒ２、Ｒ３の抵抗値により設定された電
流がＮＭＯＳトランジスタＮＭ６、ＰＭＯＳトランジス
タＭＰ５に流れる。すると、ＮＭＯＳトランジスタＮＭ
６、ＰＭＯＳトランジスタＭＰ５とカレントミラー回路
を構成するＮＭＯＳトランジスタＭＮ４、ＰＭＯＳトラ
ンジスタＭＰ４にトランジスタ比に応じた微小電流（本
実施の形態では、例えば、１μＡ）が流れ、この微小電
流はＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジス
タＭＮ５にも流れる。
いて説明する。上記構成において、差動増幅回路１０に
信号が入力されていない状態では電流ブースト回路１４
における、抵抗Ｒ２、Ｒ３の抵抗値により設定された電
流がＮＭＯＳトランジスタＮＭ６、ＰＭＯＳトランジス
タＭＰ５に流れる。すると、ＮＭＯＳトランジスタＮＭ
６、ＰＭＯＳトランジスタＭＰ５とカレントミラー回路
を構成するＮＭＯＳトランジスタＭＮ４、ＰＭＯＳトラ
ンジスタＭＰ４にトランジスタ比に応じた微小電流（本
実施の形態では、例えば、１μＡ）が流れ、この微小電
流はＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジス
タＭＮ５にも流れる。
【００２０】この結果、ＰＭＯＳトランジスタＭＰ３、
ＮＭＯＳトランジスタＭＮ５とカレントミラー回路を構
成するＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジ
スタＭＮ７にはＰＭＯＳトランジスタＭＰ３、ＮＭＯＳ
トランジスタＭＮ５とＰＭＯＳトランジスタＭＰ６、Ｎ
ＭＯＳトランジスタＭＮ７とのトランジスタ比が１：３
００となるようにトランジスタが作製されているので、
無負荷時において出力回路１６のＰＭＯＳトランジスタ
ＭＰ６、ＮＭＯＳトランジスタＭＮ７には３００μＡの
アイドル電流が流れる。この電流値は従来に比して非常
に小さい値である。
ＮＭＯＳトランジスタＭＮ５とカレントミラー回路を構
成するＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジ
スタＭＮ７にはＰＭＯＳトランジスタＭＰ３、ＮＭＯＳ
トランジスタＭＮ５とＰＭＯＳトランジスタＭＰ６、Ｎ
ＭＯＳトランジスタＭＮ７とのトランジスタ比が１：３
００となるようにトランジスタが作製されているので、
無負荷時において出力回路１６のＰＭＯＳトランジスタ
ＭＰ６、ＮＭＯＳトランジスタＭＮ７には３００μＡの
アイドル電流が流れる。この電流値は従来に比して非常
に小さい値である。
【００２１】次に、電力増幅回路の出力端子OUTに負荷
ＲＬが接続され、差動増幅回路１０に入力端子１００、
１０１より交流信号が入力された場合には、差動増幅回
路１０より出力された差動増幅信号が増幅回路１２によ
り所定のレベルまで増幅され、交流信号の正相分は、電
源ＶＤＤより電流ブースト回路１４のＰＭＯＳトランジ
スタＭＰ３、ＮＭＯＳトランジスタＭＮ４を介して増幅
回路１２のＮＭＯＳトランジスタＭＮ３に流れ込み、ま
た交流信号の逆相分は、増幅回路１２のＮＭＯＳトラン
ジスタＭＮ３のドレイン側から電流ブースト回路１４の
ＰＭＯＳトランジスタＭＰ４、ＮＭＯＳトランジスタＭ
Ｎ５に信号電流が流れ込む。
ＲＬが接続され、差動増幅回路１０に入力端子１００、
１０１より交流信号が入力された場合には、差動増幅回
路１０より出力された差動増幅信号が増幅回路１２によ
り所定のレベルまで増幅され、交流信号の正相分は、電
源ＶＤＤより電流ブースト回路１４のＰＭＯＳトランジ
スタＭＰ３、ＮＭＯＳトランジスタＭＮ４を介して増幅
回路１２のＮＭＯＳトランジスタＭＮ３に流れ込み、ま
た交流信号の逆相分は、増幅回路１２のＮＭＯＳトラン
ジスタＭＮ３のドレイン側から電流ブースト回路１４の
ＰＭＯＳトランジスタＭＰ４、ＮＭＯＳトランジスタＭ
Ｎ５に信号電流が流れ込む。
【００２２】増幅回路１２の出力である交流信号電流の
正相分が出力される期間では、ＰＭＯＳトランジスタＭ
Ｐ４、ＮＭＯＳトランジスタＭＮ５には信号電流が流れ
ず、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジス
タＭＮ４にのみ信号電流が流れる。また、増幅回路１２
の出力である交流信号電流の逆相分が出力される期間で
は、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジス
タＭＮ４には信号電流が流れず、ＰＭＯＳトランジスタ
ＭＰ４、ＮＭＯＳトランジスタＭＮ５にのみ信号電流が
流れる。この結果、図２に示すように、増幅回路１２の
出力である交流信号電流の正相分が出力される期間で
は、電流ブースト回路１４のＰＭＯＳトランジスタＭＰ
３とカレントミラー回路を構成する出力回路１６のＰＭ
ＯＳトランジスタＭＰ６にはアイドル電流Ｉ0に上記交
流信号電流の３００倍の電流が重畳された電流ＩMP6が
流れ、この電流は出力端子OUTを介して負荷ＲＬに流れ
る（図２（Ｂ））。
正相分が出力される期間では、ＰＭＯＳトランジスタＭ
Ｐ４、ＮＭＯＳトランジスタＭＮ５には信号電流が流れ
ず、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジス
タＭＮ４にのみ信号電流が流れる。また、増幅回路１２
の出力である交流信号電流の逆相分が出力される期間で
は、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジス
タＭＮ４には信号電流が流れず、ＰＭＯＳトランジスタ
ＭＰ４、ＮＭＯＳトランジスタＭＮ５にのみ信号電流が
流れる。この結果、図２に示すように、増幅回路１２の
出力である交流信号電流の正相分が出力される期間で
は、電流ブースト回路１４のＰＭＯＳトランジスタＭＰ
３とカレントミラー回路を構成する出力回路１６のＰＭ
ＯＳトランジスタＭＰ６にはアイドル電流Ｉ0に上記交
流信号電流の３００倍の電流が重畳された電流ＩMP6が
流れ、この電流は出力端子OUTを介して負荷ＲＬに流れ
る（図２（Ｂ））。
【００２３】一方、増幅回路１２の出力である交流信号
電流の逆相分が出力される期間では、電流ブースト回路
１４のＰＭＯＳトランジスタＭＮ５とカレントミラー回
路を構成する出力回路１６のＮＭＯＳトランジスタＭＮ
７にはアイドル電流Ｉ0に上記交流信号電流の３００倍
の電流が重畳された電流ＩMN7が出力端子OUTを介して負
荷ＲＬ側より流れ込む（図２（Ｃ））。したがって、負
荷ＲＬには、電流ＩMP6と電流ＩMN7とを合成した負荷電
流ＩLが流れる。
電流の逆相分が出力される期間では、電流ブースト回路
１４のＰＭＯＳトランジスタＭＮ５とカレントミラー回
路を構成する出力回路１６のＮＭＯＳトランジスタＭＮ
７にはアイドル電流Ｉ0に上記交流信号電流の３００倍
の電流が重畳された電流ＩMN7が出力端子OUTを介して負
荷ＲＬ側より流れ込む（図２（Ｃ））。したがって、負
荷ＲＬには、電流ＩMP6と電流ＩMN7とを合成した負荷電
流ＩLが流れる。
【００２４】このように、本実施の形態に係る電力増幅
回路では、無負荷時（無信号入力時）には出力回路１６
に流すアイドル電流を極めて小さい電流値となるように
抑制し、負荷時（信号入力時）には、負荷ＲＬに大電流
を供給できるようにしている。本実施の形態では、例え
ば、増幅回路１２から出力される信号電流を１ｍＡとす
ると、負荷ＲＬには±３００ｍＡの電流を供給できる。
回路では、無負荷時（無信号入力時）には出力回路１６
に流すアイドル電流を極めて小さい電流値となるように
抑制し、負荷時（信号入力時）には、負荷ＲＬに大電流
を供給できるようにしている。本実施の形態では、例え
ば、増幅回路１２から出力される信号電流を１ｍＡとす
ると、負荷ＲＬには±３００ｍＡの電流を供給できる。
【００２５】
【発明の効果】以上に説明したように、本発明によれ
ば、＋側入力信号と−側入力信号と差電圧信号を増幅す
る差動増幅回路と、該差動増幅回路の出力信号を増幅す
る増幅回路と、相補的に接続された第１のＰＭＯＳトラ
ンジスタ及び第１のＮＭＯＳトランジスタからなり、該
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの接続点
が負荷に接続されてなる出力回路と、前記増幅回路の出
力信号電流を所定の倍率に増倍した電流を前記出力回路
を介して前記負荷に供給する電流ブースト回路とを有す
るので、低電圧駆動が可能で、かつアイドル電流を極め
て小さい電流値となるように抑制することができ、それ
故バイアス安定度を高くすることができる。また電流ブ
ースト回路に供給される電流と出力回路に供給する電流
との比率をプロセスで正確に設定することができるの
で、直線性の高い電力増幅回路が得られる。
ば、＋側入力信号と−側入力信号と差電圧信号を増幅す
る差動増幅回路と、該差動増幅回路の出力信号を増幅す
る増幅回路と、相補的に接続された第１のＰＭＯＳトラ
ンジスタ及び第１のＮＭＯＳトランジスタからなり、該
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの接続点
が負荷に接続されてなる出力回路と、前記増幅回路の出
力信号電流を所定の倍率に増倍した電流を前記出力回路
を介して前記負荷に供給する電流ブースト回路とを有す
るので、低電圧駆動が可能で、かつアイドル電流を極め
て小さい電流値となるように抑制することができ、それ
故バイアス安定度を高くすることができる。また電流ブ
ースト回路に供給される電流と出力回路に供給する電流
との比率をプロセスで正確に設定することができるの
で、直線性の高い電力増幅回路が得られる。
【図１】 本発明の実施の形態に係る電力増幅回路の構
成を示す回路図。
成を示す回路図。
【図２】 図１に示した電力増幅回路における出力回路
の動作状態を示す波形図。
の動作状態を示す波形図。
【図３】 従来の電力増幅回路の構成を示す回路図。
１０、２２ 差動増幅回路 １２ 増幅回路 １４ 電流ブースト回路 １６、２６ 出力回路 ２０ バイアス回路 ２４ レベルシフト回路
フロントページの続き Ｆターム(参考） 5J090 AA01 AA18 AA41 AA63 CA21 CA37 FA06 GN01 HA10 HA16 HA17 HA25 HA29 KA02 KA05 KA09 KA12 KA18 KA24 MA23 SA13 TA06 5J091 AA01 AA18 AA41 AA63 CA21 CA37 FA06 HA10 HA16 HA17 HA25 HA29 KA02 KA05 KA09 KA12 KA18 KA24 MA23 SA13 TA06 UW09
Claims (3)
- 【請求項１】 ＋側入力信号と−側入力信号と差電圧信
号を増幅する差動増幅回路と、 該差動増幅回路の出力信号を増幅する増幅回路と、 相補的に接続された第１のＰＭＯＳトランジスタ及び第
１のＮＭＯＳトランジスタからなり、該ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタの接続点が負荷に接続さ
れてなる出力回路と。前記増幅回路の出力信号電流を所
定の倍率に増倍した電流を前記出力回路を介して前記負
荷に供給する電流ブースト回路と、 を有することを特徴とする電力増幅回路。 - 【請求項２】 前記電流ブースト回路は、前記出力回路
を構成する第１のＰＭＯＳトランジスタ及び第１のＮＭ
ＯＳトランジスタと各々、カレントミラー回路を構成す
る第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトラ
ンジスタを有し、通常は前記カレントミラー回路を構成
する第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳト
ランジスタには微小電流が流れるようにバイアス設定さ
れており、前記差動増幅回路に信号が入力された際には
前記増幅回路により増幅された信号電流と前記微小電流
とが重畳された電流が流れるように構成されたことを特
徴とする請求項１に記載の電力増幅回路。 - 【請求項３】 前記所定の倍率は、カレントミラー回路
を構成する前記第１のＰＭＯＳトランジスタ及び第１の
ＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジス
タ及び第２のＮＭＯＳトランジスタのトランジスタサイ
ズ比により設定されることを特徴とする請求項１または
２のいずれかに記載の電力増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34261299A JP3528725B2 (ja) | 1999-12-01 | 1999-12-01 | 電力増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34261299A JP3528725B2 (ja) | 1999-12-01 | 1999-12-01 | 電力増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001160721A true JP2001160721A (ja) | 2001-06-12 |
| JP3528725B2 JP3528725B2 (ja) | 2004-05-24 |
Family
ID=18355131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34261299A Expired - Fee Related JP3528725B2 (ja) | 1999-12-01 | 1999-12-01 | 電力増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3528725B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049233A (ja) * | 2005-08-05 | 2007-02-22 | Sanyo Electric Co Ltd | 定電流回路 |
| JP2007142816A (ja) * | 2005-11-18 | 2007-06-07 | Nec Electronics Corp | Ａｂ級出力回路 |
| JP2013519327A (ja) * | 2010-02-09 | 2013-05-23 | トーシバ・リサーチ・ヨーロッパ・リミテッド | 高パワー広帯域増幅器及び方法 |
| JP2016516374A (ja) * | 2013-04-11 | 2016-06-02 | スナップトラック・インコーポレーテッド | Ａｂ級増幅器の出力段 |
| JP2017515404A (ja) * | 2014-05-01 | 2017-06-08 | 日本テキサス・インスツルメンツ株式会社 | 増幅器システムにおける電流制限 |
| WO2017110102A1 (ja) * | 2015-12-25 | 2017-06-29 | Ｓｉｍｐｌｅｘ Ｑｕａｎｔｕｍ株式会社 | 低電圧動作回路 |
-
1999
- 1999-12-01 JP JP34261299A patent/JP3528725B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049233A (ja) * | 2005-08-05 | 2007-02-22 | Sanyo Electric Co Ltd | 定電流回路 |
| JP2007142816A (ja) * | 2005-11-18 | 2007-06-07 | Nec Electronics Corp | Ａｂ級出力回路 |
| JP2013519327A (ja) * | 2010-02-09 | 2013-05-23 | トーシバ・リサーチ・ヨーロッパ・リミテッド | 高パワー広帯域増幅器及び方法 |
| US8907728B2 (en) | 2010-02-09 | 2014-12-09 | Kabushiki Kaisha Toshiba | High power wideband amplifier and method |
| JP2016516374A (ja) * | 2013-04-11 | 2016-06-02 | スナップトラック・インコーポレーテッド | Ａｂ級増幅器の出力段 |
| JP2017515404A (ja) * | 2014-05-01 | 2017-06-08 | 日本テキサス・インスツルメンツ株式会社 | 増幅器システムにおける電流制限 |
| WO2017110102A1 (ja) * | 2015-12-25 | 2017-06-29 | Ｓｉｍｐｌｅｘ Ｑｕａｎｔｕｍ株式会社 | 低電圧動作回路 |
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| Publication number | Publication date |
|---|---|
| JP3528725B2 (ja) | 2004-05-24 |
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