JPH11145741A - 集積化バイアス回路 - Google Patents

Abstract

(57)【要約】 【課題】低電圧動作する差動回路に最適な集積化バイア
ス回路を提供する。 【解決手段】ダイオード接続した参照用ＦＥＴを２個直
列に接続したものに基準電流を与え、下段の参照用ＦＥ
Ｔのドレイン電位をソース接地ＦＥＴのゲートバイアス
とし、上段の参照用ＦＥＴのドレイン電位を前述のソー
ス接地回路により駆動されるソース結合差動対のゲート
バイアスレベルとすることで適当なバイアスを加える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路に使用する
バイアス回路に関するもので、特に低電圧動作する差動
回路に最適なバイアス回路を提供するものである。

【０００２】

【従来の技術】従来の差動回路のバイアス法は、図４に
示すように定電流源用のＦＥＴのゲートバイアスはドレ
インとゲートをダイオード接続した参照用ＦＥＴのカレ
ントミラー回路により供給され、差動対のバイアスは前
段増幅器の出力バイアスレベルで決定するか、カレント
ミラー回路とは別の独立したバイアス回路により決定す
る方法が広く知られている。

【０００３】

【発明が解決しようとする課題】動作電源電圧が低くな
ると、出力信号振幅のダイナミックレンジを確保する観
点より、差動対のバイアスレベルを低くすることが必要
となる。また一方で定電流源用のＦＥＴを飽和状態で動
作させる必要があり、ある程度のバイアスレベルを確保
する必要がある。

【０００４】従来の回路ではこのような相反する要求を
満足することが困難であった。例えばＦＥＴの駆動能力
が温度特性，プロセス変動等で低下し、更に電源電圧が
低下するような場合を考える。このとき定電流源用ＦＥ
Ｔのゲートバイアスが増加し、飽和状態を維持するため
に、より高いドレインバイアスを必要とする。これに対
し、電源電圧降下により差動回路のバイアスレベルが低
下し、差動対におけるゲート，ソース電位降下が大きく
なることで定電流源用ＦＥＴのドレインバイアスレベル
が低下し、飽和状態を維持できなくなる。このような条
件下においても各ＦＥＴを飽和動作させることが課題と
なる。

【０００５】

【課題を解決するための手段】上記の相反する要求を満
足するには定電流源用ＦＥＴのゲートバイアスと差動対
のゲートバイアスが、変動に対し同一方向に変化する必
要がある。これは参照用ＦＥＴに対して、更にダイオー
ド接続した差動対用参照ＦＥＴを直列に接続し、差動用
参照ＦＥＴのドレインを差動対のゲートバイアスと定め
ることで実現できる。

【０００６】

【発明の実施の形態】本発明の第１の実施形態を図１を
用いて説明する。本実施例は差動増幅器のバイアス法に
関するものである。ダイオード接続した参照用ＦＥＴ
(Ｍ１，Ｍ２)を２個直列に接続したものに基準電流を与
え、下段のＦＥＴ(Ｍ１)のドレイン電位を定電流源用Ｆ
ＥＴ(Ｍ３)のゲートバイアスとし、上段のＦＥＴ(Ｍ２)
のドレイン電位を差動対（Ｍ４，Ｍ５）のゲートバイア
スレベルとする。

【０００７】ここで各ＦＥＴのゲート幅，ゲート長比
（Ｗ／Ｌ）を数１とする。

【０００８】

【数１】 Ｍ１：（Ｗ１／Ｌ１） Ｍ２：（Ｗ２／Ｌ２） Ｍ３：（Ｗ３／Ｌ３） Ｍ４：（Ｗｄ／Ｌｄ） Ｍ５：（Ｗｄ／Ｌｄ） …（数１） 例えばＭ１，Ｍ２のサイズ比とＭ３，Ｍ４＋Ｍ５のサイ
ズ比の間に数２が成立するならば、

【０００９】

【数２】 (Ｗ１／Ｌ１)／(Ｗ２／Ｌ２)＝(Ｗ３／Ｌ３)／(２(Ｗｄ／Ｌｄ))…（数２） Ｍ１とＭ３のドレインバイアスＶｄは等しくなる。Ｍ
１，Ｍ３が飽和動作する条件はゲートバイアス（Ｖ
ｇ），ドレインバイアス（Ｖｄ），しきい値電圧(Ｖｔ)
が数３の関係を満足した場合となる。

【００１０】

【数３】 Ｖｄ＞Ｖｇ−Ｖｔ …（数３） Ｍ１はダイオード接続されているためＶｄとＶｇは等し
い。以上のことから温度変動，プロセス変動が存在して
もＭ３は常にＶｔ(Ｖ)の電圧マージンを保ちながら飽和
状態で動作する。

【００１１】このように本実施例により集積回路上の変
動要因にかかわらず常に定電流源用ＦＥＴを飽和状態で
動作させるバイアス回路を提供できる。

【００１２】図２を用いて本発明の第２の実施形態を説
明する。第１の実施形態ではＭ３が常にＶｔ(Ｖ)のマー
ジンを確保しながら動作するため差動対のゲートバイア
スが必要以上に高く、出力信号の電圧振幅に制限を加え
る場合がある。そこでＭ２のゲート幅，ゲート長比（Ｗ
３／Ｌ３）を十分大きくし、Ｍ１，Ｍ２のサイズ比をＭ
３，Ｍ４＋Ｍ５のサイズ比に比べ十分大きくした場合を
考える。このときＭ２におけるソース，ドレイン間電位
はほぼＶｔとなる。Ｍ１，Ｍ３のゲートバイアスをＶｇ
１とすると、Ｍ４，Ｍ５のゲート電圧Ｖｇ２はＶｔ＋Ｖ
ｇ１となる。

【００１３】Ｍ３，Ｍ４，Ｍ５のドレイン電流が数４，
数５で与えられた場合、Ｍ３のドレイン電圧Ｖｄ１は数
６となる。

【００１４】

【数４】 Ｍ３：Ｉｄ＝ｂ３(Ｖｇ１−Ｖｔ)² …（数４）

【００１５】

【数５】 Ｍ４，Ｍ５：Ｉｄ＝ｂ４(Ｖｇ２−Ｖｄ１−Ｖｔ)² …（数５）

【００１６】

【数６】 Ｖｄ１＝Ｖｇ１−ｓｑｒ(ｂ２／(２ｂ４))（Ｖｇ１−Ｖｔ) …（数６） この場合Ｍ３が飽和動作する条件は数７のようになる。

【００１７】

【数７】 Ｖｇ１＜(１＋ｓｑｒ(２ｂ４／ｂ２))Ｖｔ …（数７） 本実施形態は第１の実施形態のＭ３が常に飽和動作を保
証されているのに対して、Ｍ３のゲートバイアス電圧に
限界が存在する。しかしながらＶｔ＝０.５Ｖ,ｂ２＝ｂ
４といった現実的な値を適用した場合Ｖｇ１＜１.２Ｖ
で飽和動作が保証され、実用上十分適用可能となる。同
時に差動対のゲートバイアス電圧を第１の実施形態に比
べ低く設定できるので出力電圧振幅を大きく取れる。

【００１８】図３を用いて本発明の第３の実施形態を説
明する。第１，第２の実施形態が差動増幅器のバイアス
に関するものであるのに対し、本実施形態はアナログ乗
算器のバイアス回路に適用した場合のものである。乗算
器は１つのソース接地ＦＥＴ差動対と２つのソース結合
差動対により構成される。通信機のダウンコンバータと
して使用される場合はソース結合差動対に局部発振信号
が加わり、ソース接地差動対に受信信号が加わる。乗算
器が良好に動作するには各ＦＥＴが飽和動作する必要が
ある。

【００１９】本乗算器は第１，第２の実施形態の差動増
幅器と動作が異なるもの直流バイアスの関係は差動増幅
器と等価となり、ダイオード接続した参照用ＦＥＴ(Ｍ
１，Ｍ２)を２個直列に接続したものに基準電流を与
え、下段のＦＥＴ(Ｍ１)のドレイン電位をソース接地差
動対（Ｍ３１，Ｍ３２）のゲートバイアスとし、上段の
ＦＥＴ(Ｍ２)のドレイン電位をソース結合差動対（Ｍ４
１，Ｍ４２、Ｍ５１，Ｍ５２）のゲートバイアスレベル
とすることで適当なバイアスを加えることができる。

【００２０】

【発明の効果】本発明により低電圧動作する差動回路に
最適なバイアスを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す回路図。

【図２】本発明の第２の実施形態を示す回路図。

【図３】本発明の第３の実施形態を示す回路図。

【図４】従来例のバイアス回路を示す回路図。

【符号の説明】

Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ３１，Ｍ３２，Ｍ４
１，Ｍ４２，Ｍ５１，Ｍ５２…ＦＥＴ、Ｒ１，Ｒ２，Ｒ
３，Ｒ４…抵抗、Ｉ…定電流源。

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１のソース接地型ＦＥＴと第２，第３の
   互いにソースの結合したＦＥＴ対と、ソースを接地し、
   ドレインとソースを接続した第４のＦＥＴと、第４のＦ
   ＥＴのドレインにソースを接続し、ドレインとソースを
   接続した第５のＦＥＴよりなる電子回路において第２，
   第３のＦＥＴのソースを第１のＦＥＴのドレインに接続
   し、第４のＦＥＴのドレインを直接あるいはインピーダ
   ンス素子を介して第１のＦＥＴのゲートに入力したこと
   を特徴とする集積化バイアス回路。
2. 【請求項２】請求項１記載のバイアス回路において、第
   １のＦＥＴの駆動能力に対する第２，第３のＦＥＴを合
   わせた場合のＦＥＴの駆動能力の比に対して、第４のＦ
   ＥＴの駆動能力に対する第５のＦＥＴの駆動能力の比を
   大きくしたことを特徴とする集積化バイアス回路。