JP3403234B2 - カスコード電流ミラーを具える集積回路 - Google Patents
カスコード電流ミラーを具える集積回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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Description
【０００１】
【産業上の利用分野】本発明は、カスコード電流ミラ
ー、カスコード電流ミラーをバイアスするバイアス段、
第１電源電圧を受信する第１電源電圧端子および第２電
源電圧を受信する第２電源電圧端子を具える集積回路で
あって、該カスコード電流ミラーが、入力電流を受信す
る入力端子、出力電流を供給する出力端子、入力端子に
連結されたゲート、電源電圧端子に連結されたソース、
およびドレインを有する第１のカスコードされたＭＯＳ
トランジスタ、バイアス段に連結されたゲート、第１の
カスコードされたＭＯＳトランジスタのドレインに連結
されたソース、および入力端子に連結されたドレインを
有する第１カスコードＭＯＳトランジスタ、第１のカス
コードされたＭＯＳトランジスタのゲートに連結された
ゲート、ＭＯＳトランジスタのソースに連結されたソー
ス、およびドレインを有する第２のカスコードされたＭ
ＯＳトランジスタ、および第１カスコードＭＯＳトラン
ジスタのゲートに連結されたゲート、第２のカスコード
されたＭＯＳトランジスタのドレインに連結されたソー
スおよび出力端子に連結されたドレインを有する第２カ
スコードＭＯＳトランジスタ、を有する集積回路に関す
る。
ー、カスコード電流ミラーをバイアスするバイアス段、
第１電源電圧を受信する第１電源電圧端子および第２電
源電圧を受信する第２電源電圧端子を具える集積回路で
あって、該カスコード電流ミラーが、入力電流を受信す
る入力端子、出力電流を供給する出力端子、入力端子に
連結されたゲート、電源電圧端子に連結されたソース、
およびドレインを有する第１のカスコードされたＭＯＳ
トランジスタ、バイアス段に連結されたゲート、第１の
カスコードされたＭＯＳトランジスタのドレインに連結
されたソース、および入力端子に連結されたドレインを
有する第１カスコードＭＯＳトランジスタ、第１のカス
コードされたＭＯＳトランジスタのゲートに連結された
ゲート、ＭＯＳトランジスタのソースに連結されたソー
ス、およびドレインを有する第２のカスコードされたＭ
ＯＳトランジスタ、および第１カスコードＭＯＳトラン
ジスタのゲートに連結されたゲート、第２のカスコード
されたＭＯＳトランジスタのドレインに連結されたソー
スおよび出力端子に連結されたドレインを有する第２カ
スコードＭＯＳトランジスタ、を有する集積回路に関す
る。
【０００２】入力電流をカスコード電流ミラーにより出
力電流に変換するそのような集積回路は種々のチップに
利用できる。
力電流に変換するそのような集積回路は種々のチップに
利用できる。
【０００３】
【従来の技術】そのような集積回路は特に米国特許第4,
618,815 号から知られている。既知の集積回路におい
て、バイアス段は電流源とダイオードとして連結された
ＭＯＳトランジスタを具えている。電流源とＭＯＳトラ
ンジスタは２つの電源電圧端子の間に直列に連結されて
いるから、電流源により発生された電流はＭＯＳトラン
ジスタにわたり電圧を生成し、該電圧は２つのカスコー
ドＭＯＳトランジスタのゲートと第２電源電圧端子との
間に印加される。その電圧の結果として、２つのカスコ
ードＭＯＳトランジスタと（間接的ではあるが）２つの
カスコードされたＭＯＳトランジスタがバイアスされ、
その２つのカスコードされたＭＯＳトランジスタはカス
コード電流ミラーの無歪み電流伝達を保証するために飽
和モードで動作しなければならない。カスコードされた
ＭＯＳトランジスタは２つのカスコードされたＭＯＳト
ランジスタを通る電流に依存して変化するドレイン・ソ
ース電圧を有するから、２つのカスコードＭＯＳトラン
ジスタのゲートと第２電源電圧端子の間の電圧はカスコ
ードされたＭＯＳトランジスタの飽和を保証する値を有
すべきである。その結果、２つのカスコードＭＯＳトラ
ンジスタのゲートと第２電源電圧端子の間の電圧の値は
ドレイン・ソース電圧の変動を対処するマージンを示す
べきである。
618,815 号から知られている。既知の集積回路におい
て、バイアス段は電流源とダイオードとして連結された
ＭＯＳトランジスタを具えている。電流源とＭＯＳトラ
ンジスタは２つの電源電圧端子の間に直列に連結されて
いるから、電流源により発生された電流はＭＯＳトラン
ジスタにわたり電圧を生成し、該電圧は２つのカスコー
ドＭＯＳトランジスタのゲートと第２電源電圧端子との
間に印加される。その電圧の結果として、２つのカスコ
ードＭＯＳトランジスタと（間接的ではあるが）２つの
カスコードされたＭＯＳトランジスタがバイアスされ、
その２つのカスコードされたＭＯＳトランジスタはカス
コード電流ミラーの無歪み電流伝達を保証するために飽
和モードで動作しなければならない。カスコードされた
ＭＯＳトランジスタは２つのカスコードされたＭＯＳト
ランジスタを通る電流に依存して変化するドレイン・ソ
ース電圧を有するから、２つのカスコードＭＯＳトラン
ジスタのゲートと第２電源電圧端子の間の電圧はカスコ
ードされたＭＯＳトランジスタの飽和を保証する値を有
すべきである。その結果、２つのカスコードＭＯＳトラ
ンジスタのゲートと第２電源電圧端子の間の電圧の値は
ドレイン・ソース電圧の変動を対処するマージンを示す
べきである。
【０００４】
【発明が解決しようとする課題】そのような集積回路の
欠点は、第１電源電圧端子と出力端子の間の出力電圧が
マージンのために比較的小さいことである。
欠点は、第１電源電圧端子と出力端子の間の出力電圧が
マージンのために比較的小さいことである。
【０００５】本発明の目的は第１電源電圧端子と出力端
子との間の（最小電源電圧差に対する）比較的大きい出
力電圧を（最小電源電圧差に対して）保証する集積回路
を与えることである。
子との間の（最小電源電圧差に対する）比較的大きい出
力電圧を（最小電源電圧差に対して）保証する集積回路
を与えることである。
【０００６】
【課題を解決するための手段】本発明による集積回路
は、該バイアス段が、第１バイアス電流を発生する第１
バイアス電流源、第２バイアス電流を発生する第２バイ
アス電流源、２つのカスコードされたＭＯＳトランジス
タのゲートに連結されたゲート、ソース、および第１バ
イアス電流源を介して第１電源電圧端子に連結されたド
レインを有する第１バイアスＭＯＳトランジスタ、２つ
のカスコードＭＯＳトランジスタのゲートに連結された
ゲート、第１バイアスＭＯＳトランジスタのソースに連
結されたソース、および第２バイアス電流源を介して第
１電源電圧端子に連結されたドレインを有する第２バイ
アスＭＯＳトランジスタ、および２つのバイアスＭＯＳ
トランジスタのソースと第２電源電圧端子との間に連結
された第３バイアスＭＯＳトランジスタ、を具えること
を特徴とする。
は、該バイアス段が、第１バイアス電流を発生する第１
バイアス電流源、第２バイアス電流を発生する第２バイ
アス電流源、２つのカスコードされたＭＯＳトランジス
タのゲートに連結されたゲート、ソース、および第１バ
イアス電流源を介して第１電源電圧端子に連結されたド
レインを有する第１バイアスＭＯＳトランジスタ、２つ
のカスコードＭＯＳトランジスタのゲートに連結された
ゲート、第１バイアスＭＯＳトランジスタのソースに連
結されたソース、および第２バイアス電流源を介して第
１電源電圧端子に連結されたドレインを有する第２バイ
アスＭＯＳトランジスタ、および２つのバイアスＭＯＳ
トランジスタのソースと第２電源電圧端子との間に連結
された第３バイアスＭＯＳトランジスタ、を具えること
を特徴とする。
【０００７】本発明は、カスコードＭＯＳトランジスタ
がカスコードされたＭＯＳトランジスタを通る電流に依
存する電圧によりバイアスされるべきであるという認識
に基づいている。本発明による集積回路において、この
ことはカスコードされたＭＯＳトランジスタのゲートが
第１および第２バイアスＭＯＳトランジスタを介してカ
スコードＭＯＳトランジスタのゲートに連結され、該バ
イアスＭＯＳトランジスタが差動増幅器を形成すること
で達成される。その結果、ある電圧（すなわち差）がカ
スコードされたＭＯＳトランジスタとカスコードＭＯＳ
トランジスタのゲート間に印加でき、該電圧は２つのカ
スコードＭＯＳトランジスタと（間接的ではあるが）２
つのカスコードされたＭＯＳトランジスタをバイアス
し、かつ２つのカスコードされたＭＯＳトランジスタの
ドレイン・ソース電圧（電流）の変動を追跡する。該電
圧が追跡されたままであるから、どんな電圧マージンも
必要とされず、かつ比較的大きい出力電圧が得られる。
がカスコードされたＭＯＳトランジスタを通る電流に依
存する電圧によりバイアスされるべきであるという認識
に基づいている。本発明による集積回路において、この
ことはカスコードされたＭＯＳトランジスタのゲートが
第１および第２バイアスＭＯＳトランジスタを介してカ
スコードＭＯＳトランジスタのゲートに連結され、該バ
イアスＭＯＳトランジスタが差動増幅器を形成すること
で達成される。その結果、ある電圧（すなわち差）がカ
スコードされたＭＯＳトランジスタとカスコードＭＯＳ
トランジスタのゲート間に印加でき、該電圧は２つのカ
スコードＭＯＳトランジスタと（間接的ではあるが）２
つのカスコードされたＭＯＳトランジスタをバイアス
し、かつ２つのカスコードされたＭＯＳトランジスタの
ドレイン・ソース電圧（電流）の変動を追跡する。該電
圧が追跡されたままであるから、どんな電圧マージンも
必要とされず、かつ比較的大きい出力電圧が得られる。
【０００８】本発明による集積回路の別の実施例は、第
２バイアスＭＯＳトランジスタのゲートが第２バイアス
ＭＯＳトランジスタのドレインに連結されることを特徴
とする。このように第２バイアスＭＯＳトランジスタが
ダイオードとして連結される場合、第２バイアスＭＯＳ
トランジスタは第２バイアス電流源により発生されたバ
イアス電流を受信でき、第２バイアスＭＯＳトランジス
タはバイアス電流により与えられたゲート・ソース電圧
を有し、そのゲート・ソース電圧によりカスコードされ
たＭＯＳトランジスタとカスコードＭＯＳトランジスタ
はバイアスできる。
２バイアスＭＯＳトランジスタのゲートが第２バイアス
ＭＯＳトランジスタのドレインに連結されることを特徴
とする。このように第２バイアスＭＯＳトランジスタが
ダイオードとして連結される場合、第２バイアスＭＯＳ
トランジスタは第２バイアス電流源により発生されたバ
イアス電流を受信でき、第２バイアスＭＯＳトランジス
タはバイアス電流により与えられたゲート・ソース電圧
を有し、そのゲート・ソース電圧によりカスコードされ
たＭＯＳトランジスタとカスコードＭＯＳトランジスタ
はバイアスできる。
【０００９】本発明による集積回路の別の実施例は、第
３バイアスＭＯＳトランジスタが、第１バイアスＭＯＳ
トランジスタのドレインに連結されたゲート、第２電源
電圧端子に連結されたソース、および第１および第２バ
イアスＭＯＳトランジスタのソースに連結されたドレイ
ンを有することを特徴とする。このようなやり方で第３
バイアスＭＯＳトランジスタが連結される場合、第１バ
イアスＭＯＳトランジスタは第１バイアス電流源により
発生されたバイアス電流を受信でき、第１バイアスＭＯ
Ｓトランジスタはバイアス電流により与えられたゲート
・ソース電圧を有し、かつ第３バイアスＭＯＳトランジ
スタを通る電流は第１および第２バイアス電流源により
与えられる。もし第１および第２バイアスＭＯＳトラン
ジスタのゲート・ソース電圧が飽和モードのＭＯＳトラ
ンジスタのドレイン・ソース電圧に一致する差を示すな
ら、カスコードＭＯＳトランジスタとカスコードされた
ＭＯＳトランジスタは出力電圧が比較的大きいようにバ
イアスされるであろう。その差は各電流源からのバイア
ス電流の差および各バイアスＭＯＳトランジスタの特定
の整合によるか、あるいはそのいずれかにより得ること
ができる。
３バイアスＭＯＳトランジスタが、第１バイアスＭＯＳ
トランジスタのドレインに連結されたゲート、第２電源
電圧端子に連結されたソース、および第１および第２バ
イアスＭＯＳトランジスタのソースに連結されたドレイ
ンを有することを特徴とする。このようなやり方で第３
バイアスＭＯＳトランジスタが連結される場合、第１バ
イアスＭＯＳトランジスタは第１バイアス電流源により
発生されたバイアス電流を受信でき、第１バイアスＭＯ
Ｓトランジスタはバイアス電流により与えられたゲート
・ソース電圧を有し、かつ第３バイアスＭＯＳトランジ
スタを通る電流は第１および第２バイアス電流源により
与えられる。もし第１および第２バイアスＭＯＳトラン
ジスタのゲート・ソース電圧が飽和モードのＭＯＳトラ
ンジスタのドレイン・ソース電圧に一致する差を示すな
ら、カスコードＭＯＳトランジスタとカスコードされた
ＭＯＳトランジスタは出力電圧が比較的大きいようにバ
イアスされるであろう。その差は各電流源からのバイア
ス電流の差および各バイアスＭＯＳトランジスタの特定
の整合によるか、あるいはそのいずれかにより得ること
ができる。
【００１０】
【実施例】本発明の上記の態様および他の（詳細な）態
様は添付図面を参照して記述かつ詳述されよう。添付し
た図１は本発明を具体化する集積回路を示している。こ
の実施例は、カスコード電流ミラー（11, 12, 21, 22,
23, 24）、カスコード電流ミラーをバイアスするバイア
ス段（31, 32, 41, 42, 43）、第１電源電圧を受信する
第１電源電圧端子13、および第２電源電圧を受信する第
２電源電圧端子14を具えている。この電流ミラーは入力
電流を受信する入力端子11、出力電流を供給する出力端
子12、入力端子11に連結されたゲート、電源電圧端子14
に連結されたソース、およびドレインを有する第１のカ
スコードされたＭＯＳトランジスタ21、バイアス段に連
結されたゲート、ＭＯＳトランジスタ21のドレインに連
結されたソース、および入力端子11に連結されたドレイ
ンを有する第１カスコードＭＯＳトランジスタ22、ＭＯ
Ｓトランジスタ21のゲートに連結されたゲート、ＭＯＳ
トランジスタ21のソースに連結されたソース、およびド
レインを有する第２のカスコードされたＭＯＳトランジ
スタ23、およびＭＯＳトランジスタ22のゲートに連結さ
れたゲート、ＭＯＳトランジスタ23のドレインに連結さ
れたソース、および出力端子12に連結されたドレインを
有する第２カスコードＭＯＳトランジスタ24を有してい
る。
様は添付図面を参照して記述かつ詳述されよう。添付し
た図１は本発明を具体化する集積回路を示している。こ
の実施例は、カスコード電流ミラー（11, 12, 21, 22,
23, 24）、カスコード電流ミラーをバイアスするバイア
ス段（31, 32, 41, 42, 43）、第１電源電圧を受信する
第１電源電圧端子13、および第２電源電圧を受信する第
２電源電圧端子14を具えている。この電流ミラーは入力
電流を受信する入力端子11、出力電流を供給する出力端
子12、入力端子11に連結されたゲート、電源電圧端子14
に連結されたソース、およびドレインを有する第１のカ
スコードされたＭＯＳトランジスタ21、バイアス段に連
結されたゲート、ＭＯＳトランジスタ21のドレインに連
結されたソース、および入力端子11に連結されたドレイ
ンを有する第１カスコードＭＯＳトランジスタ22、ＭＯ
Ｓトランジスタ21のゲートに連結されたゲート、ＭＯＳ
トランジスタ21のソースに連結されたソース、およびド
レインを有する第２のカスコードされたＭＯＳトランジ
スタ23、およびＭＯＳトランジスタ22のゲートに連結さ
れたゲート、ＭＯＳトランジスタ23のドレインに連結さ
れたソース、および出力端子12に連結されたドレインを
有する第２カスコードＭＯＳトランジスタ24を有してい
る。
【００１１】本発明によると、バイアス段は、第１バイ
アス電流を発生する第１バイアス電流源31、第２バイア
ス電流を発生する第２バイアス電流源32、ＭＯＳトラン
ジスタ21および23のゲートに連結されたゲート、ソー
ス、およびバイアス電流源31を介して電源電圧端子13に
連結されたドレインを有する第１バイアスＭＯＳトラン
ジスタ41、ＭＯＳトランジスタ22および24のゲートに連
結されたゲート、ＭＯＳトランジスタ41のソースに連結
されたソース、バイアス電流源32を介して電源電圧端子
13と、ＭＯＳトランジスタ42のゲートとに連結されたド
レイン、およびＭＯＳトランジスタ41のドレインに連結
されたゲート、電源電圧端子14に連結されたソース、お
よびＭＯＳトランジスタ41および42のソースに連結され
たドレインを有する第３バイアスＭＯＳトランジスタ43
を具えている。
アス電流を発生する第１バイアス電流源31、第２バイア
ス電流を発生する第２バイアス電流源32、ＭＯＳトラン
ジスタ21および23のゲートに連結されたゲート、ソー
ス、およびバイアス電流源31を介して電源電圧端子13に
連結されたドレインを有する第１バイアスＭＯＳトラン
ジスタ41、ＭＯＳトランジスタ22および24のゲートに連
結されたゲート、ＭＯＳトランジスタ41のソースに連結
されたソース、バイアス電流源32を介して電源電圧端子
13と、ＭＯＳトランジスタ42のゲートとに連結されたド
レイン、およびＭＯＳトランジスタ41のドレインに連結
されたゲート、電源電圧端子14に連結されたソース、お
よびＭＯＳトランジスタ41および42のソースに連結され
たドレインを有する第３バイアスＭＯＳトランジスタ43
を具えている。
【００１２】ＭＯＳトランジスタ21および23のゲートが
ＭＯＳトランジスタ41および42を介してＭＯＳトランジ
スタ22および24のゲートに連結されており、ＭＯＳトラ
ンジスタ41および42が差動増幅器を形成するから、バイ
アス段（31, 32, 41, 42, 43）は、本発明によると、Ｍ
ＯＳトランジスタ21および23のゲートとＭＯＳトランジ
スタ22および24のゲートの間に電圧を生成し、その電圧
によりＭＯＳトランジスタ21, 22, 23および24はバイア
スでき、かつＭＯＳトランジスタ21および23はカスコー
ド電流ミラーの無歪み電流伝達を飽和モードで維持でき
る。
ＭＯＳトランジスタ41および42を介してＭＯＳトランジ
スタ22および24のゲートに連結されており、ＭＯＳトラ
ンジスタ41および42が差動増幅器を形成するから、バイ
アス段（31, 32, 41, 42, 43）は、本発明によると、Ｍ
ＯＳトランジスタ21および23のゲートとＭＯＳトランジ
スタ22および24のゲートの間に電圧を生成し、その電圧
によりＭＯＳトランジスタ21, 22, 23および24はバイア
スでき、かつＭＯＳトランジスタ21および23はカスコー
ド電流ミラーの無歪み電流伝達を飽和モードで維持でき
る。
【００１３】ゲート・ソース電圧が第１バイアス電流に
より決定されるＭＯＳトランジスタ41と、ゲート・ソー
ス電圧が第２バイアス電流により決定されるＭＯＳトラ
ンジスタ42とにより上記の電圧が得られる。ＭＯＳトラ
ンジスタ41および42のゲート・ソース電圧が反直列に連
結されているから、その電圧は電圧差である。もしこの
差が飽和モードのＭＯＳトランジスタのドレイン・ソー
ス電圧に一致するなら、ＭＯＳトランジスタ21, 22, 23
および24は出力電圧が比較的大きくかつ比較的大きく維
持されるようバイアスされる。この差はバイアス電流源
31と32からのバイアス電流の差、および、ＭＯＳトラン
ジスタ41と42の特定の整合とにより、あるいはそのいず
れかにより得ることができる。バイアス電流が等しく選
択され、かつＭＯＳトランジスタ41の幅長比（width-le
ngth ratio）がＭＯＳトランジスタ42の幅長比より４倍
大きくされた場合、非常に大きい出力電圧が得られる。
この出力電圧は、上記の倍率に対する電圧（差）が飽和
モードのＭＯＳトランジスタのドレイン・ソース電圧に
等しい値を有することで得られる。
より決定されるＭＯＳトランジスタ41と、ゲート・ソー
ス電圧が第２バイアス電流により決定されるＭＯＳトラ
ンジスタ42とにより上記の電圧が得られる。ＭＯＳトラ
ンジスタ41および42のゲート・ソース電圧が反直列に連
結されているから、その電圧は電圧差である。もしこの
差が飽和モードのＭＯＳトランジスタのドレイン・ソー
ス電圧に一致するなら、ＭＯＳトランジスタ21, 22, 23
および24は出力電圧が比較的大きくかつ比較的大きく維
持されるようバイアスされる。この差はバイアス電流源
31と32からのバイアス電流の差、および、ＭＯＳトラン
ジスタ41と42の特定の整合とにより、あるいはそのいず
れかにより得ることができる。バイアス電流が等しく選
択され、かつＭＯＳトランジスタ41の幅長比（width-le
ngth ratio）がＭＯＳトランジスタ42の幅長比より４倍
大きくされた場合、非常に大きい出力電圧が得られる。
この出力電圧は、上記の倍率に対する電圧（差）が飽和
モードのＭＯＳトランジスタのドレイン・ソース電圧に
等しい値を有することで得られる。
【００１４】これは、ＭＯＳトランジスタ21および23の
ゲートと電源電圧端子14の間の単一ゲート・ソース電
圧、単一ゲート・ソース電圧とＭＯＳトランジスタ22と
24のゲート間の飽和ＭＯＳトランジスタの単一ドレイン
・ソース電圧との和、および出力端子12と電源電圧端子
14の間の２つのドレイン・ソース電圧となり、それらは
マージン無しである。たとえＭＯＳトランジスタ21と23
がＭＯＳトランジスタを通る電流に依存して変化するド
レイン・ソース電圧を有しても、ＭＯＳトランジスタ21
と23の設定（差モードおよび飽和モード）は変化しな
い。というのは、ＭＯＳトランジスタ22および24のゲー
トとＭＯＳトランジスタ21および23のゲートとの間の電
圧が電流の変動を追跡するからである。このことは電源
電圧端子13と出力端子12の間の出力電圧となり、該出力
電圧は非常に大きく、かつ非常に大きいままである。
ゲートと電源電圧端子14の間の単一ゲート・ソース電
圧、単一ゲート・ソース電圧とＭＯＳトランジスタ22と
24のゲート間の飽和ＭＯＳトランジスタの単一ドレイン
・ソース電圧との和、および出力端子12と電源電圧端子
14の間の２つのドレイン・ソース電圧となり、それらは
マージン無しである。たとえＭＯＳトランジスタ21と23
がＭＯＳトランジスタを通る電流に依存して変化するド
レイン・ソース電圧を有しても、ＭＯＳトランジスタ21
と23の設定（差モードおよび飽和モード）は変化しな
い。というのは、ＭＯＳトランジスタ22および24のゲー
トとＭＯＳトランジスタ21および23のゲートとの間の電
圧が電流の変動を追跡するからである。このことは電源
電圧端子13と出力端子12の間の出力電圧となり、該出力
電圧は非常に大きく、かつ非常に大きいままである。
【００１５】好ましい出力電圧に加えて、本発明による
集積回路は正確なミラー比を有している。この正確なミ
ラー比はバイアス段に由来し、そのバイアス段ではＭＯ
Ｓトランジスタ42および43はＭＯＳトランジスタ22およ
び24をバイアスし、ＭＯＳトランジスタ22, 24および42
は同様なボデー効果（body effect ）によるしきい値電
圧を有している。同様なボデー効果はＭＯＳトランジス
タ42を電源電圧端子14に連結するＭＯＳトランジスタ43
の結果として得られ、それはＭＯＳトランジスタ22およ
び24に対するＭＯＳトランジスタ21および23と類似する
態様である。
集積回路は正確なミラー比を有している。この正確なミ
ラー比はバイアス段に由来し、そのバイアス段ではＭＯ
Ｓトランジスタ42および43はＭＯＳトランジスタ22およ
び24をバイアスし、ＭＯＳトランジスタ22, 24および42
は同様なボデー効果（body effect ）によるしきい値電
圧を有している。同様なボデー効果はＭＯＳトランジス
タ42を電源電圧端子14に連結するＭＯＳトランジスタ43
の結果として得られ、それはＭＯＳトランジスタ22およ
び24に対するＭＯＳトランジスタ21および23と類似する
態様である。
【００１６】本発明による集積回路の別の利点は、単一
ゲート・ソース電圧（ＭＯＳトランジスタ42）と２つの
ドレイン・ソース電圧（ＭＯＳトランジスタ43とバイア
ス電流源32）の最小値を有する電源電圧が電源電圧端子
13および14に印加できることである。
ゲート・ソース電圧（ＭＯＳトランジスタ42）と２つの
ドレイン・ソース電圧（ＭＯＳトランジスタ43とバイア
ス電流源32）の最小値を有する電源電圧が電源電圧端子
13および14に印加できることである。
【００１７】本発明はここに示された実施例に限定され
ない。本発明の範囲内において当業者にとっていくつか
の修正が考えられる。可能な修正は電流ミラーの実現に
関連している。別のカスコードされたＭＯＳトランジス
タと別のカスコードＭＯＳトランジスタが、示された電
流ミラーに付加される場合、別のカスコードされたＭＯ
Ｓトランジスタと別のカスコードＭＯＳトランジスタは
第２のカスコードされたＭＯＳトランジスタと第２のカ
スコードＭＯＳトランジスタに並列に連結され、得られ
た電流ミラーは上記の出力電流に加えて別の出力電流を
供給しよう。
ない。本発明の範囲内において当業者にとっていくつか
の修正が考えられる。可能な修正は電流ミラーの実現に
関連している。別のカスコードされたＭＯＳトランジス
タと別のカスコードＭＯＳトランジスタが、示された電
流ミラーに付加される場合、別のカスコードされたＭＯ
Ｓトランジスタと別のカスコードＭＯＳトランジスタは
第２のカスコードされたＭＯＳトランジスタと第２のカ
スコードＭＯＳトランジスタに並列に連結され、得られ
た電流ミラーは上記の出力電流に加えて別の出力電流を
供給しよう。
【００１８】別の修正はバイアス段の実現に関連してい
る。たとえここに示されたバイアス段が第１および第２
バイアス電流源と、第１、第２および第３バイアスＭＯ
Ｓトランジスタを具えていても、関連バイアス段は第１
ゲート・ソース電圧と第２ゲート・ソース電圧のみを必
要とし、該ゲート・ソース電圧はカスコードされたＭＯ
ＳトランジスタのゲートとカスコードＭＯＳトランジス
タのゲートの間に反直列に連結される。ゲート・ソース
電圧に関して、得られたバイアス段は種々のやり方で構
成できる。第１および第２バイアスＭＯＳトランジスタ
の等しい幅長比により、第１バイアス電流源は（例え
ば）第２電流源により発生された第２バイアス電流より
ファクタとして４倍小さい第１バイアス電流を発生する
よう構成され得る。逆に、もし第３バイアスＭＯＳトラ
ンジスタが第２バイアス電流源により発生された第２バ
イアス電流に対して一定の電流を発生するなら、第１バ
イアス電流源は不要にできる。
る。たとえここに示されたバイアス段が第１および第２
バイアス電流源と、第１、第２および第３バイアスＭＯ
Ｓトランジスタを具えていても、関連バイアス段は第１
ゲート・ソース電圧と第２ゲート・ソース電圧のみを必
要とし、該ゲート・ソース電圧はカスコードされたＭＯ
ＳトランジスタのゲートとカスコードＭＯＳトランジス
タのゲートの間に反直列に連結される。ゲート・ソース
電圧に関して、得られたバイアス段は種々のやり方で構
成できる。第１および第２バイアスＭＯＳトランジスタ
の等しい幅長比により、第１バイアス電流源は（例え
ば）第２電流源により発生された第２バイアス電流より
ファクタとして４倍小さい第１バイアス電流を発生する
よう構成され得る。逆に、もし第３バイアスＭＯＳトラ
ンジスタが第２バイアス電流源により発生された第２バ
イアス電流に対して一定の電流を発生するなら、第１バ
イアス電流源は不要にできる。
【図１】図１は本発明を具体化する集積回路を示してい
る。
る。
11 入力端子
12 出力端子
13 第１電源電圧端子
14 第２電源電圧端子
21 第１のカスコードされたＭＯＳトランジスタ
22 第１カスコードＭＯＳトランジスタ
23 第２のカスコードされたＭＯＳトランジスタ
24 第２カスコードＭＯＳトランジスタ
31 第１バイアス電流源
32 第２バイアス電流源
41 第１バイアスＭＯＳトランジスタ
42 第２バイアスＭＯＳトランジスタ
43 第３バイアスＭＯＳトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 エールケ ホーレ
オランダ国 5621 ベーアー アインド
ーフェン フルーネヴァウツウェッハ
１
(56)参考文献 特開 平７−175536（ＪＰ，Ａ)
特開 昭59−212009（ＪＰ，Ａ)
特開 平３−114305（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/343
H01L 27/15
H03F 1/22
H03F 3/345
Claims (3)
- 【請求項１】 カスコード電流ミラー、カスコード電流
ミラーをバイアスするバイアス段、第１電源電圧を受信
する第１電源電圧端子および第２電源電圧を受信する第
２電源電圧端子を具える集積回路であって、 該カスコード電流ミラーが、 入力電流を受信する入力端子、 出力電流を供給する出力端子、 入力端子に連結されたゲート、電源電圧端子に連結され
たソース、およびドレインを有する第１のカスコードさ
れたＭＯＳトランジスタ、 バイアス段に連結されたゲート、第１のカスコードされ
たＭＯＳトランジスタのドレインに連結されたソース、
および入力端子に連結されたドレインを有する第１カス
コードＭＯＳトランジスタ、 第１のカスコードされたＭＯＳトランジスタのゲートに
連結されたゲート、ＭＯＳトランジスタのソースに連結
されたソース、およびドレインを有する第２のカスコー
ドされたＭＯＳトランジスタ、および第１カスコードＭ
ＯＳトランジスタのゲートに連結されたゲート、第２の
カスコードされたＭＯＳトランジスタのドレインに連結
されたソースおよび出力端子に連結されたドレインを有
する第２カスコードＭＯＳトランジスタ、 を有する集積回路において、 該バイアス段が、 第１バイアス電流を発生する第１バイアス電流源、 第２バイアス電流を発生する第２バイアス電流源、 ２つのカスコードされたＭＯＳトランジスタのゲートに
連結されたゲート、ソース、および第１バイアス電流源
を介して第１電源電圧端子に連結されたドレインを有す
る第１バイアスＭＯＳトランジスタ、 ２つのカスコードＭＯＳトランジスタのゲートに連結さ
れたゲート、第１バイアスＭＯＳトランジスタのソース
に連結されたソース、および第２バイアス電流源を介し
て第１電源電圧端子に連結されたドレインを有する第２
バイアスＭＯＳトランジスタ、および２つのバイアスＭ
ＯＳトランジスタのソースと第２電源電圧端子との間に
連結された第３バイアスＭＯＳトランジスタ、 を具えることを特徴とする集積回路。 - 【請求項２】 第２バイアスＭＯＳトランジスタのゲー
トが第２バイアスＭＯＳトランジスタのドレインに連結
されることを特徴とする請求項１に記載の集積回路。 - 【請求項３】 第３バイアスＭＯＳトランジスタが、 第１バイアスＭＯＳトランジスタのドレインに連結され
たゲート、 第２電源電圧端子に連結されたソース、および第１およ
び第２バイアスＭＯＳトランジスタのソースに連結され
たドレイン、を有することを特徴とする請求項１あるい
は２に記載の集積回路。
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|---|---|---|---|
| EP93200380 | 1993-02-12 | ||
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| JP3403234B2 true JP3403234B2 (ja) | 2003-05-06 |
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|---|---|---|---|
| JP01532594A Expired - Fee Related JP3403234B2 (ja) | 1993-02-12 | 1994-02-09 | カスコード電流ミラーを具える集積回路 |
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| KR (1) | KR100299597B1 (ja) |
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| US5617017A (en) * | 1995-05-17 | 1997-04-01 | Micrel, Incorporated | Voltage regulator having MOS pull-off transistor for a bipolar pass transistor |
| KR100241202B1 (ko) * | 1995-09-12 | 2000-02-01 | 니시무로 타이죠 | 전류미러회로 |
| US5680038A (en) * | 1996-06-20 | 1997-10-21 | Lsi Logic Corporation | High-swing cascode current mirror |
| US6377085B1 (en) | 2000-11-06 | 2002-04-23 | Oki Semiconductor | Precision bias for an transconductor |
| US6525613B2 (en) | 2001-05-25 | 2003-02-25 | Infineon Technologies Ag | Efficient current feedback buffer |
| US6876182B1 (en) * | 2003-02-25 | 2005-04-05 | National Semiconductor Corporation | MOSFET current mirror circuit with cascode output |
| CN100449447C (zh) * | 2003-12-24 | 2009-01-07 | 上海贝岭股份有限公司 | 电流源的单电流偏置电路 |
| CN101071312B (zh) * | 2006-05-12 | 2010-04-21 | 苏州中科集成电路设计中心有限公司 | 共源共栅电流镜偏置方法及其偏置电路 |
| US7825846B2 (en) * | 2009-02-26 | 2010-11-02 | Texas Instruments Incorporated | Error correction method and apparatus |
| US20110121888A1 (en) * | 2009-11-23 | 2011-05-26 | Dario Giotta | Leakage current compensation |
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| KR102100691B1 (ko) * | 2018-12-27 | 2020-04-14 | 연세대학교 산학협력단 | 캐스케이드 구조 기반의 바이어스 회로를 이용하는 전류 측정 장치 및 그 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4550284A (en) * | 1984-05-16 | 1985-10-29 | At&T Bell Laboratories | MOS Cascode current mirror |
| US4618815A (en) * | 1985-02-11 | 1986-10-21 | At&T Bell Laboratories | Mixed threshold current mirror |
| GB2209895B (en) * | 1987-09-16 | 1991-09-25 | Philips Electronic Associated | A circuit arrangement for storing sampled analogue electrical currents |
| US4983929A (en) * | 1989-09-27 | 1991-01-08 | Analog Devices, Inc. | Cascode current mirror |
| EP0561469A3 (en) * | 1992-03-18 | 1993-10-06 | National Semiconductor Corporation | Enhancement-depletion mode cascode current mirror |
-
1994
- 1994-02-07 KR KR1019940002215A patent/KR100299597B1/ko not_active IP Right Cessation
- 1994-02-07 DE DE69403832T patent/DE69403832T2/de not_active Expired - Fee Related
- 1994-02-09 JP JP01532594A patent/JP3403234B2/ja not_active Expired - Fee Related
- 1994-02-14 US US08/197,435 patent/US5373228A/en not_active Expired - Fee Related
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|---|---|
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| JPH06252664A (ja) | 1994-09-09 |
| KR940020189A (ko) | 1994-09-15 |
| DE69403832T2 (de) | 1998-01-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |