JP2008099337A - Ｆｅｔ帯域増幅器 - Google Patents

Abstract

【課題】高い利得を得ることができるＦＥＴ帯域増幅器を提供すること。
【解決手段】ＡＭ受信機に含まれるＦＥＴ帯域増幅器５は、例えば５段の増幅器１１〜１５と、その中間に挿入されたＢＰＦ１６を備えている。増幅器１１〜１５のそれぞれは、ｐチャネルＦＥＴを増幅素子として用いた差動増幅器として動作する。ＢＰＦ１６は、ＦＥＴ帯域増幅器全体の増幅帯域よりも広い帯域成分を通過させる。ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、半導体基板上に構成部品が一体形成されている。３段の増幅器１１〜１３によって増幅された信号の低域成分を除去することにより１／ｆノイズを低減することができ、高域成分を除去することにより熱雑音を低減することができる。これにより、ＢＰＦ１６の後段に接続された増幅器１４、１５のそれぞれが、ノイズ成分によって飽和することがない。
【選択図】図２

Description

本発明は、各種の受信機等に用いられるＦＥＴ帯域増幅器に関する。

ＡＭ受信機やＦＭ受信機等の各種の受信機には、所定の帯域の信号を高い利得で増幅する帯域増幅器が用いられている。代表的な帯域増幅器として、フロントエンドに含まれる高周波増幅器や、中間周波信号を増幅する中間周波増幅器などがある。高周波増幅器では、同調周波数を中心とした所定帯域の信号のみが選択的に増幅される。この場合の中心周波数は、選局の状態に応じて可変に設定される。また、中間周波増幅器では、中間周波数近傍の狭い帯域の信号のみが選択的に増幅される。この場合の中心周波数は、例えばＦＭ受信機の場合には１０．７ＭＨｚ、ＡＭ受信機の場合には４５５ｋＨｚというように固定の値が設定される。また、一般にこのような増幅器において高い利得を設定する場合には、トランジスタを複数段接続した多段増幅器が用いられている。
特開昭６３−４６００８号公報 特開平６−４５８４４号公報 特開平１０−２７０９５７号公報 特開平９−２４６４７５号公報 特開平７−２８３６５９号公報 特開平４−３６０３０７号公報 森永隆広監修、「移動通信−理論と設計−」、株式会社コロナ社、昭和５３年２月２０日６版発行、ｐ５１−６５

ところで、上述した帯域増幅器は、高い利得を設定しようとすると、ノイズ成分によってこの多段増幅器が飽和してしまう場合があり、設計上の利得が得られないという問題があった。

本発明は、このような点に鑑みて創作されたものであり、その目的は、高い利得を得ることができるＦＥＴ帯域増幅器を提供することにある。

上述した課題を解決するために、本発明のＦＥＴ帯域増幅器は、ＦＥＴが増幅素子として用いられる縦続接続された複数段の増幅器と、これら複数段の増幅器の中段に挿入されて増幅帯域よりも広い通過帯域が設定された帯域通過フィルタとを備えている。そして、この複数段の増幅器の少なくとも初段からｎ段目までにおいてｐチャネルＦＥＴが用いられている。増幅帯域よりも広い通過帯域を有する帯域通過フィルタを用いることにより、この通過帯域よりも低域側に存在する１／ｆノイズと高域側に存在する熱雑音を除去することができる。また、増幅素子として移動度が小さいｐチャネルＦＥＴを用いることにより、増幅器内部でのノイズの発生をさらに少なくすることができる。したがって、これらのノイズ成分によって増幅器が飽和してしまうことを防止することができるため、増幅したい本来の信号成分のみを増幅することができ、ＦＥＴ帯域増幅器全体として高い利得を得ることができる。また、増幅素子としてＦＥＴを用いることにより、ＦＥＴ帯域増幅器全体をＦＥＴの製造プロセスで半導体基板上に作ることができるようになるため、バイポーラトランジスタを増幅素子として用いた場合に比べて、集積化が容易になるとともに、コストダウンや省スペース化を図ることができる。

特に、上述した増幅器は、２個のＦＥＴを差動動作させる差動増幅器であり、ノイズ成分が累積して増幅器が飽和する段数をｍとしたときに、この段数ｍよりも少ない数の縦続接続された増幅器の後段に帯域通過フィルタを配置することが望ましい。縦続接続の段数がｍ以上にならないように帯域通過フィルタが挿入されているため、ｍ段目以降の増幅器がノイズ成分によって飽和することを防止することができ、ＦＥＴ帯域増幅器全体の利得を高くすることができる。

また、本発明のＦＥＴ帯域増幅器は、ＦＥＴが増幅素子として用いられる縦続接続された複数段の増幅器を含んで構成されており、増幅器の少なくともｍ段目までに含まれる増幅素子としてｐチャネル型のＦＥＴを用いている。移動度の小さいｐチャネル型のＦＥＴを用いることにより、１／ｆノイズの発生を抑えることが可能になり、１／ｆノイズによって増幅器が飽和することを防止することができる。

また、ｍ＋１段目以降の増幅器に含まれる増幅素子としてｎチャネル型のＦＥＴを用いることが望ましい。増幅器の飽和防止に寄与する度合いが小さい後段の増幅器に含まれる増幅素子をｎチャネル型のＦＥＴとすることにより、全てをｐチャネル型のＦＥＴとする場合に比べて、構成部品の占有面積の小型化が可能になる。

また、ｍ段目までの増幅器に含まれるＦＥＴのチャネル長Ｌおよびチャネル幅Ｗを、ｍ＋１段目以降の増幅器に含まれるＦＥＴのチャネル長Ｌおよびチャネル幅Ｗよりも大きな値に設定することが望ましい。増幅器の飽和防止に寄与する度合いが大きい前段の増幅器に含まれるＦＥＴのチャネル長Ｌとチャネル幅Ｗのみを大きな値にすることにより、全てのＦＥＴについてこれらの値を大きくする場合に比べて、構成部品の占有面積の小型化が可能になる。

また、増幅素子として多段接続された複数の増幅器に含まれるＦＥＴに着目したときに、前段に配置された増幅器に含まれるＦＥＴのチャネル長Ｌおよびチャネル幅Ｗを、それより後段に配置された増幅器に含まれるＦＥＴのチャネル長Ｌおよびチャネル幅Ｗよりも大きな値に設定することが望ましい。一般に、ＦＥＴにおいて発生する１／ｆノイズは、チャネル長Ｌとチャネル幅Ｗのそれぞれの逆数に比例して大きくなることが知られている。したがって、チャネル長Ｌとチャネル幅Ｗを大きく設定することにより、このＦＥＴで発生する１／ｆノイズを低減することができる。特に、多段接続されたＦＥＴを考えたときに、前段部分に含まれるＦＥＴにおいて発生した１／ｆノイズは、それより後段のＦＥＴにおいて増幅されるため、前段部分に含まれるＦＥＴにおいて発生する１／ｆノイズを低減することは、全体の低周波ノイズを低減するために好ましい。また、後段部分に含まれるＦＥＴにおいて発生する１／ｆノイズは、それよりも後段のＦＥＴにおいて増幅される程度が少ないため、全体の低周波ノイズの低減に寄与する割合は少ないと考えられる。したがって、この後段部分に含まれるＦＥＴのチャネル長Ｌとチャネル幅Ｗをそれよりも前段のＦＥＴのそれらよりも小さな値にすることにより、ＦＥＴによる占有面積を小さくすることができ、チップの小型化によるコスト低減を図ることができる。

また、増幅素子として多段接続された複数の増幅器に含まれるＦＥＴに着目したときに、このＦＥＴによって発生するノイズ成分が、このＦＥＴの入力信号に含まれるノイズ成分よりも小さくなるように、それぞれのＦＥＴのチャネル長Ｌとチャネル幅Ｗを設定することが望ましい。いずれかのＦＥＴにおいて発生するノイズ成分をこのＦＥＴの入力信号中のノイズ成分よりも小さくすることにより、全体の低周波ノイズの低減が可能になる。

また、ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、半導体基板上に構成部品が一体形成されていることが望ましい。これらのプロセスを用いることにより、バイポーラプロセス等を用いる場合に比べてプロセスの簡略化が可能であり、部品コストおよびＦＥＴ帯域増幅器を含む製品コストを下げることが可能になる。

また、上述した半導体基板にはＮウェルが形成されており、このＮウェル上に構成部品の全部あるいは一部が形成されていることが望ましい。構成部品の全部あるいは一部をＮウェル上に形成することにより、Ｎウェルとその下の半導体基板との間に形成されたｐｎ接合面を介してノイズ電流が流れることを防止することが可能になり、Ｎウェル上の回路において発生したノイズが半導体基板を通して他の部品に回り込むことを防止することができる。

また、上述した半導体基板には、構成部品の周囲にガードリングが形成されていることが望ましい。これにより、Ｎウェル上に形成された回路において発生したノイズが半導体基板を通して他の部品に回り込むことをさらに有効に防止することができる。

また、上述したガードリングは、半導体基板表面からＮウェルよりも深い位置まで形成されていることが望ましい。ガードリングを深い位置まで形成することにより、このガードリングを超えて回り込む低周波領域の１／ｆノイズを除去することができる。

以下、本発明を適用した一実施形態のＦＥＴ帯域増幅器について詳細に説明する。

〔第１の実施形態〕
図１は、第１の実施形態のＦＥＴ帯域増幅器が含まれるＡＭ受信機の一般的な構成を示す図である。同図に示すＡＭ受信機は、高周波増幅回路１、混合回路２、局部発振器３、ＢＰＦ（帯域通過フィルタ）４、６、ＦＥＴ帯域増幅器５、ＡＭ検波回路７を含んで構成されている。アンテナ９によって受信したＡＭ波を高周波増幅回路１によって増幅した後、局部発振器３から出力される局部発振信号を混合することにより、高周波信号から中間周波信号への周波数変換を行う。例えば、高周波増幅回路１から出力される信号の周波数をｆ１、局部発振器３から出力される局部発振信号の周波数をｆ２とすると、混合回路２からはｆ１−ｆ２の周波数を有する信号が出力される。

ＢＰＦ４、６は、中間周波増幅回路として動作するＦＥＴ帯域増幅器５の前段および後段に設けられており、入力される中間周波信号から４５５ｋＨｚ近傍の周波数成分のみを抽出する。ＦＥＴ帯域増幅器５は、中間周波信号が含まれる所定の帯域成分を増幅する。ＡＭ検波回路７は、ＦＥＴ帯域増幅器５によって増幅された後の中間周波信号に対してＡＭ検波処理を行う。

図２は、本実施形態のＦＥＴ帯域増幅器５の構成を示す図である。図２に示すように、本実施形態のＦＥＴ帯域増幅器５は、５段の増幅器１１〜１５と、３段目の増幅器１３と４段目の増幅器１４との間に挿入されたＢＰＦ１６とを含んで構成されている。増幅器１１〜１５のそれぞれは所定の利得を有しており、ＦＥＴ帯域増幅器５全体では各増幅器１１〜１５の利得を掛け合わせた利得を有する。このＦＥＴ帯域増幅器５は、その他の回路とともに半導体基板上にＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて一体形成されている。これにより、製造工程の簡略化による部品あるいはＡＭ受信機全体の製品コストの低減が可能になる。

図３は、増幅器１１の構成を示す回路図である。なお、他の増幅器１２〜１５も増幅器１１と同じ構成を有している。図３に示すように、増幅器１１は、一対となる２つのｐチャネルＭＯＳ型のＦＥＴ１１１、１１２と、ドレイン抵抗となる抵抗１１３、１１４と、定電流回路１１５を含んで構成される。２つのＦＥＴ１１１、１１２のそれぞれのソースには、定電流回路１１５が共通に接続されている。このため、ＦＥＴ１１１、１１２の各ソース・ドレイン間を流れる電流の合計がこの定電流回路１１５によって生成される電流と等しくなる。また、２つのＦＥＴ１１１、１１２の各ゲート間には、前段の回路から出力される信号が入力される。

このように、増幅器１１は、差動動作を行う２つのＦＥＴ１１１、１１２を有しており、例えば利得Ａ₁ を有する。他の増幅器１２〜１５のそれぞれの利得をＡ₂ 、Ａ₃ 、Ａ₄ 、Ａ₅ とすると、ＦＥＴ帯域増幅器５全体としては、理論上Ａ₁Ａ₂Ａ₃Ａ₄Ａ₅の利得を実現することができる。

しかしながら、通常、このような高い利得を得ようとしても、１／ｆノイズと熱雑音によって後段の増幅器が飽和してしまい、それほど高い利得が得られない場合がある。特に、ＭＯＳ型のＦＥＴ１１１、１１２の場合には、１／ｆノイズによる影響が顕著に現れる。

一般に、１／ｆノイズは、信号の低周波領域に現れるノイズであり、周波数が低くなるほど雑音レベルが高くなる。反対に、熱雑音は、信号の高周波領域に現れるノイズであり、周波数が高くなるほど雑音レベルが高くなる。ＭＯＳ型のＦＥＴが発生するノイズ電圧ｖ_n は、
ｖ_n＝√（（８ｋＴ（１＋η）／（３ｇ_m ）
＋ＫＦ／（２ｆＣoxＷＬＫ’））Δｆ） …（１）
と表すことができる。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｇ_m は相互コンダクタンス、Ｃoxはゲート酸化膜を挟んだゲートとチャネルの間の容量、Ｗはゲート幅、Ｌはゲート長、ｆは周波数、Δｆは周波数ｆの帯域幅である。ＫＦはノイズパラメータであり、１０^-20〜１０^-25程度の値となる。また、η、Ｋ’は所定のパラメータである。

この式において、右辺の第１項が熱雑音を示すものであり、温度（Ｔ）が高くなるにしたがって大きくなることがわかる。また、右辺の第２項が１／ｆノイズを示すものであり、ｆの逆数に比例することがわかる。

増幅器１１〜１５のそれぞれにおいて発生するノイズ（１／ｆノイズと熱雑音を合計したもの）をｅ_n1、ｅ_n2、ｅ_n3、ｅ_n4、ｅ_n5とすると、増幅器１１〜１５のそれぞれの出力信号に含まれるノイズレベルｅ₁、ｅ₂、ｅ₃、ｅ₄、ｅ₅ は、以下のようになる。

ｅ₁ ＝ｅ_n1
ｅ₂ ＝ｅ₁Ａ₂＋ｅ_n2
＝ｅ_n1Ａ₂＋ｅ_n2
ｅ₃ ＝ｅ₂Ａ₃＋ｅ_n3
＝（ｅ_n1Ａ₂＋ｅ_n2）Ａ₃＋ｅ_n3
ｅ₄ ＝ｅ₃Ａ₄＋ｅ_n4
＝（（ｅ_n1Ａ₂＋ｅ_n2）Ａ₃＋ｅ_n3）Ａ₄＋ｅ_n4
ｅ₅ ＝ｅ₄Ａ₅＋ｅ_n5
＝（（（ｅ_n1Ａ₂＋ｅ_n2）Ａ₃＋ｅ_n3）Ａ₄＋ｅ_n4）Ａ₅＋ｅ_n5 …（２）
このように、増幅器１１〜１５のそれぞれの間で入出力される信号には、主に低周波領域に存在する１／ｆノイズと高周波領域に主に存在する熱雑音とが含まれており、しかも後段の増幅器になればなるほど、これらのノイズレベルが増幅されながら累積されるため、このノイズレベルが各増幅器１１〜１５の飽和レベルＥ₀ を越えると、これ以降の増幅器の出力がクリップされる。

このような不都合を回避するために、本実施形態のＦＥＴ帯域増幅器５では、ＢＰＦ１６が用いられている。このＢＰＦ１６は、増幅帯域の成分（信号に含まれる増幅したい成分）を通過させるとともに、上述した１／ｆノイズと熱雑音を除去するためのものである。図１に示した本実施形態のＡＭ受信機を考えた場合には、４５５ｋＨｚ近傍の中間周波信号の帯域のみをＦＥＴ帯域増幅器５で増幅できればよい。したがって、ＢＰＦ１６の特性としては、下側のカットオフ周波数（ｋＨｚ）を４５５−α（２αが中間周波信号の帯域）以下であって１／ｆノイズが十分に除去できる値に設定するとともに、上側のカットオフ周波数を４５５＋α以上であって熱雑音が十分に除去できる値に設定する必要がある。

また、各増幅器１１〜１５のノイズレベルｅ₁ 〜ｅ₅ が飽和レベルＥ₀ を越えない段数をｍとしたときに、この段数ｍよりも少ない数の縦続接続された増幅器の後段にＢＰＦ１６を配置する必要がある。本実施形態では、３段目の増幅器１３の出力信号に含まれるノイズレベルｅ₃ が飽和レベルＥ₀ 以下であり、４段目の増幅器１４の出力信号に含まれるノイズレベルｅ₄ が飽和レベルＥ₀ 以上であるものとして、３段目の増幅器１３と４段目の増幅器１４の間にＢＰＦ１６が挿入されている。

このようにすることで、ＢＰＦ１６の後段側に接続された増幅器１４、１５においてノイズ成分が増加したために飽和することを防止することができる。

このように、本実施形態のＦＥＴ帯域増幅器５では、３段目の増幅器１３と４段目の増幅器１４の間にＢＰＦ１６が挿入されており、それまでに増幅された１／ｆノイズや熱雑音が除去されるため、それより後段の増幅器１４、１５がこれらのノイズ成分によって飽和して利得が制限されるということがなく、ＦＥＴ帯域増幅器５全体として高い利得を確保することができる。

また、各増幅器１１〜１５に増幅素子として含まれているＦＥＴ１１１、１１２として移動度が小さなｐチャネルＦＥＴを用いることにより、各増幅器の内部でのノイズの発生をさらに少なくすることができるため、ノイズ成分の増加による各増幅器の飽和をさらに抑制することができ、ＦＥＴ帯域増幅器５全体として高い利得を確実に確保することができる。

特に、バイポーラトランジスタに比べてＭＯＳ型のＦＥＴは、１／ｆノイズが多いため、増幅器を多段接続してＦＥＴ帯域増幅器５を構成しようとすると、１／ｆノイズが多くなって必要な利得が得られない場合がある。したがって、半導体基板上にＣＭＯＳプロセスあるいはＭＯＳプロセスを用いてＦＥＴ帯域増幅器５あるいはその他の回路を含む全部品を一体形成する場合に、ｐチャネルＦＥＴを用いることは、１／ｆノイズを低減して実用化を図るために有効な手段となる。

なお、本実施形態では、３段目の増幅器１３と４段目の増幅器１４の間にＢＰＦ１６を挿入したが、それよりも前段側にＢＰＦ１６を配置するようにしてもよい。また、ＢＰＦ１６の後段側に接続された複数段の増幅器において再びノイズレベルが増加して飽和レベルＥ₀ に達するような場合には、２つ目以降のＢＰＦを配置すればよい。

また、本実施形態では、全ての増幅器１１〜１５についてｐチャネル型のＦＥＴ１１１、１１２を用いたが、ノイズ低減の効果が大きな初段からｎ段目までの（例えば２段目まで）増幅器についてｐチャネル型のＦＥＴ１１１、１１２を用いるようにしてもよい。このようにすることで、累積されるノイズ成分を効率よく低減することができる。

〔参考実施例〕
上述した第１の実施形態では、３段目の増幅器１３の後段に１つのＢＰＦを挿入してノイズ成分を除去したが、各段の増幅器においてノイズ成分を除去するようにしてもよい。

図４は、参考実施例のＦＥＴ帯域増幅器の構成を示す回路図である。図４に示す参考実施例のＦＥＴ帯域増幅器は、５段の増幅器１１Ａ、１２Ａ、…、１５Ａを縦続接続することにより構成されている。これらの各増幅器の構成は基本的に同じであるため、以下では初段の増幅器１１Ａに着目して、詳細な構成および動作を説明する。

増幅器１１Ａは、２個のｐチャネルＭＯＳ型のＦＥＴ１１１、１１２、８個の抵抗１１３、１１４、１２０、１２１、１２３、１２４、１２５、１２６、定電流回路１１５、５個のコンデンサ１１６〜１１９、１２２を含んで構成されている。この中でＦＥＴ１１１、１１２、抵抗１１３、１１４、定電流回路１１５については、図３に示した増幅器１１の構成と共通するものであるため、同じ符号が付されている。

コンデンサ１１６は、一方のＦＥＴ１１１のドレイン抵抗である抵抗１１３に並列に接続されており、ＦＥＴ１１１のドレインから出力される一方の出力信号に含まれる高域成分を除去する。同様に、コンデンサ１１７は、他方のＦＥＴ１１２のドレイン抵抗である抵抗１１４に並列に接続されており、ＦＥＴ１１２のドレインから出力される他方の出力信号に含まれる高域成分を除去する。これらの抵抗１１３、１１４、コンデンサ１１６、１１７が高域成分除去手段に対応している。

コンデンサ１１８は、ＦＥＴ１１１のドレインから出力されて、後段の増幅器１２Ａに入力される一方の出力信号から直流成分を除去する。また、このコンデンサ１１８は、抵抗１２０とともにＨＰＦ（ハイパスフィルタ）を構成しており、このＨＰＦによってＦＥＴ１１１から出力される信号に含まれる低域成分が除去される。

同様に、コンデンサ１１９は、ＦＥＴ１１２のドレインから出力されて、後段の増幅器１２Ａに入力される他方の出力信号から直流成分を除去する。また、このコンデンサ１１９は、抵抗１２１とともにＨＰＦを構成しており、このＨＰＦによってＦＥＴ１１１から出力される信号に含まれる低域成分が除去される。

抵抗１２５、１２６は、ＦＥＴ１１１、１１２のバイアス電圧を設定するためのものである。

また、上述した抵抗１２０、１２１のそれぞれの一方端は共通に接続されており、この接続点とアースとの間にコンデンサ１２２が挿入されている。これらの抵抗１２０、１２１およびコンデンサ１２２によってＬＰＦ（ローパスフィルタ）が構成されている。すなわち、ＦＥＴ１１１、１１２から別々に出力された信号は、低域成分のみがこのＬＰＦで抽出され、同位相の信号として抵抗１２３、１２４のそれぞれを介してＦＥＴ１１１、１１２のゲートに帰還される。この結果、初段の増幅器１１Ａに入力される信号の中の低域成分については、ＦＥＴ１１１、１１２が差動増幅器として動作せずに、そのままの信号レベルで次段の増幅器１２Ａに入力される。これらの抵抗１２０、１２１、１２３、１２４、コンデンサ１２２から構成される帰還回路が低域成分除去手段に対応している。

このように、初段の増幅器１１Ａでは、一方のＦＥＴ１１１のドレインから出力される信号の中から、コンデンサ１１６を介して高域成分が除去されるため、ＦＥＴ１１１において発生する熱雑音を有効に取り除くことができる。また、この信号の中から、コンデンサ１１８と抵抗１２０によって構成されるＨＰＦによって低域成分が除去されるため、ＦＥＴ１１１において発生する１／ｆノイズを有効に取り除くことができる。

同様に、他方のＦＥＴ１１２のドレインから出力される信号の中から、コンデンサ１１７を介して高域成分が除去されるため、ＦＥＴ１１２において発生する熱雑音を有効に取り除くことができる。また、この信号の中から、コンデンサ１１９と抵抗１２１によって構成されるＨＰＦによって低域成分が除去されるため、ＦＥＴ１１２において発生する１／ｆノイズを有効に取り除くことができる。

さらに、ＦＥＴ１１１、１１２のそれぞれのドレインから出力される信号に含まれる低域成分は、抵抗１２０、１２１およびコンデンサ１２２によって構成されるＬＰＦによって同位相で入力側に帰還されており、この低域成分については増幅器１１Ａにおける増幅動作が行われないようになっているため、さらに１／ｆノイズを低減することができる。

ところで、上述した増幅器１１Ａでは、抵抗１１３、１１４のそれぞれに並列にコンデンサ１１６、１１７を接続したが、これらのコンデンサ１１６、１１７は、ＦＥＴ１１１、１１２のそれぞれのドレインとアース以外の固定電位との間に挿入するようにしてもよい。

また、これらのコンデンサ１１６、１１７は、次段の増幅器１２Ａに含まれるＦＥＴの寄生容量を利用するようにしてもよい。

図５は、ＦＥＴの寄生容量を利用することによりコンデンサの数を減らしたＦＥＴ帯域増幅器の構成を示す回路図である。図５に示すＦＥＴ帯域増幅器は、５段の増幅器１１Ｂ、１２Ｂ、…、１５Ｂを縦続接続することにより構成されている。図４に示した構成に比べて、ドレイン抵抗に並列に接続されたコンデンサ１１６、１１７が省略された点と、ＦＥＴ１１１、１１２がゲート長Ｌとゲート幅Ｗが大きく設定されたＦＥＴ１１１ａ、１１２ａに置き換えられた点が異なっている。

一般に、ＦＥＴで発生するノイズ電流は、ゲート長Ｌの逆数に比例することが知られている。したがって、ゲート長Ｌを長く設定することにより、ノイズ電流を低減することができる。ところが、ゲート長Ｌを長くするとチャネル抵抗が大きくなるため、その分ゲート幅Ｗを広く設定してチャネル抵抗を低減することが望ましい。このように、ノイズ電流を低減するために、ゲート長Ｌとゲート幅Ｗを大きくするということは、ゲート電極の面積が大きくなるということであり、寄生容量も大きくなるため、ある程度の容量値を確保することが可能になり、コンデンサ１１６、１１７の代わりにこの寄生容量を用いることができるようになる。

このように、ゲート長Ｌとゲート幅Ｗをともに大きくして寄生容量を大きくした上でコンデンサ１１６、１１７を省略することにより、さらに信号の高域成分、すなわち熱雑音を有効に除去することができる。また、コンデンサ１１６、１１７を省略することによるコストダウンが可能になることはいうまでもない。

〔他の参考実施例〕
図６は、他の参考実施例のＦＥＴ帯域増幅器の構成を示す回路図である。図６に示す他の参考実施例のＦＥＴ帯域増幅器は、縦続接続された５段の増幅器１１Ｃ、１２Ｃ、…、１５Ｃと、最終段の増幅器１５Ｃから出力される信号を外部に取り出すとともに初段の増幅器１１Ｃに帰還させる付加回路が含まれている。

増幅器１１Ｃ〜１５Ｃのそれぞれの構成は同じであるため、以下では初段の増幅器１１Ｃに着目して説明する。

増幅器１１Ｃは、ＦＥＴ１１１ａ、１１２ａ、抵抗１１３、１１４、定電流回路１１５を含んで構成されている。この増幅器１１Ｃは、基本的には図３に示した増幅器１１と同じ構成を有している。但し、ＦＥＴ１１１、１１２の代わりに図５に示したｐチャネルＭＯＳ型のＦＥＴ１１１ａ、１１２ａが用いられている。すなわち、これらのＦＥＴ１１１ａ、１１２ａは、ゲート長Ｌとゲート幅Ｗが大きく設定されており、高域成分に含まれる熱雑音を除去するために適した大きさのゲート面積が確保されている。これにより、各段の増幅器に入力される信号に含まれる熱雑音を有効に除去することができる。

また、参考実施例のＦＥＴ帯域増幅器に備わった付加回路には、ＦＥＴ１３１と定電流回路１３３からなるソースホロワ回路１５０と、ＦＥＴ１３２と定電流回路１３４からなるソースホロワ回路１５１と、抵抗１３５、１３７、コンデンサ１３９、１４１からなるＬＰＦ１５２と、抵抗１３６、１３８、コンデンサ１４０、１４２からなるＬＰＦ１５３とが含まれている。

最終段の増幅器１５Ｃから出力される一方の差動出力信号が、ソースホロワ回路１５０を介してＦＥＴ帯域増幅器の一方の出力信号として取り出されるともに、ＬＰＦ１５２および抵抗１４３を介して初段の増幅器１１Ｃの一方の入力端に帰還される。同様に、最終段の増幅器１５Ｃから出力される他方の差動出力信号が、ソースホロワ回路１５１を介してＦＥＴ帯域増幅器の他方の出力信号として取り出されるともに、ＬＰＦ１５３および抵抗１４４を介して初段の増幅器１１Ｃの他方の入力端に帰還される。

ところで、参考実施例のＦＥＴ帯域増幅器には５段（奇数個）の増幅器１１Ｃ〜１５Ｃが含まれているため、初段の増幅器１１Ｃに入力される信号の位相に対して、最終段の増幅器１５Ｃから出力される信号の位相は反転している。したがって、ソースホロワ回路１５０、１５１から出力される信号の低域成分のみをＬＰＦ１５２、１５３によって抽出して初段の増幅器１１Ｃに帰還させるということは、低域成分に対応する利得を下げて、この成分のみを除去することに他ならない。すなわち、図６に示した帰還ループを形成することにより、低域成分に含まれる１／ｆノイズを有効に除去することができる。

このように、ＦＥＴ帯域増幅器の全体に帰還ループを形成して出力信号の低域成分のみを初段の増幅器１１Ｃの入力側に帰還させることによっても有効に１／ｆノイズを除去することができる。また、各段の増幅器１１Ｃ〜１５Ｃにおいて高域成分を除去することにより、この高域成分に含まれる熱雑音を有効に除去することができる。

なお、図６に示した他の参考実施例のＦＥＴ帯域増幅器では、ＦＥＴの寄生容量を利用して信号の高域成分を除去するようにしていたが、上述した図４に示した参考実施例と同様に、コンデンサを用いるようにしてもよい。この場合には、図６に示したＦＥＴ１１１ａ等のゲート長Ｌとゲート幅Ｗを小さくするとともに、抵抗１１３、１１４に並列にコンデンサを接続すればよい。

〔第２の実施形態〕
上述した実施形態や参考実施例では、多段接続された複数の増幅器の中間あるいは各段に、使用帯域外に含まれるノイズ成分を除去するためのＢＰＦ等を備えてＦＥＴ帯域増幅器を構成したが、このＢＰＦ等を備えずに、各段の増幅器においてノイズ対策を行うようにしてもよい。

図７は、本実施形態のＦＥＴ帯域増幅器５の構成を示す図である。図７に示すＦＥＴ帯域増幅器は、縦続接続された複数の増幅器１１Ｄ〜１５Ｄを備えている。このＦＥＴ帯域増幅器は、その他の回路とともに半導体基板上にＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて一体形成されている。

上述した複数の増幅器１１Ｄ〜１５Ｄは、初段からｎ段目までについてノイズ対策が施されている。例えば、ノイズ対策として、ｐチャネルＭＯＳ型のＦＥＴを用いる手法と、ＭＯＳ型のＦＥＴのゲート幅Ｗとゲート長Ｌを大きくする手法が単独であるいは組み合わせて用いられる。

ｐチャネルＭＯＳ型のＦＥＴを用いることにより低周波領域に現れる１／ｆノイズの低減が可能であり、半導体基板上にＦＥＴ帯域増幅器を一体形成する際に特に有効な手法であることは上述したとおりである。

図８は、ＭＯＳ型ＦＥＴのゲート幅Ｗとゲート長Ｌを示す図であり、半導体基板の表面近傍に形成されたＦＥＴ全体を示す平面図が示されている。

上述したように、（１）式の右辺の第２項が１／ｆノイズを示すものであり、この項においてゲート幅Ｗとゲート長Ｌが分母にあることから、ゲート幅Ｗやゲート長Ｌを大きな値に設定することによっても１／ｆノイズを低減できることがわかる。また、ゲート幅Ｗとゲート長Ｌを大きくすると、図５等に示したＦＥＴの寄生容量も大きくなって、高周波領域に現れる熱雑音を除去するためにも有効となる。

このように、初段からｎ段目までの各増幅器においてノイズ対策を施すことにより、ノイズ成分によって各増幅器が飽和してしまうことを防止することができる。

ところで、増幅器１１Ｄ〜１５Ｄのそれぞれにおいて発生するノイズ（１／ｆノイズと熱雑音を合計したもの）をｅ_n1、ｅ_n2、ｅ_n3、ｅ_n4、ｅ_n5、増幅器１２Ｄ〜１５Ｄのそれぞれの利得をＡ₂、Ａ₃、Ａ₄、Ａ₅とすると、増幅器１１Ｄ〜１５Ｄのそれぞれの出力信号に含まれるノイズレベルｅ₁、ｅ₂、ｅ₃、ｅ₄、ｅ₅は、上述した（２）式で示したようになる。

全ての増幅器１１Ｄ〜１５Ｄについてノイズ対策を施すことにより、最もノイズが少なくなるが、全てのＦＥＴをｐチャネル型のＦＥＴとすると、ｎチャネル型のＦＥＴを用いる場合に比べて素子面積が大きくなる。また、ゲート幅Ｗとゲート長Ｌを大きくする場合も同様であり、このノイズ対策を施した場合に素子面積が大きくなる。特に、半導体基板上にＦＥＴ帯域増幅器を一体形成する場合には、占有面積の縮小による高密度化、コストダウン等を図るとともに、ノイズ低減による増幅器の飽和を有効に防止するために、初段からｎ段目までの増幅器について上述したノイズ対策を施すことが望ましい。

具体的には、ｍ段目の増幅器の出力信号に含まれるノイズレベルｅ_mが、ｍ＋１段目の増幅器についてノイズ対策を行わなかった場合に発生するノイズレベルよりも十分に大きく（例えば数倍）なるようであれば、ｍ＋１段目以降の増幅器についてノイズ対策を行ってもそれ程の効果は期待できないため、ｍ段目までの増幅器について上述したノイズ対策を行えばよい。これにより、半導体基板上にＦＥＴ帯域増幅器を一体形成した場合のチップ面積の小型化と、ノイズによる飽和防止の効果を得ることができる。

ところで、何段までの増幅器に含まれるＦＥＴのゲート幅Ｗとゲート長Ｌをそれ以降の増幅器に含まれるＦＥＴのゲート幅Ｗとゲート長Ｌよりも大きくするかについては、以下のようにしてもよい。

増幅器を多段接続した場合を考えたときに、前段の増幅器に含まれるＦＥＴにおいて発生した１／ｆノイズは、それより後段の増幅器に含まれるＦＥＴにおいて増幅されるため、前段の増幅器に含まれるＦＥＴにおいて発生する１／ｆノイズを低減することは、全体の低周波ノイズを低減するために好ましい。一方、後段の増幅器に含まれるＦＥＴにおいて発生する１／ｆノイズは、それよりも後段の増幅器に含まれるＦＥＴにおいて増幅される程度が少ないため、全体の低周波ノイズの低減に寄与する割合は少ないと考えられる。したがって、この後段の増幅器に含まれるＦＥＴのチャネル長Ｌとチャネル幅Ｗをそれよりも前段の増幅器に含まれるＦＥＴのそれらよりも小さな値にすることにより、ＦＥＴによる占有面積を小さくすることができ、チップの小型化によるコスト低減を図ることができる。

あるいは、図７に示した任意位置の増幅器に含まれるＦＥＴに着目したときに、このＦＥＴによって発生するノイズ成分がこのＦＥＴの入力信号に含まれるノイズ成分よりも小さくなるように、それぞれの増幅器に含まれるＦＥＴのチャネル長Ｌとチャネル幅Ｗを設定するようにしてもよい。いずれかの増幅器に含まれるＦＥＴにおいて発生するノイズ成分をこのＦＥＴの入力信号中のノイズ成分よりも小さくすることにより、全体の低周波ノイズの低減が可能になる。

なお、ｍ段目までの増幅器をｐチャネルＭＯＳ型のＦＥＴを用いて構成し、ｍ＋１段目以降の増幅器をｎチャネルＭＯＳ型のＦＥＴを用いて構成する手法は、上述した第１の実施形態や各参考実施例の各ＦＥＴ帯域増幅器について適用することもできる。この場合であっても、チップ面積の小型化とノイズ低減による飽和防止の効果を得ることができる。

〔第３の実施形態〕
上述した各実施形態や各参考実施例において、ＦＥＴ帯域増幅器とその他の回路を半導体基板上に一体形成する場合に、ｐチャネル型のＦＥＴが増幅素子として用いられている各段の増幅器をＮウェル上に形成することにより、半導体基板を通って他の回路にノイズが回り込むことを防止することができる。

図９は、第３の実施形態のＦＥＴ帯域増幅器の概略構造を示す断面図である。また、図１０は図９に示した構造の平面図である。図９に示す構造では、各段の増幅器がｐチャネル型のＦＥＴを用いて構成されている場合に、このＦＥＴ帯域増幅器５の全部品がＮウェル５２上に形成されている。なお、ｍ段目までの各段の増幅器がｐチャネル型のＦＥＴを用いて構成されている場合には、このｍ段目までの各増幅器の全部品がＮウェル５２上に形成される。

Ｎウェル５２とＰ形の半導体基板５０との間にはＰＮ接合面が形成されるため、Ｎウェル５２の電位の方が半導体基板５０よりも高い場合には、Ｎウェル５２から半導体基板５０に向けて流れる電流がこのＰＮ接合面で遮断される。このため、Ｎウェル５２上に形成された回路において発生したノイズが半導体基板５０を通って他の回路に回り込むことを防止することができる。

特に、ｍ段目までの各増幅器をＮウェル５２上に形成することにより、ｍ段目までの増幅器で発生したノイズがｍ＋１段目以降の増幅器に半導体基板５０を通って回り込むことを防止することができるため、ＦＥＴ帯域増幅器内のｍ＋１段目以降の増幅器が飽和することをさらに防止することができる。

また、図１０に示すように、半導体基板５０の表面近傍であって、Ｎウェル５２を囲む周辺領域に、ガードリング５４が形成されている。このガードリング５４は、Ｐ形の半導体基板５０の一部をＮ形領域に形成したものである。ガードリング５４と半導体基板５０によってＰＮＰ層が形成されるため、Ｎウェル５２上に形成された回路で発生したノイズが半導体基板５０の表面近傍を通って他の回路に回り込むことを有効に防止することができる。

特に、このガードリング５４は、半導体基板５０のより深層領域に達するように、例えばＮウェル５２よりも深い箇所まで達するように形成することが望ましい。これにより、Ｎウエル５２上に形成された回路で発生したノイズがガードリング５４の下側（半導体基板５０の内部）を通って他の回路に回り込む場合に、より低周波成分の回り込みを防止することが可能になる。したがって、ｍ段目までの各増幅器をＮウェル５２上に形成することにより、ｍ段目までの増幅器で発生した１／ｆノイズがｍ＋１段目以降の増幅器にガードリング５４の下側を通って回り込むことを防止することができるため、ＦＥＴ帯域増幅器内のｍ＋１段目以降の増幅器が飽和することをさらに防止することができる。

なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、上述した実施形態では、縦続接続された５段の増幅器によってＦＥＴ帯域増幅器を構成したが、この段数はＦＥＴ帯域増幅器全体の利得をどの程度に設定するかに応じて適宜変更することができる。

また、上述した各実施形態に示したＦＥＴ帯域増幅器５とＡＧＣ（自動利得制御）回路を組み合わせるようにしてもよい。

図１１は、図２に示したＦＥＴ帯域増幅器５にＡＧＣ回路１７を追加した構成を示す図である。ＡＧＣ回路１７は、最終段の増幅器１５の出力信号のレベルがほぼ一定となるように、各増幅器１１〜１５の利得を制御する。このため、小信号がＦＥＴ帯域増幅器に入力された場合には増幅器１１〜１５のそれぞれの利得が大きな値に設定されるが、上述したようにＢＰＦ１６によって１／ｆノイズと熱雑音とが除去されるため、これらのノイズ成分によって各増幅器１１〜１５（特に増幅器１４、１５）が飽和することがなく、歪みの少ない増幅信号を得ることができる。なお、第２の実施形態や各参考実施例のＦＥＴ帯域増幅器とＡＧＣ回路とを組み合わせた場合にも同様の効果が得られることは明らかである。

第１の実施形態のＦＥＴ帯域増幅器が含まれるＡＭ受信機の一般的な構成を示す図である。 第１の実施形態のＦＥＴ帯域増幅器の構成を示す図である。 図２のＦＥＴ帯域増幅器に含まれる増幅器の構成を示す回路図である。 参考実施例のＦＥＴ帯域増幅器の構成を示す回路図である。 ＦＥＴの寄生容量を利用することによりコンデンサの数を減らしたＦＥＴ帯域増幅器の構成を示す回路図である。 他の参考実施例のＦＥＴ帯域増幅器の構成を示す回路図である。 第２の実施形態のＦＥＴ帯域増幅器の構成を示す図である。 ＭＯＳ型ＦＥＴのゲート幅Ｗとゲート長Ｌを示す図である。 第３の実施形態のＦＥＴ帯域増幅器の概略構造を示す断面図である。 図９に示した構造の平面図である。 図２に示したＦＥＴ帯域増幅器にＡＧＣ回路を追加した構成を示す図である。

符号の説明

１ 高周波増幅回路
２ 混合回路
３ 局部発振器
４、６、１６ ＢＰＦ（帯域通過フィルタ）
５ ＦＥＴ帯域増幅器
７ ＡＭ検波回路
１１〜１５ 増幅器

Claims (13)

1. ＦＥＴが増幅素子として用いられる縦続接続された複数段の増幅器と、
   前記複数段の増幅器の中段に挿入されて増幅帯域よりも広い通過帯域が設定された帯域通過フィルタと、
   を備え、前記増幅器の少なくとも初段からｎ段目までの前記ＦＥＴとしてｐチャネルＦＥＴを用い、
   ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、半導体基板上に構成部品が一体形成されていることを特徴とするＦＥＴ帯域増幅器。
2. 請求項１において、
   前記増幅器は、２個の前記ＦＥＴを差動動作させる差動増幅器であり、
   ノイズ成分が累積して前記増幅器が飽和する段数をｍとしたときに、この段数ｍよりも少ない数の縦続接続された前記増幅器の後段に前記帯域通過フィルタを配置することを特徴とするＦＥＴ帯域増幅器。
3. 請求項１において、
   前記増幅器に含まれる全ての増幅素子としての前記ｐチャネルＦＥＴを用いることを特徴とするＦＥＴ帯域増幅器。
4. 請求項１において、
   前記半導体基板にはＮウェルが形成されており、このＮウェル上に前記構成部品の全部あるいは一部が形成されていることを特徴とするＦＥＴ帯域増幅器。
5. 請求項４において、
   前記半導体基板には、前記構成部品の周囲にガードリングが形成されていることを特徴とするＦＥＴ帯域増幅器。
6. 請求項５において、
   前記ガードリングは、前記半導体基板表面から前記Ｎウェルよりも深い位置まで形成されていることを特徴とするＦＥＴ帯域増幅器。
7. ＦＥＴが増幅素子として用いられる縦続接続された複数段の増幅器を含んで構成されており、
   前記増幅器のｍ段目までに含まれる増幅素子としてｐチャネル型のＦＥＴを用い、ｍ＋１段目以降の前記増幅器に含まれる増幅素子としてｎチャネル型のＦＥＴを用い、
   ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、半導体基板上に構成部品が一体形成されていることを特徴とするＦＥＴ帯域増幅器。
8. 請求項７において、
   ｍ段目までの前記増幅器に含まれる前記ＦＥＴのチャネル長Ｌおよびチャネル幅Ｗを、ｍ＋１段目以降の前記増幅器に含まれる前記ＦＥＴのチャネル長Ｌおよびチャネル幅Ｗよりも大きな値に設定することを特徴とするＦＥＴ帯域増幅器。
9. 請求項７において、
   前記増幅素子として多段接続された前記複数の増幅器に含まれる前記ＦＥＴに着目したときに、前段に配置された前記増幅器に含まれる前記ＦＥＴのチャネル長Ｌおよびチャネル幅Ｗを、それより後段に配置された前記増幅器に含まれる前記ＦＥＴのチャネル長Ｌおよびチャネル幅Ｗよりも大きな値に設定することを特徴とするＦＥＴ帯域増幅器。
10. 請求項７において、
    前記増幅素子として多段接続された前記複数の増幅器に含まれる前記ＦＥＴに着目したときに、このＦＥＴによって発生するノイズ成分が、このＦＥＴの入力信号に含まれるノイズ成分よりも小さくなるように、それぞれの前記ＦＥＴのチャネル長Ｌとチャネル幅Ｗを設定することを特徴とするＦＥＴ帯域増幅器。
11. 請求項７において、
    前記半導体基板にはＮウェルが形成されており、このＮウェル上に前記構成部品の全部あるいは一部が形成されていることを特徴とするＦＥＴ帯域増幅器。
12. 請求項１１において、
    前記半導体基板には、前記構成部品の周囲にガードリングが形成されていることを特徴とするＦＥＴ帯域増幅器。
13. 請求項１２において、
    前記ガードリングは、前記半導体基板表面から前記Ｎウェルよりも深い位置まで形成されていることを特徴とするＦＥＴ帯域増幅器。

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