JP6914966B2 - 単相差動変換回路およびその信号処理方法、並びに、受信装置 - Google Patents

単相差動変換回路およびその信号処理方法、並びに、受信装置 Download PDF

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Description

本技術は、単相差動変換回路およびその信号処理方法、並びに、受信装置に関し、特に、入出力特性の線形性を向上させることができるようにした単相差動変換回路およびその信号処理方法、並びに、受信装置に関する。
差動信号は、単相信号に比べて、例えばノイズ（同相ノイズ）の影響を受けにくく、あるいは、信号レンジを２倍に広げることができる。よって、差動回路は、例えば、比較的小さい振幅を有するアナログ信号を扱う場合にしばしば用いられる。
単相信号は単相差動変換回路で差動信号に変換されて差動回路に供給されるが、特に、比較的小さい振幅を有するアナログ信号を扱う場合には、信号雑音比（Ｓ／Ｎ比）を高めることが重要になる。例えば、特許文献１には、雑音を低く抑える単相差動変換回路が開示されている。
国際公開第２０１３／１７９８９０号
また、単相差動変換回路では、入出力特性の線形性のさらなる向上が期待されている。
本技術は、このような状況に鑑みてなされたものであり、入出力特性の線形性を向上させることができるようにするものである。
本技術の第１の側面の単相差動変換回路は、入力端子に入力された信号を出力する第１の出力端子と、直列接続された第１の増幅段、第２の増幅段、及び第３の増幅段と、前記入力端子に入力された信号が直列接続された前記第１の増幅段、前記第２の増幅段、及び前記第３の増幅段により反転増幅された信号を出力する第２の出力端子とを備え、前記第１の増幅段および前記第２の増幅段は、前記入力端子の入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、第１の負荷としてダイオード接続されたトランジスタを含むダイオード負荷部と、前記第１の負荷に並列接続された第２の負荷としてアクティブインダクタで構成されたゲイン補償回路とを有するソース接地アンプで構成され、前記第１の増幅段および前記第２の増幅段の一方の各トランジスタは、P型のMOSトランジスタで構成され、前記第１の増幅段および前記第２の増幅段の他方の各トランジスタは、N型のMOSトランジスタで構成され、前記第３の増幅段は、前記入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、ダイオード接続されたトランジスタを含むダイオード負荷部とを有するソース接地アンプで構成され、前記第１の増幅段の出力が、前記第２の増幅段の前記ダイオード負荷部に入力され、前記第２の増幅段の出力が、前記第３の増幅段の前記ダイオード負荷部に入力され、前記第１の増幅段および前記第２の増幅段の前記ゲイン補償回路は、前記第１の増幅段および前記第２の増幅段のゲイン低下を相補的に補償する。
本技術の第１の側面においては、入力端子に入力された信号を出力する第１の出力端子と、直列接続された第１の増幅段、第２の増幅段、及び第３の増幅段と、前記入力端子に入力された信号が直列接続された前記第１の増幅段、前記第２の増幅段、及び前記第３の増幅段により反転増幅された信号を出力する第２の出力端子とが設けられ、前記第１の増幅段および前記第２の増幅段は、前記入力端子の入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、第１の負荷としてダイオード接続されたトランジスタを含むダイオード負荷部と、前記第１の負荷に並列接続された第２の負荷としてアクティブインダクタで構成されたゲイン補償回路とを有するソース接地アンプで構成され、前記第１の増幅段および前記第２の増幅段の一方の各トランジスタは、P型のMOSトランジスタで構成され、前記第１の増幅段および前記第２の増幅段の他方の各トランジスタは、N型のMOSトランジスタで構成され、前前記第３の増幅段は、前記入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、ダイオード接続されたトランジスタを含むダイオード負荷部とを有するソース接地アンプで構成され、前記第１の増幅段の出力が、前記第２の増幅段の前記ダイオード負荷部に入力され、前記第２の増幅段の出力が、前記第３の増幅段の前記ダイオード負荷部に入力され、前記第１の増幅段および前記第２の増幅段の前記ゲイン補償回路において、前記第１の増幅段および前記第２の増幅段のゲイン低下が相補的に補償される。
本技術の第２の側面の単相差動変換回路の信号処理方法は、入力端子に入力された信号を出力する第１の出力端子と、直列接続された第１の増幅段、第２の増幅段、及び第３の増幅段と、前記入力端子に入力された信号が直列接続された前記第１の増幅段、前記第２の増幅段、及び前記第３の増幅段により反転増幅された信号を出力する第２の出力端子とを備え、前記第１の増幅段および前記第２の増幅段は、前記入力端子の入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、第１の負荷としてダイオード接続されたトランジスタを含むダイオード負荷部と、前記第１の負荷に並列接続された第２の負荷としてアクティブインダクタで構成されたゲイン補償回路とを有するソース接地アンプで構成され、前記第１の増幅段および前記第２の増幅段の一方の各トランジスタは、P型のMOSトランジスタで構成され、前記第１の増幅段および前記第２の増幅段の他方の各トランジスタは、N型のMOSトランジスタで構成され、前記第３の増幅段は、前記入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、ダイオード接続されたトランジスタを含むダイオード負荷部とを有するソース接地アンプで構成され、前記第１の増幅段の出力が、前記第２の増幅段の前記ダイオード負荷部に入力され、前記第２の増幅段の出力が、前記第３の増幅段の前記ダイオード負荷部に入力され、単相差動変換回路の前記第１の増幅段が、前記第２の増幅段のゲインの低下を補償し、前記第２の増幅段が、前記第１の増幅段のゲインの低下を補償する。
本技術の第２の側面においては、入力端子に入力された信号を出力する第１の出力端子と、直列接続された第１の増幅段、第２の増幅段、及び第３の増幅段と、前記入力端子に入力された信号が直列接続された前記第１の増幅段、前記第２の増幅段、及び前記第３の増幅段により反転増幅された信号を出力する第２の出力端子とを備え、前記第１の増幅段および前記第２の増幅段は、前記入力端子の入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、第１の負荷としてダイオード接続されたトランジスタを含むダイオード負荷部と、前記第１の負荷に並列接続された第２の負荷としてアクティブインダクタで構成されたゲイン補償回路とを有するソース接地アンプで構成され、前記第１の増幅段および前記第２の増幅段の一方の各トランジスタは、P型のMOSトランジスタで構成され、前記第１の増幅段および前記第２の増幅段の他方の各トランジスタは、N型のMOSトランジスタで構成され、前記第３の増幅段は、前記入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、ダイオード接続されたトランジスタを含むダイオード負荷部とを有するソース接地アンプで構成される。前記第１の増幅段の出力が、前記第２の増幅段の前記ダイオード負荷部に入力され、前記第２の増幅段の出力が、前記第３の増幅段の前記ダイオード負荷部に入力され、前記第１の増幅段において、前記第２の増幅段のゲインの低下が補償され、前記第２の増幅段において、前記第１の増幅段のゲインの低下が補償される。
本技術の第３の側面の受信装置は、入力端子に入力された信号を出力する第１の出力端子と、直列接続された第１の増幅段、第２の増幅段、及び第３の増幅段と、前記入力端子に入力された信号が直列接続された前記第１の増幅段、前記第２の増幅段、及び前記第３の増幅段により反転増幅された信号を出力する第２の出力端子とを備え、前記第１の増幅段および前記第２の増幅段は、前記入力端子の入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、第１の負荷としてダイオード接続されたトランジスタを含むダイオード負荷部と、前記第１の負荷に並列接続された第２の負荷としてアクティブインダクタで構成されたゲイン補償回路とを有するソース接地アンプで構成され、前記第１の増幅段および前記第２の増幅段の一方の各トランジスタは、P型のMOSトランジスタで構成され、前記第１の増幅段および前記第２の増幅段の他方の各トランジスタは、N型のMOSトランジスタで構成され、前記第３の増幅段は、前記入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、ダイオード接続されたトランジスタを含むダイオード負荷部とを有するソース接地アンプで構成され、前記第１の増幅段の出力が、前記第２の増幅段の前記ダイオード負荷部に入力され、前記第２の増幅段の出力が、前記第３の増幅段の前記ダイオード負荷部に入力され、前記第１の増幅段および前記第２の増幅段の前記ゲイン補償回路は、前記第１の増幅段および前記第２の増幅段のゲイン低下を相補的に補償する単相差動変換回路を備える。
本技術の第３の側面においては、入力端子に入力された信号を出力する第１の出力端子と、直列接続された第１の増幅段、第２の増幅段、及び第３の増幅段と、前記入力端子に入力された信号が直列接続された前記第１の増幅段、前記第２の増幅段、及び前記第３の増幅段により反転増幅された信号を出力する第２の出力端子とが設けられ、前記第１の増幅段および前記第２の増幅段は、前記入力端子の入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、第１の負荷としてダイオード接続されたトランジスタを含むダイオード負荷部と、前記第１の負荷に並列接続された第２の負荷としてアクティブインダクタで構成されたゲイン補償回路とを有するソース接地アンプで構成され、前記第１の増幅段および前記第２の増幅段の一方の各トランジスタは、P型のMOSトランジスタで構成され、前記第１の増幅段および前記第２の増幅段の他方の各トランジスタは、N型のMOSトランジスタで構成され、前記第３の増幅段は、前記入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、ダイオード接続されたトランジスタを含むダイオード負荷部とを有するソース接地アンプで構成され、前記第１の増幅段の出力が、前記第２の増幅段の前記ダイオード負荷部に入力され、前記第２の増幅段の出力が、前記第３の増幅段の前記ダイオード負荷部に入力され、前記第１の増幅段および前記第２の増幅段の前記ゲイン補償回路において、前記第１の増幅段および前記第２の増幅段のゲイン低下が相補的に補償される。
単相差動変換回路は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術の第１乃至第３の側面によれば、入出力特性の線形性を向上させることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
ダイオード負荷を用いたソース接地アンプ回路を示す図である。 図１の入力電位Vinと出力電位Voutの変化を示す図である。 図１のソース接地アンプ回路を応用した単相差動変換回路を示す図である。 本技術を適用した単相差動変換回路を示す図である。 大信号歪補償回路の有無を比較した結果を示す図である。 本技術を適用した受信装置を示す図である。 図６の受信装置の単相差動変換回路の詳細構成例を示す図である。 シングルエンド信号と差動信号の各周波数に対する雑音指数を示す図である。
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．ソース接地アンプ回路
２．単相差動変換回路
３．本技術を適用した単相差動変換回路の実施の形態
４．本技術を適用した受信装置の実施の形態
＜１．ソース接地アンプ回路＞
図１は、ダイオード負荷を用いたソース接地アンプ回路を示している。
図１のソース接地アンプ回路１は、２個のトランジスタM10およびM11で構成されている。トランジスタM10およびM11は、N型のMOS(Metal Oxide Semiconductor)トランジスタであり、それらのトランジスタサイズは等しい。
トランジスタM10は、トランスコンダクタンスアンプとして機能するトランジスタ（以下、ｇｍトランジスタとも称する）であり、そのゲートは入力端子１１と接続され、入力電位Vinの信号が供給される。トランジスタM10のソースは交流的に接地されており、ドレインはトランジスタM11のソースと接続されている。
トランジスタM11は、負荷として機能するトランジスタ（以下、負荷トランジスタと称する）であり、そのゲートとドレインが互いに接続（ダイオード接続）されるとともに、電源電圧VDDに接続されている。トランジスタM11のソースは、トランジスタM10のドレインと接続され、その接続点の電位が出力電位Voutとして出力端子１２から出力される。
図２は、図１のソース接地アンプ回路１の入力端子１１に供給される入力電位Vinを変化させた際に、出力端子１２から出力される信号の電位（出力電位）Voutの変化を示す図である。
ソース接地アンプ回路１では、ｇｍトランジスタであるトランジスタM10と、負荷トランジスタであるトランジスタM11のトランジスタサイズを等しくしたことにより、図２に示されるように、トランジスタM10が飽和動作条件を満たす範囲では、ゲインは入力および出力の電位変化に対して一定の値を保ち、入出力特性が線形となっている。
しかしながら、入力電位Vinが所定の値（図２では、０．９V）以上となった場合、トランジスタM10が三極管領域動作となるため、ゲインは低下し、入出力特性の線形性は損なわれる。さらに、トランジスタM10が飽和動作条件を満たす範囲であっても、三極管領域に近くなるような入力電位Vinにおいては、トランジスタM10の種々の非理想特性の影響でゲインは低下し始めるため、入出力特性の線形性が損なわれない入力電位Vinの範囲がさらに狭くなってしまう。この効果は、低電力化のために電源電圧VDDを低くする場合により深刻になる。
＜２．単相差動変換回路＞
図３は、図１のソース接地アンプ回路１を応用した単相差動変換回路を示している。
図３の単相差動変換回路３１は、入力端子４１と第１出力端子４２Aおよび第２出力端子４２Bを有し、入力端子４１から入力される単相の信号を、位相が１８０度異なる差動の信号に変換し、第１出力端子４２Aおよび第２出力端子４２Bから出力する。入力端子４１には、例えば、アンテナで受信されたRF信号が入力され、第１出力端子４２Aおよび第２出力端子４２Bから出力される差動信号は、例えば、差動アンプに入力される。
単相差動変換回路３１は、トランスコンダクタンスアンプ部５１、負荷部５２、容量アッテネータ５３、抵抗R1、及び、AC結合容量C21乃至23を有する。
トランスコンダクタンスアンプ部５１は、トランジスタP21、トランジスタN21、および抵抗R11を有し、いわゆるCMOS（Complementary MOS）型のインバータアンプを構成している。
トランジスタP21は、P型のMOSトランジスタであり、ゲートにはAC結合容量C21を介して入力電位Vinの信号が供給される。トランジスタP21のドレインは、トランジスタN21のドレインに接続され、ソースには電源電圧VDDが供給されている。また、トランジスタP21のゲートとドレインは、抵抗R11を介して接続されている。
トランジスタN21は、N型のMOSトランジスタであり、ゲートにはAC結合容量C21を介して入力電位Vinの信号が供給される。トランジスタN21のドレインは、トランジスタP21のドレインに接続され、ソースは接地されている。また、トランジスタN21のゲートとドレインは、抵抗R11を介して接続されている。
抵抗R11は、一端がトランジスタP21及びN21のゲートに接続され、他端がトランジスタP21及びN21のドレインに接続されている。この抵抗R11は、トランスコンダクタンスアンプ部５１において帰還抵抗として挿入されることにより、トランジスタP21とトランジスタN21のゲートの動作点を設定している。これによって、入力電位Vinに含まれる直流成分は除去され、交流成分がトランジスタP21とトランジスタN21のゲートに印加される。また、この抵抗R11は、単相差動変換回路３１の入力インピーダンスと、アンテナのインピーダンスとのインピーダンス整合を行う機能をも有している。
負荷部５２は、N型のMOSトランジスタであるトランジスタN22と、P型のMOSトランジスタであるトランジスタP22を有する。
トランジスタN22のゲートおよびドレインには電源電圧VDDが供給され、ソースはトランジスタP22のソースに接続されている。トランジスタP22のゲートおよびドレインは、互いに接続されるとともに接地され、トランジスタP22のソースは、トランジスタN22のソースに接続されている。
すなわち、トランジスタN22およびP22は、ゲートおよびドレインが互いに接続（いわゆるダイオード接続）されており、これらがトランスコンダクタンスアンプ部５１の負荷として機能するようになっている。トランジスタN22およびP22のソースどうしが接続された接続点は、AC結合容量C22を介して、容量アッテネータ５３と抵抗R11に接続されている。
容量アッテネータ５３は、容量C11とC12で構成されている。容量C11の一端は、AC結合容量C22を介してトランジスタN22およびP22のソースと抵抗R1の一端に接続され、他端が容量C12の一端と第２出力端子４２Bと接続されている。容量C12の一端は、容量C11の他端及び第２出力端子４２Bと接続され、他端は接地されている。
容量アッテネータ５３は、容量C11とC12の容量値の比に対応した比率で、容量C11の一端に入力された信号の振幅を減衰して、その減衰された信号を、第２出力端子４２Bから出力する。
抵抗R1の一端は、容量C11の一端に接続されるとともに、AC結合容量C22を介してトランジスタN22およびP22のソースと接続され、他端は、入力端子４１と、AC結合容量C23を介して第１出力端子４２Aに接続されている。この抵抗R1も、トランスコンダクタンスアンプ部５１の抵抗R11と同様に、単相差動変換回路３１の入力インピーダンスと、アンテナのインピーダンスとのインピーダンス整合を行う機能を有している。
以上のように構成される単相差動変換回路３１は、入力端子４１から入力された信号が、そのまま第１出力端子４２Aから出力されるとともに、トランスコンダクタンスアンプ部５１で反転され、容量アッテネータ５３によって減衰された信号が、第２出力端子４２Bから出力される。
この単相差動変換回路３１では、図１のソース接地アンプ回路１の回路構成をP型とN型で合わせることにより、偶数次の歪特性が改善される。また、増幅された信号のデバイス雑音が、容量アッテネータ５３によって減衰される。
ただし、この単相差動変換回路３１では、インピーダンス整合と低雑音化の両立を図る観点から、反転利得を２倍以上にする必要があり、トランジスタP21のトランスコンダクタンスｇｍ(P21)とトランジスタN21のトランスコンダクタンスｇｍ(N21)との和ｇｍ１（＝ｇｍ(P21)＋ｇｍ(N21)）が、トランジスタN22のトランスコンダクタンスｇｍ(N22)とトランジスタP22のトランスコンダクタンスｇｍ(P22)との和ｇｍ２（＝ｇｍ(N22)＋ｇｍ(P22)）よりも大きく設定されている。具体的には、例えば、トランジスタP21，N21，N22，P22のチャネル長が互いに等しい場合には、トランジスタP21のチャネル幅がトランジスタP22のチャネル幅よりも大きく、トランジスタN21のチャネル幅がトランジスタN22のチャネル幅よりも大きく設定されている。
その結果、信号が入力された際のトランジスタN22,P22のゲート-ソース間電位差と、トランジスタN21,P21のゲート-ソース間電位差が等しい値とならず、ゲインが入力信号の振幅に依存して変化してしまう。すなわち、入出力特性の線形性に限界がある。
＜３．本技術を適用した単相差動変換回路の実施の形態＞
そこで、以下、入出力特性の線形性をさらに改善した単相差動変換回路の実施の形態について説明する。
図４は、本技術を適用した単相差動変換回路を示している。
図４の単相差動変換回路１００は、入力端子１１１と第１出力端子１１２Aおよび第２出力端子１１２Bを有し、入力端子１１１から入力される入力電位Vinの単相の信号を、差動の信号に変換し、第１出力端子１１２Aおよび第２出力端子１１２Bから出力する。第１出力端子１１２Aから出力される信号の電位が出力電位Vout1であり、第２出力端子１１２Bから出力される信号の電位が出力電位Vout2である。
単相差動変換回路１００は、増幅段P1、増幅段N1、増幅段N2、及び、容量アッテネータ（容量分圧器）ATと、AC結合容量（容量素子）C111乃至C116とを有する。
入力端子１１１から単相差動変換回路１００に入力された信号は、AC結合容量C116を介して、第１出力端子１１２Aからそのまま外部に出力される。また、入力端子１１１から入力された信号は、増幅段P1、増幅段N1、及び増幅段N2によって反転増幅された後、容量アッテネータATによって利得調整され、第２出力端子１１２Bから外部に出力される。これにより、単相差動変換回路１００は、単相の信号を差動信号に変換して出力する。
入力端子１１１から単相差動変換回路１００に入力された信号は、１つのAC結合容量を介して、増幅段P1、増幅段N1、および増幅段N2のそれぞれに供給される。具体的には、増幅段P1には、単相差動変換回路１００に入力された信号がAC結合容量C111を介して入力され、増幅段N1とN2には、単相差動変換回路１００に入力された信号がAC結合容量C112を介して入力される。
また、増幅段N1には、増幅段P1の出力が、AC結合容量C113を介して入力され、増幅段N2には、増幅段N1の出力が、AC結合容量C114を介して入力される。容量アッテネータATには、増幅段N2の出力が、AC結合容量C115を介して入力される。
（増幅段P1）
増幅段P1は、入力電位Vinの交流成分を電流に変換するトランスコンダクタンスアンプ部１２１と、第１の負荷としてのダイオード負荷部１２２と、第１の負荷に並列接続された第２の負荷としての大信号歪補償回路１２３とからなるソース接地アンプである。
トランスコンダクタンスアンプ部１２１は、トランジスタMP1で構成される。ダイオード負荷部１２２は、トランジスタMP2で構成される。大信号歪補償回路１２３は、トランジスタMP3、抵抗（抵抗素子）R121、およびAC結合容量C121で構成される。トランジスタMP1乃至MP3は、いずれもP型のMOSトランジスタである。
トランジスタMP1のゲートには、バイアス電圧PBIASに入力電位Vinの交流成分が重畳した信号が供給され、ソースは電源電圧VDDに接続され、ドレインはトランジスタMP2およびMP3のソースと接続されている。
トランジスタMP2のソースが、トランジスタMP1のドレインおよびトランジスタMP3のソースと接続されている。トランジスタMP2のゲートおよびドレインがダイオード接続されて接地されている。
トランジスタMP3のゲートとソースは、AC結合容量C121を介して接続されている。トランジスタMP3のゲートとドレインは、抵抗R121を介して接続されており、トランジスタMP2とMP3のゲートおよびドレインは直流電位が等しい。
増幅段P1は、AC結合容量C111を介して入力された信号を反転増幅して、AC結合容量C113を介して、増幅段N1に出力する。
（増幅段N1）
増幅段N1は、入力電位Vinの交流成分を電流に変換するトランスコンダクタンスアンプ部１３１と、第１の負荷としてのダイオード負荷部１３２と、第１の負荷に並列接続された第２の負荷としての大信号歪補償回路１３３とからなるソース接地アンプである。
トランスコンダクタンスアンプ部１３１は、トランジスタMN1で構成される。ダイオード負荷部１３２は、トランジスタMN2と抵抗R131で構成される。大信号歪補償回路１３３は、トランジスタMN3、抵抗（抵抗素子）R132、およびAC結合容量C131で構成される。トランジスタMN1乃至MN3は、いずれもN型のMOSトランジスタである。
トランジスタMN1のゲートには、バイアス電圧NBIASに入力電位Vinの交流成分が重畳した信号が供給される。ソースは接地され、ドレインはトランジスタMN2およびMP3のソースと接続されている。
トランジスタMN2のゲートには、増幅段P1の出力が、AC結合容量C113を介して供給される。トランジスタMN2のソースは、トランジスタMN1のドレインおよびトランジスタMN3のソースと接続され、増幅段N1の出力ともなっている。トランジスタMN2のゲートおよびドレインは抵抗R131を介してダイオード接続され、トランジスタMN2のドレインは電源電圧VDDに接続されている。
トランジスタMN3のゲートとソースは、AC結合容量C131を介して接続されている。トランジスタMN3のゲートとドレインは、抵抗R132を介して接続されており、トランジスタMN2とMN3のゲートおよびドレインは直流電位が等しい。トランジスタMN3のドレインは電源電圧VDDに接続されている。
増幅段N1は、増幅段P1からAC結合容量C113を介してトランジスタMN2のゲートに入力された信号と、入力端子１１１からAC結合容量C112を介して入力された信号の両方に関係する信号を出力する。ここで、２つの入力のうち、どちらか一方から出力への伝達を考えると、どちらの入力に対しても、増幅段N1は、あるゲインを持った増幅器として動作する。
従って、増幅段N1は、２つの入力された信号に所定の重みを付けて加算した信号を増幅し、AC結合容量C114を介して、増幅段N2に出力する。
（増幅段N2）
増幅段N2は、入力電位Vinの交流成分を電流に変換するトランスコンダクタンスアンプ部１４１とダイオード負荷部１４２とからなるソース接地アンプである。
トランスコンダクタンスアンプ部１４１は、トランジスタMN4で構成される。ダイオード負荷部１４２は、トランジスタMN5と抵抗R141で構成される。トランジスタMN4およびMN5は、いずれもN型のMOSトランジスタである。
トランジスタMN4のゲートには、バイアス電圧NBIASに入力電位Vinの交流成分が重畳した信号が供給される。トランジスタMN4のソースは接地され、ドレインはトランジスタMN5のソースと接続されている。
トランジスタMN5のゲートには、増幅段N1の出力が、AC結合容量C114を介して供給される。トランジスタMN5のソースは、トランジスタMN4のドレインと接続され、増幅段N2の出力ともなっている。トランジスタMN5のゲートおよびドレインは抵抗R141を介してダイオード接続され、トランジスタMN5のドレインは電源電圧VDDに接続されている。
増幅段N2は、増幅段N1からトランジスタMN5のゲートに入力された信号と、入力端子１１１からAC結合容量C112を介して入力された信号の両方に関係する信号を出力する。ここで、２つの入力のうち、どちらか一方から出力への伝達を考えると、どちらの入力に対しても、増幅段N2は、あるゲインを持った増幅器として動作する。
従って、増幅段N2は、２つの入力された信号に所定の重みを付けて加算した信号を増幅し、AC結合容量C115を介して、容量アッテネータATに出力する。
以上のように構成される増幅段P1、増幅段N1、及び、増幅段N2において、入力端子１１１から増幅段N2の出力までの信号経路には、どの経路にも一つだけソース接地回路が含まれるため、増幅段N2の出力は入力信号の反転増幅信号となる。増幅段P1、増幅段N1、及び、増幅段N2は、得られる反転利得が１倍以上になるように設計される。
（容量アッテネータAT）
容量アッテネータATは、直列接続された容量（容量素子）C141とC142で構成され、増幅段N2から出力された信号の振幅を減衰する減衰部である。容量C141の一端は、AC結合容量C115を介して増幅段N2のトランジスタMN4のドレイン及びトランジスタMN5のソースに接続され、他端が容量C142の一端と第２出力端子１１２Bに接続されている。容量C142の一端は、容量C141の他端および第２出力端子１１２Bに接続され、他端は接地されている。
容量アッテネータATは、容量C141とC142の容量値の比に対応した比率で、容量C141の一端に入力された信号の振幅を減衰して、その減衰された信号を第２出力端子１１２Bに供給し、外部に出力する。
一般に、差動アンプの入力に印加される信号の差動対称性が損なわれると、差動アンプにおいて偶数次歪が発生する。そのため、差動アンプの入力には出来るだけ差動対称性のよい入力が印加されることが望ましい。単相差動変換回路１００は、第２出力端子１１２Bに接続された容量アッテネータATにより、増幅段N2の出力信号振幅を差動対称性が良くなるように調整することができる。
（大信号歪補償回路の動作）
次に、増幅段N1の大信号歪補償回路１３３の場合を例に、大信号歪補償回路１３３の動作について説明する。なお、増幅段P1の大信号歪補償回路１２３についても原理は同様である。
トランジスタMN3のゲートとドレインは抵抗R132を介して接続されており、ゲート側には直流電流を発生する要素がないため、ゲート−ドレイン間は直流的に短絡され同電位であり、トランジスタMN3は直流的にはダイオード接続されている。
しかし、トランジスタMN3のゲート−ソース間にAC結合容量C131が接続されることによって、高周波においては、トランジスタMN3は、ゲート−ソース間に交流電位差が発生しないように動作する。そのため、高周波においては、トランジスタMN3のドレイン電流が一定になり、トランジスタMN3は電流源とみなせる。
次に、大信号歪補償回路１３３の動作を考慮したゲインの決まり方を増幅段N1について説明する。
トランジスタMN1,MN2,MN3に流れる電流を、それぞれ、I1,I2,I3と表記する。また、トランジスタMN1,MN2,MN3の電流係数（current factor）を、それぞれ、β1,β2,β3とする。
まず、大信号歪補償回路１３３がダイオード負荷とみなせるほど周波数が低い場合、大信号歪補償回路１３３のゲインAvは、以下の式（１）で表すことができる。
Figure 0006914966
ここで、電流I2と電流I3は、電流I1をトランジスタのサイズ比により分流したものなので、
Figure 0006914966
 である。
この電流I2とI3を、上述の式（１）に代入すると、電流I1は約分され、消去されるので、ゲインAvは、バイアス電流依存性を持たないことは明らかである。
ところが、高周波信号に対しては、瞬時の電流を考慮する必要がある。大信号歪補償回路１３３は、低周波に対してはダイオード負荷とみなすことができるが、高周波に対しては、CとRのハイパスフィルタ効果によってソースとゲートが一定電位差を保って連動するため、電流源負荷として動作するようになる。
そこで、トランジスタMN1には、瞬時の高周波電流ΔIを含む電流（I1＋ΔI）が流れるものとすると、この瞬時の高周波電流ΔIは、トランジスタNM3には流れないため、すべてトランジスタNM2に流入する。
従って、瞬時の高周波電流ΔIを考慮したゲインAvは、式（２）で表せる。
Figure 0006914966
式（２）を微分すると、以下の式（３）となる。
Figure 0006914966
電流I2は、電流I1を分流して得られるものであるので、式（３）の分子は負の値となり、ゲインは、ΔIに対して負の依存性を持つ。即ち、電流I1が瞬時に減少した際に、大信号歪補償回路１３３のゲインAvは増加する。
以上を踏まえて大信号が入力された際の単相差動変換回路１００の動作について説明する。
まず、単相差動変換回路１００の入力端子１１１につながる増幅段P1のトランジスタMP1のゲート電位が、直流動作電位よりも大きく低下した瞬時には、トランジスタMP1は三極管領域へと突入し、トランスコンダクタンスが低下するため、増幅段P1のゲインは低下する。
そのとき、増幅段N1では、同じく単相差動変換回路１００の入力端子１１１につながるトランジスタMN1のゲート電位も、直流動作点より大きく低下しており、増幅段N1のトランジスタMN1のドレイン電流は、直流動作点でのドレイン電流値よりも減少する。すると、前述の式（３）のメカニズムによって、増幅段N1のゲインは、直流動作点での値よりも高い値となる。
従って、ゲインが低下した増幅段P1の出力に対して、ゲインが増加した増幅段N1の出力が加算されるので、ゲインの低下が補償される。
逆に、増幅段P1のトランジスタMP1のゲート電位が、直流動作電位よりも大きく上昇した瞬時には、増幅段N1のトランジスタMN1が三極管領域へと突入し、トランスコンダクタンスが低下するため、増幅段N1のゲインは低下する。この場合には、増幅段P1が、増幅段N1のゲインの低下を補償する。
結局、増幅段N1と増幅段P1は、各々のゲイン低下を相補的に補償する動作を行う。
図５は、入力電位Vinの高周波での変位に対するゲインの変化を大信号歪補償回路の有無で比較した結果を示している。
図５に示される２つのグラフの横軸は、直流動作点からの入力電位Vinの高周波での変位[V]を表し、縦軸は、ゲイン[mag]を表す。図５左側に示される大信号歪補償回路無しの場合には、高周波での変位が大きくなるにしたがいゲインが小さく変化しているが、図５右側に示される大信号歪補償回路有りの場合には、ゲインが一定に保たれている。
従って、増幅段P1の大信号歪補償回路１２３と増幅段N1の大信号歪補償回路１３３によって相補的に線形性を補償し、広い入力範囲において歪みを低減することが可能となっている。
以上の単相差動変換回路１００によれば、増幅段P1、増幅段N1、および増幅段N2の各増幅段の出力信号を加算することで電圧利得を確保し、かつ、増幅段P1と増幅段N1によって発生する歪を大信号歪補償回路１２３および１３３によって相補的に補償することができる。これにより、入出力特性の線形性を向上させることができる。
＜４．本技術を適用した受信装置の実施の形態＞
図６は、本技術を適用した受信装置の実施の形態を示している。
（受信装置の構成）
図６の受信装置２００は、例えば、テレビジョン信号を受信する装置であり、アンテナ２１１、単相差動変換回路２１２、RFアンプ２１３、局部発振部２１４、ミキサ２１５、フィルタ２１６、IFアンプ２１７、及び、復調回路２１８を備えている。
単相差動変換回路２１２は、アンテナ２１１から供給された信号S1（単相信号）を差動信号に変換し、信号S2として出力する。
RFアンプ２１３は、単相差動変換回路２１２から供給された信号S2を増幅して信号S3として出力する可変利得アンプである。具体的には、RFアンプ２１３は、単相差動変換回路２１２から供給された信号S2の差動振幅に応じて利得を調整することにより、信号S3の差動振幅を所定の振幅にするように動作する。これにより、例えば、単相差動変換回路２１２から供給された信号S2の差動振幅が大きい場合に、信号S3の差動振幅を所定の振幅に抑えることにより、いわゆる妨害波の影響を抑えることができる。さらに、RFアンプ２１３は、雑音の発生を抑える構成になっており、これにより受信装置２００全体の雑音指数（NF；Noise Figure）を抑えることができるようになっている。
局部発振部２１４は、無線通信の搬送波とIF周波数だけ異なる周波数を有する信号Soを生成する発振回路であり、例えば、PLL（Phase Locked Loop）を用いた周波数シンセサイザにより構成される。
ミキサ２１５は、RFアンプ２１３からの信号S3と、局部発振部２１４からの信号Soとを乗算してダウンコンバートすることにより、搬送波に重畳されている信号成分を抽出し、信号S4として出力する。
フィルタ２１６は、ミキサ２１５の出力である信号S4から、ミキサ２１５において信号S3と信号Soとを乗算する際に生じる不要な周波数成分を除去することにより、信号S5を生成するバンドパスフィルタである。
IFアンプ２１７は、フィルタ２１６から供給された信号S5を増幅して信号S6として出力する可変利得アンプである。具体的には、IFアンプ２１７は、RFアンプ２１３と同様に、フィルタ２１６から供給された信号S5の差動振幅に応じて利得を調整することにより、信号S6の振幅を所定の振幅にするように動作する。これにより、信号S5の差動振幅が小さい場合でも、信号S6の振幅を、次段の復調回路２１８が動作するための十分な振幅にすることができる。
復調回路２１８は、IFアンプ２１７から供給された信号S6に基づいて、復調処理を行う。
（受信装置の動作）
受信装置２００全体の動作を説明する。
単相差動変換回路２１２は、アンテナ２１１から供給された信号S1（単相信号）を、差動信号に変換し、信号S2として出力する。RFアンプ２１３は、単相差動変換回路２１２から供給された信号S2を増幅して信号S3として出力する。局部発振部２１４は、無線通信の搬送波とIF周波数だけ異なる周波数を有する信号Soを生成してミキサ２１５に供給する。ミキサ２１５は、RFアンプ２１３の信号S3と、局部発振部２１４からの信号Soとを乗算してダウンコンバートすることにより、信号S4を生成し、フィルタ２１６に出力する。フィルタ２１６は、ミキサ２１５の出力である信号S4から、不要な周波数成分を除去し、信号S5を生成してIFアンプ２１７に出力する。IFアンプ２１７は、フィルタ２１６から供給された信号S5を増幅して信号S6として出力する。復調回路２１８は、IFアンプ２１７から供給された信号S6に基づいて、復調処理を行う。
（単相差動変換回路の構成）
図７は、図６の単相差動変換回路２１２の詳細構成例を示している。
図７において、図４に示した単相差動変換回路１００と共通する部分については同一の符号を付してあり、その部分の説明は省略する。
図４に示した単相差動変換回路１００と比較すると、図７の単相差動変換回路２１２は、第１出力端子１１２Aに接続されたAC結合容量C116と、容量アッテネータATを構成する容量C141との間に、抵抗R151が新たに設けられている点が、図４の単相差動変換回路１００と異なる。単相差動変換回路２１２のその他の構成は、単相差動変換回路１００と同じである。
抵抗R151の一端は、入力端子１１１と、AC結合容量C116の第１出力端子１１２A側ではない他端の両方に接続され、抵抗R151の他端は、AC結合容量C115の増幅段N2のトランジスタMN4のドレイン及びトランジスタMN5のソース側ではない他端と、容量アッテネータATを構成する容量C141の容量C142側ではない他端の両方に接続されている。
アンテナ２１１からの信号S1（RF信号）が、単相差動変換回路２１２の入力端子１１１に入力される。単相差動変換回路２１２で生成された差動信号が、信号S2として、第１出力端子１１２Aおよび第２出力端子１１２Bから出力される。
抵抗R151は、アンテナ２１１のインピーダンスとのインピーダンス整合を行う機能を有している。また、出力側から入力側に抵抗帰還をかけることによって、さらに入出力特性が改善できる。
増幅段P1、増幅段N1、および増幅段N2が発生するデバイス雑音が、抵抗R151または容量C141を介して第１出力端子１１２Aおよび第２出力端子１１２Bへ同相成分として出力されるが、容量アッテネータATによって、これらデバイス雑音の電圧振幅が等しくなるように、デバイス雑音の電圧振幅が減衰される。
従って、単相差動変換回路２１２によれば、各増幅段P1,N1,N2の出力信号の加算を行うことで電圧利得を確保し、さらに増幅過程で発生するデバイス雑音を減算することで、低雑音のインピーダンス整合の両立を図ることができる。
また、受信装置２００全体としては、単相差動変換回路２１２の後段のRFアンプ２１３が有する同相信号除去能力により、増幅段P1、増幅段N1、および増幅段N2が発生するデバイス雑音がキャンセルされる。したがって、デバイス雑音の減算と、偶数次歪み発生抑圧を同時に実現することができる。
図８は、単相差動変換回路２１２から出力されるシングルエンド信号と差動信号それぞれの各周波数に対する雑音指数を示している。
図８において、プロットW1は、単相差動変換回路２１２から出力される差動信号の雑音指数を示し、プロットW2は、単相差動変換回路２１２から出力されるシングルエンド信号の雑音指数を示している。
図８に示されるように、差動信号では、デバイス雑音がキャンセルされ、雑音指数特性が改善されている。
以上のように、本技術によれば、低雑音指数、高線形性、広帯域なインピーダンス整合を実現することにより、干渉波耐性をより高めることが可能となり、無線帯域の有効活用が可能な受信装置を提供することができる。
単相差動変換回路２１２を含むICチップ（受信IC）の外部では、不要波除去フィルタ、バラン、ローノイズアンプを取り去ることが可能となり、部品点数削減による受信モジュールの低コスト化を可能とする。
単相差動変換回路２１２が、アンテナ２１１から供給される単相の信号を、低歪み及び低雑音で差動信号に変換することができるので、単相差動変換回路２１２より後段の回路群への線形性および雑音性能の要求が緩和可能となる。これにより、受信ICの消費電力増加を抑制しつつ、受信性能を向上させることが可能となる。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
上述した単相差動変換回路１００において、増幅段P1および増幅段N1の順番を入れ替えてもよい。即ち、増幅段N1の出力を増幅段P1に入力させる構成としてもよい。また、増幅段P1および増幅段N1の後段の増幅段を、N型のMOSトランジスタを用いたソース接地アンプで構成したが、P型のMOSトランジスタを用いたソース接地アンプで構成してもよい。単相差動変換回路２１２についても同様である。
例えば、上述した複数の実施の形態の全てまたは一部を適宜組み合わせた形態を採用することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、
第１の負荷としてダイオード接続されたトランジスタを含むダイオード負荷部と、
前記第１の負荷に並列接続された第２の負荷としての大信号歪補償回路と
を有する第１および第２のソース接地アンプを備え、
前記第１のソース接地アンプの各トランジスタは、P型のMOSトランジスタで構成され、
前記第２のソース接地アンプの各トランジスタは、N型のMOSトランジスタで構成される
単相差動変換回路。
（２）
前記大信号歪補償回路は、トランジスタ、抵抗素子、および、容量素子で構成される
前記（１）に記載の単相差動変換回路。
（３）
前記大信号歪補償回路のトランジスタのゲートとソースが、前記容量素子を介して接続され、
前記大信号歪補償回路のトランジスタのゲートとドレインが、前記抵抗素子を介して接続されている
前記（２）に記載の単相差動変換回路。
（４）
前記第１のソース接地アンプの出力が、前記第２のソース接地アンプの前記ダイオード負荷部に入力される
前記（１）乃至（３）のいずれかに記載の単相差動変換回路。
（５）
前記入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、
ダイオード接続されたトランジスタを含むダイオード負荷部と
を有する第３のソース接地アンプをさらに備え、
前記第２のソース接地アンプの出力が、前記第３のソース接地アンプの前記ダイオード負荷部に入力される
前記（１）乃至（４）のいずれかに記載の単相差動変換回路。
（６）
前記第３のソース接地アンプの各トランジスタは、N型のMOSトランジスタで構成される
前記（５）に記載の単相差動変換回路。
（７）
前記第３のソース接地アンプから出力された信号の振幅を減衰する減衰部をさらに備える
前記（５）に記載の単相差動変換回路。
（８）
前記減衰部は、直列接続された２個の容量素子で構成される
前記（７）に記載の単相差動変換回路。
（９）
差動信号を出力する第１及び第２の出力端子を備え、
前記第１の出力端子は、入力端子に入力された信号を出力し、
前記第２の出力端子は、前記減衰部の出力を出力する
前記（７）または（８）に記載の単相差動変換回路。
（１０）
アンテナで受信された信号が入力信号として入力され、
前記アンテナのインピーダンスとのインピーダンス整合を行う抵抗素子をさらに備える
前記（１）乃至（９）のいずれかに記載の単相差動変換回路。
（１１）
入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、第１の負荷としてダイオード接続されたトランジスタを含むダイオード負荷部と、前記第１の負荷に並列接続された第２の負荷としての大信号歪補償回路とを有する第１および第２のソース接地アンプを備え、前記第１のソース接地アンプの各トランジスタは、P型のMOSトランジスタで構成され、前記第２のソース接地アンプの各トランジスタは、N型のMOSトランジスタで構成される単相差動変換回路の
前記第１のソース接地アンプが、前記第２のソース接地アンプのゲインの低下を補償し、
前記第２のソース接地アンプが、前記第１のソース接地アンプのゲインの低下を補償する
単相差動変換回路の信号処理方法。
（１２）
入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、
第１の負荷としてダイオード接続されたトランジスタを含むダイオード負荷部と、
前記第１の負荷に並列接続された第２の負荷としての大信号歪補償回路と
を有する第１および第２のソース接地アンプを備え、
前記第１のソース接地アンプの各トランジスタは、P型のMOSトランジスタで構成され、
前記第２のソース接地アンプの各トランジスタは、N型のMOSトランジスタで構成される
単相差動変換回路
を備える受信装置。
１００ 単相差動変換回路， １１１ 入力端子， １１２A 第１出力端子， １１２B 第２出力端子， P1 増幅段， N1,N2 増幅段， AT 容量アッテネータ， C111乃至C116 AC結合容量， １２１ トランスコンダクタンスアンプ部， １２２ ダイオード負荷部， １２３ 大信号歪補償回路， １３１ トランスコンダクタンスアンプ部， １３２ ダイオード負荷部， １３３ 大信号歪補償回路， ２００ 受信装置， ２１２ 単相差動変換回路， R151 抵抗

Claims (8)

  1. 入力端子に入力された信号を出力する第１の出力端子と、
    直列接続された第１の増幅段、第２の増幅段、及び第３の増幅段と、
    前記入力端子に入力された信号が直列接続された前記第１の増幅段、前記第２の増幅段、及び前記第３の増幅段により反転増幅された信号を出力する第２の出力端子と
    を備え、
    前記第１の増幅段および前記第２の増幅段は、
    前記入力端子の入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、
    第１の負荷としてダイオード接続されたトランジスタを含むダイオード負荷部と、
    前記第１の負荷に並列接続された第２の負荷としてアクティブインダクタで構成されたゲイン補償回路と
    を有するソース接地アンプで構成され、
    前記第１の増幅段および前記第２の増幅段の一方の各トランジスタは、P型のMOSトランジスタで構成され、
    前記第１の増幅段および前記第２の増幅段の他方の各トランジスタは、N型のMOSトランジスタで構成され、
    前記第３の増幅段は、
    前記入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、
    ダイオード接続されたトランジスタを含むダイオード負荷部と
    を有するソース接地アンプで構成され、
    前記第１の増幅段の出力が、前記第２の増幅段の前記ダイオード負荷部に入力され、
    前記第２の増幅段の出力が、前記第３の増幅段の前記ダイオード負荷部に入力され、
    前記第１の増幅段および前記第２の増幅段の前記ゲイン補償回路は、前記第１の増幅段および前記第２の増幅段のゲイン低下を相補的に補償する
    単相差動変換回路。
  2. 前記ゲイン補償回路は、トランジスタ、抵抗素子、および、容量素子で構成され、
    前記ゲイン補償回路のトランジスタのゲートとソースが、前記容量素子を介して接続され、
    前記ゲイン補償回路のトランジスタのゲートとドレインが、前記抵抗素子を介して接続されている
    請求項１に記載の単相差動変換回路。
  3. 前記第３の増幅段の各トランジスタは、N型のMOSトランジスタで構成される
    請求項１に記載の単相差動変換回路。
  4. 前記第３の増幅段から出力された信号の振幅を減衰する減衰部をさらに備え、
    前記第２の出力端子は、前記減衰部の出力を出力する
    請求項１に記載の単相差動変換回路。
  5. 前記減衰部は、直列接続された２個の容量素子で構成される
    請求項４に記載の単相差動変換回路。
  6. アンテナで受信された信号が入力信号として前記入力端子に入力され、
    前記アンテナのインピーダンスとのインピーダンス整合を行う抵抗素子をさらに備える
    請求項１に記載の単相差動変換回路。
  7. 入力端子に入力された信号を出力する第１の出力端子と、
    直列接続された第１の増幅段、第２の増幅段、及び第３の増幅段と、
    前記入力端子に入力された信号が直列接続された前記第１の増幅段、前記第２の増幅段、及び前記第３の増幅段により反転増幅された信号を出力する第２の出力端子と
    を備え、
    前記第１の増幅段および前記第２の増幅段は、
    前記入力端子の入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、
    第１の負荷としてダイオード接続されたトランジスタを含むダイオード負荷部と、
    前記第１の負荷に並列接続された第２の負荷としてアクティブインダクタで構成されたゲイン補償回路と
    を有するソース接地アンプで構成され、
    前記第１の増幅段および前記第２の増幅段の一方の各トランジスタは、P型のMOSトランジスタで構成され、
    前記第１の増幅段および前記第２の増幅段の他方の各トランジスタは、N型のMOSトランジスタで構成され、
    前記第３の増幅段は、
    前記入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、
    ダイオード接続されたトランジスタを含むダイオード負荷部と
    を有するソース接地アンプで構成され、
    前記第１の増幅段の出力が、前記第２の増幅段の前記ダイオード負荷部に入力され、
    前記第２の増幅段の出力が、前記第３の増幅段の前記ダイオード負荷部に入力される単相差動変換回路の
    前記第１の増幅段が、前記第２の増幅段のゲインの低下を補償し、
    前記第２の増幅段が、前記第１の増幅段のゲインの低下を補償する
    単相差動変換回路の信号処理方法。
  8. 入力端子に入力された信号を出力する第１の出力端子と、
    直列接続された第１の増幅段、第２の増幅段、及び第３の増幅段と、
    前記入力端子に入力された信号が直列接続された前記第１の増幅段、前記第２の増幅段、及び前記第３の増幅段により反転増幅された信号を出力する第２の出力端子と
    を備え、
    前記第１の増幅段および前記第２の増幅段は、
    前記入力端子の入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、
    第１の負荷としてダイオード接続されたトランジスタを含むダイオード負荷部と、
    前記第１の負荷に並列接続された第２の負荷としてアクティブインダクタで構成されたゲイン補償回路と
    を有するソース接地アンプで構成され、
    前記第１の増幅段および前記第２の増幅段の一方の各トランジスタは、P型のMOSトランジスタで構成され、
    前記第１の増幅段および前記第２の増幅段の他方の各トランジスタは、N型のMOSトランジスタで構成され、
    前記第３の増幅段は、
    前記入力電位の交流成分を電流に変換するトランジスタを含むトランスコンダクタンスアンプ部と、
    ダイオード接続されたトランジスタを含むダイオード負荷部と
    を有するソース接地アンプで構成され、
    前記第１の増幅段の出力が、前記第２の増幅段の前記ダイオード負荷部に入力され、
    前記第２の増幅段の出力が、前記第３の増幅段の前記ダイオード負荷部に入力され、
    前記第１の増幅段および前記第２の増幅段の前記ゲイン補償回路は、前記第１の増幅段および前記第２の増幅段のゲイン低下を相補的に補償する
    単相差動変換回路
    を備える受信装置。
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