TW437082B - Differential amplifier, reference voltage generator, voltage boost circuit, and semiconductor memory - Google Patents

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A7 4370 8 2 __ _B7 五、發明説明（1 ) ' <發明所屬之技術頜域> f請先閲讀背面之注意事項再填荇本頁) 本發明係關於差動放大器、基準電签產生電路、升壓電 路及半導體記憶裝置，特別是適於低電源電壓化、低消費 電力化之差動放大器所使用者。 <習知技術> 簡單地説明習知之差動放大器之動作。 圖3 0示使用電流鏡電路（習知之差動放大器之一例。此 差動放大器係由η通道MOS電晶體MN1、MN2及p通道 MOS電晶體Μ P 1、Μ P 2所構成。於電晶體MN i之閘極被 供给第1輸入電歷VIN 1 ’電晶體Μ N i之源極接地。電晶體 Μ N 1疋没極連接於電晶體μ P 1之ί及極、電晶體μ p 1之間 極及電晶體Μ Ρ 2之閘極。此連接點Ν1之電位稱爲ν Ν I。 於電晶體Μ Ρ 1及電晶體Μ Ρ 2之源極被供给例如電源電壓。 於雹晶體Μ Ν 2之閘極被供給第2輸入電壓ν IΝ 2、電晶體 Μ Ν 2之源極接地。電晶體μ Ρ 2之没極與電晶體μ Nf 2之没 極之連接點成爲輸出端子、輸出輸出電壓νουτ。 此差動放大器、檢知輸入電壓VIN 1與輸入電壓VIN2間之 電位差，因應於其而輸出輸出電壓VOUT。 經濟部中央標準局員工消費合作社印製 例如在電壓VIN 1比電壓VIN2大之情況、電晶體MN i之 驅動能力成爲比電.晶體Μ N 2之驅動能力更大。其結果爲電 位VN 1成爲比輸出電壓ν〇υ丁更小。將此時之輸出電壓 VOUT 稱爲 VOUTL。 又，在電壓VIN 1比電壓VIN2小之情況、電位vn !成爲 比輪出電壓V0UT更大。將此時之輸出電壓ν〇υτ稱爲 ------ -4 - 本纸張尺度適用中國國準（CNS ) -- 經濟部中央標準局員工消費合作社印製 437082 Λ7 Β7 - - ------- ----- 五、發明説明（2 ) _ j VOUTH。 又，差動放大器之放大度Α則依下式予以定義。 A = |VOUTH - VOUTL[/| VIN 1-viN2 | <發明所欲解決之課題> 此處探討η通道Μ ◦ S電晶體之閘極電壓v g _没極電流〖d之 特性。圖3 1表示η通道MOS電晶體之v g _ j d特性，如圖3 1 所示’電晶體之動作區域可分爲閘極電壓V g比臨限値電壓 V T大的區域之強反轉區域；及閘極電壓V g比臨限値電壓 V T小的區域之弱反轉區域。強反轉區域之没極電流〗d對閘 極電壓Vg之變化量比在弱反轉區域中者小。 習知之差動放大器中，電晶體係專門使用於強反轉區 域。因此，在差動放大器之放大度小、輸入電壓之振幅微 小的情況時，有無法充分放大的問題。 又’在不需要高速動作之差動放大器中，若使電晶體在 強反轉區域動作、則會使消耗電力增加。 如此，於強反轉區域動作之差動放大器、因放大度，1、消 耗電力大之故，難以使用於對精密度要求特別高之内含差 動放大器之半導體積體電路、如帶隙參考（Band Gap Reference)電路。 本發明係鑑於上述課題而製成者，目的在提供可於低電 源電壓動作、消耗電力低、放大度大之差動放大器。 <解決課題之方法> 爲解決上述課題’本發明之差動放大器，其特徵在於： 係具備第I通道之第丄、第2M〇s電晶體，及第2通道之第 本紙張尺度適用中國國家標準{ CNS ) A4規格（21〇χ297公釐） (讀先閱讀背面之注意事項再填寫本頁)

A7 d3,T〇B..2 B7 五、發明説明（3 ) 11 I I— —^ϋ - I '/^^mr ^^^^1 ptlfll I Λ、-=5 > 1' . (請先閱讀背面之注意事項再填寫本瓦) 3、第4 MOS電晶體，該第1通道之第1、第2 M〇S電晶體 於各閘極被供给輸入信號、構成差動對，該第2通道之第 3、第4 MOS電晶體之各汲極被連接於構成前述差動對之 弟1通道之第1、弟2 MOS電晶體之ί及極，構成對應於前述 差動對之負載電晶體對，輸出信號係通過前述第1 MOS電 晶體與第3 MOS電晶體之連接節點及前述第2 MOS電晶體 與第4 MOS電晶體之連接節點被輸出： 使前述第1_、第2、第3、第4 MOS電晶體於弱反轉區域 進行動作。 爲解決上述課題，本發明之差動放大器，其特徵在於： 具備：第1通道之第1 MOS電晶體，於閘極被供給第1輸 入電壓；第1通道之第2 MOS電晶體，於閘極被供給第2輸 入電壓：第2通道之第3 MOS電晶體，於源極被供給第1電 壓、閘極與汲極連接於前述第1 MOS電晶體之汲極；及第 2通道之第4 MOS電晶體，於源極被供給第1電壓，閘極連 接於前述第1 MOS電晶體之汲極，汲極連接於前述第2 M〇S電晶體之汲極，將此汲極之電壓作爲輸出電壓予以輸 出：· 經濟部中央標準局員工消費合作社印製 使前述第1、第2 MOS電晶體以及前述第3、第4 MOS電 晶體於弱反轉區域進行動作。 爲解決上述課題，本發明之差動放大器，其特徵在於·· 具備：第1通道之第1 MOS電晶體，於閘極被供給第1輸 入電聲：第1通道之第2 MOS電晶體，於閘極被供給第2輸 入電壓：第2通道之第3 MOS電晶體，於源極被供給第1電 -6 - 本紙張尺度適用中國國家標準{ CNS ) Λ4規格（210X 297公釐） 經濟部中央標準局員工消費合作社印製 4370 8 2 a7 B7 五、發明説明（4 ) 壓、閘極與汲極連接於前述第1 MOS電晶體之汲極；及第 2通道之第4 MOS電晶體，於源極被供給第1電壓，閘極連 接於前述第1 MOS電晶體之汲極，汲極連接於前述第2 MOS電晶體之汲極，將此汲極之電壓成爲輸出電壓：及定 電流源，一端連接於前述第1 MOS電晶體之源極與前述第2 MOS電晶體之源極，另一端被供給第2電壓，將前述第1及 第2 MOS電晶體以及前述第3及第4 MOS電晶體於弱反轉 區域動作之電流予以輸出ΰ 爲解決上述課題，本發明之差動放大器，其特徵在於： 係具備第1通道之第1、第2 MOS電晶體及第2通道之第3、 第4 MOS電晶體，該第1通道之第I、第2 MOS電晶體於各 閘極被供給輸入信號，構成差動對，該第2通道之第3、第 4 MOS電晶體之各汲極被連接於構成前述差動對之第1.通 道之第1、第2 MOS電晶體之汲極，構成對應於前述差動 對之負載電晶體對，輸出信號係通過前述第1 MOS電晶體 與第3 MOS電晶體之連接節點及前述第2 MOS電晶體與第 4 MOS電晶體之連接節點被輸出： 詞ί述第1 '第2 MOS電晶體對及前述第3、第4 MOS電晶 體對之至少一方爲固定型MOS電晶體所構成。 又，爲解決上述課題，本發明之差動放大器，其特徵在 於：係具備第1通道之第1、第2 MOS電晶體，及第2通道 之第3、第4 MOS電晶體，該第1通道之第1、第2 MOS電 晶體於各閘極被供給輸入信號，構成差動對，該第2通道 之第3、第4 MOS電晶體之各没極被連接於構成前述差動 本紙張尺度適用中國國家標羋（CNS ) Α4規格（210X297公釐） (锖先閱讀背面之注意事項再填寫本頁) '裝. 丁 ，\=° 4370 8 2 經濟部中央標隼局黃工消費合作社印繁 A7 B7五、發明説明（5 ) 對之第1通道之第1、第2 MOS電晶體之汲極，構成對應於 前述差動對之負載電晶體對，輸出信號係通過前述第1 MOS電晶體與第3 MOS電晶體之連接節點及前述第2 MOS 電晶體與第4 MOS電晶體之連接節點被輸出；第1電阻， 於一端被供給前述差動放大器之輸出信號，以此端之電壓 作爲基準電壓予以輸出：第1二極體，陽極連接於前述第1 電阻之另一端，於陰極被供給特定電壓，前述陽極之電壓 被作爲前述輸入信號供給至前述-第1、第2 MOS電晶體之 任一者之閘極：第2電阻，一端連接於前述第1電阻之一 端：第3電阻，一端連接於前述第2電阻之另一端，此端之 電壓被作爲前述輸入信號供給至前述第1、第2 MOS電晶 體之另一方之閘極：及第2二極體，陽極連接於前述第3電 阻之另一端，於陰極被供给前述特定電壓；使前述第1、 第2、第3、第4 MOS電晶體於弱反轉區域動作，或前述第 1、第2電晶體對及前述第3、第4 MOS電晶體對之至少一 方爲固有型MOS電晶體所構成。 爲解決上述課題，本發明之基準電壓產生電路，其特徵 在於具備：第1通道之第1 MOS電晶體，於源極被供給第1 電壓：第2通道之第2 MOS電晶體，閘極與汲極連接於 '前 述第1 MOS電晶體之汲極：第1二極體，陽極連接於前述 第2 MOS電晶體之源極，於陰極被供給第2電壓：第1通道 之弟3 Μ Ο S電晶體，於源極被供給前述第1電壓，閘極與 汲極連接於前述第1 MOS電晶體之閘極；第2通道之第4 MOS電晶體，汲極連接於前述第3 MOS電晶體之汲極，閘 -8- 1- - - -V . (#先閱讀背面之注意事項再填寫本頁) <1Τ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公t ) 4370 8 2 A7 B7 五、發明説明（6 ) 經濟部中央標準局貝工消費合作社印製 — -1 ―.― -I t - - Λ)/ I 1^^ ^{1 - I ——I U3. 、T - . J (諳先閱讀背面之注意事項再填寫本頁) 極連接於前述第2 MOS電晶體之閘極：第1定電流源，由 一端連接於前述第4 MOS電晶體之源極，於另一端被供給 fii述弟2電屋之弟1電阻所成：弟1通道之弟5 Μ Ο S電晶 體，於源極被供給前述第1電壓；第2通道之第6 MOS電晶 體，閘極與汲極連接於前述第5 MOS電晶體之汲極：第2 二極體，陽極連接於前述第6 MOS電晶體之源極，於陰極 被供給前述第2電壓；第1通道之第7 MOS電晶體，於源極 被供給前述第1電壓，閘極與汲極連接於前述第5 MOS電 晶體之閘極：第2通道之第8 MOS電晶體，汲極連接於前 述第7 MOS電晶體之汲極，閘極連接於前述第6 MOS電晶 體之閘極：第2電阻，一端連接於前述第8 MOS電晶體之 源極：第2定電流源，由陽極連接於前述第2電阻之另一 端，於陰極被供給前述第2電壓之第3二極體所成；第1通 道之第9 MOS電晶體，於源極被供給前述第1電壓，閘.極 連接於前述第3 MOS電晶體之閘極：第1通道之第1 0 MOS 電晶體’於源極被供给前述第1電壓，没極連接於前述第9 MOS電晶體之汲極：第3電阻，於一端連接於上述第9 MO'S電晶體之汲極與上述第1. 0 MOS電晶體之汲極，於另 一端被供給前述第2電壓，以此端之電壓作爲基準電壓輸 出： 上述第1、第3、第5、第7、第9、第1 0之MOS電晶體係 由固有型MOS電晶體所構.成。 爲解決上述課題，本發明之差動放大器，其特徵在於： 係具備第1通道之第1、第2 Μ Ο S電晶體，及第2通道之第 -9 -' 本紙張尺度適用中國國家標準（CNS ) Λ4现格（210X297公t ) 4370 8 2 A7 B7 經濟部中央標準局員工消费合作社印製 五、發明説明（ 3、第4 MOS電晶體，該第1通道之第1、第2 MOS電晶體 於各閘極被供给輸入信號、構成差動對，該第2通道之第 3、第4 MOS電晶體之各汲極被連接於構成前述差動對之 第1通道之第1、第2 MOS電晶體之汲極，構成對應於前述 差動對之負載電晶體對，輸出信號係通過前述第1 MOS電 晶體與第3 MOS電晶體之連接節點及前述第2 MOS電晶體 與第4 MOS電晶體之連接節點被輸出：升壓機構，被供給 升整電路活性化信號、輸出升壓電路：降壓電路，被供给 Θ述升壓電壓，將前述升壓電壓以一定之比率予以降壓後 心電整予以輸出：及控制電路，因應前述差動放大器之輸 出電壓)產生前述升壓電路活性化信號。 又爲醉決上述課題，本發明之差動放大器，其特徵在 於:係具備第1通道之第1、第2 Μ Ο S電晶體，及第二通道 之第j第4 M〇S電晶體，該第l通道之第2、第2 M〇s電 叫义各間極被供給輸入信號、構成差動對，該第2通道 之弟二、第4 M〇S電晶體之各汲極被連接於構成前述差動 ^ / 弟2 Μ 0 S電晶體之没極，構成對應於 〗込差動對〈負載電晶體對，輸出信號係通過前述第1 MOS電晶體斑箧，

^ a 、 3 M〇S電晶體之連接節點及前述第2 MOS 電晶體與第4 M〇 曰，、 电日曰疋·連接節點被輸出：第1電阻， 於一端被供给前诚萁 n r ^差動放大器之輸出信號，以此端之電壓 作A基準電壓平 + 2 丁以輸出：第1二極體，陽極連接於前述第1 4阻又另一端， ,,; 極被供給特定電壓，前述陽極之電壓 述輸入信號供给至前述第1、第2 MOS電晶體之 A— (請先閱讀背面之注意事項再填寫本頁) 、11 ,4370 82 A7 B7 五、發明説明（8 ) ' 任一者之閘極：第2電阻，一端連接於前述第1電阻之一 端：第3電阻，一端連接於前述第2電阻之另一端，此端之 電壓被作爲前述輸入信號供給至前述第1、第2 MOS電晶 體之另一方之閘極：及第2二極體，陽極連接於前述第3電 阻之另一端，於陰極被供給前述特定電壓；及複數記憶胞 呈矩陣狀形成之記憶胞陣列； 與被供給至前述記憶胞之各節點之外部電源電壓相異之 電壓，係以前述基準電壓產生電路之輸出電壓爲基準而被 生成3 <發明之實施形態> 以下參照圖面説明本發明之實施形態。 圖1表示本發明之第1實施形態。以下相同之構成要素附 記以相同之符號、省略其説明。 圖Γ所示之使用電流鏡電路之差動放大器係由作爲差動對 之2個η通道MOS電晶體2、4，構成電流鏡電路之負載電晶 體對之2個ρ通道MOS電晶體1、3，以及定電流源5所構 成。於電晶體2之閘極被供给第1輸入電壓VIN 1，電晶體2 4 經濟部中央標準局員工消費合作社印製 I I > I -----— I I — - ^^^1 11 I I I \T ' - "" (請先M讀背面之注意事項再填寫本頁) 之源極連接於定電流源5之第1端子。定電流源5之第1端子 亦連接於電晶體4之源極。此連接點稱爲Ν 2。定電流源5之 第2端子接地=電晶體2之汲極連接於電晶體1之汲極，電 晶體1之問.極及電晶體3之閘極。此連接點Ν 1之電位稱爲 V Ν 1。於電晶體1之源極及電晶體3之源極被供給電源電壓 V c c。於電晶體4之閘極被供给第2輸入電壓ViN2，電晶體 4之〉及極連接於電晶體3之;及極。電晶體3之 >及極與電晶體4 _-11 -_ 本紙張尺度適用中國國家標準（CNS ) Λ4规格（210X297公菇） 4370 8 2 Α7 Β7 經濟部中央標準局負工消費合作社印製 五、發明説明（9 ) 之及極之連接點成爲輸出端子、輸出輸出電麼V〇UT。 此電路中，電晶體1至4係被設定爲在弱反轉區域動作。 此設定方法説明於下： 圖2 (a)表tf η通道電晶體之ν g -1 d特性之實測値。係於此 见晶體之汲極施加一4.0 V而於常溫所測定者，閘極寬及閘 極長各爲20"m、,閘極氧化膜厚爲12 nm。 另，此處雖係顯示本發明所使用之電晶體之閘極絕緣膜 爲氧化膜.l MOS電晶體之情況，但亦可以氮化膜、氧氮化 膜或氧化膜及這些之積層膜作爲閘極絕緣膜，本發明之 電晶體之閘極氧化膜並不限定爲氧化膜。 圖2所示心圓、在n通道電晶體之情沉中，= 之範園爲弱反轉區域’在P通道電晶體之情況中，V g = _ 0- J V〜-〇· 8 V之範圍爲弱反轉區域。此電晶體之s係數約爲 100 mV/ Pecade。 故1使用此種電晶體之情況，若將定電流源5之電流値j 設定爲例如100 nA，則電晶體丨至4便成爲在弱反轉區域動 .作。另，電流源5之電流値I必不限於丨〇〇 η A，只要係可使 策卵體1至4在弱反轉區域動作之値，例如丨〇〇 pA〜1 〇〇 ^A 之數量級即可。 圖30所示之習知之差動放大器，爲了要提高感度，使^ 通道€晶體Μ Ν 1、Μ Ν 2進行5極管動作，使没極電流I d對 閘極電壓V g之變化量增大。即、

Id (Vg-Vs-VT)2 .....1 此處，V S爲源極電位、V T爲臨限値電壓。 _ - 12 - 本紙張尺度適用中國國家插準（CNS ) Λ4規輅（210X297公釐） -------1 It - ^产—--*- .—____ T - 一 «3-'° ^ . - (锖先閱讀背面之注意事項再填寫本頁) Λ37ϋ 8 2 A7 B7 五、發明説明（10 相對於此’本實施例中電晶體係於弱反轉區域動作之 故，成爲：

Id exp( ^ · Vg/S) .....2 此處，or爲常數，s爲s係數。 如此，本實施形態，對於全部的M0S電晶體而言，没柯

電流Id對閘極電壓V g之變化量變大。結果，即可將差動方I

大器^_放大度增大到例如1 〇 〇 〇左右。例如，可將1扣V之玲 入電壓差擴大至1 V。 H 結果’放大段數爲一段即可完成之故，電路構造簡單 化，可將電路面積縮小’使電路之交流動作高速化、電路 解析容易化3 又’構成差動放大器之MOS電晶體係於弱反轉區域動作 之故，可使消耗電力減少。 圖3表示本發明之第2實施形態。 圖3所示之電路，取代圖〗所示之實施形態之定電流源 5 ’而係使用足雹流源1 1及雷晶體1 2〜1 5所成之電路。其 他構成要素則與圖〖所示之電路相同。 . ' 疋€流源1 I t 一端.接地，_另一端連接於p通道m〇s電晶 體ί 2之閘極及汲極與p通道〇 S電晶體I 3之閘極。於電晶 體.】2、1 3之源極被供給電源電壓v c c。電晶體丨3之汲極連 接於π通道MOS電晶體I 4之閘極及汲極，以及n通道M〇s 電晶體1 5之閘極^電晶體I 4之源極接地。電晶體丨5之汲 極連接於η通道MOS電晶體2、4之源極、電晶體1 5之源極 接地。被供给至電晶體丨5之閘極之電壓稱爲ΒΙ A S。 13- 卜紙張尺度適用.中國國家標準（(：阳）/\4規格（2丨0\297公釐 先閱讀背面之注意事項再填巧本頁j ,,裝. 訂 經濟部中央標準局MI；工消費合作社印製 A7 B7 經濟部中夬標準局負工消費合作社印聚 43708 2 五、發明説明（11 ) 於此電路中，電晶體1 5之汲極電流被設定爲可使電晶體 1至4在弱反轉區域動作。 結果，本實施形態可得到與第1實施形態相同之效果。 圖4表示本發明之第3實施形態。 圖4所示之電路中，取代圖1所示之實施形態之定電流源 5、使用由定電流源1 6及電晶體1 7、1 8所成之電路。其他 構成要素則與圖I所不之電路相同。 定電流源1 6之一端被供給電源電壓V c c，其另一端連接 於η通道MOS電晶體1 7之閘極及汲極，以及η通道MOS電 晶體1 8之閘極。電晶體1 7之源極接地。電晶體1_8之汲極 連接於η通道Μ Ο S電晶體2、4之源極 '電晶體1 8之源極接 地。被供给至電晶體1 8之閘極之電壓稱爲ΒI AS。 於此電路中，電晶體1 8之汲極電流係被設定爲可使電晶 體1至4在弱反轉區域動作。 結果，本實施形態可得與第1實施形態相同之效果。 圖5表示本發明之第4實施形態。 圖5所示之電路，取代圖1所示之實施形態之定電流源 I * 5、係使用用以產生電流之威爾遜（Wilson )型電流鏡電路。 其他構成要素則與圖1所示之電路相同。 如圖5所示，於p通道Μ Ο S電晶體2 1之源極被供給電源電 壓V c c。電晶體2 1之閘極連接於ρ通道MOS電晶體2 4之閘 極及汲極、以及ρ通道MOS電晶體2 7之閘極、及η通道 MOS電晶體2 5之汲極。於電晶體2 4之源極被供給電源電壓 V c c。電晶體2 1之汲極連接於η通道MOS電晶體2 2之汲極 _- 14-_ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公逄） (請先閱讀背面之汰意事項再填疼大VIT)

Γ 4370 8 2 Α7 Β7 五、發明説明（12 ) 及閘極、以及η通道MOS電晶體2 5之閘極。電晶體2 2之源 極連接於二極體2 3之陽極，二極體2 3之陰極接地。設二極 體2 3之陽極，陰極間之電壓降低，爲V f。電晶體2 5之源極 連接於電阻2 6之一端，電阻2 6之另一端接地。設電阻2 6 之電阻値爲R =於電晶體2 7之源極被供給電源電壓V c c。 電晶體2 7之汲極連接於η通道MOS電晶體2 8之閘極及汲 極，以及η通道MOS電晶體2 9之閘極。電晶體2 8之源極接 地。電晶體2 9之汲極連接於η通道MOS電晶體2、4之源 極、電晶體2 9之源極接地。被供给至電晶體2 9之閘極之電 壓稱爲BIAS。 於此威爾遜型電流鏡電路中，流經電阻2 6之電流値I係依 V f/ R而決定。故，適當地設定電阻R之値，即可將電晶 體2 9之汲極電流値設定爲可使電晶體1至4在弱反轉區域動 作。 經濟部中央標準局員工消費合作社印製 -· -- !*- - I s I \ /士又 »:11 - n I \V - - - (請先閱讀背面之注意事項再填寫本頁) 如此，本實施形態可得與第1實施形態相同之效果。又， 威爾遜型電流鏡電路可用CMOS製程（process)簡單作成之 故，可將定電流源輕易地搭載爲半導體積體電路。又，即 使製程產生誤差，二極體之Vf幾乎不會產生偏差之故，定 電流源之輸出電流除了電阻之偏差之影響外不受其他影 響。結果，可使定電流源之輸出電流之偏差減小。 圖6表示本發明之第5實施形態。 圖6所示之電路係爲自圖5所示之電路中除去p通道M0S 電晶體2 7及η通道M〇S電晶體2 8者。η通道M0S電晶體2 9 之閘極連接於η通道MOS電晶體2 5之閘極。此外則與圖5所 _-15 -_ 本紙張尺度適用中國國家標隼（CNS〉Μ規格（210'乂297公釐） 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（13 ) 示電路相同。 此威爾遜型電流鏡電路中流經電阻2 6之電流値係由V f/ R所定。故，設定電阻2 6之電阻値R、適當地調整電晶體 2 9之汲極電流，將其做成可使電晶體1至4在弱反轉區域動 作。 結果，本實施形態可得與第4實施形態相同之效果。 圖7表示本發明之第6實施形態。 如圖7所示，於定電流源3 5之一端被供給電源電壓V c c， 其另一端連接於p通道MOS電晶體3 1之源極及p通道MOS 電晶體3 3之源極。於電晶體3 1之閘極被供給第1輸入電壓 VIN 1.，電晶體3 1之汲極連接於η通道MOS電晶體3 2之汲極 及閘極，以及η通道Μ 0 S電晶體3 4之閘極。電晶體3 2之源 極接地。ρ通道Μ 0 S電晶體3 3之源極連接於定電流源3 5之 另一端，於電晶體3 3之閘極被供给第2輸入電壓VIN2。電 晶體3 3之源極連接於η通道MOS電晶體3 4之汲極，此連接 點輸出輸出電壓VOUT。電晶體3 4.之源極接地。 即，此圖7之實施形態之差動放大器係藉由將前述圖1之 物與ρ通道MOS電晶體及η通道MOS電晶體予以置換而構 成，於ρ通道MOS電晶體3 1、3 3之閘極供給輸入電壓而做 成者。 於此電路中，定電流源3 5之輸出電流係被設定爲可使電 晶體3 1至3 4於弱反轉區域動作。 其結果，本實施形態可得與第1實施形態相同之效果。 圖8表示本發明之第7實施形態。 _-16 -_ 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） mu i I - I I I rpln ， ,--° 1 - . - (餚先閱讀背面之注意事項再填寫本頁) A7 4370 8 2 B7 五、發明説明（14 ) — Γ------3裝-------1T 一 -- (請先閱讀背面之注意事項再填寫本頁) 圖8所示電路係取代圖7所示之實施形態之定電流源3 5而 使用定電流源3 6及電晶體3 7、3 8所成之電路。其他構成 要素則與圖7所示電路相同。 定電流源3 6 —端接地，定電流源3 6之另一端連接於p通 道MOS電晶體3 7之閘極及汲極以及p通道MOS電晶體3 8之 閘極。於電晶體3 7、3 8之源極被供給電源電壓V c c。被供 給至電晶體3 8之閘極之電壓稱爲BIA S。電晶體3 8之汲極 連接於p通道Μ Ο S電晶體3 3之源極。 於此電路中，電晶體3 8之汲極電流被設定爲可使電晶體 3 1至3 4在弱反轉區域動作。 結果，本實施形態可得與第〗實施形態相同之效果。 圖9表示本發明之第8實施形態。 圓9.所示之電路係取代圖7所示之實施形態之定電流源 3 5，使用定電流源4 1及電晶體4 2至4 5所成之電路。其他 構成要素則與圖7所示電路相同。 ' 經濟部中央標準局員工消費合作社印製 於定電流源4 i之一端被供給電源電壓V c c。定電流源之 另一端連接於π通道MOS電晶體42之鬧極及;及極’以及η通 道‘OS電晶體4 3之閘極。η通道MOS電晶體4 3之源極接 地。電晶體4 3之汲極連接於ρ通道M0S電晶體4 4之閘極及 汲極，以及ρ通道M0S電晶體4 5之閘極。被供給至電晶體 4 5之閘極之電壓稱爲BIAS。於電晶體4 4之源極被供給電 源電壓V c c。於電晶體4 5之源極被供給電源電壓V c c、其 汲極連接於ρ通道MOS.電晶體3 1之源極及ρ通道M0S電晶 體3 3之源極。 _-17 -_ 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210X297公t ) A7 43 70 8 2 B7 五、發明説明（15 ) (諳先閱讀背面之注意事項再填寫本頁) 於此電路中，電晶體4 5之汲極電流被設定爲可使電晶體 3 1至3 4在弱反轉區域動作。 結果，本實施形態可得與第1實施形態相同之效果。 圖1 0爲本發明之第9實施形態。 圖1 0所示之電路係取代圖7所示之實施形態之定電流源 35而使用威爾遜型電流鏡電路。其他構成要素則與圖· 7所 不電路相同。 如圖7所示，於p通道Μ Ο S電晶體5 1之源極被供給電源電 壓V c c。電晶體5 1之閘極連接於ρ通道MOS電晶體5 4之閘 極及汲極，以及ρ通道MOS電晶體5 7之閘極，以及η通道 MOS電晶體5 5之汲極。於電晶體5 4之源極被供給電源電壓 經濟部中央標準局員工消費合作社印製 V c c。電晶體5 1之汲極連接於η通道MOS電晶體5 2之汲極 及閘極，以及η通道MOS電晶體5 5之閘#。電晶體5 2之源 極連接於二極體5 3之陽極、二極體5 3之陰極接地。設二極 體5 3之陽極、陰極間之電壓降低爲V f。電晶體5 5之源極 連接於電阻5 6之一端。電阻5 6之另一端接地。設電阻5 6 之電阻値爲R。於電晶體5 7之源極被供給電源電壓V c c。 電晶體5 7之汲極連接於η通道MOS電晶體3 1之源極及η通 道MOS電晶體3 3之源極。被供給至電晶體5 7之閘極之電壓 被稱爲BIAS。 於此威爾遜型電流鏡電路中，流經電阻5 6之電流値係依 V f" / R而疋。故’调印電阻5 6之電阻値，將電晶體5 7之及 極電流設定爲可使電晶體3 1至3 4在弱反轉區域動作。 結果，本實施形態可得與第4實施形態相同之效杲。 -18 - 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） kl B7 五、發明説明（16 ) 圖1 1表示本發明之第1 0實施形態。 如圖1 1所示之電路係將圖5所示之電路中之二極體2 3以η 通道MOS電晶體3 0取代者。 如圖1 1所示，η通道Μ 0 S電晶體3 0之没極及閘極連接於 η通道MOS電晶體2 2之源極。η通道MOS電晶體3 0之源極 接地？其他構成要素則與圖5所示之電路相同α • 設此η通道MOS電晶體3 0之臨限値V Τ，流經電阻2 6之電 流値成爲V T R。故’ ΐ周郎電阻2 6之览阻値，將電晶體 2 9之汲極電流設定爲可使電晶體1至4在弱反轉區域動作。 結果，本實施形態可得與第5實施形態相同之效果。 圖1 2表示本發明之第1 1實施形態。 圖1 2所不之電路係將圖11所亦電路之電晶體21~25、30 及電阻2 6所構成之電流鏡電路以由電晶體6 1〜6 4、電阻6 5 所成之電流鏡電路者。其他構成要素則與圖1 1所示之電路 相同。 經濟部中央標华局貝工消費合作社印製 ---------}裝|圓 I - . (請先閱讀背面之注意事項再填寫本頁) 於ρ通道MOS電晶體6 1之源極及ρ通道MOS電晶體6 3之 源極被供給電源電壓V c c。電晶體6 1之閘極連接於電晶體 6 3 i閘極及汲極，以及η通道MOS電晶體6 4之汲極，又連 接於ρ通道MOS電晶體2 7之閘極。電晶體6 1之汲極連接於 電晶體6 4之閘極及η通道MOS電晶體6 2之汲極。電晶體6 2 之源極接地。電晶體6 2之閘極連接於電晶體6 4之源極及電 阻6 5之一端。電阻6 5之另一端接地。 設此η通道MOS電晶體6 2之臨限値爲V 丁，電阻6 5之電阻 馇爲R，則流經電阻6 5之電流値成爲V T / R。故，調節電 _- 19 -_ 本纸張尺戽適用中國國家標準（CNS ) Α4規格（2!ΟΧ297公犮） 437082 B7 五、發明説明（17 ) 阻6 5之電阻値R，將電晶體2 9之汲極電流設定爲可使電晶 體1至4在弱反轉區域動作。 如此，本實施形態可得與第5實施形態相同之效果。 圖1 3表示本發明之第1 2實施形態。 本實施形態係將上述實施形態之差動放大器應用於基準 電壓產生電路之帶隙參考（Band Gap Reference)電路者。 特別是，圖1 3所示之電路係將圖5所示之差動放大器應用 於帶隙參考電路者。 於差動放大器中，於η通道MOS電晶體2之閘極被供給輸 入電壓V Β、於η通道Μ Ο S電晶體4之閘極被供給輸入電邏· VA。又，被供給至電晶體29之閘極之電壓稱爲 BGRBIAS。 經濟部中央標準扃負工消費合作社印11 I - I - - - ! -1 11 "^K 1^1 n Hi TJ - - * (請先閱讀背面之注意事項再填寫本買) 差動放大器之ρ通道MOS電晶體3之汲極及η通道MOS電 晶體4之汲極之連接點連接於作爲輸出段之ρ通道MOS電晶 體7 1之閘極。於電晶體7 1之源極被供给電源電壓V c c，電 晶體7 1之汲極連接於電阻7 2之一端及電阻7 4之一端。電 阻72之另一端連接於二極體73之陽極，二極體73之陰極 接地。電阻7 4之另一端連接於電阻7 5之一端，電阻7 5之 另一端連接於二極體7 6之陽極，二極體7 6之陰極接地。電 阻7 2之另一端與二極體7 3之陽極之連接點之電壓爲輸入電 壓VA，電阻74之另一端與電阻75之一端之連接點之電壓 爲輸入電壓V Β。 電晶體7 1之汲極與電阻7 2之一端及電阻7 4之一端之連接 .點設有基準電壓VREF之輸出端子。 _._-20-_ 本紙張尺度適用中國國家標準（CNS )八4規格（2丨ΟΧΜ7公釐） 4370 8 2 Α7 Β7 五、發明説明（18 ) 圖14表示基本的帶隙參考電路之電路圖。 於差動放大器81之非反轉輸入端子與反轉輸入端子各別 供給輸入電壓VA、VB，差動放大器81之輸出端子連接於 電阻82、84之一端。差動放大器81之輸出電壓被作爲基 準電壓VREF使用。電阻8 2之另一端連接於二極體8 3之陽 極，其連接點之電壓成爲輸入電壓VA。二極體83之陰極 接地。電阻8 4之另一端連接於電阻8 5之一端，其連接點之 電壓成爲輸入電壓VB。電阻.85之另一端連接於二極體86 之陽極，二極體8 6之陰極接地。 於此種帶隙參考電路中，成安定狀態、輸入電壓V Α與輸 入電壓V B成爲相等=設電阻8 5、電阻8 4 '電阻8 2之電阻 値各爲R 1、R 2、R D，流經電阻8 4及電阻8 2之電流値各爲 II、12，二極體83之電壓降低爲VF1。 此時’ VREF = V F 1 + R 2 · I D，將此數以絕對溫度Τ予以 偏微分後，成爲 VREF/T = VF1/T+(R2/R 1) · (k/q)ln(Il/l2)..…3 此處k爲波兹史常數，q爲電荷量。.

I 經濟部中央標準局員工消費合作社印製 f請先閱讀背面之注意事嗖再填寫本頁} 上述:>式右邊之弟1項通常爲一2 mV / deg。帶.隙參考電 路係將電阻値R 1 ' R2、RD予以適當設定，消除此二極體 之Vf之溫度變化，使VREF之溫度變化成爲〇者。 將此差動放大器依習知電路構成後，當電壓V A、v b之 振幅爲1 mV左右極微小時’差動放大器無法檢知此1 mV 之差。結果，便極難將基準電壓VREF收於例如丨.25 v ± 5% 之目標値内。 -21 - 本紙張尺度適用中國國家標举 ( CNS〉A4規格（210χϋ公楚) ~~--- 4370 8 2 A7 __--..— _____B7 五、發明説明（19 ) ~~ ~- 相對於此，如圖I 3所示之本實施形態，使用本發明之差 動放大器構成帶隙參考電路後，因構成差動放大器之電晶 體1至4係於弱反轉區域動作之故，消耗電力變小之外，差 動放大器之放大度亦提高。結果，差動放大器檢知丄讯乂左 右之輸入電壓差，可高精密度地控制帶隙參考電路之輸出 電壓VREF。 又，於圖1 3中，將n通道m〇S電晶體2、4、2 2、2 5以形 成於ρ型基板上，於通道區域中未進行形成通道用之離子 注入之固有型之11通道5^〇5電晶體（113加£11或1^^型^/[〇3 電晶體）取代亦可。固有型因未進行通道離子注入之故， MOS電晶體之臨限値之偏差比增強型m〇S電晶體之臨限値 之偏差更小。結果，電晶體2之臨限値與電晶體4之臨限値 成爲大約相等，可降低帶隙參考電路之輸出電壓VreF之偏 差。 另’圖1 J所TF之貧施形遙之帶隙參考電路’雖係使用圖 5所示之差動放大器，但若使用除此之外的上述差動放大 器亦可獲得相同效果。 圖1 5表示本發明之第1 3實施形態。 經濟部中央標隼局貝工消费合作社印製 i— H - n 1^1 I- - u - It - 111·· I T - - , , 辱 i (諳先間讀背面之注意事項再填寫本頁) 本實施形態係於圖1 3所示之實施形態中係爲取代圖5所 示之差動放大器而用圖1〇所示之差動放大器之帶隙參考電 路。 電晶體7 1、電阻7 2、7 4 ' 7 5、二極體7 3、7 6係與圖1 3 所示之實施形態相同地被構成。 圖1 0所示之差動放大器之ρ通道MOS電晶體3 3之汲極與 ____-22 -____ 本紙張尺度適用中國國家標牟（CNS ) Λ4规格（21〇X297公釐） A7 4370 8 2 B7 五、發明説明（2Q ) (锖先閲讀背面之注意事項再填寫大t頁) η通道MOS電晶體3 4之没極之連接點係連接於作爲輸出段 之p通道MOS電晶體7 1之閘極.。於p通道MOS電晶體3 3之 閘極被供给輸入電壓V A，於p通道MOS電晶體3 1之閘極被 供給之輸入電壓V B。 於p通道MOS電晶體7 1之汲極與電阻7 2、7 4之連接點設 用以輸出基準電壓VREF之輸出端子。又，被供给至電晶體 5 7之閘極之電壓稱爲BGRBIAS。 本實施形態可得與圖I 3所示之帶隙參考電路相同之效 果。 圖1 6表示本發明之第1 4實施形態之帶隙參考電路。 經濟部中央標率局員工消费合作社印製 本實施形態，於圖1 5所示之實施形態中，取代定電流源 用之p通道MOS電晶體5 7而設有定電流源8 7。又取代構成 差動放大器内之差動對之前述增強型p通道MOS電晶體 31、33而設有固有型p通道MOS電晶體31a、33a、除此 之外，取代將差動放大器之p通道MOS電晶體3 3 a之汲極與 η通道MOS電晶體3 4之汲極之連接點直接連接於前述p通道 MOS電晶體7 1之閘極，而係經由定電流源8 8與η通道MOS 電晶體8 9所成之反轉放大電路連接於前述MOS電晶體7 1之 閘極。另，藉由設置由上述定電流源8 8與M〇S電晶.體8 9所 成之反轉放大電路，於p通道MOS電晶體3 1 a之閘極被供给 輸入電壓V A，於p通道MOS電晶體3 3 a之閘極被供給輸入 電壓VB。 本實施形態中，MOS電晶體3 1 a、3 3 a係使用形成於η型 基板，於通道區域未進行通道形成用之離子注入之固有型 _-23-_ 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2!〇Χ 297公釐） A7 43 70 8 2 B7 五、發明説明（21 ) 之MOS電晶體（natural或native^MOS電晶體）之故，這些 各MOS電晶體之臨限値之偏差比增強型MOS電晶體之臨限 値之偏差更小。結果，可降'低帶隙參考電路之輸出電壓 VREF之偏差。 即，本實施形態中，MOS電晶體3 1 a、3 3 a係使用固有型 之MOS電晶體之故，這些各MOS電晶體之臨限値之偏差比 増強型MOS電晶體之臨限値之偏差更小，結果，可降低輸 出電壓VREF之偏差。 如公知文獻「IEEE TRANSACTION ON ELECTRON DEVICES. VOL. 41, NO. 11 NOV EMBER 1994 pp 2216-222 1, "Experimental Study of Threshold Voltage Fluctua tion Due to Statistical Variation of Channel Dopant Number in MOSFET's" Tomohisa Mizuno et. al. j 所記載，p 通道、 n通道MOS電晶體皆相同地，.臨限値偏差與閘極寬幅及實 效通道長度的積的平方根成反比，其偏差之原因在p通道 M〇S電晶體有9 5 %以上，在η通道MOS電晶體有8 5 %係由 通道注入時之注入劑量之誤差設定。即，臨限値偏差幾乎 係由通道注入里之秩差決定。故^ MOS電晶體31a、 33a，若使用不進行通道注入之固有型之MOS電晶體，臨 限値偏差實質上不會存在，基準電壓VREF之偏差亦被抑 制。 圖]7表示本發明之第1 5實施形態之帶隙參考電路。 本實施形態於圖1 6所示之實施形態中，在於閘極被供給 輸入電壓VA、VB之前述μ通道MOS電晶體31a、33a使用 -24 - 本纸張尺度適用中國國家標隼（CNS ) Λ4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

*1T 經濟部中央標準局貝工消費合作社印製 4370 8 2 A7 B7 五、發明説明（22 ) '' 固有型MOS電晶體之外，兩MOS電晶體3 la、3 3 a之負載 MOS電晶體對、構成電流鏡電路之前述η通道MOS電晶體 3 2 ' 3 4以及前述電晶體8 9則各使用固有型之η通道MOS電 晶體3 2 a、3 4 a、8 9 a而做成。 即*藉由今曰之電源電壓V c c之低電壓化，可忽略電晶 體之加工偏差造成之臨限値偏差。電流鏡電路取對稱性， 以電晶體特性無偏差爲前提以所期望之電流比輸出電流。 惟，若構成電流鏡電路之電晶體之臨限値有偏差，於兩閘 極電壓不相等之狀態下動作安定，無法以所期望之電流比 輸出電流。又，圖1 7之電路係以反轉放大電路將差動放大 器之輸出放大之故，在基準電壓VREF稍偏的狀態下安定。 現在，於圖1 7中，設電阻7 2、電阻7 4、電阻7 5之電阻 値各爲R D、R 2、R 1，流經電& 7 2與電阻7 5之電流値各爲 II、12，二極體7 3、7 6之電壓降低爲V F 1、V F 2，假設將 圖1 7中之差動放大器内之電流鏡電路以增強型MOS電晶體 構成之情況中，若構成電流鏡電路之2個MOS電晶體有臨 限値偏差，.於輸入電壓V A、V B產生僅△V之電位差的 話，以下之4、5式即成立。 經濟部中央標準局員工消費合作社印製 I: 1^^— ! - —^1. - - 1 —^^1 I --- I .、J^l l J *vs 一 , 詹 - (請先閱讀背面之注意事項再填寫本頁) VF 1 + AV = R 1 · I2 + VF2 ......4 RD · I 1 = R2 · 12 + AV ......5 此情況中，基準電壓VREF之値可由下式得之。 VREF = VF 1 + (R2/R 1 )( VF 1 - VF2) + {1 + (R2/R1)}AV .......6 即，臨限値若有偏差，於基準電壓VREF反映出此臨限値 -25- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公犮） 4370 8 2 A7 B7 五、發明説明（23 )' 偏差。 惟，本實施形態、構成電流鏡電路之MOS電晶體3 2 a、 3 4 a以及由此電流鏡電路之輸出而被閘極控制之MOS電晶 體8 9 a係使用固有型之MOS電晶體之故，這些各MOS電晶 體之臨限値之偏差比增強型MOS電晶體之臨限値之偏差更 小，結果，可更進一步降低輸出電壓VREF之偏差。 圖1·8表示本發明之第1 6實施形態之帶隙參考電路。 本實施形態係於圖1 7所示之實施形態中，取代定電流源 S 7、8 8，而使用於前述圖]0之實施形態所示者幾乎相同 之構造之威爾遜型電流鏡電路。其他構成要素與圖1 7所示 電路相同。另，取代前述ρ通道型MOS電晶體5 1、5 4、5 7 而各使用固有型之η通道MOS電晶體5 1 a、5 4 a、5 7 a ;取 μ 代前述η通道MOS電晶體52、55而各使用固有型之：η通道 MOS電晶體5 2 a、5 5 a。於是，與於威爾遜型電流鏡電路 所產生之電流成比例之電流經由固有型ρ通道MOS電晶體 5 7 a被供給至差動放大器，同樣地與於威爾遜型電流鏡電 路所產生之電流成比例之電流經由固有型ρ通道MOS電晶 體a被供给至前述反轉放大電路之η通道MOS電晶體 8 9 a ° 經濟部中央標準局員工消費合作社印製 n - -I —I— ! -< i -- ^^^1 -、—-7^^I ^^^1 - - - - - II ΓrV 0¾ 、v5 * - 蠹 (請先閱讀背面之注意事項再填寫本頁) 前述圖1 5至圖1 8之實施形態中關於差動放大器係以於閘 極接受輸入電壓V A、V B之電晶體爲ρ通道型者之情況作 説明，但，亦可取代用例如前述圖1所示於閘極接受輸入 電壓VA、VB之電晶體爲η通道者之差動放大器。又，於 此情況中，於閘極被供給輸入電壓V A、V Β之2個MOS電 -26 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 437082 A7 五、發明説明（24 ) 晶體或構成電流鏡電路之電晶體對適S使用固有型MOS電 晶體。 經濟部中央標隼局員工消費合作社印製 H —^^1. I 1 ·Λ*^,-^Κn^i II 1. J’ 、-口 > -m (請先閱讀背面之注意事項再填寫本頁) 圖1 9表示本發明之第1 7實施形態之帶隙參考電路。本實 施形態係例示不使用如前述之差動放大器而產生基準電壓 V R E F之電路者’具備.弟1威爾遜型電流鏡電路W C Μ1， 由於應於前述圖1 5所示之M〇S電晶體5 1、5 2、5 4、5 5、 二極體5 3及電阻5 6所成之威爾遜型電流鏡電路之MOS電晶 體51b、52b、54b、55b、二極體53 b及電阻56b所成； 第2威爾遜型電流鏡電路，由對應於這些MOS電晶體5 1 b、 52b、54b、55b、二極體53b及電阻56b之MOS電晶體 51c、52c、54c、55c、二極體53c及電阻56c及連接於此 電阻5 6 c與接地電位之間之二極體〗5 1所成；p通道MOS電 晶體1 52，閘極與上述第1威爾遜型電流鏡電路WCM1内之 MOS電晶體5 1 b、5 4 b之兩閘極共同連接，於源極被供給 電源電壓V c c : p通道MOS電晶體15 3，閘極與上述第2威 爾遜型電流鏡電路WCM2内之MOS電晶體5 1 c、5 4 c之兩閘 極共同連接，於源極被供給電源電壓V c c，汲極與上述p通 道rvi〇S電晶體1 52之没極共同連接：以及電阻154，連接於 上述兩p通道MOS電晶體〗52、153之共同；：及極與接地電位 之間。 於此種構造之電路中，設第1威爾遜型電流鏡電路WCM! 内之二極體5 3 b及第2威爾遜型電流鏡電路WCM2内之二極 體5 3 c之順方向降低電壓爲V F 1，第2威爾遜型電流鏡電路 WCM2内之二極體15 1之順方向降低電壓爲V F 2，第1威爾 -27- 本紙張尺度適用中國國家標隼（CNS)Λ4規格（2〗0X297公釐：l 437082 A 7 B7 五、發明説明（25 ) 遜型電流鏡電路WC Μ 1内之電阻5 6 b及第2威爾.遜型電流鏡 電路WCM2内之電阻5 6 c之値各爲R 1，R2，流於第1威爾 遜型電流鏡電路WCM 1内之電阻5 6 b之電流I 1及流於第2威 爾遜型電流鏡電路WCM2内之電阻5 6 c之電流12，各可以 下式示之。 11 = VF1/R] .....7 12 = (VF 1-VF2)/R2 .....8 惟，各電流鏡電路之g m比爲1。 此處，MOS電晶體152與第1威爾遜型電流鏡電路WCM1 内之MOS電晶體5 4 b —起構成電流鏡電路，且MOS電晶體 1 53與第2威爾遜型電流鏡電路WCM 1内之MOS電晶體5 4 c 一起搆成電流鏡電路，此兩電流鏡電路之g m比若亦設爲 1，MOS電晶體1 52有I 1之電流流動，MOS電晶體153有I 2 之電流流動。此處，若設電阻154之値爲R Γ，此電阻154有 (Π + I 2 )之電流流動之故，由電阻1 54之一端產生如下式之 基準電壓VREF。 VREF = R 1 (I 1 +12 ) ' =VF1 + (VF1-VF2)(R1/R2) .......9 於本實施形態中，MOS電晶體5 1 b、5 4 b、152亦使用固 有型MOS電晶體中，且MOS電晶體5 1 c、54c、153使用固 有型Μ0S電晶體。因此，這些各MOS電晶體之臨限値之偏 差比增強型MOS電晶體之臨限値之偏差小，結果便可降低 輸出電壓VREF之偏差。 _ 另，於本實施形態中，若進一步於MOS電晶體5 2 b、 -28- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） II - - ^^^1 . - 1 ^^^1 -- I- I ^^^1、、. y --. T〜 0¾ 、-口 > - * _ (諳先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 4370 8 2 Α7 Β7 五、發明説明（26 ) 5 5 b亦使用固有型M〇S電晶體，且M〇s電晶體52c、亦 使用固有型MOS電晶體，則輸出電壓VREF之偏差可更 低。 惟，於圖1 3等所示之本發明之帶隙參考電路中.，輸出電 壓VREF因故變動時，差動放大器將此變動回復至原來的^

態極耗時間。此處，則有必要做成即使電源電壓變動，輪 出電壓VREF亦不會變動。 S，J 首先，不對圖13等所示之帶隙參考電路之電源端子供给 電源電壓Vcc、而考慮經由圖2〇所示之低通濾過器供給 電源電壓V c c。 圖20所示之低通濾過器，於電阻㈣之一端被供給電源電 壓Vcc ,於電阻R0之另—端連接電容器c〇之—端，電容器 CO之另一端接地。電阻R〇與電容sc〇之連接點連接於帶 隙參考電路之電源端子。 藉由使用此低通㈣器m電壓Vee有例如雜訊使 電源電壓比由此低通渡過器所決定之常數更快地變動 時’.可使基準電，REF對雜訊之感度純化，變動變小。 圖21、圖22係各表示於半導體基板上形成如圖20所示之 低通濾過器時之電阻與電容器之模式斷面圖。 圖表示電阻R〇 ^於p型基板9〇表面形成11型井Μ，於 :型井9!内形成p形井92 ’㈣成所謂之雙井構造。於p型 :92表面形成稀薄地存在“型不純物之n—區域”。此 區域係形成於例如未形成元件分離絕緣膜之擴散層區域。 η區域㈣形成相互分離之2個^區域、這些a域經由 __-29- 本紙張尺錢jfi t^s^^iTcNs) ) 2f先聞筇背面.v注意事項再填¾本頁)

經濟部中央標準局員工消费合作社印製 437082 A7 -------__ B7 五、發明説明（27 ) " ~-- 導通開口連接於例如妹線。此2個區域間之n.區域之撼 能係作爲前述電阻R 〇。 機 I. -- (諳先閱讀背面之注意事一?再填寫本頁) 又’.成爲電阻之1^區域93進行之p型基板90，n型井91 ’ P』本92皆接地。如此地將電阻尺〇偶合於接地電位 帶隙參考電路專用之寬源電签之變動自接地電位逃逸’將 接地電位與其電源電壓同相地變動，可提升外部電源 對雜訊之抗性。 ％ ^ 乂圖22表7電容器C0。於P型基板90表面形成η型井91， 於η型井衣面經由例如絕緣膜9 4設置電極9 5。η型井9 I接

地。電谷备係由電極9 5、絕緣膜9 4及η型井9丨所構成。 型基板9 0接地。 P 又，圖2 3舄例如帶隙參考電路之配線圖案之正面圖。此 處，被供給例如電壓BGRBIAS之配線9 6之上下設有接地線 97 〇 即如圖2 4所不’被供給例如電壓bgrBI AS之配線9 6之上 下土 ^ —方5又有電源線9 8、因配線9 6與電源線9 8隅合之 故’，％源電壓V c c之變動以雜訊形式附於電壓b GRBIAS 上。結果’造成輸出電壓Vref產生變動。 經濟部中央標準局員工消費合作社印製 相對於此’如圖2 3所示於配線9 6之上下設接地線9 7後， 電源電壓Vcc之變動便不會作爲雜訊發生於電壓bgrbIAS 上’可高精密度地控制輸出電壓ref。 圖2 5表示帶隙參考電路之配線圖案之一例。配線丨〇 1爲 第1層銘配線’爲被供給例如電墼BGRBIAS之配線。配線 102爲第2層之銘配線’爲被施加電源電壓v c c之電源線。 _____ -30- 本紙張尺度適用中ϋ家標孪（CNS ) A4規;公楚) ' 經濟部中央標準局貝工消費合作社印製 ‘·〆 涊;2 V d3T〇B2 A7 ---- .丨_ B7 五、發明説明（28) 電源線1 02有較寬的寬度，係於配線丨上與配線I 〇 1成垂 直相又地設置。 圖2 5听不之配線圖案與圖2 4所示之圖案相同地，因電源 電壓Vcc之變動會造成輸出電壓vREF變動。 因此’本帶隙參考電路使用如圖2 6及圖2 7所示之配線圖 案。圖26表示配線圖案、圖27(a)及圖27(b)所示各爲圖 2 6之A - A線、B - B線之配線之斷面。 被供給電壓BGRBIAS等之第1層鋁配線所成之配線101係 設置於由第2層鋁配線所成之電源線丨〇2之下。電源線1 〇2 下設有聚珍配線104、配線10 1經由導通開口 1 〇3連接於此 聚矽配線1 04。又，聚矽配線〗04與電源線丨〇2之間，包覆 著聚矽配線1 04般地設有第1層鋁配線]。此配線1 〇5被供 给接地電位GND。圖27中之100表示半導體基板、表示 絕緣膜。 此時，經由鋁配線1〇1及聚矽配線]04傳達之信號由被接 地之銲配線105自電源線1 02遮蔽之故，可迴避電源電壓 V c c之變動所致之影響。 又’圖24或圓26所示之配線圖案可以實施於帶隙參考電 路中之配線中。例如於構成差動放大器之差動對或負载電 晶體對之η通道MOS電晶體或p通道MOS電晶體，或輸出段 之ρ通道MOS電晶體7 1之源極、没極或間極所連接之配 線’電阻7 2、7 4、7 5之一端或另一端所連接之線，二極 體7 3、7 6之陽極或陰極所連接之配線，或連接構成定電流 源之元件彼此間之配線所成之配線轉中，對未被供给電源 _______ -31 -__ 本纸張又度適用中國國_家標芈（CNS) Α4規格（2丨ϋ97公發1 ~ ~~ ~~ .y1^^11 ϋ^— ^^—^1 In——1 ，va - * · '-’，、 (讀先間讀背面之注意事項再填寫本頁) 437082 A7 B7 五、發明説明（29 電壓且未被接地t配線實施。特別是對被供給電壓 BGRBIAS之配'線及被供给輪出電塾VREF之配線實施的 話，上述效果會更大。 圖28表示具有本發明之帶陴矢本十的、. f隨誉·考電路（非揮發性半導體 記憶裝置之構造例。 帶隙參考電路121係生成並輸出例如O.SV左右之電壓 BGRBIAS及例如1.25 V左右之基準電壓vR£f。 電盤BGRBIAS被供給至例如預備（stand_b γ)控制電路 122。基準電壓VREF係被供给至例如讀取時字元線電塾控 制電路123、窝入時胞汲極電壓控制電路124、抹除時胞源 極電壓控制電路125、供給嚴用環形振a器126、寫入時字 元線t壓控制電路丨27、抹除時字元線電壓控制電路128、 自動順序（Sequence)控制電路用環形振盪器129。 預備制'&路12 2係將被内部升壓之電壓經常保持於一 足’而於低消耗電流動作之電路。 讀取時字元線控制電路123係於讀取時將基準電壓乂尺奸 作爲基準，生成例如5 V之讀取用字元線電壓，將其經由列 譯碼器供給至由記憶胞陣列13〇中所選擇出之字元線。 經濟部中央標準局負工消費合作社印製 寫入時胞汲極電壓控制電路丨24係於窝入時將基準電壓 VREF作爲基準，生成例如8V之寫入用胞及極電壓，將其 經由寫入負載電路U1、行譯碼器132供給至記億胞之汲 極0 抹除時胞源極電壓控制電路125係於抹除時將基準電壓 VREF作爲基準，生成供給至記憶胞之源極之電壓。 -32- m氏乐尺顏财關家轉 4370 8 2 A7 B7 五、發明説明（30 供給系用環开彡，甚«〇 之時m / 成供給至未圖示之升壓電路 二，環形振盟器126係將基準電壓VREF之一定數 -I —I: m I I I I : — ί II 0 1 ! 丁 、-° -· (諳先閱讀背面之注意事項再填寫本頁) 倍的電位與升爆常政士认 策 备〜輸出電壓比較，因應其結果產生時 鐘乜唬或停止其產生3 :入時二元線電壓控制電路127係將基準電壓咖作爲 二,時生成例如1GV之字^線電壓，將其經由列 °心「二供給至1己憶胞陣列13。中所選擇出之字元線。 抹除寺字元線黾壓控制電路12 S係將基準電壓VREF作爲 成抹除用之例如·7·5ν之字元線電壓，將其經由 ，原吾瑪器134供給至記憶胞陣列130中之胞之源極。 自動（輯用環$振i器1 26係使用】EDEC標準指令控制 時’決定晶片内部之程式順序遷移之基本周期之電路。 圖29表示本發明之第18實施形態。 本實施形態係將上述實施形態所示之差動放大器使用於 具有升壓電位檢知機能之升壓電路中者。圖29所示之電路 係使用圖4所示之差動放大器。 經濟部中央標準局員工消費合作社印製 A圖4所τη產動放大器中’基準電壓vref被供給作爲 第1輸入電壓vm〗^此基準電壓VREF係由例如圖i3所示 之叩隙’考甩路所生成。差動放大器之輸出電壓v⑽丁係 被仏至Ρ通道M0S雹晶體112之閘極。於電晶體丨u之源 極被供給電源電壓ν“，電晶體⑴之沒極連接於電晶體 1 I -之及極好反相器n 3之輸出端子。電晶體"2之源極接 地。 反相器U 3之輸出端子連接於作爲升壓機構之供給泵i i 4 _______ -33- 本紙張尺度適用國家i準（ϋ) A4g ( 21^^97公 437082 A1 B7 五、發明説明（31 又·控制端子，輸出供給聚致热彳士咕 氷攻成仏唬cpE。供給泵114被輸 入電源電壓，輸出將該電壓升壓後 傻足電壓V c p。供給泵114 —-------3 裝！ - * ·· (請先鬩讀背面之注意亊項再填碎本頁) 係在信號C P E表示致能時進扦弁厭 崎订开壓動作，信號C P E表示不 致能（disenable)時停止升壓動作。 升壓機構之輸出電壓Vcp係被供给至電阻ιΐ5之一端^電 阻ι15之另一端連接於電阻116之—端，電阻116之另一端 接地。電阻U5與電阻U6之連接點之電位^^被作爲差動 放大器之第2輸入電壓VIN2使用。 圖29所示之電路係被設置於例如電源爲3 3 v之單—電 源，即.使於預備狀態於晶片内部亦需要有升壓電壓之半= 體晶片γ此種晶片必需在預備狀態時消耗電力低。此時， 預備狀態之消耗電力.値以接近〇爲佳a 此電路若VR>VREF則信號CPE成低電平，升壓機構ιΐ4 成爲非活性。若V R < VREF則信號C P E成高電平，供给系 114活性化。於預備狀態中，供給泵114之輸出電壓vcp未 達所特定足値時’供給泵114動作。輸出電壓v c p達特定電 平時，供給泵114不動作=結果便可將輸出電壓Vcp維持於 特逆之電平。 經濟部中央標準局員工消费合作.杜印製 本實施形態中之差動放大器係使用圖4所示之差動放大器 之故’與第3實施例相同地，可將差動放大器之消耗電力 減少。因此，即使於在預備狀態中不得不維持晶片内部之 電壓之半導體裝置中，亦可減低預備電流，減少消耗電 力。 於此升壓電路中，差動放大器並不限於圖4所示者，當然 34- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨0X297公蝥） A7 B7 43 70 8 2 五、發明説明（32 亦可使用除此之外之其他上述电 椎，# iil FI s k只施形態之差動放大器。 准使用圖8、圖9及圖丨〇所示 叙诂士哭土从 土式心差動放大器時，差 動放大态之輪出電壓ν〇υτ係 ,,9 ^ ^ ^ 7,、、-&至η通逗MOS電晶體 112之閘I €壓BIAS係被供给至η π噹Λ/τη。 閘極。_ 土ρ通迺MOS電晶體丨丨丨之 <發明之效果> 如上述詋明，依本發明，構 弱反轉區域動作mm動放大κ電晶體可於 可將消耗電力減少^ °° 大态増大、亦 又，藉由將此差動放大器用於帶隙 微小的電壓變化之故，可高 ：：了撿知出 輸出電壓。 “度地^帶隙參考電路之 <圖簡單說明> 圖ϋ發明之第〗實施例表示圖。 _ 仔〜MOSu體《Vg_Id特性表示圖。 圖發明之第2實施形態表示圖。 圖4本發明之第3實施形態表示圖。 圖5本發明之第4實施形態表示圖。 圖6本發明之第5實施形態表示圖。 圖7本發明之第6實施形態表示圖。 圖8本發明之第7實施形態表示圖。 圖9本發明之第8實施形態表示圖。 圖1 0本發明之第9實施形態表示圖。 圖1 1本發明之第1 〇實施形態表示圖。 -35 表紙張尺度適用中國國家標準（CNS )以規格.（2 10X297公釐 (婧先閱讀背面之注意事項再填碎本頁) -3° 經濟.邓中央標準局員工消費合作社印製 437082 A7 B7 五、發明説明（33 ) 圖1 2 本發明之第1 1實施形態表示圖。 圖1 3 本發明之第1 2實施形態表示圖。 圖1 4 帶隙參考電路之概略説明.圖。 圖1 5 本發明之第1 3實施形態表示圖。 圖16 本發明之第14實施形態表示圖。 圖1 7 本發明之第1 5實施形態表示圖。 圖1 S 本發明之第1 6實施形態表示圖。 圖1 9 本發明之第I 7實施形態表示圖。 圖2_0 本發明所使用之低通濾過器之表示圖。 圖2 1 圖1 6所示之用於低通濾過器之電阻之構造表示 圖。 圖22 圖16所示之用於低通濾過器之電容器之構造表示 圖。 圖2 3 本發明之第1配線圖案表示圖。 圖2 4 習知之配線圖案表示圖。 圖2 他的習知之配線圖案表示圖。

發明之第2配線圖案表示圖。 23所示之配線圖案之斷面表示圖。 經濟部中央標準局員工消费合作社印裝 I--1 —II I : -1 t -II 1 ί—i . ΐ - VT J (讀先閱讀背面之注意事項再填寫本頁) 圖2 8逢篆發明之具有帶隙參考電路之非揮發性半導體記 憶裝置表示圖。 圖2 9 本發明之第1 8實施形態表示圖。 圖3 0 習知之差動放大器表示圖。 圖3 1 MOS電晶體之V g -1 d特性表示圖。 <符號説明> -36- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 43 70 8 2 A7 B7 五、發明説明（34 ) 1、 3 . . .p通道MOS電晶體、 2、 4. . .η通道MOS電晶體、 5 ...定電流源、 31a、33a...固有型ρ通道MOS電晶體、 32a、34a...固有型η通道MOS電晶體。 (讀先閱讀背面之注意事項再填寫本頁) 裝. 丁 、-° 經濟部中央標準局貞工消費合作社印製 -37- 本纸張尺度適用中國國家標準（CNS ) Α4規格（210X 297公茇）

Claims (1)

1. 43708 2 第871〇24卯號專利申請案 g 中文申請專利範圍修正本(89年12月）CS ______ 六、申請專利範圍 1. 一種差動放大器’其特徵在於：係具備第1通道之第1、 第2 M0S電晶體，及第2通道之第3、第4 MOS電晶 體’該第1通道之第1、第2 M0S電晶體於各閘極被供給 -輸入#號’並構成差動對，該第2通道之第3、第4 電晶體之各ί及極被連接於^構成前述差動對之第1通道之 第i、第2 M0S電晶體之汲極，構成對應於前述差動對 之負載電晶體對，輪出信號係通過前述第1 M〇S電晶體 與第3 MOS電晶體之連接節點及前述第2 M〇s電晶體與 第4 MOS電晶體之連接節點之任一方被輸出·，且 使前述第1、第2、第3、第4 M0S電晶體於弱反轉區 域進行動作。 2. 如_請專利範園第丨項之差動放大器，其中構成前述負 載電晶體對之第2通道之第3、第4 M0S電晶體之閘極共 同連接於前述第1 MOS電晶體與第3 M0S電晶體之連接 節點及前述第2 MOS電晶體與第4 M0S電晶體之連接節 點之另一方’形成電流鏡電路。 3. —種差動放大器，其特徵在於： 具備：第1通道之第丨M0S電晶體，於閘極被供給第L 輸入電壓；第1通道之第2 M0S電晶體，於閘極被供給 第2輸入電壓；第2通道之第3 M0S電晶體，於源極被供 給第1電壓’閘極與汲極連接於前述第1 Μ 〇 s電晶體之 汲極；及第2通道之第4 M0S電晶體，於源極被供給第夏 電壓，閘極連接於前述第！ M〇s電晶體之汲極，汲極連 接於兩述第2 Μ 0 S電晶體之波極，將此波極之電壓作為 本紙張尺度適用中國國家標準（CNS > Α4現格（210χ297公釐） —.. 裝 訂 線 f請先聞^背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作杜印製 經濟部t央標準局κ工消費合作社印製 43 7 0 8 2 AS -r B8 C8 D8 六、申請專利範圍 輸出電壓予以輸出； 使前述第1、第2 MOS電晶體以及前述第3、第4 MOS 電晶體於弱反轉區域進行動作。 4. - 一種差動放大器，其特徵在於： 具備：第1通道之第1 MOS電晶體，於閘極被供給第1 輸入電壓；第1通道之第2 MOS電晶體，於閘極被供給 第2輸入電壓；第2通道之第3 MOS電晶體，於源極被供 給第1電壓，閘極與汲極連接於前述第1 MOS電晶體之 汲極；及第2通道之第4 MOS電晶體，於源極被供給第1 電壓，閘極連接於前述第1 MOS電晶體之汲極，汲極連 接於前述第2 MOS電晶體之汲極，此汲極之電壓成為輸 出電壓；及定電流源，一端連接於前述第1 MOS電晶體 之源極與前述第2 MOS電晶體之源極，另一端被供給第 2電壓，將前述第1及第2 MOS電晶體以及前述第3及第4 MOS電晶體於弱反轉區域動作之電流予以輸出.。 5. 如申請專利範圍第4項之差動放大器，其中前述定電流 源具備：第1定電流源，於一端被供給前述第2電壓；第 2通道之第5 MOS電晶體，於源極被供給前述第1電壓， 閘極與汲極連接於前述第1定電流源之另一端；第2通道 之第6 MOS電晶體，於源極被供給前述第1電壓，閘極 連接於前述第1定電流源之另一端；第1通道之第7 MOS 電晶體，閘極與汲極連接於前述第6 MOS電晶體之汲 極，於源極被供給前述第2電壓；及第1通道之第8 MOS 電晶體，閘極連接於前述第6 MOS電晶體之汲極，汲極 -2- 本紙铁尺度適用中國國家標準（CNS ) A私見格（210X297公釐） 裝 - 訂 . 系 J- (諳先閱讀背面之注意事項再填寫本頁) 70 q 2 申請專利 範圍 AS B8 C8 D8 經濟部中夬標準局員工消費合作社印製 髀接於前迷第丨M0S電晶體之源極與前述第2 M〇s電晶 :〈源極’於源極被供給前述第2電壓。 、中為專利範園第4項之差動放大器，立中前述定電流 -源目 ^片 ’、 t /\ .第1定電流源，於一端被供給前述第1電壓；第 道之弟5 M〇S電晶體，閘極與汲極連接於前述第1定 二泥源之另一端，於源極被供給前述第2電壓；及第1通 道之第6 M0S電晶體，閘極連接於前述第1定電流源之 端’汲極連接於前述第1 MOS電晶體之源極與前述 第2 MOS電晶體之源極，於源極被供給前述第2電壓β 如申叫專利範圍第5項之差動放太器，其中前述第1定電 成源具備：第2通道之第9 M〇s電晶體，於源極被供給 則述第1電壓’閘極連接於前述第5 M〇s電晶體之汲 °第1通道之第10 MOS電晶體’閘極與;及極連接於前 述第9 MOS電晶體之汲極；二極體，陽極連接於前述第 1 0 MOS電晶體之源極，於陰極被供給前述第2電壓；第 1通道之第11 MOS電晶體，閘極連接於前述第M〇s 電晶體之閘極，汲極連接於前述第5 M〇s電晶體之汲 極；及電阻，一端連接於前述第n M〇s電晶體之源 極，於另一端被供給前述第2電壓。 如申請專利範圍第4項之差動放大器，其中前述定電流 源具備：第2通道之第5 MOS電晶體，於源極被供給第工 電壓；第1通道之第6 MOS電晶體，閘極與汲極連接於 前述第5 MOS電晶體之汲極；二極體，陽椏連接於前述 第6 Μ 0 S電晶體之源極’於陰極被供給前述第2電壓； -3- 本紙强尺度適用中國國家標準（CNS ) Α4規格（210X297公餐） I.--;------裝------訂------線 --. (#先聞讀背面之注意事項再填寫本頁) 3 4 2 8 ο AB,ciD 經濟部中央標準局員工消費合作社印裳 「、申請專利範圍 第2通道之第7 MOS電晶體，於源極被供給第丨電壓，閘 極與汲極連接於前述第5 M〇s電晶體之閘極；第丨通道 I第8 MOS電晶體，汲極連接於前述第7从〇3電晶體之 -汲極，閘極連接於前述第6 ]^〇5電晶體之閘極；電阻， 一端連接於前述第8 MOS+電晶體之源極，於另—端被供 給可述第2電壓；及第i通道之第9咖電晶體，問極連 接於前述第8 M0S電晶體之閘極，沒極連接於前述第】 MOS電晶體之源極及前述第2刪電晶體之源極，於源 極被供給前述第2電壓。 9.如申請專利範圍第4項之差動放大器，其中前述定電流 源：備，第2通道之第5刪電晶體，於源極被供给前 述弟1電壓；第m道之第6 _電晶體，開極W及極連 接於前述第5 MOS電晶體之汲極；第1通道之第7 M〇s 電晶體’閘極與ί及極連接於前述第6議電晶體之源 極’於源極被供給前述第2電壓；第2通道之第^刪’電 土體’於源極被供給前述第i電壓，閘極與❹連接於 前述第5 MOS電晶體之閘極；^通道之“圓兩曰 體：汲極連接於前逑第8 M〇s電晶體之沒極，閘極：： ^述第6 MOSf;晶體之閉極；電阻’—端連接於前迷 :9 =二晶：之源極’於另-端被供給前述第2電 通道…〇 M〇s電晶體，於源極被供給前述第 1私壓，閘極連接於前述第8 _電晶體之攻極；第 适之第U MOS電晶體，閘極與歧極連接於前述第 MOS電晶體之沒極、於源極被供給第2電壓；及第】通道 -4 本紙張尺度適用中國國家標準（CNS >^S (—2l0x297公釐 t .~. , 裝 訂 線 (請先閱讀背面之注意事項再填寫本頁) Λ3^°82 ί! ' C8 DS 六、申請專利範圍 之第1 2 MOS電晶體，閘極連接於前述第1 MOS電晶體 之汲極，汲極連接於前述第1 MOS電晶體之源極及前述 第2 MOS電晶體之源極，於源極被供給前述第2電壓。 10·- —種差動放大器，其特徵在於：係具備第1通道之第1、 第2 MOS電晶體及第2通道之第3、第4 MOS電晶體， 該第1通道之第1、第2 Μ Ο S電晶體於各閘極被供給輸入 信號，構成差動對，該第2通道之第3、第4 Μ 0 S電晶體 之各汲極被連接於構成前述差動對之第1通道之第1、第 2 Μ Ο S電晶體之汲極，構成對應於前述差動對之負載電 晶體對，輸出信號係通過前述第1 Μ Ο S電晶體與第3 Μ Ο S電晶體之連接節點及前述第2 Μ 0 S電晶體與第4 Μ 0 S電晶體之連接節點被輸出； 前述第1、第2 MOS電晶體對及前述第3、第4 MOS 電晶體對之至少一方為固有型Μ 0 S電晶體所構成。 11. 如申請專利範圍第1 1項乏差動放大器，其中由前述負載 電晶體對所構成之第2通道之第3、第4 MOS電晶體係為 閘極共同地連接於前述第1 MOS電晶體與第3 MOS電晶 體之連接節點及前述第2 MOS電晶體與第4 MOS電晶體 之連接節點之另一方而構成電流鏡電路。 經濟部中夬標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 12. 如申請專利範圍第1 0或1 1項之差動放大器，其中前述第 1、第2 MOS電晶體對各係由固有型MOS電晶體所構 成。 13. 如申請專利範圍第4項之差動放大器，其中前述定電流 源具備：第1通道之第5 MOS電晶體，於源極被供給前 -5 - 本紙張尺度適用中國國家標準（CNS ) Α4Μ_格（2ί〇Χ297公釐） 43708 2 A8 B8 CS DS 經濟部4-央標準局員工消費合作社印I 六、申請專利範圍 述第2電壓；第2通道之第6 MOS電晶體，閘極與汲極連 接於前述第5 MOS電晶體之汲極；二極體，陽極連接於 前述第6 MOS電晶體之源極，於陰極被供給前述第1電 -壓；第1通道之第7 MOS電晶體，於源極被供給前述第2 電壓，閘極與汲極連接於前述第5 MOS電晶體之問極； 第2通道之第8 MOS電晶體，汲極連接於前述第7 MOS 電晶體之汲極，閘極連接於前述第6 MOS電晶體之閘 極；電阻，一端連接於前述第8 MOS電晶體之源極，於 另一端被供給前述第1電壓；及第1通道之第9 MOS電晶 體，閘極連接於前述第7 MOS電晶體之汲極，於源極被 供給前述第2電壓，汲極連接於前述第1 MOS電晶體之 源極與前述第2 MOS電晶體之源極。 M.如申請專利範圍第1 0項之差動放大器，其中前述定電流 源具備：第1通道之第5 MOS電晶體，於源極被供給前 述第2電壓；第2通道之第6 MOS電晶體，閘極與汲極連 接於前述第5 MOS電晶體之汲極；二極體，陽極連接於 前述第6 MOS電晶體之源極，於陰極被供給前述第1電 壓；第1通道之第7 MOS電晶體，於源極被供給前述第2 電壓，閘極與汲極連接於前述第5 MOS電晶體之閘極； 第2通道之第8 MOS電晶體，汲極連接於前述第7 MOS 電晶體之汲極，閘極連接於前述第6 MOS電晶體之閘 極；電阻，一端連接於前述第8 MOS電晶體之源極，於 另一端被供給前述第1電壓；及第1通道之第9 MOS電晶 體，閘極連接於前述第7 MOS電晶體之汲極，於源極被 -6 - 本紙張尺度適用中國國家標準（CNS ) 格（210X297公釐） (請先閱讀背面之注意事項再填寫本K ) --口 43708 2 abi C8 D8 r、申請專利範圍 供給前述第2電壓，汲極連接於前述第1 MOS電晶體之 源極與前述第2 MOS電晶體之源極。 (請先閔讀背面之注意事項再填寫本頁) 15. —種基準電壓產生電路，其特徵在於具備：申請專利範 -圍第1項之差動放大器；第1電阻，於一端被供給前述差 動放大器之輸出信號，以此端之電壓作為基準電壓予以 輸出；第1二極體，陽極連接於前述第1電阻之另一端， 於陰極被供給特定電壓，前述陽極之電壓被作為前述輸 入信號供給至前述第1、第2 MOS電晶體之任一者之閘 極；第2電阻，一端連接於前述第1電阻之一端；第3電 阻，一端連接於前述第2電阻之另一端，此端之電壓被 作為前述輸入信號供給至前述第1、第2 M0S電晶體之 另一方之閘極；及第2二極體，陽極連接於前述第3電阻 之另一端，於陰極被供給前述特定電壓。 經濟部中央標隼局員工消費合作社印製 16. —種基準電壓產生電路，其特徵在於具備：申請專利範 圍第3項之差動放大器；第1電阻，於一端被供給前述差 動放大器之輸出信號，以此端之電壓作為基準電壓予以 輸出；第1二極體，陽極連接於前述第1電阻之另一端， 於陰極被供給特定電壓，前述陽極之電塵被作為前述輸 入信號供給至前述第1、第2 MOS電晶體之任一者之閘 極；第2電阻，一端連接於前述第1電阻之一端；第3電 阻，一端連接於前述第2電阻之另一端，此端之電壓被 作為前述輸入信號供給至前述第1、第2 M0S電晶體之 另一方之閘極；及第2二極體，陽極連接於前述第.3電阻 之另一端，於陰極被供給前述特定電壓。 -7 - 本紙乐尺度適用中國國家榡準（CNS )八4况格（210X297公釐） -,ν 43 70 8 2 Α8 BS C8 D8 經濟部中央標隼局員工消費合作社印製 六、申請專利範圍 I7· —種基準電壓產生電路，其特徵在於具備：申請專利範 圍第1 0項之差動放大器；第1電阻，於一端被供給前述 差動放大器之輸出信號，以此端之電壓作為基準電壓予 -以輸出；第1二極體，陽極連接於前述第1電阻之另一 端，於陰極被供給特定電'壓，前述陽極之電壓被作為前 述輸入信號供給至前述第1、第2 MOS電晶體之任一者 之閘極；第2電阻，一端連接於前述第1電阻之一端；第 3電阻，一端連接於前述第2電阻之另一端，此端之電壓 被作為前述輸入信號供給至前述第1、第2 MOS電晶體 之另一方之閘極；及第2二極體，陽極連接於前述第3電 阻之另一端，於陰極被供給前述特定電壓- 18. 如申請專利範圍第1 5項之基準電壓產生電路，其中前述 差動放大器之輸出信號係通過第2通道之第5 MOS電晶 體之汲極被輸出，該第2通道之第5 MOS電晶體之閘極 連接於前述第1 MOS電晶體與第3 MOS電晶體之連接節 • 點及前述第2 MOS電晶體與前述第4 MOS電晶體之連接 節點之任一者，於源極被供給前述第1電壓。 19. 如申請專利範圍第1 6項之基準電壓產生電路，其中前述 差動放大器之輸出信號係通過第2通道之第5 MOS電晶 體之汲極被輸出，該第2通道之第5 MOS電晶體之閘極 連接於前述第1 MOS電晶體與第3 MOS電晶體之連接節 點及前述第2 MOS電晶體與前述第4 MOS電晶體之連接 節點之任一者，於源極被供給前述第1電壓。 20. 如申請專利範圍第1 7項之基準電壓產生電路，其中前述 -8 - 本紙張尺度適用中國國家揉準（CNS ) Α4現格（210Χ297公釐） . .—-裝 1 [ 訂 ί 系 -- (請先閲讀背面之注意事項再填寫本頁) 43708 2 Α8 Β8 CS D8 經濟部中央標隼局員工消費合作社印製 六、申請專利範圍 差動放大器之輸出信號係通過第2通道之第5 MOS電晶 體之汲極被輸出，該第2通道之第5 MOS電晶體之閘極 連接於前述第1 MOS電晶體與第3 MOS電晶體之連接節 -點及前述第2 MOS電晶體與前述第4 MOS電晶體之連接 節點之任一者，於源極被供給前述第1電壓。 21. 如申請專利範圍第1 5項之基準電壓產生電路，其中前述 第1 MOS電晶體與前述第2 MOS電晶體任一者皆係由固 有型MOS電晶體所構成。 22. 如申請專利範圍第1 6項之基準電壓產生電路，其中前述 第1 MOS電晶體與前述第2 MOS電晶體任一者皆係甴固 有型MOS電晶體所構成d 23. 如申請專利範圍第1 7項之基準電壓產生電路，其中前述 第1 MOS電晶體與前述第2 MOS電晶體任一者皆係由固 有型MOS電晶體所構成。 24. —種基準電壓產生電路，其特徵在於具備：申請專利範 圍第13項之差動放大器；第1電阻，於一端被供給前述 差動放大器之輸出信號，以此端之電壓作為基準電壓予 以輸出；第1二極體，陽極連接於前述第1電阻之另一 端，於陰極被供給特定電壓，前述陽極之電壓被作為前 述輸入信號供給至前述第1、第2 MOS電晶體之任一者 之閘極；第2電阻，一端連接於前述第1電阻之一端；第 3電阻，一端連接於前述第2電阻之另一端，此端之電壓 被作為前述輸入信號供給至前述第1、第2 Μ 0 S電晶體 之另一方之閘極；及第2二極體，陽極連接於前述第3電 -9 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（2!0Χ：297公釐） . , 0¾ (請先Μ讀背面之注意事碩再填寫本瓦) -5 3 4 2 8 ο ABCD 六、申請專利範圍 阻之另一端，於陰極被供給前述特定電壓； 前述第5、第6、第7、第S及第9 MOS電晶體皆係由固 有型MOS電晶體所構成。 25. 一種基準電壓產生電路，其特徵在於具備：申請專利範 圍第14項之差動放大器；第1電阻，於一端被供給前述 差動放大器之輸出信號，以此端之電壓作為基準電壓予 以輸出；第1二極體，陽極連接於前述第1電阻之另一 端，於陰極被供給特定電壓，前述陽極之電壓被作為前 述輸入信號供給至前述第1、第2 MOS電晶體之任一者 之閘極；第2電阻，一端連接於前述第1電阻之一端；第 3電阻，一端連接於前述第2電阻之另一端，此端之電壓 被作為前述輸入信號供給至前述第1、第2 MOS電晶體 之另一方之閘極；及第2二極體，陽極連接於前述第3電 阻之另一端，於陰極被供給前述特定電壓； 前述第5、第6、第7、第8及第9 MOS電晶體皆係由固 有型MOS電晶體所構成。 26. 如申請專利範圍第1 5項之基準電壓產生電路，其中前述 .第1或第2電壓係於輸入端子被供給電源之輸出電壓之低 通濾過器之輸出端子之電壓。 經濟部中央標準局員工消費合作社印裂 (請先閱讀背面之注意事項再填寫本頁) 27. 如申請專利範圍第1 6項之基準電壓產生電路，其中前述 第1或第2電壓係於輸入端子被供給電源之輸出電展之低 通濾過器之輸出端子之電壓。 28. 如申請專利範園第1 7項之基準電壓產生電路，其中前述 第1或第2電壓係於輸入端子被供給電源之輸出電遷:之低 -10- 本纸張尺度適用中國國家標隼（CNS ) A4規格（2!0X297公釐） :、4370 8 2 A8 B8 CS ________ D8 、申請專利範圍 通濾過器之輸出端子之電壓。 29·如申請專利範園第26項之基準電壓產生電路，其中前述 低通濾過器具備：電阻，一端連接於前述輸入端子，另 -一端連接於前述輸出端子；及電容器，—端連接於前述 輸出端子’另一端接地a 30. 如申請專利範圍第27項之基準電壓產生電路，其中前述 低通濾過器具備：電阻，一端連接於前述輸入端子，另 一端連接於前述輸出端子；及電容器，—端連接於前述 輸出端子，另一端接地。 31. 如申請專利範圍第28項之基準電壓產生電路，其中前述 低通濾過器具備：電阻，一端連接於前述輸入端子，另 一端連接於前述輸出端子；及電容器，一端連接於前述 輸出端子，另一端' 32.如申請專利範基準電壓產生電路，其中前述 I--;ί-----~裝-- (請先閲讀背面之注意事項再填寫本頁) <1Τ 經濟部中央標隼局員工消費合作社印製 電阻係設於第1攀電型井表面所形成之第2導電型區域 此第1導電型係形成於第1導電型基板内所形成之第2導 電型井内，前述第1導電型井，前述第2導電型井及前述 第1導電型基板係接地。 33.如申請專利範圍第29項之基準電壓產生電路，其中前述 電容器係由被接地的井，形成於前述井表面上之閘絕緣 膜’以及形成於前述閘絕緣膜上之電極所構成。 34_如申請專利範園第3〇項之基準電壓產生電路，其中前述 電容器係由被接地的井，形成於前述井表面上之閘絕緣 膜’以及形成於前述閘絕緣膜上之電極所構成。 -11 - 尽紙張尺度適用中國國家橾準（CNS ) A4见格（2 [ 0 X 297公麥） 線 經濟部中央標隼局員工消費合作社印製 4.3 "7 Ο 8 2 as s DS * I ~-1 ' _ 六、申請專利範圍 35. 如申請專利範圍第31項之基準電壓產生電路，其中前述 電容係由被接地的井，形成於前述井表面上之閉絕緣 膜，以及形成於前述閘絕緣膜上之電極所構成。 36. 如申請專利範圍第1 5項之基準電壓產生電路，其中於由 前述各MOS電晶體之源極·、汲極或閘極所連接之配線， 岫迷各電阻之一端或另一端所連接之配線，前述各二極 體之陽極或陰極所連接之配線，或將構成前述定電流源 之元件予以相互連接之配線所成之配線群中，在未被供 給電源電壓且未被接地之配線之至少一部分之兩侧，設 置未接地之配線。 37. 如申請專利範圍第1 6項之基準電壓產生電路，其中於由 前述各MOS電晶體之源極、汲極或閘極所連接之配線， 则述各電阻之一端或另—端所連接之配線，前述各二極 體之陽極或陰極所連接之配線，或將構成前述定電流源 之元件予以相互連接之配線所成之配線群中，在未被供 ‘ 給電源電壓且未被接地之配線之至少一部分之兩侧，設 置未接地之配線。 38. 如申請專利範圍第1 7項之基準電壓產生電路，其中於由 前述各MOS電晶體之源極、汲極或閘極所連接之配線， 前述各電阻之一端或另一端所連接之配線，前述各二極 體之陽極或陰極所連接之配線，或將構成前述定電流源 之元件予以相互連接之配線所成之配線群中，在未被供 給電源電壓且未被接地之配線之至少一部分之兩侧，設 置未接地之配線。 —-12- 本紙張尺度適用中( CNS )从祕（21()><297公瘦） I.--------^------ΪΤ------ii ~/ (#先閔讀背面之注意事項再填寫本頁) 4370 8 2 A8 Β8 C8 D8 々、申請專利範圍 (讀先閱讀背面之注意事項再填寫本頁) 39. 如申請專利範圍第2 4項之基準電壓產生電路，其中於由 前述各MOS電晶體之源極、汲極或閘極所連接之配線， 前述各電阻之一端或另一端所連接之配線，前述各二極 -體之陽極或陰極所連接之配線，或將構成前述定電流源 之元件予以相互連接之配線所成之配線群中，在未被供 給電源電壓且未被接地之配線之至少一部分之兩侧，設 置未接地之配線。 ' 40. 如申請專利範圍第25項之基準電壓產生電路，其中於由 前述各MOS電晶體之源極、汲極或閘極所連接之配線， 前述各電阻之一端或另一端所連接之配線，前述各二極 體之陽極或陰極所連接之配線，或將構成前述定電流源 之元件予以相互連接之配線所成之配線群中，在未被供 給電源電壓且未被接地之配線之至少一部分之兩侧，設 置未接地之配線。 經濟部令央標率局J工消費合作社印裳 41. 如申請專利範圍第1 5項之基準電壓產生電路，其中於由 前述各MOS電晶體之源極、汲極或閘極所連接之配線， 前述各電阻之一端或另一端所連接之配線，前述各二極 體之陽極或陰極所連接之配線，或將構成前述定電流源 之元件予以相互連接之配線所成之配線群中，在未被供 給電源電歷:且未被接地之配線與被供給電源電壓之電源 線相交叉處，於前述電源線與此相交叉的配線之間設置 未被接地之配線。 42. 如申請專利範圍第1 6項之基準電壓產生電路，其中於由 前述各MOS電晶體之源極、汲極或閘極所連接之配線， -13 - 本紙張尺度適用中國國家標準（CNS ) A4規淋（210X297公釐） 六、申請專利範圍 前述各電阻之一端或另一端所連接之配線，前述各二極 體之陽極或陰極所連接之配線，或將構成前述定電流源 之元件予以相互連接之配線所成之配線群中，在未被供 -給電源電塵且未被接地之配線與被供給電源電歷·之電源 線相交叉處，於前述電源線與此相交叉的配線之間設置 未被接地之配線。 43. 如申請專利範圍第17項之基準電壓產生電路，其中於由 前述各MOS電晶體之源極、汲極或間極所連接之配線， 前述各電阻之一端或另一端所連接之配線，前述各二極 體之陽極或陰極所連接之配線，或將構成前述定電流源 之元件予以相互連接之配線所成之配線群中，在未被供 給電源電壓且未被接地之配線與被供給電源電壓之電源 線相交叉處，於前述電源線與此相交叉的配線之間設置 未被接地之配線。 經濟部中央標隼局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 44. 如申請專利範圍第2 4項之基準電壓產生電路，其中於由 前述各MOS電晶體之源極、汲極或閘極所連接之配線， 前述各電阻之一端或另一端所連接之配線，前述各二極 體之陽極或陰極所連接之配線，或將構成前述定電流源 之元件予以相互連接之配線所成之配線群中，在未被供 給電源電壓且未被接地之配線與被供給電源電壓之電源 線相交叉處，於前述電源線與此相交叉的配線之間設置 未被接地之配線。 45. 如申請專利範圍第2 5項之基準電壓產生電路，其中於由 前述各MOS電晶體之源極、汲極或閘極所連接之配線， -14- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中夬標準局貝工消費合作社印製 Αδ Βδ C8 D8 •、申請專利範圍 前述各電阻之一端或另一端所連接之配線，前述各二極 體之陽極或陰極所連接之配線，或將構成前述定電流源 之元件予以相互連接之配線所成之配線群中，在未被供 給電源電壓且未被接地之配線與被供給電源電壓之電源 線相文叉處’於前述電源線與此相交又的配線之間設置 未被接地之配線。 46. —種基準電壓產生電路，其特徵在於具備：第1通道之 弟1 Μ 0 S電晶體，於源極被供給第1電壓；第2通道之第 2 Μ 0 S電晶體，閘極與汲極連接於前述第1 μ 〇 S電晶 體之沒極；第1二極體，陽極連接於前述第2 m〇S電晶 體之源極’於陰極被供給第2電壓；第1通道之第3 m〇s 電晶體’於源極被供給前述第1電壓，閘極與汲極連接 於前述第1 MOS電晶體之閘極；第2通道之第4 MOS電 晶體’沒極連接於前述第3 Μ 〇 S電晶體之汲極，閘極連 接於前述第2 MOS電晶體之閘極；第}定電流源’由— 端連接於前述第4 MOS電晶體之源極，於另一端被供給 前述第2電壓之第1電阻所成；第1通道之第5 M〇s電晶 體，於源極被供給前述第丨電壓；第2通道之第6 1^〇5電 晶體，閘極與汲極連接於前述第5 ]^〇5電晶體之汲極； 第2二極體，陽極連接於前述第6 M〇s電晶體之源極， 於陰極被供給前述第2電壓；第丨通道之第7 M〇s電晶 體，於源極被供給前述第丨電壓，閘極與汲極連接於前 述第5 MOS電晶體之閘極；第2通道之第8 M〇s電晶 體，汲極連接於前述第7 M〇s電晶體之汲椏，閘極連接 -15- 本紙張尺度適用中國國家標準（CNS ) Α4ΐϋ~{ΐ7〇χ297^ IJ J.------裝------訂------線 (請先閱讀背面之注意事項再填寫本Κ)

   Βδ C8 D8 •、申請專利範圍 {請先閲讀背面之注意事項再填寫本頁) 於前述第6 Μ 0 S電晶體之閘極；第2電阻，一端連接於 前述第8 Μ 0 S電晶體之源極；第2定電流源，由陽極連 接於前述第2電阻之另一端，於陰極被供給前述第2電壓 -之第3二極體所成；第1通道之第9 Μ 0 S電晶體，於源極 被供給前述第1電壓，閘極連接於前述第3 Μ 0 S電晶體 之閘極；第1通道之第1 Ο Μ 0 S電晶體，於源極被供給前 述第1電壓，汲極連接於前述第9 Μ 0 S電晶體之汲極； 第3電阻，於一端連接於上述第9 MOS電晶體之汲極與 上述第1Ο Μ 0 S電晶體之汲極，於另一端被供給前述第2 電壓，以此端之電壓作為基準電壓輸出； 上述第1、第3、第5、第7、第9、第10之MOS電晶體 係由固有型Μ Ο S電晶體所構成。 47. —種升壓電路，其特徵在於具備：申請專利範圍第1項 之差動放大器；升壓機構，被供給升壓電路活性化信 號、輸出升壓電壓；降壓電路，被供給前述升壓電壓， 將前述升壓電壓以一定之比率予以降壓後之電壓予以輸 出；及控制電路，因應前述差動放大器之輸出電壓、產 生前述升壓電路之活性化信號。 經濟部中央標準局員工消費合作社印— 48. —種升壓電路，其特徵在於具備：申請專利範圍第3項 之差動放大器；升壓機構，被供給升壓電路活性化信 號、輸出升壓電壓；降壓電路，被供給前述升壓電壓， 將前述升壓電壓以一定之比率予以降壓後之電壓予以輸 出；及控制電路，因應前述差動放大器之輸出電壓、產 生前述升壓電路之活性化信號。 -16 - 本紙張尺度適用中國國家標準（CNS ) Α4現格（210Χ297公釐） Α8 Β8 C8 D8 Λ370Β2 六、申請專利範圍 49. -種半導體記憶裝置’其特徵在於：具備：中請專利範 圍第15項之基準電壓產生電路；及複數記憶胞呈矩陣狀 形成之記憶胞陣列； -與被供給至前述記憶胞之各節點之外部電源電壓相異 之電壓，係以前述基準電壓產生電路之輸出電壓 準 而被生成。 早 50. —種半導體記憶裝置，其特徵在於：具備：申嗜專利矿 圍第16項之基準電壓產生電路；及複數記憶胞呈矩陣^ 形成之記憶胞陣列； 與被供給至前述記憶胞之各節點之外部電源電壓相異 之電壓，係以前述基準電壓產生電路之輸出電壓為基準 而被生成。 51. —種半導體記憶裝置’其特徵在於：具備：申請專利 圍第17項之基準電壓產生電路；及複數記憶月包呈矩: 形成之記憶胞陣列； 與被供給至前述記憶胞之各節點之外部電源電壓相異 之電壓，係以前述基準電壓產生電路之輪出電壓為基ς 而被生成。 52_ —種半導體記憶裝置，其特徵在於：具備：申請專利 園第24項之基準電壓產生電路；及複數記憶心矩： 形成之記憶胞陣列； 與被供給至前述記憶胞之各節點之外部電源電壓相異 之電壓，係以前述基準電壓產生電路之輪出電壓為基準 而被生成。 ’ -17- 本紙張尺度適用中國國家梯準（CNS ) Α4規格（2丨0X297公釐） L ------裝------訂------線 (請先閎讀背面之注意事項再填寫本頁) 經濟部中央標準局J工消費合作社印製 4370 8 2 A8 B8 C8 D8 、申請專利範圍 53· —種半導體記憶裝置’其特徵在於：具備：申請專利範 圍第2 5項之基準電壓產生電路；及複數記憶胞呈矩陣狀 形成之記憶胞陣列； •與被供給至前述記憶胞之各節點之外部電源電壓相異 之電壓’係以前述基準電壓產生電路之輸出電壓為基準 而被生成。 54· —種半導體記憶裝置，其特徵在於具備：申請專利範園 第4 6項之基準電壓產生電路；及複數記憶胞呈矩陣狀形 成之記憶胞陣列； 與被供給至前述記憶胞之各節點之外部電源電壓相異 之電壓’係以前述基準電壓產生電路之輸出電壓為基準 而被生成。 .1..JH------裝— (锖先聞讀背面之注意事項再填寫本頁) 訂 經濟部中央標率局負工消費合作社印製 -18- 本紙張尺度適用中國國家標準（CNS ) ( 210X297公釐）