JP2001144257A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 耐圧が改善され、かつ、電源投入時の誤動作
を防止することができる基板電位発生回路を内蔵する半
導体装置を提供する。 【解決手段】 基板電位ＶＢＢを監視する電位監視部８
４の微調整をするためのチューニング部８２において、
チューニング信号ＴＳＷをレベル変換するレベルシフタ
８９の駆動電源を降圧回路８８によって降圧させる。Ｎ
チャネルＭＯＳトランジスタ９２のゲート酸化膜に印加
される電圧を小さくすることができ、半導体装置全体の
耐圧が改善される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、より特定的には、基板電位発生回路を含む半導体装
置に関する。

【０００２】

【従来の技術】半導体装置が形成される半導体基板に
は、一般に、基板電位ＶＢＢが与えられる。たとえば、
半導体記憶装置等においては、基板電位ＶＢＢを印加す
ることは不可欠である。それは、基板電位を印加するこ
とにより、チップ内のｐｎ接合が局所的に順バイアスさ
れるのを防ぎ、メモリセルの情報破壊やラッチアップを
起こりにくくする。基板降下によるＭＯＳトランジスタ
のしきい値電圧の変化を少なくする。データ線に寄生容
量として負荷される接合容量を逆バイアスして小さくす
る。以上のような効果があるからである。

【０００３】この基板電位ＶＢＢはおよそ−１Ｖ程度の
電位である。図１２は、従来の半導体装置におけるＶＢ
Ｂ発生回路の構成を示すブロック図である。

【０００４】図１２を参照して、ＶＢＢ発生回路５００
は、外部電源電位ＥＸＴ．ＶＤＤを受けて基板電位ＶＢ
Ｂを発生するチャージポンプ回路５０４と、チャージポ
ンプ回路５０４が発生する基板電位ＶＢＢの電位を観測
して信号ＺＯＵＴをチャージポンプ回路５０４に出力す
る検知回路５０２とを含む。

【０００５】チャージポンプ回路５０４は、基板電位Ｖ
ＢＢが与えられる電源線の電荷を引抜き負の電位を発生
する。

【０００６】図１３は、検知回路５０２の構成を示す回
路図である。図１３を参照して、検知回路５０２は、基
板電位を観測して基板電位が所定の値より高い場合には
Ｌ（ロー）レベルを出力し、基板電位ＶＢＢが十分低い
場合にはＨ（ハイ）レベルを出力する電位監視部６８４
と、電位監視部６８４の出力を受けてチャージポンプを
活性化する信号ＺＯＵＴを出力する直列に接続されたイ
ンバータ６２０、６２２と、電位監視部６８４の検知す
るレベルの調整を行なうチューニング部５８２とを含
む。

【０００７】電位監視部６８４は、ソースが外部電源電
位ＥＸＴ．ＶＤＤに結合されドレインおよびゲートが接
続されたＰチャネルＭＯＳトランジスタ６０４と、ゲー
トに信号ＢＩＡＳを受けドレインがＰチャネルＭＯＳト
ランジスタ６０４のドレインと接続されたＮチャネルＭ
ＯＳトランジスタ６０６と、ＮチャネルＭＯＳトランジ
スタ６０６のソースと基板電位ＶＢＢが与えられるノー
ドとの間に接続される抵抗部６０８とを含む。

【０００８】電位監視部６８４は、さらに、ソースが外
部電源電位ＥＸＴ．ＶＤＤと結合されゲートがＰチャネ
ルＭＯＳトランジスタ６０４のドレインと接続されるＰ
チャネルＭＯＳトランジスタ６１０と、ＰチャネルＭＯ
Ｓトランジスタ６１０のドレインと接地ノードとの間に
接続されゲートに信号ＢＩＡＳを受けるＮチャネルＭＯ
Ｓトランジスタ６１２とを含む。ＮチャネルＭＯＳトラ
ンジスタ６１２のドレインからは電位監視部６８４の出
力信号が出力される。

【０００９】抵抗部６０８は、ＮチャネルＭＯＳトラン
ジスタ６０６のソースと基板電位ＶＢＢが与えられるノ
ードとの間に直列に接続されるＮチャネルＭＯＳトラン
ジスタ６１４、６１６、６１８を含む。ＮチャネルＭＯ
Ｓトランジスタ６１４、６１６、６１８のゲートはとも
に接地ノードに接続されている。

【００１０】チューニング部５８２は、ＮチャネルＭＯ
Ｓトランジスタ６１４のドレインとソースとの間に接続
されるヒューズ素子６０２と、ＮチャネルＭＯＳトラン
ジスタ６１６のソースとドレインとの間に接続されるヒ
ューズ素子６００と、ＮチャネルＭＯＳトランジスタ６
１８のソースとドレインとの間に接続されるＮチャネル
ＭＯＳトランジスタ６９８とを含む。

【００１１】チューニング部５８２は、さらに、チュー
ニング信号ＴＳＷを受けて反転するインバータ５８６
と、チューニング信号ＴＳＷをゲートに受けソースが外
部電源電位ＥＸＴ．ＶＤＤに結合されるＰチャネルＭＯ
Ｓトランジスタ５９０と、ＰチャネルＭＯＳトランジス
タ５９０のドレインと基板電位ＶＢＢが与えられるノー
ドとの間に接続されるＮチャネルＭＯＳトランジスタ５
９２と、ソースが外部電源電位ＥＸＴ．ＶＤＤに結合さ
れゲートにインバータ５８６の出力を受けるＰチャネル
ＭＯＳトランジスタ５９４と、ＰチャネルＭＯＳトラン
ジスタ５９４のドレインと基板電位ＶＢＢが与えられる
ノードとの間に接続されるＮチャネルＭＯＳトランジス
タ５９６とを含む。

【００１２】ＮチャネルＭＯＳトランジスタ５９２のゲ
ートはＰチャネルＭＯＳトランジスタ５９４のドレイン
に接続される。ＮチャネルＭＯＳトランジスタ５９６の
ゲートは、ＰチャネルＭＯＳトランジスタ５９０のドレ
インに接続される。また、ＰチャネルＭＯＳトランジス
タ５９４のドレインはチューニング信号がＬレベルが基
板電位ＶＢＢに、Ｈレベルが外部電源電位ＥＸＴ．ＶＤ
Ｄに変換された信号が出力される。そして、この信号が
ＮチャネルＭＯＳトランジスタ５９８のゲートに与えら
れる。

【００１３】簡単に検知回路５０２の動作を説明する。
電位監視部６８４において、ＰチャネルＭＯＳトランジ
スタ６１０に電流Ｉ₀が流れるとする。ＰチャネルＭＯ
Ｓトランジスタ６１０、６０４はカレントミラー回路を
構成しており、したがって抵抗部６０８にも電流Ｉ₀が
流れる。抵抗部６０８に含まれるＮチャネルＭＯＳトラ
ンジスタ６１４〜６１８は、ゲートが接地レベルにされ
た線形領域で動作するＮチャネルＭＯＳトランジスタで
あり、それぞれのチャネル抵抗によって、所定の抵抗値
の抵抗として動作する。

【００１４】したがって、ＮチャネルＭＯＳトランジス
タ６１４〜６１８の抵抗値の和をＲとすると、ノードＮ
Ｅの電位は、基板電位ＶＢＢに対してＲ×Ｉ₀だけ高い
電位となる。

【００１５】接地電位をＧＮＤとすると、（ＧＮＤ−Ｖ
ＢＢ）の大きさすなわちＶＢＢの絶対値が、Ｒ×Ｉ₀よ
り大きいときには、ノードＮＥの電位は、接地電位より
低くなり、応じてノードＮＦは、ノードＮＧより電位が
下がり、信号ＺＯＵＴはＨレベルとなる。一方、ＶＢＢ
の絶対値が、Ｒ×Ｉ₀より小さいときには、信号ＺＯＵ
ＴはＬレベルとなる。

【００１６】信号ＺＯＵＴがＬレベルのときには、図１
２のチャージポンプ回路５０４は動作し、基板電位ＶＢ
Ｂを下げる。一方、信号ＺＯＵＴがＨレベルのときには
チャージポンプ回路５０４は動作を停止する。

【００１７】

【発明が解決しようとする課題】ここで、チューニング
部５８２について述べる。先に説明したように、抵抗部
６０８の抵抗値は、ＮチャネルＭＯＳトランジスタ６１
４〜６１８のオン抵抗で作られている。しかし、この抵
抗値は、トランジスタのパラメータ、主としてβ値によ
って抵抗値がばらつく。抵抗値がばらつくと、基板電位
ＶＢＢの検知レベルが変化する。

【００１８】基板電位ＶＢＢの検知レベルを精度よく設
定するためには、このばらついた抵抗値を補正できるよ
うに、ヒューズ素子６００、６０２を必要に応じて切断
する必要がある。

【００１９】ヒューズの切断をどのように行なえばよい
かは、擬似的に外部から与えるチューニング信号でヒュ
ーズを切断することによって予測できる。

【００２０】図１３では、チューニング信号ＴＳＷがＨ
レベルのときにノードＮＨがＨレベルとなり、Ｎチャネ
ルＭＯＳトランジスタ６１８の抵抗値が抵抗部６０８の
抵抗値の和から除かれる。

【００２１】一方、チューニング信号ＴＳＷをＬレベル
にすると、ノードＮＨがＬレベルとなり、ＮチャネルＭ
ＯＳトランジスタ５９８がオフ状態となる。すると、抵
抗部６０８の抵抗値にＮチャネルＭＯＳトランジスタ６
１８の抵抗値が加算される。

【００２２】チューニング信号ＴＳＷがＨレベルの場合
とＬレベルの場合の基板電位ＶＢＢを観測することで、
抵抗部６０８に必要な抵抗値がわかり、ヒューズ素子６
００、６０２をどのように切断すればよいかがわかる。

【００２３】ここで、ノードＮＨの電位は、基板電位Ｖ
ＢＢと外部電源電位ＥＸＴ．ＶＤＤの間で電位が変動す
る。ノードＮＨの電位が外部電源電位ＥＸＴ．ＶＤＤに
なっているときには、ＮチャネルＭＯＳトランジスタ５
９２のゲート電位が外部電源電位ＥＸＴ．ＶＤＤとな
り、ソースの電位が基板電位ＶＢＢとなる。つまり、Ｎ
チャネルＭＯＳトランジスタ５９２のゲート−ソース間
の電圧、すなわち、ゲート酸化膜にかかる電圧がＥＸ
Ｔ．ＶＤＤ＋｜ＶＢＢ｜となるため他のトランジスタに
比べて非常に大きな電圧がかかる。したがって、半導体
装置に印加可能な最大の電源電圧値をこのトランジスタ
の耐圧で律束してしまう。

【００２４】したがって、ＰチャネルＭＯＳトランジス
タ５９０、５９４およびＮチャネルＭＯＳトランジスタ
５９２、５９６で構成されるレベルシフタの電源電圧と
しては、外部電源電位ＥＸＴ．ＶＤＤをそのまま使用す
ることは避けたい。

【００２５】図１４は、従来の検知回路のチューニング
部の他の例であるチューニング部５８２ａの構成を示す
回路図である。

【００２６】図１４を参照して、チューニング部５８２
ａは、図１３に示したチューニング部５８２の構成にお
いて、ＰチャネルＭＯＳトランジスタ５９０、５９４の
ソースが内部電源電位ＩＮＴ．ＶＤＤに結合されてお
り、インバータ５８６の電源電位も内部電源電位ＩＮ
Ｔ．ＶＤＤとなっている点が異なる。他の構成は、図１
３に示したチューニング部５８２と同様であり説明は繰
返さない。

【００２７】このような構成にすれば、ＮチャネルＭＯ
Ｓトランジスタ５９２のゲート酸化膜に印加される電圧
は小さくなる。しかし、内部電源電位ＩＮＴ．ＶＤＤ
は、半導体装置内部で発生されるので半導体装置に電源
を投入した後に安定した電圧になるのに時間がかかる。

【００２８】特に、半導体装置に電源が投入される際
に、内部電源電位ＩＮＴ．ＶＤＤが未だＬレベルのまま
立上がっていない場合において、チューニング信号ＴＳ
ＷがＨレベルにされると、本来Ｈレベルであるべきノー
ドＮＨがＬレベルとなってしまい、誤動作を起こす。

【００２９】このように、レベルシフタの駆動電源電位
を外部電源電位ＥＸＴ．ＶＤＤにしたときには、ＭＯＳ
トランジスタの耐圧が問題となり、一方レベルシフタの
駆動電源電位を内部電源電位ＩＮＴ．ＶＤＤにした場合
には、電源投入時の誤動作の問題が発生する。

【００３０】この発明の目的は、電源投入時の誤動作の
防止をしつつ、耐圧を向上させた半導体装置を提供する
ことである。

【００３１】

【課題を解決するための手段】請求項１に記載の半導体
装置は、外部から第１の電源電位と第１の電源電位より
低い第２の電源電位を受け、第２の電源電位よりさらに
低い第３の電源電位を発生する低電源電位発生回路を備
え、低電源電位発生回路は、第３の電源電位を発生する
チャージポンプ回路と、第３の電源電位が所定の目標電
位より低いか否かを検知する検知回路とを含み、検知回
路は、与えられたチューニング信号を受けて、第１の電
源電位以下で、かつ、第３の電位より高い内部降圧電位
がハイレベルであり、第３の電源電位がローレベルであ
る制御信号に変換するレベル変換回路と、チャージポン
プ回路の出力ノードに一方端が接続され、レベル変換部
の出力に応じて抵抗値が変化する抵抗部と、抵抗部の他
方端から一方端に向けて電流を流す電流発生回路と、他
方端の電位を第２の電源電位と比較し、他方端の電位が
第２の電源電位より高いときにチャージポンプ回路を活
性化させる電位監視部とを有する。

【００３２】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、抵抗部は、一方端
と他方端の間に直列に接続される複数の抵抗回路を有
し、検知回路は、複数の抵抗回路のいずれか１つと並列
に接続され、制御信号に応じて導通状態となるＭＯＳト
ランジスタをさらに含む。

【００３３】請求項３に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、レベル変換回路
は、第１の電源電位受けて内部降圧電位を出力する降圧
回路と、内部降圧電位と第３の電源電位との間に結合さ
れ、チューニング信号に応じて制御信号を出力するレベ
ル変換部とを有する。

【００３４】請求項４に記載の半導体装置は、請求項３
に記載の半導体装置の構成に加えて、降圧回路は、第１
の電源電位を受ける第１の内部ノードと、内部降圧電位
を出力する第２の内部ノードと、第１の内部ノードから
第２の内部ノードに向けて電流が流れる経路上に設けら
れ、第１の内部ノードから第２の内部ノードに向かう向
きを順方向とするダイオード回路を有する。

【００３５】請求項５に記載の半導体装置は、請求項４
に記載の半導体装置の構成に加えて、ダイオード回路
は、ゲートとドレインが接続されたＰチャネルＭＯＳト
ランジスタを有する。

【００３６】請求項６に記載の半導体装置は、請求項４
に記載の半導体装置の構成に加えて、ダイオード回路
は、ゲートとドレインが接続されたＮチャネルＭＯＳト
ランジスタを有する。

【００３７】請求項７に記載の半導体装置は、請求項４
に記載の半導体装置の構成に加えて、ダイオード回路
は、それぞれゲートとドレインが接続された複数の直列
に接続されるＭＯＳトランジスタを有する。

【００３８】請求項８に記載の半導体装置は、請求項３
に記載の半導体装置の構成に加えて、第１の電位を受け
て、第１の電源電位より低く、第２の電源電位より高い
内部電源電位を発生する内部電源電位発生回路をさらに
備え、降圧回路は、第１の電源電位の活性化に応じて一
定時間のリセットパルスを活性化するパワーオンリセッ
ト回路と、リセットパルスの活性化時に第１の電源電位
を出力し、リセットパルスの非活性化時には内部電源電
位を出力するスイッチ回路とを含む。

【００３９】請求項９に記載の半導体装置は、請求項３
に記載の半導体装置の構成に加えて、降圧回路は、第１
の電源電位より低く、第２の電源電位より高い参照電位
を発生する参照電位発生回路と、第１の電源電位の活性
化に応じて一定時間のリセットパルスを活性化するパワ
ーオンリセット回路と、第１の電源電位と第２の電源電
位とを受けて、リセットパルスの活性化時には第１の電
源電位を出力し、リセットパルスの非活性化時には、参
照電位に応じた電位を出力する電位駆動回路とを含む。

【００４０】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００４１】［実施の形態１］図１は、本発明の実施の
形態１の半導体装置１の構成を示す概略ブロック図であ
る。

【００４２】図１を参照して、半導体装置１は、制御信
号Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳ、Ｅｘｔ．／Ｗ
Ｅをそれぞれ受ける制御信号入力端子２〜６と、アドレ
ス入力端子群８と、データ信号ＤＱ０〜ＤＱｎが入出力
される端子群１４と、接地電位ＧＮＤが与えられる接地
端子１２と、電源電位Ｅｘｔ．Ｖｃｃが与えられる電源
端子１０とを備える。

【００４３】半導体装置１は、さらに、クロック発生回
路２２と、行および列アドレスバッファ２４と、行デコ
ーダ２６と、列デコーダ２８と、センスアンプ＋入出力
制御回路３０と、メモリセルアレイ３２と、ゲート回路
１８と、データ入力バッファ２０およびデータ出力バッ
ファ３４とを備える。

【００４４】クロック発生回路２２は、制御信号入力端
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号Ｅｘｔ．／ＲＡＳと外部列アドレスストロ
ーブ信号Ｅｘｔ．／ＣＡＳとに基づいた所定の動作モー
ドに相当する制御クロックを発生し、半導体装置全体の
動作を制御する。

【００４５】行および列アドレスバッファ２４は、外部
から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）
に基づいて生成したアドレス信号を行デコーダ２６およ
び列デコーダ２８に与える。

【００４６】行デコーダ２６と列デコーダ２８とによっ
て指定されたメモリセルアレイ３２中のメモリセルは、
センスアンプ＋入出力制御回路３０とデータ入力バッフ
ァ２０またはデータ出力バッファ３４とを介して入出力
端子１４を通じて外部とデータ信号ＤＱ０〜ＤＱｎをや
り取りする。

【００４７】半導体装置１は、さらに、外部電源電位Ｅ
ＸＴ．ＶＤＤおよび接地電位ＧＮＤを受けて基板電位Ｖ
ＢＢを発生するＶＢＢ発生回路３８と、外部電源電位Ｅ
ＸＴ．ＶＤＤおよび接地電位ＧＮＤを受けて内部電源電
位ＩＮＴ．ＶＤＤを発生する内部電源電位発生回路３６
とを含む。

【００４８】図１に示した半導体装置１は、代表的な一
例であり、たとえば同期型半導体記憶装置（ＳＤＲＡ
Ｍ）にも本発明は適用可能である。他にも、基板電位発
生回路を内蔵する半導体装置であれば種々のものに適用
可能である。

【００４９】図２は、図１に示したＶＢＢ発生回路３８
の構成を示すブロック図である。図２を参照して、ＶＢ
Ｂ発生回路３８は、外部電源電位ＥＸＴ．ＶＤＤを受け
て基板電位ＶＢＢを発生するチャージポンプ回路４４
と、チャージポンプ回路４４が発生する基板電位ＶＢＢ
のレベルを検知してチャージポンプ回路４４を活性化す
る信号ＺＯＵＴを出力する検知回路４２とを含む。

【００５０】検知回路４２は、その駆動電源電位として
外部電源電位ＥＸＴ．ＶＤＤを受ける。

【００５１】図３は、図２に示したチャージポンプ回路
４４の構成を示す回路図である。図３を参照して、チャ
ージポンプ回路４４は、信号ＺＯＵＴがＬレベルのとき
にクロック信号φを出力するリングオシレータ５２と、
クロック信号φを受ける直列に接続されたインバータ５
４、５６と、ソースおよびドレインがインバータ５６の
出力に接続されゲートがノードＮ１に接続されているＰ
チャネルＭＯＳトランジスタ５８と、ノードＮ１と接地
電位ＧＮＤが与えられているノードとの間に接続される
ＮチャネルＭＯＳトランジスタ６２と、一方端にクロッ
ク信号φが与えられ、他方端がＮチャネルＭＯＳトラン
ジスタ６２のゲートに接続されるキャパシタ６０とを含
む。

【００５２】チャージポンプ回路４４は、さらに、クロ
ック信号φを受け６ｎ（ナノ）秒遅延させる遅延回路６
４と、遅延回路６４の出力を受ける直列に接続されたイ
ンバータ６６、６８と、ソースおよびドレインがインバ
ータ６８の出力に接続されるＰチャネルＭＯＳトランジ
スタ７０と、ゲートにＰチャネルＭＯＳトランジスタ７
０のゲートが接続されノードＮ１とノードＮ２との間に
接続されるＰチャネルＭＯＳトランジスタ７２とを含
む。

【００５３】ノードＮ２からは基板電位ＶＢＢが出力さ
れる。なお、ＰチャネルＭＯＳトランジスタ５８、７０
はＭＯＳトランジスタを用いてチップ内に形成されるキ
ャパシタである。

【００５４】図４は、図２における検知回路４２の構成
を示した回路図である。図４を参照して、検知回路４２
は、基板電位ＶＢＢの電位を監視する電位監視部８４
と、電位監視部８４の微調整を行なうチューニング部８
２と、電位監視部８４の出力を受けて信号ＺＯＵＴを出
力する直列に接続されたインバータ１２０、１２２を含
む。

【００５５】電位監視部８４は、ソースが外部電源電位
ＥＸＴ．ＶＤＤに結合されゲートにドレインが接続され
るＰチャネルＭＯＳトランジスタ１０４と、ゲートに信
号ＢＩＡＳを受けドレインがＰチャネルＭＯＳトランジ
スタ１０４のドレインと接続されるＮチャネルＭＯＳト
ランジスタ１０６と、ＮチャネルＭＯＳトランジスタ１
０６のソースと基板電位ＶＢＢが与えられるノードとの
間に接続される抵抗部１０８とを含む。

【００５６】電位監視部８４は、さらに、ソースが外部
電源電位ＥＸＴ．ＶＤＤに結合されゲートがＰチャネル
ＭＯＳトランジスタ１０４のドレインに接続されるＰチ
ャネルＭＯＳトランジスタ１１０と、ＰチャネルＭＯＳ
トランジスタ１１０のソースと接地ノードとの間に接続
されゲートに信号ＢＩＡＳを受けるＮチャネルＭＯＳト
ランジスタ１１２とを含む。

【００５７】ＰチャネルＭＯＳトランジスタ１１０のド
レインからは、電位監視部８４の出力信号が出力され
る。

【００５８】抵抗部１０８は、ともにゲートが接地電位
ＧＮＤに結合されＮチャネルＭＯＳトランジスタ１０６
のソースと基板電位ＶＢＢが与えられるノードとの間に
直列に接続されるＮチャネルＭＯＳトランジスタ１１４
〜１１８を含む。

【００５９】チューニング部８２は、ＮチャネルＭＯＳ
トランジスタ１１４のソースとドレインとの間に接続さ
れるヒューズ素子１０２と、ＮチャネルＭＯＳトランジ
スタ１１６のソースとドレインとの間に接続されるヒュ
ーズ素子１００と、ＮチャネルＭＯＳトランジスタ１１
８のソースとドレインとの間に接続されるＮチャネルＭ
ＯＳトランジスタ９８とを含む。

【００６０】チューニング部８２は、さらに、チューニ
ング信号ＴＳＷを受けて反転するインバータ８６と、外
部電源電位ＥＸＴ．ＶＤＤを受けて内部降圧電位ＶＤＤ
Ｘを出力する降圧回路８８と、内部降圧電位ＶＤＤＸに
ソースが結合されゲートにチューニング信号ＴＳＷを受
けるＰチャネルＭＯＳトランジスタ９０と、ソースが内
部降圧電位ＶＤＤＸに結合されゲートにインバータ８６
の出力を受けるＰチャネルＭＯＳトランジスタ９４と、
ＰチャネルＭＯＳトランジスタ９０のドレインと基板電
位ＶＢＢが与えられるノードとの間に接続されゲートが
ＰチャネルＭＯＳトランジスタ９４のドレインに接続さ
れるＮチャネルＭＯＳトランジスタ９２と、Ｐチャネル
ＭＯＳトランジスタ９４のドレインと基板電位ＶＢＢが
与えられるノードとの間に接続されゲートがＰチャネル
ＭＯＳトランジスタ９０のドレインに接続されるＮチャ
ネルＭＯＳトランジスタ９６とを含む。ＰチャネルＭＯ
Ｓトランジスタ９４のドレインからはチューニング信号
ＴＳＷがレベル変換された信号が出力され、この信号が
ＮチャネルＭＯＳトランジスタ９８のゲートに与えられ
る。このレベル変換後の信号は、内部降圧電位ＶＤＤＸ
がＨレベルで、基板電位ＶＢＢがＬレベルになる。

【００６１】図５は、図４における降圧回路８８の構成
を示す回路図である。図５を参照して、降圧回路８８
は、ソースが外部電源電位ＥＸＴ．ＶＤＤに結合されゲ
ートとドレインとが接続されたＰチャネルＭＯＳトラン
ジスタ１３２と、ＰチャネルＭＯＳトランジスタ１３２
のドレインと接地ノードとの間に接続され微小な電流を
流す電流源１３４とを含む。

【００６２】ＰチャネルＭＯＳトランジスタ１３２のド
レインからは、内部降圧電位ＶＤＤＸが出力される。

【００６３】なお、図４において、電源の立上げ時等に
内部降圧電位ＶＤＤＸを出力するノードの電位が外部電
源電位ＥＸＴ．ＶＤＤと等しくなってしまう場合が一旦
生じると、図５に示したＰチャネルＭＯＳトランジスタ
１３２が非導通状態となり、かつ、降圧回路８８の出力
ノードが基板電位ＶＢＢが与えられているノードと分離
されてしまう。したがって、内部降圧電位ＶＤＤＸが降
圧されないままになってしまうことを防ぐために電流源
１３４を設けている。

【００６４】したがって、電流源１３４は、高い抵抗値
を有する抵抗素子等でも構わない。図６は、降圧回路８
８の変形例である８８ａの構成を示した回路図である。

【００６５】図６を参照して、降圧回路８８ａは、図５
に示した降圧回路８８の構成において、ＰチャネルＭＯ
Ｓトランジスタ１３２に代えて、各々がダイオード接続
され直列に接続されるＰチャネルＭＯＳトランジスタ１
３２♯１〜１３２♯ｎを含んでおり、この点が降圧回路
８８と異なる。他の構成は同様であるので説明は繰返さ
ない。このようにすれば、内部降圧電位ＶＤＤＸの電位
をＰチャネルＭＯＳトランジスタの数を変更することに
より自由に設定することができる。

【００６６】図７は、図５に示した降圧回路８８のさら
に他の変形である降圧回路８８ｂの構成を示す回路図で
ある。

【００６７】図７を参照して、降圧回路８８ｂは、図５
に示した降圧回路８８の構成にいて、ＰチャネルＭＯＳ
トランジスタ１３２に代えて、各々がダイオード接続さ
れ、外部電源電位ＥＸＴ．ＶＤＤが与えられるノードと
内部降圧電位ＶＤＤＸが出力されるノードとの間に直列
に接続されるＮチャネルＭＯＳトランジスタ１３６♯１
〜１３６♯ｎを含む点が降圧回路８８と異なる。他の構
成は降圧回路８８と同様であり説明は繰返さない。

【００６８】以上示した構成によれば、図４におけるＮ
チャネルＭＯＳトランジスタ９２およびＮチャネルＭＯ
Ｓトランジスタ９８のゲート酸化膜には、Ｈレベルとし
て外部電源電位ＥＸＴ．ＶＤＤから降圧された内部降圧
電位ＶＤＤＸが印加されるので、半導体装置の耐圧を改
善することができる。

【００６９】［実施の形態２］実施の形態２の半導体装
置は、図４で示した検知回路４２に代えて検知回路１４
０を含む。

【００７０】図８は、検知回路１４０の構成を示す回路
図である。図８を参照して、検知回路１４０は、基板電
位ＶＢＢのレベルを監視する電位監視部１４４と、電位
監視部１４４の微調整をするチューニング部１４２と、
電位監視部１４４の出力を受け信号ＺＯＵＴを出力する
直列に接続されたインバータ１９４、１９６とを含む。

【００７１】電位監視部１４４は、ソースが外部電源電
位ＥＸＴ．ＶＤＤに結合されゲートとドレインとが接続
されているＰチャネルＭＯＳトランジスタ１８４と、ゲ
ートに信号ＢＩＡＳを受けドレインがＰチャネルＭＯＳ
トランジスタ１８４のドレインと接続されるＮチャネル
ＭＯＳトランジスタ１８６と、ＮチャネルＭＯＳトラン
ジスタ１８６のソースと基板電位ＶＢＢが与えられるノ
ードとの間に直列に接続されともにゲートに接地電位を
受けるＮチャネルＭＯＳトランジスタ１８８、１８９と
を含む。

【００７２】電位監視部１４４は、さらに、ソースが外
部電源電位ＥＸＴ．ＶＤＤに接続されゲートがＰチャネ
ルＭＯＳトランジスタ１８４のドレインに接続されるＰ
チャネルＭＯＳトランジスタ１９０と、ＰチャネルＭＯ
Ｓトランジスタ１９０のドレインと接地ノードとの間に
接続されゲートに信号ＢＩＡＳを受けるＮチャネルＭＯ
Ｓトランジスタ１９２とを含む。

【００７３】ＰチャネルＭＯＳトランジスタ１９０のド
レインからは電位監視部１４４の出力信号が出力され
る。

【００７４】チューニング部１４２は、チューニング信
号ＴＳＷ１を受けて反転するインバータ１４６と、チュ
ーニング信号ＴＳＷ１およびインバータ１４６の出力に
応じてチューニング信号ＴＳＷ１をレベル変換して出力
するレベルシフタ１４７と、チューニング信号ＴＳＷ２
を受けて反転するインバータ１６６と、チューニング信
号ＴＳＷ２とインバータ１６６との信号に応じてチュー
ニング信号ＴＳＷ２をレベル変換して出力するレベルシ
フタ１６７と、ＮチャネルＭＯＳトランジスタ１８９の
ドレインとソースとの間に接続されゲートにレベルシフ
タ１４７の出力を受けるＮチャネルＭＯＳトランジスタ
１７８と、ＮチャネルＭＯＳトランジスタ１７８のソー
スとドレインとの間に接続されゲートにレベルシフタ１
６７の出力を受けるＮチャネルＭＯＳトランジスタ１８
０とを含む。

【００７５】レベルシフタ１４７は、ソースが内部降圧
電位ＶＤＤＸに結合されゲートにチューニング信号ＴＳ
Ｗ１を受けるＰチャネルＭＯＳトランジスタ１５０と、
ソースが内部降圧電位ＶＤＤＸに結合されゲートにイン
バータ１４６の出力を受けるＰチャネルＭＯＳトランジ
スタ１５４と、ＰチャネルＭＯＳトランジスタ１５０の
ドレインと基板電位ＶＢＢが与えられるノードとの間に
接続されゲートがＰチャネルＭＯＳトランジスタ１５４
のドレインと接続されるＮチャネルＭＯＳトランジスタ
１５２と、ＰチャネルＭＯＳトランジスタ１５４のドレ
インと基板電位ＶＢＢが与えられるノードとの間に接続
されゲートがＰチャネルＭＯＳトランジスタ１５０のド
レインに接続されるＮチャネルＭＯＳトランジスタ１５
６とを含む。

【００７６】レベルシフタ１６７は、内部降圧電位ＶＤ
ＤＸにソースが結合されゲートにチューニング信号ＴＳ
Ｗ２を受けるＰチャネルＭＯＳトランジスタ１７０と、
ソースが内部降圧電位ＶＤＤＸに結合されゲートにイン
バータ１６６の出力を受けるＰチャネルＭＯＳトランジ
スタ１７４と、ＰチャネルＭＯＳトランジスタ１７０の
ドレインと基板電位ＶＢＢが与えられるノードとの間に
接続されゲートがＰチャネルＭＯＳトランジスタ１７４
のドレインに接続されるＮチャネルＭＯＳトランジスタ
１７２と、ＰチャネルＭＯＳトランジスタ１７４のドレ
インと基板電位ＶＢＢが与えられるノードとの間に接続
されゲートがＰチャネルＭＯＳトランジスタ１７０のド
レインに接続されるＮチャネルＭＯＳトランジスタ１７
６とを含む。

【００７７】なお、ＰチャネルＭＯＳトランジスタ１５
４のドレインからはレベルシフタ１４７の出力信号が出
力される。また、ＰチャネルＭＯＳトランジスタ１７４
のドレインからはレベルシフタ１６７の出力信号が出力
される。

【００７８】内部降圧電位ＶＤＤＸは、実施の形態１の
図５〜図７で示した降圧回路８８、８８ａ、８８ｂと同
様の回路によって与えられる。

【００７９】さらに、実施の形態２の半導体装置は、Ｖ
ＢＢ発生回路にテスト回路２００を含む。テスト回路２
００は、テストモード時において基板電位ＶＢＢを接地
電位ＧＮＤにするテストを実施する。

【００８０】図９は、テスト回路２００の構成を示す回
路図である。図９を参照して、テスト回路２００は、テ
ストモード信号ＺＶＢＢＶＳＳを受けて反転するインバ
ータ２０２と、内部降圧電位ＶＤＤＸにソースが結合さ
れゲートにテストモード信号ＺＶＢＢＶＳＳを受けるＰ
チャネルＭＯＳトランジスタ２０４と、ソースが内部降
圧電位ＶＤＤＸに結合されゲートにインバータ２０２の
出力を受けるＰチャネルＭＯＳトランジスタ２０８とを
含む。

【００８１】テスト回路２００は、さらに、Ｐチャネル
ＭＯＳトランジスタ２０４のドレインと基板電位ＶＢＢ
が与えられるノードとの間に接続されゲートにＰチャネ
ルＭＯＳトランジスタ２０８のドレインが接続されるＮ
チャネルＭＯＳトランジスタ２０６と、ＰチャネルＭＯ
Ｓトランジスタ２０８のドレインと基板電位ＶＢＢが与
えられるノードとの間に接続されゲートがＰチャネルＭ
ＯＳトランジスタ２０４のドレインと接続されるＮチャ
ネルＭＯＳトランジスタ２１０と、ＰチャネルＭＯＳト
ランジスタ２０８のドレインに入力が接続されるインバ
ータ２１２と、インバータ２１２の出力をゲートに受け
接地ノードと基板電位ＶＢＢが与えられるノードとの間
に接続されるＮチャネルＭＯＳトランジスタ２１４とを
含む。

【００８２】テストモード時において、テストモード信
号ＺＶＢＢＶＳＳをＬレベルにすることで、インバータ
２１２の出力はＨレベルとなり、応じてＮチャネルＭＯ
Ｓトランジスタ２１４は導通状態となり基板電位ＶＢＢ
が与えられるノードには接地電位が供給される。

【００８３】このテストが実施されるときには、ＶＢＢ
発生回路が内蔵しているチャージポンプは停止状態にさ
れる。

【００８４】なお、インバータ２０２は駆動電源電位と
して内部降圧電位ＶＤＤＸが供給されている。同様に、
インバータ２１２にも駆動電源電位として内部降圧電位
ＶＤＤＸおよび基板電位ＶＢＢが供給されている。

【００８５】以上説明したように、実施の形態２におい
ても実施の形態１と同様に半導体装置の耐圧が改善され
る。

【００８６】［実施の形態３］実施の形態３における半
導体装置は、実施の形態１、２において、降圧回路８８
に代えて、降圧回路２２０を含む。

【００８７】図１０は、降圧回路２２０の構成を示す回
路図である。図１０を参照して、降圧回路２２０は、半
導体装置に電源が投入されると応じて一定期間パワーオ
ンリセット信号ＰＯＲを出力するパワーオンリセット回
路２２１と、パワーオンリセット信号ＰＯＲを受けて反
転し相補な信号ＺＰＯＲを出力するインバータ２２３
と、内部電源電位ＩＮＴ．ＶＤＤが与えられるノードと
ノードＮＯＵＴとの間に接続されゲートにパワーオンリ
セット信号ＰＯＲを受けるＰチャネルＭＯＳトランジス
タ２２２と、内部電源電位ＩＮＴ．ＶＤＤが与えられる
ノードとノードＮＯＵＴとの間に接続されゲートに信号
ＺＰＯＲを受けるＮチャネルＭＯＳトランジスタ２２４
と、外部電源電位ＥＸＴ．ＶＤＤが与えられるノードと
ノードＮＯＵＴとの間に接続されゲートにパワーオンリ
セット信号ＰＯＲを受けるＮチャネルＭＯＳトランジス
タ２２８と、外部電源電位ＥＸＴ．ＶＤＤが与えられる
ノードとノードＮＯＵＴとの間に接続されゲートに信号
ＺＰＯＲを受けるＰチャネルＭＯＳトランジスタ２２６
とを含む。

【００８８】ノードＮＯＵＴからは降圧回路２２０の出
力である内部降圧電位ＶＤＤＸが出力される。

【００８９】パワーオンリセット回路２２１が出力する
パワーオンリセット信号は、電源投入時にＨレベルとな
り１００μｓ程度経過して内部電源電位ＩＮＴ．ＶＤＤ
が安定してからＬレベルにリセットが解除される信号で
あり、信号ＺＰＯＲは、パワーオンリセット信号ＰＯＲ
と逆相の信号である。

【００９０】このような構成の降圧回路を内蔵すれば、
内部降圧電位ＶＤＤＸは、電源投入時には、外部電源電
位ＥＸＴ．ＶＤＤとなり、電源投入後１００μｓ程度経
過後に、内部電源電位ＩＮＴ．ＶＤＤとなる。

【００９１】したがって、電源投入時における内部電源
電位ＩＮＴ．ＶＤＤの立上がりが遅い点が改善され、半
導体装置の耐圧を改善した際の誤動作を防止することが
できる。

【００９２】［実施の形態４］実施の形態４の半導体装
置は、実施の形態１および２において、降圧回路８８に
代えて降圧回路２３０を含む。

【００９３】図１１は、降圧回路２３０の構成を示す回
路図である。図１１を参照して、降圧回路２３０は、参
照電位ＶＲＥＦを出力するＶＲＥＦ発生部２３４と、電
源投入時に一定時間Ｈレベルを出力し一定時間経過後に
Ｌレベルとなるパワーオンリセット信号ＰＯＲを出力す
るパワーオンリセット回路２３５と、ソースが外部電源
電位ＥＸＴ．ＶＤＤに結合されドレインとゲートとが接
続されるＰチャネルＭＯＳトランジスタ２３２と、ソー
スが外部電源電位ＥＸＴ．ＶＤＤに接続されゲートがＰ
チャネルＭＯＳトランジスタ２３２のドレインと接続さ
れるＰチャネルＭＯＳトランジスタ２４０と、Ｐチャネ
ルＭＯＳトランジスタ２３２のドレインと接地ノードと
の間に接続されゲートに参照電位ＶＲＥＦを受けるＮチ
ャネルＭＯＳトランジスタ２３６と、ＰチャネルＭＯＳ
トランジスタ２３２のドレインと接地ノードとの間に接
続されゲートにパワーオンリセット信号ＰＯＲを受ける
ＮチャネルＭＯＳトランジスタ２３８とを含む。

【００９４】降圧回路２３０は、さらに、ＰチャネルＭ
ＯＳトランジスタ２４０のドレインと接地ノードとの間
に接続されゲートがＰチャネルＭＯＳトランジスタ２４
０のドレインと接続されるＮチャネルＭＯＳトランジス
タ２４２を含む。

【００９５】ＰチャネルＭＯＳトランジスタ２４０のド
レインからは内部降圧電位ＶＤＤＸが出力される。

【００９６】降圧回路２３０のような構成とすることに
より、内部電源電位ＩＮＴ．ＶＤＤが安定するよりも速
く内部降圧電位ＶＤＤＸを安定化させることができる。
その理由は、内部降圧電位ＶＤＤＸが与えられるノード
に接続される負荷は、内部電源電位ＩＮＴ．ＶＤＤが与
えられるノードに接続されている負荷よりも軽いからで
ある。

【００９７】電源が半導体装置に投入された直後には、
パワーオンリセット信号ＰＯＲがＨレベルとなり、Ｐチ
ャネルＭＯＳトランジスタ２４０が導通状態となるた
め、パワーオンリセット信号ＰＯＲがＨレベルとなる電
源投入直後１００μｓ程度の時間は、外部電源電位ＥＸ
Ｔ．ＶＤＤが内部降圧電位ＶＤＤＸとして出力される。

【００９８】パワーオンリセット信号ＰＯＲがＬレベル
になると、ＮチャネルＭＯＳトランジスタ２３８は非導
通状態となり、ＮチャネルＭＯＳトランジスタ２３６の
ゲートに与えられている参照電位とほぼ同様な電位が内
部降圧電位ＶＤＤＸとして出力される。

【００９９】参照電位ＶＲＥＦは、たとえば、外部電源
電位ＥＸＴ．ＶＤＤを抵抗分割により低くして出力して
もよく、また、ダイオード接続したトランジスタ等によ
って電圧降下させてもよい。

【０１００】したがって、実施の形態４における半導体
装置は、内部電源電位ＩＮＴ．ＶＤＤの安定化よりも速
く内部降圧電位ＶＤＤＸを安定化させることができ、半
導体装置の耐圧を改善しつつ、かつ、より安定した動作
が可能となる。

【０１０１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１０２】

【発明の効果】請求項１〜３に記載の半導体装置は、Ｍ
ＯＳトランジスタのゲート酸化膜には、Ｈレベルとして
外部電源電位から降圧された内部降圧電位が印加される
ので、半導体装置の耐圧を改善することができる。

【０１０３】請求項４〜７に記載の半導体装置は、請求
項３に記載の半導体装置の奏する効果に加えて、内部降
圧電位を簡単に発生できる。

【０１０４】請求項８に記載の半導体装置は、請求項３
に記載の半導体装置の奏する効果に加えて、内部電源電
位を内部降圧電位として供給する際に、電源投入時にお
ける内部電源電位の立上がりが遅い点が改善され、半導
体装置の耐圧を改善しつつ誤動作を防止することができ
る。

【０１０５】請求項９に記載の半導体装置は、請求項３
に記載の半導体装置の奏する効果に加えて、内部電源電
位の安定化よりも速く内部降圧電位を安定化させること
ができ、半導体装置の耐圧を改善しつつ、かつ、より安
定した動作が可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体装置１の構成
を示す概略ブロック図である。

【図２】 図１に示したＶＢＢ発生回路３８の構成を示
すブロック図である。

【図３】 図２に示したチャージポンプ回路４４の構成
を示す回路図である。

【図４】 図２における検知回路４２の構成を示した回
路図である。

【図５】 図４における降圧回路８８の構成を示す回路
図である。

【図６】 降圧回路８８の変形例である８８ａの構成を
示した回路図である。

【図７】 図５に示した降圧回路８８のさらに他の変形
である降圧回路８８ｂの構成を示す回路図である。

【図８】 検知回路１４０の構成を示す回路図である。

【図９】 テスト回路２００の構成を示す回路図であ
る。

【図１０】 降圧回路２２０の構成を示す回路図であ
る。

【図１１】 降圧回路２３０の構成を示す回路図であ
る。

【図１２】 従来の半導体装置におけるＶＢＢ発生回路
の構成を示すブロック図である。

【図１３】 検知回路５０２の構成を示す回路図であ
る。

【図１４】 従来の検知回路のチューニング部の他の例
であるチューニング部５８２ａの構成を示す回路図であ
る。

【符号の説明】

１ 半導体装置、３６ 内部電源電位発生回路、３８
ＶＢＢ発生回路、４２，１４０ 検知回路、４４ チャ
ージポンプ回路、８２，１４２ チューニング部、８
４，１４４ 電位監視部、８８ 降圧回路、９０，９
４，１３２，１３２♯１〜１３２♯ｎ，２２２，２２
６，２３２，２４０ ＰチャネルＭＯＳトランジスタ、
９２，９６，９８，１１４，１１６，１１８，１３６♯
１〜１３６♯ｎ，２２４，２２８，２３６，２３８，２
４２ ＮチャネルＭＯＳトランジスタ、１０８ 抵抗
部、２２１，２３５ パワーオンリセット回路、２２
０，２３０降圧回路、２３４ ＶＲＥＦ発生部。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 外部から第１の電源電位と前記第１の電
   源電位より低い第２の電源電位を受け、前記第２の電源
   電位よりさらに低い第３の電源電位を発生する低電源電
   位発生回路を備え、 前記低電源電位発生回路は、 前記第３の電源電位を発生するチャージポンプ回路と、 前記第３の電源電位が所定の目標電位より低いか否かを
   検知する検知回路とを含み、 前記検知回路は、 与えられたチューニング信号を受けて、前記第１の電源
   電位以下で、かつ、前記第３の電位より高い内部降圧電
   位がハイレベルであり、前記第３の電源電位がローレベ
   ルである制御信号に変換するレベル変換回路と、 前記チャージポンプ回路の出力ノードに一方端が接続さ
   れ、前記レベル変換部の出力に応じて抵抗値が変化する
   抵抗部と、 前記抵抗部の他方端から前記一方端に向けて電流を流す
   電流発生回路と、 前記他方端の電位を前記第２の電源電位と比較し、前記
   他方端の電位が前記第２の電源電位より高いときに前記
   チャージポンプ回路を活性化させる電位監視部とを有す
   る、半導体装置。
2. 【請求項２】 前記抵抗部は、 前記一方端と前記他方端の間に直列に接続される複数の
   抵抗回路を有し、 前記検知回路は、 前記複数の抵抗回路のいずれか１つと並列に接続され、
   前記制御信号に応じて導通状態となるＭＯＳトランジス
   タをさらに含む、請求項１に記載の半導体装置。
3. 【請求項３】 前記レベル変換回路は、 前記第１の電源電位受けて前記内部降圧電位を出力する
   降圧回路と、 前記内部降圧電位と前記第３の電源電位との間に結合さ
   れ、前記チューニング信号に応じて前記制御信号を出力
   するレベル変換部とを有する、請求項１に記載の半導体
   装置。
4. 【請求項４】 前記降圧回路は、 前記第１の電源電位を受ける第１の内部ノードと、 前記内部降圧電位を出力する第２の内部ノードと、 前記第１の内部ノードから前記第２の内部ノードに向け
   て電流が流れる経路上に設けられ、前記第１の内部ノー
   ドから前記第２の内部ノードに向かう向きを順方向とす
   るダイオード回路を有する、請求項３に記載の半導体装
   置。
5. 【請求項５】 前記ダイオード回路は、 ゲートとドレインが接続されたＰチャネルＭＯＳトラン
   ジスタを有する、請求項４に記載の半導体装置。
6. 【請求項６】 前記ダイオード回路は、 ゲートとドレインが接続されたＮチャネルＭＯＳトラン
   ジスタを有する、請求項４に記載の半導体装置。
7. 【請求項７】 前記ダイオード回路は、 それぞれゲートとドレインが接続された複数の直列に接
   続されるＭＯＳトランジスタを有する、請求項４に記載
   の半導体装置。
8. 【請求項８】 前記第１の電位を受けて、前記第１の電
   源電位より低く、前記第２の電源電位より高い内部電源
   電位を発生する内部電源電位発生回路をさらに備え、 前記降圧回路は、 前記第１の電源電位の活性化に応じて一定時間のリセッ
   トパルスを活性化するパワーオンリセット回路と、 前記リセットパルスの活性化時に前記第１の電源電位を
   出力し、前記リセットパルスの非活性化時には前記内部
   電源電位を出力するスイッチ回路とを含む、請求項３に
   記載の半導体装置。
9. 【請求項９】 前記降圧回路は、 前記第１の電源電位より低く、前記第２の電源電位より
   高い参照電位を発生する参照電位発生回路と、 前記第１の電源電位の活性化に応じて一定時間のリセッ
   トパルスを活性化するパワーオンリセット回路と、 前記第１の電源電位と前記第２の電源電位とを受けて、
   前記リセットパルスの活性化時には前記第１の電源電位
   を出力し、前記リセットパルスの非活性化時には、前記
   参照電位に応じた電位を出力する電位駆動回路とを含
   む、請求項３に記載の半導体装置。