WO2006137213A1 - 降圧型スイッチングレギュレータ、その制御回路、ならびにそれを用いた電子機器 - Google Patents

降圧型スイッチングレギュレータ、その制御回路、ならびにそれを用いた電子機器 Download PDF

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Masaru Sakai
Kiyotaka Umemoto
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Definitions

  • the present invention relates to a step-down switching regulator, and more particularly, to a control technology for a synchronous rectification type switching regulator.
  • Microprocessors that perform digital signal processing are installed in various electronic devices such as mobile phones, PDAs (Personal Digital Assistants), and notebook personal computers in recent years.
  • the power supply voltage required to drive these microprocessors is decreasing with the miniaturization of the semiconductor manufacturing process, and some of them operate at a low voltage of 1.5V or less.
  • a battery such as a lithium ion battery is mounted on such an electronic device as a power source. Since the voltage output from the lithium ion battery is about 3 V to 4 V, if this voltage is supplied to the microprocessor as it is, wasteful power consumption occurs, so a step-down switching regulator, Generally, the battery voltage is stepped down using a series regulator, etc., and the voltage is made constant and supplied to the microprocessor.
  • Step-down switching regulators include a method using a rectifying diode (hereinafter referred to as a diode rectifying method) and a method using a rectifying transistor instead of a diode (hereinafter referred to as a synchronous rectifying method).
  • a diode rectifying method a method using a rectifying diode
  • a rectifying transistor instead of a diode
  • the circuit area increases.
  • the efficiency when the current supplied to the load is small is inferior to that of the former.
  • a transistor is used instead of a diode, it can be integrated inside the LSI and includes peripheral components. The circuit area can be reduced.
  • Patent Documents 1 and 2 disclose synchronous rectification type and diode rectification type switching regulators.
  • the efficiency is low when the load current is small.
  • the current flowing through the output inductor also decreases and eventually flows in the negative direction.
  • the current flowing through the output inductor becomes negative, the current flowing through the output inductor flows to the ground via the synchronous rectification transistor while the synchronous rectification transistor is on, and wasteful power is consumed.
  • a resistance element is provided in series with the synchronous rectification transistor and the output inductor, and the resistance element is based on the voltage across the resistance element.
  • Patent Document 3 A technique for detecting light load conditions is known (Patent Document 3).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-32875
  • Patent Document 2 JP 2002-252971 A
  • Patent Document 3 Japanese Patent Laid-Open No. 2003-244946
  • the resistance element provided in series with the synchronous rectification transistor described in Patent Document 3 uses a small resistance value in order to suppress power loss. Therefore, the voltage drop across the resistance element is as small as several mV to several tens of mV. When detecting the voltage across this resistance element using a comparator, it is necessary to use a comparator with a very small offset voltage, which increases the circuit area.
  • the present invention has been made in view of a prominent problem, and an object of the present invention is to provide a step-down switching regulator and a control circuit thereof that improve efficiency at light loads while suppressing an increase in circuit area. On offer.
  • One embodiment of the present invention relates to a control circuit for a synchronous rectification step-down switching regulator.
  • This control circuit compares the output voltage of the switching regulator with a reference voltage, which is the target value, and outputs an ON signal when the output voltage becomes lower than the reference voltage.
  • a force monitoring comparator, a pulse modulator that generates an output monitoring comparator force and a pulse signal that outputs a force signal at a predetermined level for a predetermined on time, and a pulse modulator that outputs the first and second pulses based on the output pulse signal.
  • the switching transistor and the synchronous rectification transistor Compares the switching voltage appearing at the connection point with a predetermined threshold voltage, and disables the ON signal when the switching voltage is higher than the threshold voltage at the timing when the ON signal is output from the output monitoring comparator.
  • the threshold voltage may be a ground potential.
  • a dead time is provided so that the switching transistor and the synchronous rectification transistor are not turned on simultaneously.
  • the current flowing through the output inductor is positive. Therefore, during the dead time, the body diode of the synchronous rectification transistor is turned on, and the switching voltage becomes negative.
  • the body diode of the switching transistor is turned on during the dead time.
  • the switching voltage becomes a positive potential. Therefore, the occurrence of a light load state can be detected by comparing the switching potential with the threshold voltage.
  • the switching transistor is prevented from being turned on.
  • the output voltage rises, and the switching operation is stopped until the output voltage drops to the reference voltage, so that the gate drive current can be reduced and high efficiency can be achieved.
  • the light load mode detection unit receives the second control signal and outputs the output monitoring comparator power on signal! /
  • the switching voltage is the threshold! /, Higher than the value voltage!
  • the pulse modulator may generate a pulse signal based on the logical operation result of the delayed second control signal and the ON signal.
  • the logical operation of the second control signal and the ON signal using an AND gate can invalidate the ON signal when the second control signal is delayed.
  • the light load mode detection unit is set by a light load detection comparator that compares a switching voltage at a connection point of the switching transistor and the synchronous rectification transistor with a threshold voltage, and a second control signal, and detects the light load.
  • the first flip-flop circuit is reset by the output signal of the comparator and the first flip-flop circuit is set, it becomes active, delays the second control signal, and when it is inactive, the second control circuit And a delay circuit that outputs the signal without delay.
  • the pulse modulator may generate a pulse signal based on the logical operation result of the output signal of the delay circuit and the ON signal.
  • the on signal is invalidated at light loads.
  • the delay circuit is connected in series between the first transistor, the delay resistor and the second transistor connected in series between the power supply voltage and the ground, the connection point of the delay resistor and the second transistor, and the ground.
  • a delay capacitor and a third transistor A delay capacitor and a third transistor.
  • the second control signal is input to the control terminals of the first and second transistors, the output of the first flip-flop circuit is input to the control terminal of the third transistor, and the connection point between the delay resistor and the second transistor is set.
  • the delay circuit may be an output terminal.
  • the CR circuit is configured by the delay capacitor and the delay resistor while the third transistor is on, and the second control signal can be delayed.
  • the NOR modulator has a second flip-flop circuit that is set by an ON signal, and an on-time setting that resets the second flip-flop circuit after the second flip-flop circuit is set and the force is also on. And the output signal of the second flip-flop circuit may be output as a pulse signal.
  • the on-time when the switching transistor is turned on can be freely set by the on-time setting circuit.
  • the driver circuit includes a third flip-flop circuit that is set by a signal obtained by inverting the noise signal and reset by an ON signal, and the second control signal is based on the output signal of the third flip-flop circuit. May be generated.
  • the synchronous rectification transistor can be preferably turned off even when the on signal is invalidated at light load.
  • This step-down switch regulator includes a switching regulator output circuit including a switching transistor and a synchronous rectification transistor connected in series between an input terminal and the ground, and the above-described control circuit that drives the switching transistor and the synchronous rectification transistor. And.
  • the efficiency when the output current of the step-down switching regulator decreases can be improved.
  • Yet another embodiment of the present invention is an electronic device.
  • This electronic device includes a battery, a micro-port processor, and the above-described step-down switching regulator that supplies a microprocessor with a voltage step-down.
  • the efficiency of the step-down switching regulator when the current consumption of the microprocessor is reduced can be improved, and the battery life can be extended.
  • the efficiency at light load can be improved.
  • FIG. 1 is a circuit diagram showing a configuration of a step-down switching regulator according to a first embodiment.
  • FIG. 2 is a block diagram showing the configuration of an electronic device equipped with the step-down switching regulator of FIG. FIG.
  • FIG. 3 is a circuit diagram showing a configuration of the driver circuit of FIG. 1.
  • FIG. 4 is a time chart showing the operating state of the step-down switching regulator of FIG. 1.
  • FIG. 5 is an operation waveform diagram of the step-down switching regulator of FIG. 1 under heavy load.
  • FIG. 6 is an operational waveform diagram of the step-down switching regulator of FIG. 1 at light load.
  • FIGS. 7 (a) and 7 (b) are operation waveform diagrams showing the inductor current and the output current at the time of heavy load and light load, respectively.
  • FIG. 8 is a circuit diagram showing a configuration of a step-down switching regulator according to a second embodiment.
  • FIG. 9 is a circuit diagram showing a configuration of the driver circuit of FIG. 8.
  • FIG. 10 is an operation waveform diagram of the step-down switching regulator of FIG. 8 at heavy load.
  • FIG. 11 is an operation waveform diagram of the step-down switching regulator of FIG. 8 at light load.
  • Ml switching transistor M2 transistor for synchronous rectification, L1 output inductor, Co output capacitor, D1 body diode, D2 body diode, 10 output monitoring comparator, 12 NOR modulator, 14 AND gate, 16 2nd RS flip-flop circuit, 18 ON time setting circuit, 20 driver circuit, 21 3rd RS flip-flop circuit, 22 1st dead time generation circuit, 24 2nd dead time generation circuit,
  • 26 1st buffer circuit, 28 2nd buffer circuit, 30 Light load mode detector, 32 Light load detection comparator, 34 1st RS flip-flop circuit, 36 Delay circuit, 100 Control circuit, 102 1st switching terminal, 104 2nd Switching terminal, 106 feedback terminal, 108 switching voltage detection terminal, 120 switching regulator output circuit, 200 step-down switching regulator, 202 input terminal, 204 output terminal, 300 electronic device, 310 battery, 320 microprocessor, Vgl 1st control signal, Vg2 2nd control signal, M10 1st transistor, M12 2nd transistor, Ml 4 3rd transistor, C10 delay capacitor, R10 delay resistor, SIG10 ON signal , SIG12 Light load detection signal, SIG16 noise signal, SIG18 reset signal, SIG20 comparison signal.
  • FIG. 1 is a circuit diagram showing a configuration of a step-down switching regulator 200 according to the first embodiment.
  • FIG. 2 is a block diagram showing a configuration of an electronic device 300 on which the step-down switching regulator 200 of FIG. 1 is mounted.
  • the electronic device 300 is, for example, a notebook personal computer, and includes a battery 310, a microprocessor 320, and a step-down switching regulator 200.
  • the battery 310 is composed of, for example, a plurality of lithium ion battery cells, and outputs a battery voltage Vbat of about 12V.
  • the microprocessor 320 is a block that performs various arithmetic processes and controls the electronic device 300 as a whole, and is an LSI that operates at a power supply voltage of about 1.5V.
  • the step-down switching regulator 200 steps down a battery voltage Vbat of about 12 V and supplies it as a power supply voltage for the microprocessor 320.
  • Microprocessor 320 reduces power consumption and saves power in a standby state in which arithmetic processing is performed and the current consumption is large and arithmetic processing is not performed. Therefore, the current lout flowing from the step-down switch Gregorizer 200 to the microprocessor 320 varies greatly depending on the operating state of the microprocessor 320.
  • the step-down switch Gregilulator 200 according to the present embodiment is suitably used for applications that perform high-efficiency voltage conversion using a device operating in a mode with very low current consumption as a load.
  • the configuration of the step-down switching regulator 200 will be described in detail with reference to FIG.
  • the step-down switching regulator 200 includes a switching regulator output circuit 120 and a control circuit 100.
  • the switching regulator output circuit 120 is an output circuit of a general synchronous rectification step-down switching regulator, which steps down the input voltage Vin applied to the input terminal 202 and outputs it from the output terminal 204. Outputs voltage Vout.
  • the input voltage Vin is the battery voltage Vbat in Fig. 2.
  • a switching transistor Ml and a synchronous rectification transistor M2 are connected in series between the input terminal 202 and the ground. Switching transistor The register Ml and the synchronous rectification transistor M2 are N-channel MOS transistors, and their ON / OFF is controlled by the first control signal Vgl and the second control signal Vg2 applied to the gate.
  • Dl and D2 indicate body diodes (parasitic diodes) existing between the back gate and the drain of the switching transistor Ml and the synchronous rectification transistor M2.
  • An output inductor L1 is provided between the connection point of the switching transistor Ml and the synchronous rectification transistor M2 and the output terminal 204.
  • the output capacitor Co is provided between the output terminal 204 and the ground.
  • a voltage at a connection point between the switching transistor Ml and the synchronous rectification transistor M2 is referred to as a switching voltage Vsw.
  • the current flowing through the output inductor L1 is called inductor current IL.
  • the inductor current IL is positive in the direction of flowing toward the output capacitor Co.
  • the current flowing from the output capacitor Co to the load via the output terminal 204 is referred to as an output current lout.
  • the control circuit 100 generates the first control signal Vgl and the second control signal Vg2 to be applied to the gates of the switching transistor Ml and the synchronous rectification transistor M2, and the switching transistor Ml and the synchronous rectification transistor M2 Control on and off.
  • the switching transistor Ml and the synchronous rectification transistor M2 are alternately turned on and off alternately, whereby energy conversion is performed by the output inductor L1 and the input voltage Vin is stepped down.
  • the stepped down voltage is smoothed by the output inductor Ll and the output capacitor Co and output as the output voltage Vout.
  • the control circuit 100 is an LSI chip integrated on a single semiconductor substrate.
  • the switching transistor Ml and the synchronous rectification transistor M2 may be incorporated in the force control circuit 100 provided outside the control circuit 100.
  • the control circuit 100 includes a first switching terminal 102, a second switching terminal 104, a feedback terminal 106, and a switching voltage detection terminal 108 as input / output terminals.
  • the first switching terminal 102 is connected to the gate of the switching transistor M1
  • the second switching terminal 104 is connected to the gate of the synchronous rectification transistor M2.
  • a first control signal Vgl and a second control signal Vg2 are output from the first switching terminal 102 and the second switching terminal 104, respectively.
  • the feedback terminal 106 is connected to the output terminal 204 of the step-down switching regulator 200 to This is a terminal to which the output voltage Vout of the pressure switching regulator 200 is fed back.
  • the switching voltage detection terminal 108 is connected to a connection point between the switching transistor Ml and the synchronous rectification transistor M2, and receives the switching voltage Vsw.
  • the control circuit 100 includes an output monitoring comparator 10, a pulse modulator 12, a driver circuit 20, and a light load mode detection unit 30.
  • the control circuit 100 includes a first state in which the switching transistor Ml is turned on and the synchronous rectification transistor M2 is turned off for a predetermined on-time Ton, and a first state in which the synchronous rectification transistor M2 is turned on and the switching transistor Ml is turned off. 2 Repeat the state alternately. Between the first state and the second state, a period during which neither the switching transistor Ml nor the synchronous rectification transistor M2 is turned on (hereinafter referred to as dead time Td) is provided.
  • the control circuit 100 charges the output capacitor Co through the switching transistor Ml for a predetermined on-time Ton, and slightly increases the output voltage Vout. After the on-time Ton has elapsed, the state transitions to the second state and the synchronous rectification transistor M2 is turned on. In the second state, when the output voltage Vout decreases to the predetermined reference voltage Vref, the control circuit 100 shifts to the first state again.
  • the transition between the first and second states is performed by the output monitoring comparator 10 and the pulse modulator 12.
  • the output monitoring comparator 10 the output voltage Vout of the step-down switching regulator 200 is input to the inverting input terminal, and the reference voltage Vref is input to the non-inverting input terminal.
  • the output monitoring comparator 10 compares the output voltage Vout of the step-down switching regulator 200 with the reference voltage Vref, and outputs a high-level ON signal SIG10 when the output voltage Vout becomes lower than the reference voltage Vre; f.
  • the pulse modulator 12 generates a pulse signal SIG 16 that is high for a predetermined on-time Ton after the ON signal SIG10 is also output.
  • the output monitor comparator 10 may divide the output voltage Vout with a resistor and compare it with the reference voltage Vref.
  • the pulse modulator 12 includes an AND gate 14, a second RS flip-flop circuit 16, and an on-time setting circuit 18.
  • the AND gate 14 outputs a logical product of the ON signal SIG10 output from the output monitoring comparator 10 and the light load detection signal SIG12 output from the light load mode detection unit 30.
  • the set terminal of the second RS flip-flop circuit 16 has an AND gate 14 When the light load detection signal SIG12 is high level, the ON signal SIG14 is set.
  • the on-time setting circuit 18 receives the inverted output signal SIG1 6 ′ of the second RS flip-flop circuit 16.
  • the on-time setting circuit 18 outputs a high-level reset signal SIG18 after the second RS flip-flop circuit 16 is set and a predetermined on-time Ton has elapsed.
  • the second RS flip-flop circuit 16 is reset by the reset signal SIG18.
  • the output signal SIG16 of the second RS flip-flop circuit 16 becomes high level during the period from when the ON signal SIG10 is output until the ON time Ton elapses, and then the ON signal SIG10 is output again. It becomes low level until it is done.
  • the pulse modulator 12 outputs the output signal SIG16 and the inverted output signal SIG 16 ′ of the second RS flip-flop circuit 16 as pulse signals.
  • FIG. 3 is a circuit diagram showing the configuration of the driver circuit 20.
  • the driver circuit 20 includes a third RS flip-flop circuit 21, a first dead time generation circuit 22, a second dead time generation circuit 24, a first buffer circuit 26, and a second buffer circuit 28.
  • the first dead time generation circuit 22 and the first buffer circuit 26 generate the first control signal Vgl based on the pulse signal SIG 16.
  • the first dead time generation circuit 22 sets its output to high level after a predetermined dead time Td has elapsed from the rising edge (hereinafter referred to as positive edge) of the pulse signal SIG16, and the falling edge (hereinafter referred to as negative edge) of the pulse signal SIG16. At the same time, the output is set to low level.
  • the first buffer circuit 26 generates the first control signal Vgl based on the output signal of the first dead time generation circuit 22.
  • the third RS flip-flop circuit 21, the second dead time generation circuit 24, and the second buffer circuit 28 generate the second control signal Vg2 based on the pulse signal SIG16 ′.
  • the pulse signal SIG16 ′ is input to the set terminal of the third RS flip-flop circuit 21, and the ON signal SIG10 is input to the reset terminal.
  • the output signal SIG17 of the third RS flip-flop circuit 21 is input to the second dead time generation circuit 24.
  • the second dead time generation circuit 24 is connected to the third RS After a predetermined dead time Td has passed from the positive edge of the output signal SIG17 of the flip-flop circuit 21, the output is set to a low level and simultaneously with the negative edge of the output signal SIG17, the output is set to a low level.
  • the second buffer circuit 28 generates the second control signal Vg2 based on the output signal of the second dead time generation circuit 24.
  • the switching transistor Ml and the synchronous rectification transistor M2 are turned on while the first control signal Vgl and the second control signal Vg2 are at the high level, respectively. Therefore, during the dead time Td, the switching transistor Ml and the synchronous rectification transistor M2 Both transistors M2 are turned off.
  • FIG. 4 is a time chart showing the operating state of the step-down switching regulator 200.
  • the light load detection signal SIG12 is assumed to be at a high level, and the AND gate 14 is ignored.
  • the output monitoring comparator 10 When the output voltage Vout becomes lower than the reference voltage Vrof at time TO, the output monitoring comparator 10 outputs a high level ON signal SIG10.
  • the second RS flip-flop circuit 16 is set by the ON signal SIG10, and the pulse signal SIG16 becomes high level.
  • the driver circuit 20 turns on the switching transistor M1 with the first control signal Vg1 as the noise level and sets the output voltage Vout. Raise.
  • the on-time setting circuit 18 outputs a high-level reset signal SIG18 at time T2 after the on-time Ton specified by the time TO force has elapsed.
  • the second RS flip-flop circuit 16 is reset by the reset signal SIG18, and the pulse signal SIG16 becomes low level.
  • the driver circuit 20 sets the first control signal Vgl to the low level at time T2, and turns off the switching transistor Ml.
  • the driver circuit 20 sets the second control signal Vg2 to the noise level at time T3 after the elapse of dead time Td from time T2.
  • the second control signal Vg2 becomes high level
  • the synchronous rectification transistor M2 is turned on and the output voltage Vout begins to drop.
  • the output monitoring comparator 10 outputs the high level ON signal SIG10 and sets the second RS flip-flop circuit 16.
  • the inverted output signal SIG16 'of the second RS flip-flop circuit 16 and the output signal SIG17 of the third RS flip-flop circuit 21 are the same signal. It has become. Therefore, if only a heavy load is considered, the third RS flip-flop circuit 21 need not be provided. The reason for providing the third RS flip-flop circuit 21 will be described later.
  • the step-down switching regulator 200 drives the switching transistor Ml and the synchronous rectification transistor M2 by repeating the state from time T0 to T4, and sets the output voltage Vout to a predetermined reference. Stabilizes to voltage Vref.
  • the control circuit 100 further includes a light load mode detection unit 30 in order to improve efficiency at light loads.
  • the light load mode detection unit 30 compares the switching voltage Vsw with the ground potential (0V), and the switching voltage Vsw is higher than the ground potential at the timing when the high-level ON signal SIG10 is output from the output monitoring comparator 10. At this time, the ON signal SIG10 is forcibly fixed at a low level and invalidated.
  • the light load mode detection unit 30 includes a light load detection comparator 32, a first RS flip-flop circuit 34, and a delay circuit 36.
  • the non-inverting input terminal of the light load detection comparator 32 is grounded, and the switching voltage Vsw is input to the inverting input terminal.
  • the light load detection comparator 32 compares the switching voltage Vsw with the ground potential, and outputs a comparison signal SIG20 that is high when Vsw is 0V and low when Vsw> 0V.
  • the reset terminal of the first RS flip-flop circuit 34 is connected to the output terminal of the light load detection comparator 32, and receives the comparison signal SIG20.
  • the set terminal of the first RS flip-flop circuit 34 is connected to the second switching terminal 104, and the second control signal Vg2 is input thereto.
  • the output signal SIG22 of the first RS flip-flop circuit 34 is output to the delay circuit 36.
  • the delay circuit 36 becomes active when the first RS flip-flop circuit 34 is set, delays the second control signal Vg2 of the synchronous rectification transistor M2, and in the inactive state, the second control signal Output Vg2 without delay.
  • the output signal of the delay circuit 36 is output to the pulse modulator 12 as a light load detection signal SIG12.
  • the delay circuit 36 includes a first transistor M10, a second transistor M12, a third transistor M14, a delay resistor R10, and a delay capacitor CIO.
  • Delay circuit 36 includes a first transistor M10, a delay resistor R10, and a second transistor M12 connected in series between the power supply voltage and ground.
  • the gates of the first transistor M10 and the second transistor M12 are connected in common and receive the second control signal Vg2.
  • the first transistor M10, the second transistor M12, and the delay resistor RIO are inverters that invert and output the second control signal Vg2.
  • the delay capacitor C10 and the third transistor M14 are connected in series between the connection point of the delay resistor R10 and the second transistor M12 and the ground.
  • the output signal SIG22 of the first RS flip-flop circuit 34 is input to the gate which is the control terminal of the third transistor M14.
  • the third transistor M14 is turned on when the output signal SIG22 of the first RS flip-flop circuit 34 is high, and turned off when the output signal SIG22 is low.
  • a CR circuit is formed by the delay capacitor C10 and the delay resistor R10, and the output signal SIG12 of the delay circuit 36 rises according to the CR time constant.
  • the delay circuit 36 outputs the second control signal Vg2 without delay. In this way, the delay circuit 36 is switched between the active state and the inactive state based on the output signal SIG22 of the first RS flip-flop circuit 34.
  • FIG. 5 shows an operation waveform diagram of the step-down switching regulator 200 under heavy load.
  • FIG. 6 shows an operation waveform diagram of the step-down switching regulator 200 at a light load.
  • Figures 7 (a) and 7 (b) show the inductor current IL and output current lout at heavy load and light load, respectively.
  • the driver circuit 20 switches the second control signal Vg2 from high level to low level and turns off the synchronous rectification transistor M2.
  • the delay circuit 36 is inactive and inverts and outputs the second control signal Vg2, so that the light load detection signal SIG12 becomes high level at time T1.
  • the output signal SIG14 of the AND gate 14 becomes high level
  • the second RS flip-flop circuit 16 is set, and the pulse signal SIG16 becomes high level.
  • the inductor current IL is positive both in the first period Tpl when the switching transistor Ml is turned on and in the second period Tp2 when the synchronous rectification transistor M2 is turned on. Therefore, the inductor current IL is supplied via the body diode D2 during the dead time period when both the switching transistor Ml and the synchronous rectification transistor M2 are turned off.
  • the switching voltage Vsw is lower than the ground potential by the forward voltage Vf of the body diode D2, and becomes the voltage Vf.
  • the light load detection comparator 32 When the body diode D2 is turned on at time T1 and the switching voltage Vsw becomes negative, the light load detection comparator 32 outputs a high-level comparison signal SIG20.
  • the first RS flip-flop circuit 34 is reset by the high level comparison signal SIG20, and the output signal SIG22 of the first RS flip-flop circuit 34 becomes low level.
  • the delay circuit 36 When the output signal SIG22 of the first RS flip-flop circuit 34 is at a low level, the delay circuit 36 is inactive, so that the second control signal Vg2 is inverted and output. As a result, the light load detection signal SIG12 becomes high level.
  • the driver circuit 20 sets the first control signal Vgl as the noise level at time T2 after the dead time Td has elapsed since the pulse signal SIG 16 became high level at time T1. Turn on Star Ml. While the switching transistor Ml is on, the switching voltage Vsw is substantially equal to the input voltage Vin. When the switching transistor Ml is turned on, the output voltage Vout starts to rise.
  • the second RS flip-flop circuit 16 is reset, and the pulse signal SIG16 becomes a low level.
  • the driver circuit 20 sets the first control signal Vgl to a low level to turn off the switching transistor Ml.
  • the switching transistor Ml is turned off at time T3
  • both the switching transistor Ml and the synchronous rectification transistor M2 are turned off.
  • the inductor current IL is supplied via the body diode D2, similarly to the times T0 to T1.
  • the switching voltage Vsw becomes 1 Vf
  • the comparison signal SIG20 becomes high level.
  • the driver circuit 20 turns on the synchronous rectification transistor M2 with the second control signal Vg2 as a noise level.
  • the delay circuit 36 since the delay circuit 36 is inactive, the light load detection signal SIG12 transitions to the low level without delay.
  • the output monitoring comparator 10 outputs the high level ON signal SIG10 again.
  • the step-down switching regulator 200 performs step-down operation with the operation shown from time T1 to time T5 as one cycle in heavy load, and uses the output voltage Vtout as the reference voltage. Stabilize near Vref.
  • FIG. 6 shows the heavy load state, and it is assumed that the light load is switched to time ⁇ 4.
  • the inductor current IL and the output current lout have the waveforms shown in Fig. 7 (b).
  • the inductor current IL is negative. Therefore, during the dead time when both the switching transistor Ml and the synchronous rectification transistor M2 are turned off, the inductor current IL flows from the output capacitor Co to the input terminal 202 via the body diode D1. At this time, since the body diode D1 is turned on, the switching voltage Vsw is equal to the input voltage Vin applied to the input terminal 202.
  • the forward voltage Vf is higher than the forward voltage Vin + Vf.
  • the output voltage Vout gradually decreases.
  • the output monitoring comparator 10 outputs a high level ON signal SIG10. Since the third RS flip-flop circuit 21 in the driver circuit 20 is reset by the ON signal SIG10, the second control signal Vg2 becomes low level and the synchronous rectification transistor M2 is turned off.
  • the inductor current IL flows through the body diode D1 as described in FIG. 7B. As a result, the switching voltage Vsw rises to Vin + Vf, and the output voltage Vout rises accordingly.
  • the comparison signal SIG20 remains at a low level. Therefore, the first RS flip-flop circuit 34 is not reset, and its output signal SIG22 continues to maintain a high level.
  • the third transistor M14 is turned on, the delay circuit 36 is activated, and the light load detection signal SIG12 rises with a time constant.
  • the ON signal SIG10 is at a high level.
  • Light load detection signal SIG12 is at a low level by being delayed, so that the output signal SIG14 of the AND gate 14 is at a low level.
  • the second RS flip-flop circuit 16 is not set, and the pulse signal SIG 16 continues to hold the low level.
  • the gate drive is stopped by stopping the switching operation of the switching transistor Ml and the synchronous rectification transistor M2 at light load.
  • the current can be reduced.
  • Gate By reducing the drive current, the overall conversion efficiency of the step-down switching regulator 200 can be improved.
  • the switching voltage Vsw that fully swings from the ground to a wider range than the input voltage is monitored, not by the voltage drop due to the resistance element.
  • a high-performance comparator as the light load detection comparator 32, an increase in circuit area can be suppressed.
  • the pulse modulator 12 performs a logical operation on the delayed second control signal Vg2, that is, the light load detection signal SIG12 and the ON signal SIG10 by the AND gate 14, and generates a pulse signal SIG16 based on the result.
  • the ON signal SIG10 can be invalidated and the switching operation can be stopped.
  • a light load detection comparator 32 is provided, and the delay circuit 36 that delays the second control signal Vg2 is switched between active and inactive based on the switching voltage Vsw, whereby the second control signal Vg2 Can be delayed only during light load to disable the ON signal SIG10 and stop the switching operation.
  • FIG. 8 is a circuit diagram showing a configuration of a step-down switching regulator 200a according to the second embodiment.
  • the same or equivalent components as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the following description will focus on differences from the step-down switching regulator 200 of FIG. 1 described in the first embodiment.
  • the control circuit 100a in FIG. 8 differs from the control circuit 100 in FIG. 1 in the internal configurations of the light load mode detection unit 30 and the driver circuit 20.
  • the light load mode detection unit 30a in FIG. 8 further includes a third dead time generation circuit 40, an inverter 44, and an AND gate 46 in addition to the light load mode detection unit 30 in FIG.
  • the third dead time generation circuit 40 outputs a signal SIG30 obtained by delaying the negative edge of the second control signal Vg2.
  • the inverter 44 inverts the output signal SIG30 of the third dead time generation circuit 40.
  • the AND gate 46 outputs a logical product of the output signal SIG12 of the delay circuit 36 and the output signal SIG32 of the inverter 44.
  • the output signal SIG12 ′ of the AND gate 46 is output from the light load mode detection unit 30a to the pulse modulator 12.
  • FIG. 9 is a circuit diagram showing a configuration of driver circuit 20a in FIG.
  • the driver circuit 20a alternately switches the switching transistor Ml and the synchronous rectification transistor M2 with the dead time Td between them based on the NOR signal SIG16 output from the pulse modulator 12 and the ON signal SIG10 output from the output monitoring comparator 10. Turn on.
  • the driver circuit 20 includes a first buffer circuit 26, a fourth dead time generation circuit 42, an inverter 48, a third RS flip-flop circuit 21, and a second buffer circuit 28.
  • the first buffer circuit 26 generates the first control signal Vgl based on the pulse signal SIG16.
  • the fourth dead time generation circuit 42, the inverter 48, the third RS flip-flop circuit 21, and the second notch circuit 28 generate the second control signal Vg 2 based on the pulse signal SIG 16.
  • the fourth dead time generation circuit 42 sets the output to a low level after a predetermined dead time Td has elapsed from the negative edge of the pulse signal SIG16, and sets the output to a noise level simultaneously with the positive edge of the pulse signal SIG16.
  • the inverter 48 inverts the output signal SIG24 of the fourth dead time generation circuit 42.
  • the output signal SIG26 of the inverter 48 is input to the set terminal of the third RS flip-flop circuit 21, and the ON signal SIG10 output from the output monitoring comparator 10 is input to the reset terminal.
  • the second buffer circuit 28 generates the second control signal Vg2 based on the output signal SIG28 of the third RS flip-flop circuit 21.
  • FIG. 10 shows an operation waveform diagram of the step-down switching regulator 200a under heavy load.
  • FIG. 11 shows an operation waveform diagram of the step-down switching regulator 200a at a light load.
  • the ON signal SIG10 becomes high level at time T1
  • the third RS FLITZ of the driver circuit 20a The flop circuit 21 is reset, the output signal SIG28 and the second control signal Vg2 transition to the same level, and the synchronous rectification transistor M2 is turned off.
  • the synchronous rectification transistor M2 is turned off, a current flows through the body diode D2, and the switching voltage Vsw becomes a negative voltage.
  • the comparison signal SIG20 that is the output of the light load detection comparator 32 becomes high level
  • the first RS flip-flop circuit 34 is reset, and the output signal SIG22 of the first RS flip-flop circuit 34 becomes low level.
  • the delay circuit 36 becomes inactive.
  • the output signal SIG12 of the delay circuit 36 becomes a signal obtained by inverting the second control signal Vg2 without delay.
  • the negative edge of the second control signal Vg2 is delayed by the third dead time generation circuit 40 by a predetermined dead time Td.
  • Td the dead time generation circuit 40
  • the output signal SIG30 of the third dead time generation circuit 40 becomes low level
  • the output signal SIG32 of the inverter 44 becomes high level.
  • the fourth dead time generation circuit 42 of the driver circuit 20a delays the negative edge of the pulse signal SIG16, so that the output signal is output from time T3 to time T4 after the dead time Td has elapsed. SIG24 goes low.
  • the third RS flip-flop circuit 21 is set, and the output signal SIG28 and the second control signal Vg2 of the third RS flip-flop circuit 21 become negative and the synchronous rectification transistor M2 is turned on.
  • the switching voltage Vsw is fixed near the ground potential
  • the comparison signal SIG20 becomes low level
  • the delay circuit 36 is set inactive, and the output signal obtained by inverting the second control signal Vg2 without delay Outputs SIG12.
  • the output signal SIG30 becomes high level at the same time as the second control signal Vg2 becomes high level at time T4, and the inverter 44 Output signal SIG32 becomes low level.
  • the output signal SIG12 ′ of the AND gate 46 changes to the low level.
  • the step-down switching regulator 200a in FIG. 8 performs step-down operation with the operation from time T1 to time T5 as one cycle under heavy load, and is stabilized near the reference voltage Vref. Outputs the output voltage Vout.
  • step-down switching regulator 200a at a light load will be described with reference to FIG.
  • a heavy load state is shown from time T0 to T4, and it is assumed that the light load is switched to time ⁇ 4.
  • the ON signal SIG10 goes high.
  • the driver circuit 20a sets the second control signal Vg2 to low level and turns off the synchronous rectification transistor M2.
  • the switching transistor Ml and the synchronous rectification transistor M2 are both turned off at light load, current flows through the body diode D1, so the switching voltage Vsw is only the forward voltage Vf of the body diode D1 rather than the input voltage Vin. High voltage. At this time, Vsw> 0V is established, so the comparison signal SIG20 continues to maintain the low level.
  • the comparison signal SIG20 maintains the low level
  • the first RS flip-flop circuit 34 is not reset. Therefore, the output signal SIG22 of the first RS flip-flop circuit 34 is fixed at the high level, and the delay circuit 36 is activated. Become. Second control signal Vg2 from high level Since the delay circuit 36 is active at time T5 when it changes to the low level, the output signal SIG12 of the delay circuit 36 gradually increases according to the time constant. At time ⁇ 6 after the lapse of dead time Td from time ⁇ 5, the output signal SIG30 of the third dead time generation circuit 40 goes low.
  • the output signal SIG30 of the third dead time generation circuit 40 becomes low level, and the output signal SIG32 of the inverter 44 becomes high level.
  • the output signal SIG12 of the delay circuit 36 does not reach high level.
  • the output signal SIG12 'of the AND gate 46 does not transition to high level.
  • the output signal SIG12 ′ of the AND gate 46 becomes the high level.
  • the step-down switching regulator 200a is similar to the step-down switching regulator 200 according to the first embodiment in that the switching transistor Ml By stopping the switching operation of the synchronous rectification transistor M2, the gate drive current can be reduced. By reducing the gate drive current, the overall conversion efficiency of the step-down switching regulator 200 can be improved.
  • control circuit 100 is integrated in one LSI.
  • the present invention is not limited to this, and some components may be connected to discrete elements or chips outside the LSI. It may be provided as a component or may be constituted by a plurality of LSIs. What part should be integrated and how much should be integrated may be determined by cost, occupied area, and the like.
  • the switching transistor Ml and the synchronous rectification transistor M2 1 All described the case of N-channel MOSFET, but P-channel MO SFET may be used.
  • the transistor indicated by the MOSFET may be replaced with a bipolar transistor.
  • the setting of the logic values of high level and low level is an example, and can be freely changed by appropriately inverting it with an inverter or the like.
  • the efficiency at light load can be improved.

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Abstract

 回路面積の増加を抑えつつ、軽負荷時の効率を改善した降圧型スイッチングレギュレータおよびその制御回路を提供する。  出力監視コンパレータ10は、出力電圧Voutが基準電圧Vrefより低くなるとオン信号SIG10を出力する。パルス変調器12は、オン信号SIG10が出力されてからオン時間Ton、所定レベルとなるパルス信号SIG16を生成する。ドライバ回路20は、パルス信号SIG16にもとづきスイッチングトランジスタM1および同期整流用トランジスタM2をデッドタイムを挟んで交互にオンする。軽負荷モード検出部30は、スイッチングトランジスタM1と同期整流用トランジスタM2の接続点のスイッチング電圧Vswと接地電位とを比較し、出力監視コンパレータ10からオン信号SIG10が出力されるタイミングにおいて、スイッチング電圧Vswが接地電位より高いとき、オン信号SIG10を無効化する。

Description

明 細 書
降圧型スイッチングレギユレータ、その制御回路、ならびにそれを用いた 電子機器
技術分野
[0001] 本発明は、降圧型スイッチングレギユレータに関し、特に同期整流方式のスィッチン グレギユレータの制御技術に関する。
背景技術
[0002] 近年の携帯電話、 PDA (Personal Digital Assistant)、ノート型パーソナルコ ンピュータなどのさまざまな電子機器に、デジタル信号処理を行うマイクロプロセッサ が搭載されている。こうしたマイクロプロセッサの駆動に必要とされる電源電圧は、半 導体製造プロセスの微細化に伴って低下しており、 1. 5V以下の低電圧で動作する ものがある。
一方、こうした電子機器にはリチウムイオン電池などの電池が電源として搭載される 。リチウムイオン電池から出力される電圧は、 3V〜4V程度であるため、この電圧をそ のままマイクロプロセッサに供給したのでは、無駄な電力消費が発生するため、降圧 型のスイッチングレギユレータや、シリーズレギユレータなどを用いて電池電圧を降圧 し、定電圧化してマイクロプロセッサに供給するのが一般的である。
[0003] 降圧型のスイッチングレギユレータは、整流用のダイオードを用いる方式 (以下、ダ ィオード整流方式という)と、ダイオードの代わりに、整流用トランジスタを用いる方式( 以下、同期整流方式という)が存在する。前者の場合、負荷に流れる負荷電流が小さ いときに高効率が得られるという利点を有する力 制御回路の外部に、インダクタ、キ ャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後者の場合、 負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイオードの代 わりにトランジスタを用いるため、 LSIの内部に集積ィ匕することができ、周辺部品を含 めた回路面積としては小型化が可能となる。携帯電話などの電子機器において、小 型化が要求される場合には、同期整流用トランジスタを用いたスイッチングレギユレ一 タ(以下、同期整流方式スイッチングレギユレータという)が用いられることが多い。た とえば、特許文献 1、 2には、同期整流方式、ダイオード整流方式のスイッチングレギ ユレータが開示されている。
[0004] ここで、同期整流方式の降圧型スイッチングレギユレータでは、負荷電流が小さいと きの効率が問題となる。負荷電流が小さくなると、出力インダクタに流れる電流も低下 していき、やがて負の向きに流れるようになる。出力インダクタに流れる電流が負とな ると、同期整流用トランジスタがオンの期間、出力インダクタに流れる電流は同期整 流用トランジスタを介して接地に流れるため、無駄な電力を消費することになる。
[0005] 軽負荷時における同期整流方式の降圧型スイッチングレギユレータの効率を改善 するために、同期整流用トランジスタや出力インダクタと直列に抵抗素子を設け、抵 抗素子の両端の電圧にもとづいて、軽負荷状態を検出する手法が知られている(特 許文献 3)。
[0006] 特許文献 1 :特開 2004— 32875号公報
特許文献 2 :特開 2002— 252971号公報
特許文献 3:特開 2003 - 244946号公報
発明の開示
発明が解決しょうとする課題
[0007] 特許文献 3に記載される同期整流用トランジスタと直列に設けた抵抗素子は、電力 損失を抑えるために、小さな抵抗値を用いることになる。したがって、抵抗素子での 電圧降下は数 mVから数十 mV程度の小さな値となる。この抵抗素子の両端の電圧 を、コンパレータを用いて検出する場合、オフセット電圧の非常に小さなコンパレータ を用いる必要があるため、回路面積が増大するという問題があった。
[0008] 本発明は力かる課題に鑑みてなされたものであり、その目的は、回路面積の増加を 抑えつつ、軽負荷時の効率を改善した降圧型スイッチングレギユレータおよびその制 御回路の提供にある。
課題を解決するための手段
[0009] 本発明のある態様は、同期整流方式の降圧型スイッチングレギユレータの制御回 路に関する。この制御回路は、スイッチングレギユレータの出力電圧とその目標値で ある基準電圧とを比較し、出力電圧が基準電圧より低くなるとオン信号を出力する出 力監視コンパレータと、出力監視コンパレータ力もオン信号が出力されて力も所定の オン時間、所定レベルとなるパルス信号を生成するパルス変調器と、パルス変調器 力 出力されるパルス信号にもとづき第 1、第 2制御信号を生成し、第 1制御信号によ りスイッチングトランジスタを、第 2制御信号により同期整流用トランジスタをデッドタイ ムを挟んで交互にオンするドライバ回路と、スイッチングトランジスタと同期整流用トラ ンジスタの接続点に現れるスイッチング電圧を所定のしき ヽ値電圧と比較し、出力監 視コンパレータカゝらオン信号が出力されるタイミングにおいて、スイッチング電圧がし きい値電圧より高いとき、オン信号を無効化する軽負荷モード検出部と、を備える。し きい値電圧は、接地電位であってもよい。
[0010] 同期整流方式の降圧型スイッチングレギユレータでは、スイッチングトランジスタ、同 期整流用トランジスタが同時にオンしないように、デッドタイムが設けられる。重負荷 時においては、出力インダクタに流れる電流は正であるため、デッドタイムにおいて、 同期整流トランジスタのボディダイオードがオンし、スイッチング電圧は負電位となる。 一方、軽負荷状態においては、出力インダクタに流れる電流が負となるため、デッド タイムにおいて、スイッチングトランジスタのボディダイオードがオンする。スイッチング トランジスタのボディダイオードに電流が流れるとき、スイッチング電圧は正電位となる ため、スイッチング電位としきい値電圧を比較することにより、軽負荷状態の発生を検 出することができる。こうして軽負荷状態を検出し、オン信号を無効化することにより、 スイッチングトランジスタがオンするのを防止する。その結果、出力電圧は上昇し、や がて出力電圧が基準電圧まで低下するまでの期間、スイッチング動作は停止するた め、ゲートドライブ電流を低減し、高効率ィ匕を図ることができる。
[0011] 軽負荷モード検出部は、第 2制御信号が入力され、出力監視コンパレータ力 オン 信号が出力されるタイミングにお!/、て、スイッチング電圧がしき!/、値電圧より高!、とき 第 2制御信号を遅延してパルス変調器へと出力してもよい。そして、パルス変調器は 、遅延した第 2制御信号とオン信号との論理演算結果にもとづきパルス信号を生成し てもよい。
第 2制御信号とオン信号を ANDゲートなどで論理演算することにより、第 2制御信 号が遅延された場合に、オン信号を無効化することができる。 [0012] 軽負荷モード検出部は、スイッチングトランジスタおよび同期整流用トランジスタの 接続点のスイッチング電圧を、しきい値電圧と比較する軽負荷検出用コンパレータと 、第 2制御信号によりセットされ、軽負荷検出用コンパレータの出力信号によりリセット される第 1フリップフロップ回路と、第 1フリップフロップ回路がセットされた状態におい てアクティブとなり、第 2制御信号を遅延し、非アクティブの状態においては、第 2制 御信号を遅延せずに出力する遅延回路と、を含んでもよい。パルス変調器は、遅延 回路の出力信号とオン信号との論理演算結果にもとづきパルス信号を生成してもよ い。
軽負荷検出用コンパレータを設け、第 2制御信号に遅延を与える遅延回路のァクテ イブ、非アクティブを、この軽負荷検出用コンパレータの出力信号にもとづいて制御 することにより、軽負荷時にオン信号を無効化することができる。
[0013] 遅延回路は、電源電圧と接地間に直列に接続された第 1トランジスタ、遅延抵抗お よび第 2トランジスタと、遅延抵抗および第 2トランジスタの接続点と、接地間に直列に 接続された遅延キャパシタおよび第 3トランジスタと、を含んでもよい。第 1、第 2トラン ジスタの制御端子に第 2制御信号が入力されるとともに、第 3トランジスタの制御端子 に第 1フリップフロップ回路の出力が入力され、遅延抵抗および第 2トランジスタの接 続点を、当該遅延回路の出力端子としてもよい。
この場合、第 3トランジスタがオンの期間、遅延キャパシタと遅延抵抗により CR回路 が構成され、第 2制御信号に遅延を与えることができる。
[0014] ノ ルス変調器は、オン信号によりセットされる第 2フリップフロップ回路と、第 2フリツ プフロップ回路がセットされて力もオン時間経過後に、第 2フリップフロップ回路をリセ ットするオン時間設定回路と、を含み、第 2フリップフロップ回路の出力信号をパルス 信号として出力してもよい。
この場合、スイッチングトランジスタがオンするオン時間をオン時間設定回路により 自由に設定することができる。
[0015] ドライバ回路は、ノ ルス信号を反転した信号によりセットされ、オン信号によりリセット される第 3フリップフロップ回路を含み、当該第 3フリップフロップ回路の出力信号にも とづき、第 2制御信号を生成してもよい。 この場合、軽負荷時においてオン信号が無効化された場合にも、同期整流用トラン ジスタを好適にオフすることができる。
[0016] 本発明の別の態様は、降圧型スイッチングレギユレータである。この降圧型スィッチ ングレギユレータは、入力端子と接地間に直列に接続されたスイッチングトランジスタ および同期整流用トランジスタを含むスイッチングレギユレータ出力回路と、スィッチ ングトランジスタおよび同期整流用トランジスタを駆動する上述の制御回路と、を備え る。
この態様によると、降圧型スイッチングレギユレータの出力電流が低下した場合の 効率を改善することができる。
[0017] 本発明のさらに別の態様は、電子機器である。この電子機器は、電池と、マイクロプ 口セッサと、電池の電圧を降圧してマイクロプロセッサに供給する上述の降圧型スイツ チングレギユレータと、を備える。
この態様によると、マイクロプロセッサの消費電流が低下した場合における、降圧型 スイッチングレギユレータの効率を改善することができ、電池の寿命を延ばすことがで きる。
[0018] なお、以上の構成要素の任意の組合せや配置の変更、ならびに本発明の構成要 素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の 態様として有効である。
発明の効果
[0019] 本発明に係る降圧型スイッチングレギユレータの制御回路によれば、軽負荷時の効 率を改善することができる。
図面の簡単な説明
[0020] 実施の形態について、図面を参照しながら説明する。これらの図は、具体例を示す ものであり、発明を限定するものではない。また、いくつかの図面において、同一また は同等の構成要素には同一の符号を付している。
[図 1]第 1の実施の形態に係る降圧型スイッチングレギユレータの構成を示す回路図 である。
[図 2]図 1の降圧型スイッチングレギユレータを搭載した電子機器の構成を示すブロッ ク図である。
[図 3]図 1のドライバ回路の構成を示す回路図である。
[図 4]図 1の降圧型スイッチングレギユレータの動作状態を示すタイムチャートである。
[図 5]重負荷時における図 1の降圧型スイッチングレギユレータの動作波形図である。
[図 6]軽負荷時における図 1の降圧型スイッチングレギユレータの動作波形図である。
[図 7]図 7 (a)、 (b)は、それぞれ重負荷、軽負荷時におけるインダクタ電流、出力電 流を示す動作波形図である。
[図 8]第 2の実施の形態に係る降圧型スイッチングレギユレータの構成を示す回路図 である。
[図 9]図 8のドライバ回路の構成を示す回路図である。
[図 10]重負荷時における図 8の降圧型スイッチングレギユレータの動作波形図である [図 11]軽負荷時における図 8の降圧型スイッチングレギユレータの動作波形図である 符号の説明
Ml スイッチングトランジスタ、 M2 同期整流用トランジスタ、 L1 出力インダク タ、 Co 出力キャパシタ、 D1 ボディダイオード、 D2 ボディダイオード、 10 出力監視コンパレータ、 12 ノ ルス変調器、 14 ANDゲート、 16 第 2RSフリツ プフロップ回路、 18 オン時間設定回路、 20 ドライバ回路、 21 第 3RSフリツ プフロップ回路、 22 第 1デッドタイム生成回路、 24 第 2デッドタイム生成回路、
26 第 1バッファ回路、 28 第 2バッファ回路、 30 軽負荷モード検出部、 32 軽負荷検出用コンパレータ、 34 第 1RSフリップフロップ回路、 36 遅延回路、 100 制御回路、 102 第 1スイッチング端子、 104 第 2スイッチング端子、 106 帰還端子、 108 スイッチング電圧検出端子、 120 スイッチングレギユレータ出 力回路、 200 降圧型スイッチングレギユレータ、 202 入力端子、 204 出力端 子、 300 電子機器、 310 電池、 320 マイクロプロセッサ、 Vgl 第 1制御信 号、 Vg2 第 2制御信号、 M10 第 1トランジスタ、 M12 第 2トランジスタ、 Ml 4 第 3トランジスタ、 C10 遅延キャパシタ、 R10 遅延抵抗、 SIG10 オン信号 、 SIG12 軽負荷検出信号、 SIG16 ノ ルス信号、 SIG18 リセット信号、 SI G20 比較信号。
発明を実施するための最良の形態
[0022] (第 1の実施の形態)
図 1は、第 1の実施の形態に係る降圧型スイッチングレギユレータ 200の構成を示 す回路図である。図 2は、図 1の降圧型スイッチングレギユレータ 200を搭載した電子 機器 300の構成を示すブロック図である。電子機器 300は、たとえばノート型パソコン であり、電池 310、マイクロプロセッサ 320、降圧型スイッチングレギユレータ 200を備 える。
電池 310は、たとえば複数リチウムイオン電池のセルで構成され、 12V程度の電池 電圧 Vbatを出力する。マイクロプロセッサ 320は、様々な演算処理を行い、また電子 機器 300全体を統括的に制御するブロックであり、電源電圧が 1. 5V程度で動作す る LSIである。
[0023] 本実施形態に係る降圧型スイッチングレギユレータ 200は、 12V程度の電池電圧 V batを降圧して、マイクロプロセッサ 320の電源電圧として供給する。マイクロプロセッ サ 320は、演算処理を行う際には消費電流が大きぐ演算処理を行わない待機状態 においては、消費電流を低下させ、省電力化を図る。したがって、降圧型スィッチン グレギユレータ 200からマイクロプロセッサ 320に流れる電流 loutは、マイクロプロセ ッサ 320の動作状態によって大きく変化する。本実施の形態に係る降圧型スィッチン グレギユレータ 200は、消費電流が非常に小さいモードで動作するデバイスを負荷と して高効率に電圧変換を行う用途に好適に使用される。以下、図 1をもとに、降圧型 スイッチングレギユレータ 200の構成について詳細に説明する。
[0024] 降圧型スイッチングレギユレータ 200は、スイッチングレギユレータ出力回路 120と 制御回路 100を含む。スイッチングレギユレータ出力回路 120は、一般的な同期整 流方式の降圧型スイッチングレギユレータの出力回路であって、入力端子 202に印 カロされた入力電圧 Vinを降圧し、出力端子 204から出力電圧 Voutを出力する。入力 電圧 Vinは、図 2の電池電圧 Vbatである。入力端子 202と接地間には、スイッチング トランジスタ Ml、同期整流用トランジスタ M2が直列に接続される。スイッチングトラン ジスタ Ml、同期整流用トランジスタ M2は Nチャンネル MOSトランジスタであり、ゲー トに印加される第 1制御信号 Vgl、第 2制御信号 Vg2によりオンオフが制御される。 図中、 Dl、 D2で示すのは、スイッチングトランジスタ Ml、同期整流用トランジスタ M 2のバックゲートおよびドレイン間に存在するボディダイオード(寄生ダイオードである
) o
[0025] スイッチングトランジスタ Mlと同期整流用トランジスタ M2の接続点と出力端子 204 の間には、出力インダクタ L1が設けられる。出力キャパシタ Coは、出力端子 204と接 地間に設けられる。本実施の形態において、スイッチングトランジスタ Mlと同期整流 用トランジスタ M2の接続点の電圧をスイッチング電圧 Vswという。また、出力インダク タ L1に流れる電流をインダクタ電流 ILといいう。このインダクタ電流 ILは、出力キャパ シタ Coに向力つて流れる向きを正とする。また、出力キャパシタ Coから出力端子 204 を介して負荷に流れる電流を出力電流 loutと 、う。
[0026] 制御回路 100は、スイッチングトランジスタ Ml、同期整流用トランジスタ M2のゲー トに印加すべき第 1制御信号 Vgl、第 2制御信号 Vg2を生成し、スイッチングトランジ スタ Ml、同期整流用トランジスタ M2のオン、オフを制御する。降圧型スイッチングレ ギユレータ 200は、スイッチングトランジスタ Ml、同期整流用トランジスタ M2が交互 にオン、オフを繰り返すことにより、出力インダクタ L1によりエネルギ変換が行われ、 入力電圧 Vinが降圧される。降圧された電圧は、出力インダクタ Ll、出力キャパシタ Coによって平滑ィ匕され、出力電圧 Voutとして出力される。
[0027] 制御回路 100は、ひとつの半導体基板に集積ィ匕された LSIチップである。本実施 の形態においては、スイッチングトランジスタ Ml、同期整流用トランジスタ M2は制御 回路 100の外部に設けられる力 制御回路 100に内蔵してもよい。制御回路 100は 、入出力用の端子として、第 1スイッチング端子 102、第 2スイッチング端子 104、帰 還端子 106、スイッチング電圧検出端子 108を備える。第 1スイッチング端子 102は、 スイッチングトランジスタ M 1のゲートに接続され、第 2スイッチング端子 104は同期整 流用トランジスタ M2のゲートに接続される。第 1スイッチング端子 102、第 2スィッチン グ端子 104からはそれぞれ第 1制御信号 Vgl、第 2制御信号 Vg2が出力される。帰 還端子 106は、降圧型スイッチングレギユレータ 200の出力端子 204と接続され、降 圧型スイッチングレギユレータ 200の出力電圧 Voutが帰還される端子である。スイツ チング電圧検出端子 108は、スイッチングトランジスタ Ml、同期整流用トランジスタ M2の接続点と接続され、スイッチング電圧 Vswが入力される。
[0028] 制御回路 100は、出力監視コンパレータ 10、パルス変調器 12、ドライバ回路 20、 軽負荷モード検出部 30を含む。この制御回路 100は、所定のオン時間 Tonの期間、 スイッチングトランジスタ Mlをオンし、同期整流用トランジスタ M2をオフする第 1状態 と、同期整流用トランジスタ M2をオンし、スイッチングトランジスタ Mlをオフする第 2 状態を交互に繰り返す。第 1状態と第 2状態の間には、スイッチングトランジスタ Ml、 同期整流用トランジスタ M2がいずれもオンしない期間(以下、デッドタイム Tdという) が設けられる。
[0029] 制御回路 100は、第 1状態において、所定のオン時間 Tonの間、スイッチングトラン ジスタ Mlを介して出力キャパシタ Coを充電し、出力電圧 Voutをわずかに上昇させ る。オン時間 Ton経過後、第 2状態に移行し、同期整流用トランジスタ M2をオンする 。第 2状態において、出力電圧 Voutが所定の基準電圧 Vrefまで低下すると、制御 回路 100は再度第 1状態に移行する。
[0030] この第 1、第 2状態間の遷移は、出力監視コンパレータ 10、パルス変調器 12によつ て行われる。出力監視コンパレータ 10は、反転入力端子に降圧型スイッチングレギュ レータ 200の出力電圧 Voutが入力され、非反転入力端子に基準電圧 Vrefが入力さ れる。出力監視コンパレータ 10は、降圧型スイッチングレギユレータ 200の出力電圧 Voutと、基準電圧 Vrefとを比較し、出力電圧 Voutが基準電圧 Vre;fより低くなるとハ ィレベルのオン信号 SIG10を出力する。パルス変調器 12は、出力監視コンパレータ 10力もオン信号 SIG10が出力されてから所定のオン時間 Ton、ハイレベルとなるパ ルス信号 SIG 16を生成する。出力監視コンパレータ 10は、出力電圧 Voutを抵抗に より分圧して基準電圧 Vrefと比較してもよ ヽ。
[0031] パルス変調器 12は、 ANDゲート 14、第 2RSフリップフロップ回路 16、オン時間設 定回路 18を含む。 ANDゲート 14は、出力監視コンパレータ 10から出力されるオン 信号 SIG10と、軽負荷モード検出部 30から出力される軽負荷検出信号 SIG12の論 理積を出力する。第 2RSフリップフロップ回路 16のセット端子には、 ANDゲート 14 の出力信号 SIG14が入力されており、軽負荷検出信号 SIG12がハイレベルのとき、 オン信号 SIG10によりセットされる。
[0032] オン時間設定回路 18には、第 2RSフリップフロップ回路 16の反転出力信号 SIG1 6'が入力される。オン時間設定回路 18は、第 2RSフリップフロップ回路 16がセットさ れて力 所定のオン時間 Ton経過後に、ハイレベルのリセット信号 SIG18を出力す る。このリセット信号 SIG18により第 2RSフリップフロップ回路 16はリセットされる。第 2 RSフリップフロップ回路 16の出力信号 SIG16は、出力監視コンパレータ 10力もオン 信号 SIG10が出力されてからオン時間 Tonが経過するまでの期間、ハイレベルとな り、その後、再度オン信号 SIG10が出力されるまでの期間、ローレベルとなる。パル ス変調器 12は、第 2RSフリップフロップ回路 16の出力信号 SIG16および反転出力 信号 SIG 16 'をパルス信号として出力する。
[0033] ドライバ回路 20は、パルス変調器 12から出力されるパルス信号 SIG16、 SIG16' および出力監視コンパレータ 10から出力されるオン信号 SIG10にもとづき、スィッチ ングトランジスタ Mlおよび同期整流用トランジスタ M2をデッドタイム Tdを挟んで交 互にオンする。図 3は、ドライバ回路 20の構成を示す回路図である。ドライバ回路 20 は、第 3RSフリップフロップ回路 21、第 1デッドタイム生成回路 22、第 2デッドタイム生 成回路 24、第 1バッファ回路 26、第 2バッファ回路 28を含む。
[0034] 第 1デッドタイム生成回路 22、第 1バッファ回路 26は、パルス信号 SIG 16にもとづき 第 1制御信号 Vglを生成する。第 1デッドタイム生成回路 22は、パルス信号 SIG16 の立ち上がりエッジ(以下、ポジエッジという)から所定のデッドタイム Td経過後にそ の出力をハイレベルとし、パルス信号 SIG16の立ち下がりエッジ(以下、ネガエッジと いう)と同時にその出力をローレベルとする。第 1バッファ回路 26は、第 1デッドタイム 生成回路 22の出力信号にもとづき、第 1制御信号 Vglを生成する。
[0035] 第 3RSフリップフロップ回路 21、第 2デッドタイム生成回路 24、第 2バッファ回路 28 は、パルス信号 SIG16'にもとづき第 2制御信号 Vg2を生成する。第 3RSフリップフロ ップ回路 21のセット端子には、パルス信号 SIG16'が入力され、リセット端子には、ォ ン信号 SIG10が入力される。第 3RSフリップフロップ回路 21の出力信号 SIG17は、 第 2デッドタイム生成回路 24に入力される。第 2デッドタイム生成回路 24は、第 3RS フリップフロップ回路 21の出力信号 SIG17のポジエッジから所定のデッドタイム Td経 過後にその出力をノ、ィレベルとし、出力信号 SIG17のネガエッジと同時にその出力 をローレベルとする。第 2バッファ回路 28は、第 2デッドタイム生成回路 24の出力信 号にもとづき第 2制御信号 Vg2を生成する。
[0036] スイッチングトランジスタ Mlおよび同期整流用トランジスタ M2はそれぞれ、第 1制 御信号 Vgl、第 2制御信号 Vg2がハイレベルの期間にオンすることから、デッドタイム Tdの期間、スイッチングトランジスタ Ml、同期整流用トランジスタ M2はいずれもオフ となる。
[0037] ここで、出力監視コンパレータ 10、パルス変調器 12、ドライバ回路 20、スイッチング レギユレータ出力回路 120の動作について図 4をもとに説明する。図 4は、降圧型スィ ツチングレギユレータ 200の動作状態を示すタイムチャートである。ここでは説明の簡 略化のため、軽負荷検出信号 SIG12はハイレベルであるとし、 ANDゲート 14を無視 して考える。
時刻 TOに、出力電圧 Voutが基準電圧 Vrofより低くなると、出力監視コンパレータ 10からハイレベルのオン信号 SIG10が出力される。このオン信号 SIG10によって、 第 2RSフリップフロップ回路 16はセットされ、パルス信号 SIG 16はハイレベルとなる。
[0038] パルス信号 SIG16がハイレベルとなつてからデッドタイム Td経過後の時刻 T1に、ド ライバ回路 20は第 1制御信号 Vg 1をノヽィレベルとしてスイッチングトランジスタ M 1を オンし、出力電圧 Voutを上昇させる。また、オン時間設定回路 18は、時刻 TO力 所 定のオン時間 Ton経過後の時刻 T2に、ハイレベルのリセット信号 SIG18を出力する 。このリセット信号 SIG18によって第 2RSフリップフロップ回路 16はリセットされ、パル ス信号 SIG16はローレベルとなる。ドライバ回路 20は、時刻 T2に第 1制御信号 Vgl をローレベルとしてスイッチングトランジスタ Mlをオフする。
[0039] ドライバ回路 20は、時刻 T2からデッドタイム Td経過後の時刻 T3に、第 2制御信号 Vg2をノヽィレベルとする。第 2制御信号 Vg2がハイレベルとなると、同期整流用トラン ジスタ M2がオンし、出力電圧 Voutが下降し始める。その後、時刻 T4に、出力電圧 Voutが再度、基準電圧 Vrefまで低下すると、出力監視コンパレータ 10はハイレべ ルのオン信号 SIG10を出力し、第 2RSフリップフロップ回路 16をセットする。 [0040] 図 4に示すように、軽負荷検出信号 SIG12がハイレベルのとき、第 2RSフリップフロ ップ回路 16の反転出力信号 SIG16'と、第 3RSフリップフロップ回路 21の出力信号 SIG17は同じ信号となっている。したがって、重負荷時のみ考えた場合、第 3RSフリ ップフロップ回路 21は設けなくてもよいことになる。第 3RSフリップフロップ回路 21を 設ける理由につ ヽては後述する。
[0041] 本実施の形態に係る降圧型スイッチングレギユレータ 200は、時刻 T0〜T4の状態 を繰り返すことにより、スイッチングトランジスタ Ml、同期整流用トランジスタ M2を駆 動し、出力電圧 Voutを所定の基準電圧 Vrefに安定ィ匕する。
[0042] 図 1に戻る。本実施の形態に係る制御回路 100は、軽負荷時における効率を改善 するために、軽負荷モード検出部 30をさらに備える。軽負荷モード検出部 30は、スィ ツチング電圧 Vswと接地電位 (0V)とを比較し、出力監視コンパレータ 10からハイレ ベルのオン信号 SIG10が出力されるタイミングにおいて、スイッチング電圧 Vswが接 地電位より高いとき、オン信号 SIG10を強制的にローレベルに固定して無効化する。
[0043] 軽負荷モード検出部 30は、軽負荷検出用コンパレータ 32、第 1RSフリップフロップ 回路 34、遅延回路 36を含む。
軽負荷検出用コンパレータ 32の非反転入力端子は接地されており、反転入力端 子にはスイッチング電圧 Vswが入力される。軽負荷検出用コンパレータ 32は、スイツ チング電圧 Vswと接地電位とを比較し、 Vswく 0Vのときハイレベル、 Vsw>0Vのと きローレベルとなる比較信号 SIG20を出力する。
[0044] 第 1RSフリップフロップ回路 34のリセット端子は、軽負荷検出用コンパレータ 32の 出力端子と接続され、比較信号 SIG20が入力される。また、第 1RSフリップフロップ 回路 34のセット端子は、第 2スイッチング端子 104と接続され、第 2制御信号 Vg2が 入力される。第 1RSフリップフロップ回路 34の出力信号 SIG22は、遅延回路 36へと 出力される。
[0045] 遅延回路 36は、第 1RSフリップフロップ回路 34がセットされた状態においてァクテ イブとなり、同期整流用トランジスタ M2の第 2制御信号 Vg2を遅延し、非アクティブの 状態においては、第 2制御信号 Vg2を遅延せずに出力する。遅延回路 36の出力信 号は、軽負荷検出信号 SIG12としてパルス変調器 12に出力される。 [0046] 遅延回路 36は、第 1トランジスタ M10、第 2トランジスタ M12、第 3トランジスタ M14 、遅延抵抗 R10、遅延キャパシタ CIOを含む。
遅延回路 36は、電源電圧と接地間に直列に接続された第 1トランジスタ M10、遅 延抵抗 R10および第 2トランジスタ M12を含む。第 1トランジスタ M10、第 2トランジス タ M12のゲートは共通に接続され、第 2制御信号 Vg2が入力される。第 1トランジスタ M10、第 2トランジスタ M12、遅延抵抗 RIOは第 2制御信号 Vg2を反転して出力す るインバータである。
[0047] 遅延抵抗 R10と第 2トランジスタ M12の接続点と接地間には、遅延キャパシタ C10 および第 3トランジスタ M14が直列に接続される。第 3トランジスタ M14の制御端子で あるゲートには、第 1RSフリップフロップ回路 34の出力信号 SIG22が入力される。第 3トランジスタ M14は、第 1RSフリップフロップ回路 34の出力信号 SIG22がハイレべ ルのときオン、出力信号 SIG22がローレベルのときオフとなる。第 3トランジスタ M14 がオンのとき、遅延キャパシタ C10と遅延抵抗 R10とによって CR回路が形成され、遅 延回路 36の出力信号 SIG12は CR時定数に従って上昇する。一方、第 3トランジスタ M14がオフのとき、遅延キャパシタ C10の一端は開放されるため、 CR回路は構成さ れず、遅延回路 36は第 2制御信号 Vg2を遅延せずに出力する。このようにして、遅 延回路 36は第 1RSフリップフロップ回路 34の出力信号 SIG22にもとづき、ァクティ ブ、非アクティブの状態が切り替えられる。
[0048] 以上のように構成された降圧型スイッチングレギユレータ 200の動作につ!、て図 5、 図 6をもとに説明する。図 5は、重負荷時における降圧型スイッチングレギユレータ 20 0の動作波形図を示す。図 6は、軽負荷時における降圧型スイッチングレギユレータ 2 00の動作波形図を示す。また、図 7 (a)、(b)は、それぞれ重負荷、軽負荷時におけ るインダクタ電流 IL、出力電流 loutを示す。
[0049] はじめに、重負荷時の動作について図 5および図 7 (a)を参照しつつ説明する。
図 5において、時刻 T0〜T1の期間は、同期整流用トランジスタ Μ2がオンの状態を 示している。同期整流用トランジスタ Μ2がオンのとき、スイッチング電圧 Vswはほぼ 接地電位となる。図 4で説明したように、同期整流用トランジスタ M2がオンの期間に おいては、出力電圧 Voutは時間とともに低下する。時刻 T1に、出力電圧 Voutが基 準電圧 Vrefを下回ると、出力監視コンパレータ 10の出力であるオン信号 SIG 10は ハイレベルとなる。
[0050] 時刻 T1にオン信号 SIG10がハイレベルとなると、ドライバ回路 20は、第 2制御信号 Vg2をハイレベルからローレベルに切り替え、同期整流用トランジスタ M2をオフする 。このとき、遅延回路 36は非アクティブであり、第 2制御信号 Vg2を反転して出力する ため、軽負荷検出信号 SIG12は時刻 T1にハイレベルとなる。時刻 T1に、オン信号 S IG10、軽負荷検出信号 SIG12がともにハイレベルとなると、 ANDゲート 14の出力 信号 SIG14はハイレベルとなり、第 2RSフリップフロップ回路 16がセットされ、パルス 信号 SIG16がハイレベルとなる。
[0051] ここで、重負荷時におけるインダクタ電流 ILの向きに着目する。図 7 (a)に示すよう に、スイッチングトランジスタ Mlがオンする第 1期間 Tplおよび同期整流用トランジス タ M2がオンする第 2期間 Tp2のいずれにおいても、インダクタ電流 ILは、正である。 したがって、スイッチングトランジスタ Ml、同期整流用トランジスタ M2はいずれもオフ されるデッドタイムの期間、インダクタ電流 ILは、ボディダイオード D2を介して供給さ れる。ボディダイオード D2を介して接地からインダクタ電流 ILが流れると、スィッチン グ電圧 Vswは、接地電位よりもボディダイオード D2の順方向電圧 Vfだけ低 、電圧 Vfとなる。
[0052] 時刻 T1にボディダイオード D2がオンし、スイッチング電圧 Vswが負となると、軽負 荷検出用コンパレータ 32はハイレベルの比較信号 SIG20を出力する。ハイレベルの 比較信号 SIG20によって第 1RSフリップフロップ回路 34はリセットされ、第 1RSフリツ プフロップ回路 34の出力信号 SIG22はローレベルとなる。第 1RSフリップフロップ回 路 34の出力信号 SIG22がローレベルのとき、遅延回路 36は非アクティブとなるため 、第 2制御信号 Vg2を反転して出力する。その結果、軽負荷検出信号 SIG12はハイ レベルとなる。オン信号 SIG10、軽負荷検出信号 SIG12がともにノ、ィレベルとなると 、 ANDゲート 14の出力信号 SIG14もハイレベルとなるため、第 2RSフリップフロップ 回路 16がセットされ、パルス信号 SIG16がハイレベルとなる。
[0053] ドライバ回路 20は、時刻 T1にパルス信号 SIG 16がハイレベルとなつてからデッドタ ィム Td経過後の時刻 T2に第 1制御信号 Vglをノヽィレベルとしてスイッチングトランジ スタ Mlをオンする。スイッチングトランジスタ Mlがオンの期間、スイッチング電圧 Vs wは、入力電圧 Vinにほぼ等しくなる。スイッチングトランジスタ Mlがオンされると、出 力電圧 Voutは上昇を開始する。
[0054] 時刻 T1から所定のオン時間 Ton経過後の時刻 T3に、第 2RSフリップフロップ回路 16がリセットされ、パルス信号 SIG16はローレベルとなる。同時にドライバ回路 20は 、第 1制御信号 Vglをローレベルとしてスイッチングトランジスタ Mlをオフする。時刻 T3にスイッチングトランジスタ Mlがオフされると、スイッチングトランジスタ Ml、同期 整流用トランジスタ M2が両方ともオフとなる。その結果、インダクタ電流 ILは、時刻 T 0〜T1と同様に、ボディダイオード D2を介して供給される。この間、スイッチング電圧 Vswは一 Vfとなり、比較信号 SIG20はハイレベルとなる。このとき、第 1RSフリップフ ロップ回路 34はリセット状態であるため、その出力信号 SIG22は変化しない。
[0055] 時刻 T3から所定のデッドタイム Td経過後の時刻 T4に、ドライバ回路 20は、第 2制 御信号 Vg2をノヽィレベルとして同期整流用トランジスタ M2をオンする。このとき、遅 延回路 36は非アクティブであるため、軽負荷検出信号 SIG12は遅延無くローレベル に遷移する。時刻 T5に、出力電圧 Voutが基準電圧 Vrefまで低下すると、出力監視 コンパレータ 10は再度、ハイレベルのオン信号 SIG10を出力する。
[0056] このように、本実施の形態に係る降圧型スイッチングレギユレータ 200は、重負荷時 において、時刻 T1〜時刻 T5に示す動作を一周期として降圧動作を行い、出力電圧 Vtoutを基準電圧 Vref付近に安定させる。
[0057] 次に、降圧型スイッチングレギユレータ 200の軽負荷時の動作について図 6および 図 7 (b)を参照しつつ説明する。図 6において、時刻 T0〜T4までは重負荷の状態を 示しており、時刻 Τ4に軽負荷に切り替わつたものとする。
時刻 Τ4に軽負荷に切り替わると、インダクタ電流 ILおよび出力電流 loutは、図 7 (b )に示す波形となる。図 7 (b)で斜線を付した部分は、インダクタ電流 ILが負となって いる。したがって、スイッチングトランジスタ Ml、同期整流用トランジスタ M2がともに オフするデッドタイムにお 、て、インダクタ電流 ILは出力キャパシタ Coからボディダイ オード D1を介して入力端子 202に流れることになる。このとき、ボディダイオード D1 はオンするため、スイッチング電圧 Vswは、入力端子 202に印加される入力電圧 Vin よりも順方向電圧 Vfだけ高 ヽ電圧 Vin + Vfとなる。
[0058] 図 6に戻る。時刻 T4以降、出力電圧 Voutは徐々に低下していく。時刻 T5に出力 電圧 Voutが基準電圧 Vre;fより低くなると、出力監視コンパレータ 10はハイレベルの オン信号 SIG10を出力する。このオン信号 SIG10によって、ドライバ回路 20内部の 第 3RSフリップフロップ回路 21はリセットされるため、第 2制御信号 Vg2はローレベル となり、同期整流用トランジスタ M2がオフされる。時刻 T5に同期整流用トランジスタ M2がオフすると、図 7 (b)で説明したように、ボディダイオード D1を介してインダクタ 電流 ILが流れることになる。その結果、スイッチング電圧 Vswは、 Vin+Vfまで上昇 し、出力電圧 Voutもこれにともなって上昇する。
[0059] ここで、時刻 T5における軽負荷モード検出部 30の動作に着目する。時刻 T5にお いては、 Vsw>0Vであるため、比較信号 SIG20はローレベルのままとなる。したがつ て、第 1RSフリップフロップ回路 34はリセットされず、その出力信号 SIG22はハイレ ベルを保持し続ける。出力信号 SIG22がハイレベルのとき、第 3トランジスタ M14は オンとなり、遅延回路 36はアクティブとなり、軽負荷検出信号 SIG12は時定数を持つ て上昇していく。時刻 T5において、オン信号 SIG10はハイレベルである力 軽負荷 検出信号 SIG12は遅延されることによりローレベルとなるため、 ANDゲート 14の出 力信号 SIG14は、ローレベルとなる。その結果、時刻 T5において、第 2RSフリップフ ロップ回路 16がセットされず、パルス信号 SIG 16はローレベルを保持し続ける。
[0060] パルス信号 SIG16がローレベルを保持し続けると、ドライバ回路 20によるスィッチン グトランジスタ Ml、同期整流用トランジスタ M2の駆動が停止する。時刻 T5以降、ス イッチングトランジスタ Ml、同期整流用トランジスタ M2がともにハイインピーダンスと なると、スイッチングレギユレータ出力回路 120の出力インダクタ Ll、出力キャパシタ Coにより LC共振が誘起され、出力電圧 Voutは振動しながら徐々に低下していく。こ うして出力電圧 Voutが基準電圧 Vrefに低下するまでの期間、スイッチングトランジス タ Ml、同期整流用トランジスタ M2のスイッチング動作が停止される。
[0061] 以上のように、本実施の形態に係る降圧型スイッチングレギユレータ 200によれば、 軽負荷時においてスイッチングトランジスタ Ml、同期整流用トランジスタ M2のスイツ チング動作を停止することにより、ゲートドライブ電流を低減することができる。ゲート ドライブ電流を低減することにより、降圧型スイッチングレギユレータ 200全体の変換 効率を改善することができる。
[0062] 軽負荷状態の検出には、抵抗素子による電圧降下ではなぐ接地から入力電圧よ り広い範囲でフルスイングするスイッチング電圧 Vswをモニタする。その結果、軽負 荷検出用コンパレータ 32として高性能なコンパレータを用いる必要がないため、回路 面積の増大を抑えることができる。
[0063] また、パルス変調器 12は、遅延した第 2制御信号 Vg2すなわち軽負荷検出信号 SI G12とオン信号 SIG10を ANDゲート 14により論理演算し、その結果にもとづきパル ス信号 SIG16を生成する。その結果、第 2制御信号 Vg2が遅延される軽負荷状態に おいて、オン信号 SIG10を無効化し、スイッチング動作を停止することができる。
[0064] さらに、軽負荷検出用コンパレータ 32を設け、第 2制御信号 Vg2に遅延を与える遅 延回路 36のアクティブ、非アクティブを、スイッチング電圧 Vswにもとづいて切り替え ることにより、第 2制御信号 Vg2を軽負荷時のみ遅延してオン信号 SIG10を無効化し 、スイッチング動作を停止することができる。
[0065] (第 2の実施の形態)
図 8は、第 2の実施の形態に係る降圧型スイッチングレギユレータ 200aの構成を示 す回路図である。同図において、図 1と同一もしくは同等の構成要素には同一の符 号を付し、適宜説明を省略する。以下では、第 1の実施の形態で説明した図 1の降圧 型スイッチングレギユレータ 200との相違点を中心に説明する。
[0066] 図 8の制御回路 100aは、図 1の制御回路 100と、軽負荷モード検出部 30およびド ライバ回路 20内部の構成を異にする。
図 8の軽負荷モード検出部 30aは、図 1の軽負荷モード検出部 30に加えて、第 3デ ッドタイム生成回路 40、インバータ 44、 ANDゲート 46を更に備える。
第 3デッドタイム生成回路 40は、第 2制御信号 Vg2のネガエッジを遅延した信号 SI G30を出力する。インバータ 44は、第 3デッドタイム生成回路 40の出力信号 SIG30 を反転する。 ANDゲート 46は、遅延回路 36の出力信号 SIG12と、インバータ 44の 出力信号 SIG32の論理積をとつて出力する。軽負荷モード検出部 30aからパルス変 調器 12へは、 ANDゲート 46の出力信号 SIG12'が出力される。 [0067] 図 9は、図 8のドライバ回路 20aの構成を示す回路図である。ドライバ回路 20aは、 パルス変調器 12から出力されるノ ルス信号 SIG16および出力監視コンパレータ 10 力も出力されるオン信号 SIG10にもとづき、スイッチングトランジスタ Mlおよび同期 整流用トランジスタ M2をデッドタイム Tdを挟んで交互にオンする。ドライバ回路 20は 、第 1バッファ回路 26、第 4デッドタイム生成回路 42、インバータ 48、第 3RSフリップ フロップ回路 21、第 2バッファ回路 28を含む。
第 1バッファ回路 26は、パルス信号 SIG16にもとづき第 1制御信号 Vglを生成する
[0068] 第 4デッドタイム生成回路 42、インバータ 48、第 3RSフリップフロップ回路 21、第 2 ノ ッファ回路 28は、パルス信号 SIG 16にもとづき第 2制御信号 Vg2を生成する。第 4 デッドタイム生成回路 42は、パルス信号 SIG 16のネガエッジから所定のデッドタイム Td経過後にその出力をローレベルとし、パルス信号 SIG16のポジエッジと同時にそ の出力をノヽィレベルとする。インバータ 48は、第 4デッドタイム生成回路 42の出力信 号 SIG24を反転する。第 3RSフリップフロップ回路 21のセット端子には、インバータ 4 8の出力信号 SIG26が入力され、リセット端子には、出力監視コンパレータ 10から出 力されるオン信号 SIG10が入力される。第 2バッファ回路 28は、第 3RSフリップフロッ プ回路 21の出力信号 SIG28にもとづき第 2制御信号 Vg2を生成する。
[0069] 以上のように構成された第 2の実施の形態に係る降圧型スイッチングレギユレータ 2 00の動作について図 10、図 11をもとに説明する。図 10は、重負荷時における降圧 型スイッチングレギユレータ 200aの動作波形図を示す。図 11は、軽負荷時における 降圧型スイッチングレギユレータ 200aの動作波形図を示す。
[0070] はじめに、重負荷時の動作について図 10を参照しつつ説明する。
図 10において、時刻 T0〜T1の期間は、同期整流用トランジスタ Μ2がオンの状態 を示している。同期整流用トランジスタ Μ2がオンのとき、スイッチング電圧 Vswはほ ぼ接地電位となる。同期整流用トランジスタ M2がオンの期間においては、出力電圧 Voutは時間とともに低下する。時刻 T1に、出力電圧 Voutが基準電圧 Vrefを下回る と、出力監視コンパレータ 10の出力であるオン信号 SIG10はハイレベルとなる。
[0071] 時刻 T1に、オン信号 SIG10がハイレベルとなると、ドライバ回路 20aの第 3RSフリツ プフロップ回路 21がリセットされ、その出力信号 SIG28および第 2制御信号 Vg2が口 一レベルに遷移し、同期整流用トランジスタ M2がオフする。同期整流用トランジスタ M2がオフすると、ボディダイオード D2に電流が流れ、スイッチング電圧 Vswは負電 圧となる。その結果、軽負荷検出用コンパレータ 32の出力である比較信号 SIG20は ハイレベルとなり、第 1RSフリップフロップ回路 34がリセットされ、第 1RSフリップフロッ プ回路 34の出力信号 SIG22はローレベルとなる。出力信号 SIG22がローレベルと なることにより、遅延回路 36は非アクティブとなる。時刻 T1に遅延回路 36が非ァクテ イブとなることにより、遅延回路 36の出力信号 SIG12は、第 2制御信号 Vg2を遅延な く反転した信号となる。
[0072] 第 2制御信号 Vg2のネガエッジは、第 3デッドタイム生成回路 40によって所定のデ ッドタイム Tdだけ遅延される。時刻 T1からデッドタイム Td経過後の時刻 T2に、第 3デ ッドタイム生成回路 40の出力信号 SIG30はローレベルとなり、同時にインバータ 44 の出力信号 SIG32はハイレベルとなる。
[0073] 時刻 T2にインバータ 44の出力信号 SIG32がハイレベルとなると、 ANDゲート 46 の出力信号 SIG12'はハイレベルとなる。同時に ANDゲート 14の出力信号 SIG14 も、 ノ、ィレベルとなり、第 2RSフリップフロップ回路 16がセットされて第 1制御信号 Vg 1がハイレベルとなり、スイッチングトランジスタ Mlがオンする。スイッチングトランジス タ Mlがオンすると、出力電圧 Voutは上昇を開始し、基準電圧 Vrefを上回った時点 で、オン信号 SIG10は再度ローレベルとなる。スイッチングトランジスタ Mlがオンの 期間、スイッチング電圧 Vswは入力電圧 Vin付近の電圧となるため、軽負荷検出用 コンパレータ 32の出力である比較信号 SIG20はローレベルとなる。
[0074] 時刻 T2に第 2RSフリップフロップ回路 16がセットされてから所定のオン時間 Ton経 過後の時刻 T3に、ノ ルス信号 SIG16および第 1制御信号 Vglはローレベルとなり、 スイッチングトランジスタ Mlがオフする。スイッチングトランジスタ Mlがオフすると、再 びボディダイオード D2に電流が流れ、スイッチング電圧 Vswは負電圧となり、比較信 号 SIG20がハイレベルとなる。
[0075] また、ドライバ回路 20aの第 4デッドタイム生成回路 42は、パルス信号 SIG16のネ ガエッジを遅延するため、時刻 T3からデッドタイム Td経過後の時刻 T4に、出力信号 SIG24はローレベルとなる。時刻 T4に第 3RSフリップフロップ回路 21がセットされ、 第 3RSフリップフロップ回路 21の出力信号 SIG28および第 2制御信号 Vg2はノ、ィレ ベルとなって同期整流用トランジスタ M2がオンする。同期整流用トランジスタ M2が オンすると、スイッチング電圧 Vswは接地電位付近に固定され、比較信号 SIG20は ローレベルとなり、遅延回路 36は非アクティブに設定され、第 2制御信号 Vg2を遅延 なく反転した出力信号 SIG12を出力する。
[0076] 第 3デッドタイム生成回路 40は第 2制御信号 Vg2のネガエッジのみを遅延するため 、その出力信号 SIG30は、時刻 T4に第 2制御信号 Vg2がハイレベルになると同時に ハイレベルとなり、インバータ 44の出力信号 SIG32はローレベルとなる。この時刻 T4 に、 ANDゲート 46の出力信号 SIG12'はローレベルに遷移する。
[0077] 時刻 T4に同期整流用トランジスタ M2がオンすると、出力電圧 Voutは降下し始め、 時刻 T5に再び基準電圧 Vre;fよりも低くなる。
このように、図 8の降圧型スイッチングレギユレータ 200aは、重負荷時において、時 刻 T1〜時刻 T5までの動作を一周期として降圧動作を行 、、基準電圧 Vref付近に 安定ィ匕された出力電圧 Voutを出力する。
[0078] 次に、降圧型スイッチングレギユレータ 200aの軽負荷時の動作について図 11を参 照しつつ説明する。図 11において、時刻 T0〜T4までは重負荷の状態を示しており 、時刻 Τ4に軽負荷に切り替わつたものとする。
[0079] 時刻 Τ5に、出力電圧 Voutが基準電圧 Vrefを下回るとオン信号 SIG10がハイレべ ルとなる。オン信号 SIG10がハイレベルになると、ドライバ回路 20aは第 2制御信号 V g2をローレベルとして同期整流用トランジスタ M2をオフする。軽負荷時において、ス イッチングトランジスタ Ml、同期整流用トランジスタ M2がともにオフとなると、ボディ ダイオード D1に電流が流れるため、スイッチング電圧 Vswは、入力電圧 Vinよりもボ ディダイオード D1の順方向電圧 Vfだけ高い電圧となる。このとき Vsw >0Vが成り立 つて 、るから、比較信号 SIG20はローレベルを維持し続ける。
[0080] 比較信号 SIG20がローレベルを維持すると、第 1RSフリップフロップ回路 34がリセ ットされないため、第 1RSフリップフロップ回路 34の出力信号 SIG22はハイレベルの まま固定され、遅延回路 36はアクティブとなる。第 2制御信号 Vg2がハイレベルから ローレベルに変化する時刻 T5に、遅延回路 36はアクティブであるから、遅延回路 36 の出力信号 SIG12は、時定数に従って徐々に上昇していく。時刻 Τ5からデッドタイ ム Td経過後の時刻 Τ6に、第 3デッドタイム生成回路 40の出力信号 SIG30はローレ ベルとなる。
[0081] 時刻 T6に第 3デッドタイム生成回路 40の出力信号 SIG30がローレベルとなり、イン バータ 44の出力信号 SIG32がハイレベルとなる力 遅延回路 36の出力信号 SIG12 はハイレベルに達していないため、 ANDゲート 46の出力信号 SIG12'はハイレベル に遷移しない。その後、時刻 T7に遅延回路 36の出力信号 SIG12はハイレベルに達 すると、 ANDゲート 46の出力信号 SIG12'はハイレベルとなる。
[0082] このとき、すでにオン信号 SIG10はローレベルとなっているため、 ANDゲート 14の 出力信号 SIG14はハイレベルに遷移せず、ローレベルが持続する。その結果、第 2 RSフリップフロップ回路 16がセットされず、パルス信号 SIG16がハイレベルとならな いため、スイッチングトランジスタ Ml、同期整流用トランジスタ M2がいずれもオフとな りスイッチング動作が停止する。
[0083] このように、本実施の形態に係る降圧型スイッチングレギユレータ 200aは、第 1の実 施の形態に係る降圧型スイッチングレギユレータ 200と同様に、軽負荷時においてス イッチングトランジスタ Ml、同期整流用トランジスタ M2のスイッチング動作を停止す ることにより、ゲートドライブ電流を低減することができる。ゲートドライブ電流を低減す ることにより、降圧型スイッチングレギユレータ 200全体の変換効率を改善することが できる。
[0084] 上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せに いろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当 業者に理解されるところである。
[0085] 実施の形態では、制御回路 100がひとつの LSIに一体集積ィ匕される場合について 説明したが、これには限定されず、一部の構成要素が LSIの外部にディスクリート素 子あるいはチップ部品として設けられ、あるいは複数の LSIにより構成されてもよい。 どの部分をどの程度集積ィ匕するかは、コストや占有面積などによって決めればよい。
[0086] 実施の形態においては、スイッチングトランジスタ Ml、同期整流用トランジスタ M2 1 いずれも Nチャンネル MOSFETの場合について説明したが、 Pチャンネル MO SFETを用いてもよい。また、 MOSFETで示されるトランジスタは、バイポーラトラン ジスタで置換してもよい。
[0087] また、本実施の形態にお!、て、ハイレベル、ローレベルの論理値の設定は一例で あって、インバータなどによって適宜反転させることにより自由に変更することが可能 である。
産業上の利用可能性
[0088] 本発明に係る降圧型スイッチングレギユレータの制御回路によれば、軽負荷時の効 率を改善することができる。

Claims

請求の範囲
[1] 同期整流方式の降圧型スイッチングレギユレータの制御回路であって、
前記スイッチングレギユレータの出力電圧とその目標値である基準電圧とを比較し 、前記出力電圧が前記基準電圧より低くなるとオン信号を出力する出力監視コンパ レータと、
前記出力監視コンパレータ力もオン信号が出力されて力も所定のオン時間、所定 レベルとなるパルス信号を生成するパルス変調器と、
前記パルス変調器力ら出力されるパルス信号にもとづき第 1、第 2制御信号を生成 し、前記第 1制御信号によりスイッチングトランジスタを、前記第 2制御信号により同期 整流用トランジスタをデッドタイムを挟んで交互にオンするドライバ回路と、
前記スイッチングトランジスタと前記同期整流用トランジスタの接続点に現れるスイツ チング電圧を所定のしきい値電圧と比較し、前記出力監視コンパレータカゝら前記オン 信号が出力されるタイミングにおいて、前記スイッチング電圧が前記しきい値電圧より 高いとき、前記オン信号を無効化する軽負荷モード検出部と、
を備えることを特徴とする制御回路。
[2] 前記軽負荷モード検出部は、前記第 2制御信号が入力され、前記出力監視コンパ レータカゝら前記オン信号が出力されるタイミングにおいて、前記スイッチング電圧が 前記しき!ヽ値電圧より高!ヽとき前記第 2制御信号を遅延して前記パルス変調器へと 出力し、
前記パルス変調器は、遅延した前記第 2制御信号と前記オン信号との論理演算結 果にもとづき前記パルス信号を生成することを特徴とする請求項 1に記載の制御回路
[3] 前記軽負荷モード検出部は、
前記スイッチングトランジスタおよび前記同期整流用トランジスタの接続点のスイツ チング電圧を、前記しきい値電圧と比較する軽負荷検出用コンパレータと、
前記第 2制御信号によりセットされ、前記軽負荷検出用コンパレータの出力信号に よりリセットされる第 1フリップフロップ回路と、
前記第 1フリップフロップ回路がセットされた状態においてアクティブとなり、前記第 2制御信号を遅延し、非アクティブの状態においては、前記第 2制御信号を遅延せず に出力する遅延回路と、
を含み、
前記パルス変調器は、前記遅延回路の出力信号と前記オン信号との論理演算結 果にもとづき前記パルス信号を生成することを特徴とする請求項 2に記載の制御回路
[4] 前記しきい値電圧は、接地電位であることを特徴とする請求項 1または 2に記載の 制御回路。
[5] 前記遅延回路は、
電源電圧と接地間に直列に接続された第 1トランジスタ、遅延抵抗および第 2トラン ジスタと、
前記遅延抵抗および前記第 2トランジスタの接続点と、接地間に直列に接続された 遅延キャパシタおよび第 3トランジスタと、
を含み、
前記第 1、第 2トランジスタの制御端子に前記第 2制御信号が入力されるとともに、 前記第 3トランジスタの制御端子に前記第 1フリップフロップ回路の出力が入力され、 前記遅延抵抗および前記第 2トランジスタの接続点を、当該遅延回路の出力端子と したことを特徴とする請求項 3に記載の制御回路。
[6] パルス変調器は、
前記オン信号によりセットされる第 2フリップフロップ回路と、
前記第 2フリップフロップ回路がセットされて力も前記オン時間経過後に、前記第 2 フリップフロップ回路をリセットするオン時間設定回路と、
を含み、前記第 2フリップフロップ回路の出力信号を前記パルス信号として出力す ることを特徴とする請求項 1または 2に記載の制御回路。
[7] 前記ドライバ回路は、
前記パルス信号を反転した信号によりセットされ、前記オン信号によりリセットされる 第 3フリップフロップ回路を含み、当該第 3フリップフロップ回路の出力信号にもとづき 、前記第 2制御信号を生成することを特徴とする請求項 1または 2に記載の制御回路
[8] ひとつの半導体基板上に一体集積化されたことを特徴とする請求項 1または 2に記 載の制御回路。
[9] 入力端子と接地間に直列に接続されたスイッチングトランジスタおよび同期整流用 トランジスタを含むスイッチングレギユレータ出力回路と、
前記スイッチングトランジスタおよび前記同期整流用トランジスタを駆動する請求項 1または 2に記載の制御回路と、
を備えることを特徴とする降圧型スイッチングレギユレータ。
[10] 電池と、
マイクロプロセッサと、
前記電池の電圧を降圧して前記マイクロプロセッサに供給する請求項 9に記載の 降圧型スイッチングレギユレータと、
を備えることを特徴とする電子機器。
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