WO2006137213A1

WO2006137213A1 - 降圧型スイッチングレギュレータ、その制御回路、ならびにそれを用いた電子機器

Info

Publication number: WO2006137213A1
Application number: PCT/JP2006/308340
Authority: WO
Inventors: Masaru Sakai; Kiyotaka Umemoto
Original assignee: Rohm Co., Ltd
Priority date: 2005-06-21
Filing date: 2006-04-20
Publication date: 2006-12-28
Also published as: CN101194411A; JP4980588B2; JP2007006555A; US20120091983A1; US8111051B2; TW200701613A; TWI406488B; CN101194411B; KR20080026586A; US20100156366A1; US8558529B2

Abstract

　回路面積の増加を抑えつつ、軽負荷時の効率を改善した降圧型スイッチングレギュレータおよびその制御回路を提供する。　出力監視コンパレータ１０は、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより低くなるとオン信号ＳＩＧ１０を出力する。パルス変調器１２は、オン信号ＳＩＧ１０が出力されてからオン時間Ｔｏｎ、所定レベルとなるパルス信号ＳＩＧ１６を生成する。ドライバ回路２０は、パルス信号ＳＩＧ１６にもとづきスイッチングトランジスタＭ１および同期整流用トランジスタＭ２をデッドタイムを挟んで交互にオンする。軽負荷モード検出部３０は、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の接続点のスイッチング電圧Ｖｓｗと接地電位とを比較し、出力監視コンパレータ１０からオン信号ＳＩＧ１０が出力されるタイミングにおいて、スイッチング電圧Ｖｓｗが接地電位より高いとき、オン信号ＳＩＧ１０を無効化する。

Description

明細書

降圧型スイッチングレギユレータ、その制御回路、ならびにそれを用いた電子機器

技術分野

[0001] 本発明は、降圧型スイッチングレギユレータに関し、特に同期整流方式のスィッチングレギユレータの制御技術に関する。

背景技術

[0002] 近年の携帯電話、 PDA (Personal Digital Assistant)、ノート型パーソナルコンピュータなどのさまざまな電子機器に、デジタル信号処理を行うマイクロプロセッサが搭載されている。こうしたマイクロプロセッサの駆動に必要とされる電源電圧は、半導体製造プロセスの微細化に伴って低下しており、 1. 5V以下の低電圧で動作するものがある。

一方、こうした電子機器にはリチウムイオン電池などの電池が電源として搭載される。リチウムイオン電池から出力される電圧は、 3V〜4V程度であるため、この電圧をそのままマイクロプロセッサに供給したのでは、無駄な電力消費が発生するため、降圧型のスイッチングレギユレータや、シリーズレギユレータなどを用いて電池電圧を降圧し、定電圧化してマイクロプロセッサに供給するのが一般的である。

[0003] 降圧型のスイッチングレギユレータは、整流用のダイオードを用いる方式 (以下、ダィオード整流方式という）と、ダイオードの代わりに、整流用トランジスタを用いる方式（以下、同期整流方式という）が存在する。前者の場合、負荷に流れる負荷電流が小さいときに高効率が得られるという利点を有する力制御回路の外部に、インダクタ、キャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後者の場合、負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイオードの代わりにトランジスタを用いるため、 LSIの内部に集積ィ匕することができ、周辺部品を含めた回路面積としては小型化が可能となる。携帯電話などの電子機器において、小型化が要求される場合には、同期整流用トランジスタを用いたスイッチングレギユレ一タ（以下、同期整流方式スイッチングレギユレータという）が用いられることが多い。たとえば、特許文献 1、 2には、同期整流方式、ダイオード整流方式のスイッチングレギユレータが開示されている。

[0004] ここで、同期整流方式の降圧型スイッチングレギユレータでは、負荷電流が小さいときの効率が問題となる。負荷電流が小さくなると、出力インダクタに流れる電流も低下していき、やがて負の向きに流れるようになる。出力インダクタに流れる電流が負となると、同期整流用トランジスタがオンの期間、出力インダクタに流れる電流は同期整流用トランジスタを介して接地に流れるため、無駄な電力を消費することになる。

[0005] 軽負荷時における同期整流方式の降圧型スイッチングレギユレータの効率を改善するために、同期整流用トランジスタや出力インダクタと直列に抵抗素子を設け、抵抗素子の両端の電圧にもとづいて、軽負荷状態を検出する手法が知られている（特許文献 3)。

[0006] 特許文献 1 :特開 2004— 32875号公報

特許文献 2 :特開 2002— 252971号公報

特許文献 3：特開 2003 - 244946号公報

発明の開示

発明が解決しょうとする課題

[0007] 特許文献 3に記載される同期整流用トランジスタと直列に設けた抵抗素子は、電力損失を抑えるために、小さな抵抗値を用いることになる。したがって、抵抗素子での電圧降下は数 mVから数十 mV程度の小さな値となる。この抵抗素子の両端の電圧を、コンパレータを用いて検出する場合、オフセット電圧の非常に小さなコンパレータを用いる必要があるため、回路面積が増大するという問題があった。

[0008] 本発明は力かる課題に鑑みてなされたものであり、その目的は、回路面積の増加を抑えつつ、軽負荷時の効率を改善した降圧型スイッチングレギユレータおよびその制御回路の提供にある。

課題を解決するための手段

[0009] 本発明のある態様は、同期整流方式の降圧型スイッチングレギユレータの制御回路に関する。この制御回路は、スイッチングレギユレータの出力電圧とその目標値である基準電圧とを比較し、出力電圧が基準電圧より低くなるとオン信号を出力する出力監視コンパレータと、出力監視コンパレータ力もオン信号が出力されて力も所定のオン時間、所定レベルとなるパルス信号を生成するパルス変調器と、パルス変調器力出力されるパルス信号にもとづき第 1、第 2制御信号を生成し、第 1制御信号によりスイッチングトランジスタを、第 2制御信号により同期整流用トランジスタをデッドタイムを挟んで交互にオンするドライバ回路と、スイッチングトランジスタと同期整流用トランジスタの接続点に現れるスイッチング電圧を所定のしきヽ値電圧と比較し、出力監視コンパレータカゝらオン信号が出力されるタイミングにおいて、スイッチング電圧がしきい値電圧より高いとき、オン信号を無効化する軽負荷モード検出部と、を備える。しきい値電圧は、接地電位であってもよい。

[0010] 同期整流方式の降圧型スイッチングレギユレータでは、スイッチングトランジスタ、同期整流用トランジスタが同時にオンしないように、デッドタイムが設けられる。重負荷時においては、出力インダクタに流れる電流は正であるため、デッドタイムにおいて、同期整流トランジスタのボディダイオードがオンし、スイッチング電圧は負電位となる。一方、軽負荷状態においては、出力インダクタに流れる電流が負となるため、デッドタイムにおいて、スイッチングトランジスタのボディダイオードがオンする。スイッチングトランジスタのボディダイオードに電流が流れるとき、スイッチング電圧は正電位となるため、スイッチング電位としきい値電圧を比較することにより、軽負荷状態の発生を検出することができる。こうして軽負荷状態を検出し、オン信号を無効化することにより、スイッチングトランジスタがオンするのを防止する。その結果、出力電圧は上昇し、やがて出力電圧が基準電圧まで低下するまでの期間、スイッチング動作は停止するため、ゲートドライブ電流を低減し、高効率ィ匕を図ることができる。

[0011] 軽負荷モード検出部は、第 2制御信号が入力され、出力監視コンパレータ力オン信号が出力されるタイミングにお！/、て、スイッチング電圧がしき！/、値電圧より高!、とき第 2制御信号を遅延してパルス変調器へと出力してもよい。そして、パルス変調器は、遅延した第 2制御信号とオン信号との論理演算結果にもとづきパルス信号を生成してもよい。

第 2制御信号とオン信号を ANDゲートなどで論理演算することにより、第 2制御信号が遅延された場合に、オン信号を無効化することができる。 [0012] 軽負荷モード検出部は、スイッチングトランジスタおよび同期整流用トランジスタの接続点のスイッチング電圧を、しきい値電圧と比較する軽負荷検出用コンパレータと、第 2制御信号によりセットされ、軽負荷検出用コンパレータの出力信号によりリセットされる第 1フリップフロップ回路と、第 1フリップフロップ回路がセットされた状態においてアクティブとなり、第 2制御信号を遅延し、非アクティブの状態においては、第 2制御信号を遅延せずに出力する遅延回路と、を含んでもよい。パルス変調器は、遅延回路の出力信号とオン信号との論理演算結果にもとづきパルス信号を生成してもよい。

軽負荷検出用コンパレータを設け、第 2制御信号に遅延を与える遅延回路のァクテイブ、非アクティブを、この軽負荷検出用コンパレータの出力信号にもとづいて制御することにより、軽負荷時にオン信号を無効化することができる。

[0013] 遅延回路は、電源電圧と接地間に直列に接続された第 1トランジスタ、遅延抵抗および第 2トランジスタと、遅延抵抗および第 2トランジスタの接続点と、接地間に直列に接続された遅延キャパシタおよび第 3トランジスタと、を含んでもよい。第 1、第 2トランジスタの制御端子に第 2制御信号が入力されるとともに、第 3トランジスタの制御端子に第 1フリップフロップ回路の出力が入力され、遅延抵抗および第 2トランジスタの接続点を、当該遅延回路の出力端子としてもよい。

この場合、第 3トランジスタがオンの期間、遅延キャパシタと遅延抵抗により CR回路が構成され、第 2制御信号に遅延を与えることができる。

[0014] ノルス変調器は、オン信号によりセットされる第 2フリップフロップ回路と、第 2フリツプフロップ回路がセットされて力もオン時間経過後に、第 2フリップフロップ回路をリセットするオン時間設定回路と、を含み、第 2フリップフロップ回路の出力信号をパルス信号として出力してもよい。

この場合、スイッチングトランジスタがオンするオン時間をオン時間設定回路により自由に設定することができる。

[0015] ドライバ回路は、ノルス信号を反転した信号によりセットされ、オン信号によりリセットされる第 3フリップフロップ回路を含み、当該第 3フリップフロップ回路の出力信号にもとづき、第 2制御信号を生成してもよい。この場合、軽負荷時においてオン信号が無効化された場合にも、同期整流用トランジスタを好適にオフすることができる。

[0016] 本発明の別の態様は、降圧型スイッチングレギユレータである。この降圧型スィッチングレギユレータは、入力端子と接地間に直列に接続されたスイッチングトランジスタおよび同期整流用トランジスタを含むスイッチングレギユレータ出力回路と、スィッチングトランジスタおよび同期整流用トランジスタを駆動する上述の制御回路と、を備える。

この態様によると、降圧型スイッチングレギユレータの出力電流が低下した場合の効率を改善することができる。

[0017] 本発明のさらに別の態様は、電子機器である。この電子機器は、電池と、マイクロプ口セッサと、電池の電圧を降圧してマイクロプロセッサに供給する上述の降圧型スイツチングレギユレータと、を備える。

この態様によると、マイクロプロセッサの消費電流が低下した場合における、降圧型スイッチングレギユレータの効率を改善することができ、電池の寿命を延ばすことができる。

[0018] なお、以上の構成要素の任意の組合せや配置の変更、ならびに本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

発明の効果

[0019] 本発明に係る降圧型スイッチングレギユレータの制御回路によれば、軽負荷時の効率を改善することができる。

図面の簡単な説明

[0020] 実施の形態について、図面を参照しながら説明する。これらの図は、具体例を示すものであり、発明を限定するものではない。また、いくつかの図面において、同一または同等の構成要素には同一の符号を付している。

[図 1]第 1の実施の形態に係る降圧型スイッチングレギユレータの構成を示す回路図である。

[図 2]図 1の降圧型スイッチングレギユレータを搭載した電子機器の構成を示すブロック図である。

[図 3]図 1のドライバ回路の構成を示す回路図である。

[図 4]図 1の降圧型スイッチングレギユレータの動作状態を示すタイムチャートである。

[図 5]重負荷時における図 1の降圧型スイッチングレギユレータの動作波形図である。

[図 6]軽負荷時における図 1の降圧型スイッチングレギユレータの動作波形図である。

[図 7]図 7 (a)、（b)は、それぞれ重負荷、軽負荷時におけるインダクタ電流、出力電流を示す動作波形図である。

[図 8]第 2の実施の形態に係る降圧型スイッチングレギユレータの構成を示す回路図である。

[図 9]図 8のドライバ回路の構成を示す回路図である。

[図 10]重負荷時における図 8の降圧型スイッチングレギユレータの動作波形図である [図 11]軽負荷時における図 8の降圧型スイッチングレギユレータの動作波形図である符号の説明

Ml スイッチングトランジスタ、 M2 同期整流用トランジスタ、 L1 出力インダクタ、 Co 出力キャパシタ、 D1 ボディダイオード、 D2 ボディダイオード、 10 出力監視コンパレータ、 12 ノルス変調器、 14 ANDゲート、 16 第 2RSフリツプフロップ回路、 18 オン時間設定回路、 20 ドライバ回路、 21 第 3RSフリツプフロップ回路、 22 第 1デッドタイム生成回路、 24 第 2デッドタイム生成回路、

26 第 1バッファ回路、 28 第 2バッファ回路、 30 軽負荷モード検出部、 32 軽負荷検出用コンパレータ、 34 第 1RSフリップフロップ回路、 36 遅延回路、 100 制御回路、 102 第 1スイッチング端子、 104 第 2スイッチング端子、 106 帰還端子、 108 スイッチング電圧検出端子、 120 スイッチングレギユレータ出力回路、 200 降圧型スイッチングレギユレータ、 202 入力端子、 204 出力端子、 300 電子機器、 310 電池、 320 マイクロプロセッサ、 Vgl 第 1制御信号、 Vg2 第 2制御信号、 M10 第 1トランジスタ、 M12 第 2トランジスタ、 Ml 4 第 3トランジスタ、 C10 遅延キャパシタ、 R10 遅延抵抗、 SIG10 オン信号、 SIG12 軽負荷検出信号、 SIG16 ノルス信号、 SIG18 リセット信号、 SI G20 比較信号。

発明を実施するための最良の形態

[0022] (第 1の実施の形態）

図 1は、第 1の実施の形態に係る降圧型スイッチングレギユレータ 200の構成を示す回路図である。図 2は、図 1の降圧型スイッチングレギユレータ 200を搭載した電子機器 300の構成を示すブロック図である。電子機器 300は、たとえばノート型パソコンであり、電池 310、マイクロプロセッサ 320、降圧型スイッチングレギユレータ 200を備える。

電池 310は、たとえば複数リチウムイオン電池のセルで構成され、 12V程度の電池電圧 Vbatを出力する。マイクロプロセッサ 320は、様々な演算処理を行い、また電子機器 300全体を統括的に制御するブロックであり、電源電圧が 1. 5V程度で動作する LSIである。

[0023] 本実施形態に係る降圧型スイッチングレギユレータ 200は、 12V程度の電池電圧 V batを降圧して、マイクロプロセッサ 320の電源電圧として供給する。マイクロプロセッサ 320は、演算処理を行う際には消費電流が大きぐ演算処理を行わない待機状態においては、消費電流を低下させ、省電力化を図る。したがって、降圧型スィッチングレギユレータ 200からマイクロプロセッサ 320に流れる電流 loutは、マイクロプロセッサ 320の動作状態によって大きく変化する。本実施の形態に係る降圧型スィッチングレギユレータ 200は、消費電流が非常に小さいモードで動作するデバイスを負荷として高効率に電圧変換を行う用途に好適に使用される。以下、図 1をもとに、降圧型スイッチングレギユレータ 200の構成について詳細に説明する。

[0024] 降圧型スイッチングレギユレータ 200は、スイッチングレギユレータ出力回路 120と制御回路 100を含む。スイッチングレギユレータ出力回路 120は、一般的な同期整流方式の降圧型スイッチングレギユレータの出力回路であって、入力端子 202に印カロされた入力電圧 Vinを降圧し、出力端子 204から出力電圧 Voutを出力する。入力電圧 Vinは、図 2の電池電圧 Vbatである。入力端子 202と接地間には、スイッチングトランジスタ Ml、同期整流用トランジスタ M2が直列に接続される。スイッチングトランジスタ Ml、同期整流用トランジスタ M2は Nチャンネル MOSトランジスタであり、ゲートに印加される第 1制御信号 Vgl、第 2制御信号 Vg2によりオンオフが制御される。図中、 Dl、 D2で示すのは、スイッチングトランジスタ Ml、同期整流用トランジスタ M 2のバックゲートおよびドレイン間に存在するボディダイオード（寄生ダイオードである

) o

[0025] スイッチングトランジスタ Mlと同期整流用トランジスタ M2の接続点と出力端子 204 の間には、出力インダクタ L1が設けられる。出力キャパシタ Coは、出力端子 204と接地間に設けられる。本実施の形態において、スイッチングトランジスタ Mlと同期整流用トランジスタ M2の接続点の電圧をスイッチング電圧 Vswという。また、出力インダクタ L1に流れる電流をインダクタ電流 ILといいう。このインダクタ電流 ILは、出力キャパシタ Coに向力つて流れる向きを正とする。また、出力キャパシタ Coから出力端子 204 を介して負荷に流れる電流を出力電流 loutと、う。

[0026] 制御回路 100は、スイッチングトランジスタ Ml、同期整流用トランジスタ M2のゲートに印加すべき第 1制御信号 Vgl、第 2制御信号 Vg2を生成し、スイッチングトランジスタ Ml、同期整流用トランジスタ M2のオン、オフを制御する。降圧型スイッチングレギユレータ 200は、スイッチングトランジスタ Ml、同期整流用トランジスタ M2が交互にオン、オフを繰り返すことにより、出力インダクタ L1によりエネルギ変換が行われ、入力電圧 Vinが降圧される。降圧された電圧は、出力インダクタ Ll、出力キャパシタ Coによって平滑ィ匕され、出力電圧 Voutとして出力される。

[0027] 制御回路 100は、ひとつの半導体基板に集積ィ匕された LSIチップである。本実施の形態においては、スイッチングトランジスタ Ml、同期整流用トランジスタ M2は制御回路 100の外部に設けられる力制御回路 100に内蔵してもよい。制御回路 100は、入出力用の端子として、第 1スイッチング端子 102、第 2スイッチング端子 104、帰還端子 106、スイッチング電圧検出端子 108を備える。第 1スイッチング端子 102は、スイッチングトランジスタ M 1のゲートに接続され、第 2スイッチング端子 104は同期整流用トランジスタ M2のゲートに接続される。第 1スイッチング端子 102、第 2スィッチング端子 104からはそれぞれ第 1制御信号 Vgl、第 2制御信号 Vg2が出力される。帰還端子 106は、降圧型スイッチングレギユレータ 200の出力端子 204と接続され、降圧型スイッチングレギユレータ 200の出力電圧 Voutが帰還される端子である。スイツチング電圧検出端子 108は、スイッチングトランジスタ Ml、同期整流用トランジスタ M2の接続点と接続され、スイッチング電圧 Vswが入力される。

[0028] 制御回路 100は、出力監視コンパレータ 10、パルス変調器 12、ドライバ回路 20、軽負荷モード検出部 30を含む。この制御回路 100は、所定のオン時間 Tonの期間、スイッチングトランジスタ Mlをオンし、同期整流用トランジスタ M2をオフする第 1状態と、同期整流用トランジスタ M2をオンし、スイッチングトランジスタ Mlをオフする第 2 状態を交互に繰り返す。第 1状態と第 2状態の間には、スイッチングトランジスタ Ml、同期整流用トランジスタ M2がいずれもオンしない期間（以下、デッドタイム Tdという）が設けられる。

[0029] 制御回路 100は、第 1状態において、所定のオン時間 Tonの間、スイッチングトランジスタ Mlを介して出力キャパシタ Coを充電し、出力電圧 Voutをわずかに上昇させる。オン時間 Ton経過後、第 2状態に移行し、同期整流用トランジスタ M2をオンする。第 2状態において、出力電圧 Voutが所定の基準電圧 Vrefまで低下すると、制御回路 100は再度第 1状態に移行する。

[0030] この第 1、第 2状態間の遷移は、出力監視コンパレータ 10、パルス変調器 12によつて行われる。出力監視コンパレータ 10は、反転入力端子に降圧型スイッチングレギュレータ 200の出力電圧 Voutが入力され、非反転入力端子に基準電圧 Vrefが入力される。出力監視コンパレータ 10は、降圧型スイッチングレギユレータ 200の出力電圧 Voutと、基準電圧 Vrefとを比較し、出力電圧 Voutが基準電圧 Vre;fより低くなるとハィレベルのオン信号 SIG10を出力する。パルス変調器 12は、出力監視コンパレータ 10力もオン信号 SIG10が出力されてから所定のオン時間 Ton、ハイレベルとなるパルス信号 SIG 16を生成する。出力監視コンパレータ 10は、出力電圧 Voutを抵抗により分圧して基準電圧 Vrefと比較してもよヽ。

[0031] パルス変調器 12は、 ANDゲート 14、第 2RSフリップフロップ回路 16、オン時間設定回路 18を含む。 ANDゲート 14は、出力監視コンパレータ 10から出力されるオン信号 SIG10と、軽負荷モード検出部 30から出力される軽負荷検出信号 SIG12の論理積を出力する。第 2RSフリップフロップ回路 16のセット端子には、 ANDゲート 14 の出力信号 SIG14が入力されており、軽負荷検出信号 SIG12がハイレベルのとき、オン信号 SIG10によりセットされる。

[0032] オン時間設定回路 18には、第 2RSフリップフロップ回路 16の反転出力信号 SIG1 6'が入力される。オン時間設定回路 18は、第 2RSフリップフロップ回路 16がセットされて力所定のオン時間 Ton経過後に、ハイレベルのリセット信号 SIG18を出力する。このリセット信号 SIG18により第 2RSフリップフロップ回路 16はリセットされる。第 2 RSフリップフロップ回路 16の出力信号 SIG16は、出力監視コンパレータ 10力もオン信号 SIG10が出力されてからオン時間 Tonが経過するまでの期間、ハイレベルとなり、その後、再度オン信号 SIG10が出力されるまでの期間、ローレベルとなる。パルス変調器 12は、第 2RSフリップフロップ回路 16の出力信号 SIG16および反転出力信号 SIG 16 'をパルス信号として出力する。

[0033] ドライバ回路 20は、パルス変調器 12から出力されるパルス信号 SIG16、 SIG16' および出力監視コンパレータ 10から出力されるオン信号 SIG10にもとづき、スィッチングトランジスタ Mlおよび同期整流用トランジスタ M2をデッドタイム Tdを挟んで交互にオンする。図 3は、ドライバ回路 20の構成を示す回路図である。ドライバ回路 20 は、第 3RSフリップフロップ回路 21、第 1デッドタイム生成回路 22、第 2デッドタイム生成回路 24、第 1バッファ回路 26、第 2バッファ回路 28を含む。

[0034] 第 1デッドタイム生成回路 22、第 1バッファ回路 26は、パルス信号 SIG 16にもとづき第 1制御信号 Vglを生成する。第 1デッドタイム生成回路 22は、パルス信号 SIG16 の立ち上がりエッジ（以下、ポジエッジという）から所定のデッドタイム Td経過後にその出力をハイレベルとし、パルス信号 SIG16の立ち下がりエッジ（以下、ネガエッジという）と同時にその出力をローレベルとする。第 1バッファ回路 26は、第 1デッドタイム生成回路 22の出力信号にもとづき、第 1制御信号 Vglを生成する。

[0035] 第 3RSフリップフロップ回路 21、第 2デッドタイム生成回路 24、第 2バッファ回路 28 は、パルス信号 SIG16'にもとづき第 2制御信号 Vg2を生成する。第 3RSフリップフロップ回路 21のセット端子には、パルス信号 SIG16'が入力され、リセット端子には、ォン信号 SIG10が入力される。第 3RSフリップフロップ回路 21の出力信号 SIG17は、第 2デッドタイム生成回路 24に入力される。第 2デッドタイム生成回路 24は、第 3RS フリップフロップ回路 21の出力信号 SIG17のポジエッジから所定のデッドタイム Td経過後にその出力をノ、ィレベルとし、出力信号 SIG17のネガエッジと同時にその出力をローレベルとする。第 2バッファ回路 28は、第 2デッドタイム生成回路 24の出力信号にもとづき第 2制御信号 Vg2を生成する。

[0036] スイッチングトランジスタ Mlおよび同期整流用トランジスタ M2はそれぞれ、第 1制御信号 Vgl、第 2制御信号 Vg2がハイレベルの期間にオンすることから、デッドタイム Tdの期間、スイッチングトランジスタ Ml、同期整流用トランジスタ M2はいずれもオフとなる。

[0037] ここで、出力監視コンパレータ 10、パルス変調器 12、ドライバ回路 20、スイッチングレギユレータ出力回路 120の動作について図 4をもとに説明する。図 4は、降圧型スィツチングレギユレータ 200の動作状態を示すタイムチャートである。ここでは説明の簡略化のため、軽負荷検出信号 SIG12はハイレベルであるとし、 ANDゲート 14を無視して考える。

時刻 TOに、出力電圧 Voutが基準電圧 Vrofより低くなると、出力監視コンパレータ 10からハイレベルのオン信号 SIG10が出力される。このオン信号 SIG10によって、第 2RSフリップフロップ回路 16はセットされ、パルス信号 SIG 16はハイレベルとなる。

[0038] パルス信号 SIG16がハイレベルとなつてからデッドタイム Td経過後の時刻 T1に、ドライバ回路 20は第 1制御信号 Vg 1をノヽィレベルとしてスイッチングトランジスタ M 1をオンし、出力電圧 Voutを上昇させる。また、オン時間設定回路 18は、時刻 TO力所定のオン時間 Ton経過後の時刻 T2に、ハイレベルのリセット信号 SIG18を出力する。このリセット信号 SIG18によって第 2RSフリップフロップ回路 16はリセットされ、パルス信号 SIG16はローレベルとなる。ドライバ回路 20は、時刻 T2に第 1制御信号 Vgl をローレベルとしてスイッチングトランジスタ Mlをオフする。

[0039] ドライバ回路 20は、時刻 T2からデッドタイム Td経過後の時刻 T3に、第 2制御信号 Vg2をノヽィレベルとする。第 2制御信号 Vg2がハイレベルとなると、同期整流用トランジスタ M2がオンし、出力電圧 Voutが下降し始める。その後、時刻 T4に、出力電圧 Voutが再度、基準電圧 Vrefまで低下すると、出力監視コンパレータ 10はハイレべルのオン信号 SIG10を出力し、第 2RSフリップフロップ回路 16をセットする。 [0040] 図 4に示すように、軽負荷検出信号 SIG12がハイレベルのとき、第 2RSフリップフロップ回路 16の反転出力信号 SIG16'と、第 3RSフリップフロップ回路 21の出力信号 SIG17は同じ信号となっている。したがって、重負荷時のみ考えた場合、第 3RSフリップフロップ回路 21は設けなくてもよいことになる。第 3RSフリップフロップ回路 21を設ける理由につヽては後述する。

[0041] 本実施の形態に係る降圧型スイッチングレギユレータ 200は、時刻 T0〜T4の状態を繰り返すことにより、スイッチングトランジスタ Ml、同期整流用トランジスタ M2を駆動し、出力電圧 Voutを所定の基準電圧 Vrefに安定ィ匕する。

[0042] 図 1に戻る。本実施の形態に係る制御回路 100は、軽負荷時における効率を改善するために、軽負荷モード検出部 30をさらに備える。軽負荷モード検出部 30は、スィツチング電圧 Vswと接地電位 (0V)とを比較し、出力監視コンパレータ 10からハイレベルのオン信号 SIG10が出力されるタイミングにおいて、スイッチング電圧 Vswが接地電位より高いとき、オン信号 SIG10を強制的にローレベルに固定して無効化する。

[0043] 軽負荷モード検出部 30は、軽負荷検出用コンパレータ 32、第 1RSフリップフロップ回路 34、遅延回路 36を含む。

軽負荷検出用コンパレータ 32の非反転入力端子は接地されており、反転入力端子にはスイッチング電圧 Vswが入力される。軽負荷検出用コンパレータ 32は、スイツチング電圧 Vswと接地電位とを比較し、 Vswく 0Vのときハイレベル、 Vsw>0Vのときローレベルとなる比較信号 SIG20を出力する。

[0044] 第 1RSフリップフロップ回路 34のリセット端子は、軽負荷検出用コンパレータ 32の出力端子と接続され、比較信号 SIG20が入力される。また、第 1RSフリップフロップ回路 34のセット端子は、第 2スイッチング端子 104と接続され、第 2制御信号 Vg2が入力される。第 1RSフリップフロップ回路 34の出力信号 SIG22は、遅延回路 36へと出力される。

[0045] 遅延回路 36は、第 1RSフリップフロップ回路 34がセットされた状態においてァクテイブとなり、同期整流用トランジスタ M2の第 2制御信号 Vg2を遅延し、非アクティブの状態においては、第 2制御信号 Vg2を遅延せずに出力する。遅延回路 36の出力信号は、軽負荷検出信号 SIG12としてパルス変調器 12に出力される。 [0046] 遅延回路 36は、第 1トランジスタ M10、第 2トランジスタ M12、第 3トランジスタ M14 、遅延抵抗 R10、遅延キャパシタ CIOを含む。

遅延回路 36は、電源電圧と接地間に直列に接続された第 1トランジスタ M10、遅延抵抗 R10および第 2トランジスタ M12を含む。第 1トランジスタ M10、第 2トランジスタ M12のゲートは共通に接続され、第 2制御信号 Vg2が入力される。第 1トランジスタ M10、第 2トランジスタ M12、遅延抵抗 RIOは第 2制御信号 Vg2を反転して出力するインバータである。

[0047] 遅延抵抗 R10と第 2トランジスタ M12の接続点と接地間には、遅延キャパシタ C10 および第 3トランジスタ M14が直列に接続される。第 3トランジスタ M14の制御端子であるゲートには、第 1RSフリップフロップ回路 34の出力信号 SIG22が入力される。第 3トランジスタ M14は、第 1RSフリップフロップ回路 34の出力信号 SIG22がハイレべルのときオン、出力信号 SIG22がローレベルのときオフとなる。第 3トランジスタ M14 がオンのとき、遅延キャパシタ C10と遅延抵抗 R10とによって CR回路が形成され、遅延回路 36の出力信号 SIG12は CR時定数に従って上昇する。一方、第 3トランジスタ M14がオフのとき、遅延キャパシタ C10の一端は開放されるため、 CR回路は構成されず、遅延回路 36は第 2制御信号 Vg2を遅延せずに出力する。このようにして、遅延回路 36は第 1RSフリップフロップ回路 34の出力信号 SIG22にもとづき、ァクティブ、非アクティブの状態が切り替えられる。

[0048] 以上のように構成された降圧型スイッチングレギユレータ 200の動作につ!、て図 5、図 6をもとに説明する。図 5は、重負荷時における降圧型スイッチングレギユレータ 20 0の動作波形図を示す。図 6は、軽負荷時における降圧型スイッチングレギユレータ 2 00の動作波形図を示す。また、図 7 (a)、（b)は、それぞれ重負荷、軽負荷時におけるインダクタ電流 IL、出力電流 loutを示す。

[0049] はじめに、重負荷時の動作について図 5および図 7 (a)を参照しつつ説明する。

図 5において、時刻 T0〜T1の期間は、同期整流用トランジスタ Μ2がオンの状態を示している。同期整流用トランジスタ Μ2がオンのとき、スイッチング電圧 Vswはほぼ接地電位となる。図 4で説明したように、同期整流用トランジスタ M2がオンの期間においては、出力電圧 Voutは時間とともに低下する。時刻 T1に、出力電圧 Voutが基準電圧 Vrefを下回ると、出力監視コンパレータ 10の出力であるオン信号 SIG 10はハイレベルとなる。

[0050] 時刻 T1にオン信号 SIG10がハイレベルとなると、ドライバ回路 20は、第 2制御信号 Vg2をハイレベルからローレベルに切り替え、同期整流用トランジスタ M2をオフする。このとき、遅延回路 36は非アクティブであり、第 2制御信号 Vg2を反転して出力するため、軽負荷検出信号 SIG12は時刻 T1にハイレベルとなる。時刻 T1に、オン信号 S IG10、軽負荷検出信号 SIG12がともにハイレベルとなると、 ANDゲート 14の出力信号 SIG14はハイレベルとなり、第 2RSフリップフロップ回路 16がセットされ、パルス信号 SIG16がハイレベルとなる。

[0051] ここで、重負荷時におけるインダクタ電流 ILの向きに着目する。図 7 (a)に示すように、スイッチングトランジスタ Mlがオンする第 1期間 Tplおよび同期整流用トランジスタ M2がオンする第 2期間 Tp2のいずれにおいても、インダクタ電流 ILは、正である。したがって、スイッチングトランジスタ Ml、同期整流用トランジスタ M2はいずれもオフされるデッドタイムの期間、インダクタ電流 ILは、ボディダイオード D2を介して供給される。ボディダイオード D2を介して接地からインダクタ電流 ILが流れると、スィッチング電圧 Vswは、接地電位よりもボディダイオード D2の順方向電圧 Vfだけ低、電圧 Vfとなる。

[0052] 時刻 T1にボディダイオード D2がオンし、スイッチング電圧 Vswが負となると、軽負荷検出用コンパレータ 32はハイレベルの比較信号 SIG20を出力する。ハイレベルの比較信号 SIG20によって第 1RSフリップフロップ回路 34はリセットされ、第 1RSフリツプフロップ回路 34の出力信号 SIG22はローレベルとなる。第 1RSフリップフロップ回路 34の出力信号 SIG22がローレベルのとき、遅延回路 36は非アクティブとなるため、第 2制御信号 Vg2を反転して出力する。その結果、軽負荷検出信号 SIG12はハイレベルとなる。オン信号 SIG10、軽負荷検出信号 SIG12がともにノ、ィレベルとなると、 ANDゲート 14の出力信号 SIG14もハイレベルとなるため、第 2RSフリップフロップ回路 16がセットされ、パルス信号 SIG16がハイレベルとなる。

[0053] ドライバ回路 20は、時刻 T1にパルス信号 SIG 16がハイレベルとなつてからデッドタィム Td経過後の時刻 T2に第 1制御信号 Vglをノヽィレベルとしてスイッチングトランジスタ Mlをオンする。スイッチングトランジスタ Mlがオンの期間、スイッチング電圧 Vs wは、入力電圧 Vinにほぼ等しくなる。スイッチングトランジスタ Mlがオンされると、出力電圧 Voutは上昇を開始する。

[0054] 時刻 T1から所定のオン時間 Ton経過後の時刻 T3に、第 2RSフリップフロップ回路 16がリセットされ、パルス信号 SIG16はローレベルとなる。同時にドライバ回路 20は、第 1制御信号 Vglをローレベルとしてスイッチングトランジスタ Mlをオフする。時刻 T3にスイッチングトランジスタ Mlがオフされると、スイッチングトランジスタ Ml、同期整流用トランジスタ M2が両方ともオフとなる。その結果、インダクタ電流 ILは、時刻 T 0〜T1と同様に、ボディダイオード D2を介して供給される。この間、スイッチング電圧 Vswは一 Vfとなり、比較信号 SIG20はハイレベルとなる。このとき、第 1RSフリップフロップ回路 34はリセット状態であるため、その出力信号 SIG22は変化しない。

[0055] 時刻 T3から所定のデッドタイム Td経過後の時刻 T4に、ドライバ回路 20は、第 2制御信号 Vg2をノヽィレベルとして同期整流用トランジスタ M2をオンする。このとき、遅延回路 36は非アクティブであるため、軽負荷検出信号 SIG12は遅延無くローレベルに遷移する。時刻 T5に、出力電圧 Voutが基準電圧 Vrefまで低下すると、出力監視コンパレータ 10は再度、ハイレベルのオン信号 SIG10を出力する。

[0056] このように、本実施の形態に係る降圧型スイッチングレギユレータ 200は、重負荷時において、時刻 T1〜時刻 T5に示す動作を一周期として降圧動作を行い、出力電圧 Vtoutを基準電圧 Vref付近に安定させる。

[0057] 次に、降圧型スイッチングレギユレータ 200の軽負荷時の動作について図 6および図 7 (b)を参照しつつ説明する。図 6において、時刻 T0〜T4までは重負荷の状態を示しており、時刻 Τ4に軽負荷に切り替わつたものとする。

時刻 Τ4に軽負荷に切り替わると、インダクタ電流 ILおよび出力電流 loutは、図 7 (b )に示す波形となる。図 7 (b)で斜線を付した部分は、インダクタ電流 ILが負となっている。したがって、スイッチングトランジスタ Ml、同期整流用トランジスタ M2がともにオフするデッドタイムにお、て、インダクタ電流 ILは出力キャパシタ Coからボディダイオード D1を介して入力端子 202に流れることになる。このとき、ボディダイオード D1 はオンするため、スイッチング電圧 Vswは、入力端子 202に印加される入力電圧 Vin よりも順方向電圧 Vfだけ高ヽ電圧 Vin + Vfとなる。

[0058] 図 6に戻る。時刻 T4以降、出力電圧 Voutは徐々に低下していく。時刻 T5に出力電圧 Voutが基準電圧 Vre;fより低くなると、出力監視コンパレータ 10はハイレベルのオン信号 SIG10を出力する。このオン信号 SIG10によって、ドライバ回路 20内部の第 3RSフリップフロップ回路 21はリセットされるため、第 2制御信号 Vg2はローレベルとなり、同期整流用トランジスタ M2がオフされる。時刻 T5に同期整流用トランジスタ M2がオフすると、図 7 (b)で説明したように、ボディダイオード D1を介してインダクタ電流 ILが流れることになる。その結果、スイッチング電圧 Vswは、 Vin+Vfまで上昇し、出力電圧 Voutもこれにともなって上昇する。

[0059] ここで、時刻 T5における軽負荷モード検出部 30の動作に着目する。時刻 T5においては、 Vsw>0Vであるため、比較信号 SIG20はローレベルのままとなる。したがつて、第 1RSフリップフロップ回路 34はリセットされず、その出力信号 SIG22はハイレベルを保持し続ける。出力信号 SIG22がハイレベルのとき、第 3トランジスタ M14はオンとなり、遅延回路 36はアクティブとなり、軽負荷検出信号 SIG12は時定数を持つて上昇していく。時刻 T5において、オン信号 SIG10はハイレベルである力軽負荷検出信号 SIG12は遅延されることによりローレベルとなるため、 ANDゲート 14の出力信号 SIG14は、ローレベルとなる。その結果、時刻 T5において、第 2RSフリップフロップ回路 16がセットされず、パルス信号 SIG 16はローレベルを保持し続ける。

[0060] パルス信号 SIG16がローレベルを保持し続けると、ドライバ回路 20によるスィッチングトランジスタ Ml、同期整流用トランジスタ M2の駆動が停止する。時刻 T5以降、スイッチングトランジスタ Ml、同期整流用トランジスタ M2がともにハイインピーダンスとなると、スイッチングレギユレータ出力回路 120の出力インダクタ Ll、出力キャパシタ Coにより LC共振が誘起され、出力電圧 Voutは振動しながら徐々に低下していく。こうして出力電圧 Voutが基準電圧 Vrefに低下するまでの期間、スイッチングトランジスタ Ml、同期整流用トランジスタ M2のスイッチング動作が停止される。

[0061] 以上のように、本実施の形態に係る降圧型スイッチングレギユレータ 200によれば、軽負荷時においてスイッチングトランジスタ Ml、同期整流用トランジスタ M2のスイツチング動作を停止することにより、ゲートドライブ電流を低減することができる。ゲートドライブ電流を低減することにより、降圧型スイッチングレギユレータ 200全体の変換効率を改善することができる。

[0062] 軽負荷状態の検出には、抵抗素子による電圧降下ではなぐ接地から入力電圧より広い範囲でフルスイングするスイッチング電圧 Vswをモニタする。その結果、軽負荷検出用コンパレータ 32として高性能なコンパレータを用いる必要がないため、回路面積の増大を抑えることができる。

[0063] また、パルス変調器 12は、遅延した第 2制御信号 Vg2すなわち軽負荷検出信号 SI G12とオン信号 SIG10を ANDゲート 14により論理演算し、その結果にもとづきパルス信号 SIG16を生成する。その結果、第 2制御信号 Vg2が遅延される軽負荷状態において、オン信号 SIG10を無効化し、スイッチング動作を停止することができる。

[0064] さらに、軽負荷検出用コンパレータ 32を設け、第 2制御信号 Vg2に遅延を与える遅延回路 36のアクティブ、非アクティブを、スイッチング電圧 Vswにもとづいて切り替えることにより、第 2制御信号 Vg2を軽負荷時のみ遅延してオン信号 SIG10を無効化し、スイッチング動作を停止することができる。

[0065] (第 2の実施の形態）

図 8は、第 2の実施の形態に係る降圧型スイッチングレギユレータ 200aの構成を示す回路図である。同図において、図 1と同一もしくは同等の構成要素には同一の符号を付し、適宜説明を省略する。以下では、第 1の実施の形態で説明した図 1の降圧型スイッチングレギユレータ 200との相違点を中心に説明する。

[0066] 図 8の制御回路 100aは、図 1の制御回路 100と、軽負荷モード検出部 30およびドライバ回路 20内部の構成を異にする。

図 8の軽負荷モード検出部 30aは、図 1の軽負荷モード検出部 30に加えて、第 3デッドタイム生成回路 40、インバータ 44、 ANDゲート 46を更に備える。

第 3デッドタイム生成回路 40は、第 2制御信号 Vg2のネガエッジを遅延した信号 SI G30を出力する。インバータ 44は、第 3デッドタイム生成回路 40の出力信号 SIG30 を反転する。 ANDゲート 46は、遅延回路 36の出力信号 SIG12と、インバータ 44の出力信号 SIG32の論理積をとつて出力する。軽負荷モード検出部 30aからパルス変調器 12へは、 ANDゲート 46の出力信号 SIG12'が出力される。 [0067] 図 9は、図 8のドライバ回路 20aの構成を示す回路図である。ドライバ回路 20aは、パルス変調器 12から出力されるノルス信号 SIG16および出力監視コンパレータ 10 力も出力されるオン信号 SIG10にもとづき、スイッチングトランジスタ Mlおよび同期整流用トランジスタ M2をデッドタイム Tdを挟んで交互にオンする。ドライバ回路 20は、第 1バッファ回路 26、第 4デッドタイム生成回路 42、インバータ 48、第 3RSフリップフロップ回路 21、第 2バッファ回路 28を含む。

第 1バッファ回路 26は、パルス信号 SIG16にもとづき第 1制御信号 Vglを生成する

[0068] 第 4デッドタイム生成回路 42、インバータ 48、第 3RSフリップフロップ回路 21、第 2 ノッファ回路 28は、パルス信号 SIG 16にもとづき第 2制御信号 Vg2を生成する。第 4 デッドタイム生成回路 42は、パルス信号 SIG 16のネガエッジから所定のデッドタイム Td経過後にその出力をローレベルとし、パルス信号 SIG16のポジエッジと同時にその出力をノヽィレベルとする。インバータ 48は、第 4デッドタイム生成回路 42の出力信号 SIG24を反転する。第 3RSフリップフロップ回路 21のセット端子には、インバータ 4 8の出力信号 SIG26が入力され、リセット端子には、出力監視コンパレータ 10から出力されるオン信号 SIG10が入力される。第 2バッファ回路 28は、第 3RSフリップフロップ回路 21の出力信号 SIG28にもとづき第 2制御信号 Vg2を生成する。

[0069] 以上のように構成された第 2の実施の形態に係る降圧型スイッチングレギユレータ 2 00の動作について図 10、図 11をもとに説明する。図 10は、重負荷時における降圧型スイッチングレギユレータ 200aの動作波形図を示す。図 11は、軽負荷時における降圧型スイッチングレギユレータ 200aの動作波形図を示す。

[0070] はじめに、重負荷時の動作について図 10を参照しつつ説明する。

図 10において、時刻 T0〜T1の期間は、同期整流用トランジスタ Μ2がオンの状態を示している。同期整流用トランジスタ Μ2がオンのとき、スイッチング電圧 Vswはほぼ接地電位となる。同期整流用トランジスタ M2がオンの期間においては、出力電圧 Voutは時間とともに低下する。時刻 T1に、出力電圧 Voutが基準電圧 Vrefを下回ると、出力監視コンパレータ 10の出力であるオン信号 SIG10はハイレベルとなる。

[0071] 時刻 T1に、オン信号 SIG10がハイレベルとなると、ドライバ回路 20aの第 3RSフリツプフロップ回路 21がリセットされ、その出力信号 SIG28および第 2制御信号 Vg2が口一レベルに遷移し、同期整流用トランジスタ M2がオフする。同期整流用トランジスタ M2がオフすると、ボディダイオード D2に電流が流れ、スイッチング電圧 Vswは負電圧となる。その結果、軽負荷検出用コンパレータ 32の出力である比較信号 SIG20はハイレベルとなり、第 1RSフリップフロップ回路 34がリセットされ、第 1RSフリップフロップ回路 34の出力信号 SIG22はローレベルとなる。出力信号 SIG22がローレベルとなることにより、遅延回路 36は非アクティブとなる。時刻 T1に遅延回路 36が非ァクテイブとなることにより、遅延回路 36の出力信号 SIG12は、第 2制御信号 Vg2を遅延なく反転した信号となる。

[0072] 第 2制御信号 Vg2のネガエッジは、第 3デッドタイム生成回路 40によって所定のデッドタイム Tdだけ遅延される。時刻 T1からデッドタイム Td経過後の時刻 T2に、第 3デッドタイム生成回路 40の出力信号 SIG30はローレベルとなり、同時にインバータ 44 の出力信号 SIG32はハイレベルとなる。

[0073] 時刻 T2にインバータ 44の出力信号 SIG32がハイレベルとなると、 ANDゲート 46 の出力信号 SIG12'はハイレベルとなる。同時に ANDゲート 14の出力信号 SIG14 も、ノ、ィレベルとなり、第 2RSフリップフロップ回路 16がセットされて第 1制御信号 Vg 1がハイレベルとなり、スイッチングトランジスタ Mlがオンする。スイッチングトランジスタ Mlがオンすると、出力電圧 Voutは上昇を開始し、基準電圧 Vrefを上回った時点で、オン信号 SIG10は再度ローレベルとなる。スイッチングトランジスタ Mlがオンの期間、スイッチング電圧 Vswは入力電圧 Vin付近の電圧となるため、軽負荷検出用コンパレータ 32の出力である比較信号 SIG20はローレベルとなる。

[0074] 時刻 T2に第 2RSフリップフロップ回路 16がセットされてから所定のオン時間 Ton経過後の時刻 T3に、ノルス信号 SIG16および第 1制御信号 Vglはローレベルとなり、スイッチングトランジスタ Mlがオフする。スイッチングトランジスタ Mlがオフすると、再びボディダイオード D2に電流が流れ、スイッチング電圧 Vswは負電圧となり、比較信号 SIG20がハイレベルとなる。

[0075] また、ドライバ回路 20aの第 4デッドタイム生成回路 42は、パルス信号 SIG16のネガエッジを遅延するため、時刻 T3からデッドタイム Td経過後の時刻 T4に、出力信号 SIG24はローレベルとなる。時刻 T4に第 3RSフリップフロップ回路 21がセットされ、第 3RSフリップフロップ回路 21の出力信号 SIG28および第 2制御信号 Vg2はノ、ィレベルとなって同期整流用トランジスタ M2がオンする。同期整流用トランジスタ M2がオンすると、スイッチング電圧 Vswは接地電位付近に固定され、比較信号 SIG20はローレベルとなり、遅延回路 36は非アクティブに設定され、第 2制御信号 Vg2を遅延なく反転した出力信号 SIG12を出力する。

[0076] 第 3デッドタイム生成回路 40は第 2制御信号 Vg2のネガエッジのみを遅延するため、その出力信号 SIG30は、時刻 T4に第 2制御信号 Vg2がハイレベルになると同時にハイレベルとなり、インバータ 44の出力信号 SIG32はローレベルとなる。この時刻 T4 に、 ANDゲート 46の出力信号 SIG12'はローレベルに遷移する。

[0077] 時刻 T4に同期整流用トランジスタ M2がオンすると、出力電圧 Voutは降下し始め、時刻 T5に再び基準電圧 Vre;fよりも低くなる。

このように、図 8の降圧型スイッチングレギユレータ 200aは、重負荷時において、時刻 T1〜時刻 T5までの動作を一周期として降圧動作を行、、基準電圧 Vref付近に安定ィ匕された出力電圧 Voutを出力する。

[0078] 次に、降圧型スイッチングレギユレータ 200aの軽負荷時の動作について図 11を参照しつつ説明する。図 11において、時刻 T0〜T4までは重負荷の状態を示しており、時刻 Τ4に軽負荷に切り替わつたものとする。

[0079] 時刻 Τ5に、出力電圧 Voutが基準電圧 Vrefを下回るとオン信号 SIG10がハイレべルとなる。オン信号 SIG10がハイレベルになると、ドライバ回路 20aは第 2制御信号 V g2をローレベルとして同期整流用トランジスタ M2をオフする。軽負荷時において、スイッチングトランジスタ Ml、同期整流用トランジスタ M2がともにオフとなると、ボディダイオード D1に電流が流れるため、スイッチング電圧 Vswは、入力電圧 Vinよりもボディダイオード D1の順方向電圧 Vfだけ高い電圧となる。このとき Vsw >0Vが成り立つて、るから、比較信号 SIG20はローレベルを維持し続ける。

[0080] 比較信号 SIG20がローレベルを維持すると、第 1RSフリップフロップ回路 34がリセットされないため、第 1RSフリップフロップ回路 34の出力信号 SIG22はハイレベルのまま固定され、遅延回路 36はアクティブとなる。第 2制御信号 Vg2がハイレベルからローレベルに変化する時刻 T5に、遅延回路 36はアクティブであるから、遅延回路 36 の出力信号 SIG12は、時定数に従って徐々に上昇していく。時刻 Τ5からデッドタイム Td経過後の時刻 Τ6に、第 3デッドタイム生成回路 40の出力信号 SIG30はローレベルとなる。

[0081] 時刻 T6に第 3デッドタイム生成回路 40の出力信号 SIG30がローレベルとなり、インバータ 44の出力信号 SIG32がハイレベルとなる力遅延回路 36の出力信号 SIG12 はハイレベルに達していないため、 ANDゲート 46の出力信号 SIG12'はハイレベルに遷移しない。その後、時刻 T7に遅延回路 36の出力信号 SIG12はハイレベルに達すると、 ANDゲート 46の出力信号 SIG12'はハイレベルとなる。

[0082] このとき、すでにオン信号 SIG10はローレベルとなっているため、 ANDゲート 14の出力信号 SIG14はハイレベルに遷移せず、ローレベルが持続する。その結果、第 2 RSフリップフロップ回路 16がセットされず、パルス信号 SIG16がハイレベルとならないため、スイッチングトランジスタ Ml、同期整流用トランジスタ M2がいずれもオフとなりスイッチング動作が停止する。

[0083] このように、本実施の形態に係る降圧型スイッチングレギユレータ 200aは、第 1の実施の形態に係る降圧型スイッチングレギユレータ 200と同様に、軽負荷時においてスイッチングトランジスタ Ml、同期整流用トランジスタ M2のスイッチング動作を停止することにより、ゲートドライブ電流を低減することができる。ゲートドライブ電流を低減することにより、降圧型スイッチングレギユレータ 200全体の変換効率を改善することができる。

[0084] 上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

[0085] 実施の形態では、制御回路 100がひとつの LSIに一体集積ィ匕される場合について説明したが、これには限定されず、一部の構成要素が LSIの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数の LSIにより構成されてもよい。どの部分をどの程度集積ィ匕するかは、コストや占有面積などによって決めればよい。

[0086] 実施の形態においては、スイッチングトランジスタ Ml、同期整流用トランジスタ M2 1 いずれも Nチャンネル MOSFETの場合について説明したが、 Pチャンネル MO SFETを用いてもよい。また、 MOSFETで示されるトランジスタは、バイポーラトランジスタで置換してもよい。

[0087] また、本実施の形態にお!、て、ハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。

産業上の利用可能性

[0088] 本発明に係る降圧型スイッチングレギユレータの制御回路によれば、軽負荷時の効率を改善することができる。

Claims

請求の範囲

[1] 同期整流方式の降圧型スイッチングレギユレータの制御回路であって、

前記スイッチングレギユレータの出力電圧とその目標値である基準電圧とを比較し、前記出力電圧が前記基準電圧より低くなるとオン信号を出力する出力監視コンパレータと、

前記出力監視コンパレータ力もオン信号が出力されて力も所定のオン時間、所定レベルとなるパルス信号を生成するパルス変調器と、

前記パルス変調器力ら出力されるパルス信号にもとづき第 1、第 2制御信号を生成し、前記第 1制御信号によりスイッチングトランジスタを、前記第 2制御信号により同期整流用トランジスタをデッドタイムを挟んで交互にオンするドライバ回路と、

前記スイッチングトランジスタと前記同期整流用トランジスタの接続点に現れるスイツチング電圧を所定のしきい値電圧と比較し、前記出力監視コンパレータカゝら前記オン信号が出力されるタイミングにおいて、前記スイッチング電圧が前記しきい値電圧より高いとき、前記オン信号を無効化する軽負荷モード検出部と、

を備えることを特徴とする制御回路。

[2] 前記軽負荷モード検出部は、前記第 2制御信号が入力され、前記出力監視コンパレータカゝら前記オン信号が出力されるタイミングにおいて、前記スイッチング電圧が前記しき!ヽ値電圧より高!ヽとき前記第 2制御信号を遅延して前記パルス変調器へと出力し、

前記パルス変調器は、遅延した前記第 2制御信号と前記オン信号との論理演算結果にもとづき前記パルス信号を生成することを特徴とする請求項 1に記載の制御回路

[3] 前記軽負荷モード検出部は、

前記スイッチングトランジスタおよび前記同期整流用トランジスタの接続点のスイツチング電圧を、前記しきい値電圧と比較する軽負荷検出用コンパレータと、

前記第 2制御信号によりセットされ、前記軽負荷検出用コンパレータの出力信号によりリセットされる第 1フリップフロップ回路と、

前記第 1フリップフロップ回路がセットされた状態においてアクティブとなり、前記第 2制御信号を遅延し、非アクティブの状態においては、前記第 2制御信号を遅延せずに出力する遅延回路と、

を含み、

前記パルス変調器は、前記遅延回路の出力信号と前記オン信号との論理演算結果にもとづき前記パルス信号を生成することを特徴とする請求項 2に記載の制御回路

[4] 前記しきい値電圧は、接地電位であることを特徴とする請求項 1または 2に記載の制御回路。

[5] 前記遅延回路は、

電源電圧と接地間に直列に接続された第 1トランジスタ、遅延抵抗および第 2トランジスタと、

前記遅延抵抗および前記第 2トランジスタの接続点と、接地間に直列に接続された遅延キャパシタおよび第 3トランジスタと、

を含み、

前記第 1、第 2トランジスタの制御端子に前記第 2制御信号が入力されるとともに、前記第 3トランジスタの制御端子に前記第 1フリップフロップ回路の出力が入力され、前記遅延抵抗および前記第 2トランジスタの接続点を、当該遅延回路の出力端子としたことを特徴とする請求項 3に記載の制御回路。

[6] パルス変調器は、

前記オン信号によりセットされる第 2フリップフロップ回路と、

前記第 2フリップフロップ回路がセットされて力も前記オン時間経過後に、前記第 2 フリップフロップ回路をリセットするオン時間設定回路と、

を含み、前記第 2フリップフロップ回路の出力信号を前記パルス信号として出力することを特徴とする請求項 1または 2に記載の制御回路。

[7] 前記ドライバ回路は、

前記パルス信号を反転した信号によりセットされ、前記オン信号によりリセットされる第 3フリップフロップ回路を含み、当該第 3フリップフロップ回路の出力信号にもとづき、前記第 2制御信号を生成することを特徴とする請求項 1または 2に記載の制御回路

[8] ひとつの半導体基板上に一体集積化されたことを特徴とする請求項 1または 2に記載の制御回路。

[9] 入力端子と接地間に直列に接続されたスイッチングトランジスタおよび同期整流用トランジスタを含むスイッチングレギユレータ出力回路と、

前記スイッチングトランジスタおよび前記同期整流用トランジスタを駆動する請求項 1または 2に記載の制御回路と、

を備えることを特徴とする降圧型スイッチングレギユレータ。

[10] 電池と、

マイクロプロセッサと、

前記電池の電圧を降圧して前記マイクロプロセッサに供給する請求項 9に記載の降圧型スイッチングレギユレータと、

を備えることを特徴とする電子機器。