JP3655247B2 - 同期整流回路及び電源装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源装置に係り、特に、電子機器等に用いる同期整流回路及び電源装置に関する。
【０００２】
【従来の技術】
従来技術の電子機器等に用いる電源装置として、図１６に示す電源装置が知られている。図１６に示す電源装置では、直流入力電源６０から入力コンデンサ６１を備えた入力部５１に入力した直流電力を駆動部７０が出力する制御信号に基づいてスイッチング部５２でスイッチングし、ダイオード６３や出力フィルタ５５を備えた出力部５３から負荷６６に電力を供給する。また、負荷６６へ出力した電圧や電流を検出部６７で検出し、この検出値と設定部６８で設定した負荷６６の制御目標値とを比較演算部６９で比較して、駆動部７０から比較結果に基づいた制御信号をスイッチング部５２に出力する。このようにして負荷に供給される電力が制御目標値と一致するように制御する。
【０００３】
このような従来技術の電源装置の具体的な回路構成を図１７に示す。図１７に示すように、スイッチング部５２は、能動素子(例えばトランジスタやMOSFET等)６２で構成されている。出力部５３は、ダイオード６３と、チョークコイル６４及びコンデンサ６５で構成された出力フィルタ５５とで構成されている。制御部５４は、比較演算部６９，設定部６８，駆動部７０で構成されている。さらに、制御部５４は図示しない発振回路を備えており、駆動部７０からパルス信号を能動素子６２に出力する。これにより能動素子６２に印加される直流入力電源６０からの直流電圧Ｖｉｎがスイッチングされる。
【０００４】
能動素子６２がオンの場合には、直流電力はチョークコイル６４及びコンデンサ６５にチャージされると共に負荷６６へ供給される。能動素子６２がオフの場合は、チョークコイル６４及びコンデンサ６５にチャージされていたエネルギーがダイオード６３を介して負荷６６に供給される。
【０００５】
このとき、制御部５４では、比較演算部６９において検出部６７で検出した出力電圧Ｖｏをモニタし、これと設定部６８で設定された制御目標値と比較し、駆動部７０から比較結果に基づいた制御信号をスイッチング部５２に出力する。これにより能動素子６２がオンオフ制御され、負荷に供給される電力が制御目標値と一致するように制御される。このときの出力電圧Ｖ０は次の（数１）式で示される。
【０００６】
Ｖ０＝ＶIN×（ＴON／Ｔ） …（数１）
（数１）式中、ＶINは入力直流電圧、Ｔは駆動部７０が出力するパルス信号の周期、ＴONは周期Ｔのうち能動素子６２が導通の時間を示す。すなわち、ＴON／Ｔはデューティ比を示す。
【０００７】
別の従来技術として、図１９に示す転流側にＭＯＳＦＥＴ３を使用した同期整流方式の電源装置がある。この従来技術は図２０に示すように、ダイオードの電流−電圧特性が非線形性であるのに対し、ＭＯＳＦＥＴの電流−電圧特性がゲート電圧によっては線形性になり、電圧降下がダイオードより小さいことを利用している。
【０００８】
この図１９に示す電源装置は、スイッチング用のＭＯＳＦＥＴ２を備え、このＭＯＳＦＥＴ２のゲート端子に、制御回路８から制御信号を入力する。MOSFET2が導通状態の場合は、入力電力はチョークコイル４を通ってコンデンサ５に充電されると共に負荷６に供給される。次にＭＯＳＦＥＴ２が非導通状態になると、チョークコイル４に蓄えられていた磁気エネルギーが放出され、コンデンサ５及び負荷６を経由して転流電流が検出抵抗７，寄生ダイオード３Ａを流れる。このとき、検出抵抗７により電圧降下が生じるが、この電圧降下を検出電圧として比較器８０で基準電圧電源８２から出力される基準電圧Ｖｒｅｆと比較する。そして、検出電圧が基準電圧よりも高い場合には比較器８０はハイレベルを出力し、駆動回路８１を介してＭＯＳＦＥＴ３を導通させる。
【０００９】
さらに別の従来技術が実開平６−４４３９６号公報に開示されていて、ダイオードに生じる電力損失ＰＤが大きくなる問題を解決するため、ＭＯＳＦＥＴを並列に接続してオン抵抗を１／２にする。これを図２２に示す。
【００１０】
また特開２００１−１６１０７２号公報に、出力電流により、並列接続した
ＭＯＳＦＥＴのうち、オンになるＭＯＳＦＥＴ数を段階的に変える従来技術が開示されている。これを図２４に示す。図２４に示す同期整流回路は、基準電圧電源８２，１２２の電圧に応じて少なくとも１つを選択して駆動する。Ｖｒｅｆ１＜Ｖｒｅｆ２のとき、複数のスイッチ素子が全て同一特性、すなわち流せる電流の大きさが同じ場合において、検出値が小さいとき、すなわち軽負荷時には１つのスイッチング素子ＭＯＳＦＥＴ３を駆動し、検出値が大きくなる、すなわち重負荷になるに従って駆動するスイッチング素子を増やすことができる。このため、軽負荷時には１つのスイッチング素子のみを駆動することにより、無駄な駆動電力の消費を防ぎ、重負荷時には複数のスイッチング素子を駆動することによりスイッチ素子１個当たりの損失を小さくできる。従って軽負荷時から重負荷時に亘って、電源効率を向上できる。
【００１１】
【発明が解決しようとする課題】
前記図１６に示した従来技術の出力部５３の転流側には、図１７に示すように受動素子であるダイオード６３を使用するのが通常である。ダイオード６３は、図１８に示すような電流−電圧特性を有しており、電流がある所定値以上になると、順方向電圧が飽和状態になる。この飽和電圧は、高速ダイオードにおいては０.９Ｖ〜１.３Ｖ、ショットキーダイオードでは０.４５Ｖ〜０.５５Ｖ程度となっている。このように、ダイオード６３の順方向電圧が飽和することにより電力損失が生じ、電源変換効率を悪化させる問題があった。さらに、電力損失が大きく素子のジャンクション温度が上昇するため、出力電流を大きくする程、ダイオード６３を多くし、２個や３個等を並列接続し、１素子当たりの電力損失を分散させ、ジャンクション温度を抑制する必要がある。
【００１２】
また、前記図１９に示す電源回路の変換効率（出力電圧／入力電圧）ηは図
２１に示す如く、出力電流Ｉｏの増加と共に低下する。これは、下記（数２）式に示すＭＯＳＦＥＴの電力損失ＰFETがオン抵抗Ｒｏｎ一定の下、ドレイン電流ＩＤの２乗の比例して増加するためである。
【００１３】
ＰFET＝Ｒｏｎ×ＩＤ2＝（Ｒｏｎ×ＩＤ）×ＩＤ …（数２）
さらに、ＭＯＳＦＥＴの電圧降下（Ｒｏｎ×ＩＤ）とダイオードの電圧降下
ＶＦとを比較すると、Ｒｏｎ×ＩＤ＜ＶＦとなるのが一般的である。従って、出力電流が大きくなるほど下記（数３）式に示すダイオードに生じる電力損失ＰＤが大きくなる。
【００１４】
ＰＤ＝ＶＦ×Ｉ …（数３）
また、前記図２２に示す電源装置では、２個のＭＯＳＦＥＴを常に同時に駆動するため、駆動電力が２倍必要となり、図２３に示すように定格出力時の効率を改善できても、軽負荷時の損失が相対的に増加し、効率が低下する問題がある。
【００１５】
本発明は、軽負荷時から重負荷時に亘って、連続的な制御ができ、さらにチップ数の増加がないため、ピンに伴う寄生容量や実装面積の増加がない電源装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は、上記目的を達成するために、出力側から戻る戻り電流を同期整流するスイッチ素子と、前記のスイッチ素子と直列に接続すると共に前記戻り電流を検出する検出手段とを含む同期整流回路であって、前記検出手段の検出値に応じて前記のスイッチ素子のゲート電圧を変えて駆動する駆動手段を備えた。
【００１７】
同期整流回路は、例えば入力電力をスイッチングし、入力電力がオンのときに入力電力を蓄えながら負荷へ出力し、入力電力がオフのときには蓄えた電力を負荷へ出力するような電源装置に用いられる。同期整流回路は、例えば出力側、すなわち負荷側から戻る戻り電流、すなわち、例えば入力電力がオンの際に流れる整流電流や入力電力がオフのときに流れる転流電流を同期整流するスイッチ素子を備えている。このスイッチ素子は制御信号に基づいて制御され、例えば制御信号がハイレベルの場合にオンにし、ローレベルの場合はオフにする。
【００１８】
また、前記のスイッチ素子は、検出手段と直列に接続している。従って、例えば制御信号によりスイッチ素子がオンされた場合には検出手段を流れる電流が該スイッチ素子にも流れ、制御信号によりスイッチ素子がオフされた場合には検出手段を流れる電流は該スイッチ素子には流れない。このスイッチ素子には、ユニポーラトランジスタ、例えばＭＯＳＦＥＴやバイポーラトランジスタや、IGBTを用いることができる。
【００１９】
検出手段は、スイッチ素子と直列に接続しており、出力側からの戻り電流、すなわち整流電流又は転流電流を検出する。この検出手段は、例えば抵抗を用いることができる。電流がこの検出手段を流れることにより、流れた電流に応じた電圧を検出できる。
【００２０】
このような同期整流回路において、駆動手段は、検出手段の検出値に応じてスイッチ素子を駆動する。検出値が小さい場合、すなわち軽負荷時にはゲート電圧を低くし、検出値が大きくなるに従って、すなわち重負荷になるに従ってゲート電圧を高くする。このため、軽負荷時にはゲート電圧が低いので、ゲートの充放電損失が低減し、重負荷時にはゲート電圧を高くして、スイッチ素子のオン抵抗を低減し、損失を小さくする。従って、軽負荷時から重負荷時に亘って電源効率を向上できる。
【００２１】
【発明の実施の形態】
以下、本願発明の実施例を図面を用いて詳しく説明する。
【００２２】
（実施例１）
以下、図面を参照して本実施例を説明する。図１に本実施例に係る電源装置を示す。図１に示すように、電源装置はＰチャンネルのＭＯＳＦＥＴ２を備え、ＭＯＳＦＥＴ２のソース端子に電源側端子が接続し、電源側端子に入力電圧Ｖinを印加する。ＭＯＳＦＥＴ２のドレイン端子はチョークコイル４の一端とＮチャンネルのＭＯＳＦＥＴ３のドレイン端子とに接続している。チョークコイル４の他端は、コンデンサ(例えば電解コンデンサ)５の一端と負荷６とに接続し、コンデンサ５の他端はＧＮＤ(接地)端子に接続している。ＭＯＳＦＥＴ３のソース端子は検出抵抗７の一端に接続し、検出抵抗７の他端が、ＧＮＤに接続している。検出抵抗７の両端の電圧差をＤＣ−ＤＣコンバータ９に入力し、ＭＯＳＦＥＴ３のゲート電圧を制御する。なお、ＭＯＳＦＥＴ３は、その特性により寄生ダイオード３Ａを備えている。
【００２３】
次に、本実施例１の動作を説明する。まず、制御回路８が出力する制御信号でＭＯＳＦＥＴ２が導通（オン）するとドレイン電流ＩＤが流れ、該ドレイン電流ＩＤがチョークコイル４を介してコンデンサ５を充電しながら負荷６へ出力される。
【００２４】
次に、ＭＯＳＦＥＴ２が非導通(オフ)になると、チョークコイル４に蓄積されていたエネルギーがコンデンサ５，負荷６を経由して検出抵抗７，ＭＯＳＦＥＴ３の寄生ダイオード３Ａを転流電流ＩＳとして流れる。このとき、検出抵抗７の抵抗値Ｒ１と転流電流ＩＳとの積とによる電圧降下、検出電圧ＶＳ１(＝(Ｒ１×ＩＳ))により、ＭＯＳＦＥＴ３のゲート電圧を変える。転流電流ＩＳが小さい時、すなわち軽負荷時にはＭＯＳＦＥＴ３のゲート電圧を低くし、転流電流ＩＳが大きくなった時には、ゲート電圧を高くする。ここで、ＭＯＳＦＥＴ３を駆動したときに生じる損失Ｐ１は下記（数４）式で計算できる。
【００２５】
Ｐ１＝Ｒｏｎ×(ＩＤ１)2＋Ｐｄｒ …（数４）
（数４）式中、ＩＤ１はＭＯＳＦＥＴ３に流れるドレイン電流の実効値、ＲonはＭＯＳＦＥＴ３のオン抵抗、Ｐｄｒはドライブ電力を示す。ゲート電圧を高くした場合、オン抵抗Ｒｏｎは低下し、導通損失は低下する。一方、ゲートの充放電損失は増加する。よって、導通損失の低下＞ゲート充放電損失の増加を満たす場合、電源効率は向上する。
【００２６】
図２に各部の電圧及び電流波形を示す。図２（Ｃ），（Ｄ），（Ｅ）に示すように、電流値が小さいとき、すなわち軽負荷時には下アームＭＯＳのゲート電圧を低くし、電流値が大きいとき、すなわち重負荷時にはゲート電圧を高くする。
【００２７】
このように、軽負荷時にゲート電圧を低くすることで、損失を低減できる理由を述べる。軽負荷時の主要な損失成分は、ゲート充放電損失Ｐｄｒであるので、ゲート電圧を低くすることで、（４）式のオン抵抗Ｒｏｎは高くなるが、ゲート充放電損失Ｐｄｒを低減できる。ここで、ＭＯＳＦＥＴ３のゲート充放電損失
Ｐｄｒは、下記（数５）式の如く計算できる。
【００２８】
Ｐｄｒ＝Ｃｇ×Ｖｇ2×ｆ …（数５）
（数５）式中、Ｃｇはゲート容量、Ｖｇはゲート電圧、ｆはスイッチング周波数である。
【００２９】
次に、重負荷時に、ゲート電圧を高くすることで、損失を低減できる理由を述べる。重負荷時の主要な損失成分は、ＭＯＳＦＥＴ３の導通損失、すなわち、
（数４）式のＲｏｎ×(ＩＤ１)2の項である。ゲート電圧を高くすると、(数５）式に示すようにゲート充放電損失Ｐｄｒは大きくなるが、オン抵抗Ｒｏｎが小さくなるので、全体の損失は小さくなる。したがって、図３に示すように、電流値が大きくなるとともに、ゲート電圧を高くすることにより、軽負荷時から重負荷時に亘って損失を低減でき、ゲート電圧一定で駆動した場合と比べて、電源効率を向上できる。
【００３０】
図４は、本実施例と、特開２００１−１６１０７２号公報（図２４）に開示の従来技術とを比較したものである。従来技術では、並列接続したＭＯＳＦＥＴのうち、オンになるＭＯＳＦＥＴの数を段階的に変えるので、切り替えの際に効率が低下し、グラフに窪みができる。出力電流値が大きくなった場合に、オンになるＭＯＳＦＥＴ数を増やす「しきい電流」を図４に示すように、小さい順に、
Ｉｓ１，Ｉｓ２とする。図４に示すように従来技術では、このしきい電流付近で効率が低下する。電流値が大きくなるに従い、オンになるＭＯＳＦＥＴ数を増やすという従来技術では、制御が段階状になるので、ＭＯＳＦＥＴ数を切り換える際の効率低下を避けることができない。
【００３１】
一方、本実施例では、ゲート電圧を可変にするので、連続的な制御が可能となり、軽負荷から重負荷まで、高効率を達成できる。本実施例では、電流値に応じて、ゲート電圧を連続的に変えることが望ましいが、ゲート電圧をゼロから段階的に変えても、同様に高い効率を達成できる。図５に示すように、ＭＯＳＦＥＴに流れる電流がＩｓ１，Ｉｓ２，Ｉｓ３，Ｉｓ４のとき、ゲート電圧をゼロから段階的に高くする。この方法は検出抵抗７の両端の電圧を、ＤＣ−ＤＣコンバータ９内で複数の基準電圧と比較して、ゲート電圧を出力する場合に相当する。
【００３２】
図６は、ゲート電圧を段階的に切り換えた電源装置である。図６の電源装置は、スイッチング用のＭＯＳＦＥＴ２を備え、このＭＯＳＦＥＴ２のゲート端子には、制御回路８から制御信号が入力される。ＭＯＳＦＥＴ２が導通状態の場合は、入力電力はチョークコイル４を通ってコンデンサ５を充電すると共に負荷６に供給される。次にＭＯＳＦＥＴ２が非導通状態になると、チョークコイル４に蓄えていた磁気エネルギーを放出し、コンデンサ５及び負荷６を経由して転流電流が検出抵抗７，寄生ダイオード３Ａに流れる。このとき、検出抵抗７で電圧降下を生じるが、この電圧降下を検出電圧として、比較器８０，１２０で、基準電圧電源８２，１２２が出力する基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２とそれぞれ比較する。そして、検出電圧が基準電圧よりも高い場合には比較器８０はハイレベルを出力し、駆動回路８１，１２１を介してＭＯＳＦＥＴ１１１，１１２を導通させる。Ｖｒｅｆ１とＶｒｅｆ２には、Ｖｒｅｆ１＜Ｖｒｅｆ２の関係があるため、低い電流値でＭＯＳＦＥＴ１１２がオンになる。ＭＯＳＦＥＴ１１２のドレイン端子には直流電源１１５のＶｄｄ１が接続し、ソース端子にはダイオード１１３を介して、増幅器１２３の電源端子に接続する。Ｖｄｄ１はＭＯＳＦＥＴ３を駆動する電源となる。ＭＯＳＦＥＴ３を流れる電流が増加し、検出抵抗７の電圧降下がさらに大きくなると、Ｖｒｅｆ２以上になり、ＭＯＳＦＥＴ１１１がオンになる。この場合、ＭＯＳＦＥＴ３を駆動する電源は直流電源１１４のＶｄｄ２となる。但し、Ｖｄｄ２＞Ｖｄｄ１の関係があり、ダイオード１１３はMOSFET111がオンになったときに、Ｖｄｄ１→ＭＯＳＦＥＴ１１１→ＭＯＳＦＥＴ１１２→Ｖｄｄ２の経路で短絡電流が流れないように挿入する。以上述べたように、電流値に応じて、段階的にゲート電圧を切り換える場合は、ＭＯＳＦＥＴ３，１０のゲートドライブ回路が簡易になる。
【００３３】
実施例１では、ＭＯＳＦＥＴ３に流れる電流を検出する手段として、検出抵抗７を用いたが、ＭＯＳＦＥＴ３のソース，ドレイン間の電圧を検出し、この電圧に応じてＭＯＳＦＥＴ３のゲート電圧を制御しても良い。ＭＯＳＦＥＴ３のソース，ドレイン間の電圧を検出すれば、電流検出に伴う損失が無いため、効率が向上する。
【００３４】
ゲート電圧を、電流値により可変とする方法は、図１の下アームＭＯＳＦＥＴ３だけでなく、上アームＭＯＳＦＥＴ２に対しても有効である。図７は上アームと下アームＭＯＳＦＥＴのゲート電圧とを可変とした場合の電圧，電流波形である。図７(Ｃ)，(Ｄ)に示すように、ＭＯＳＦＥＴ２およびＭＯＳＦＥＴ３のドレイン電流が大きくなるに従い、図７(Ａ)，(Ｂ)に示すようにＭＯＳＦＥＴ２と
ＭＯＳＦＥＴ３のゲート電圧を高くする。このようにして、下アームMOSFET3だけでなく、上アームＭＯＳＦＥＴ２の損失も低減できるので、電源効率が向上する。
【００３５】
（実施例２）
次に、図８を用いて本実施例を説明する。実施例１と異なる点は、上アーム
ＭＯＳＦＥＴ１０がＮチャンネルという点である。図８で、ＭＯＳＦＥＴ１０がオンのとき、ＭＯＳＦＥＴ１０のソース電位は、直流入力電源１の電圧となるので、ゲートには、「入力電源電圧＋ゲート電圧」の大きさの電圧を印加する必要があり、制御回路８にはトランスやブートストラップコンデンサなどを用いる。ただし、ＮチャンネルのＭＯＳＦＥＴ１０はＰチャンネルのＭＯＳＦＥＴ２と比べ、オン抵抗ＲＯＮが小さいので導通損失が小さく、より電源効率が向上できる。
【００３６】
（実施例３）
次に、本実施例を図９を用いて説明する。実施例１と異なる点は、下アーム
ＭＯＳＦＥＴ３と並列にショットキーダイオード１８を挿入した点である。図２（Ｅ）に示すように、上アームＭＯＳＦＥＴ２がオフになってから、下アーム
ＭＯＳＦＥＴ３がオンになるまで、上および下アームＭＯＳがともにオフする期間、いわゆるデッドタイムを設ける。デッドタイム中は、下アームＭＯＳＦＥＴ３の寄生ダイオード３Ａに電流が流れる。デッドタイムを設ける理由は、上および下アームＭＯＳＦＥＴが同時にオンになる直流入力電源１，上アームMOSFET2，下アームＭＯＳＦＥＴ３の経路で、大きな貫通電流が流れ損失を発生し、最悪の場合、発熱のためＭＯＳＦＥＴが破壊することを防止するためである。ショットキーダイオード１８の順方向飽和電圧は寄生ダイオード３Ａより小さいため転流電流による損失を低減でき、電源効率を向上できる。
【００３７】
（実施例４）
図１０を用いて本実施例を説明する。本実施例ではトランスの１次側のスイッチング素子がオンのときチョークコイルにエネルギーを蓄えながら出力し、スイッチング素子がオフのときに、チョークコイルに蓄えたエネルギーを放出するいわゆるフォワード型の電源装置である。
【００３８】
本実施例の電源装置は、トランス１１を備えている。トランス１１の１次巻線１１Ａの一端は、直流入力電源１のプラス側が接続し、他端はＭＯＳＦＥＴ１２のドレイン端子が接続している。ＭＯＳＦＥＴ１２のゲート端子は制御回路８が接続しており、ソース端子は直流入力電源１のマイナス側に接続している。
ＭＯＳＦＥＴ１２のゲート端子に制御回路８により制御信号を入力してトランス１１の１次巻線１１Ａに印加される直流電圧をスイッチングする。これにより、トランス１１の２次巻線１１Ｂ側に、交流電圧が誘起される。
【００３９】
２次巻線１１Ｂの一端は、ＭＯＳＦＥＴ１３のドレインとチョークコイル４の一端に接続しており、２次巻線１１Ｂの他端はＭＯＳＦＥＴ１４のドレインに接続している。チョークコイル４の他端はコンデンサ５の一端と、負荷６の一端とに接続し、コンデンサ５の他端、および負荷６の他端はＭＯＳＦＥＴ１３およびＭＯＳＦＥＴ１４に直列に接続した検出抵抗７に接続している。
【００４０】
次に、本実施例の動作を説明する。制御回路８から、ＭＯＳＦＥＴ１２のゲート端子に、所定周期でオンオフを繰り返す制御信号を出力する。そして、MOSFET１２がオンになるとドレイン電流ＩＤがトランス１１の１次巻線１１Ａを流れ、２次巻線１１Ｂに電圧が誘起される。この誘起された電圧による電流がチョークコイル４に蓄積されながらコンデンサ５により平滑されて出力電流Ｉｏとして負荷側へ流れる。また、負荷側から整流電流Ｉ１がＭＯＳＦＥＴ１４とその寄生ダイオード１４Ａとを流れる。
【００４１】
次に、ＭＯＳＦＥＴ１２がオフになると、チョークコイル４に蓄積されたエネルギーがコンデンサ５，負荷６を経由して転流電流Ｉ２としてＭＯＳＦＥＴ１３とその寄生ダイオード１３Ａとを流れる。
【００４２】
整流時には、ＭＯＳＦＥＴ１４の検出抵抗７の抵抗値Ｒｓと整流電流Ｉ１との積による電圧降下、すなわち検出電圧ＶＳ(＝Ｒｓ×Ｉ１)により、ＭＯＳＦＥＴ１４をドライブするゲート電圧を制御する。軽負荷時はゲート電圧を低くし、重負荷時はゲート電圧を高くする。転流時についても、同様にＭＯＳＦＥＴ１３に直列接続した検出抵抗７の両端の電圧に応じて、ゲート電圧を制御する。
【００４３】
図１１に本実施例の各素子の電圧，電流波形を示す。検出抵抗７の電流値により、ＭＯＳＦＥＴ１３とＭＯＳＦＥＴ１４とのゲート電圧を変えることで、電源効率を向上できる。図１８では２次側のＭＯＳＦＥＴ１３，１４のみゲート電圧を可変としたが、１次側のＭＯＳＦＥＴ１２も、１次側に電流検出抵抗を配置し、検出した電流値に応じてゲート電圧を同様に可変とすればさらに電源効率が上がる。
【００４４】
（実施例５）
図１２を用いて本実施例を説明する。本実施例は、トランスの１次側のスイッチング素子がオンのときにトランスにエネルギーを蓄え、スイッチング素子がオフのときに出力側へ電力を送る所謂フライバック型の電源装置である。なお、図１２の符号は図１０の電源装置と同一部分については同一符号を付す。
【００４５】
図１２に示す電源装置が図１０に示す電源装置と異なる点は、トランス１１の１次巻線１１Ａと２次巻線１１Ｂとの極性が異なる点、チョークコイル４と転流用のＭＯＳＦＥＴが無い点である。すなわち、図１２に示す電源装置は、MOSFET１２がオンのときにトランス１１にエネルギーを蓄え、ＭＯＳＦＥＴ１２がオフのときに出力側へ電力を送る。
【００４６】
次に、本実施例の電源装置の動作を説明する。制御回路８からＭＯＳＦＥＴ12のゲート端子に所定周期でオンオフを繰り返す制御信号を出力する。MOSFET12がオンになるとドレイン電流ＩＤがトランス１１の１次巻線１１Ａを流れ、２次巻線１１Ｂに電圧が誘起される。次にＭＯＳＦＥＴ１２がオフになると、２次巻線１１Ｂに蓄積されたエネルギーがコンデンサ５により平滑されて出力電流Ｉｏとして負荷側へ出力される。また、負荷側から整流電流Ｉ１がＭＯＳＦＥＴ１５とその寄生ダイオード１５Ａとを流れる。
【００４７】
整流時には、ＭＯＳＦＥＴ１４の検出抵抗７の抵抗値Ｒｓと整流電流Ｉ１との積による電圧降下、すなわち検出電圧ＶＳ(＝Ｒｓ×Ｉ１)により、ＭＯＳＦＥＴ１４をドライブするゲート電圧を選択する。軽負荷時はゲート電圧を低くし、重負荷時はゲート電圧を高くする。
【００４８】
図１３に各素子の電圧，電流波形を示す。検出抵抗７の電流値により、MOSFET１５のゲート電圧を変えて、電源効率が向上する。
【００４９】
（実施例６）
図１４を用いて本実施例を説明する。本実施例は、トランスの１次側に複数のスイッチング素子を備え、これらのスイッチング素子を所定のタイミングで交互にオンオフさせることによりトランスの使用効率を高めることができる所謂多石方式（ハーフブリッジ方式）の電源装置である。なお、図１４で、図１０に示す電源装置と同一部分については同一符号を付す。
【００５０】
図１４に示すように本実施例の電源装置は、１次巻線１１Ａと、中点（センタータップ）を設けた２次巻線１１Ｂ，１１Ｃとを具備したトランス１１を備えている。トランス１１の１次巻線１１Ａの一端は、ＭＯＳＦＥＴ１０３のソース端子及びＭＯＳＦＥＴ１０４のドレイン端子が接続している。ＭＯＳＦＥＴ１０３のドレイン端子は直流入力電源１のプラス側及びコンデンサ１０１の一端に接続している。コンデンサ１０１の他端は１次巻線１１Ａの他端とコンデンサ１０２の一端とに接続している。コンデンサ１０２の他端はＭＯＳＦＥＴ１０４のソース端子に接続すると共に接地している。
【００５１】
ＭＯＳＦＥＴ１０３，１０４のゲート端子は制御回路８が接続している。制御回路８は、ＭＯＳＦＥＴ１０３，１０４を所定のタイミングで交互にオンオフさせる制御信号を出力する。これにより、トランス１１の１次巻線１１Ａに極性が異なる電圧が交互に印加される。すなわち、１次巻線１１Ａ側の回路は、所謂ハーフブリッジ型のインバータ回路となっている。
【００５２】
２次巻線１１Ｂと１１Ｃ接続点である中点は、チョークコイル４の一端に接続しており、チョークコイル４の他端は負荷６及びコンデンサ５の一端に接続している。コンデンサ５の他端はＭＯＳＦＥＴ１６および１７に直列に接続した検出抵抗７に接続する。
【００５３】
次に、本実施例動作を説明する。まず、制御回路８からＭＯＳＦＥＴ１０３，１０４のゲート端子に所定の制御信号、すなわちＭＯＳＦＥＴ１０３，１０４を所定周期で交互にオンオフさせる制御信号を出力する。ＭＯＳＦＥＴ１０３がオンになると、直流入力電源１→ＭＯＳＦＥＴ１０３→トランス１１の１次巻線１１Ａ→コンデンサ１０２の経路で電流が流れ、ＭＯＳＦＥＴ１０４がオンになると、直流入力電源１→コンデンサ１０１→トランス１１の１次巻線１１Ａ→ＭＯＳＦＥＴ１０４の経路で電流が流れる。
【００５４】
従って、１次巻線１１Ａに流れる電流の向き（１次巻線１１Ａに印加される電圧の向き）は、ＭＯＳＦＥＴ１０３がオンの場合とＭＯＳＦＥＴ１０４がオンの場合とで逆向きとなる。この１次側電流ＩＤは、トランス１１のインダクタンスのために次第に増加する波形となる。
【００５５】
これにより、トランス１１の１次巻線１１Ａには、一定のオフ期間Ｔｏｆｆを挟んで、極性の異なる電圧（一次側トランス電圧Ｖｐ）が交互に印加されて互いに逆向きの電流が交互に流れる。トランス１１の１次巻線１１Ａに上記のように電圧が印加されると、２次巻線１１Ｂ，１１Ｃに２次側巻線電圧が発生する。
【００５６】
ＭＯＳＦＥＴ１０３がオンのときには、図１４のトランス１１の２次巻線11Ｂの中点→チョークコイル４→コンデンサ５及び負荷６→ＭＯＳＦＥＴ１６、およびその寄生ダイオード１６Ａの経路で電流Ｉ１が流れる。
【００５７】
一方、ＭＯＳＦＥＴ１０４がオンのときには、図１４で、トランス１１の２次巻線１１Ｂの中点→チョークコイル４→コンデンサ５及び負荷６→ＭＯＳＦＥＴ１７、およびその寄生ダイオード１７Ａの経路で電流Ｉ２が流れる。
【００５８】
なお、ＭＯＳＦＥＴ１０３，１０４が共にオフの時には、トランス１１の２次巻線１１Ｂ，１１Ｃに電圧が誘起されないため、チョークコイル４に蓄えたエネルギーにより、チョークコイル４→コンデンサ５及び負荷６→ＭＯＳＦＥＴ１６，１７→２次巻線１１Ｂ，１１Ｃの中点の経路で電流Ｉ１，Ｉ２が同時に各々流れる。
【００５９】
ＭＯＳＦＥＴ１０３がオンの時には、ＭＯＳＦＥＴ１６の検出抵抗７の抵抗値Ｒｓ、と整流電流Ｉ１との積による電圧降下、すなわち検出電圧ＶＳ（＝Ｒｓ×Ｉ１）により、ゲート電圧値を制御する。具体的には、ＭＯＳＦＥＴ１６に流れる電流が小さい場合、すなわち軽負荷時には、ＭＯＳＦＥＴ１６のゲート電圧を低くし、ＭＯＳＦＥＴ１６に流れる電流が大きい場合、すなわち重負荷時には、ＭＯＳＦＥＴ１６のゲート電圧を高くする。軽負荷時、および重負荷時の各素子の電圧，電流波形を図１５に示す。検出抵抗７の電流値により、ＭＯＳＦＥＴ16および１７のゲート電圧を変えて、電源効率を向上できる。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、出力電流検出手段の検出値に応じて、半導体スイッチング素子をドライブする電圧を可変にしたので、軽負荷から重負荷にかけて、電源効率を向上できる。
【図面の簡単な説明】
【図１】実施例１の電源装置の概略構成図である。
【図２】実施例１における各部の電流及び電圧の波形図である。
【図３】実施例１の出力電流と電源効率との関係の説明図である。
【図４】実施例１と従来技術の出力電流と電源効率との関係を示す図である。
【図５】実施例１の出力電流とゲート電圧との関係を示す図である。
【図６】実施例１のべつの電源装置の概略構成図である。
【図７】実施例１の各部の電流及び電圧の波形図である。
【図８】実施例２の電源装置の概略構成図である。
【図９】実施例３の電源装置の概略構成図である。
【図１０】実施例４の電源装置の概略構成図である。
【図１１】実施例４の各部の電流及び電圧の波形図である。
【図１２】実施例５の電源装置の概略構成図である。
【図１３】実施例５における各部の電流及び電圧の波形図である。
【図１４】実施例６の電源装置の概略構成図である。
【図１５】実施例６における各部の電流及び電圧の波形図である。
【図１６】従来技術の電源装置の概略構成図である。
【図１７】従来技術の電源装置の回路構成図である。
【図１８】ダイオードの電圧降下と電流の関係の説明図である。
【図１９】従来技術の電源装置の概略構成図である。
【図２０】ダイオードとＭＯＳＦＥＴの電圧降下と電流の関係の説明図である。
【図２１】従来技術の電源装置の出力電流と電源効率との関係の説明図である。
【図２２】従来技術の電源装置の概略構成図である。
【図２３】従来技術の出力電流と電源効率との関係の説明図である。
【図２４】従来技術の電源装置の概略構成図である。
【符号の説明】
１…直流入力電源、２，３，１０，１２，１３，１４，１５，１６，１７，
１０３，１０４，１１１，１１２…ＭＯＳＦＥＴ、３Ａ，１２Ａ,１３Ａ,１４Ａ，１５Ａ，１６Ａ，１７Ａ…寄生ダイオード、４，６４…チョークコイル、５，６５，１０１，１０２…コンデンサ、６…負荷、７…検出抵抗、８…制御回路、９…ＤＣ−ＤＣコンバータ、１１…トランス、１１Ａ…１次巻線、１１Ｂ，11Ｃ…２次巻線、１８…ショットキーダイオード、２１…ＡＤ変換器、５１…入力部、５２…スイッチング部、５３…出力部、５４…制御部、５５…出力フィルタ、６０…直流入力電源、６１…入力コンデンサ、６２…能動素子、６３，１１３…ダイオード、６６…負荷、６７…検出部、６８…設定部、６９…比較演算部、７０…駆動部、８０，１２０…比較器、８１，１２１…駆動回路、８２，１２２…基準電圧電源、１１４，１１５…直流電源、１２３…増幅器。
【発明の属する技術分野】
本発明は、電源装置に係り、特に、電子機器等に用いる同期整流回路及び電源装置に関する。
【０００２】
【従来の技術】
従来技術の電子機器等に用いる電源装置として、図１６に示す電源装置が知られている。図１６に示す電源装置では、直流入力電源６０から入力コンデンサ６１を備えた入力部５１に入力した直流電力を駆動部７０が出力する制御信号に基づいてスイッチング部５２でスイッチングし、ダイオード６３や出力フィルタ５５を備えた出力部５３から負荷６６に電力を供給する。また、負荷６６へ出力した電圧や電流を検出部６７で検出し、この検出値と設定部６８で設定した負荷６６の制御目標値とを比較演算部６９で比較して、駆動部７０から比較結果に基づいた制御信号をスイッチング部５２に出力する。このようにして負荷に供給される電力が制御目標値と一致するように制御する。
【０００３】
このような従来技術の電源装置の具体的な回路構成を図１７に示す。図１７に示すように、スイッチング部５２は、能動素子(例えばトランジスタやMOSFET等)６２で構成されている。出力部５３は、ダイオード６３と、チョークコイル６４及びコンデンサ６５で構成された出力フィルタ５５とで構成されている。制御部５４は、比較演算部６９，設定部６８，駆動部７０で構成されている。さらに、制御部５４は図示しない発振回路を備えており、駆動部７０からパルス信号を能動素子６２に出力する。これにより能動素子６２に印加される直流入力電源６０からの直流電圧Ｖｉｎがスイッチングされる。
【０００４】
能動素子６２がオンの場合には、直流電力はチョークコイル６４及びコンデンサ６５にチャージされると共に負荷６６へ供給される。能動素子６２がオフの場合は、チョークコイル６４及びコンデンサ６５にチャージされていたエネルギーがダイオード６３を介して負荷６６に供給される。
【０００５】
このとき、制御部５４では、比較演算部６９において検出部６７で検出した出力電圧Ｖｏをモニタし、これと設定部６８で設定された制御目標値と比較し、駆動部７０から比較結果に基づいた制御信号をスイッチング部５２に出力する。これにより能動素子６２がオンオフ制御され、負荷に供給される電力が制御目標値と一致するように制御される。このときの出力電圧Ｖ０は次の（数１）式で示される。
【０００６】
Ｖ０＝ＶIN×（ＴON／Ｔ） …（数１）
（数１）式中、ＶINは入力直流電圧、Ｔは駆動部７０が出力するパルス信号の周期、ＴONは周期Ｔのうち能動素子６２が導通の時間を示す。すなわち、ＴON／Ｔはデューティ比を示す。
【０００７】
別の従来技術として、図１９に示す転流側にＭＯＳＦＥＴ３を使用した同期整流方式の電源装置がある。この従来技術は図２０に示すように、ダイオードの電流−電圧特性が非線形性であるのに対し、ＭＯＳＦＥＴの電流−電圧特性がゲート電圧によっては線形性になり、電圧降下がダイオードより小さいことを利用している。
【０００８】
この図１９に示す電源装置は、スイッチング用のＭＯＳＦＥＴ２を備え、このＭＯＳＦＥＴ２のゲート端子に、制御回路８から制御信号を入力する。MOSFET2が導通状態の場合は、入力電力はチョークコイル４を通ってコンデンサ５に充電されると共に負荷６に供給される。次にＭＯＳＦＥＴ２が非導通状態になると、チョークコイル４に蓄えられていた磁気エネルギーが放出され、コンデンサ５及び負荷６を経由して転流電流が検出抵抗７，寄生ダイオード３Ａを流れる。このとき、検出抵抗７により電圧降下が生じるが、この電圧降下を検出電圧として比較器８０で基準電圧電源８２から出力される基準電圧Ｖｒｅｆと比較する。そして、検出電圧が基準電圧よりも高い場合には比較器８０はハイレベルを出力し、駆動回路８１を介してＭＯＳＦＥＴ３を導通させる。
【０００９】
さらに別の従来技術が実開平６−４４３９６号公報に開示されていて、ダイオードに生じる電力損失ＰＤが大きくなる問題を解決するため、ＭＯＳＦＥＴを並列に接続してオン抵抗を１／２にする。これを図２２に示す。
【００１０】
また特開２００１−１６１０７２号公報に、出力電流により、並列接続した
ＭＯＳＦＥＴのうち、オンになるＭＯＳＦＥＴ数を段階的に変える従来技術が開示されている。これを図２４に示す。図２４に示す同期整流回路は、基準電圧電源８２，１２２の電圧に応じて少なくとも１つを選択して駆動する。Ｖｒｅｆ１＜Ｖｒｅｆ２のとき、複数のスイッチ素子が全て同一特性、すなわち流せる電流の大きさが同じ場合において、検出値が小さいとき、すなわち軽負荷時には１つのスイッチング素子ＭＯＳＦＥＴ３を駆動し、検出値が大きくなる、すなわち重負荷になるに従って駆動するスイッチング素子を増やすことができる。このため、軽負荷時には１つのスイッチング素子のみを駆動することにより、無駄な駆動電力の消費を防ぎ、重負荷時には複数のスイッチング素子を駆動することによりスイッチ素子１個当たりの損失を小さくできる。従って軽負荷時から重負荷時に亘って、電源効率を向上できる。
【００１１】
【発明が解決しようとする課題】
前記図１６に示した従来技術の出力部５３の転流側には、図１７に示すように受動素子であるダイオード６３を使用するのが通常である。ダイオード６３は、図１８に示すような電流−電圧特性を有しており、電流がある所定値以上になると、順方向電圧が飽和状態になる。この飽和電圧は、高速ダイオードにおいては０.９Ｖ〜１.３Ｖ、ショットキーダイオードでは０.４５Ｖ〜０.５５Ｖ程度となっている。このように、ダイオード６３の順方向電圧が飽和することにより電力損失が生じ、電源変換効率を悪化させる問題があった。さらに、電力損失が大きく素子のジャンクション温度が上昇するため、出力電流を大きくする程、ダイオード６３を多くし、２個や３個等を並列接続し、１素子当たりの電力損失を分散させ、ジャンクション温度を抑制する必要がある。
【００１２】
また、前記図１９に示す電源回路の変換効率（出力電圧／入力電圧）ηは図
２１に示す如く、出力電流Ｉｏの増加と共に低下する。これは、下記（数２）式に示すＭＯＳＦＥＴの電力損失ＰFETがオン抵抗Ｒｏｎ一定の下、ドレイン電流ＩＤの２乗の比例して増加するためである。
【００１３】
ＰFET＝Ｒｏｎ×ＩＤ2＝（Ｒｏｎ×ＩＤ）×ＩＤ …（数２）
さらに、ＭＯＳＦＥＴの電圧降下（Ｒｏｎ×ＩＤ）とダイオードの電圧降下
ＶＦとを比較すると、Ｒｏｎ×ＩＤ＜ＶＦとなるのが一般的である。従って、出力電流が大きくなるほど下記（数３）式に示すダイオードに生じる電力損失ＰＤが大きくなる。
【００１４】
ＰＤ＝ＶＦ×Ｉ …（数３）
また、前記図２２に示す電源装置では、２個のＭＯＳＦＥＴを常に同時に駆動するため、駆動電力が２倍必要となり、図２３に示すように定格出力時の効率を改善できても、軽負荷時の損失が相対的に増加し、効率が低下する問題がある。
【００１５】
本発明は、軽負荷時から重負荷時に亘って、連続的な制御ができ、さらにチップ数の増加がないため、ピンに伴う寄生容量や実装面積の増加がない電源装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は、上記目的を達成するために、出力側から戻る戻り電流を同期整流するスイッチ素子と、前記のスイッチ素子と直列に接続すると共に前記戻り電流を検出する検出手段とを含む同期整流回路であって、前記検出手段の検出値に応じて前記のスイッチ素子のゲート電圧を変えて駆動する駆動手段を備えた。
【００１７】
同期整流回路は、例えば入力電力をスイッチングし、入力電力がオンのときに入力電力を蓄えながら負荷へ出力し、入力電力がオフのときには蓄えた電力を負荷へ出力するような電源装置に用いられる。同期整流回路は、例えば出力側、すなわち負荷側から戻る戻り電流、すなわち、例えば入力電力がオンの際に流れる整流電流や入力電力がオフのときに流れる転流電流を同期整流するスイッチ素子を備えている。このスイッチ素子は制御信号に基づいて制御され、例えば制御信号がハイレベルの場合にオンにし、ローレベルの場合はオフにする。
【００１８】
また、前記のスイッチ素子は、検出手段と直列に接続している。従って、例えば制御信号によりスイッチ素子がオンされた場合には検出手段を流れる電流が該スイッチ素子にも流れ、制御信号によりスイッチ素子がオフされた場合には検出手段を流れる電流は該スイッチ素子には流れない。このスイッチ素子には、ユニポーラトランジスタ、例えばＭＯＳＦＥＴやバイポーラトランジスタや、IGBTを用いることができる。
【００１９】
検出手段は、スイッチ素子と直列に接続しており、出力側からの戻り電流、すなわち整流電流又は転流電流を検出する。この検出手段は、例えば抵抗を用いることができる。電流がこの検出手段を流れることにより、流れた電流に応じた電圧を検出できる。
【００２０】
このような同期整流回路において、駆動手段は、検出手段の検出値に応じてスイッチ素子を駆動する。検出値が小さい場合、すなわち軽負荷時にはゲート電圧を低くし、検出値が大きくなるに従って、すなわち重負荷になるに従ってゲート電圧を高くする。このため、軽負荷時にはゲート電圧が低いので、ゲートの充放電損失が低減し、重負荷時にはゲート電圧を高くして、スイッチ素子のオン抵抗を低減し、損失を小さくする。従って、軽負荷時から重負荷時に亘って電源効率を向上できる。
【００２１】
【発明の実施の形態】
以下、本願発明の実施例を図面を用いて詳しく説明する。
【００２２】
（実施例１）
以下、図面を参照して本実施例を説明する。図１に本実施例に係る電源装置を示す。図１に示すように、電源装置はＰチャンネルのＭＯＳＦＥＴ２を備え、ＭＯＳＦＥＴ２のソース端子に電源側端子が接続し、電源側端子に入力電圧Ｖinを印加する。ＭＯＳＦＥＴ２のドレイン端子はチョークコイル４の一端とＮチャンネルのＭＯＳＦＥＴ３のドレイン端子とに接続している。チョークコイル４の他端は、コンデンサ(例えば電解コンデンサ)５の一端と負荷６とに接続し、コンデンサ５の他端はＧＮＤ(接地)端子に接続している。ＭＯＳＦＥＴ３のソース端子は検出抵抗７の一端に接続し、検出抵抗７の他端が、ＧＮＤに接続している。検出抵抗７の両端の電圧差をＤＣ−ＤＣコンバータ９に入力し、ＭＯＳＦＥＴ３のゲート電圧を制御する。なお、ＭＯＳＦＥＴ３は、その特性により寄生ダイオード３Ａを備えている。
【００２３】
次に、本実施例１の動作を説明する。まず、制御回路８が出力する制御信号でＭＯＳＦＥＴ２が導通（オン）するとドレイン電流ＩＤが流れ、該ドレイン電流ＩＤがチョークコイル４を介してコンデンサ５を充電しながら負荷６へ出力される。
【００２４】
次に、ＭＯＳＦＥＴ２が非導通(オフ)になると、チョークコイル４に蓄積されていたエネルギーがコンデンサ５，負荷６を経由して検出抵抗７，ＭＯＳＦＥＴ３の寄生ダイオード３Ａを転流電流ＩＳとして流れる。このとき、検出抵抗７の抵抗値Ｒ１と転流電流ＩＳとの積とによる電圧降下、検出電圧ＶＳ１(＝(Ｒ１×ＩＳ))により、ＭＯＳＦＥＴ３のゲート電圧を変える。転流電流ＩＳが小さい時、すなわち軽負荷時にはＭＯＳＦＥＴ３のゲート電圧を低くし、転流電流ＩＳが大きくなった時には、ゲート電圧を高くする。ここで、ＭＯＳＦＥＴ３を駆動したときに生じる損失Ｐ１は下記（数４）式で計算できる。
【００２５】
Ｐ１＝Ｒｏｎ×(ＩＤ１)2＋Ｐｄｒ …（数４）
（数４）式中、ＩＤ１はＭＯＳＦＥＴ３に流れるドレイン電流の実効値、ＲonはＭＯＳＦＥＴ３のオン抵抗、Ｐｄｒはドライブ電力を示す。ゲート電圧を高くした場合、オン抵抗Ｒｏｎは低下し、導通損失は低下する。一方、ゲートの充放電損失は増加する。よって、導通損失の低下＞ゲート充放電損失の増加を満たす場合、電源効率は向上する。
【００２６】
図２に各部の電圧及び電流波形を示す。図２（Ｃ），（Ｄ），（Ｅ）に示すように、電流値が小さいとき、すなわち軽負荷時には下アームＭＯＳのゲート電圧を低くし、電流値が大きいとき、すなわち重負荷時にはゲート電圧を高くする。
【００２７】
このように、軽負荷時にゲート電圧を低くすることで、損失を低減できる理由を述べる。軽負荷時の主要な損失成分は、ゲート充放電損失Ｐｄｒであるので、ゲート電圧を低くすることで、（４）式のオン抵抗Ｒｏｎは高くなるが、ゲート充放電損失Ｐｄｒを低減できる。ここで、ＭＯＳＦＥＴ３のゲート充放電損失
Ｐｄｒは、下記（数５）式の如く計算できる。
【００２８】
Ｐｄｒ＝Ｃｇ×Ｖｇ2×ｆ …（数５）
（数５）式中、Ｃｇはゲート容量、Ｖｇはゲート電圧、ｆはスイッチング周波数である。
【００２９】
次に、重負荷時に、ゲート電圧を高くすることで、損失を低減できる理由を述べる。重負荷時の主要な損失成分は、ＭＯＳＦＥＴ３の導通損失、すなわち、
（数４）式のＲｏｎ×(ＩＤ１)2の項である。ゲート電圧を高くすると、(数５）式に示すようにゲート充放電損失Ｐｄｒは大きくなるが、オン抵抗Ｒｏｎが小さくなるので、全体の損失は小さくなる。したがって、図３に示すように、電流値が大きくなるとともに、ゲート電圧を高くすることにより、軽負荷時から重負荷時に亘って損失を低減でき、ゲート電圧一定で駆動した場合と比べて、電源効率を向上できる。
【００３０】
図４は、本実施例と、特開２００１−１６１０７２号公報（図２４）に開示の従来技術とを比較したものである。従来技術では、並列接続したＭＯＳＦＥＴのうち、オンになるＭＯＳＦＥＴの数を段階的に変えるので、切り替えの際に効率が低下し、グラフに窪みができる。出力電流値が大きくなった場合に、オンになるＭＯＳＦＥＴ数を増やす「しきい電流」を図４に示すように、小さい順に、
Ｉｓ１，Ｉｓ２とする。図４に示すように従来技術では、このしきい電流付近で効率が低下する。電流値が大きくなるに従い、オンになるＭＯＳＦＥＴ数を増やすという従来技術では、制御が段階状になるので、ＭＯＳＦＥＴ数を切り換える際の効率低下を避けることができない。
【００３１】
一方、本実施例では、ゲート電圧を可変にするので、連続的な制御が可能となり、軽負荷から重負荷まで、高効率を達成できる。本実施例では、電流値に応じて、ゲート電圧を連続的に変えることが望ましいが、ゲート電圧をゼロから段階的に変えても、同様に高い効率を達成できる。図５に示すように、ＭＯＳＦＥＴに流れる電流がＩｓ１，Ｉｓ２，Ｉｓ３，Ｉｓ４のとき、ゲート電圧をゼロから段階的に高くする。この方法は検出抵抗７の両端の電圧を、ＤＣ−ＤＣコンバータ９内で複数の基準電圧と比較して、ゲート電圧を出力する場合に相当する。
【００３２】
図６は、ゲート電圧を段階的に切り換えた電源装置である。図６の電源装置は、スイッチング用のＭＯＳＦＥＴ２を備え、このＭＯＳＦＥＴ２のゲート端子には、制御回路８から制御信号が入力される。ＭＯＳＦＥＴ２が導通状態の場合は、入力電力はチョークコイル４を通ってコンデンサ５を充電すると共に負荷６に供給される。次にＭＯＳＦＥＴ２が非導通状態になると、チョークコイル４に蓄えていた磁気エネルギーを放出し、コンデンサ５及び負荷６を経由して転流電流が検出抵抗７，寄生ダイオード３Ａに流れる。このとき、検出抵抗７で電圧降下を生じるが、この電圧降下を検出電圧として、比較器８０，１２０で、基準電圧電源８２，１２２が出力する基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２とそれぞれ比較する。そして、検出電圧が基準電圧よりも高い場合には比較器８０はハイレベルを出力し、駆動回路８１，１２１を介してＭＯＳＦＥＴ１１１，１１２を導通させる。Ｖｒｅｆ１とＶｒｅｆ２には、Ｖｒｅｆ１＜Ｖｒｅｆ２の関係があるため、低い電流値でＭＯＳＦＥＴ１１２がオンになる。ＭＯＳＦＥＴ１１２のドレイン端子には直流電源１１５のＶｄｄ１が接続し、ソース端子にはダイオード１１３を介して、増幅器１２３の電源端子に接続する。Ｖｄｄ１はＭＯＳＦＥＴ３を駆動する電源となる。ＭＯＳＦＥＴ３を流れる電流が増加し、検出抵抗７の電圧降下がさらに大きくなると、Ｖｒｅｆ２以上になり、ＭＯＳＦＥＴ１１１がオンになる。この場合、ＭＯＳＦＥＴ３を駆動する電源は直流電源１１４のＶｄｄ２となる。但し、Ｖｄｄ２＞Ｖｄｄ１の関係があり、ダイオード１１３はMOSFET111がオンになったときに、Ｖｄｄ１→ＭＯＳＦＥＴ１１１→ＭＯＳＦＥＴ１１２→Ｖｄｄ２の経路で短絡電流が流れないように挿入する。以上述べたように、電流値に応じて、段階的にゲート電圧を切り換える場合は、ＭＯＳＦＥＴ３，１０のゲートドライブ回路が簡易になる。
【００３３】
実施例１では、ＭＯＳＦＥＴ３に流れる電流を検出する手段として、検出抵抗７を用いたが、ＭＯＳＦＥＴ３のソース，ドレイン間の電圧を検出し、この電圧に応じてＭＯＳＦＥＴ３のゲート電圧を制御しても良い。ＭＯＳＦＥＴ３のソース，ドレイン間の電圧を検出すれば、電流検出に伴う損失が無いため、効率が向上する。
【００３４】
ゲート電圧を、電流値により可変とする方法は、図１の下アームＭＯＳＦＥＴ３だけでなく、上アームＭＯＳＦＥＴ２に対しても有効である。図７は上アームと下アームＭＯＳＦＥＴのゲート電圧とを可変とした場合の電圧，電流波形である。図７(Ｃ)，(Ｄ)に示すように、ＭＯＳＦＥＴ２およびＭＯＳＦＥＴ３のドレイン電流が大きくなるに従い、図７(Ａ)，(Ｂ)に示すようにＭＯＳＦＥＴ２と
ＭＯＳＦＥＴ３のゲート電圧を高くする。このようにして、下アームMOSFET3だけでなく、上アームＭＯＳＦＥＴ２の損失も低減できるので、電源効率が向上する。
【００３５】
（実施例２）
次に、図８を用いて本実施例を説明する。実施例１と異なる点は、上アーム
ＭＯＳＦＥＴ１０がＮチャンネルという点である。図８で、ＭＯＳＦＥＴ１０がオンのとき、ＭＯＳＦＥＴ１０のソース電位は、直流入力電源１の電圧となるので、ゲートには、「入力電源電圧＋ゲート電圧」の大きさの電圧を印加する必要があり、制御回路８にはトランスやブートストラップコンデンサなどを用いる。ただし、ＮチャンネルのＭＯＳＦＥＴ１０はＰチャンネルのＭＯＳＦＥＴ２と比べ、オン抵抗ＲＯＮが小さいので導通損失が小さく、より電源効率が向上できる。
【００３６】
（実施例３）
次に、本実施例を図９を用いて説明する。実施例１と異なる点は、下アーム
ＭＯＳＦＥＴ３と並列にショットキーダイオード１８を挿入した点である。図２（Ｅ）に示すように、上アームＭＯＳＦＥＴ２がオフになってから、下アーム
ＭＯＳＦＥＴ３がオンになるまで、上および下アームＭＯＳがともにオフする期間、いわゆるデッドタイムを設ける。デッドタイム中は、下アームＭＯＳＦＥＴ３の寄生ダイオード３Ａに電流が流れる。デッドタイムを設ける理由は、上および下アームＭＯＳＦＥＴが同時にオンになる直流入力電源１，上アームMOSFET2，下アームＭＯＳＦＥＴ３の経路で、大きな貫通電流が流れ損失を発生し、最悪の場合、発熱のためＭＯＳＦＥＴが破壊することを防止するためである。ショットキーダイオード１８の順方向飽和電圧は寄生ダイオード３Ａより小さいため転流電流による損失を低減でき、電源効率を向上できる。
【００３７】
（実施例４）
図１０を用いて本実施例を説明する。本実施例ではトランスの１次側のスイッチング素子がオンのときチョークコイルにエネルギーを蓄えながら出力し、スイッチング素子がオフのときに、チョークコイルに蓄えたエネルギーを放出するいわゆるフォワード型の電源装置である。
【００３８】
本実施例の電源装置は、トランス１１を備えている。トランス１１の１次巻線１１Ａの一端は、直流入力電源１のプラス側が接続し、他端はＭＯＳＦＥＴ１２のドレイン端子が接続している。ＭＯＳＦＥＴ１２のゲート端子は制御回路８が接続しており、ソース端子は直流入力電源１のマイナス側に接続している。
ＭＯＳＦＥＴ１２のゲート端子に制御回路８により制御信号を入力してトランス１１の１次巻線１１Ａに印加される直流電圧をスイッチングする。これにより、トランス１１の２次巻線１１Ｂ側に、交流電圧が誘起される。
【００３９】
２次巻線１１Ｂの一端は、ＭＯＳＦＥＴ１３のドレインとチョークコイル４の一端に接続しており、２次巻線１１Ｂの他端はＭＯＳＦＥＴ１４のドレインに接続している。チョークコイル４の他端はコンデンサ５の一端と、負荷６の一端とに接続し、コンデンサ５の他端、および負荷６の他端はＭＯＳＦＥＴ１３およびＭＯＳＦＥＴ１４に直列に接続した検出抵抗７に接続している。
【００４０】
次に、本実施例の動作を説明する。制御回路８から、ＭＯＳＦＥＴ１２のゲート端子に、所定周期でオンオフを繰り返す制御信号を出力する。そして、MOSFET１２がオンになるとドレイン電流ＩＤがトランス１１の１次巻線１１Ａを流れ、２次巻線１１Ｂに電圧が誘起される。この誘起された電圧による電流がチョークコイル４に蓄積されながらコンデンサ５により平滑されて出力電流Ｉｏとして負荷側へ流れる。また、負荷側から整流電流Ｉ１がＭＯＳＦＥＴ１４とその寄生ダイオード１４Ａとを流れる。
【００４１】
次に、ＭＯＳＦＥＴ１２がオフになると、チョークコイル４に蓄積されたエネルギーがコンデンサ５，負荷６を経由して転流電流Ｉ２としてＭＯＳＦＥＴ１３とその寄生ダイオード１３Ａとを流れる。
【００４２】
整流時には、ＭＯＳＦＥＴ１４の検出抵抗７の抵抗値Ｒｓと整流電流Ｉ１との積による電圧降下、すなわち検出電圧ＶＳ(＝Ｒｓ×Ｉ１)により、ＭＯＳＦＥＴ１４をドライブするゲート電圧を制御する。軽負荷時はゲート電圧を低くし、重負荷時はゲート電圧を高くする。転流時についても、同様にＭＯＳＦＥＴ１３に直列接続した検出抵抗７の両端の電圧に応じて、ゲート電圧を制御する。
【００４３】
図１１に本実施例の各素子の電圧，電流波形を示す。検出抵抗７の電流値により、ＭＯＳＦＥＴ１３とＭＯＳＦＥＴ１４とのゲート電圧を変えることで、電源効率を向上できる。図１８では２次側のＭＯＳＦＥＴ１３，１４のみゲート電圧を可変としたが、１次側のＭＯＳＦＥＴ１２も、１次側に電流検出抵抗を配置し、検出した電流値に応じてゲート電圧を同様に可変とすればさらに電源効率が上がる。
【００４４】
（実施例５）
図１２を用いて本実施例を説明する。本実施例は、トランスの１次側のスイッチング素子がオンのときにトランスにエネルギーを蓄え、スイッチング素子がオフのときに出力側へ電力を送る所謂フライバック型の電源装置である。なお、図１２の符号は図１０の電源装置と同一部分については同一符号を付す。
【００４５】
図１２に示す電源装置が図１０に示す電源装置と異なる点は、トランス１１の１次巻線１１Ａと２次巻線１１Ｂとの極性が異なる点、チョークコイル４と転流用のＭＯＳＦＥＴが無い点である。すなわち、図１２に示す電源装置は、MOSFET１２がオンのときにトランス１１にエネルギーを蓄え、ＭＯＳＦＥＴ１２がオフのときに出力側へ電力を送る。
【００４６】
次に、本実施例の電源装置の動作を説明する。制御回路８からＭＯＳＦＥＴ12のゲート端子に所定周期でオンオフを繰り返す制御信号を出力する。MOSFET12がオンになるとドレイン電流ＩＤがトランス１１の１次巻線１１Ａを流れ、２次巻線１１Ｂに電圧が誘起される。次にＭＯＳＦＥＴ１２がオフになると、２次巻線１１Ｂに蓄積されたエネルギーがコンデンサ５により平滑されて出力電流Ｉｏとして負荷側へ出力される。また、負荷側から整流電流Ｉ１がＭＯＳＦＥＴ１５とその寄生ダイオード１５Ａとを流れる。
【００４７】
整流時には、ＭＯＳＦＥＴ１４の検出抵抗７の抵抗値Ｒｓと整流電流Ｉ１との積による電圧降下、すなわち検出電圧ＶＳ(＝Ｒｓ×Ｉ１)により、ＭＯＳＦＥＴ１４をドライブするゲート電圧を選択する。軽負荷時はゲート電圧を低くし、重負荷時はゲート電圧を高くする。
【００４８】
図１３に各素子の電圧，電流波形を示す。検出抵抗７の電流値により、MOSFET１５のゲート電圧を変えて、電源効率が向上する。
【００４９】
（実施例６）
図１４を用いて本実施例を説明する。本実施例は、トランスの１次側に複数のスイッチング素子を備え、これらのスイッチング素子を所定のタイミングで交互にオンオフさせることによりトランスの使用効率を高めることができる所謂多石方式（ハーフブリッジ方式）の電源装置である。なお、図１４で、図１０に示す電源装置と同一部分については同一符号を付す。
【００５０】
図１４に示すように本実施例の電源装置は、１次巻線１１Ａと、中点（センタータップ）を設けた２次巻線１１Ｂ，１１Ｃとを具備したトランス１１を備えている。トランス１１の１次巻線１１Ａの一端は、ＭＯＳＦＥＴ１０３のソース端子及びＭＯＳＦＥＴ１０４のドレイン端子が接続している。ＭＯＳＦＥＴ１０３のドレイン端子は直流入力電源１のプラス側及びコンデンサ１０１の一端に接続している。コンデンサ１０１の他端は１次巻線１１Ａの他端とコンデンサ１０２の一端とに接続している。コンデンサ１０２の他端はＭＯＳＦＥＴ１０４のソース端子に接続すると共に接地している。
【００５１】
ＭＯＳＦＥＴ１０３，１０４のゲート端子は制御回路８が接続している。制御回路８は、ＭＯＳＦＥＴ１０３，１０４を所定のタイミングで交互にオンオフさせる制御信号を出力する。これにより、トランス１１の１次巻線１１Ａに極性が異なる電圧が交互に印加される。すなわち、１次巻線１１Ａ側の回路は、所謂ハーフブリッジ型のインバータ回路となっている。
【００５２】
２次巻線１１Ｂと１１Ｃ接続点である中点は、チョークコイル４の一端に接続しており、チョークコイル４の他端は負荷６及びコンデンサ５の一端に接続している。コンデンサ５の他端はＭＯＳＦＥＴ１６および１７に直列に接続した検出抵抗７に接続する。
【００５３】
次に、本実施例動作を説明する。まず、制御回路８からＭＯＳＦＥＴ１０３，１０４のゲート端子に所定の制御信号、すなわちＭＯＳＦＥＴ１０３，１０４を所定周期で交互にオンオフさせる制御信号を出力する。ＭＯＳＦＥＴ１０３がオンになると、直流入力電源１→ＭＯＳＦＥＴ１０３→トランス１１の１次巻線１１Ａ→コンデンサ１０２の経路で電流が流れ、ＭＯＳＦＥＴ１０４がオンになると、直流入力電源１→コンデンサ１０１→トランス１１の１次巻線１１Ａ→ＭＯＳＦＥＴ１０４の経路で電流が流れる。
【００５４】
従って、１次巻線１１Ａに流れる電流の向き（１次巻線１１Ａに印加される電圧の向き）は、ＭＯＳＦＥＴ１０３がオンの場合とＭＯＳＦＥＴ１０４がオンの場合とで逆向きとなる。この１次側電流ＩＤは、トランス１１のインダクタンスのために次第に増加する波形となる。
【００５５】
これにより、トランス１１の１次巻線１１Ａには、一定のオフ期間Ｔｏｆｆを挟んで、極性の異なる電圧（一次側トランス電圧Ｖｐ）が交互に印加されて互いに逆向きの電流が交互に流れる。トランス１１の１次巻線１１Ａに上記のように電圧が印加されると、２次巻線１１Ｂ，１１Ｃに２次側巻線電圧が発生する。
【００５６】
ＭＯＳＦＥＴ１０３がオンのときには、図１４のトランス１１の２次巻線11Ｂの中点→チョークコイル４→コンデンサ５及び負荷６→ＭＯＳＦＥＴ１６、およびその寄生ダイオード１６Ａの経路で電流Ｉ１が流れる。
【００５７】
一方、ＭＯＳＦＥＴ１０４がオンのときには、図１４で、トランス１１の２次巻線１１Ｂの中点→チョークコイル４→コンデンサ５及び負荷６→ＭＯＳＦＥＴ１７、およびその寄生ダイオード１７Ａの経路で電流Ｉ２が流れる。
【００５８】
なお、ＭＯＳＦＥＴ１０３，１０４が共にオフの時には、トランス１１の２次巻線１１Ｂ，１１Ｃに電圧が誘起されないため、チョークコイル４に蓄えたエネルギーにより、チョークコイル４→コンデンサ５及び負荷６→ＭＯＳＦＥＴ１６，１７→２次巻線１１Ｂ，１１Ｃの中点の経路で電流Ｉ１，Ｉ２が同時に各々流れる。
【００５９】
ＭＯＳＦＥＴ１０３がオンの時には、ＭＯＳＦＥＴ１６の検出抵抗７の抵抗値Ｒｓ、と整流電流Ｉ１との積による電圧降下、すなわち検出電圧ＶＳ（＝Ｒｓ×Ｉ１）により、ゲート電圧値を制御する。具体的には、ＭＯＳＦＥＴ１６に流れる電流が小さい場合、すなわち軽負荷時には、ＭＯＳＦＥＴ１６のゲート電圧を低くし、ＭＯＳＦＥＴ１６に流れる電流が大きい場合、すなわち重負荷時には、ＭＯＳＦＥＴ１６のゲート電圧を高くする。軽負荷時、および重負荷時の各素子の電圧，電流波形を図１５に示す。検出抵抗７の電流値により、ＭＯＳＦＥＴ16および１７のゲート電圧を変えて、電源効率を向上できる。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、出力電流検出手段の検出値に応じて、半導体スイッチング素子をドライブする電圧を可変にしたので、軽負荷から重負荷にかけて、電源効率を向上できる。
【図面の簡単な説明】
【図１】実施例１の電源装置の概略構成図である。
【図２】実施例１における各部の電流及び電圧の波形図である。
【図３】実施例１の出力電流と電源効率との関係の説明図である。
【図４】実施例１と従来技術の出力電流と電源効率との関係を示す図である。
【図５】実施例１の出力電流とゲート電圧との関係を示す図である。
【図６】実施例１のべつの電源装置の概略構成図である。
【図７】実施例１の各部の電流及び電圧の波形図である。
【図８】実施例２の電源装置の概略構成図である。
【図９】実施例３の電源装置の概略構成図である。
【図１０】実施例４の電源装置の概略構成図である。
【図１１】実施例４の各部の電流及び電圧の波形図である。
【図１２】実施例５の電源装置の概略構成図である。
【図１３】実施例５における各部の電流及び電圧の波形図である。
【図１４】実施例６の電源装置の概略構成図である。
【図１５】実施例６における各部の電流及び電圧の波形図である。
【図１６】従来技術の電源装置の概略構成図である。
【図１７】従来技術の電源装置の回路構成図である。
【図１８】ダイオードの電圧降下と電流の関係の説明図である。
【図１９】従来技術の電源装置の概略構成図である。
【図２０】ダイオードとＭＯＳＦＥＴの電圧降下と電流の関係の説明図である。
【図２１】従来技術の電源装置の出力電流と電源効率との関係の説明図である。
【図２２】従来技術の電源装置の概略構成図である。
【図２３】従来技術の出力電流と電源効率との関係の説明図である。
【図２４】従来技術の電源装置の概略構成図である。
【符号の説明】
１…直流入力電源、２，３，１０，１２，１３，１４，１５，１６，１７，
１０３，１０４，１１１，１１２…ＭＯＳＦＥＴ、３Ａ，１２Ａ,１３Ａ,１４Ａ，１５Ａ，１６Ａ，１７Ａ…寄生ダイオード、４，６４…チョークコイル、５，６５，１０１，１０２…コンデンサ、６…負荷、７…検出抵抗、８…制御回路、９…ＤＣ−ＤＣコンバータ、１１…トランス、１１Ａ…１次巻線、１１Ｂ，11Ｃ…２次巻線、１８…ショットキーダイオード、２１…ＡＤ変換器、５１…入力部、５２…スイッチング部、５３…出力部、５４…制御部、５５…出力フィルタ、６０…直流入力電源、６１…入力コンデンサ、６２…能動素子、６３，１１３…ダイオード、６６…負荷、６７…検出部、６８…設定部、６９…比較演算部、７０…駆動部、８０，１２０…比較器、８１，１２１…駆動回路、８２，１２２…基準電圧電源、１１４，１１５…直流電源、１２３…増幅器。
Claims (7)
- 出力側から戻る戻り電流を同期整流する半導体スイッチ素子と、戻り電流を検出する検出手段と、前記半導体スイッチ素子の制御端子に加える駆動電圧を発生する手段とを具備した同期整流回路において、
前記検出手段が、前記半導体スイッチ素子に直列に接続した抵抗と、該抵抗の両端の電位差を検出するものであって、
前記検出手段の検出値が大きくなるに従って、前記駆動電圧を発生する手段が、前記半導体スイッチ素子の制御端子駆動電圧を連続的に変化あるいは多段階に変化させて、制御端子駆動電圧を高くすることを特徴とする同期整流回路。 - 請求項１に記載の同期整流回路において、前記半導体スイッチ素子がＭＯＳＦＥＴであって、前記検出手段が前記直列に接続した抵抗に代えて、前記ＭＯＳＦＥＴのソースとドレインとの間の電圧を検出することを特徴とする同期整流回路。
- １次巻線と該１次巻線と同一極性の２次巻線とを備えたトランスと、前記トランスの１次巻線に印加される電力をスイッチングするスイッチング手段と、前記トランスの１次巻線に電力が印加されているときに、前記２次巻線に誘起された電力を蓄積すると共に平滑して出力側へ出力する平滑手段と、出力側から戻る戻り電流を同期整流する並列に接続した半導体スイッチ素子と、前記戻り電流を検出する検出手段と、前記半導体スイッチ素子の制御端子に加える駆動電圧を発生する手段とを有する電源装置において、
前記検出手段が、前記半導体スイッチ素子に直列に接続した抵抗と、該抵抗の両端の電位差を検出するものであって、
前記検出手段の検出値が大きくなるに従って、前記駆動電圧を発生する手段が、前記半導体スイッチ素子の制御端子駆動電圧を連続的に変化あるいは多段階に変化させて、制御端子駆動電圧を高くすることを特徴とする電源装置。 - １次巻線と該１次巻線の極性と異なる２次巻線とを備えたトランスと、前記トランスの１次巻線に印加される電力をスイッチングするスイッチング手段と、前記２次巻線に誘起された電力を平滑して出力側へ出力する平滑手段と、出力側から戻る戻り電流を同期整流する半導体スイッチ素子と、前記戻り電流を検出する検出手段と、前記半導体スイッチ素子の制御端子に加える駆動電圧を発生する手段とを有する電源装置において、
前記検出手段が、前記半導体スイッチ素子に直列に接続した抵抗と、該抵抗の両端の電位差を検出するものであって、
前記検出手段の検出値が大きくなるに従って、前記駆動電圧を発生する手段が、前記半導体スイッチ素子の制御端子駆動電圧を連続的に変化あるいは多段階に変化させて、制御端子駆動電圧を高くすることを特徴とする電源装置。 - １次巻線と、中点が設けた２次巻線とを備えたトランスと、前記トランスの１次巻線に一方向の電圧を印加した後に前記電圧の印加を所定時間停止し、前記１次巻線に他方向の電圧を印加した後に電圧の印加を所定時間停止することを繰り返す電圧印加手段と、前記トランスの２次巻線の両端と、この両端を互いに接続する接続点との間に配置した一対のスイッチ手段と、前記２次巻線の中点と前記接続点との間に配置し、前記中点と接続点との間の電力を平滑して出力側へ出力する平滑手段と、出力側から戻る戻り電流を検出する一対の検出手段と、前記半導体スイッチ素子の制御端子に加える駆動電圧を発生する手段とを有する電源装置において、
前記検出手段が、前記半導体スイッチ素子に直列に接続した抵抗と、該抵抗の両端の電位差を検出するものであって、
前記検出手段の検出値が大きくなるに従って、前記駆動電圧を発生する手段が、前記半導体スイッチ素子の制御端子駆動電圧を連続的に変化あるいは多段階に変化させて、制御 端子駆動電圧を高くすることを特徴とする電源装置。 - 請求項３から５の何れかに記載の電源装置において、前記半導体スイッチ素子がＭＯＳＦＥＴであって、前記検出手段が前記直列に接続した抵抗に代えて、前記ＭＯＳＦＥＴのソースとドレインとの間の電圧を検出することを特徴とする電源装置。
- 請求項３から５の何れかに記載の電源装置において、前記半導体スイッチ素子がＩＧＢＴであることを特徴とする電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002040918A JP3655247B2 (ja) | 2002-02-19 | 2002-02-19 | 同期整流回路及び電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002040918A JP3655247B2 (ja) | 2002-02-19 | 2002-02-19 | 同期整流回路及び電源装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003244946A JP2003244946A (ja) | 2003-08-29 |
| JP2003244946A5 JP2003244946A5 (ja) | 2005-01-27 |
| JP3655247B2 true JP3655247B2 (ja) | 2005-06-02 |
Family
ID=27781460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002040918A Expired - Fee Related JP3655247B2 (ja) | 2002-02-19 | 2002-02-19 | 同期整流回路及び電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3655247B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102611303A (zh) * | 2011-01-20 | 2012-07-25 | 江西开昂新能源科技有限公司 | 一种软开关dc-dc变换器 |
| CN110574273A (zh) * | 2017-06-30 | 2019-12-13 | 新电元工业株式会社 | 控制电路以及理想二极管电路 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3916163B2 (ja) * | 2004-02-19 | 2007-05-16 | ローム株式会社 | 電流方向検出回路及びそれを備えたスイッチングレギュレータ |
| JP2005304210A (ja) * | 2004-04-14 | 2005-10-27 | Renesas Technology Corp | 電源ドライバ装置及びスイッチング電源装置 |
| JP4980588B2 (ja) | 2005-06-21 | 2012-07-18 | ローム株式会社 | 降圧型スイッチングレギュレータ、その制御回路、ならびにそれを用いた電子機器 |
| DE102005033477B4 (de) | 2005-07-18 | 2016-02-04 | Austriamicrosystems Ag | Schaltungsanordnung und Verfahren zum Konvertieren einer Wechselspannung in eine gleichgerichtete Spannung |
| US7737773B2 (en) | 2006-08-31 | 2010-06-15 | Sharp Kabushiki Kaisha | Semiconductor device, step-down chopper regulator, and electronic equipment |
| JP4738442B2 (ja) | 2008-05-28 | 2011-08-03 | 株式会社東芝 | Ｄｃ−ｄｃコンバータ |
| JP5376512B2 (ja) * | 2009-05-21 | 2013-12-25 | スパンション エルエルシー | 電源装置 |
| JP5540754B2 (ja) * | 2010-02-15 | 2014-07-02 | 株式会社デンソー | Ｄｃ−ｄｃコンバータの制御装置 |
| JP5749478B2 (ja) * | 2010-12-03 | 2015-07-15 | 株式会社タムラ製作所 | スイッチング電源装置 |
| JP5986921B2 (ja) * | 2012-12-27 | 2016-09-06 | 日立アプライアンス株式会社 | 点灯装置 |
| JP6424349B2 (ja) * | 2014-09-30 | 2018-11-21 | 株式会社エヌエフ回路設計ブロック | スイッチング電源装置 |
| CN111416505B (zh) * | 2020-04-14 | 2021-05-11 | 上海顺久电子科技有限公司 | 一种开关电源转换器 |
-
2002
- 2002-02-19 JP JP2002040918A patent/JP3655247B2/ja not_active Expired - Fee Related
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| CN110574273A (zh) * | 2017-06-30 | 2019-12-13 | 新电元工业株式会社 | 控制电路以及理想二极管电路 |
| US11057032B2 (en) | 2017-06-30 | 2021-07-06 | Shindengen Electric Manufacturing Co., Ltd. | Control circuit and ideal diode circuit |
| CN110574273B (zh) * | 2017-06-30 | 2021-11-16 | 新电元工业株式会社 | 控制电路以及理想二极管电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003244946A (ja) | 2003-08-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040218 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040218 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040309 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040218 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050124 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050215 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050302 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3655247 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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