JP2001224173A - 同期整流回路及び電源装置 - Google Patents
同期整流回路及び電源装置Info
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- JP2001224173A JP2001224173A JP2000366156A JP2000366156A JP2001224173A JP 2001224173 A JP2001224173 A JP 2001224173A JP 2000366156 A JP2000366156 A JP 2000366156A JP 2000366156 A JP2000366156 A JP 2000366156A JP 2001224173 A JP2001224173 A JP 2001224173A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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Abstract
(57)【要約】
【課題】 簡単な構成で特に軽負荷時の電源効率を向上
させることができる同期整流回路及び電源装置を提供す
る。 【解決手段】 電源装置１０は転流用ＭＯＳ−ＦＥＴ１
６を備え、該ＭＯＳ−ＦＥＴ１６に対して転流電流Ｉ2
が流れる方向の上流側には電流検出抵抗３２が配置され
ている。転流時にはチョークコイル１８に蓄えられてい
たエネルギーがコンデンサ２０、負荷２６を経由して電
流検出抵抗３２、寄生ダイオード１６Ａに転流電流Ｉd2
が流れる。コンパレータ３４では基準電圧と電流検出抵
抗３２及び転流電流Ｉ2による電圧降下とが比較され、
電圧降下が基準電圧以上だった場合にはコンパレータ３
４は転流用ＭＯＳ−ＦＥＴ１６をオンさせる。これによ
りドレイン電流ＩD2が流れる。コンパレータ３４には転
流電流Ｉ2による電圧降下分の電圧しか入力されないた
め、別電源で駆動する必要がない。
させることができる同期整流回路及び電源装置を提供す
る。 【解決手段】 電源装置１０は転流用ＭＯＳ−ＦＥＴ１
６を備え、該ＭＯＳ−ＦＥＴ１６に対して転流電流Ｉ2
が流れる方向の上流側には電流検出抵抗３２が配置され
ている。転流時にはチョークコイル１８に蓄えられてい
たエネルギーがコンデンサ２０、負荷２６を経由して電
流検出抵抗３２、寄生ダイオード１６Ａに転流電流Ｉd2
が流れる。コンパレータ３４では基準電圧と電流検出抵
抗３２及び転流電流Ｉ2による電圧降下とが比較され、
電圧降下が基準電圧以上だった場合にはコンパレータ３
４は転流用ＭＯＳ−ＦＥＴ１６をオンさせる。これによ
りドレイン電流ＩD2が流れる。コンパレータ３４には転
流電流Ｉ2による電圧降下分の電圧しか入力されないた
め、別電源で駆動する必要がない。
Description
【０００１】
【発明の属する技術分野】本発明は、同期整流回路及び
電源装置に係り、特に、電子写真方式のプリンタや複写
機に用いられる同期整流回路及び電源装置に関する。
電源装置に係り、特に、電子写真方式のプリンタや複写
機に用いられる同期整流回路及び電源装置に関する。
【０００２】
【従来の技術】従来における電子写真方式のプリンタや
複写機に用いられる電源装置を図１０に示す。図１０に
示す電源装置１００は、直流電源（交流を整流して直流
の変換するものも含む）１０２及びノイズフィルタ１０
４を含んで構成された入力部１０６から主変換部１０８
のトランス１１０に入力された直流電力を、駆動部１１
２から出力される制御信号に基づいて主変換部１０８の
スイッチング部１１４でスイッチングすることにより直
流電力から交流電力に変換し、該変換された交流電力を
ダイオード１１６や出力フィルタ１１８を含んで構成さ
れた出力部１２０で整流平滑して負荷１２２に供給す
る。また、負荷１２２へ出力される電圧又は電流は検出
部１２４で検出され、この検出値と設定部１２６で設定
された負荷１２２の制御目標値とが比較演算部１２８で
比較され、駆動部１１２から比較結果に基づいた制御信
号がスイッチング部１１４に出力される。このようにし
て負荷に供給される電力が制御目標値と一致するように
制御される。
複写機に用いられる電源装置を図１０に示す。図１０に
示す電源装置１００は、直流電源（交流を整流して直流
の変換するものも含む）１０２及びノイズフィルタ１０
４を含んで構成された入力部１０６から主変換部１０８
のトランス１１０に入力された直流電力を、駆動部１１
２から出力される制御信号に基づいて主変換部１０８の
スイッチング部１１４でスイッチングすることにより直
流電力から交流電力に変換し、該変換された交流電力を
ダイオード１１６や出力フィルタ１１８を含んで構成さ
れた出力部１２０で整流平滑して負荷１２２に供給す
る。また、負荷１２２へ出力される電圧又は電流は検出
部１２４で検出され、この検出値と設定部１２６で設定
された負荷１２２の制御目標値とが比較演算部１２８で
比較され、駆動部１１２から比較結果に基づいた制御信
号がスイッチング部１１４に出力される。このようにし
て負荷に供給される電力が制御目標値と一致するように
制御される。
【０００３】このような電源装置の具体的な回路構成を
図１１に示す。図１１に示すように、端子雑音電圧を防
止するためのノイズフィルタ１０４は、コンデンサ１３
０、コモンモードチョークコイル又はノーマルモードチ
ョークコイル１３２で構成されている。ノイズフィルタ
１０４からの出力電圧は、交流入力電圧を全波整流する
ためのダイオードスタック１３４により全波整流され、
更にコンデンサ１３０により平滑され、直流電圧ＶPと
してトランス１１０の１次巻線に印加される。この印加
される電圧は、能動素子（例えばＭＯＳ−ＦＥＴやトラ
ンジスタ）１１４によりスイッチングされる。これによ
りトランスの２次巻線に交流電圧ＶSが誘起される。こ
の交流電圧ＶSは、トランス１１０の１次巻線数をＮP、
２次巻線数をＮSとしたとき、ＶS＝ＶP×（ＮS／ＮP）
で表される。
図１１に示す。図１１に示すように、端子雑音電圧を防
止するためのノイズフィルタ１０４は、コンデンサ１３
０、コモンモードチョークコイル又はノーマルモードチ
ョークコイル１３２で構成されている。ノイズフィルタ
１０４からの出力電圧は、交流入力電圧を全波整流する
ためのダイオードスタック１３４により全波整流され、
更にコンデンサ１３０により平滑され、直流電圧ＶPと
してトランス１１０の１次巻線に印加される。この印加
される電圧は、能動素子（例えばＭＯＳ−ＦＥＴやトラ
ンジスタ）１１４によりスイッチングされる。これによ
りトランスの２次巻線に交流電圧ＶSが誘起される。こ
の交流電圧ＶSは、トランス１１０の１次巻線数をＮP、
２次巻線数をＮSとしたとき、ＶS＝ＶP×（ＮS／ＮP）
で表される。
【０００４】出力部１２０は、整流ダイオード１１６
Ａ、転流ダイオード１１６Ｂ、チョークコイル１３６及
びコンデンサ１３８で構成された出力フィルタ１１８で
構成されており、トランス１１０の２次巻線に誘起され
た交流電圧を整流平滑して負荷１２２に供給する。制御
部１４０は、比較演算部１２８、設定部１２６、駆動部
１１２で構成されている。さらに、制御部１４０は図示
しない発振回路を備えており、駆動部１１２からパルス
信号を能動素子１１４に出力する。このパルス信号に応
じてトランス１１０に印加される直流電力がスイッチン
グされる。
Ａ、転流ダイオード１１６Ｂ、チョークコイル１３６及
びコンデンサ１３８で構成された出力フィルタ１１８で
構成されており、トランス１１０の２次巻線に誘起され
た交流電圧を整流平滑して負荷１２２に供給する。制御
部１４０は、比較演算部１２８、設定部１２６、駆動部
１１２で構成されている。さらに、制御部１４０は図示
しない発振回路を備えており、駆動部１１２からパルス
信号を能動素子１１４に出力する。このパルス信号に応
じてトランス１１０に印加される直流電力がスイッチン
グされる。
【０００５】能動素子１１４がオンの場合には、整流ダ
イオード１１６Ａにより整流された直流電力がチョーク
コイル１３６及びコンデンサ１３８にチャージされると
共に負荷１２２へ供給される。能動素子１１４がオフの
場合は、チョークコイル１３６及びコンデンサ１３８に
チャージされていたエネルギーが転流ダイオード１１６
Ｂを介して負荷１２２に供給される。制御部１４０で
は、比較演算部１２８において検出部１２４で検出した
出力電圧をモニタし、これと設定部１２６で設定された
制御目標値と比較し、駆動部１１２を介して比較結果に
基づいた制御信号を能動素子１１４に出力する。これに
より能動素子１１４がオンオフ制御され、負荷１２２に
供給される電力が制御目標値と一致するように制御され
る。
イオード１１６Ａにより整流された直流電力がチョーク
コイル１３６及びコンデンサ１３８にチャージされると
共に負荷１２２へ供給される。能動素子１１４がオフの
場合は、チョークコイル１３６及びコンデンサ１３８に
チャージされていたエネルギーが転流ダイオード１１６
Ｂを介して負荷１２２に供給される。制御部１４０で
は、比較演算部１２８において検出部１２４で検出した
出力電圧をモニタし、これと設定部１２６で設定された
制御目標値と比較し、駆動部１１２を介して比較結果に
基づいた制御信号を能動素子１１４に出力する。これに
より能動素子１１４がオンオフ制御され、負荷１２２に
供給される電力が制御目標値と一致するように制御され
る。
【０００６】ところで、出力部１２０における転流側に
は、図１１に示すように受動素子であるダイオードを使
用するのが通常であるが、転流ダイオード１１６Ｂは、
図１２（Ａ）に示すような電流（ＩF）−電圧（ＶF）特
性を有しており、電流がある所定値以上になると、順方
向電圧が飽和状態になる。この飽和電圧は、高速ダイオ
ードにおいては０．９Ｖ〜１．３Ｖ、ショットキーダイ
オードでは０．４５Ｖ〜０．５５Ｖ程度となっている。
このように、転流ダイオード１１６Ｂの順方向電圧が飽
和することにより電力損失が生じ、電源変換効率を悪化
させてしまうという問題があった。さらに、アノード電
流ＩFが大きくなり、損失電力ＰF（＝Ｖ F×ＩF）が大き
くなると素子のジャンクション温度ＴJ（＝ＰF×Ｑ）
（°Ｃ）が上昇する（但し、Ｑ（°Ｃ／Ｗ）はダイオー
ドの熱抵抗）。このため、従来では出力電流を大きくす
る程、転流ダイオード１１６Ｂを多くして（２個や３個
等）並列接続し、１素子当たりの電力損失を分散させ、
ジャンクション温度を抑制する必要があった。
は、図１１に示すように受動素子であるダイオードを使
用するのが通常であるが、転流ダイオード１１６Ｂは、
図１２（Ａ）に示すような電流（ＩF）−電圧（ＶF）特
性を有しており、電流がある所定値以上になると、順方
向電圧が飽和状態になる。この飽和電圧は、高速ダイオ
ードにおいては０．９Ｖ〜１．３Ｖ、ショットキーダイ
オードでは０．４５Ｖ〜０．５５Ｖ程度となっている。
このように、転流ダイオード１１６Ｂの順方向電圧が飽
和することにより電力損失が生じ、電源変換効率を悪化
させてしまうという問題があった。さらに、アノード電
流ＩFが大きくなり、損失電力ＰF（＝Ｖ F×ＩF）が大き
くなると素子のジャンクション温度ＴJ（＝ＰF×Ｑ）
（°Ｃ）が上昇する（但し、Ｑ（°Ｃ／Ｗ）はダイオー
ドの熱抵抗）。このため、従来では出力電流を大きくす
る程、転流ダイオード１１６Ｂを多くして（２個や３個
等）並列接続し、１素子当たりの電力損失を分散させ、
ジャンクション温度を抑制する必要があった。
【０００７】また、ダイオードには図１２（Ｂ）に示す
ように、順方向回復時間Ｔｒｆと逆回復時間Ｔｒｒがあ
る。これらの時間が整流ダイオード１１６Ａ、転流ダイ
オード１１６Ｂの双方の生じることにより、トランス１
１０の２次巻線を一瞬短絡させる。この結果、非常に大
きな貫通電流が流れ、出力リップルスパイク電圧や端子
雑音電圧、放射雑音電界を発生させるという問題があっ
た。
ように、順方向回復時間Ｔｒｆと逆回復時間Ｔｒｒがあ
る。これらの時間が整流ダイオード１１６Ａ、転流ダイ
オード１１６Ｂの双方の生じることにより、トランス１
１０の２次巻線を一瞬短絡させる。この結果、非常に大
きな貫通電流が流れ、出力リップルスパイク電圧や端子
雑音電圧、放射雑音電界を発生させるという問題があっ
た。
【０００８】この問題を解決するため、図１３に示すよ
うに、整流ダイオード１１６Ａ、転流ダイオード１１６
Ｂのアノード側にインダクタンス１４２を各々直列に接
続し、順方向電流が流れているときにインダクタンス１
４２にエネルギーを蓄え、アノード電流が流れなくなる
と同時に逆起電力Ｖl（＝Ｌl×（ｄi／ｄt））を発生さ
せてダイオードのリカバリー特性を改善することが行わ
れていた。
うに、整流ダイオード１１６Ａ、転流ダイオード１１６
Ｂのアノード側にインダクタンス１４２を各々直列に接
続し、順方向電流が流れているときにインダクタンス１
４２にエネルギーを蓄え、アノード電流が流れなくなる
と同時に逆起電力Ｖl（＝Ｌl×（ｄi／ｄt））を発生さ
せてダイオードのリカバリー特性を改善することが行わ
れていた。
【０００９】しかしながら、上記の技術では、インダク
タンス１４２にエネルギーを蓄え、アノード電流が流れ
なくなったときに逆バイアスしてエネルギーを相殺させ
るため、電源効率が低下してしまう。また、図１４に示
すように、抵抗１４４及びコンデンサ１４６で構成され
るサージアブソーバを整流ダイオード１１６Ａ、転流ダ
イオード１１６Ｂに並列接続することによりサージを低
減する技術もあるが、上記と同様に抵抗１４４やコンデ
ンサ１４６による損失が生じ、電源効率が低下してしま
うという問題があった。
タンス１４２にエネルギーを蓄え、アノード電流が流れ
なくなったときに逆バイアスしてエネルギーを相殺させ
るため、電源効率が低下してしまう。また、図１４に示
すように、抵抗１４４及びコンデンサ１４６で構成され
るサージアブソーバを整流ダイオード１１６Ａ、転流ダ
イオード１１６Ｂに並列接続することによりサージを低
減する技術もあるが、上記と同様に抵抗１４４やコンデ
ンサ１４６による損失が生じ、電源効率が低下してしま
うという問題があった。
【００１０】上記のような問題を解決するため、図１５
に示すように、出力部にＭＯＳ−ＦＥＴ１４８を使用し
た電圧駆動方式の同期整流方式の電源装置が知られてい
る。これは図１６に示すように、ダイオードの電流−電
圧特性が非線形性であるのに対し、ＭＯＳ−ＦＥＴの電
流−電圧特性がゲート電圧によっては線形性になり、Ｍ
ＯＳ−ＦＥＴの電圧降下Ｖｏｎ（＝Ｒｏｎ×ＩD）がダ
イオードの場合と比較して小さいことを利用したもので
ある。
に示すように、出力部にＭＯＳ−ＦＥＴ１４８を使用し
た電圧駆動方式の同期整流方式の電源装置が知られてい
る。これは図１６に示すように、ダイオードの電流−電
圧特性が非線形性であるのに対し、ＭＯＳ−ＦＥＴの電
流−電圧特性がゲート電圧によっては線形性になり、Ｍ
ＯＳ−ＦＥＴの電圧降下Ｖｏｎ（＝Ｒｏｎ×ＩD）がダ
イオードの場合と比較して小さいことを利用したもので
ある。
【００１１】図１５に示す電源装置の動作波形を図１７
に示す。同図１７（Ａ）はトランス１１０の２次巻線側
の電圧Ｖｓを、同図（Ｂ）はＭＯＳ−ＦＥＴ１４８のゲ
ート−ソース間電圧Ｖgs1を、同図（Ｃ）はＭＯＳ−Ｆ
ＥＴ１５０のゲート−ソース間電圧Ｖgs2を示してい
る。整流側のＭＯＳ−ＦＥＴ１４８では駆動電圧が常に
トランス１１０の２次巻線に発生しているため（図中Ｔ
1の区間）、図１１に示すダイオード１１６ＡをＭＯＳ
−ＦＥＴ１４８に置き換えることは容易であるが、転流
側のＭＯＳ−ＦＥＴ１５０では、駆動電圧が常にトラン
ス１１０の２次巻線に発生していないため（図中Ｔ2の
区間）、図１１に示すダイオード１１６ＢをＭＯＳ−Ｆ
ＥＴ１５０に置き換えることは容易ではない。これは、
図１８に示すように、転流側のＭＯＳ−ＦＥＴ１５０で
は、寄生ダイオード１５０Ａを流れるＴoffの区間では
ゲート電圧が発生しないためである。
に示す。同図１７（Ａ）はトランス１１０の２次巻線側
の電圧Ｖｓを、同図（Ｂ）はＭＯＳ−ＦＥＴ１４８のゲ
ート−ソース間電圧Ｖgs1を、同図（Ｃ）はＭＯＳ−Ｆ
ＥＴ１５０のゲート−ソース間電圧Ｖgs2を示してい
る。整流側のＭＯＳ−ＦＥＴ１４８では駆動電圧が常に
トランス１１０の２次巻線に発生しているため（図中Ｔ
1の区間）、図１１に示すダイオード１１６ＡをＭＯＳ
−ＦＥＴ１４８に置き換えることは容易であるが、転流
側のＭＯＳ−ＦＥＴ１５０では、駆動電圧が常にトラン
ス１１０の２次巻線に発生していないため（図中Ｔ2の
区間）、図１１に示すダイオード１１６ＢをＭＯＳ−Ｆ
ＥＴ１５０に置き換えることは容易ではない。これは、
図１８に示すように、転流側のＭＯＳ−ＦＥＴ１５０で
は、寄生ダイオード１５０Ａを流れるＴoffの区間では
ゲート電圧が発生しないためである。
【００１２】この問題を解決するため、図１９に示すよ
うなアクティブクランプ方式の電源装置が提案されてい
る（特公昭６３−６７４２８号公報）。図１９に示す電
源装置では、コンデンサ１５２及びＭＯＳ−ＦＥＴ１５
４で構成されるリセット回路によりＭＯＳ−ＦＥＴ１１
４がオフしている間にＭＯＳ−ＦＥＴ１５４をオンさ
せ、トランス１１０を強制的にリセットする。これによ
り、図２０に示すように、ＭＯＳ−ＦＥＴ１５０にゲー
ト電圧が発生しない期間が生じるのを防ぐことができる
（図２０のＴ2区間）。
うなアクティブクランプ方式の電源装置が提案されてい
る（特公昭６３−６７４２８号公報）。図１９に示す電
源装置では、コンデンサ１５２及びＭＯＳ−ＦＥＴ１５
４で構成されるリセット回路によりＭＯＳ−ＦＥＴ１１
４がオフしている間にＭＯＳ−ＦＥＴ１５４をオンさ
せ、トランス１１０を強制的にリセットする。これによ
り、図２０に示すように、ＭＯＳ−ＦＥＴ１５０にゲー
ト電圧が発生しない期間が生じるのを防ぐことができる
（図２０のＴ2区間）。
【００１３】しかしながら、図１９に示す電源装置で
は、コンデンサ１５２及びＭＯＳ−ＦＥＴ１５４で構成
されるリセット回路、ＭＯＳ−ＦＥＴ１１４を駆動する
ための制御信号と同期し、かつ反転した信号をＭＯＳ−
ＦＥＴ１５４に出力する制御回路が必要となるので部品
点数が増え、回路構成が複雑になる。また、ＭＯＳ−Ｆ
ＥＴ１１４とＭＯＳ−ＦＥＴ１５４の動作タイミング、
すなわちスイッチングスピードによってはコンデンサ１
５２を介してトランス１１０の１次側を短絡させ、入力
側回路が破壊する可能性があるという問題があった。
は、コンデンサ１５２及びＭＯＳ−ＦＥＴ１５４で構成
されるリセット回路、ＭＯＳ−ＦＥＴ１１４を駆動する
ための制御信号と同期し、かつ反転した信号をＭＯＳ−
ＦＥＴ１５４に出力する制御回路が必要となるので部品
点数が増え、回路構成が複雑になる。また、ＭＯＳ−Ｆ
ＥＴ１１４とＭＯＳ−ＦＥＴ１５４の動作タイミング、
すなわちスイッチングスピードによってはコンデンサ１
５２を介してトランス１１０の１次側を短絡させ、入力
側回路が破壊する可能性があるという問題があった。
【００１４】また、リセット回路をトランスの２次巻線
側に構成した図２１に示すような定電流方式の電源装置
が提案されている（電子通信学会ＥＥ９７−２５）。こ
の電源装置は、トランス１１０の２次側に整流ダイオー
ド１６０と定電流回路１６１とで構成されるリセット回
路を構成し、図１９に示す電源装置と同様にＭＯＳ−Ｆ
ＥＴ１５０にゲート電圧が発生しない期間が生じるのを
防ぐものであるが、上記と同様に部品点数が増え、回路
構成が複雑になるという問題があった。
側に構成した図２１に示すような定電流方式の電源装置
が提案されている（電子通信学会ＥＥ９７−２５）。こ
の電源装置は、トランス１１０の２次側に整流ダイオー
ド１６０と定電流回路１６１とで構成されるリセット回
路を構成し、図１９に示す電源装置と同様にＭＯＳ−Ｆ
ＥＴ１５０にゲート電圧が発生しない期間が生じるのを
防ぐものであるが、上記と同様に部品点数が増え、回路
構成が複雑になるという問題があった。
【００１５】また、上記のような電源装置では、図２２
に示すように、トランスの２次巻線に発生する電圧がＭ
ＯＳ−ＦＥＴ１５０のスレッショルド電圧以上にならな
いとＭＯＳ−ＦＥＴが導通しないため、ドレイン電流が
流れるまで時間遅れ（Ｔ１の期間）を生じる。この時間
遅れの期間は寄生ダイオード１５０Ａを転流電流が流れ
るため、電力損失が増加するという問題があった。
に示すように、トランスの２次巻線に発生する電圧がＭ
ＯＳ−ＦＥＴ１５０のスレッショルド電圧以上にならな
いとＭＯＳ−ＦＥＴが導通しないため、ドレイン電流が
流れるまで時間遅れ（Ｔ１の期間）を生じる。この時間
遅れの期間は寄生ダイオード１５０Ａを転流電流が流れ
るため、電力損失が増加するという問題があった。
【００１６】また、図２３に示すような制御ＩＣ１５６
を用いた電源装置も知られている。この電源装置では、
トランス１１０の１次側のＭＯＳ−ＦＥＴ１１４のゲー
ト駆動回路を利用してトランス１１０の２次側のＭＯＳ
−ＦＥＴ１４８、１５０の駆動を制御ＩＣ１５６で行う
ものである。
を用いた電源装置も知られている。この電源装置では、
トランス１１０の１次側のＭＯＳ−ＦＥＴ１１４のゲー
ト駆動回路を利用してトランス１１０の２次側のＭＯＳ
−ＦＥＴ１４８、１５０の駆動を制御ＩＣ１５６で行う
ものである。
【００１７】しかしながら、このような電源装置では、
部品点数が多くなり、回路構成が複雑になる。また、制
御ＩＣ１５６により駆動するため、ＭＯＳ−ＦＥＴの立
ち上がり特性及び立ち下り特性を考慮して、すなわち、
同時にＭＯＳ−ＦＥＴ１４８、１５０がオンすることに
より発生する貫通電流や端子雑音電圧、放射雑音電界を
防ぐことを考慮して制御する必要があり、動作周波数を
高くすることが難しいという問題があった。
部品点数が多くなり、回路構成が複雑になる。また、制
御ＩＣ１５６により駆動するため、ＭＯＳ−ＦＥＴの立
ち上がり特性及び立ち下り特性を考慮して、すなわち、
同時にＭＯＳ−ＦＥＴ１４８、１５０がオンすることに
より発生する貫通電流や端子雑音電圧、放射雑音電界を
防ぐことを考慮して制御する必要があり、動作周波数を
高くすることが難しいという問題があった。
【００１８】
【発明が解決しようとする課題】また、図２４に示すよ
うな、電流を検出することによりＭＯＳ−ＦＥＴを駆動
する電源装置が提案されている（特開平３−２１８２６
４号公報）。このような電源装置では、整流用のＭＯＳ
−ＦＥＴ１４８、転流用のＭＯＳ−ＦＥＴ１５０のそれ
ぞれのドレイン側に電流検出回路１５８、１６０を接続
し、この電流検出回路１５８、１６０から出力される電
流検出情報を受けてゲート駆動回路１６２、１６４によ
りＭＯＳ−ＦＥＴ１４８、１５０の駆動を制御する。こ
こで、例えば電流検出情報が電圧であり、ゲート駆動回
路１６２、１６４がそれぞれコンパレータＣＯＭ１、Ｃ
ＯＭ２等で構成され、このコンパレータＣＯＭ１、ＣＯ
Ｍ２によりそれぞれ検出電圧と基準電圧とを比較し、該
比較結果に基づいてＭＯＳ−ＦＥＴ１４８、１５０を駆
動する場合には、例えば転流用のＭＯＳ−ＦＥＴ１５０
がオフの時には、前記コンパレータＣＯＭ２の入力端子
にトランス１１０の２次巻線に発生する電圧Ｖｓそのも
の（例えば１０数Ｖ）が印加されることとなる（図２５
参照）。また、コンパレータの電源は出力側から得るの
が通常であるが、この場合、トランス１１０の２次巻線
にコンパレータの電源電圧を超える電圧が発生した場合
には出力が飽和し、ＭＯＳ−ＦＥＴ１５０を制御するこ
とができなくなる。一般に、絶縁型の電源装置では出力
電圧が高いためより顕著となる。従って、別電源を用い
てコンパレータを駆動しなければならず、部品点数が増
加すると共に回路構成が複雑になるという問題があっ
た。
うな、電流を検出することによりＭＯＳ−ＦＥＴを駆動
する電源装置が提案されている（特開平３−２１８２６
４号公報）。このような電源装置では、整流用のＭＯＳ
−ＦＥＴ１４８、転流用のＭＯＳ−ＦＥＴ１５０のそれ
ぞれのドレイン側に電流検出回路１５８、１６０を接続
し、この電流検出回路１５８、１６０から出力される電
流検出情報を受けてゲート駆動回路１６２、１６４によ
りＭＯＳ−ＦＥＴ１４８、１５０の駆動を制御する。こ
こで、例えば電流検出情報が電圧であり、ゲート駆動回
路１６２、１６４がそれぞれコンパレータＣＯＭ１、Ｃ
ＯＭ２等で構成され、このコンパレータＣＯＭ１、ＣＯ
Ｍ２によりそれぞれ検出電圧と基準電圧とを比較し、該
比較結果に基づいてＭＯＳ−ＦＥＴ１４８、１５０を駆
動する場合には、例えば転流用のＭＯＳ−ＦＥＴ１５０
がオフの時には、前記コンパレータＣＯＭ２の入力端子
にトランス１１０の２次巻線に発生する電圧Ｖｓそのも
の（例えば１０数Ｖ）が印加されることとなる（図２５
参照）。また、コンパレータの電源は出力側から得るの
が通常であるが、この場合、トランス１１０の２次巻線
にコンパレータの電源電圧を超える電圧が発生した場合
には出力が飽和し、ＭＯＳ−ＦＥＴ１５０を制御するこ
とができなくなる。一般に、絶縁型の電源装置では出力
電圧が高いためより顕著となる。従って、別電源を用い
てコンパレータを駆動しなければならず、部品点数が増
加すると共に回路構成が複雑になるという問題があっ
た。
【００１９】また、上記のように電流を検出してＭＯＳ
−ＦＥＴを駆動する電源装置で、図２６に示すように電
流検出回路にオペアンプ１６６を使用した電源装置が提
案されている（実開平６−４４３９６号公報）。
−ＦＥＴを駆動する電源装置で、図２６に示すように電
流検出回路にオペアンプ１６６を使用した電源装置が提
案されている（実開平６−４４３９６号公報）。
【００２０】しかしながら、このような電源装置では、
電流検出回路にオペアンプ（誤差増幅器）を使用してい
るため、図２７に示すように、検出量がリニアに出力さ
れるため、ＭＯＳ−ＦＥＴ１５０のスレッショルド電圧
（ゲート遮断電圧）以上になるまで寄生ダイオード１５
０Ａに電流が流れる（図中Ｔ区間）。このため、図２９
に示した誤差増幅器方式における出力電流Ｉｏと電源効
率ηとの関係に示されるように、特に出力電流Ｉｏが小
さい軽負荷時における電源効率ηが低下する。なお、軽
負荷とは、例えば図２９に示す様に、その電源装置の定
格供給電流に対して、供給電流が少ない領域を指し、特
に、供給電流開始付近の領域をいう。このように、オペ
アンプを用いた構成の場合には、特に軽負荷時の電力損
失が大きくなり、また、オペアンプのための電源も必要
となり、部品点数が増加すると共に回路構成が複雑にな
る、という問題があった。
電流検出回路にオペアンプ（誤差増幅器）を使用してい
るため、図２７に示すように、検出量がリニアに出力さ
れるため、ＭＯＳ−ＦＥＴ１５０のスレッショルド電圧
（ゲート遮断電圧）以上になるまで寄生ダイオード１５
０Ａに電流が流れる（図中Ｔ区間）。このため、図２９
に示した誤差増幅器方式における出力電流Ｉｏと電源効
率ηとの関係に示されるように、特に出力電流Ｉｏが小
さい軽負荷時における電源効率ηが低下する。なお、軽
負荷とは、例えば図２９に示す様に、その電源装置の定
格供給電流に対して、供給電流が少ない領域を指し、特
に、供給電流開始付近の領域をいう。このように、オペ
アンプを用いた構成の場合には、特に軽負荷時の電力損
失が大きくなり、また、オペアンプのための電源も必要
となり、部品点数が増加すると共に回路構成が複雑にな
る、という問題があった。
【００２１】また、特開平９−１７２７７５号公報及び
特開平９−１８２４１６号公報には、カレントトランス
により電流検出する同期整流回路が記載されているが、
カレントトランスによる電流から電圧への変換のためエ
ネルギー不足によりＭＯＳ−ＦＥＴのゲートを高速で充
放電することができない。また、図２９に示したカレン
トトランス（ＣＴ）方式における出力電流Ｉｏと電源効
率ηとの関係に示されるように、特に出力電流Ｉｏが小
さい軽負荷時における電源効率ηが低下する。このよう
に、カレントトランスを用いた構成の場合には、特に軽
負荷時の駆動損失が増加する、という問題があった。ま
た、インダクタンス特性（磁性材）により制御系に遅れ
要素を含み応答遅れを生じると共に、非線形要素のため
過渡負荷変動などの場合の磁性材の飽和特性が問題とな
る。
特開平９−１８２４１６号公報には、カレントトランス
により電流検出する同期整流回路が記載されているが、
カレントトランスによる電流から電圧への変換のためエ
ネルギー不足によりＭＯＳ−ＦＥＴのゲートを高速で充
放電することができない。また、図２９に示したカレン
トトランス（ＣＴ）方式における出力電流Ｉｏと電源効
率ηとの関係に示されるように、特に出力電流Ｉｏが小
さい軽負荷時における電源効率ηが低下する。このよう
に、カレントトランスを用いた構成の場合には、特に軽
負荷時の駆動損失が増加する、という問題があった。ま
た、インダクタンス特性（磁性材）により制御系に遅れ
要素を含み応答遅れを生じると共に、非線形要素のため
過渡負荷変動などの場合の磁性材の飽和特性が問題とな
る。
【００２２】本発明は、上記問題を解決すべく成された
ものであり、簡単な回路構成で、特に軽負荷時の電源効
率を向上させることができる同期整流回路及び電源装置
を提供することを目的とする。
ものであり、簡単な回路構成で、特に軽負荷時の電源効
率を向上させることができる同期整流回路及び電源装置
を提供することを目的とする。
【００２３】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明の同期整流回路は、軽負荷から
通常負荷までの負荷に対応する電流を整流する同期整流
回路であって、整流すべき前記電流が流れるラインに挿
入され当該電流を制御信号に基づいてオンオフするスイ
ッチ素子と、前記電流のうち少なくとも軽負荷に対応す
る電流の検出時に非線形に応答して前記制御信号をオン
制御信号とし、オンすべき期間終了までオン制御信号を
前記スイッチ素子に出力する制御手段と、前記スイッチ
素子に並列に接続され当該スイッチ素子がオンするまで
前記電流を流すダイオードと、を具備することを特徴と
する。
に、請求項１記載の発明の同期整流回路は、軽負荷から
通常負荷までの負荷に対応する電流を整流する同期整流
回路であって、整流すべき前記電流が流れるラインに挿
入され当該電流を制御信号に基づいてオンオフするスイ
ッチ素子と、前記電流のうち少なくとも軽負荷に対応す
る電流の検出時に非線形に応答して前記制御信号をオン
制御信号とし、オンすべき期間終了までオン制御信号を
前記スイッチ素子に出力する制御手段と、前記スイッチ
素子に並列に接続され当該スイッチ素子がオンするまで
前記電流を流すダイオードと、を具備することを特徴と
する。
【００２４】この発明によれば、同期整流回路は、軽負
荷から通常負荷までの負荷に対応する電流を整流する。
このような同期整流回路において、スイッチ素子は、整
流すべき電流が流れるラインに挿入され、このラインを
流れる電流を制御手段から出力される制御信号に基づい
てオンオフする。このスイッチ素子には、該スイッチ素
子がオンするまで整流すべき電流を流すダイオードが並
列に接続される。スイッチ素子は、オン抵抗が小さい素
子が好ましいが、スイッチ素子として、例えばユニポー
ラトランジスタであるＭＯＳ−ＦＥＴ等のＦＥＴやバイ
ポーラトランジスタ等を用いることができる。ＭＯＳ−
ＦＥＴを用いた場合には、該ＭＯＳ−ＦＥＴの寄生ダイ
オードが前記ダイオードとして作用する。
荷から通常負荷までの負荷に対応する電流を整流する。
このような同期整流回路において、スイッチ素子は、整
流すべき電流が流れるラインに挿入され、このラインを
流れる電流を制御手段から出力される制御信号に基づい
てオンオフする。このスイッチ素子には、該スイッチ素
子がオンするまで整流すべき電流を流すダイオードが並
列に接続される。スイッチ素子は、オン抵抗が小さい素
子が好ましいが、スイッチ素子として、例えばユニポー
ラトランジスタであるＭＯＳ−ＦＥＴ等のＦＥＴやバイ
ポーラトランジスタ等を用いることができる。ＭＯＳ−
ＦＥＴを用いた場合には、該ＭＯＳ−ＦＥＴの寄生ダイ
オードが前記ダイオードとして作用する。
【００２５】すなわち、ダイオードに電流が流れる期間
が長いほど、スイッチ素子がオンするまでの期間が長く
なることになり、特に電流が流れ始める軽負荷時におい
て電力損失が大きくなる。
が長いほど、スイッチ素子がオンするまでの期間が長く
なることになり、特に電流が流れ始める軽負荷時におい
て電力損失が大きくなる。
【００２６】そこで、制御手段は、整流すべき電流のう
ち少なくとも軽負荷に対応する電流の検出時には、非線
形に応答して制御信号をオン制御信号として、オンすべ
き期間終了までオン制御信号をスイッチ素子に出力す
る。すなわち、制御信号は、流れる電流に対して線形的
に変化するのではなく、非線形的に変化するため、ダイ
オードに電流が流れ始めたときに速やかにオン制御信号
をスイッチ素子へ出力することができる。これにより、
軽負荷時においても速やかにスイッチ素子をオンさせる
ことができ、軽負荷時の電力損失を抑えることができ
る。
ち少なくとも軽負荷に対応する電流の検出時には、非線
形に応答して制御信号をオン制御信号として、オンすべ
き期間終了までオン制御信号をスイッチ素子に出力す
る。すなわち、制御信号は、流れる電流に対して線形的
に変化するのではなく、非線形的に変化するため、ダイ
オードに電流が流れ始めたときに速やかにオン制御信号
をスイッチ素子へ出力することができる。これにより、
軽負荷時においても速やかにスイッチ素子をオンさせる
ことができ、軽負荷時の電力損失を抑えることができ
る。
【００２７】請求項２記載の発明は、前記制御手段が、
前記電流を検出する検出素子と、前記検出素子の検出結
果と基準値とを比較し、比較結果に基づいて制御信号を
前記スイッチ素子に出力するコンパレータと、を含み、
検出値に対して出力が線形に出力される制御回路で前記
スイッチ素子を駆動する場合において前記スイッチ素子
をオンさせる閾値に対応した検出値よりも小さい値に前
記基準値を設定したことを特徴とする。
前記電流を検出する検出素子と、前記検出素子の検出結
果と基準値とを比較し、比較結果に基づいて制御信号を
前記スイッチ素子に出力するコンパレータと、を含み、
検出値に対して出力が線形に出力される制御回路で前記
スイッチ素子を駆動する場合において前記スイッチ素子
をオンさせる閾値に対応した検出値よりも小さい値に前
記基準値を設定したことを特徴とする。
【００２８】この発明によれば、制御手段は、コンパレ
ータを含んでおり、このコンパレータは、電流を検出す
る検出素子の検出結果と基準値とを比較し、比較結果に
基づいて制御信号をスイッチ素子に出力する。すなわ
ち、比較結果に基づいた２値の制御信号によりスイッチ
素子を駆動する。
ータを含んでおり、このコンパレータは、電流を検出す
る検出素子の検出結果と基準値とを比較し、比較結果に
基づいて制御信号をスイッチ素子に出力する。すなわ
ち、比較結果に基づいた２値の制御信号によりスイッチ
素子を駆動する。
【００２９】また、基準値は、検出値に対して出力が線
形に出力される制御回路、例えばカレントトランスやオ
ペアンプ等でスイッチ素子を駆動する場合においてスイ
ッチ素子をオンさせる閾値に対応した検出値よりも小さ
い値に設定される。これにより、カレントトランスやオ
ペアンプ等の検出値に対して出力が線形に出力される制
御回路でスイッチ素子を駆動する場合と比較して、電流
がダイオードを流れる期間を短縮することができ、流れ
る電流が小さい場合、すなわち電流が流れ始める軽負荷
時においても速やかにスイッチ素子をオンさせることが
できる。従って、検出値に対して出力が線形に出力され
る制御回路でスイッチ素子を駆動する場合と比較して、
特に軽負荷時における電力効率を向上させることができ
る。また、基準値の設定を変えることにより、スイッチ
素子の導通開始点を任意に設定することができる。
形に出力される制御回路、例えばカレントトランスやオ
ペアンプ等でスイッチ素子を駆動する場合においてスイ
ッチ素子をオンさせる閾値に対応した検出値よりも小さ
い値に設定される。これにより、カレントトランスやオ
ペアンプ等の検出値に対して出力が線形に出力される制
御回路でスイッチ素子を駆動する場合と比較して、電流
がダイオードを流れる期間を短縮することができ、流れ
る電流が小さい場合、すなわち電流が流れ始める軽負荷
時においても速やかにスイッチ素子をオンさせることが
できる。従って、検出値に対して出力が線形に出力され
る制御回路でスイッチ素子を駆動する場合と比較して、
特に軽負荷時における電力効率を向上させることができ
る。また、基準値の設定を変えることにより、スイッチ
素子の導通開始点を任意に設定することができる。
【００３０】請求項３記載の発明は、前記電流が出力側
から戻される電流であり、前記検出素子が前記スイッチ
素子より上流側に設けられることを特徴とする。
から戻される電流であり、前記検出素子が前記スイッチ
素子より上流側に設けられることを特徴とする。
【００３１】この発明によれば、検出素子が、電流が流
れる方向についてスイッチ素子より上流側に設けられ
る。すなわち、検出素子とスイッチ素子とは、電流が流
れる方向について直列に接続される。この検出素子に
は、例えば抵抗を用いることができる。この場合、整流
すべき電流が検出素子を流れることにより、流れた電流
に応じた電圧を検出することができる。
れる方向についてスイッチ素子より上流側に設けられ
る。すなわち、検出素子とスイッチ素子とは、電流が流
れる方向について直列に接続される。この検出素子に
は、例えば抵抗を用いることができる。この場合、整流
すべき電流が検出素子を流れることにより、流れた電流
に応じた電圧を検出することができる。
【００３２】コンパレータは、例えば検出素子により検
出された検出電圧が予め定めた基準値よりも大きい場合
にはスイッチ素子をオンさせ、小さい場合はオフさせ
る。スイッチ素子は検出素子と直列に接続されるため、
スイッチ素子がオンした場合には検出素子を流れる電流
はスイッチ素子にも流れる。すなわち、スイッチ素子は
検出素子を流れる電流に応じて制御される。従って、コ
ンパレータには、電流が流れる方向についてスイッチ素
子より下流側に高い電圧が発生した場合でも検出素子に
よる電圧降下分の電圧しかかからない。このため、検出
素子を電流が流れる方向についてスイッチ素子よりも下
流側に設けた場合と比較してコンパレータにかかる電圧
が遥かに小さい。このため、コンパレータの駆動電圧を
小さくすることができ、電源効率を向上させることがで
きる。
出された検出電圧が予め定めた基準値よりも大きい場合
にはスイッチ素子をオンさせ、小さい場合はオフさせ
る。スイッチ素子は検出素子と直列に接続されるため、
スイッチ素子がオンした場合には検出素子を流れる電流
はスイッチ素子にも流れる。すなわち、スイッチ素子は
検出素子を流れる電流に応じて制御される。従って、コ
ンパレータには、電流が流れる方向についてスイッチ素
子より下流側に高い電圧が発生した場合でも検出素子に
よる電圧降下分の電圧しかかからない。このため、検出
素子を電流が流れる方向についてスイッチ素子よりも下
流側に設けた場合と比較してコンパレータにかかる電圧
が遥かに小さい。このため、コンパレータの駆動電圧を
小さくすることができ、電源効率を向上させることがで
きる。
【００３３】請求項４記載の発明は、前記制御手段が、
前記ダイオードとして前記スイッチ素子に並列に接続さ
れると共に前記電流のうち軽負荷に対応する電流を検出
する発光ダイオードと、前記発光ダイオードからの光を
受光し、受光結果に基づいて制御信号をオン制御信号と
し、オンすべき期間終了までオン制御信号を前記スイッ
チ素子に出力する駆動手段と、を具備することを特徴と
する。
前記ダイオードとして前記スイッチ素子に並列に接続さ
れると共に前記電流のうち軽負荷に対応する電流を検出
する発光ダイオードと、前記発光ダイオードからの光を
受光し、受光結果に基づいて制御信号をオン制御信号と
し、オンすべき期間終了までオン制御信号を前記スイッ
チ素子に出力する駆動手段と、を具備することを特徴と
する。
【００３４】この発明によれば、制御手段が、発光ダイ
オード及びスイッチ素子を駆動するための駆動手段を含
んでおり、発光ダイオードは、前記ダイオードとしてス
イッチ素子に並列に接続される。また、発光ダイオード
は整流すべき電流のうち軽負荷に対応する電流を検出す
る。発光ダイオードが発光すると、駆動手段は、発光ダ
イオードからの光を受光し、受光結果に基づいて制御信
号をオン制御信号とし、オンすべき期間終了までオン制
御信号をスイッチ素子に出力する。
オード及びスイッチ素子を駆動するための駆動手段を含
んでおり、発光ダイオードは、前記ダイオードとしてス
イッチ素子に並列に接続される。また、発光ダイオード
は整流すべき電流のうち軽負荷に対応する電流を検出す
る。発光ダイオードが発光すると、駆動手段は、発光ダ
イオードからの光を受光し、受光結果に基づいて制御信
号をオン制御信号とし、オンすべき期間終了までオン制
御信号をスイッチ素子に出力する。
【００３５】このように、前記ダイオードとして発光ダ
イオードを用いているため、軽負荷に対応する電流が検
出されると、速やかにスイッチ素子がオンされる。従っ
て、軽負荷時の電力効率を向上させることができる。ま
た、コンパレータや基準電圧を必要としないため、部品
点数を少なくすることができ、簡単かつ安価な回路構成
とすることができる。
イオードを用いているため、軽負荷に対応する電流が検
出されると、速やかにスイッチ素子がオンされる。従っ
て、軽負荷時の電力効率を向上させることができる。ま
た、コンパレータや基準電圧を必要としないため、部品
点数を少なくすることができ、簡単かつ安価な回路構成
とすることができる。
【００３６】なお、駆動手段は、請求項５にも記載した
ように、受光後、スイッチ素子がオンすべき期間導通す
る自己保持素子、例えばサイリスタを含む回路とするこ
とができる。
ように、受光後、スイッチ素子がオンすべき期間導通す
る自己保持素子、例えばサイリスタを含む回路とするこ
とができる。
【００３７】また、自己保持素子は、請求項６にも記載
したように、フォトサイリスタとすることができる。こ
の場合、受光素子とサイリスタを共通にできるので、駆
動手段の回路を簡単な構成とすることができる。
したように、フォトサイリスタとすることができる。こ
の場合、受光素子とサイリスタを共通にできるので、駆
動手段の回路を簡単な構成とすることができる。
【００３８】請求項７記載の発明は、１次巻線及びこの
１次巻線と同極性の２次巻線を持つトランスと、前記ト
ランスの１次巻線に印加される電力をスイッチングする
スイッチング手段と、前記トランスの１次巻線に電力が
印加されているときに、前記２次巻線に誘起された電力
を蓄積すると共に平滑して出力する出力手段と、前記ト
ランスの２次巻線側に設けられ、整流すべき電流を整流
する同期整流回路と、を備え、軽負荷から通常負荷まで
の負荷に対応した電力を前記出力手段より出力する電源
装置において、前記同期整流回路が、整流すべき前記電
流が流れるラインに挿入され当該電流を制御信号に基づ
いてオンオフするスイッチ素子と、前記電流のうち少な
くとも軽負荷に対応する電流の検出時に非線形に応答し
て前記制御信号をオン制御信号とし、オンすべき期間終
了までオン制御信号を前記スイッチ素子に出力する制御
手段と、前記スイッチ素子に並列に接続され当該スイッ
チ素子がオンするまで前記電流を流すダイオードと、を
具備することを特徴とする。
１次巻線と同極性の２次巻線を持つトランスと、前記ト
ランスの１次巻線に印加される電力をスイッチングする
スイッチング手段と、前記トランスの１次巻線に電力が
印加されているときに、前記２次巻線に誘起された電力
を蓄積すると共に平滑して出力する出力手段と、前記ト
ランスの２次巻線側に設けられ、整流すべき電流を整流
する同期整流回路と、を備え、軽負荷から通常負荷まで
の負荷に対応した電力を前記出力手段より出力する電源
装置において、前記同期整流回路が、整流すべき前記電
流が流れるラインに挿入され当該電流を制御信号に基づ
いてオンオフするスイッチ素子と、前記電流のうち少な
くとも軽負荷に対応する電流の検出時に非線形に応答し
て前記制御信号をオン制御信号とし、オンすべき期間終
了までオン制御信号を前記スイッチ素子に出力する制御
手段と、前記スイッチ素子に並列に接続され当該スイッ
チ素子がオンするまで前記電流を流すダイオードと、を
具備することを特徴とする。
【００３９】トランスは、１次巻線及びこの１次巻線と
同極性の２次巻線を備えている。これにより、１次巻線
に発生した電圧の極性と２次巻線に発生した電圧の極性
とは同極性となる。スイッチング手段はトランスの１次
巻線に接続され、トランスの１次巻線側に印加される入
力電力を所定のタイミングでスイッチングする。これに
より２次巻線側に電力が誘起される。
同極性の２次巻線を備えている。これにより、１次巻線
に発生した電圧の極性と２次巻線に発生した電圧の極性
とは同極性となる。スイッチング手段はトランスの１次
巻線に接続され、トランスの１次巻線側に印加される入
力電力を所定のタイミングでスイッチングする。これに
より２次巻線側に電力が誘起される。
【００４０】出力手段は、トランスの１次巻線に電力が
印加されているとき、すなわちスイッチング手段がオン
のときに、２次巻線に誘起した電力を蓄積すると共に平
滑して出力側へ出力する。また、スイッチング手段がオ
フのとき、すなわち２次巻線に電力が発生していないと
きは、出力手段に蓄積された電力が出力側へ供給される
（所謂フォワード方式）。この出力手段は、例えば電力
を蓄積するためのチョークコイル及び平滑するためのコ
ンデンサにより構成することができる。
印加されているとき、すなわちスイッチング手段がオン
のときに、２次巻線に誘起した電力を蓄積すると共に平
滑して出力側へ出力する。また、スイッチング手段がオ
フのとき、すなわち２次巻線に電力が発生していないと
きは、出力手段に蓄積された電力が出力側へ供給される
（所謂フォワード方式）。この出力手段は、例えば電力
を蓄積するためのチョークコイル及び平滑するためのコ
ンデンサにより構成することができる。
【００４１】同期整流回路は、トランスの２次巻線側に
設けられ、整流すべき電流を整流する。整流すべき電流
には、スイッチング手段がオンのときに整流すべき整流
電流及びスイッチング手段がオフのときに転流すべき転
流電流がある。
設けられ、整流すべき電流を整流する。整流すべき電流
には、スイッチング手段がオンのときに整流すべき整流
電流及びスイッチング手段がオフのときに転流すべき転
流電流がある。
【００４２】このような電源装置は、軽負荷から通常負
荷までの負荷に対応した電力を出力手段より出力する。
荷までの負荷に対応した電力を出力手段より出力する。
【００４３】このようなフォワード方式の電源装置に、
請求項１記載の同期整流回路を適用することができる。
これにより、フォワード方式の電源装置において、軽負
荷時の電源効率を向上させることができる。なお、同期
整流回路は、整流電流用、転流電流用の両方を備えるこ
とが好ましい。
請求項１記載の同期整流回路を適用することができる。
これにより、フォワード方式の電源装置において、軽負
荷時の電源効率を向上させることができる。なお、同期
整流回路は、整流電流用、転流電流用の両方を備えるこ
とが好ましい。
【００４４】請求項８記載の発明は、１次巻線及びこの
１次巻線と異極性の２次巻線を持つトランスと、前記ト
ランスの１次巻線に印加される電力をスイッチングする
スイッチング手段と、前記トランスの１次巻線に電力が
印加されていないときに、前記トランスに蓄積された電
力を平滑して出力する出力手段と、前記トランスの２次
巻線側に設けられ、整流すべき電流を整流する同期整流
回路と、を備え、軽負荷から通常負荷までの負荷に対応
した電力を前記出力手段より出力する電源装置におい
て、前記同期整流回路が、整流すべき前記電流が流れる
ラインに挿入され当該電流を制御信号に基づいてオンオ
フするスイッチ素子と、前記電流のうち少なくとも軽負
荷に対応する電流の検出時に非線形に応答して前記制御
信号をオン制御信号とし、オンすべき期間終了までオン
制御信号を前記スイッチ素子に出力する制御手段と、前
記スイッチ素子に並列に接続され当該スイッチ素子がオ
ンするまで前記電流を流すダイオードと、を具備するこ
とを特徴とする。
１次巻線と異極性の２次巻線を持つトランスと、前記ト
ランスの１次巻線に印加される電力をスイッチングする
スイッチング手段と、前記トランスの１次巻線に電力が
印加されていないときに、前記トランスに蓄積された電
力を平滑して出力する出力手段と、前記トランスの２次
巻線側に設けられ、整流すべき電流を整流する同期整流
回路と、を備え、軽負荷から通常負荷までの負荷に対応
した電力を前記出力手段より出力する電源装置におい
て、前記同期整流回路が、整流すべき前記電流が流れる
ラインに挿入され当該電流を制御信号に基づいてオンオ
フするスイッチ素子と、前記電流のうち少なくとも軽負
荷に対応する電流の検出時に非線形に応答して前記制御
信号をオン制御信号とし、オンすべき期間終了までオン
制御信号を前記スイッチ素子に出力する制御手段と、前
記スイッチ素子に並列に接続され当該スイッチ素子がオ
ンするまで前記電流を流すダイオードと、を具備するこ
とを特徴とする。
【００４５】トランスは、１次巻線及びこの１次巻線の
異極性の２次巻線を備えている。これにより、１次巻線
に発生した電圧の極性と２次巻線に発生した電圧の極性
とが異なる。スイッチング手段はトランスの１次巻線に
接続され、トランスの１次巻線側に印加される入力電力
を所定のタイミングでスイッチングする。これにより２
次巻線側に電力が誘起される。
異極性の２次巻線を備えている。これにより、１次巻線
に発生した電圧の極性と２次巻線に発生した電圧の極性
とが異なる。スイッチング手段はトランスの１次巻線に
接続され、トランスの１次巻線側に印加される入力電力
を所定のタイミングでスイッチングする。これにより２
次巻線側に電力が誘起される。
【００４６】出力手段は、トランスの１次巻線に電力が
印加されているときにトランスに蓄積されており、スイ
ッチング手段のオフ時、すなわちトランスの１次巻線に
電力が印加されていないときに２次巻線に発生した電力
を平滑して出力側へ出力する（所謂フライバック方
式）。この出力手段は、例えばコンデンサにより構成す
ることができる。
印加されているときにトランスに蓄積されており、スイ
ッチング手段のオフ時、すなわちトランスの１次巻線に
電力が印加されていないときに２次巻線に発生した電力
を平滑して出力側へ出力する（所謂フライバック方
式）。この出力手段は、例えばコンデンサにより構成す
ることができる。
【００４７】同期整流回路は、トランスの２次巻線側に
設けられ、整流すべき電流を整流する。整流すべき電流
には、スイッチング手段がオンのときに整流すべき整流
電流及びスイッチング手段がオフのときに転流すべき転
流電流がある。
設けられ、整流すべき電流を整流する。整流すべき電流
には、スイッチング手段がオンのときに整流すべき整流
電流及びスイッチング手段がオフのときに転流すべき転
流電流がある。
【００４８】このような電源装置は、軽負荷から通常負
荷までの負荷に対応した電力を出力手段より出力する。
荷までの負荷に対応した電力を出力手段より出力する。
【００４９】このようなフライバック方式の電源装置
に、請求項１記載の同期整流回路を適用することができ
る。これにより、フライバック方式の電源装置におい
て、軽負荷時の電源効率を向上させることができる。な
お、同期整流回路は、整流電流用、転流電流用の両方を
備えることが好ましい。
に、請求項１記載の同期整流回路を適用することができ
る。これにより、フライバック方式の電源装置におい
て、軽負荷時の電源効率を向上させることができる。な
お、同期整流回路は、整流電流用、転流電流用の両方を
備えることが好ましい。
【００５０】請求項９記載の発明は、１次巻線及び中点
が設けられた２次巻線を持つトランスと、前記トランス
の１次巻線に一方の方向に電圧を印加した後に前記電圧
の印加を所定期間停止し、前記１次巻線の他方の方向に
電圧を印加した後に電圧の印加を所定期間停止すること
を繰り返す電圧印加手段と、前記トランスの２次巻線の
両端とこの両端を互いに接続する接続点との間に挿入さ
れ、出力側からの戻りの電流を整流する一対の同期整流
回路と、前記２次巻線の中点と前記接続点との間に設け
られ両点間の電力を出力する出力手段と、を備え、軽負
荷から通常負荷までの負荷に対応した電力を前記出力手
段より出力する電源装置において、前記同期整流回路
が、整流すべき前記電流が流れるラインに挿入され当該
電流を制御信号に基づいてオンオフするスイッチ素子
と、前記電流のうち少なくとも軽負荷に対応する電流の
検出時に非線形に応答して前記制御信号をオン制御信号
とし、オンすべき期間終了までオン制御信号を前記スイ
ッチ素子に出力する制御手段と、前記スイッチ素子に並
列に接続され当該スイッチ素子がオンするまで前記電流
を流すダイオードと、を具備することを特徴とする。
が設けられた２次巻線を持つトランスと、前記トランス
の１次巻線に一方の方向に電圧を印加した後に前記電圧
の印加を所定期間停止し、前記１次巻線の他方の方向に
電圧を印加した後に電圧の印加を所定期間停止すること
を繰り返す電圧印加手段と、前記トランスの２次巻線の
両端とこの両端を互いに接続する接続点との間に挿入さ
れ、出力側からの戻りの電流を整流する一対の同期整流
回路と、前記２次巻線の中点と前記接続点との間に設け
られ両点間の電力を出力する出力手段と、を備え、軽負
荷から通常負荷までの負荷に対応した電力を前記出力手
段より出力する電源装置において、前記同期整流回路
が、整流すべき前記電流が流れるラインに挿入され当該
電流を制御信号に基づいてオンオフするスイッチ素子
と、前記電流のうち少なくとも軽負荷に対応する電流の
検出時に非線形に応答して前記制御信号をオン制御信号
とし、オンすべき期間終了までオン制御信号を前記スイ
ッチ素子に出力する制御手段と、前記スイッチ素子に並
列に接続され当該スイッチ素子がオンするまで前記電流
を流すダイオードと、を具備することを特徴とする。
【００５１】トランスは、１次巻線と、中点が設けられ
た２次巻線とを備えている。電力印加手段はトランスの
１次巻線に一方の方向に電圧を印加した後に電圧の印加
を所定期間停止し、１次巻線に他方の方向に電圧を印加
した後に電圧の印加を所定期間停止することを繰り返
す。これは例えば複数のスイッチング素子を設け、これ
らのスイッチング素子を順にオンすることにより実現す
ることができる。すなわち、何れか１つのスイッチング
素子がオンのときには、その他のスイッチング素子をオ
フし、オンさせるスイッチング素子を切り換えることに
よりトランスの１次巻線に印加する電圧の方向を交互に
反転させる（所謂多石方式）。これにより２次巻線側に
電力が誘起される。このように複数のスイッチング素子
によりトランスの１次巻線側に印加される入力電力をス
イッチングすることでトランスの使用効率を高めること
ができる。このようにトランスの１次側に複数のスイッ
チング素子を用いる方式としては、所謂ハーフブリッジ
方式やフルブリッジ方式、プッシュプル方式等がある。
た２次巻線とを備えている。電力印加手段はトランスの
１次巻線に一方の方向に電圧を印加した後に電圧の印加
を所定期間停止し、１次巻線に他方の方向に電圧を印加
した後に電圧の印加を所定期間停止することを繰り返
す。これは例えば複数のスイッチング素子を設け、これ
らのスイッチング素子を順にオンすることにより実現す
ることができる。すなわち、何れか１つのスイッチング
素子がオンのときには、その他のスイッチング素子をオ
フし、オンさせるスイッチング素子を切り換えることに
よりトランスの１次巻線に印加する電圧の方向を交互に
反転させる（所謂多石方式）。これにより２次巻線側に
電力が誘起される。このように複数のスイッチング素子
によりトランスの１次巻線側に印加される入力電力をス
イッチングすることでトランスの使用効率を高めること
ができる。このようにトランスの１次側に複数のスイッ
チング素子を用いる方式としては、所謂ハーフブリッジ
方式やフルブリッジ方式、プッシュプル方式等がある。
【００５２】一対の同期整流回路は、トランスの２次巻
線の両端とこの両端を互いに接続する接続点との間に挿
入され、出力側からの戻りの電流を整流する。
線の両端とこの両端を互いに接続する接続点との間に挿
入され、出力側からの戻りの電流を整流する。
【００５３】この場合、一対の同期整流回路に含まれる
一対のスイッチ素子は、トランスの２次巻線の両端とこ
の両端を互いに接続する接続点との間に個々に挿入さ
れ、かつ出力側から戻る戻り電流、すなわち整流電流を
流す。１次巻線に一方の方向に電圧が印加されていると
きは、一対のスイッチ素子の一方がオンし、前記接続点
→一対のスイッチ素子の一方→２次巻線の中点の経路で
第１の整流電流が流れ、１次巻線に他方の方向に電圧が
印加されているときは、一対のスイッチ素子の他方がオ
ンし、前記接続点→一対のスイッチ素子の他方→２次巻
線の中点の経路で第２の整流電流が流れる。
一対のスイッチ素子は、トランスの２次巻線の両端とこ
の両端を互いに接続する接続点との間に個々に挿入さ
れ、かつ出力側から戻る戻り電流、すなわち整流電流を
流す。１次巻線に一方の方向に電圧が印加されていると
きは、一対のスイッチ素子の一方がオンし、前記接続点
→一対のスイッチ素子の一方→２次巻線の中点の経路で
第１の整流電流が流れ、１次巻線に他方の方向に電圧が
印加されているときは、一対のスイッチ素子の他方がオ
ンし、前記接続点→一対のスイッチ素子の他方→２次巻
線の中点の経路で第２の整流電流が流れる。
【００５４】出力手段は、２次巻線の中点と接続点との
間に設けられ両点間の電力を出力する。すなわち、トラ
ンスの１次巻線に一方の方向に電圧が印加されていると
きには、前記第１の整流電流による電力を蓄えながら平
滑して出力側へ出力する。また、トランスの１次巻線に
他方の方向に電圧が印加されているときには、前記第２
の整流電流による電力を蓄えながら平滑して出力側へ出
力する。この出力手段は、例えば電力を蓄積するための
チョークコイル及び平滑するためのコンデンサにより構
成することができる。また、１次巻線への電圧の印加が
停止しているときは、平滑手段に蓄えられた電力による
転流電流が第１、第２の整流電流と同一の経路で各々流
れる。
間に設けられ両点間の電力を出力する。すなわち、トラ
ンスの１次巻線に一方の方向に電圧が印加されていると
きには、前記第１の整流電流による電力を蓄えながら平
滑して出力側へ出力する。また、トランスの１次巻線に
他方の方向に電圧が印加されているときには、前記第２
の整流電流による電力を蓄えながら平滑して出力側へ出
力する。この出力手段は、例えば電力を蓄積するための
チョークコイル及び平滑するためのコンデンサにより構
成することができる。また、１次巻線への電圧の印加が
停止しているときは、平滑手段に蓄えられた電力による
転流電流が第１、第２の整流電流と同一の経路で各々流
れる。
【００５５】このような多石方式の電源装置に、請求項
１記載の同期整流回路を適用することができる。これに
より、多石方式の電源装置において、軽負荷時の電源効
率を向上させることができる。
１記載の同期整流回路を適用することができる。これに
より、多石方式の電源装置において、軽負荷時の電源効
率を向上させることができる。
【００５６】また、請求項１０にも記載したように、前
記制御手段が、前記電流を検出する検出素子と、前記検
出素子の検出結果と基準値とを比較し、比較結果に基づ
いて制御信号を前記スイッチ素子に出力するコンパレー
タと、を含み、検出値に対して出力が線形に出力される
制御回路で前記スイッチ素子を駆動する場合において前
記スイッチ素子をオンさせる閾値に対応した検出値より
も小さい値に前記基準値を設定した構成とすることがで
きる。
記制御手段が、前記電流を検出する検出素子と、前記検
出素子の検出結果と基準値とを比較し、比較結果に基づ
いて制御信号を前記スイッチ素子に出力するコンパレー
タと、を含み、検出値に対して出力が線形に出力される
制御回路で前記スイッチ素子を駆動する場合において前
記スイッチ素子をオンさせる閾値に対応した検出値より
も小さい値に前記基準値を設定した構成とすることがで
きる。
【００５７】これにより、カレントトランスやオペアン
プ等の検出値に対して出力が線形に出力される制御回路
でスイッチ素子を駆動する電源装置と比較して、電流が
ダイオードを流れる期間を短縮することができ、流れる
電流が小さい場合、すなわち電流が流れ始める軽負荷時
においても速やかにスイッチ素子をオンさせることがで
きる。従って、検出値に対して出力が線形に出力される
制御回路でスイッチ素子を駆動する電源装置と比較し
て、特に軽負荷時における電力効率を向上させることが
できる。
プ等の検出値に対して出力が線形に出力される制御回路
でスイッチ素子を駆動する電源装置と比較して、電流が
ダイオードを流れる期間を短縮することができ、流れる
電流が小さい場合、すなわち電流が流れ始める軽負荷時
においても速やかにスイッチ素子をオンさせることがで
きる。従って、検出値に対して出力が線形に出力される
制御回路でスイッチ素子を駆動する電源装置と比較し
て、特に軽負荷時における電力効率を向上させることが
できる。
【００５８】また、請求項１１にも記載したように、前
記電流が出力側から戻される電流であり、前記検出素子
が前記スイッチ素子より上流側に設けられる構成とする
ことができる。
記電流が出力側から戻される電流であり、前記検出素子
が前記スイッチ素子より上流側に設けられる構成とする
ことができる。
【００５９】これにより、コンパレータには、トランス
の２次巻線に高い電圧が発生した場合でも検出素子によ
る電圧降下分の電圧しかかからないため、検出素子をス
イッチ素子に対して整流すべき電流が流れる方向の下流
側、すなわちトランスの２次巻線側に設けた場合と比較
してコンパレータにかかる電圧が遥かに小さい。このた
め、コンパレータの駆動電圧を小さくすることができ、
電源効率を向上させることができる。
の２次巻線に高い電圧が発生した場合でも検出素子によ
る電圧降下分の電圧しかかからないため、検出素子をス
イッチ素子に対して整流すべき電流が流れる方向の下流
側、すなわちトランスの２次巻線側に設けた場合と比較
してコンパレータにかかる電圧が遥かに小さい。このた
め、コンパレータの駆動電圧を小さくすることができ、
電源効率を向上させることができる。
【００６０】また、請求項１２にも記載したように、前
記コンパレータの電源が前記出力手段の出力側から供給
される構成とすることができる。
記コンパレータの電源が前記出力手段の出力側から供給
される構成とすることができる。
【００６１】すなわち、前述したように検出素子がスイ
ッチ素子に対して整流すべき電流が流れる方向の上流側
に設けられていることにより検出電圧が非常に小さくな
るため、コンパレータを別電源で駆動する必要がなく、
出力手段の出力を電源として駆動することができる。従
って、部品点数を少なくすることができ、回路構成を簡
単にすることができる。
ッチ素子に対して整流すべき電流が流れる方向の上流側
に設けられていることにより検出電圧が非常に小さくな
るため、コンパレータを別電源で駆動する必要がなく、
出力手段の出力を電源として駆動することができる。従
って、部品点数を少なくすることができ、回路構成を簡
単にすることができる。
【００６２】また、請求項１３にも記載したように、前
記制御手段が、前記ダイオードとして前記スイッチ素子
に並列に接続されると共に前記電流のうち軽負荷に対応
する電流を検出する発光ダイオードと、前記発光ダイオ
ードからの光を受光し、受光結果に基づいて制御信号を
オン制御信号とし、オンすべき期間終了までオン制御信
号を前記スイッチ素子に出力する駆動手段と、を具備す
る構成とすることができる。
記制御手段が、前記ダイオードとして前記スイッチ素子
に並列に接続されると共に前記電流のうち軽負荷に対応
する電流を検出する発光ダイオードと、前記発光ダイオ
ードからの光を受光し、受光結果に基づいて制御信号を
オン制御信号とし、オンすべき期間終了までオン制御信
号を前記スイッチ素子に出力する駆動手段と、を具備す
る構成とすることができる。
【００６３】このように、前記ダイオードとして発光ダ
イオードを用いているため、軽負荷に対応する電流が検
出されると、速やかにスイッチ素子がオンされる。従っ
て、軽負荷時の電力効率を向上させることができる。ま
た、コンパレータや基準電圧を必要としないため、部品
点数を少なくすることができ、簡単かつ安価な回路構成
とすることができる。
イオードを用いているため、軽負荷に対応する電流が検
出されると、速やかにスイッチ素子がオンされる。従っ
て、軽負荷時の電力効率を向上させることができる。ま
た、コンパレータや基準電圧を必要としないため、部品
点数を少なくすることができ、簡単かつ安価な回路構成
とすることができる。
【００６４】また、請求項１４にも記載したように、前
記駆動手段が、受光後前記スイッチ素子がオンすべき期
間導通する自己保持素子を含む回路である構成とするこ
とができる。
記駆動手段が、受光後前記スイッチ素子がオンすべき期
間導通する自己保持素子を含む回路である構成とするこ
とができる。
【００６５】また、請求項１５にも記載したように、前
記自己保持素子が、フォトサイリスタである構成とする
ことができる。
記自己保持素子が、フォトサイリスタである構成とする
ことができる。
【００６６】
【発明の実施の形態】〔第１実施形態〕以下、図面を参
照して本発明の第１実施形態について説明する。
照して本発明の第１実施形態について説明する。
【００６７】図１には、本発明に係る同期整流方式で絶
縁型の電源装置１０が示されている。図１に示すよう
に、電源装置１０はトランス１２を備えている。トラン
ス１２の図示しない１次巻線側は、例えば図示しない直
流電源やＭＯＳ−ＦＥＴ等のスイッチング素子、該ＭＯ
Ｓ−ＦＥＴの駆動を制御する制御部等を備えた１次側制
御回路１４で構成され、この１次側回路１４によりトラ
ンス１２の図示しない１次巻線に印加される直流電圧が
図示しないスイッチング素子によりスイッチングされ
る。これにより、トランス１２の２次巻線１２Ａ側に
は、巻線比に応じた交流電圧が誘起される。なお、電源
装置１０は、１次側制御回路１４の図示しないスイッチ
ング素子がオンのときに出力側へ電力を供給する所謂フ
ォワード方式のスイッチング電源装置である。
縁型の電源装置１０が示されている。図１に示すよう
に、電源装置１０はトランス１２を備えている。トラン
ス１２の図示しない１次巻線側は、例えば図示しない直
流電源やＭＯＳ−ＦＥＴ等のスイッチング素子、該ＭＯ
Ｓ−ＦＥＴの駆動を制御する制御部等を備えた１次側制
御回路１４で構成され、この１次側回路１４によりトラ
ンス１２の図示しない１次巻線に印加される直流電圧が
図示しないスイッチング素子によりスイッチングされ
る。これにより、トランス１２の２次巻線１２Ａ側に
は、巻線比に応じた交流電圧が誘起される。なお、電源
装置１０は、１次側制御回路１４の図示しないスイッチ
ング素子がオンのときに出力側へ電力を供給する所謂フ
ォワード方式のスイッチング電源装置である。
【００６８】２次巻線１２Ａの一端は、スイッチ素子と
してのＮチャンネルの転流用ＭＯＳ−ＦＥＴ１６のドレ
イン端子及びチョークコイル１８の一端が接続されてい
る。チョークコイル１８の他端は、コンデンサ（例えば
電解コンデンサ）２０の一端及び負荷側端子２２に接続
されている。コンデンサ２０の他端は接地されている。
なお、チョークコイル１８及びコンデンサ２０は、本発
明の出力手段に対応する。負荷側端子２２とＧＮＤ（接
地）端子２４との間には負荷２６及び該負荷２６に供給
される電圧又は電流を検出する検出回路２８が接続され
ている。この検出回路２８は、フォトカプラ３０を介し
て１次側制御回路１４に接続されている。
してのＮチャンネルの転流用ＭＯＳ−ＦＥＴ１６のドレ
イン端子及びチョークコイル１８の一端が接続されてい
る。チョークコイル１８の他端は、コンデンサ（例えば
電解コンデンサ）２０の一端及び負荷側端子２２に接続
されている。コンデンサ２０の他端は接地されている。
なお、チョークコイル１８及びコンデンサ２０は、本発
明の出力手段に対応する。負荷側端子２２とＧＮＤ（接
地）端子２４との間には負荷２６及び該負荷２６に供給
される電圧又は電流を検出する検出回路２８が接続され
ている。この検出回路２８は、フォトカプラ３０を介し
て１次側制御回路１４に接続されている。
【００６９】転流用ＭＯＳ−ＦＥＴ１６のソース端子
は、検出素子としての電流検出抵抗３２の一端及びコン
パレータ３４の非反転入力端子に接続されている。電流
検出抵抗３２の他端は接地されている。すなわち、電流
検出抵抗３２は、転流用ＭＯＳ−ＦＥＴ１６に対して電
流が流れる方向の上流側に配置されている。電流検出抵
抗３２は検出した電流を電圧に変換して線形に出力す
る。コンパレータ３４の反転入力端子には基準電圧電源
３６が接続されている。コンパレータ３４のプラス電源
端子３４Ｐは、チョークコイル１８の他端に接続されて
おり、マイナス電源端子３４Ｍは接地されている。
は、検出素子としての電流検出抵抗３２の一端及びコン
パレータ３４の非反転入力端子に接続されている。電流
検出抵抗３２の他端は接地されている。すなわち、電流
検出抵抗３２は、転流用ＭＯＳ−ＦＥＴ１６に対して電
流が流れる方向の上流側に配置されている。電流検出抵
抗３２は検出した電流を電圧に変換して線形に出力す
る。コンパレータ３４の反転入力端子には基準電圧電源
３６が接続されている。コンパレータ３４のプラス電源
端子３４Ｐは、チョークコイル１８の他端に接続されて
おり、マイナス電源端子３４Ｍは接地されている。
【００７０】コンパレータ３４の出力端子は、増幅回路
３８を構成するＮＰＮのトランジスタ３８Ａ及びＰＮＰ
のトランジスタ３８Ｂのゲート端子に接続されている。
トランジスタ３８Ａのコレクタ端子はチョークコイル１
８の他端に接続され、トランジスタ３８Ｂのコレクタ端
子は接地されている。増幅回路３８の出力端子は転流用
ＭＯＳ−ＦＥＴ１６のゲート端子に接続されている。ま
た、転流用ＭＯＳ−ＦＥＴ１６は、その特性により寄生
ダイオード１６Ａを備えている。
３８を構成するＮＰＮのトランジスタ３８Ａ及びＰＮＰ
のトランジスタ３８Ｂのゲート端子に接続されている。
トランジスタ３８Ａのコレクタ端子はチョークコイル１
８の他端に接続され、トランジスタ３８Ｂのコレクタ端
子は接地されている。増幅回路３８の出力端子は転流用
ＭＯＳ−ＦＥＴ１６のゲート端子に接続されている。ま
た、転流用ＭＯＳ−ＦＥＴ１６は、その特性により寄生
ダイオード１６Ａを備えている。
【００７１】一方、２次巻線１２Ａの他端は、スイッチ
素子としてのＮチャンネルの整流用ＭＯＳ−ＦＥＴ４０
のドレイン端子が接続されている。整流用ＭＯＳ−ＦＥ
Ｔ４０のソース端子は、検出素子としての電流検出抵抗
４２の一端及びコンパレータ４４の非反転入力端子に接
続されている。電流検出抵抗４２の他端は接地されてい
る。すなわち、電流検出抵抗４２は、整流用ＭＯＳ−Ｆ
ＥＴ４０に対して電流が流れる方向の上流側に配置され
ている。電流検出抵抗４２は検出した電流を電圧に変換
して線形に出力する。コンパレータ４４の反転入力端子
には基準電圧電源４６が接続されている。コンパレータ
４４のプラス電源端子４４Ｐは、チョークコイル１８の
他端に接続されており、マイナス電源端子４４Ｍは接地
されている。
素子としてのＮチャンネルの整流用ＭＯＳ−ＦＥＴ４０
のドレイン端子が接続されている。整流用ＭＯＳ−ＦＥ
Ｔ４０のソース端子は、検出素子としての電流検出抵抗
４２の一端及びコンパレータ４４の非反転入力端子に接
続されている。電流検出抵抗４２の他端は接地されてい
る。すなわち、電流検出抵抗４２は、整流用ＭＯＳ−Ｆ
ＥＴ４０に対して電流が流れる方向の上流側に配置され
ている。電流検出抵抗４２は検出した電流を電圧に変換
して線形に出力する。コンパレータ４４の反転入力端子
には基準電圧電源４６が接続されている。コンパレータ
４４のプラス電源端子４４Ｐは、チョークコイル１８の
他端に接続されており、マイナス電源端子４４Ｍは接地
されている。
【００７２】コンパレータ４４の出力端子は、増幅回路
４８を構成するＮＰＮのトランジスタ４８Ａ及びＰＮＰ
のトランジスタ４８Ｂのベース端子に接続されている。
トランジスタ４８Ａのコレクタ端子はチョークコイル１
８の他端に接続され、トランジスタ４８Ｂのコレクタ端
子は接地されている。増幅回路４８の出力端子は整流用
ＭＯＳ−ＦＥＴ４０のゲート端子に接続されている。ま
た、整流用ＭＯＳ−ＦＥＴ４０は、その特性により寄生
ダイオード４０Ａを備えており、ＭＯＳ−ＦＥＴ４０本
体と並列に接続される。
４８を構成するＮＰＮのトランジスタ４８Ａ及びＰＮＰ
のトランジスタ４８Ｂのベース端子に接続されている。
トランジスタ４８Ａのコレクタ端子はチョークコイル１
８の他端に接続され、トランジスタ４８Ｂのコレクタ端
子は接地されている。増幅回路４８の出力端子は整流用
ＭＯＳ−ＦＥＴ４０のゲート端子に接続されている。ま
た、整流用ＭＯＳ−ＦＥＴ４０は、その特性により寄生
ダイオード４０Ａを備えており、ＭＯＳ−ＦＥＴ４０本
体と並列に接続される。
【００７３】次に、第１実施形態の作用を説明する。
【００７４】まず、１次側制御回路１４によりトランス
１２の１次巻線に印加される直流電圧が図示しないスイ
ッチング素子によりスイッチングされると、２次巻線１
２Ａに巻線比に応じた２次側巻線電圧（交流電圧）Ｖｓ
が発生する。
１２の１次巻線に印加される直流電圧が図示しないスイ
ッチング素子によりスイッチングされると、２次巻線１
２Ａに巻線比に応じた２次側巻線電圧（交流電圧）Ｖｓ
が発生する。
【００７５】２次側巻線電圧Ｖｓの極性がプラスの期間
（図２のＴ１期間）、すなわち図示しないスイッチング
素子がオンのときは、電流はチョークコイル１８を介し
てコンデンサ２０を充電しながら負荷２６へ出力され、
さらに電流検出抵抗４２、整流用ＭＯＳ−ＦＥＴ４０の
寄生ダイオード４０Ａを流れる。この時、コンパレータ
４４で基準電圧電源４６からの基準電圧Ｖref1と電流検
出抵抗４２を流れる電流Ｉ1による電圧降下、すなわち
検出電圧Ｖon1とが比較される。
（図２のＴ１期間）、すなわち図示しないスイッチング
素子がオンのときは、電流はチョークコイル１８を介し
てコンデンサ２０を充電しながら負荷２６へ出力され、
さらに電流検出抵抗４２、整流用ＭＯＳ−ＦＥＴ４０の
寄生ダイオード４０Ａを流れる。この時、コンパレータ
４４で基準電圧電源４６からの基準電圧Ｖref1と電流検
出抵抗４２を流れる電流Ｉ1による電圧降下、すなわち
検出電圧Ｖon1とが比較される。
【００７６】なお、基準電圧Ｖref1は、整流用ＭＯＳ−
ＦＥＴ４０を駆動する場合においてＭＯＳ−ＦＥＴ４０
をオンさせるスレッショルド電圧（閾値）に対応した検
出電圧（検出値）よりも小さい電圧に設定される。
ＦＥＴ４０を駆動する場合においてＭＯＳ−ＦＥＴ４０
をオンさせるスレッショルド電圧（閾値）に対応した検
出電圧（検出値）よりも小さい電圧に設定される。
【００７７】そして、検出電圧Ｖon1が基準電圧Ｖref1
以上だった場合にはコンパレータ４４はハイレベルを出
力し、増幅回路４８を介して整流用ＭＯＳ−ＦＥＴ４０
のゲート端子をバイアスする。これにより、整流用ＭＯ
Ｓ−ＦＥＴ４０がオンし、該整流用ＭＯＳ−ＦＥＴ４０
にドレイン電流ＩD1電流が流れる。検出電圧Ｖon1が基
準電圧Ｖref1よりも小さかった場合にはコンパレータ４
４はローレベルを出力する。これにより、整流用ＭＯＳ
−ＦＥＴ４０はオンせず、寄生ダイオード４０Ａに電流
Ｉd1が流れる。
以上だった場合にはコンパレータ４４はハイレベルを出
力し、増幅回路４８を介して整流用ＭＯＳ−ＦＥＴ４０
のゲート端子をバイアスする。これにより、整流用ＭＯ
Ｓ−ＦＥＴ４０がオンし、該整流用ＭＯＳ−ＦＥＴ４０
にドレイン電流ＩD1電流が流れる。検出電圧Ｖon1が基
準電圧Ｖref1よりも小さかった場合にはコンパレータ４
４はローレベルを出力する。これにより、整流用ＭＯＳ
−ＦＥＴ４０はオンせず、寄生ダイオード４０Ａに電流
Ｉd1が流れる。
【００７８】そして、２次側巻線電圧Ｖｓの極性がマイ
ナス（図２のＴ２期間）、すなわち図示しないスイッチ
ング素子がオフになると、ＭＯＳ−ＦＥＴ４０に電流が
流れなくなり、ＭＯＳ−ＦＥＴ４０がオフすると、チョ
ークコイル１８に蓄えられていたエネルギーがコンデン
サ２０、負荷２６を経由して電流検出抵抗３２、ＭＯＳ
−ＦＥＴ１６の寄生ダイオード１６Ａに転流電流Ｉ2と
して流れる。この時、コンパレータ３４で基準電圧電源
３６からの基準電圧Ｖref2と電流検出抵抗３２を流れる
電流Ｉ2による電圧降下、すなわち検出電圧Ｖon2とが比
較される。
ナス（図２のＴ２期間）、すなわち図示しないスイッチ
ング素子がオフになると、ＭＯＳ−ＦＥＴ４０に電流が
流れなくなり、ＭＯＳ−ＦＥＴ４０がオフすると、チョ
ークコイル１８に蓄えられていたエネルギーがコンデン
サ２０、負荷２６を経由して電流検出抵抗３２、ＭＯＳ
−ＦＥＴ１６の寄生ダイオード１６Ａに転流電流Ｉ2と
して流れる。この時、コンパレータ３４で基準電圧電源
３６からの基準電圧Ｖref2と電流検出抵抗３２を流れる
電流Ｉ2による電圧降下、すなわち検出電圧Ｖon2とが比
較される。
【００７９】なお、基準電圧Ｖref2は、転流用ＭＯＳ−
ＦＥＴ１６を駆動する場合においてＭＯＳ−ＦＥＴ１６
をオンさせるスレッショルド電圧（閾値）に対応した検
出電圧（検出値）よりも小さい電圧に設定される。
ＦＥＴ１６を駆動する場合においてＭＯＳ−ＦＥＴ１６
をオンさせるスレッショルド電圧（閾値）に対応した検
出電圧（検出値）よりも小さい電圧に設定される。
【００８０】そして、検出電圧Ｖon2が基準電圧Ｖref2
以上だった場合にはコンパレータ３４はハイレベルを出
力し、増幅回路３８を介して転流用ＭＯＳ−ＦＥＴ１６
のゲート端子をバイアスする。これにより、転流用ＭＯ
Ｓ−ＦＥＴ１６がオンし、該転流用ＭＯＳ−ＦＥＴ１６
にドレイン電流ＩD2が流れる。検出電圧Ｖon2が基準電
圧Ｖref2よりも小さかった場合にはコンパレータ３４は
ローレベルを出力する。これにより、転流用ＭＯＳ−Ｆ
ＥＴ１６はオンせず、寄生ダイオード１６Ａに電流Ｉd2
が流れる。
以上だった場合にはコンパレータ３４はハイレベルを出
力し、増幅回路３８を介して転流用ＭＯＳ−ＦＥＴ１６
のゲート端子をバイアスする。これにより、転流用ＭＯ
Ｓ−ＦＥＴ１６がオンし、該転流用ＭＯＳ−ＦＥＴ１６
にドレイン電流ＩD2が流れる。検出電圧Ｖon2が基準電
圧Ｖref2よりも小さかった場合にはコンパレータ３４は
ローレベルを出力する。これにより、転流用ＭＯＳ−Ｆ
ＥＴ１６はオンせず、寄生ダイオード１６Ａに電流Ｉd2
が流れる。
【００８１】ここで、ＭＯＳ−ＦＥＴ４０に生じるオン
損失Ｐon1は下記（１）式の如く計算できる。
損失Ｐon1は下記（１）式の如く計算できる。
【００８２】Ｐon1＝Ｒon1×（ＩD1）2 ・・・（１） 但し、ＩD1＝｛（Ｔon／３Ｔ）・（Ｉa1 2＋Ｉa1×Ｉb1
＋Ｉb1 2）｝1/2、Ｒon1はＭＯＳ−ＦＥＴ４０のオン抵
抗、ＴはＭＯＳ−ＦＥＴ４０のオンオフ周期、Ｔ onはＴ
時間のうちＭＯＳ−ＦＥＴ４０がオンしている時間、Ｉ
a1及びＩb1は図２（Ｆ）に示すドレイン電流。
＋Ｉb1 2）｝1/2、Ｒon1はＭＯＳ−ＦＥＴ４０のオン抵
抗、ＴはＭＯＳ−ＦＥＴ４０のオンオフ周期、Ｔ onはＴ
時間のうちＭＯＳ−ＦＥＴ４０がオンしている時間、Ｉ
a1及びＩb1は図２（Ｆ）に示すドレイン電流。
【００８３】また、ＭＯＳ−ＦＥＴ１６に生じるオン損
失Ｐoff2は下記（２）式の如く計算できる。
失Ｐoff2は下記（２）式の如く計算できる。
【００８４】Ｐoff2＝Ｒon2×（ＩD2）2 ・・・（２） 但し、ＩD2＝｛（Ｔoff／３Ｔ）・（Ｉa2 2＋Ｉa2×Ｉb2
＋Ｉb2 2）｝1/2、Ｒon 2はＭＯＳ−ＦＥＴ１６のオン抵
抗、ＴはＭＯＳ−ＦＥＴ１６のオンオフ周期、Ｔon2は
Ｔ時間のうちＭＯＳ−ＦＥＴ１６がオンしている時間、
Ｉa2及びＩb2は図２（Ｉ）に示すドレイン電流。
＋Ｉb2 2）｝1/2、Ｒon 2はＭＯＳ−ＦＥＴ１６のオン抵
抗、ＴはＭＯＳ−ＦＥＴ１６のオンオフ周期、Ｔon2は
Ｔ時間のうちＭＯＳ−ＦＥＴ１６がオンしている時間、
Ｉa2及びＩb2は図２（Ｉ）に示すドレイン電流。
【００８５】そして、ＭＯＳ−ＦＥＴ４０を駆動するた
めには以下の（３）式を満たすことが必要となる。
めには以下の（３）式を満たすことが必要となる。
【００８６】Ｒon1×ＩD1＞Ｖref1 ・・・（３） また、ＭＯＳ−ＦＥＴ１６を駆動するためには以下の
（４）式を満たすことが必要となる。
（４）式を満たすことが必要となる。
【００８７】Ｒoff2×ＩD2＞Ｖref2 ・・・（４） 図２には各部の電圧及び電流の波形図が示されている。
図２（Ａ）には２次側巻線電圧の波形が、同図（Ｂ）に
はコンパレータ４４の非反転入力端子に入力される検出
電圧Ｖon1の波形が、同図（Ｃ）にはコンパレータ３４
の非反転入力端子に入力される検出電圧Ｖon2の波形
が、同図（Ｄ）には、コンパレータ４４の出力電圧の波
形が、同図（Ｅ）にはコンパレータ３４の出力電圧の波
形が、同図（Ｆ）にはＭＯＳ−ＦＥＴ４０を流れるドレ
イン電流ＩD1の波形が、同図（Ｇ）には寄生ダイオード
４０Ａを流れる電流Ｉd1の波形が、同図（Ｈ）には電流
検出抵抗４２を流れる電流Ｉ1（＝ＩD1＋Ｉd1）の波形
が、同図（Ｉ）にはＭＯＳ−ＦＥＴ１６を流れるドレイ
ン電流ＩD2の波形が、同図（Ｊ）には寄生ダイオード１
６Ａを流れる電流Ｉd2の波形が、同図（Ｋ）には電流検
出抵抗３２を流れる電流Ｉ2（＝ＩD2＋Ｉd2）の波形が
それぞれ示されている。
図２（Ａ）には２次側巻線電圧の波形が、同図（Ｂ）に
はコンパレータ４４の非反転入力端子に入力される検出
電圧Ｖon1の波形が、同図（Ｃ）にはコンパレータ３４
の非反転入力端子に入力される検出電圧Ｖon2の波形
が、同図（Ｄ）には、コンパレータ４４の出力電圧の波
形が、同図（Ｅ）にはコンパレータ３４の出力電圧の波
形が、同図（Ｆ）にはＭＯＳ−ＦＥＴ４０を流れるドレ
イン電流ＩD1の波形が、同図（Ｇ）には寄生ダイオード
４０Ａを流れる電流Ｉd1の波形が、同図（Ｈ）には電流
検出抵抗４２を流れる電流Ｉ1（＝ＩD1＋Ｉd1）の波形
が、同図（Ｉ）にはＭＯＳ−ＦＥＴ１６を流れるドレイ
ン電流ＩD2の波形が、同図（Ｊ）には寄生ダイオード１
６Ａを流れる電流Ｉd2の波形が、同図（Ｋ）には電流検
出抵抗３２を流れる電流Ｉ2（＝ＩD2＋Ｉd2）の波形が
それぞれ示されている。
【００８８】図２に示す区間１は寄生ダイオードにのみ
電流が流れる場合を、区間２は寄生ダイオード及びＭＯ
Ｓ−ＦＥＴの両方に電流が流れる場合を、区間３はＭＯ
Ｓ−ＦＥＴにのみ電流が流れる場合をそれぞれ示してい
る。
電流が流れる場合を、区間２は寄生ダイオード及びＭＯ
Ｓ−ＦＥＴの両方に電流が流れる場合を、区間３はＭＯ
Ｓ−ＦＥＴにのみ電流が流れる場合をそれぞれ示してい
る。
【００８９】前述したように、２次側巻線電圧Ｖｓの極
性がマイナスの期間、すなわち転流時にはコンパレータ
３４の非反転入力端子に入力される検出電圧Ｖon2は、
電流検出抵抗３２による電圧降下分のみとなる。一方、
２次側巻線電圧Ｖｓの極性がプラスの期間では、図２
（Ｃ）に示すようにコンパレータ３４の非反転入力端子
に入力される検出電圧Ｖon2は零電位となる。
性がマイナスの期間、すなわち転流時にはコンパレータ
３４の非反転入力端子に入力される検出電圧Ｖon2は、
電流検出抵抗３２による電圧降下分のみとなる。一方、
２次側巻線電圧Ｖｓの極性がプラスの期間では、図２
（Ｃ）に示すようにコンパレータ３４の非反転入力端子
に入力される検出電圧Ｖon2は零電位となる。
【００９０】また、コンパレータ４４の非反転入力端子
に入力される検出電圧Ｖon1は、２次側巻線電圧Ｖｓの
極性がプラスの期間では、電流検出抵抗４２による電圧
降下分のみとなる。一方、２次側巻線電圧Ｖｓの極性が
マイナスの期間では、図２（Ｂ）に示すようにコンパレ
ータ４４の非反転入力端子に入力される検出電圧Ｖon 1
は零電位となる。
に入力される検出電圧Ｖon1は、２次側巻線電圧Ｖｓの
極性がプラスの期間では、電流検出抵抗４２による電圧
降下分のみとなる。一方、２次側巻線電圧Ｖｓの極性が
マイナスの期間では、図２（Ｂ）に示すようにコンパレ
ータ４４の非反転入力端子に入力される検出電圧Ｖon 1
は零電位となる。
【００９１】すなわち、コンパレータ３４、４４の非反
転入力端子には、電流検出抵抗による電圧降下分の電圧
（数十ｍＶ程度）又は零電位しか入力されないため、コ
ンパレータの電源電圧以上の電圧が入力されることがな
い。従って、負荷２６に供給すべき出力電圧の制約を受
けることなく負荷２６への出力電圧によりコンパレータ
を駆動させることができる。すなわち、別電源でコンパ
レータを駆動する必要がない。このため、回路構成を簡
単にすることができる。また、コンパレータの電源をチ
ョークコイル１８の出力側からとることによりスレッシ
ョルド電圧による駆動遅れ時間が生じるのを防ぐことが
できる。また、駆動電力を最小限に抑えることができ、
電源効率が向上する。さらに、ＭＯＳ−ＦＥＴに接続さ
れた電流検出抵抗による電圧降下と基準電圧との比較結
果によりＭＯＳ−ＦＥＴを駆動するため、貫通電流が流
れた場合でも整流電流と転流電流が相殺され、ＭＯＳ−
ＦＥＴをオフする方向に作用するため、貫通電流を抑制
することができる。このため、スイッチング損失を低減
することができると共にサージ電圧の抑制、放射ノイズ
の低減を図ることができる。
転入力端子には、電流検出抵抗による電圧降下分の電圧
（数十ｍＶ程度）又は零電位しか入力されないため、コ
ンパレータの電源電圧以上の電圧が入力されることがな
い。従って、負荷２６に供給すべき出力電圧の制約を受
けることなく負荷２６への出力電圧によりコンパレータ
を駆動させることができる。すなわち、別電源でコンパ
レータを駆動する必要がない。このため、回路構成を簡
単にすることができる。また、コンパレータの電源をチ
ョークコイル１８の出力側からとることによりスレッシ
ョルド電圧による駆動遅れ時間が生じるのを防ぐことが
できる。また、駆動電力を最小限に抑えることができ、
電源効率が向上する。さらに、ＭＯＳ−ＦＥＴに接続さ
れた電流検出抵抗による電圧降下と基準電圧との比較結
果によりＭＯＳ−ＦＥＴを駆動するため、貫通電流が流
れた場合でも整流電流と転流電流が相殺され、ＭＯＳ−
ＦＥＴをオフする方向に作用するため、貫通電流を抑制
することができる。このため、スイッチング損失を低減
することができると共にサージ電圧の抑制、放射ノイズ
の低減を図ることができる。
【００９２】また、本発明では、基準電圧が、整流用又
は転流用のＭＯＳ−ＦＥＴを駆動する場合においてＭＯ
Ｓ−ＦＥＴをオンさせるスレッショルド電圧に対応した
検出電圧よりも小さい電圧に設定され、コンパレータか
ら出力される２値の制御信号によりＭＯＳ−ＦＥＴを駆
動する。すなわち、流れる電流に対して線形的に応答し
て整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴがオ
ンするのではなく、流れる電流に対して非線形に応答し
て整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴがオ
ンが速やかにオンする。このため、検出電圧がリニアに
出力される電流検出回路でスイッチ素子を駆動する場合
と比較して、整流電流又は転流電流が小さい場合、すな
わち整流電流又は転流電流が流れ始める軽負荷時、例え
ば定格出力の１／１０程度の出力の場合においても速や
かにＭＯＳ−ＦＥＴをオンさせることができ、軽負荷時
における電源効率を向上させることができる。
は転流用のＭＯＳ−ＦＥＴを駆動する場合においてＭＯ
Ｓ−ＦＥＴをオンさせるスレッショルド電圧に対応した
検出電圧よりも小さい電圧に設定され、コンパレータか
ら出力される２値の制御信号によりＭＯＳ−ＦＥＴを駆
動する。すなわち、流れる電流に対して線形的に応答し
て整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴがオ
ンするのではなく、流れる電流に対して非線形に応答し
て整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴがオ
ンが速やかにオンする。このため、検出電圧がリニアに
出力される電流検出回路でスイッチ素子を駆動する場合
と比較して、整流電流又は転流電流が小さい場合、すな
わち整流電流又は転流電流が流れ始める軽負荷時、例え
ば定格出力の１／１０程度の出力の場合においても速や
かにＭＯＳ−ＦＥＴをオンさせることができ、軽負荷時
における電源効率を向上させることができる。
【００９３】この点について従来技術と比較すると、前
述した特開平９−１７２７７５号公報及び特開平９−１
８２４１６号公報に記載された技術のように、カレント
トランスにより電流検出する同期整流回路では、カレン
トトランスを用いて直接的にＭＯＳ−ＦＥＴを駆動する
ため、寄生ダイオードに電流が流れる期間が長くなる。
すなわち、図２８（Ａ）に示すように、カレントトラン
スの出力電圧、すなわちＭＯＳ−ＦＥＴのゲートに印加
される電圧はリニアに変化するため、カレントトランス
の一次側に電流が流れ始めてから電流が十分にカレント
トランスの一次側に流れ、カレントトランスの二次側の
出力電圧がＭＯＳ−ＦＥＴをオンすることができるＦＥ
Ｔ駆動開始電圧Ｖｇ（駆動開始電圧に対する検出電圧）
になるまでの時間が長くなる。この期間は寄生ダイオー
ドに電流が流れるため、電力損失が大きくなる。このよ
うに、特開平９−１７２７７５号公報及び特開平９−１
８２４１６号公報に記載された技術では、図２９に示し
たＣＴ方式における出力電流Ｉｏと電源効率ηとの関係
に示されるように、特に出力電流Ｉｏが小さい軽負荷時
における電源効率ηが低下する。なお、軽負荷とは、例
えば図２９に示す様に、その電源装置の定格供給電流に
対して、供給電流が少ない領域を指し、特に、供給電流
開始付近の領域をいう。
述した特開平９−１７２７７５号公報及び特開平９−１
８２４１６号公報に記載された技術のように、カレント
トランスにより電流検出する同期整流回路では、カレン
トトランスを用いて直接的にＭＯＳ−ＦＥＴを駆動する
ため、寄生ダイオードに電流が流れる期間が長くなる。
すなわち、図２８（Ａ）に示すように、カレントトラン
スの出力電圧、すなわちＭＯＳ−ＦＥＴのゲートに印加
される電圧はリニアに変化するため、カレントトランス
の一次側に電流が流れ始めてから電流が十分にカレント
トランスの一次側に流れ、カレントトランスの二次側の
出力電圧がＭＯＳ−ＦＥＴをオンすることができるＦＥ
Ｔ駆動開始電圧Ｖｇ（駆動開始電圧に対する検出電圧）
になるまでの時間が長くなる。この期間は寄生ダイオー
ドに電流が流れるため、電力損失が大きくなる。このよ
うに、特開平９−１７２７７５号公報及び特開平９−１
８２４１６号公報に記載された技術では、図２９に示し
たＣＴ方式における出力電流Ｉｏと電源効率ηとの関係
に示されるように、特に出力電流Ｉｏが小さい軽負荷時
における電源効率ηが低下する。なお、軽負荷とは、例
えば図２９に示す様に、その電源装置の定格供給電流に
対して、供給電流が少ない領域を指し、特に、供給電流
開始付近の領域をいう。
【００９４】また、特開平９−１７２７７５号公報及び
特開平９−１８２４１６号公報に記載された技術では、
ツェナーダイオードで定電圧化した電圧でＭＯＳ−ＦＥ
Ｔを駆動するため、図２８（Ａ）に示すゲート電圧一定
領域では、カレントトランスの一次側に流れる電流が大
きくなってもゲート電圧が一定となり、電力損失が発生
する。カレントトランスの巻線比を上げることによりあ
る程度電流が寄生ダイオードを流れる期間を短くするこ
とも可能であるが、回路規模が大きくなると共に、一定
負荷以上の場合の電力損失がさらに大きくなる。
特開平９−１８２４１６号公報に記載された技術では、
ツェナーダイオードで定電圧化した電圧でＭＯＳ−ＦＥ
Ｔを駆動するため、図２８（Ａ）に示すゲート電圧一定
領域では、カレントトランスの一次側に流れる電流が大
きくなってもゲート電圧が一定となり、電力損失が発生
する。カレントトランスの巻線比を上げることによりあ
る程度電流が寄生ダイオードを流れる期間を短くするこ
とも可能であるが、回路規模が大きくなると共に、一定
負荷以上の場合の電力損失がさらに大きくなる。
【００９５】これに対し、本発明は、電流を直接検出
し、検出した電流に応じた電圧で直接ＭＯＳ−ＦＥＴを
駆動するのではなく、検出電圧と基準電圧とをコンパレ
ータにより比較し、比較結果に応じた２値の制御信号に
よりＭＯＳ−ＦＥＴを駆動する。すなわち、図２８
（Ｃ）にも示したように、検出電圧に応じてコンパレー
タがハイレベル又はローレベルの２値の制御信号をＭＯ
Ｓ−ＦＥＴに出力する。
し、検出した電流に応じた電圧で直接ＭＯＳ−ＦＥＴを
駆動するのではなく、検出電圧と基準電圧とをコンパレ
ータにより比較し、比較結果に応じた２値の制御信号に
よりＭＯＳ−ＦＥＴを駆動する。すなわち、図２８
（Ｃ）にも示したように、検出電圧に応じてコンパレー
タがハイレベル又はローレベルの２値の制御信号をＭＯ
Ｓ−ＦＥＴに出力する。
【００９６】また、基準電圧は、前述したように、整流
用又は転流用のＭＯＳ−ＦＥＴを駆動する場合において
ＭＯＳ−ＦＥＴをオンさせるのに必要なスレッショルド
電圧に対応した検出電圧よりも小さい電圧に設定され
る。
用又は転流用のＭＯＳ−ＦＥＴを駆動する場合において
ＭＯＳ−ＦＥＴをオンさせるのに必要なスレッショルド
電圧に対応した検出電圧よりも小さい電圧に設定され
る。
【００９７】このため、図２８（Ａ），（Ｃ）に示すよ
うに、検出電圧がリニアに出力されるカレントトランス
でスイッチ素子を駆動する場合と比較して、本発明では
電流が寄生ダイオードを流れる期間を短縮することがで
き、電流が小さい場合、すなわち電流が流れ始める軽負
荷時においても速やかにスイッチ素子をオンさせること
ができる。従って、図２９に示したコンパレータ方式に
おける出力電流Ｉｏと電源効率ηとの関係に示されるよ
うに、ＣＴ方式と比較して、本発明は、特に出力電流Ｉ
ｏが小さい軽負荷時における電源効率ηを向上させるこ
とができる。また、基準電圧の設定を変えることによ
り、ＭＯＳ−ＦＥＴの導通開始点を任意に設定すること
ができる。
うに、検出電圧がリニアに出力されるカレントトランス
でスイッチ素子を駆動する場合と比較して、本発明では
電流が寄生ダイオードを流れる期間を短縮することがで
き、電流が小さい場合、すなわち電流が流れ始める軽負
荷時においても速やかにスイッチ素子をオンさせること
ができる。従って、図２９に示したコンパレータ方式に
おける出力電流Ｉｏと電源効率ηとの関係に示されるよ
うに、ＣＴ方式と比較して、本発明は、特に出力電流Ｉ
ｏが小さい軽負荷時における電源効率ηを向上させるこ
とができる。また、基準電圧の設定を変えることによ
り、ＭＯＳ−ＦＥＴの導通開始点を任意に設定すること
ができる。
【００９８】さらに、電流が流れる方向についてＭＯＳ
−ＦＥＴより上流側に電流検出抵抗が直列に接続されて
いるため、コンパレータには電流検出抵抗を流れる電流
に応じた電圧分の電圧しか入力されない。このため、コ
ンパレータの駆動電圧を小さくすることができ、無駄な
電力の消費を抑えることができる。
−ＦＥＴより上流側に電流検出抵抗が直列に接続されて
いるため、コンパレータには電流検出抵抗を流れる電流
に応じた電圧分の電圧しか入力されない。このため、コ
ンパレータの駆動電圧を小さくすることができ、無駄な
電力の消費を抑えることができる。
【００９９】また、前述した図２６に示すような電流検
出回路にオペアンプ（誤差増幅器）を使用した同期整流
回路では、図２７及び図２８（Ｂ）に示すように、オペ
アンプの出力がリニアに変化するため、電流が流れ始め
てから検出電圧がＭＯＳ−ＦＥＴのスレッショルド電圧
（図２７ではゲート遮断電圧、図２８（Ｂ）ではＦＥＴ
駆動開始電圧Ｖｇ）以上になるまでの期間、すなわち電
流が寄生ダイオードを流れる期間が長くなる。従って、
図２９に示した誤差増幅器方式における出力電流Ｉｏと
電源効率ηとの関係に示されるように、特に出力電流Ｉ
ｏが小さい軽負荷時における電源効率ηが低下する。ま
た、オペアンプの増幅率を上げることによりある程度寄
生ダイオードに電流が流れる期間を短縮することも可能
であるが、増幅率を上昇させることにより発振が生じる
などの問題があり、さらに、図２８（Ｂ）に示すように
オペアンプの出力はリニアに変化するため、該オペアン
プの出力がＭＯＳ−ＦＥＴのゲート耐圧以上になる恐れ
があり保護回路が必要になる、という欠点がある。
出回路にオペアンプ（誤差増幅器）を使用した同期整流
回路では、図２７及び図２８（Ｂ）に示すように、オペ
アンプの出力がリニアに変化するため、電流が流れ始め
てから検出電圧がＭＯＳ−ＦＥＴのスレッショルド電圧
（図２７ではゲート遮断電圧、図２８（Ｂ）ではＦＥＴ
駆動開始電圧Ｖｇ）以上になるまでの期間、すなわち電
流が寄生ダイオードを流れる期間が長くなる。従って、
図２９に示した誤差増幅器方式における出力電流Ｉｏと
電源効率ηとの関係に示されるように、特に出力電流Ｉ
ｏが小さい軽負荷時における電源効率ηが低下する。ま
た、オペアンプの増幅率を上げることによりある程度寄
生ダイオードに電流が流れる期間を短縮することも可能
であるが、増幅率を上昇させることにより発振が生じる
などの問題があり、さらに、図２８（Ｂ）に示すように
オペアンプの出力はリニアに変化するため、該オペアン
プの出力がＭＯＳ−ＦＥＴのゲート耐圧以上になる恐れ
があり保護回路が必要になる、という欠点がある。
【０１００】また、図２６に示したオペアンプを使用し
た同期整流回路は、ＭＯＳ−ＦＥＴ及び電流検出抵抗が
直列接続された回路と電流検出抵抗が接続されていない
ＭＯＳ−ＦＥＴとを並列接続した構成となっている。こ
のため、両方のＭＯＳ−ＦＥＴを同一特性のＭＯＳ−Ｆ
ＥＴとした場合、通常インピーダンスの低い方へ電流が
流れるため、電流検出抵抗が接続されていないＭＯＳ−
ＦＥＴ側へ電流が流れ、電流検出抵抗が接続されたＭＯ
Ｓ−ＦＥＴ側へ電流が流れず、電流検出抵抗が接続され
たＭＯＳ−ＦＥＴを駆動することができない。このた
め、異なる特性のＭＯＳ−ＦＥＴを用いなければならな
いという欠点がある。
た同期整流回路は、ＭＯＳ−ＦＥＴ及び電流検出抵抗が
直列接続された回路と電流検出抵抗が接続されていない
ＭＯＳ−ＦＥＴとを並列接続した構成となっている。こ
のため、両方のＭＯＳ−ＦＥＴを同一特性のＭＯＳ−Ｆ
ＥＴとした場合、通常インピーダンスの低い方へ電流が
流れるため、電流検出抵抗が接続されていないＭＯＳ−
ＦＥＴ側へ電流が流れ、電流検出抵抗が接続されたＭＯ
Ｓ−ＦＥＴ側へ電流が流れず、電流検出抵抗が接続され
たＭＯＳ−ＦＥＴを駆動することができない。このた
め、異なる特性のＭＯＳ−ＦＥＴを用いなければならな
いという欠点がある。
【０１０１】このように、図２６に示す回路では、ＭＯ
Ｓ−ＦＥＴのスレッショルド電圧（ゲート遮断電圧）以
上になるまで寄生ダイオードに電流が流れ電力損失が大
きくなる。すなわち、電流が流れ始める軽負荷時の電力
損失が大きくなる。
Ｓ−ＦＥＴのスレッショルド電圧（ゲート遮断電圧）以
上になるまで寄生ダイオードに電流が流れ電力損失が大
きくなる。すなわち、電流が流れ始める軽負荷時の電力
損失が大きくなる。
【０１０２】これに対し、本発明は、電流を直接検出
し、検出した電流に応じた電圧で直接ＭＯＳ−ＦＥＴを
駆動するのではなく、検出電圧と基準電圧とをコンパレ
ータにより比較し、比較結果に応じた２値の制御信号に
よりＭＯＳ−ＦＥＴを駆動する。すなわち、図２８
（Ｃ）にも示したように、検出電圧に応じてコンパレー
タがハイレベル又はローレベルの２値の制御信号をＭＯ
Ｓ−ＦＥＴに出力する。
し、検出した電流に応じた電圧で直接ＭＯＳ−ＦＥＴを
駆動するのではなく、検出電圧と基準電圧とをコンパレ
ータにより比較し、比較結果に応じた２値の制御信号に
よりＭＯＳ−ＦＥＴを駆動する。すなわち、図２８
（Ｃ）にも示したように、検出電圧に応じてコンパレー
タがハイレベル又はローレベルの２値の制御信号をＭＯ
Ｓ−ＦＥＴに出力する。
【０１０３】また、基準電圧は、前述したように、整流
用又は転流用のＭＯＳ−ＦＥＴを駆動する場合において
ＭＯＳ−ＦＥＴをオンさせるのに必要なスレッショルド
電圧に対応した検出電圧よりも小さい電圧に設定され
る。
用又は転流用のＭＯＳ−ＦＥＴを駆動する場合において
ＭＯＳ−ＦＥＴをオンさせるのに必要なスレッショルド
電圧に対応した検出電圧よりも小さい電圧に設定され
る。
【０１０４】このため、図２７及び図２８（Ａ），
（Ｃ）に示すように、検出電圧がリニアに出力されるオ
ペアンプでスイッチ素子を駆動する場合と比較して、電
流が寄生ダイオードを流れる期間を短縮することができ
る。これにより、図２７にも示したように、コンパレー
タの場合の最適ドライブ範囲、すなわち寄生ダイオード
に電流が流れない期間をオペアンプの場合の最適ドライ
ブ範囲よりも軽負荷側へ広げることができる。従って、
電流が流れ始めたときのように電流が小さい場合、すな
わち軽負荷時においても速やかにＭＯＳ−ＦＥＴをオン
させることができ、図２９に示したコンパレータ方式に
おける出力電流Ｉｏと電源効率ηとの関係に示されるよ
うに、誤差増幅器方式と比較して、特に出力電流Ｉｏが
小さい軽負荷時における電源効率ηを向上させることが
できる。
（Ｃ）に示すように、検出電圧がリニアに出力されるオ
ペアンプでスイッチ素子を駆動する場合と比較して、電
流が寄生ダイオードを流れる期間を短縮することができ
る。これにより、図２７にも示したように、コンパレー
タの場合の最適ドライブ範囲、すなわち寄生ダイオード
に電流が流れない期間をオペアンプの場合の最適ドライ
ブ範囲よりも軽負荷側へ広げることができる。従って、
電流が流れ始めたときのように電流が小さい場合、すな
わち軽負荷時においても速やかにＭＯＳ−ＦＥＴをオン
させることができ、図２９に示したコンパレータ方式に
おける出力電流Ｉｏと電源効率ηとの関係に示されるよ
うに、誤差増幅器方式と比較して、特に出力電流Ｉｏが
小さい軽負荷時における電源効率ηを向上させることが
できる。
【０１０５】また、基準電圧の設定を変えることによ
り、スイッチ素子の導通開始点を任意に設定することが
できるので、最適駆動範囲に容易かつ迅速に設定でき
る。
り、スイッチ素子の導通開始点を任意に設定することが
できるので、最適駆動範囲に容易かつ迅速に設定でき
る。
【０１０６】このような本発明の特徴は、省電力対応の
電源装置に本発明を適用した場合に、定格電流より遥か
に小さい軽負荷で、かつ定格電流（通常負荷）時より遥
かに長い期間の動作を要求される待機モード時において
非常に有利であり、従来無視されてきた待機モード等で
の効率を飛躍的に向上させることができる。
電源装置に本発明を適用した場合に、定格電流より遥か
に小さい軽負荷で、かつ定格電流（通常負荷）時より遥
かに長い期間の動作を要求される待機モード時において
非常に有利であり、従来無視されてきた待機モード等で
の効率を飛躍的に向上させることができる。
【０１０７】なお、本実施形態ではコンパレータ３４、
４４の反転入力端子に別々の基準電圧電源から基準電圧
を入力していたが、図３に示すように、基準電圧電源を
共通にし、共通の基準電圧を入力するようにしてもよ
い。これによりさらに部品点数を減らすことができる。
４４の反転入力端子に別々の基準電圧電源から基準電圧
を入力していたが、図３に示すように、基準電圧電源を
共通にし、共通の基準電圧を入力するようにしてもよ
い。これによりさらに部品点数を減らすことができる。
【０１０８】〔第２実施形態〕次に、本発明の第２実施
形態について説明する。第２実施形態では、第１実施形
態において説明した電源装置１０の変形例について説明
する。なお、図１に示す電源装置１０と同一部分につい
ては同一符号を付し、その詳細な説明を省略する。
形態について説明する。第２実施形態では、第１実施形
態において説明した電源装置１０の変形例について説明
する。なお、図１に示す電源装置１０と同一部分につい
ては同一符号を付し、その詳細な説明を省略する。
【０１０９】図４に示す電源装置１０が図１に示す電源
装置１０と異なる点は、整流用ＭＯＳ−ＦＥＴ４０をＰ
チャンネルのＭＯＳ−ＦＥＴとし、トランス１２の２次
巻線１２Ａの一端側に設けた点のみである。この点以外
は第１実施形態と同様なので説明は省略する。
装置１０と異なる点は、整流用ＭＯＳ−ＦＥＴ４０をＰ
チャンネルのＭＯＳ−ＦＥＴとし、トランス１２の２次
巻線１２Ａの一端側に設けた点のみである。この点以外
は第１実施形態と同様なので説明は省略する。
【０１１０】〔第３実施形態〕次に、本発明の第３実施
形態について説明する。第３実施形態では、第１実施形
態において説明した電源装置１０の変形例について説明
する。なお、図１に示す電源装置１０と同一部分につい
ては同一符号を付し、その詳細な説明を省略する。
形態について説明する。第３実施形態では、第１実施形
態において説明した電源装置１０の変形例について説明
する。なお、図１に示す電源装置１０と同一部分につい
ては同一符号を付し、その詳細な説明を省略する。
【０１１１】図５に示す電源装置１０が図１に示す電源
装置１０と異なる点は、電流検出抵抗４２、コンパレー
タ４４、基準電圧電源４６、及び増幅回路４８がなく、
整流用ＭＯＳ−ＦＥＴ４０のゲート端子をトランス１２
の２次巻線１２Ａの一端に接続した点である。すなわ
ち、整流用ＭＯＳ−ＦＥＴ４０は、従来と同様に２次側
巻線電圧Ｖｓにより駆動される。前述したように、整流
時には常にＭＯＳ−ＦＥＴ４０のゲート端子に駆動電圧
が発生しているため、特に問題はない。この点以外は第
１実施形態と同様なので説明を省略する。
装置１０と異なる点は、電流検出抵抗４２、コンパレー
タ４４、基準電圧電源４６、及び増幅回路４８がなく、
整流用ＭＯＳ−ＦＥＴ４０のゲート端子をトランス１２
の２次巻線１２Ａの一端に接続した点である。すなわ
ち、整流用ＭＯＳ−ＦＥＴ４０は、従来と同様に２次側
巻線電圧Ｖｓにより駆動される。前述したように、整流
時には常にＭＯＳ−ＦＥＴ４０のゲート端子に駆動電圧
が発生しているため、特に問題はない。この点以外は第
１実施形態と同様なので説明を省略する。
【０１１２】〔第４実施形態〕次に、本発明の第４実施
形態について説明する。第４実施形態では、トランスの
１次側のスイッチング素子がオンのときにトランスにエ
ネルギーを蓄え、スイッチング素子がオフのときに出力
側へ電力を送る所謂フライバック方式の電源装置に本発
明を適用した場合について説明する。なお、図１に示す
電源装置１０と同一部分については同一符号を付す。
形態について説明する。第４実施形態では、トランスの
１次側のスイッチング素子がオンのときにトランスにエ
ネルギーを蓄え、スイッチング素子がオフのときに出力
側へ電力を送る所謂フライバック方式の電源装置に本発
明を適用した場合について説明する。なお、図１に示す
電源装置１０と同一部分については同一符号を付す。
【０１１３】図６に示す電源装置１０は、トランス１２
を備えている。トランス１２の１次巻線１２Ａの一端
は、直流電源１１のプラス側が接続され、他端はＭＯＳ
−ＦＥＴ１３のドレイン端子が接続されている。ＭＯＳ
−ＦＥＴ１３のゲート端子は制御回路１９が接続されて
おり、ソース端子は直流電源１１のマイナス側に接続さ
れている。ＭＯＳ−ＦＥＴ１３のゲート端子に制御回路
１９により制御信号が入力されることによりトランス１
２の１次巻線１２Ａに印加される直流電圧がスイッチン
グされる。これにより、トランス１２の２次巻線１２Ｂ
側には、巻線比に応じた交流電圧が誘起される。
を備えている。トランス１２の１次巻線１２Ａの一端
は、直流電源１１のプラス側が接続され、他端はＭＯＳ
−ＦＥＴ１３のドレイン端子が接続されている。ＭＯＳ
−ＦＥＴ１３のゲート端子は制御回路１９が接続されて
おり、ソース端子は直流電源１１のマイナス側に接続さ
れている。ＭＯＳ−ＦＥＴ１３のゲート端子に制御回路
１９により制御信号が入力されることによりトランス１
２の１次巻線１２Ａに印加される直流電圧がスイッチン
グされる。これにより、トランス１２の２次巻線１２Ｂ
側には、巻線比に応じた交流電圧が誘起される。
【０１１４】２次巻線１２Ｂの一端は、コンデンサ（例
えば電解コンデンサ）２０の一端及び負荷側端子２２に
接続されている。コンデンサ２０の他端は接地端２４に
接続されている。
えば電解コンデンサ）２０の一端及び負荷側端子２２に
接続されている。コンデンサ２０の他端は接地端２４に
接続されている。
【０１１５】一方、２次巻線１２Ａの他端は、Ｎチャン
ネルのＭＯＳ−ＦＥＴ４０のドレイン端子が接続されて
いる。ＭＯＳ−ＦＥＴ４０のソース端子は、電流検出抵
抗４２の一端に接続されている。電流検出抵抗４２の他
端はコンデンサ２０の他端に接続（接地）されると共
に、コンパレータの非反転入力端子に接続されている。
すなわち、電流検出抵抗４２は、ＭＯＳ−ＦＥＴ４０に
対して電流が流れる方向の上流側に配置されている。
ネルのＭＯＳ−ＦＥＴ４０のドレイン端子が接続されて
いる。ＭＯＳ−ＦＥＴ４０のソース端子は、電流検出抵
抗４２の一端に接続されている。電流検出抵抗４２の他
端はコンデンサ２０の他端に接続（接地）されると共
に、コンパレータの非反転入力端子に接続されている。
すなわち、電流検出抵抗４２は、ＭＯＳ−ＦＥＴ４０に
対して電流が流れる方向の上流側に配置されている。
【０１１６】コンパレータ４４の反転入力端子には基準
電圧電源４６が接続されている。コンパレータ４４のプ
ラス電源端子４４Ｐは、トランス１２の２次巻線１２Ｂ
の一端に接続されており、マイナス電源端子４４Ｍは電
流検出抵抗４２の一端に接続されている。
電圧電源４６が接続されている。コンパレータ４４のプ
ラス電源端子４４Ｐは、トランス１２の２次巻線１２Ｂ
の一端に接続されており、マイナス電源端子４４Ｍは電
流検出抵抗４２の一端に接続されている。
【０１１７】コンパレータ４４の出力端子は、増幅回路
４８を構成するＮＰＮのトランジスタ４８Ａ及びＰＮＰ
のトランジスタ４８Ｂのベース端子に接続されている。
トランジスタ４８Ａのコレクタ端子はトランス１２の２
次巻線１２Ｂの一端に接続されており、トランジスタ４
８Ｂのコレクタ端子はＭＯＳ−ＦＥＴ４０のソース端子
に接続されている。増幅回路４８の出力端子は抵抗４７
を介して整流用ＭＯＳ−ＦＥＴ４０のゲート端子に接続
されている。また、ＭＯＳ−ＦＥＴ４０は、その特性に
より寄生ダイオード４０Ａを備えている。
４８を構成するＮＰＮのトランジスタ４８Ａ及びＰＮＰ
のトランジスタ４８Ｂのベース端子に接続されている。
トランジスタ４８Ａのコレクタ端子はトランス１２の２
次巻線１２Ｂの一端に接続されており、トランジスタ４
８Ｂのコレクタ端子はＭＯＳ−ＦＥＴ４０のソース端子
に接続されている。増幅回路４８の出力端子は抵抗４７
を介して整流用ＭＯＳ−ＦＥＴ４０のゲート端子に接続
されている。また、ＭＯＳ−ＦＥＴ４０は、その特性に
より寄生ダイオード４０Ａを備えている。
【０１１８】このＭＯＳ−ＦＥＴ４０、電流検出抵抗４
２、コンパレータ４４、基準電圧電源４６、抵抗４７及
び増幅回路４８で同期整流回路１５を構成している。す
なわち、図６に示すように、同期整流回路１５の入力端
Ａは接地端２４に接続され、出力側から戻る電流が入力
される。また、同期整流回路１５の出力端Ｂはトランス
１２の２次巻線１２Ｂの他端に接続され、同期整流回路
１５の電源入力端Ｃはトランス１２の２次巻線１２Ｂの
一端に接続されている。
２、コンパレータ４４、基準電圧電源４６、抵抗４７及
び増幅回路４８で同期整流回路１５を構成している。す
なわち、図６に示すように、同期整流回路１５の入力端
Ａは接地端２４に接続され、出力側から戻る電流が入力
される。また、同期整流回路１５の出力端Ｂはトランス
１２の２次巻線１２Ｂの他端に接続され、同期整流回路
１５の電源入力端Ｃはトランス１２の２次巻線１２Ｂの
一端に接続されている。
【０１１９】次に、第４実施形態の作用を説明する。
【０１２０】まず、制御回路１９によりＭＯＳ−ＦＥＴ
１３のゲート端子に所定周期でオンオフを繰り返す制御
信号が出力される。そして、ＭＯＳ−ＦＥＴ１３がオン
するとＭＯＳ−ＦＥＴ１３のドレイン−ソース間電圧Ｖ
DSは略零となり、１次側電流ＩDSがトランス１２の１次
巻線１２Ａを流れ、該トランスの１次巻線１２Ａにエネ
ルギーが蓄えられる。この１次側電流ＩDSは、トランス
１２のインダクタンスのために次第に増加する波形とな
る。
１３のゲート端子に所定周期でオンオフを繰り返す制御
信号が出力される。そして、ＭＯＳ−ＦＥＴ１３がオン
するとＭＯＳ−ＦＥＴ１３のドレイン−ソース間電圧Ｖ
DSは略零となり、１次側電流ＩDSがトランス１２の１次
巻線１２Ａを流れ、該トランスの１次巻線１２Ａにエネ
ルギーが蓄えられる。この１次側電流ＩDSは、トランス
１２のインダクタンスのために次第に増加する波形とな
る。
【０１２１】そして、ＭＯＳ−ＦＥＴ１３がオフする
と、ＭＯＳ−ＦＥＴ１３に印加されるドレイン−ソース
間電圧ＶDSはトランス１２の逆起電力も加わって大きく
なる。また、トランス１２の１次巻線１２Ａに蓄えられ
たエネルギーによりトランス１２の２次巻線１２Ｂに２
次側巻線電圧が発生し、コンデンサ２０で平滑されて出
力側へ電流ＩOが供給される。さらに、電流検出抵抗４
２、ＭＯＳ−ＦＥＴ４０、及びその寄生ダイオード４０
Ａをドレイン電流ＩD1及び寄生ダイオード電流Ｉ d1の少
なくとも一方が流れる。このドレイン電流ＩD1及び寄生
ダイオード電流Ｉ d1は、ＭＯＳ−ＦＥＴ１３のオフの直
後に大きく、次第に減少する波形となる。
と、ＭＯＳ−ＦＥＴ１３に印加されるドレイン−ソース
間電圧ＶDSはトランス１２の逆起電力も加わって大きく
なる。また、トランス１２の１次巻線１２Ａに蓄えられ
たエネルギーによりトランス１２の２次巻線１２Ｂに２
次側巻線電圧が発生し、コンデンサ２０で平滑されて出
力側へ電流ＩOが供給される。さらに、電流検出抵抗４
２、ＭＯＳ−ＦＥＴ４０、及びその寄生ダイオード４０
Ａをドレイン電流ＩD1及び寄生ダイオード電流Ｉ d1の少
なくとも一方が流れる。このドレイン電流ＩD1及び寄生
ダイオード電流Ｉ d1は、ＭＯＳ−ＦＥＴ１３のオフの直
後に大きく、次第に減少する波形となる。
【０１２２】この時、コンパレータ４４で基準電圧電源
４６からの基準電圧Ｖrefと電流検出抵抗４２を流れる
電流Ｉ1による電圧降下、すなわち検出素子電圧ＶRSと
が比較される。そして、検出素子電圧ＶRSが基準電圧Ｖ
ref以上だった場合にはコンパレータ４４はハイレベル
を出力し、増幅回路４８を介してＭＯＳ−ＦＥＴ４０の
ゲート端子をバイアスする。これにより、ＭＯＳ−ＦＥ
Ｔ４０がオンし、該ＭＯＳ−ＦＥＴ４０にドレイン電流
ＩD1が流れる。検出素子電圧ＶRSが基準電圧Ｖ refより
も小さかった場合にはコンパレータ４４はローレベルを
出力する。これにより、ＭＯＳ−ＦＥＴ４０はオンせ
ず、寄生ダイオード４０Ａに電流Ｉd1が流れる。
４６からの基準電圧Ｖrefと電流検出抵抗４２を流れる
電流Ｉ1による電圧降下、すなわち検出素子電圧ＶRSと
が比較される。そして、検出素子電圧ＶRSが基準電圧Ｖ
ref以上だった場合にはコンパレータ４４はハイレベル
を出力し、増幅回路４８を介してＭＯＳ−ＦＥＴ４０の
ゲート端子をバイアスする。これにより、ＭＯＳ−ＦＥ
Ｔ４０がオンし、該ＭＯＳ−ＦＥＴ４０にドレイン電流
ＩD1が流れる。検出素子電圧ＶRSが基準電圧Ｖ refより
も小さかった場合にはコンパレータ４４はローレベルを
出力する。これにより、ＭＯＳ−ＦＥＴ４０はオンせ
ず、寄生ダイオード４０Ａに電流Ｉd1が流れる。
【０１２３】図７には各部の電圧及び電流の波形図が示
されている。図７（Ａ）にはＭＯＳ−ＦＥＴ１３のドレ
イン−ソース間電圧ＶDSの波形が、同図（Ｂ）には１次
側電流ＩDSの波形が、同図（Ｃ）には検出抵抗４２によ
る検出素子電圧ＶRSの波形が、同図（Ｄ）には、コンパ
レータ４４の出力電圧の波形が、同図（Ｅ）には寄生ダ
イオード４０Ａを流れる電流Ｉd1の波形が、同図（Ｆ）
にはＭＯＳ−ＦＥＴ４０を流れるドレイン電流ＩD1の波
形が、同図（Ｇ）には電流検出抵抗４２を流れる２次側
電流Ｉ1（＝ＩD1＋Ｉd1）の波形がそれぞれ示されてい
る。
されている。図７（Ａ）にはＭＯＳ−ＦＥＴ１３のドレ
イン−ソース間電圧ＶDSの波形が、同図（Ｂ）には１次
側電流ＩDSの波形が、同図（Ｃ）には検出抵抗４２によ
る検出素子電圧ＶRSの波形が、同図（Ｄ）には、コンパ
レータ４４の出力電圧の波形が、同図（Ｅ）には寄生ダ
イオード４０Ａを流れる電流Ｉd1の波形が、同図（Ｆ）
にはＭＯＳ−ＦＥＴ４０を流れるドレイン電流ＩD1の波
形が、同図（Ｇ）には電流検出抵抗４２を流れる２次側
電流Ｉ1（＝ＩD1＋Ｉd1）の波形がそれぞれ示されてい
る。
【０１２４】図７に示す区間１は寄生ダイオード４０Ａ
にのみ電流が流れる場合を、区間２は寄生ダイオード４
０Ａ及びＭＯＳ−ＦＥＴ４０の両方に電流が流れる場合
を、区間３はＭＯＳ−ＦＥＴ４０にのみ電流が流れる場
合をそれぞれ示している。
にのみ電流が流れる場合を、区間２は寄生ダイオード４
０Ａ及びＭＯＳ−ＦＥＴ４０の両方に電流が流れる場合
を、区間３はＭＯＳ−ＦＥＴ４０にのみ電流が流れる場
合をそれぞれ示している。
【０１２５】上記のように、コンパレータ４４では、検
出素子電圧ＶRSと基準電圧Ｖrefとを比較するが、ＭＯ
Ｓ−ＦＥＴ４０の上流側に電流検出抵抗４２が設けられ
ているため、コンパレータ４４の反転入力端子には、基
準電圧電源４６と電流検出抵抗４２による電圧降下分の
みの電圧しか入力されない。このため、コンパレータの
電源電圧以上の過大な電圧が入力されることがない。従
って、負荷側の電圧変動に関わらず適正な電圧範囲でコ
ンパレータを駆動させることができ、別電源でコンパレ
ータを駆動する必要がない。このため、コンパレータ４
４の電源を出力側から得ることができ、回路構成を簡単
にすることができる。
出素子電圧ＶRSと基準電圧Ｖrefとを比較するが、ＭＯ
Ｓ−ＦＥＴ４０の上流側に電流検出抵抗４２が設けられ
ているため、コンパレータ４４の反転入力端子には、基
準電圧電源４６と電流検出抵抗４２による電圧降下分の
みの電圧しか入力されない。このため、コンパレータの
電源電圧以上の過大な電圧が入力されることがない。従
って、負荷側の電圧変動に関わらず適正な電圧範囲でコ
ンパレータを駆動させることができ、別電源でコンパレ
ータを駆動する必要がない。このため、コンパレータ４
４の電源を出力側から得ることができ、回路構成を簡単
にすることができる。
【０１２６】〔第５実施形態〕次に、本発明の第５実施
形態について説明する。第５実施形態では、トランスの
１次側に複数のスイッチング素子を備え、これらのスイ
ッチング素子を所定のタイミングで交互にオンオフさせ
ることによりトランスの使用効率を高めることができる
所謂多石方式（ハーフブリッジ方式）の電源装置に本発
明を適用した場合について説明する。なお、図６に示す
電源装置１０と同一部分については同一符号を付す。
形態について説明する。第５実施形態では、トランスの
１次側に複数のスイッチング素子を備え、これらのスイ
ッチング素子を所定のタイミングで交互にオンオフさせ
ることによりトランスの使用効率を高めることができる
所謂多石方式（ハーフブリッジ方式）の電源装置に本発
明を適用した場合について説明する。なお、図６に示す
電源装置１０と同一部分については同一符号を付す。
【０１２７】図８に示すように、電源装置１０は、１次
巻線１２Ａ及び中点が設けられた２次巻線１２Ｂを備え
たトランス１２を備えている。トランス１２の１次巻線
１２Ａの一端は、ＭＯＳ−ＦＥＴ１３Ａのソース端子及
びＭＯＳ−ＦＥＴ１３Ｂのドレイン端子が接続されてい
る。ＭＯＳ−ＦＥＴ１３Ａのドレイン端子は直流電源１
１のプラス側及びコンデンサ１７Ａの一端に接続されて
いる。コンデンサ１７Ａの他端は１次巻線１２Ａの他端
及びコンデンサ１７Ｂの一端に接続されている。コンデ
ンサ１７Ｂの他端はＭＯＳ−ＦＥＴ１３Ｂのソース端子
に接続されると共に接地されている。
巻線１２Ａ及び中点が設けられた２次巻線１２Ｂを備え
たトランス１２を備えている。トランス１２の１次巻線
１２Ａの一端は、ＭＯＳ−ＦＥＴ１３Ａのソース端子及
びＭＯＳ−ＦＥＴ１３Ｂのドレイン端子が接続されてい
る。ＭＯＳ−ＦＥＴ１３Ａのドレイン端子は直流電源１
１のプラス側及びコンデンサ１７Ａの一端に接続されて
いる。コンデンサ１７Ａの他端は１次巻線１２Ａの他端
及びコンデンサ１７Ｂの一端に接続されている。コンデ
ンサ１７Ｂの他端はＭＯＳ−ＦＥＴ１３Ｂのソース端子
に接続されると共に接地されている。
【０１２８】ＭＯＳ−ＦＥＴ１３Ａ，１３Ｂのゲート端
子は制御回路１９が接続されている。制御回路１９は、
ＭＯＳ−ＦＥＴ１３Ａ，１３Ｂを所定のタイミングで交
互にオンオフさせる制御信号をＭＯＳ−ＦＥＴ１３Ａ、
１３Ｂに出力する。これにより、トランス１２の１次巻
線１２Ａに極性が異なる電圧が交互に印加される。すな
わち、１次巻線１２Ａ側の回路は、所謂ハーフブリッジ
型のインバータ回路となっている。
子は制御回路１９が接続されている。制御回路１９は、
ＭＯＳ−ＦＥＴ１３Ａ，１３Ｂを所定のタイミングで交
互にオンオフさせる制御信号をＭＯＳ−ＦＥＴ１３Ａ、
１３Ｂに出力する。これにより、トランス１２の１次巻
線１２Ａに極性が異なる電圧が交互に印加される。すな
わち、１次巻線１２Ａ側の回路は、所謂ハーフブリッジ
型のインバータ回路となっている。
【０１２９】トランス１２の２次巻線１２Ｂの一端は、
同期整流回路１５Ａの出力端Ｂが接続されており、２次
巻線１２Ｂの他端は、同期整流回路１５Ｂの出力端Ｂが
接続されている。なお、同期整流回路１５Ａ，１５Ｂ
は、図６に示した同期整流回路１５と同一構成であるた
め、その説明を省略する。
同期整流回路１５Ａの出力端Ｂが接続されており、２次
巻線１２Ｂの他端は、同期整流回路１５Ｂの出力端Ｂが
接続されている。なお、同期整流回路１５Ａ，１５Ｂ
は、図６に示した同期整流回路１５と同一構成であるた
め、その説明を省略する。
【０１３０】また、２次巻線１２Ｂの中点は、チョーク
コイル１８の一端に接続されており、チョークコイル１
８の他端は負荷側端子２２及びコンデンサ２０の一端に
接続されている。コンデンサ２０の他端は、接地端２４
及び同期整流回路１５Ａ，１５Ｂの入力端Ａに接続され
ている。同期整流回路１５Ａ，１５Ｂの電源入力端Ｃは
チョークコイル１８の他端及びコンデンサ２０の一端に
接続されている。
コイル１８の一端に接続されており、チョークコイル１
８の他端は負荷側端子２２及びコンデンサ２０の一端に
接続されている。コンデンサ２０の他端は、接地端２４
及び同期整流回路１５Ａ，１５Ｂの入力端Ａに接続され
ている。同期整流回路１５Ａ，１５Ｂの電源入力端Ｃは
チョークコイル１８の他端及びコンデンサ２０の一端に
接続されている。
【０１３１】次に、第５実施形態の作用を説明する。
【０１３２】まず、制御回路１９からＭＯＳ−ＦＥＴ１
３Ａ，１３Ｂのゲート端子に所定の制御信号、すなわち
ＭＯＳ−ＦＥＴ１３Ａ，１３Ｂを所定周期で交互にオン
オフさせる制御信号が出力される。
３Ａ，１３Ｂのゲート端子に所定の制御信号、すなわち
ＭＯＳ−ＦＥＴ１３Ａ，１３Ｂを所定周期で交互にオン
オフさせる制御信号が出力される。
【０１３３】そして、ＭＯＳ−ＦＥＴ１３Ａがオンする
と、直流電源１１→ＭＯＳ−ＦＥＴ１３Ａ→トランス１
２の１次巻線１２Ａ→コンデンサ１７Ｂの経路で電流が
流れ、ＭＯＳ−ＦＥＴ１３Ｂがオンしているときには、
直流電源１１→コンデンサ１７Ａ→トランス１２の１次
巻線１２Ａ→ＭＯＳ−ＦＥＴ１３Ｂの経路で電流が流れ
る。
と、直流電源１１→ＭＯＳ−ＦＥＴ１３Ａ→トランス１
２の１次巻線１２Ａ→コンデンサ１７Ｂの経路で電流が
流れ、ＭＯＳ−ＦＥＴ１３Ｂがオンしているときには、
直流電源１１→コンデンサ１７Ａ→トランス１２の１次
巻線１２Ａ→ＭＯＳ−ＦＥＴ１３Ｂの経路で電流が流れ
る。
【０１３４】従って、１次巻線１２Ａに流れる電流の向
き（１次巻線１２Ａに印加される電圧の向き）は、ＭＯ
Ｓ−ＦＥＴ１３ＡがオンしているときとＭＯＳ−ＦＥＴ
１３Ｂがオンしているときとで逆向きとなる。なお、図
９（Ａ）にＭＯＳ−ＦＥＴ１３Ａのドレイン−ソース間
電圧（一次側電圧）ＶDS1を、同図（Ｂ）にＭＯＳ−Ｆ
ＥＴ１３Ａを流れる電流（一次側電流）ＩDS1をそれぞ
れ示す。この１次側電流ＩDS1は、トランス１２のイン
ダクタンスのために次第に増加する波形となる。
き（１次巻線１２Ａに印加される電圧の向き）は、ＭＯ
Ｓ−ＦＥＴ１３ＡがオンしているときとＭＯＳ−ＦＥＴ
１３Ｂがオンしているときとで逆向きとなる。なお、図
９（Ａ）にＭＯＳ−ＦＥＴ１３Ａのドレイン−ソース間
電圧（一次側電圧）ＶDS1を、同図（Ｂ）にＭＯＳ−Ｆ
ＥＴ１３Ａを流れる電流（一次側電流）ＩDS1をそれぞ
れ示す。この１次側電流ＩDS1は、トランス１２のイン
ダクタンスのために次第に増加する波形となる。
【０１３５】これにより、トランス１２の１次巻線１２
Ａには、図９（Ｃ）に示すように一定のオフ期間Ｔｏｆ
ｆを挟んで、極性の異なる電圧（一次側トランス電圧Ｖ
ｐ）が交互に印加されて違いに逆向きの電流が交互に流
れる。トランス１２の１次巻線１２Ａに上記のように電
圧が印加されると、２次巻線１２Ｂに２次側巻線電圧が
発生する。
Ａには、図９（Ｃ）に示すように一定のオフ期間Ｔｏｆ
ｆを挟んで、極性の異なる電圧（一次側トランス電圧Ｖ
ｐ）が交互に印加されて違いに逆向きの電流が交互に流
れる。トランス１２の１次巻線１２Ａに上記のように電
圧が印加されると、２次巻線１２Ｂに２次側巻線電圧が
発生する。
【０１３６】ＭＯＳ−ＦＥＴ１３Ａがオンのときには、
図８に示すようにトランス１２の２次巻線１２Ｂの中点
→チョークコイル１８→コンデンサ２０及び図示しない
負荷→同期整流回路１５Ａの経路で電流Ｉ1（＝ＩD1＋
Ｉd1）が流れる。
図８に示すようにトランス１２の２次巻線１２Ｂの中点
→チョークコイル１８→コンデンサ２０及び図示しない
負荷→同期整流回路１５Ａの経路で電流Ｉ1（＝ＩD1＋
Ｉd1）が流れる。
【０１３７】一方、ＭＯＳ−ＦＥＴ１３Ｂがオンのとき
には、図８に示すようにトランス１２の２次巻線１２Ｂ
の中点→チョークコイル１８→コンデンサ２０及び図示
しない負荷→同期整流回路１５Ｂの経路で電流Ｉ2（＝
ＩD2＋Ｉd2）が流れる。
には、図８に示すようにトランス１２の２次巻線１２Ｂ
の中点→チョークコイル１８→コンデンサ２０及び図示
しない負荷→同期整流回路１５Ｂの経路で電流Ｉ2（＝
ＩD2＋Ｉd2）が流れる。
【０１３８】なお、ＭＯＳ−ＦＥＴ１３Ａ、１３Ｂが共
にオフの時（図９におけるＴｏｆｆの期間）には、トラ
ンス１２の２次巻線１２Ｂに電圧が誘起されないため、
チョークコイル１８に蓄えられたエネルギーにより、チ
ョークコイル１８→コンデンサ２０及び負荷→同期整流
回路１５Ａ、１５Ｂ→２次巻線１２Ｂの中点の経路で電
流Ｉ1、Ｉ2が同時に各々流れる。
にオフの時（図９におけるＴｏｆｆの期間）には、トラ
ンス１２の２次巻線１２Ｂに電圧が誘起されないため、
チョークコイル１８に蓄えられたエネルギーにより、チ
ョークコイル１８→コンデンサ２０及び負荷→同期整流
回路１５Ａ、１５Ｂ→２次巻線１２Ｂの中点の経路で電
流Ｉ1、Ｉ2が同時に各々流れる。
【０１３９】そして、同期整流回路１５Ａでは、コンパ
レータ４４により基準電圧電源４６からの基準電圧Ｖ
refと電流検出抵抗４２を流れる電流Ｉ1による電圧降
下、すなわち検出素子電圧ＶRSとが比較される。そし
て、検出素子電圧ＶRSが基準電圧Ｖ ref以上だった場合
にはコンパレータ４４はハイレベルを出力し、増幅回路
４８を介してＭＯＳ−ＦＥＴ４０のゲート端子をバイア
スする。これにより、ＭＯＳ−ＦＥＴ４０がオンし、該
ＭＯＳ−ＦＥＴ４０にドレイン電流ＩD1が流れる。検出
素子電圧ＶRSが基準電圧Ｖrefよりも小さかった場合に
はコンパレータ４４はローレベルを出力する。これによ
り、ＭＯＳ−ＦＥＴ４０はオンせず、寄生ダイオード４
０Ａに電流Ｉd1が流れる。
レータ４４により基準電圧電源４６からの基準電圧Ｖ
refと電流検出抵抗４２を流れる電流Ｉ1による電圧降
下、すなわち検出素子電圧ＶRSとが比較される。そし
て、検出素子電圧ＶRSが基準電圧Ｖ ref以上だった場合
にはコンパレータ４４はハイレベルを出力し、増幅回路
４８を介してＭＯＳ−ＦＥＴ４０のゲート端子をバイア
スする。これにより、ＭＯＳ−ＦＥＴ４０がオンし、該
ＭＯＳ−ＦＥＴ４０にドレイン電流ＩD1が流れる。検出
素子電圧ＶRSが基準電圧Ｖrefよりも小さかった場合に
はコンパレータ４４はローレベルを出力する。これによ
り、ＭＯＳ−ＦＥＴ４０はオンせず、寄生ダイオード４
０Ａに電流Ｉd1が流れる。
【０１４０】すなわち、図９（Ｈ）に示すように、出力
電流ＩOが少ない場合、すなわち軽負荷時には、図９
（Ｄ）に示すように電流Ｉ1による電圧降下が小さく、
検出素子電圧ＶRSが基準電圧Ｖrefを超えないため、図
９（Ｆ）に示すように寄生ダイオード４０Ａにのみ電流
Ｉd1が流れる。また、出力電流ＩOが増加すると、検出
素子電圧ＶRSが基準電圧Ｖrefを超え、該超えた期間だ
け図９（Ｅ）に示すようにコンパレータ４４がオンし、
図９（Ｇ）に示すようにＭＯＳ−ＦＥＴ４０にドレイン
電流ＩD1が流れる。そして、出力電流ＩOが多い場合に
は、コンパレータ４４が完全にオンし、ＭＯＳ−ＦＥＴ
４０にのみドレイン電流ＩD1が流れる。なお、同期整流
回路１５Ｂについても上記と同様である。
電流ＩOが少ない場合、すなわち軽負荷時には、図９
（Ｄ）に示すように電流Ｉ1による電圧降下が小さく、
検出素子電圧ＶRSが基準電圧Ｖrefを超えないため、図
９（Ｆ）に示すように寄生ダイオード４０Ａにのみ電流
Ｉd1が流れる。また、出力電流ＩOが増加すると、検出
素子電圧ＶRSが基準電圧Ｖrefを超え、該超えた期間だ
け図９（Ｅ）に示すようにコンパレータ４４がオンし、
図９（Ｇ）に示すようにＭＯＳ−ＦＥＴ４０にドレイン
電流ＩD1が流れる。そして、出力電流ＩOが多い場合に
は、コンパレータ４４が完全にオンし、ＭＯＳ−ＦＥＴ
４０にのみドレイン電流ＩD1が流れる。なお、同期整流
回路１５Ｂについても上記と同様である。
【０１４１】上記のように、同期整流回路１５Ａ，１５
Ｂのコンパレータ４４では、検出素子電圧ＶRSと基準電
圧Ｖrefとを比較するが、ＭＯＳ−ＦＥＴ４０の上流側
に電流検出抵抗４２が設けられているため、コンパレー
タ４４の反転入力端子には、基準電圧電源４６と電流検
出抵抗４２による電圧降下分のみの電圧しか入力されな
い。このため、コンパレータの電源電圧以上の過大な電
圧が入力されることがない。従って、負荷側の電圧変動
に関わらず適正な電圧範囲でコンパレータを駆動させる
ことができ、別電源でコンパレータを駆動する必要がな
い。このため、コンパレータ４４の電源を出力側から得
ることができ、回路構成を簡単にすることができる。
Ｂのコンパレータ４４では、検出素子電圧ＶRSと基準電
圧Ｖrefとを比較するが、ＭＯＳ−ＦＥＴ４０の上流側
に電流検出抵抗４２が設けられているため、コンパレー
タ４４の反転入力端子には、基準電圧電源４６と電流検
出抵抗４２による電圧降下分のみの電圧しか入力されな
い。このため、コンパレータの電源電圧以上の過大な電
圧が入力されることがない。従って、負荷側の電圧変動
に関わらず適正な電圧範囲でコンパレータを駆動させる
ことができ、別電源でコンパレータを駆動する必要がな
い。このため、コンパレータ４４の電源を出力側から得
ることができ、回路構成を簡単にすることができる。
【０１４２】なお、上記では、１次側の回路をハーフブ
リッジ方式の回路として説明したが、これに限らず、フ
ルブリッジ方式やプッシュプル方式の回路でも本発明を
適用できる。
リッジ方式の回路として説明したが、これに限らず、フ
ルブリッジ方式やプッシュプル方式の回路でも本発明を
適用できる。
【０１４３】〔第６実施形態〕次に、本発明の第６実施
形態について説明する。第６実施形態では、フォワード
型の電源装置において、スイッチ素子としてフォトサイ
リスタを用いた場合について説明する。なお、上記実施
形態と同一部分には同一符号を付し、その詳細な説明は
省略する。
形態について説明する。第６実施形態では、フォワード
型の電源装置において、スイッチ素子としてフォトサイ
リスタを用いた場合について説明する。なお、上記実施
形態と同一部分には同一符号を付し、その詳細な説明は
省略する。
【０１４４】図３０に示すように、電源装置５０は、ト
ランス１２を備えている。トランス１２の１次巻線１２
Ａの一端には、抵抗５２、コンデンサ５４、及びダイオ
ード５６で構成されたリセット回路５８の一端が、１次
巻線１２Ａの他端はリセット回路５８の他端及びＭＯＳ
−ＦＥＴ１３のドレイン端子が接続されている。すなわ
ち、１次巻線１２Ａとリセット回路５８とは並列に接続
されている。また、リセット回路５８の一端は平滑用コ
ンデンサ６０の一端に接続されている。
ランス１２を備えている。トランス１２の１次巻線１２
Ａの一端には、抵抗５２、コンデンサ５４、及びダイオ
ード５６で構成されたリセット回路５８の一端が、１次
巻線１２Ａの他端はリセット回路５８の他端及びＭＯＳ
−ＦＥＴ１３のドレイン端子が接続されている。すなわ
ち、１次巻線１２Ａとリセット回路５８とは並列に接続
されている。また、リセット回路５８の一端は平滑用コ
ンデンサ６０の一端に接続されている。
【０１４５】ＭＯＳ−ＦＥＴ１３のゲート端子は制御回
路１９が接続されており、ソース端子は平滑用コンデン
サ６０の他端に接続されている。平滑用コンデンサ６０
には、整流ブリッジ回路６２が接続され、整流ブリッジ
回路６２にはノイズフィルタ６４が接続され、ノイズフ
ィルタ６４にはヒューズ６６が接続されている。
路１９が接続されており、ソース端子は平滑用コンデン
サ６０の他端に接続されている。平滑用コンデンサ６０
には、整流ブリッジ回路６２が接続され、整流ブリッジ
回路６２にはノイズフィルタ６４が接続され、ノイズフ
ィルタ６４にはヒューズ６６が接続されている。
【０１４６】これにより、ヒューズ６６を介して入力さ
れた交流電圧は、ノイズフィルタ６４によりノイズ除去
され、整流ブリッジ回路６２で直流電圧に変換される。
変換された直流電圧は、平滑用コンデンサ６０で平滑さ
れてトランス１２の１次巻線１２Ａに供給される。
れた交流電圧は、ノイズフィルタ６４によりノイズ除去
され、整流ブリッジ回路６２で直流電圧に変換される。
変換された直流電圧は、平滑用コンデンサ６０で平滑さ
れてトランス１２の１次巻線１２Ａに供給される。
【０１４７】そして、ＭＯＳ−ＦＥＴ１３のゲート端子
に制御回路１９から制御信号が入力されることにより、
トランス１２の１次巻線１２Ａに印加される直流電圧が
スイッチングされる。これにより、トランス１２の２次
巻線１２Ｂ側には、巻線比に応じた交流電圧が誘起され
る。
に制御回路１９から制御信号が入力されることにより、
トランス１２の１次巻線１２Ａに印加される直流電圧が
スイッチングされる。これにより、トランス１２の２次
巻線１２Ｂ側には、巻線比に応じた交流電圧が誘起され
る。
【０１４８】２次巻線１２Ｂの一端は、整流用フォトサ
イリスタ６８の発光側ダイオード６８Ａのアノード及び
受光側サイリスタ６８Ｂのアノードに接続されている。
発光側ダイオード６８Ａのカソード及び受光側サイリス
タ６８Ｂのカソードは、コンデンサ７０及び抵抗７２が
並列接続された誤動作防止回路７４の一端に接続されて
いる。すなわち、発光側ダイオード６８Ａと受光側サイ
リスタ６８Ｂとは並列に接続されている。また、受光側
サイリスタ６８ＢのゲートＧには、誤動作防止回路７４
の他端が接続されている。すなわち、受光側サイリスタ
６８ＢのゲートＧとカソードとの間に誤動作防止回路７
４が接続されている。
イリスタ６８の発光側ダイオード６８Ａのアノード及び
受光側サイリスタ６８Ｂのアノードに接続されている。
発光側ダイオード６８Ａのカソード及び受光側サイリス
タ６８Ｂのカソードは、コンデンサ７０及び抵抗７２が
並列接続された誤動作防止回路７４の一端に接続されて
いる。すなわち、発光側ダイオード６８Ａと受光側サイ
リスタ６８Ｂとは並列に接続されている。また、受光側
サイリスタ６８ＢのゲートＧには、誤動作防止回路７４
の他端が接続されている。すなわち、受光側サイリスタ
６８ＢのゲートＧとカソードとの間に誤動作防止回路７
４が接続されている。
【０１４９】また、誤動作防止回路７４の一端は、転流
用フォトサイリスタ７６の発光側ダイオード７６Ａのカ
ソード及び受光側サイリスタ７６Ｂのカソードが接続さ
れている。発光側ダイオード７６Ａのカソード及び受光
側サイリスタ７６Ｂのカソードは、コンデンサ７８及び
抵抗８０が並列接続された誤動作防止回路８２の一端に
接続されている。すなわち、発光側ダイオード７６Ａと
受光側サイリスタ７６Ｂとは並列に接続されている。ま
た、受光側サイリスタ７６ＢのゲートＧには、誤動作防
止回路８２の他端が接続されている。すなわち、受光側
サイリスタ７６ＢのゲートＧとカソードとの間に誤動作
防止回路８２が接続されている。転流用フォトサイリス
タ７６の発光側ダイオード７６Ａのアノード及び受光側
サイリスタ７６Ｂのアノードは２次巻線１２Ｂの他端に
接続されている。
用フォトサイリスタ７６の発光側ダイオード７６Ａのカ
ソード及び受光側サイリスタ７６Ｂのカソードが接続さ
れている。発光側ダイオード７６Ａのカソード及び受光
側サイリスタ７６Ｂのカソードは、コンデンサ７８及び
抵抗８０が並列接続された誤動作防止回路８２の一端に
接続されている。すなわち、発光側ダイオード７６Ａと
受光側サイリスタ７６Ｂとは並列に接続されている。ま
た、受光側サイリスタ７６ＢのゲートＧには、誤動作防
止回路８２の他端が接続されている。すなわち、受光側
サイリスタ７６ＢのゲートＧとカソードとの間に誤動作
防止回路８２が接続されている。転流用フォトサイリス
タ７６の発光側ダイオード７６Ａのアノード及び受光側
サイリスタ７６Ｂのアノードは２次巻線１２Ｂの他端に
接続されている。
【０１５０】誤動作防止回路８２の他端は、チョークコ
イル１８の一端に接続されている。チョークコイル１８
の他端は、他端が２次巻線１２Ｂの他端に接続された平
滑用のコンデンサ２０の一端及び出力検出回路２９に接
続されている。また、出力検出回路２９は、制御回路１
９に接続されている。
イル１８の一端に接続されている。チョークコイル１８
の他端は、他端が２次巻線１２Ｂの他端に接続された平
滑用のコンデンサ２０の一端及び出力検出回路２９に接
続されている。また、出力検出回路２９は、制御回路１
９に接続されている。
【０１５１】次に、第６実施形態の作用を説明する。
【０１５２】まず、制御回路１９によりＭＯＳ−ＦＥＴ
１３のゲート端子に所定周期でオンオフを繰り返す制御
信号が出力される。そして、ＭＯＳ−ＦＥＴ１３がオン
すると、図３１（Ａ）に示すように、ＭＯＳ−ＦＥＴ１
３のドレイン−ソース間電圧ＶDSは略零となり、図３１
（Ｂ）に示すように１次側電流ＩDがトランス１２の１
次巻線１２Ａを流れる。これにより、トランスの１次巻
線１２Ａには図３１（Ｃ）に示すように１次側電圧ＶN1
が発生する。この１次側電流ＩDは、トランス１２のイ
ンダクタンスのために次第に増加する波形となる。
１３のゲート端子に所定周期でオンオフを繰り返す制御
信号が出力される。そして、ＭＯＳ−ＦＥＴ１３がオン
すると、図３１（Ａ）に示すように、ＭＯＳ−ＦＥＴ１
３のドレイン−ソース間電圧ＶDSは略零となり、図３１
（Ｂ）に示すように１次側電流ＩDがトランス１２の１
次巻線１２Ａを流れる。これにより、トランスの１次巻
線１２Ａには図３１（Ｃ）に示すように１次側電圧ＶN1
が発生する。この１次側電流ＩDは、トランス１２のイ
ンダクタンスのために次第に増加する波形となる。
【０１５３】また、これに伴い、図３１（Ｄ）に示すよ
うに、１次側電流ＩDが１次巻線１２Ａを流れることに
より誘起された２次側電流（整流電流）ＩN2が２次巻線
１２Ｂを流れる。これにより、２次巻線１２Ｂには図３
１（Ｅ）に示すように２次側電圧ＶN2が発生する。この
２次側電流ＩN2は、トランス１２のインダクタンスのた
めに次第に増加する波形となる。
うに、１次側電流ＩDが１次巻線１２Ａを流れることに
より誘起された２次側電流（整流電流）ＩN2が２次巻線
１２Ｂを流れる。これにより、２次巻線１２Ｂには図３
１（Ｅ）に示すように２次側電圧ＶN2が発生する。この
２次側電流ＩN2は、トランス１２のインダクタンスのた
めに次第に増加する波形となる。
【０１５４】２次側電流ＩN2が２次巻線１２Ｂを流れる
と、整流用フォトサイリスタ６８の発光側ダイオード６
８Ａには図３１（Ｆ）に示すように電流Ｉ01が流れる。
この電流により、発光側ダイオード６８Ａが発光し、受
光側サイリスタ６８ＢのゲートＧがトリガされ、受光側
サイリスタ６８Ｂに図３１（Ｇ）に示すように電流Ｉ 1
が流れる。ここで、発光側ダイオード６８Ａの順方向電
圧（オン電圧）ＶFDと受光側サイリスタ６８Ｂの順方向
電圧（オン電圧）ＶFSとの関係がＶFS＜ＶFDであれば、
発光側ダイオード６８Ａがオフする。発光側ダイオード
６８Ａがオフした場合でも、受光側サイリスタ６８Ｂ
は、順方向に２次側電圧ＶN2が印加されているため、図
３１（Ｇ）に示すように発光側ダイオード６８Ａがオフ
しても電流が流れ続け、オン状態を維持する。すなわち
自己保持する。この電流はチョークコイル１８を介して
コンデンサ２０を充電しながら出力側へ出力される。
と、整流用フォトサイリスタ６８の発光側ダイオード６
８Ａには図３１（Ｆ）に示すように電流Ｉ01が流れる。
この電流により、発光側ダイオード６８Ａが発光し、受
光側サイリスタ６８ＢのゲートＧがトリガされ、受光側
サイリスタ６８Ｂに図３１（Ｇ）に示すように電流Ｉ 1
が流れる。ここで、発光側ダイオード６８Ａの順方向電
圧（オン電圧）ＶFDと受光側サイリスタ６８Ｂの順方向
電圧（オン電圧）ＶFSとの関係がＶFS＜ＶFDであれば、
発光側ダイオード６８Ａがオフする。発光側ダイオード
６８Ａがオフした場合でも、受光側サイリスタ６８Ｂ
は、順方向に２次側電圧ＶN2が印加されているため、図
３１（Ｇ）に示すように発光側ダイオード６８Ａがオフ
しても電流が流れ続け、オン状態を維持する。すなわち
自己保持する。この電流はチョークコイル１８を介して
コンデンサ２０を充電しながら出力側へ出力される。
【０１５５】なお、発光側ダイオードの順方向電圧ＶFD
と受光側サイリスタ６８Ｂの順方向電圧ＶFSとの関係が
ＶFS＜ＶFDでない場合には、発光側ダイオード６８Ａと
直列に図示しないダイオードを接続すればよい。これに
より、ＶFS＜ＶFDの条件を満たすことが可能となり、発
光側ダイオード６８Ａが発光し、受光側サイリスタ６８
ＢのゲートＧがトリガされた時に、発光側ダイオード６
８Ａを正常にオフさせることができる。
と受光側サイリスタ６８Ｂの順方向電圧ＶFSとの関係が
ＶFS＜ＶFDでない場合には、発光側ダイオード６８Ａと
直列に図示しないダイオードを接続すればよい。これに
より、ＶFS＜ＶFDの条件を満たすことが可能となり、発
光側ダイオード６８Ａが発光し、受光側サイリスタ６８
ＢのゲートＧがトリガされた時に、発光側ダイオード６
８Ａを正常にオフさせることができる。
【０１５６】そして、ＭＯＳ−ＦＥＴ１３がオフする
と、受光側サイリスタ６８Ｂはオフ状態となり、チョー
クコイル１８に蓄積されたエネルギーが転流用フォトサ
イリスタ７６の発光側ダイオード７６Ａに図３１（Ｈ）
に示すように電流Ｉ02が流れる。この電流により、発光
側ダイオード７６Ａが発光し、受光側サイリスタ７６Ｂ
のゲートＧがトリガされ、受光側サイリスタ７６Ｂに図
３１（Ｉ）に示すように電流Ｉ2が流れる。これらの転
流電流Ｉn2はチョークコイル１８を介して出力側へ出力
される。この場合においても、発光側ダイオード７６Ａ
の順方向電圧ＶFDと受光側サイリスタ７６Ｂの順方向電
圧ＶFSとの関係がＶFS＜ＶFDでない場合には、発光側ダ
イオード７６Ａと直列に図示しないダイオードを接続す
ればよい。これにより、ＶFS＜ＶFDの条件を満たすこと
が可能となり、発光側ダイオード７６Ａが発光し、受光
側サイリスタ７６ＢのゲートＧがトリガされた時に、発
光側ダイオード７６Ａを正常にオフさせることができ
る。
と、受光側サイリスタ６８Ｂはオフ状態となり、チョー
クコイル１８に蓄積されたエネルギーが転流用フォトサ
イリスタ７６の発光側ダイオード７６Ａに図３１（Ｈ）
に示すように電流Ｉ02が流れる。この電流により、発光
側ダイオード７６Ａが発光し、受光側サイリスタ７６Ｂ
のゲートＧがトリガされ、受光側サイリスタ７６Ｂに図
３１（Ｉ）に示すように電流Ｉ2が流れる。これらの転
流電流Ｉn2はチョークコイル１８を介して出力側へ出力
される。この場合においても、発光側ダイオード７６Ａ
の順方向電圧ＶFDと受光側サイリスタ７６Ｂの順方向電
圧ＶFSとの関係がＶFS＜ＶFDでない場合には、発光側ダ
イオード７６Ａと直列に図示しないダイオードを接続す
ればよい。これにより、ＶFS＜ＶFDの条件を満たすこと
が可能となり、発光側ダイオード７６Ａが発光し、受光
側サイリスタ７６ＢのゲートＧがトリガされた時に、発
光側ダイオード７６Ａを正常にオフさせることができ
る。
【０１５７】このように、スイッチ素子として自己保持
素子であるフォトサイリスタを用いているため、電流駆
動による同期整流が可能になる。また、フォトサイリス
タの発光側ダイオードに電流が流れることにより、速や
かに受光側サイリスタをオンさせることができる。すな
わち、流れる電流に対して線形的に応答して受光側サイ
リスタがオンするのではなく、流れる電流に対して非線
形に応答して受光側サイリスタが速やかにオンする。こ
のため、電流が流れ始める軽負荷時においても速やかに
整流電流又は転流電流を流すことができ、軽負荷時にお
けるエネルギー変換効率を従来と比較して向上させるこ
とが可能となる。さらに、比較器及び基準電圧を必要と
しないため、部品点数が少なくてすむため、簡単かつ安
価な回路構成とすることができる。
素子であるフォトサイリスタを用いているため、電流駆
動による同期整流が可能になる。また、フォトサイリス
タの発光側ダイオードに電流が流れることにより、速や
かに受光側サイリスタをオンさせることができる。すな
わち、流れる電流に対して線形的に応答して受光側サイ
リスタがオンするのではなく、流れる電流に対して非線
形に応答して受光側サイリスタが速やかにオンする。こ
のため、電流が流れ始める軽負荷時においても速やかに
整流電流又は転流電流を流すことができ、軽負荷時にお
けるエネルギー変換効率を従来と比較して向上させるこ
とが可能となる。さらに、比較器及び基準電圧を必要と
しないため、部品点数が少なくてすむため、簡単かつ安
価な回路構成とすることができる。
【０１５８】〔第７実施形態〕次に、本発明の第７実施
形態について説明する。第７実施形態では、第６実施形
態の変形例について説明する。なお、第６実施形態と同
一部分には同一符号を付し、その詳細な説明は省略す
る。
形態について説明する。第７実施形態では、第６実施形
態の変形例について説明する。なお、第６実施形態と同
一部分には同一符号を付し、その詳細な説明は省略す
る。
【０１５９】図３２には、第７実施形態に係る電源装置
５１が示されている。なお、１次側の回路は図３０に示
す電源装置５０と同一であるので省略し、２次側の回路
について説明する。
５１が示されている。なお、１次側の回路は図３０に示
す電源装置５０と同一であるので省略し、２次側の回路
について説明する。
【０１６０】図３２に示すように、２次巻線１２Ｂの一
端は、Ｐチャンネルの整流用ＭＯＳ−ＦＥＴ４１のソー
ス端子、抵抗６１の一端、及び整流用フォトサイリスタ
６８の発光側ダイオード６８Ａのアノードが接続されて
いる。整流用ＭＯＳ−ＦＥＴ４１のドレイン端子は、発
光側ダイオード６８Ａのカソード及びチョークコイル１
８の一端に接続されている。すなわち、整流用ＭＯＳ−
ＦＥＴ４１のドレイン−ソース間と発光側ダイオード６
８Ａとは並列に接続されている。抵抗６１の他端は整流
用ＭＯＳ−ＦＥＴ４１のゲート端子及び抵抗６３の一端
に接続されている。
端は、Ｐチャンネルの整流用ＭＯＳ−ＦＥＴ４１のソー
ス端子、抵抗６１の一端、及び整流用フォトサイリスタ
６８の発光側ダイオード６８Ａのアノードが接続されて
いる。整流用ＭＯＳ−ＦＥＴ４１のドレイン端子は、発
光側ダイオード６８Ａのカソード及びチョークコイル１
８の一端に接続されている。すなわち、整流用ＭＯＳ−
ＦＥＴ４１のドレイン−ソース間と発光側ダイオード６
８Ａとは並列に接続されている。抵抗６１の他端は整流
用ＭＯＳ−ＦＥＴ４１のゲート端子及び抵抗６３の一端
に接続されている。
【０１６１】抵抗６３の他端は、整流用フォトサイリス
タ６８の受光側サイリスタ６８Ｂのアノードが接続され
ており、受光側サイリスタ６８のカソードは、コンデン
サ７０及び抵抗７２で構成されたノイズによる誤動作を
防止するための誤動作防止回路７４の一端、及び２次巻
線１２Ｂの他端が接続されている。受光側サイリスタ６
８のゲートＧは誤動作防止回路７４の他端に接続されて
いる。
タ６８の受光側サイリスタ６８Ｂのアノードが接続され
ており、受光側サイリスタ６８のカソードは、コンデン
サ７０及び抵抗７２で構成されたノイズによる誤動作を
防止するための誤動作防止回路７４の一端、及び２次巻
線１２Ｂの他端が接続されている。受光側サイリスタ６
８のゲートＧは誤動作防止回路７４の他端に接続されて
いる。
【０１６２】また、チョークコイル１８の一端は、Ｎチ
ャンネルの転流用ＭＯＳ−ＦＥＴ１６のドレイン端子、
転流用フォトサイリスタ７６の発光側ダイオード７６Ａ
のカソード、抵抗６５の一端が接続されている。転流用
ＭＯＳ−ＦＥＴ１６のソース端子は、発光側ダイオード
７６Ａのアノードに接続されている。すなわち、転流用
ＭＯＳ−ＦＥＴ１６のドレイン−ソース間と発光側ダイ
オード７６Ａとは並列に接続されている。
ャンネルの転流用ＭＯＳ−ＦＥＴ１６のドレイン端子、
転流用フォトサイリスタ７６の発光側ダイオード７６Ａ
のカソード、抵抗６５の一端が接続されている。転流用
ＭＯＳ−ＦＥＴ１６のソース端子は、発光側ダイオード
７６Ａのアノードに接続されている。すなわち、転流用
ＭＯＳ−ＦＥＴ１６のドレイン−ソース間と発光側ダイ
オード７６Ａとは並列に接続されている。
【０１６３】転流用ＭＯＳ−ＦＥＴ１６のゲート端子
は、抵抗６５の他端及びバイアス抵抗６７の一端が接続
されている。バイアス抵抗６７の一端は、受光側サイリ
スタ７６Ｂのアノードが接続されている。受光側サイリ
スタ７６Ｂのカソードはコンデンサ７８及び抵抗８０で
構成された誤動作防止回路８２の一端、及び２次巻線１
２Ｂの他端に接続されている。受光側サイリスタ７６Ｂ
のゲートＧは、誤動作防止回路８２の他端に接続されて
いる。
は、抵抗６５の他端及びバイアス抵抗６７の一端が接続
されている。バイアス抵抗６７の一端は、受光側サイリ
スタ７６Ｂのアノードが接続されている。受光側サイリ
スタ７６Ｂのカソードはコンデンサ７８及び抵抗８０で
構成された誤動作防止回路８２の一端、及び２次巻線１
２Ｂの他端に接続されている。受光側サイリスタ７６Ｂ
のゲートＧは、誤動作防止回路８２の他端に接続されて
いる。
【０１６４】次に、第７実施形態の作用を説明する。
【０１６５】まず、１次巻線側のＭＯＳ−ＦＥＴ１３が
オンすると、２次側電流ＩN2が２次巻線１２Ｂを流れ
る。これにより、整流用フォトサイリスタ６８の発光側
ダイオード６８Ａには電流Ｉ01が流れる。この電流によ
り、発光側ダイオード６８Ａが発光し、受光側サイリス
タ６８ＢのゲートＧがトリガされ、受光側サイリスタ６
８Ｂに抵抗６１、６３を経由して電流ＩSCR1が流れる。
このため、整流用ＭＯＳ−ＦＥＴ４１がオンし、整流用
ＭＯＳ−ＦＥＴ４１のソースからドレインへ電流Ｉ1が
流れる。この電流はチョークコイル１８を介してコンデ
ンサ２０を充電しながら出力側へ出力される。
オンすると、２次側電流ＩN2が２次巻線１２Ｂを流れ
る。これにより、整流用フォトサイリスタ６８の発光側
ダイオード６８Ａには電流Ｉ01が流れる。この電流によ
り、発光側ダイオード６８Ａが発光し、受光側サイリス
タ６８ＢのゲートＧがトリガされ、受光側サイリスタ６
８Ｂに抵抗６１、６３を経由して電流ＩSCR1が流れる。
このため、整流用ＭＯＳ−ＦＥＴ４１がオンし、整流用
ＭＯＳ−ＦＥＴ４１のソースからドレインへ電流Ｉ1が
流れる。この電流はチョークコイル１８を介してコンデ
ンサ２０を充電しながら出力側へ出力される。
【０１６６】そして、ＭＯＳ−ＦＥＴ１３がオフする
と、受光側サイリスタ６８Ｂはオフ状態となり、電流Ｉ
SCR1が流れなくなるため、整流用ＭＯＳ−ＦＥＴ４０は
オフする。
と、受光側サイリスタ６８Ｂはオフ状態となり、電流Ｉ
SCR1が流れなくなるため、整流用ＭＯＳ−ＦＥＴ４０は
オフする。
【０１６７】次に、チョークコイル１８に蓄積されたエ
ネルギーがコンデンサ２０を経由して転流し、転流用フ
ォトサイリスタ７６の発光側ダイオード７６Ａに電流Ｉ
02が流れる。この電流により、発光側ダイオード７６Ａ
が発光し、受光側サイリスタ７６ＢのゲートＧがトリガ
され、抵抗６５、バイアス抵抗６７を経由して受光側サ
イリスタ７６Ｂに電流ＩSCR2が流れる。これにより、転
流用ＭＯＳ−ＦＥＴ１６のゲート端子がバイアスされる
ため、転流用ＭＯＳ−ＦＥＴ１６がオンし、電流Ｉ2が
流れる。これらの転流電流Ｉn2は、チョークコイル１８
を介して出力側へ出力される。
ネルギーがコンデンサ２０を経由して転流し、転流用フ
ォトサイリスタ７６の発光側ダイオード７６Ａに電流Ｉ
02が流れる。この電流により、発光側ダイオード７６Ａ
が発光し、受光側サイリスタ７６ＢのゲートＧがトリガ
され、抵抗６５、バイアス抵抗６７を経由して受光側サ
イリスタ７６Ｂに電流ＩSCR2が流れる。これにより、転
流用ＭＯＳ−ＦＥＴ１６のゲート端子がバイアスされる
ため、転流用ＭＯＳ−ＦＥＴ１６がオンし、電流Ｉ2が
流れる。これらの転流電流Ｉn2は、チョークコイル１８
を介して出力側へ出力される。
【０１６８】このように、フォトサイリスタの発光側ダ
イオードに電流が流れることにより、速やかに整流用Ｍ
ＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴをオンさせるこ
とができる。すなわち、流れる電流に対して線形的に応
答して整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴ
がオンするのではなく、流れる電流に対して非線形に応
答して整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴ
が速やかにオンする。このため、電流が流れ始める軽負
荷時においても速やかに整流電流又は転流電流を流すこ
とができ、軽負荷時におけるエネルギー変換効率を従来
と比較して向上させることが可能となる。さらに、比較
器及び基準電圧を必要としないため、部品点数が少なく
てすむため、簡単かつ安価な回路構成とすることができ
る。
イオードに電流が流れることにより、速やかに整流用Ｍ
ＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴをオンさせるこ
とができる。すなわち、流れる電流に対して線形的に応
答して整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴ
がオンするのではなく、流れる電流に対して非線形に応
答して整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴ
が速やかにオンする。このため、電流が流れ始める軽負
荷時においても速やかに整流電流又は転流電流を流すこ
とができ、軽負荷時におけるエネルギー変換効率を従来
と比較して向上させることが可能となる。さらに、比較
器及び基準電圧を必要としないため、部品点数が少なく
てすむため、簡単かつ安価な回路構成とすることができ
る。
【０１６９】〔第８実施形態〕次に、本発明の第８実施
形態について説明する。第８実施形態では、第６実施形
態の変形例について説明する。なお、第６実施形態と同
一部分には同一符号を付し、その詳細な説明は省略す
る。
形態について説明する。第８実施形態では、第６実施形
態の変形例について説明する。なお、第６実施形態と同
一部分には同一符号を付し、その詳細な説明は省略す
る。
【０１７０】図３３には、第８実施形態に係る電源装置
５３が示されている。なお、１次側の回路は図３０に示
す電源装置５０と同一であるので省略し、２次側の回路
について説明する。また、図３３では、出力検出回路２
９は省略している。
５３が示されている。なお、１次側の回路は図３０に示
す電源装置５０と同一であるので省略し、２次側の回路
について説明する。また、図３３では、出力検出回路２
９は省略している。
【０１７１】図３３に示すように、２次巻線１２Ｂの一
端は、Ｎチャンネルの転流用ＭＯＳ−ＦＥＴ１６のドレ
イン端子、転流用フォトカプラ７１の発光側ダイオード
７１Ａのカソード、及びチョークコイル１８の一端に接
続されている。
端は、Ｎチャンネルの転流用ＭＯＳ−ＦＥＴ１６のドレ
イン端子、転流用フォトカプラ７１の発光側ダイオード
７１Ａのカソード、及びチョークコイル１８の一端に接
続されている。
【０１７２】チョークコイル１８の他端は、抵抗７３、
７５、７７、７９の一端、転流用フォトカプラ７１の受
光側トランジスタ７１Ｂのコレクタ、整流用フォトカプ
ラ８１の受光側トランジスタ８１Ｂのコレクタ及びコン
デンサ２０の一端に接続されている。
７５、７７、７９の一端、転流用フォトカプラ７１の受
光側トランジスタ７１Ｂのコレクタ、整流用フォトカプ
ラ８１の受光側トランジスタ８１Ｂのコレクタ及びコン
デンサ２０の一端に接続されている。
【０１７３】抵抗７３の他端は抵抗８３を介してトラン
ジスタ８４のコレクタに接続されると共にトランジスタ
８７のベースに接続されている。抵抗７５の他端はトラ
ンジスタ８５のエミッタに接続されている。
ジスタ８４のコレクタに接続されると共にトランジスタ
８７のベースに接続されている。抵抗７５の他端はトラ
ンジスタ８５のエミッタに接続されている。
【０１７４】受光側トランジスタ７１Ｂのエミッタはコ
ンデンサ７８及び抵抗８０で構成された誤動作防止回路
８２の一端及びサイリスタ８６のゲートに接続されてい
る。トランジスタ８５のコレクタはサイリスタ８６のア
ノードに接続され、サイリスタ８６のカソードは誤動作
防止回路８２の他端及び転流用ＭＯＳ−ＦＥＴ１６のゲ
ート端子に接続されている。すなわち、サイリスタ８６
のゲートとカソードとの間に誤動作防止回路８２が接続
されている。誤動作防止回路８２の他端は抵抗８７の一
端に接続されている。
ンデンサ７８及び抵抗８０で構成された誤動作防止回路
８２の一端及びサイリスタ８６のゲートに接続されてい
る。トランジスタ８５のコレクタはサイリスタ８６のア
ノードに接続され、サイリスタ８６のカソードは誤動作
防止回路８２の他端及び転流用ＭＯＳ−ＦＥＴ１６のゲ
ート端子に接続されている。すなわち、サイリスタ８６
のゲートとカソードとの間に誤動作防止回路８２が接続
されている。誤動作防止回路８２の他端は抵抗８７の一
端に接続されている。
【０１７５】転流用ＭＯＳ−ＦＥＴ１６のソース端子
は、発光側ダイオード７１Ａのアノード、トランジスタ
８４のベース、及び電流検出抵抗８８の一端に接続され
ている。抵抗８７、電流検出抵抗８８の他端はコンデン
サ２０の他端に接続されている。
は、発光側ダイオード７１Ａのアノード、トランジスタ
８４のベース、及び電流検出抵抗８８の一端に接続され
ている。抵抗８７、電流検出抵抗８８の他端はコンデン
サ２０の他端に接続されている。
【０１７６】一方、抵抗７７の他端は抵抗８９を介して
トランジスタ９０のコレクタに接続されると共にトラン
ジスタ９１のベースに接続されている。抵抗７９の他端
はトランジスタ９１のエミッタに接続されている。
トランジスタ９０のコレクタに接続されると共にトラン
ジスタ９１のベースに接続されている。抵抗７９の他端
はトランジスタ９１のエミッタに接続されている。
【０１７７】受光側トランジスタ８１Ｂのエミッタはコ
ンデンサ７０及び抵抗７２で構成された誤動作防止回路
７４の一端及びサイリスタ９２のゲートに接続されてい
る。トランジスタ９１のコレクタはサイリスタ９２のア
ノードに接続され、サイリスタ９２のカソードは誤動作
防止回路７４の他端及びＮチャンネルの整流用ＭＯＳ−
ＦＥＴ４３のゲート端子に接続されている。すなわち、
サイリスタ９２のゲートとカソードとの間に誤動作防止
回路７４が接続されている。誤動作防止回路７４の他端
は抵抗９３の一端に接続されている。
ンデンサ７０及び抵抗７２で構成された誤動作防止回路
７４の一端及びサイリスタ９２のゲートに接続されてい
る。トランジスタ９１のコレクタはサイリスタ９２のア
ノードに接続され、サイリスタ９２のカソードは誤動作
防止回路７４の他端及びＮチャンネルの整流用ＭＯＳ−
ＦＥＴ４３のゲート端子に接続されている。すなわち、
サイリスタ９２のゲートとカソードとの間に誤動作防止
回路７４が接続されている。誤動作防止回路７４の他端
は抵抗９３の一端に接続されている。
【０１７８】整流用ＭＯＳ−ＦＥＴ４３のソース端子
は、発光側ダイオード８１Ａのアノード、トランジスタ
９０のベース、及び電流検出抵抗９４の一端に接続され
ている。抵抗９３、電流検出抵抗９４の他端はコンデン
サ２０の他端に接続されている。整流用ＭＯＳ−ＦＥＴ
４３のドレイン端子は発光側ダイオード８１Ａのカソー
ド及び２次巻線１２Ｂの他端に接続されている。
は、発光側ダイオード８１Ａのアノード、トランジスタ
９０のベース、及び電流検出抵抗９４の一端に接続され
ている。抵抗９３、電流検出抵抗９４の他端はコンデン
サ２０の他端に接続されている。整流用ＭＯＳ−ＦＥＴ
４３のドレイン端子は発光側ダイオード８１Ａのカソー
ド及び２次巻線１２Ｂの他端に接続されている。
【０１７９】次に、第８実施形態の作用を説明する。
【０１８０】まず、１次巻線側のＭＯＳ−ＦＥＴ１３が
オンすると、２次側電流ＩN2が整流側の電流検出抵抗９
４を流れ始める。これにより、トランジスタ９０がオン
し、抵抗７７，８９に電流が流れ、トランジスタ９１が
オンする。これにより、サイリスタ９２がオン状態へ移
行可能な状態となる。
オンすると、２次側電流ＩN2が整流側の電流検出抵抗９
４を流れ始める。これにより、トランジスタ９０がオン
し、抵抗７７，８９に電流が流れ、トランジスタ９１が
オンする。これにより、サイリスタ９２がオン状態へ移
行可能な状態となる。
【０１８１】また、２次側電流ＩN2が整流側の電流検出
抵抗９４を流れ始めると、発光側ダイオード８１Ａに電
流Ｉ01が流れる。この電流により、発光側ダイオード８
１Ａが発光し、受光側トランジスタ８１Ｂがオンし、サ
イリスタ９２のゲートがトリガされ、サイリスタ９２が
オンする。これにより、抵抗７９を経由してサイリスタ
９２に電流ＩSCR1が流れる。このため、整流用ＭＯＳ−
ＦＥＴ４３がオンし、整流用ＭＯＳ−ＦＥＴ４３のソー
スからドレインへ電流Ｉ1が流れる。
抵抗９４を流れ始めると、発光側ダイオード８１Ａに電
流Ｉ01が流れる。この電流により、発光側ダイオード８
１Ａが発光し、受光側トランジスタ８１Ｂがオンし、サ
イリスタ９２のゲートがトリガされ、サイリスタ９２が
オンする。これにより、抵抗７９を経由してサイリスタ
９２に電流ＩSCR1が流れる。このため、整流用ＭＯＳ−
ＦＥＴ４３がオンし、整流用ＭＯＳ−ＦＥＴ４３のソー
スからドレインへ電流Ｉ1が流れる。
【０１８２】そして、ＭＯＳ−ＦＥＴ１３がオフする
と、２次側電流ＩN2が流れなくなり、トランジスタ９０
がオフし、さらにトランジスタ９１がオフする。これに
より、サイリスタ９２がオフするため、整流用ＭＯＳ−
ＦＥＴ４３がオフする。
と、２次側電流ＩN2が流れなくなり、トランジスタ９０
がオフし、さらにトランジスタ９１がオフする。これに
より、サイリスタ９２がオフするため、整流用ＭＯＳ−
ＦＥＴ４３がオフする。
【０１８３】また、ＭＯＳ−ＦＥＴ１３がオフすると、
チョークコイル１８に蓄積されたエネルギーがコンデン
サ２０を経由して転流し、転流側の電流検出抵抗８８に
２次側電流Ｉn2が流れ始める。これにより、トランジス
タ８４がオンし、抵抗７３，８３に電流が流れ、トラン
ジスタ８５がオンする。これにより、サイリスタ８６が
オン状態へ移行可能な状態となる。
チョークコイル１８に蓄積されたエネルギーがコンデン
サ２０を経由して転流し、転流側の電流検出抵抗８８に
２次側電流Ｉn2が流れ始める。これにより、トランジス
タ８４がオンし、抵抗７３，８３に電流が流れ、トラン
ジスタ８５がオンする。これにより、サイリスタ８６が
オン状態へ移行可能な状態となる。
【０１８４】また、２次側電流Ｉn2が転流側の電流検出
抵抗８８を流れ始めると、発光側ダイオード７１Ａに電
流Ｉ02が流れる。この電流により、発光側ダイオード７
１Ａが発光し、受光側トランジスタ７１Ｂがオンし、サ
イリスタ８６のゲートがトリガされ、サイリスタ８６が
オンする。これにより、抵抗７５を経由してサイリスタ
８６に電流ＩSCR2が流れる。このため、転流用ＭＯＳ−
ＦＥＴ１６がオンし、転流用ＭＯＳ−ＦＥＴ１６のソー
スからドレインへ電流Ｉ2が流れる。
抵抗８８を流れ始めると、発光側ダイオード７１Ａに電
流Ｉ02が流れる。この電流により、発光側ダイオード７
１Ａが発光し、受光側トランジスタ７１Ｂがオンし、サ
イリスタ８６のゲートがトリガされ、サイリスタ８６が
オンする。これにより、抵抗７５を経由してサイリスタ
８６に電流ＩSCR2が流れる。このため、転流用ＭＯＳ−
ＦＥＴ１６がオンし、転流用ＭＯＳ−ＦＥＴ１６のソー
スからドレインへ電流Ｉ2が流れる。
【０１８５】そして、ＭＯＳ−ＦＥＴ１３がオンする
と、２次側電流Ｉn2が流れなくなり、トランジスタ８４
がオフし、さらにトランジスタ８５がオフする。これに
より、サイリスタ８６がオフするため、転流用ＭＯＳ−
ＦＥＴ１６がオフする。
と、２次側電流Ｉn2が流れなくなり、トランジスタ８４
がオフし、さらにトランジスタ８５がオフする。これに
より、サイリスタ８６がオフするため、転流用ＭＯＳ−
ＦＥＴ１６がオフする。
【０１８６】このように、フォトカプラの発光側ダイオ
ードに電流が流れることにより、速やかに整流用ＭＯＳ
−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴをオンさせることが
できる。すなわち、流れる電流に対して線形的に応答し
て整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴがオ
ンするのではなく、流れる電流に対して非線形に応答し
て整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴが速
やかにオンする。このため、電流が流れ始める軽負荷時
においても速やかに整流電流又は転流電流を流すことが
でき、軽負荷時におけるエネルギー変換効率を従来と比
較して向上させることが可能となる。
ードに電流が流れることにより、速やかに整流用ＭＯＳ
−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴをオンさせることが
できる。すなわち、流れる電流に対して線形的に応答し
て整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴがオ
ンするのではなく、流れる電流に対して非線形に応答し
て整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴが速
やかにオンする。このため、電流が流れ始める軽負荷時
においても速やかに整流電流又は転流電流を流すことが
でき、軽負荷時におけるエネルギー変換効率を従来と比
較して向上させることが可能となる。
【０１８７】また、整流用及び転流用のＭＯＳ−ＦＥＴ
の駆動電力は、出力側、すなわちチョークコイルの他端
から供給しているため、別電源を使用する必要がなく無
駄な電力の消費を抑えることができる。さらに、比較器
及び基準電圧を必要としないため、部品点数が少なくて
すむため、簡単かつ安価な回路構成とすることができ
る。
の駆動電力は、出力側、すなわちチョークコイルの他端
から供給しているため、別電源を使用する必要がなく無
駄な電力の消費を抑えることができる。さらに、比較器
及び基準電圧を必要としないため、部品点数が少なくて
すむため、簡単かつ安価な回路構成とすることができ
る。
【０１８８】〔第９実施形態〕次に、本発明の第９実施
形態について説明する。第９実施形態では、第８実施形
態の変形例について説明する。なお、第８実施形態と同
一部分には同一符号を付し、その詳細な説明は省略す
る。
形態について説明する。第９実施形態では、第８実施形
態の変形例について説明する。なお、第８実施形態と同
一部分には同一符号を付し、その詳細な説明は省略す
る。
【０１８９】図３４には、第９実施形態に係る電源装置
５５が示されている。なお、１次側の回路は図３０に示
す電源装置５０と同一であるので省略し、２次側の回路
について説明する。また、図３４では、出力検出回路２
９は省略している。
５５が示されている。なお、１次側の回路は図３０に示
す電源装置５０と同一であるので省略し、２次側の回路
について説明する。また、図３４では、出力検出回路２
９は省略している。
【０１９０】図３４に示す電源装置５５と図３３に示す
電源装置５３とが異なる点は、電源装置５３では整流用
フォトカプラ８１、転流用フォトカプラ７１を用いてい
るのに対し、電源装置５５では、整流用フォトサイリス
タ９５、転流用フォトサイリスタ９６を用いている点で
ある。すなわち、図３４に示す電源装置５５では、図３
３に示す電源装置５３の受光側トランジスタ７１Ｂ，８
１Ｂがなく、図３３に示すサイリスタ８６、９２が、図
３４に示す受光側サイリスタ９６Ｂ、９５Ｂに対応して
いる。
電源装置５３とが異なる点は、電源装置５３では整流用
フォトカプラ８１、転流用フォトカプラ７１を用いてい
るのに対し、電源装置５５では、整流用フォトサイリス
タ９５、転流用フォトサイリスタ９６を用いている点で
ある。すなわち、図３４に示す電源装置５５では、図３
３に示す電源装置５３の受光側トランジスタ７１Ｂ，８
１Ｂがなく、図３３に示すサイリスタ８６、９２が、図
３４に示す受光側サイリスタ９６Ｂ、９５Ｂに対応して
いる。
【０１９１】次に、第９実施形態の作用を説明する。
【０１９２】まず、１次巻線側のＭＯＳ−ＦＥＴ１３が
オンすると、２次側電流ＩN2が整流側の電流検出抵抗９
４を流れ始める。これにより、トランジスタ９０がオン
し、抵抗７７，８９に電流が流れ、トランジスタ９１が
オンする。これにより、受光側サイリスタ９５Ｂがオン
状態へ移行可能な状態となる。
オンすると、２次側電流ＩN2が整流側の電流検出抵抗９
４を流れ始める。これにより、トランジスタ９０がオン
し、抵抗７７，８９に電流が流れ、トランジスタ９１が
オンする。これにより、受光側サイリスタ９５Ｂがオン
状態へ移行可能な状態となる。
【０１９３】また、２次側電流ＩN2が整流側の電流検出
抵抗９４を流れ始めると、発光側ダイオード９５Ａに電
流Ｉ01が流れる。この電流により、発光側ダイオード９
５Ａが発光し、受光側サイリスタ９５Ｂのゲートがトリ
ガされ、受光側サイリスタ９５Ｂがオンする。これによ
り、抵抗７９を経由して受光側サイリスタ９５Ｂに電流
ＩSCR2が流れる。このため、整流用ＭＯＳ−ＦＥＴ４３
がオンし、整流用ＭＯＳ−ＦＥＴ４３のソースからドレ
インへ電流Ｉ1が流れる。
抵抗９４を流れ始めると、発光側ダイオード９５Ａに電
流Ｉ01が流れる。この電流により、発光側ダイオード９
５Ａが発光し、受光側サイリスタ９５Ｂのゲートがトリ
ガされ、受光側サイリスタ９５Ｂがオンする。これによ
り、抵抗７９を経由して受光側サイリスタ９５Ｂに電流
ＩSCR2が流れる。このため、整流用ＭＯＳ−ＦＥＴ４３
がオンし、整流用ＭＯＳ−ＦＥＴ４３のソースからドレ
インへ電流Ｉ1が流れる。
【０１９４】そして、ＭＯＳ−ＦＥＴ１３がオフする
と、２次側電流ＩN2が流れなくなり、トランジスタ９０
がオフし、さらにトランジスタ９１がオフする。これに
より、受光側サイリスタ９５Ｂがオフするため、整流用
ＭＯＳ−ＦＥＴ４３がオフする。
と、２次側電流ＩN2が流れなくなり、トランジスタ９０
がオフし、さらにトランジスタ９１がオフする。これに
より、受光側サイリスタ９５Ｂがオフするため、整流用
ＭＯＳ−ＦＥＴ４３がオフする。
【０１９５】また、ＭＯＳ−ＦＥＴ１３がオフすると、
チョークコイル１８に蓄積されたエネルギーがコンデン
サ２０を経由して転流し、転流側の電流検出抵抗８８に
２次側電流Ｉn2が流れ始める。これにより、トランジス
タ８４がオンし、抵抗７３，８３に電流が流れ、トラン
ジスタ８５がオンする。これにより、受光側サイリスタ
９６Ｂがオン状態へ移行可能な状態となる。
チョークコイル１８に蓄積されたエネルギーがコンデン
サ２０を経由して転流し、転流側の電流検出抵抗８８に
２次側電流Ｉn2が流れ始める。これにより、トランジス
タ８４がオンし、抵抗７３，８３に電流が流れ、トラン
ジスタ８５がオンする。これにより、受光側サイリスタ
９６Ｂがオン状態へ移行可能な状態となる。
【０１９６】また、２次側電流Ｉn2が転流側の電流検出
抵抗８８を流れ始めると、発光側ダイオード９６Ａに電
流Ｉ02が流れる。この電流により、発光側ダイオード９
６Ａが発光し、受光側サイリスタ９６Ｂのゲートがトリ
ガされ、受光側サイリスタ９６Ｂがオンする。これによ
り、抵抗７５を経由して受光側サイリスタ９６Ｂに電流
ＩSCR2が流れる。このため、転流用ＭＯＳ−ＦＥＴ１６
がオンし、転流用ＭＯＳ−ＦＥＴ１６のソースからドレ
インへ電流Ｉ2が流れる。
抵抗８８を流れ始めると、発光側ダイオード９６Ａに電
流Ｉ02が流れる。この電流により、発光側ダイオード９
６Ａが発光し、受光側サイリスタ９６Ｂのゲートがトリ
ガされ、受光側サイリスタ９６Ｂがオンする。これによ
り、抵抗７５を経由して受光側サイリスタ９６Ｂに電流
ＩSCR2が流れる。このため、転流用ＭＯＳ−ＦＥＴ１６
がオンし、転流用ＭＯＳ−ＦＥＴ１６のソースからドレ
インへ電流Ｉ2が流れる。
【０１９７】そして、ＭＯＳ−ＦＥＴ１３がオンする
と、２次側電流Ｉn2が流れなくなり、トランジスタ８４
がオフし、さらにトランジスタ８５がオフする。これに
より、受光側サイリスタ９６Ｂがオフするため、転流用
ＭＯＳ−ＦＥＴ１６がオフする。
と、２次側電流Ｉn2が流れなくなり、トランジスタ８４
がオフし、さらにトランジスタ８５がオフする。これに
より、受光側サイリスタ９６Ｂがオフするため、転流用
ＭＯＳ−ＦＥＴ１６がオフする。
【０１９８】このように、フォトサイリスタの発光側ダ
イオードに電流が流れることにより、速やかに整流用Ｍ
ＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴをオンさせるこ
とができる。すなわち、流れる電流に対して線形的に応
答して整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴ
がオンするのではなく、流れる電流に対して非線形に応
答して整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴ
が速やかにオンする。このため、電流が流れ始める軽負
荷時においても速やかに整流電流又は転流電流を流すこ
とができ、軽負荷時におけるエネルギー変換効率を従来
と比較して向上させることが可能となる。
イオードに電流が流れることにより、速やかに整流用Ｍ
ＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴをオンさせるこ
とができる。すなわち、流れる電流に対して線形的に応
答して整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴ
がオンするのではなく、流れる電流に対して非線形に応
答して整流用ＭＯＳ−ＦＥＴ又は転流用ＭＯＳ−ＦＥＴ
が速やかにオンする。このため、電流が流れ始める軽負
荷時においても速やかに整流電流又は転流電流を流すこ
とができ、軽負荷時におけるエネルギー変換効率を従来
と比較して向上させることが可能となる。
【０１９９】また、整流用及び転流用のＭＯＳ−ＦＥＴ
の駆動電力は、出力側、すなわちチョークコイルの他端
から供給しているため、別電源を使用する必要がなく無
駄な電力の消費を抑えることができる。さらに、比較器
及び基準電圧を必要としないため、部品点数が少なくて
すむため、簡単かつ安価な回路構成とすることができ
る。
の駆動電力は、出力側、すなわちチョークコイルの他端
から供給しているため、別電源を使用する必要がなく無
駄な電力の消費を抑えることができる。さらに、比較器
及び基準電圧を必要としないため、部品点数が少なくて
すむため、簡単かつ安価な回路構成とすることができ
る。
【０２００】
【発明の効果】以上説明したように、本発明によれば、
軽負荷に対応する電流の検出時に非線形に応答して制御
信号をオン制御信号とし、オンすべき期間終了までオン
制御信号をスイッチ素子に出力するようにしたので、軽
負荷時の電源効率を飛躍的に向上させることができる。
この事は、近年の省エネ時における待機時の省電力時
（軽負荷時）における損失を低減できると共に、定格負
荷時の損失をも同時に低減させるという効果を有する。
軽負荷に対応する電流の検出時に非線形に応答して制御
信号をオン制御信号とし、オンすべき期間終了までオン
制御信号をスイッチ素子に出力するようにしたので、軽
負荷時の電源効率を飛躍的に向上させることができる。
この事は、近年の省エネ時における待機時の省電力時
（軽負荷時）における損失を低減できると共に、定格負
荷時の損失をも同時に低減させるという効果を有する。
【図１】 第１実施形態における電源装置の概略構成図
である。
である。
【図２】 第１実施形態における電源装置の各部の電流
及び電圧の波形を示す波形図である。
及び電圧の波形を示す波形図である。
【図３】 コンパレータの他の接続例を示す回路図であ
る。
る。
【図４】 第２実施形態における電源装置の概略構成図
である。
である。
【図５】 第３実施形態における電源装置の概略構成図
である。
である。
【図６】 第４実施形態における電源装置の概略構成図
である。
である。
【図７】 第４実施形態における電源装置の各部の電流
及び電圧の波形を示す波形図である。
及び電圧の波形を示す波形図である。
【図８】 第５実施形態における電源装置の概略構成図
である。
である。
【図９】 第５実施形態における電源装置の各部の電流
及び電圧の波形を示す波形図である。
及び電圧の波形を示す波形図である。
【図１０】 従来における電源装置の概略構成図であ
る。
る。
【図１１】 図１０の詳細図である。
【図１２】 ダイオードの特性を示す線図である。
【図１３】 従来における電源装置の概略構成図であ
る。
る。
【図１４】 従来における電源装置の概略構成図であ
る。
る。
【図１５】 従来における電源装置の概略構成図であ
る。
る。
【図１６】 ダイオード及びＭＯＳ−ＦＥＴの電圧降下
と電流との関係を示す線図である。
と電流との関係を示す線図である。
【図１７】 従来における電源装置の各部の電流及び電
圧の波形を示す波形図である。
圧の波形を示す波形図である。
【図１８】 従来における電源装置の各部の電流及び電
圧の波形を示す波形図である。
圧の波形を示す波形図である。
【図１９】 従来における電源装置の概略構成図であ
る。
る。
【図２０】 従来における電源装置の各部の電流及び電
圧の波形を示す波形図である。
圧の波形を示す波形図である。
【図２１】 従来における電源装置の概略構成図であ
る。
る。
【図２２】 従来における電源装置の各部の電流及び電
圧の波形を示す波形図である。
圧の波形を示す波形図である。
【図２３】 従来における電源装置の概略構成図であ
る。
る。
【図２４】 従来における電源装置の概略構成図であ
る。
る。
【図２５】 従来における電源装置のコンパレータの電
圧波形を示す波形図である。
圧波形を示す波形図である。
【図２６】 従来における電源装置の概略構成図であ
る。
る。
【図２７】 従来における電源装置の検出回路の電圧降
下とＭＯＳ−ＦＥＴの駆動電圧との関係を示す線図であ
る。
下とＭＯＳ−ＦＥＴの駆動電圧との関係を示す線図であ
る。
【図２８】 （Ａ）はカレントトランスを用いた電源装
置の場合における１次電流とゲート印加電圧との関係を
示す線図、（Ｂ）はオペアンプを用いた電源装置の場合
における検出電流とゲート印加電圧との関係を示す線
図、（Ｃ）は本発明に係る電源装置の場合における検出
電流とゲート印加電圧との関係を示す線図である。
置の場合における１次電流とゲート印加電圧との関係を
示す線図、（Ｂ）はオペアンプを用いた電源装置の場合
における検出電流とゲート印加電圧との関係を示す線
図、（Ｃ）は本発明に係る電源装置の場合における検出
電流とゲート印加電圧との関係を示す線図である。
【図２９】 出力電流と電源効率ηとの関係を示す線図
である。
である。
【図３０】 第６実施形態における電源装置の概略構成
図である。
図である。
【図３１】 第６実施形態における電源装置の各部の電
流及び電圧の波形を示す波形図である。
流及び電圧の波形を示す波形図である。
【図３２】 第７実施形態における電源装置の概略構成
図である。
図である。
【図３３】 第８実施形態における電源装置の概略構成
図である。
図である。
【図３４】 第９実施形態における電源装置の概略構成
図である。
図である。
１０ 電源装置 １２ トランス １４ １次側制御回路 １５ 同期整流回路 １６ 転流用ＭＯＳ−ＦＥＴ １６Ａ 寄生ダイオード １８ チョークコイル ２０ コンデンサ ２６ 負荷 ３２、４２ 電流検出抵抗 ３４、４４ コンパレータ ３６、４６ 基準電圧電源 ３８、４８ 増幅回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H006 AA00 CA02 CA12 CA13 CB03 CB05 CB07 CC02 CC08 DA04 DB03 DC05 5H730 AA14 AS01 BB23 BB26 BB43 BB57 CC01 DD04 DD42 EE02 EE03 EE07 EE08 EE13 FD01 FF19 FG05
Claims (15)
- 【請求項１】 軽負荷から通常負荷までの負荷に対応す
る電流を整流する同期整流回路であって、 整流すべき前記電流が流れるラインに挿入され当該電流
を制御信号に基づいてオンオフするスイッチ素子と、 前記電流のうち少なくとも軽負荷に対応する電流の検出
時に非線形に応答して前記制御信号をオン制御信号と
し、オンすべき期間終了までオン制御信号を前記スイッ
チ素子に出力する制御手段と、 前記スイッチ素子に並列に接続され当該スイッチ素子が
オンするまで前記電流を流すダイオードと、 を具備する同期整流回路。 - 【請求項２】 前記制御手段が、 前記電流を検出する検出素子と、 前記検出素子の検出結果と基準値とを比較し、比較結果
に基づいて制御信号を前記スイッチ素子に出力するコン
パレータと、を含み、 検出値に対して出力が線形に出力される制御回路で前記
スイッチ素子を駆動する場合において前記スイッチ素子
をオンさせる閾値に対応した検出値よりも小さい値に前
記基準値を設定したことを特徴とする請求項１記載の同
期整流回路。 - 【請求項３】 前記電流が出力側から戻される電流であ
り、前記検出素子が前記スイッチ素子より上流側に設け
られることを特徴とする請求項２記載の同期整流回路。 - 【請求項４】 前記制御手段が、 前記ダイオードとして前記スイッチ素子に並列に接続さ
れると共に前記電流のうち軽負荷に対応する電流を検出
する発光ダイオードと、 前記発光ダイオードからの光を受光し、受光結果に基づ
いて制御信号をオン制御信号とし、オンすべき期間終了
までオン制御信号を前記スイッチ素子に出力する駆動手
段と、 を具備することを特徴とする請求項１記載の同期整流回
路。 - 【請求項５】 前記駆動手段が、受光後前記スイッチ素
子がオンすべき期間導通する自己保持素子を含む回路で
あることを特徴とする請求項４記載の同期整流回路。 - 【請求項６】 前記自己保持素子が、フォトサイリスタ
であることを特徴とする請求項５記載の同期整流回路。 - 【請求項７】 １次巻線及びこの１次巻線と同極性の２
次巻線を持つトランスと、前記トランスの１次巻線に印
加される電力をスイッチングするスイッチング手段と、
前記トランスの１次巻線に電力が印加されているとき
に、前記２次巻線に誘起された電力を蓄積すると共に平
滑して出力する出力手段と、前記トランスの２次巻線側
に設けられ、整流すべき電流を整流する同期整流回路
と、を備え、軽負荷から通常負荷までの負荷に対応した
電力を前記出力手段より出力する電源装置において、 前記同期整流回路が、 整流すべき前記電流が流れるラインに挿入され当該電流
を制御信号に基づいてオンオフするスイッチ素子と、 前記電流のうち少なくとも軽負荷に対応する電流の検出
時に非線形に応答して前記制御信号をオン制御信号と
し、オンすべき期間終了までオン制御信号を前記スイッ
チ素子に出力する制御手段と、 前記スイッチ素子に並列に接続され当該スイッチ素子が
オンするまで前記電流を流すダイオードと、 を具備することを特徴とする電源装置。 - 【請求項８】 １次巻線及びこの１次巻線と異極性の２
次巻線を持つトランスと、前記トランスの１次巻線に印
加される電力をスイッチングするスイッチング手段と、
前記トランスの１次巻線に電力が印加されていないとき
に、前記トランスに蓄積された電力を平滑して出力する
出力手段と、前記トランスの２次巻線側に設けられ、整
流すべき電流を整流する同期整流回路と、を備え、軽負
荷から通常負荷までの負荷に対応した電力を前記出力手
段より出力する電源装置において、 前記同期整流回路が、 整流すべき前記電流が流れるラインに挿入され当該電流
を制御信号に基づいてオンオフするスイッチ素子と、 前記電流のうち少なくとも軽負荷に対応する電流の検出
時に非線形に応答して前記制御信号をオン制御信号と
し、オンすべき期間終了までオン制御信号を前記スイッ
チ素子に出力する制御手段と、 前記スイッチ素子に並列に接続され当該スイッチ素子が
オンするまで前記電流を流すダイオードと、 を具備することを特徴とする電源装置。 - 【請求項９】 １次巻線及び中点が設けられた２次巻線
を持つトランスと、前記トランスの１次巻線に一方の方
向に電圧を印加した後に前記電圧の印加を所定期間停止
し、前記１次巻線の他方の方向に電圧を印加した後に電
圧の印加を所定期間停止することを繰り返す電圧印加手
段と、前記トランスの２次巻線の両端とこの両端を互い
に接続する接続点との間に挿入され、出力側からの戻り
の電流を整流する一対の同期整流回路と、前記２次巻線
の中点と前記接続点との間に設けられ両点間の電力を出
力する出力手段と、を備え、軽負荷から通常負荷までの
負荷に対応した電力を前記出力手段より出力する電源装
置において、 前記同期整流回路が、 整流すべき前記電流が流れるラインに挿入され当該電流
を制御信号に基づいてオンオフするスイッチ素子と、 前記電流のうち少なくとも軽負荷に対応する電流の検出
時に非線形に応答して前記制御信号をオン制御信号と
し、オンすべき期間終了までオン制御信号を前記スイッ
チ素子に出力する制御手段と、 前記スイッチ素子に並列に接続され当該スイッチ素子が
オンするまで前記電流を流すダイオードと、 を具備することを特徴とする電源装置。 - 【請求項１０】 前記制御手段が、 前記電流を検出する検出素子と、 前記検出素子の検出結果と基準値とを比較し、比較結果
に基づいて制御信号を前記スイッチ素子に出力するコン
パレータと、を含み、 検出値に対して出力が線形に出力される制御回路で前記
スイッチ素子を駆動する場合において前記スイッチ素子
をオンさせる閾値に対応した検出値よりも小さい値に前
記基準値を設定したことを特徴とする請求項７乃至請求
項９の何れか１項に記載の電源装置。 - 【請求項１１】 前記電流が出力側から戻される電流で
あり、前記検出素子が前記スイッチ素子より上流側に設
けられることを特徴とする請求項１０記載の電源装置。 - 【請求項１２】 前記コンパレータの電源が前記出力手
段の出力側から供給されることを特徴とする請求項１１
記載の電源装置。 - 【請求項１３】 前記制御手段が、 前記ダイオードとして前記スイッチ素子に並列に接続さ
れると共に前記電流のうち軽負荷に対応する電流を検出
する発光ダイオードと、 前記発光ダイオードからの光を受光し、受光結果に基づ
いて制御信号をオン制御信号とし、オンすべき期間終了
までオン制御信号を前記スイッチ素子に出力する駆動手
段と、 を具備することを特徴とする請求項７乃至請求項９の何
れか１項に記載の電源装置。 - 【請求項１４】 前記駆動手段が、受光後前記スイッチ
素子がオンすべき期間導通する自己保持素子を含む回路
であることを特徴とする請求項１３記載の電源装置。 - 【請求項１５】 前記自己保持素子が、フォトサイリス
タであることを特徴とする請求項１４記載の電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000366156A JP2001224173A (ja) | 1999-11-30 | 2000-11-30 | 同期整流回路及び電源装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34085399 | 1999-11-30 | ||
| JP11-340853 | 1999-11-30 | ||
| JP2000366156A JP2001224173A (ja) | 1999-11-30 | 2000-11-30 | 同期整流回路及び電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001224173A true JP2001224173A (ja) | 2001-08-17 |
Family
ID=26576816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000366156A Pending JP2001224173A (ja) | 1999-11-30 | 2000-11-30 | 同期整流回路及び電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001224173A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006106989A1 (ja) * | 2005-03-31 | 2006-10-12 | Ntt Data Ex Techno Corporation | 整流回路および電圧変換回路 |
| JP2010166729A (ja) * | 2009-01-16 | 2010-07-29 | Nichicon Corp | スイッチング電源装置 |
| JP2012050300A (ja) * | 2010-08-30 | 2012-03-08 | Fujitsu Ltd | スイッチング素子補償回路 |
| JP2013090509A (ja) * | 2011-10-20 | 2013-05-13 | Canon Inc | 電源装置 |
| JP2014112993A (ja) * | 2012-12-05 | 2014-06-19 | Nec Lighting Ltd | 整流回路と整流方法 |
| WO2014147740A1 (ja) * | 2013-03-19 | 2014-09-25 | 三菱電機株式会社 | 電力変換装置及び冷凍空気調和装置 |
| CN111665028A (zh) * | 2020-05-27 | 2020-09-15 | 大连宝信起重技术有限公司 | 可以显示机械限位开关状态的检测设备 |
| JP7332831B1 (ja) * | 2023-03-29 | 2023-08-23 | 新電元工業株式会社 | 制御回路及び整流回路 |
-
2000
- 2000-11-30 JP JP2000366156A patent/JP2001224173A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN111665028A (zh) * | 2020-05-27 | 2020-09-15 | 大连宝信起重技术有限公司 | 可以显示机械限位开关状态的检测设备 |
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