JP7332831B1 - 制御回路及び整流回路 - Google Patents

Abstract

【課題】ハードウェア量を抑制する。
【解決手段】ドレインが第１端子に電気的に接続され、ゲートが第１ノードに電気的に接続され、ソースが第２ノードに電気的に接続されたトランジスタと、カソードが第１ノードに電気的に接続され、アノードが第４端子に電気的に接続されたツェナーダイオードと、第２ノードから第３端子へ向かう方向の第１電流を通過させる電流通過回路と、第３端子の電圧を第１ノードへ通過させる電圧通過回路と、第２ノードの電圧が第１閾値電圧以下になった場合に、整流トランジスタをオンに制御する第１レベルの制御信号を第２端子に出力し、第２ノードの電圧が第２閾値電圧以上になった場合に、整流トランジスタをオフに制御する第２レベルの制御信号を第２端子に出力する信号出力回路と、を含む。
【選択図】図２

Description

本開示は、制御回路及び整流回路に関する。

特許文献１には、ＡＣ同期整流型の電力変換回路が記載されている。

米国特許第１０７５６６４５号明細書

特許文献１記載の電力変換回路は、ＦＩＧ．５及びＦＩＧ．６を参照すると、大きな回路ブロックとして、コンパレータＣＰ、セレクタＭＵＸ１、コンパレータＣＰ２及びセレクタＭＵＸ２を有しており、ハードウェア量が多い。

本開示は、ハードウェア量を抑制することを目的とする。

本開示の一態様の制御回路は、
ドレインとソースとの間に印加される電圧を整流する整流トランジスタを制御する制御回路であって、
前記整流トランジスタのドレインに電気的に接続された第１端子と、
前記整流トランジスタのゲートに電気的に接続された第２端子と、
前記制御回路の電源電圧を発生するコンデンサの一端に電気的に接続された第３端子と、
前記整流トランジスタのソース及び前記コンデンサの他端に電気的に接続された第４端子と、
ドレインが前記第１端子に電気的に接続され、ゲートが第１ノードに電気的に接続され、ソースが第２ノードに電気的に接続されたトランジスタと、
カソードが前記第１ノードに電気的に接続され、アノードが前記第４端子に電気的に接続されたツェナーダイオードと、
一端が前記第２ノードに電気的に接続され、他端が前記第３端子に電気的に接続され、前記第２ノードから前記第３端子へ向かう方向の第１電流を通過させる電流通過回路と、
一端が前記第３端子に電気的に接続され、他端が前記第１ノードに電気的に接続され、前記第３端子の電圧を前記第１ノードへ通過させる電圧通過回路と、
前記第２ノードの電圧が予め定められた第１閾値電圧以下になった場合に、前記整流トランジスタをオンに制御する第１レベルの制御信号を前記第２端子に出力し、前記第２ノードの電圧が予め定められた第２閾値電圧以上になった場合に、前記整流トランジスタをオフに制御する第２レベルの前記制御信号を前記第２端子に出力する信号出力回路と、
を含む、
ことを特徴とする。

前記制御回路において、
前記信号出力回路は、
前記制御信号が第２レベルの場合に、前記第１閾値電圧を出力し、前記制御信号が第１レベルの場合に、前記第２閾値電圧を出力する定電圧源と、
前記第２ノードの電圧と、前記定電圧源から出力される電圧と、を比較して前記制御信号を出力する比較回路と、
を含む、
ことを特徴とする。

前記制御回路において、
前記信号出力回路は、
前記第２ノードの電圧を予め定められたオフセット値だけ正方向にオフセットさせた電圧を前記比較回路に出力する電圧オフセット回路を更に含み、
前記定電圧源は、
前記制御信号が第２レベルの場合に、前記第１閾値電圧を前記オフセット値だけ正方向にオフセットさせた電圧を前記比較回路に出力し、前記制御信号が第１レベルの場合に、前記第２閾値電圧を前記オフセット値だけ正方向にオフセットさせた電圧を前記比較回路に出力する、
ことを特徴とする。

前記制御回路において、
前記第１電流が予め定められた閾値電流以上の場合に、前記第１ノードの電圧を抑制することにより、前記第１電流を抑制する電流抑制回路を更に含む、
ことを特徴とする。

前記制御回路において、
前記トランジスタは、エンハンスメント型トランジスタであり、
一端が前記第１端子に電気的に接続され、他端が前記第１ノードに電気的に接続された第１抵抗を更に含み、
前記電圧通過回路は、直列接続された第２抵抗及びダイオードを含み、前記ダイオードは、カソードが前記第１ノードの側に電気的に接続され、アノードが前記第３端子の側に電気的に接続されている、
ことを特徴とする。

前記制御回路において、
前記トランジスタは、デプレッション型トランジスタであり、
前記電圧通過回路は、第２抵抗を含む、
ことを特徴とする。

本開示の一態様の整流回路は、
交流電圧を直流電圧に整流する整流回路であって、
ブリッジ接続された複数の整流回路と、
前記複数の整流回路を夫々制御する複数の上記記載の制御回路と、
を含む、
ことを特徴とする。

本開示によれば、ハードウェア量を抑制することができる。

図１は、第１の実施の形態の整流回路の構成を示す図である。 図２は、第１の実施の形態の整流回路の制御回路の、原理的な構成を示す図である。 図３は、第１の実施の形態の整流回路の制御回路の、実現例の構成を示す図である。 図４は、第１の実施の形態の整流回路の回路シミュレーション結果を示す図である。 図５は、第２の実施の形態の制御回路の構成を示す図である。

以下、添付図面を参照して、本開示に係る実施形態を詳細に説明する。なお、この実施形態により本開示が限定されるものではなく、また、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。

＜第１の実施の形態＞
（全体構成）
図１は、第１の実施の形態の整流回路の構成を示す図である。整流回路１は、交流電源２から交流の電圧Ｖｉｎの供給を受けて、直流の電圧Ｖｏｕｔを負荷４に出力する。コンデンサ３は、電圧Ｖｏｕｔを平滑化する。

整流回路１の第１入力端子１ａと第２入力端子１ｂとの間には、電圧Ｖｉｎが入力される。第１入力端子１ａ、第２入力端子１ｂには、電流Ｉｉｎが入力される。

整流回路１の第１出力端子１ｃと第２出力端子１ｄとの間からは、電圧Ｖｏｕｔが出力される。

整流回路１は、第１アーム１１と、第２アーム１２と、を含む。第１アーム１１は、整流トランジスタ２１及び整流トランジスタ２２と、制御回路３１及び制御回路３２と、コンデンサ４１及びコンデンサ４２と、を含む。第２アーム１２は、整流トランジスタ２３及び整流トランジスタ２４と、制御回路３３及び制御回路３４と、コンデンサ４３及びコンデンサ４４と、を含む。

実施の形態では、各トランジスタがＭＯＳＦＥＴであることとしたが、本開示はこれに限定されない。各トランジスタは、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイス（例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor））などでも良い。

各トランジスタは、積極的に電流を流すことができる寄生ダイオード（ボディダイオード）を有する、又は、逆並列にダイオードが接続されている。寄生ダイオードとは、ＭＯＳＦＥＴのバックゲートとソース及びドレインとの間のｐｎ接合である。

第１アーム１１のハイサイドの整流トランジスタ２１のソースは、第１入力端子１ａに電気的に接続されている。整流トランジスタ２１のドレインは、第１出力端子１ｃに電気的に接続されている。整流トランジスタ２１のゲートには、制御回路３１から制御信号が入力される。

コンデンサ４１は、制御回路３１によって充電制御される。コンデンサ４１は、充電されることにより、電圧を発生する。制御回路３１は、コンデンサ４１によって発生される電圧を電源電圧として利用して動作する。制御回路３１は、整流トランジスタ２１のゲートに制御信号を出力し、整流トランジスタ２１を制御する。

第１アーム１１のローサイドの整流トランジスタ２２のドレインは、第１入力端子１ａに電気的に接続されている。整流トランジスタ２２のソースは、第２出力端子１ｄに電気的に接続されている。整流トランジスタ２２のゲートには、制御回路３２から制御信号が入力される。

コンデンサ４２は、制御回路３２によって充電制御される。コンデンサ４２は、充電されることにより、電圧を発生する。制御回路３２は、コンデンサ４２によって発生される電圧を電源電圧として利用して動作する。制御回路３２は、整流トランジスタ２２のゲートに制御信号を出力し、整流トランジスタ２２を制御する。

第２アーム１２のハイサイドの整流トランジスタ２３のソースは、第２入力端子１ｂに電気的に接続されている。整流トランジスタ２３のドレインは、第１出力端子１ｃに電気的に接続されている。整流トランジスタ２３のゲートには、制御回路３３から制御信号が入力される。

コンデンサ４３は、制御回路３３によって充電制御される。コンデンサ４３は、充電されることにより、電圧を発生する。制御回路３３は、コンデンサ４３によって発生される電圧を電源電圧として利用して動作する。制御回路３３は、整流トランジスタ２３のゲートに制御信号を出力し、整流トランジスタ２３を制御する。

第２アーム１２のローサイドの整流トランジスタ２４のドレインは、第２入力端子１ｂに電気的に接続されている。整流トランジスタ２４のソースは、第２出力端子１ｄに電気的に接続されている。整流トランジスタ２４のゲートには、制御回路３４から制御信号が入力される。

コンデンサ４４は、制御回路３４によって充電制御される。コンデンサ４４は、充電されることにより、電圧を発生する。制御回路３４は、コンデンサ４４によって発生される電圧を電源電圧として利用して動作する。制御回路３４は、整流トランジスタ２４のゲートに制御信号を出力し、整流トランジスタ２４を制御する。

整流回路１の動作について説明する。

電圧Ｖｉｎが正極性の期間で電圧Ｖｉｎの絶対値の方がコンデンサ３に充電された電圧Ｖｏｕｔより高い期間では、制御回路３１は、整流トランジスタ２１をオン状態に制御し、制御回路３２は、整流トランジスタ２２をオフ状態に制御し、制御回路３３は、整流トランジスタ２３をオフ状態に制御し、制御回路３４は、整流トランジスタ２４をオン状態に制御する。これにより、電流Ｉｉｎは、交流電源２→第１入力端子１ａ→整流トランジスタ２１→第１出力端子１ｃ→負荷４とコンデンサ３→第２出力端子１ｄ→整流トランジスタ２４→第２入力端子１ｂ→交流電源２の経路に流れる。

電圧Ｖｉｎが負極性の期間で電圧Ｖｉｎの絶対値の方がコンデンサ３に充電された電圧Ｖｏｕｔより高い期間では、制御回路３１は、整流トランジスタ２１をオフ状態に制御し、制御回路３２は、整流トランジスタ２２をオン状態に制御し、制御回路３３は、整流トランジスタ２３をオン状態に制御し、制御回路３４は、整流トランジスタ２４をオフ状態に制御する。これにより、電流Ｉｉｎは、交流電源２→第２入力端子１ｂ→整流トランジスタ２３→第１出力端子１ｃ→負荷４とコンデンサ３→第２出力端子１ｄ→整流トランジスタ２２→第１入力端子１ａ→交流電源２の経路に流れる。

このように、整流回路１は、交流の電圧Ｖｉｎを同期整流して、直流の電圧Ｖｏｕｔを出力できる。

（制御回路の原理的な構成）
図２は、第１の実施の形態の整流回路の制御回路の、原理的な構成を示す図である。

なお、図２では、制御回路３１の構成を示したが、制御回路３２から制御回路３４の構成も制御回路３１と同様であるので、図示及び説明を省略する。

整流トランジスタ２１のソースは、アノードＡに電気的に接続されている。アノードＡは、第１入力端子１ａ（図１参照）に電気的に接続されている。整流トランジスタ２１のドレインは、カソードＣに電気的に接続されている。カソードＣは、第１出力端子１ｃ（図１参照）に電気的に接続されている。

アノードＡの電圧がカソードＣの電圧より高い場合、整流トランジスタ２１の寄生ダイオード２１ａが導通するので、アノードＡの電圧とカソードＣとの間の電圧は、寄生ダイオード２１ａの電圧降下分までにクランプされる。カソードＣの電圧がアノードＡの電圧より高い場合、カソードＣの電圧とアノードＡとの間の電圧は、電圧Ｖｉｎまで上がり得る。

制御回路３１は、１個の半導体装置であっても良い。

制御回路３１は、第１端子３１ａと、第２端子３１ｂと、第３端子３１ｃと、第４端子３１ｄと、を有する。

第１端子３１ａは、カソードＣ及び整流トランジスタ２１のドレインに電気的に接続されている。第２端子３１ｂは、抵抗５１を介して、整流トランジスタ２１のゲートに電気的に接続されている。第３端子３１ｃは、コンデンサ４１の一端に電気的に接続されている。第４端子３１ｄは、アノードＡ、コンデンサ４１の他端、及び、整流トランジスタ２１のソースに電気的に接続されている。

制御回路３１は、整流トランジスタ２１のソース電圧（第４端子の電圧）を基準電圧とする。

制御回路３１は、抵抗６１と、ツェナーダイオード６２と、トランジスタ６３と、抵抗６４と、電流通過回路６５と、電圧通過回路６６と、信号出力回路６７と、を含む。

第１の実施の形態では、トランジスタ６３は、エンハンスメント型トランジスタ（ノーマリーオフ）である。トランジスタ６３のバックゲートは、ソース接続とするが、アノード接続でも良い。

電流通過回路６５は、抵抗６５ａと、ダイオード６５ｂと、を含む。

電圧通過回路６６は、抵抗６６ａと、ダイオード６６ｂと、を含む。

信号出力回路６７は、定電圧源６７ａと、コンパレータ６７ｂと、論理反転回路６７ｃと、を含む。

抵抗６１の一端は、第１端子３１ａに電気的に接続されている。抵抗６１の他端は、ノードＮ１に電気的に接続されている。後で説明するように、抵抗６１は、初期時にトランジスタ６３をオン状態にするための起動抵抗である。後で説明するように、電圧Ｖｃｃが電圧通過回路６６を介してノードＮ１に供給されるようになると、抵抗６１は必要なくなる。

ツェナーダイオード６２のカソードは、ノードＮ１に電気的に接続されている。ツェナーダイオード６２のアノードは第４端子３１ｄに電気的に接続されている。ツェナーダイオード６２は、ノードＮ１の電圧を、自身のツェナー電圧（降伏電圧）に、クランプする。

トランジスタ６３のドレインは、第１端子３１ａに電気的に接続されている。トランジスタ６３のゲートは、ノードＮ１に電気的に接続されている。トランジスタ６３のソースは、ノードＮ２に電気的に接続されている。

ノードＮ１の電圧がツェナーダイオード６２によってクランプされるので、ノードＮ２の電圧は、（ノードＮ１の電圧）－（トランジスタ６３の閾値電圧）にクランプされる。具体的には、ツェナーダイオード６２のツェナー電圧（降伏電圧）が、１８Ｖ、トランジスタ６３の閾値が１．５Ｖとすると、ノードＮ１の電圧は１８Ｖにクランプされているので、ノードＮ２が１８Ｖ－１．５Ｖ＝１６．５Ｖまで上昇すると、トランジスタ６３のゲート・ソース間電圧は閾値以下になりトランジスタ６３はオフする。ノードＮ２の電圧が１６．５Ｖ未満に下がると、トランジスタ６３のゲート・ソース間電圧は、閾値以上になりトランジスタ６３はオンする。この様に、ノードＮ２の電圧は、トランジスタ６３をオン・オフすることで、クランプされる。

抵抗６４の一端は、ノードＮ２に電気的に接続されている。抵抗６４の他端は、第４端子３１ｄに電気的に接続されている。なお、制御回路３１は、抵抗６４が無くても動作可能である。つまり、抵抗６４は、省略可能である。

抵抗６５ａの一端は、ノードＮ２に電気的に接続されている。抵抗６５ａの他端は、ダイオード６５ｂのアノードに電気的に接続されている。ダイオード６５ｂのカソードは、第３端子３１ｃに電気的に接続されている。

抵抗６６ａの一端は、第３端子３１ｃに電気的に接続されている。抵抗６６ａの他端は、ダイオード６６ｂのアノードに電気的に接続されている。ダイオード６６ｂのカソードは、ノードＮ１に電気的に接続されている。

定電圧源６７ａの低電位側端は、第４端子３１ｄに電気的に接続されている。定電圧源６７ａの高電位側端は、コンパレータ６７ｂの反転入力端子（－端子）に電気的に接続されている。後で説明するように、定電圧源６７ａは、信号出力回路６７が出力する制御信号Ｓ１がローレベル（＝整流トランジスタ２１がオフ）の場合は、第１閾値電圧（例えば、－０．２Ｖ）を出力する。定電圧源６７ａは、制御信号Ｓ１がハイレベル（＝整流トランジスタ２１がオン）の場合は、第２閾値電圧（例えば、０Ｖ）を出力する。

コンパレータ６７ｂの非反転入力端子（＋端子）は、ノードＮ２に電気的に接続されている。コンパレータ６７ｂの出力端子は、論理反転回路６７ｃの入力端子に電気的に接続されている。論理反転回路６７ｃの出力端子は、第２端子３１ｂに電気的に接続されている。

コンパレータ６７ｂの非反転入力端子（＋端子）は、トランジスタ６３のソース－ドレイン経路を介して、整流トランジスタ２１のドレインに電気的に接続されている。コンパレータ６７ｂの反転入力端子（－端子）は、定電圧源６７ａを介して、整流トランジスタ２１のソースに電気的に接続されている。つまり、コンパレータ６７ｂは、整流トランジスタ２１のドレイン－ソース間の電圧と、定電圧源６７ａの電圧と、を比較する。

制御回路３１の動作について説明する。

カソードＣの電圧が上昇し、アノードＡの電圧より高くなると（第１端子３１ａの電圧＞第４端子３１ｄの電圧）、抵抗６１を介してノードＮ１に電圧が印加され、トランジスタ６３がオン状態になる。トランジスタ６３がオン状態になると、トランジスタ６３のドレイン－ソース経路を介して、ノードＮ２に電圧及び電流が供給される。

電流通過回路６５は、ノードＮ２から第３端子３１ｃへ電流Ｉ１を通過させる。これにより、コンデンサ４１が充電され、コンデンサ４１は電圧Ｖｃｃを発生する。電圧Ｖｃｃは、（ノードＮ２の電圧）－（電流通過回路６５での電圧降下）となる。定電圧源６７ａ、コンパレータ６７ｂ及び論理反転回路６７ｃは、電圧Ｖｃｃを電源電圧として利用して、動作する。

電圧Ｖｃｃが一定以上（ダイオード６６ｂの閾値電圧以上）になると、電圧通過回路６６は、第３端子３１ｃの電圧ＶｃｃをノードＮ１へ通過させる。従って、後に第１端子３１ａの電圧が下がっても、トランジスタ６３はオン状態を維持できる。また、起動抵抗である抵抗６１は、必要なくなる。

次に、カソードＣの電圧が下降し、アノードＡの電圧より低くなる（第１端子３１ａの電圧＜第４端子３１ｄの電圧）。上記した通り、トランジスタ６３はオン状態を維持できるので、ノードＮ２の電圧は、ほぼ第１端子３１ａの電圧（ほぼ整流トランジスタ２１のドレイン電圧）となる。

定電圧源６７ａは、信号出力回路６７が出力する制御信号Ｓ１がローレベル（＝整流トランジスタ２１がオフ）の場合は、第１閾値電圧（例えば、－０．２Ｖ）を出力する。定電圧源６７ａは、制御信号Ｓ１がハイレベル（＝整流トランジスタ２１がオン）の場合は、第２閾値電圧（例えば、０Ｖ）を出力する。

コンパレータ６７ｂは、ノードＮ２（ほぼ整流トランジスタ２１のドレイン電圧）の電圧が第１閾値電圧（例えば、－０．２Ｖ）以下になると、ローレベルの信号Ｓ０を、論理反転回路６７ｃに出力する。論理反転回路６７ｃは、ローレベルの信号Ｓ０が入力されると、ハイレベルの制御信号Ｓ１を、第２端子３１ｂに出力する。これにより、整流トランジスタ２１は、オン状態になる。また、定電圧源６７ａは、出力電圧を第２閾値電圧（例えば、０Ｖ）に切り替える。

次に、カソードＣの電圧が上昇し、アノードＡの電圧に達する（第１端子３１ａの電圧＝第４端子３１ｄの電圧）。定電圧源６７ａは、上記した通り、第２閾値電圧（例えば、０Ｖ）を出力している。

コンパレータ６７ｂは、ノードＮ２の電圧（ほぼ整流トランジスタ２１のドレイン電圧）が第２閾値電圧（例えば、０Ｖ）以上になると、ハイレベルの信号Ｓ０を、論理反転回路６７ｃに出力する。論理反転回路６７ｃは、ハイレベルの信号Ｓ０が入力されると、ローレベルの制御信号Ｓ１を、第２端子３１ｂに出力する。これにより、整流トランジスタ２１は、オフ状態になる。また、定電圧源６７ａは、出力電圧を第１閾値電圧（例えば、－０．２Ｖ）に切り替える。

このように、制御回路３１は、整流トランジスタ２１による同期整流を行うことができる。

（効果）
特許文献１記載の電力変換回路は、ＦＩＧ．５及びＦＩＧ．６を参照すると、大きな回路ブロックとして、コンパレータＣＰ、セレクタＭＵＸ１、コンパレータＣＰ２及びセレクタＭＵＸ２を有する。

一方、第１の実施の形態の制御回路３１は、大きな回路ブロックとして、コンパレータ６７ｂを有する。

従って、制御回路３１は、特許文献１記載の電力変換回路と比較して、ハードウェア量を抑制できる。また、制御回路３１は、ハードウェア量の抑制に伴い、消費電力も抑制できる。

（制御回路の実現例の構成）
図２に示した制御回路３１では、定電圧源６７ａが、第１閾値電圧（例えば、－０．２Ｖ）を出力することとした。しかしながら、定電圧源６７ａは、単一電源電圧（電圧Ｖｃｃ）だけでは、マイナスの電圧を出力することが難しい。また、コンパレータ６７ｂは、マイナスの電圧を比較することが難しい。

そこで、実現例では、マイナスの電圧を使わなくても動作可能な回路を説明する。

図３は、第１の実施の形態の整流回路の制御回路の、実現例の構成を示す図である。

制御回路３１Ａは、制御回路３１（図２参照）と比較して、信号出力回路６７に代えて、信号出力回路６７Ａを含む。

信号出力回路６７Ａは、信号出力回路６７と比較して、電圧オフセット回路６７ｄを更に含む。電圧オフセット回路６７ｄは、定電流源６７ｅと、抵抗６７ｆと、を含む。

定電流源６７ｅの一端は、第３端子３１ｃに電気的に接続されている。定電流源６７ｅの他端は、ノードＮ３に電気的に接続されている。定電流源６７ｅは、電圧Ｖｃｃを利用して動作する。

抵抗６７ｆの一端は、ノードＮ３に電気的に接続されている。抵抗６７ｆの他端は、ノードＮ２に電気的に接続されている。

コンパレータ６７ｂの非反転入力端子（＋端子）は、ノードＮ３に電気的に接続されている。

電圧オフセット回路６７ｄの動作について説明する。

定電流源６７ｅは、定電流をノードＮ３に出力する。コンパレータ６７ｂの非反転入力端子（＋端子）の入力インピーダンスは、非常に大きい（理想的には無限大）。従って、定電流は、トランジスタ６３がオフの時は、抵抗６７ｆ及び抵抗６４に流れる。又、トランジスタ６３がオンの時は、抵抗６７ｆ→トランジスタ６３→整流トランジスタ２１に流れる。抵抗６７ｆは、定電流が流れるので、電圧を発生する。例えば、定電流を１ｍＡとし、抵抗６７ｆの抵抗値を１ｋΩとすると、抵抗６７ｆは、１Ｖを発生する。つまり、ノードＮ３の電圧は、ノードＮ２の電圧よりも１Ｖ高くなる。例えば、ノードＮ２の電圧が－０．２Ｖの場合、ノードＮ３の電圧は０．８Ｖとなる。

このように、電圧オフセット回路６７ｄは、ノードＮ２の電圧をオフセット値（例えば、１Ｖ）だけ正方向にオフセットさせた電圧を、コンパレータ６７ｂの非反転入力端子（＋端子）に出力する。

従って、定電圧源６７ａは、第１閾値電圧（例えば、－０．２Ｖ）をオフセット値（例えば、１Ｖ）だけ正方向にオフセットさせた第３閾値電圧（例えば、０．８Ｖ）、及び、第２閾値電圧（例えば、０Ｖ）をオフセット値（例えば、１Ｖ）だけ正方向にオフセットさせた第４閾値電圧（例えば、１Ｖ）を、出力すれば良い。コンパレータ６７ｂは、プラスの電圧を比較すれば良い。

これにより、定電圧源６７ａは、単一電源電圧（電圧Ｖｃｃ）だけであっても、第３閾値電圧及び第４閾値電圧を出力することが容易である。また、コンパレータ６７ｂは、プラスの電圧を比較することが容易である。

なお、図３では、制御回路３１Ａは、電流抑制回路６８を更に含む。

電流抑制回路６８は、Ｐチャネル型のトランジスタ６８ａと、Ｎチャネル型のトランジスタ６８ｂ及びトランジスタ６８ｃと、を含む。

トランジスタ６８ａのソースは、ノードＮ２（抵抗６５ａの一端）に電気的に接続されている。トランジスタ６８ｂのゲートは、抵抗６５ａの他端に電気的に接続されている。

トランジスタ６８ｂのドレイン及びゲートは、トランジスタ６８ａのドレインに電気的に接続されている。つまり、トランジスタ６８ｂは、ダイオード接続されている。

トランジスタ６８ｃのソースは、第４端子３１ｄに電気的に接続されている。トランジスタ６８ｃのゲートは、トランジスタ６８ｂのドレイン及びゲートに電気的に接続されている。つまり、トランジスタ６８ｃとトランジスタ６８ｂとは、カレントミラー接続されている。トランジスタ６８ｃのドレインは、ノードＮ１に電気的に接続されている。

電流抑制回路６８の動作について説明する。

抵抗６５ａは、電流Ｉ１が流れると、電流Ｉ１に応じた電圧を発生する。トランジスタ６８ａのソースは、抵抗６５ａの一端に電気的に接続されている。トランジスタ６８ａのゲートは、抵抗６５ａの他端に電気的に接続されている。

抵抗６５ａが発生する電圧がトランジスタ６８ａの動作閾値電圧に達すると、トランジスタ６８ａがオン状態になる。つまり、電流Ｉ１が所定値に達すると、トランジスタ６８ａがオン状態になる。

トランジスタ６８ａがオン状態になると、ダイオード接続されているトランジスタ６８ｂもオン状態になる。トランジスタ６８ａ及びトランジスタ６８ｂは、オン状態になると、ノードＮ２から第４端子３１ｄへ電流を流す。

これにより、電流抑制回路６８は、電流Ｉ１を抑制することができ、コンデンサ４１が過充電（過電圧）にならないようにすることができる。

（整流回路の回路シミュレーション結果）
図４は、第１の実施の形態の整流回路の回路シミュレーション結果を示す図である。図４において、横軸は、時間を表す。

線１０１は、カソードＣ－アノードＡ間の電圧を示す。線１０２は、トランジスタ６３のゲート電圧を示す。線１０３は、コンデンサ４１の電圧Ｖｃｃを示す。線１０４は、整流トランジスタ２１（及び整流トランジスタ２４）のゲート電圧を示す。線１０５は、整流トランジスタ２２（及び整流トランジスタ２３）のゲート電圧を示す。線１０６は、電流Ｉｉｎを示す。線１０７は、電圧Ｖｉｎを示す。線１０８は、電圧Ｖｏｕｔを示す。

タイミングｔ_０からタイミングｔ_１までの期間に着目すると、電流Ｉｉｎ（線１０６）が負方向であり、且つ、整流トランジスタ２２のゲート電圧（線１０５）がハイレベルである。また、タイミングｔ_２からタイミングｔ_３までの期間に着目すると、電流Ｉｉｎ（線１０６）が正方向であり、且つ、整流トランジスタ２１のゲート電圧（線１０４）がハイレベルである。

このように、整流回路１は、同期整流を行うことができる。

また、タイミングｔ_４に着目すると、コンデンサ４１の充電（線１０３）が開始されている。このとき、カソードＣ－アノードＡ間の電圧（線１０１）は、比較的低い。

従って、制御回路３１は、低い電圧でコンデンサ４１を充電できるので、充電の損失を抑制し、充電の効率を向上させることができる。

＜第２の実施の形態＞
第２の実施の形態の構成要素のうち、第１の実施の形態の構成要素と同一の構成要素については、同一の符号を付して、説明を省略する。

図５は、第２の実施の形態の制御回路の構成を示す図である。

制御回路３１Ｂは、制御回路３１（図２参照）と比較して、トランジスタ６３に代えて、トランジスタ６３Ｂを含む。また、制御回路３１Ｂは、制御回路３１と比較して、電圧通過回路６６に代えて、電圧通過回路６６Ｂを含む。電圧通過回路６６Ｂは、電圧通過回路６６と比較して、ダイオード６６ｂを含んでいない。

トランジスタ６３Ｂは、デプレッション型トランジスタ（ノーマリーオン）である。トランジスタ６３のバックゲートは、ソース接続とするが、アノード接続でも良い。

トランジスタ６３Ｂは、ノーマリーオンであるので、初期時にオン状態である。従って、制御回路３１Ｂは、制御回路３１と比較して、起動抵抗である抵抗６１（図２参照）が不要である。抵抗６１が無ければ、ノードＮ１の電圧が電圧通過回路６６Ｂを経由して第３端子３１ｃへ逆流することがない。従って、電圧通過回路６６Ｂは、ダイオード６６ｂが不要である。

制御回路３１Ｂは、制御回路３１と比較して、ハードウェア量を更に抑制することができる。

以上、本開示の実施形態を説明したが、これら実施形態の内容により本開示が限定されるものではない。また、前述した構成要素には、当業者が容易に想定できるもの、実質的に同一のもの、いわゆる均等の範囲のものが含まれる。さらに、前述した構成要素は適宜組み合わせることが可能である。さらに、前述した実施形態の要旨を逸脱しない範囲で構成要素の種々の省略、置換又は変更を行うことができる。

１ 整流回路
２ 交流電源
３、４１、４２、４３、４４ コンデンサ
４ 負荷
２１、２２、２３、２４ 整流トランジスタ
３１、３１Ａ、３１Ｂ、３２、３３、３４ 制御回路
５１、６１、６４、６５ａ、６６ａ、６７ｆ 抵抗
６２ ツェナーダイオード
６３、６３Ｂ、６８ａ、６８ｂ、６８ｃ トランジスタ
６５ 電流通過回路
６５ｂ、６６ｂ ダイオード
６６、６６Ｂ 電圧通過回路
６７ 信号出力回路
６７ａ 定電圧源
６７ｂ コンパレータ
６７ｃ 論理反転回路
６７ｄ 電圧オフセット回路
６７ｅ 定電流源

Claims (7)

1. ドレインとソースとの間に印加される電圧を整流する整流トランジスタを制御する制御回路であって、
   前記整流トランジスタのドレインに電気的に接続された第１端子と、
   前記整流トランジスタのゲートに電気的に接続された第２端子と、
   前記制御回路の電源電圧を発生するコンデンサの一端に電気的に接続された第３端子と、
   前記整流トランジスタのソース及び前記コンデンサの他端に電気的に接続された第４端子と、
   ドレインが前記第１端子に電気的に接続され、ゲートが第１ノードに電気的に接続され、ソースが第２ノードに電気的に接続されたトランジスタと、
   カソードが前記第１ノードに電気的に接続され、アノードが前記第４端子に電気的に接続されたツェナーダイオードと、
   一端が前記第２ノードに電気的に接続され、他端が前記第３端子に電気的に接続され、前記第２ノードから前記第３端子へ向かう方向の第１電流を通過させる電流通過回路と、
   一端が前記第３端子に電気的に接続され、他端が前記第１ノードに電気的に接続され、前記第３端子の電圧を前記第１ノードへ通過させる電圧通過回路と、
   前記第２ノードの電圧が予め定められた第１閾値電圧以下になった場合に、前記整流トランジスタをオンに制御する第１レベルの制御信号を前記第２端子に出力し、前記第２ノードの電圧が予め定められた第２閾値電圧以上になった場合に、前記整流トランジスタをオフに制御する第２レベルの前記制御信号を前記第２端子に出力する信号出力回路と、
   を含む、
   ことを特徴とする、制御回路。
2. 前記信号出力回路は、
   前記制御信号が第２レベルの場合に、前記第１閾値電圧を出力し、前記制御信号が第１レベルの場合に、前記第２閾値電圧を出力する定電圧源と、
   前記第２ノードの電圧と、前記定電圧源から出力される電圧と、を比較して前記制御信号を出力する比較回路と、
   を含む、
   ことを特徴とする、請求項１に記載の制御回路。
3. 前記信号出力回路は、
   前記第２ノードの電圧を予め定められたオフセット値だけ正方向にオフセットさせた電圧を前記比較回路に出力する電圧オフセット回路を更に含み、
   前記定電圧源は、
   前記制御信号が第２レベルの場合に、前記第１閾値電圧を前記オフセット値だけ正方向にオフセットさせた電圧を前記比較回路に出力し、前記制御信号が第１レベルの場合に、前記第２閾値電圧を前記オフセット値だけ正方向にオフセットさせた電圧を前記比較回路に出力する、
   ことを特徴とする、請求項２に記載の制御回路。
4. 前記第１電流が予め定められた閾値電流以上の場合に、前記第１ノードの電圧を抑制することにより、前記第１電流を抑制する電流抑制回路を更に含む、
   ことを特徴とする、請求項１に記載の制御回路。
5. 前記トランジスタは、エンハンスメント型トランジスタであり、
   一端が前記第１端子に電気的に接続され、他端が前記第１ノードに電気的に接続された第１抵抗を更に含み、
   前記電圧通過回路は、直列接続された第２抵抗及びダイオードを含み、前記ダイオードは、カソードが前記第１ノードの側に電気的に接続され、アノードが前記第３端子の側に電気的に接続されている、
   ことを特徴とする、請求項１に記載の制御回路。
6. 前記トランジスタは、デプレッション型トランジスタであり、
   前記電圧通過回路は、第２抵抗を含む、
   ことを特徴とする、請求項１に記載の制御回路。
7. 交流電圧を直流電圧に整流する整流回路であって、
   ブリッジ接続された複数の整流回路と、
   前記複数の整流回路を夫々制御する複数の請求項１に記載の制御回路と、
   を含む、
   ことを特徴とする、整流回路。

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