JP2014112993A - 整流回路と整流方法 - Google Patents

Abstract

【課題】電力損失の小さい整流回路と整流方法を実現する。
【解決手段】スイッチ回路４は、ダイオード１のアノードに接続された第一のスイッチ端子４０１と、ダイオード１のカソードに接続された第二のスイッチ端子４０２を備え、オン状態では第一のスイッチ端子４０１と第二のスイッチ端子４０２との間を導通させ、オフ状態では第一のスイッチ端子４０１と第二のスイッチ端子４０２との間を電気的に切断する。電流検出回路２は、ダイオード１を流れる電流とスイッチ回路４を流れる電流の量との合計量を求める。制御回路３は、電流検出回路２により求められた合計量が所定の基準量を上回ったことに応答して、スイッチ回路４をオフ状態からオン状態に切り替え、電流検出回路２により求められた合計量が所定の基準値を下回ったことに応答して、スイッチ回路４をオン状態からオフ状態に切り替える。
【選択図】図１

Description

本発明は、整流回路と整流方法に関する。

交流電源から、直流電源を必要とする電子回路に電力を供給する場合、整流回路が使用される。

整流回路は、一般に、ダイオードを用いて構成される。特許文献１は、ダイオードを用いた整流回路の一例を開示している。

電流がダイオードを流れる際、電力損失が発生する。電力損失は、順方向電圧降下と導通電流の積である。例えば、広く用いられているシリコン整流用ダイオードでは、順方向電圧降下が０．６Ｖから１．０Ｖ程度あり、これに導通電流をかけた分の電力損失が発生する。

特開２０１０−１７８５１９号公報

ダイオードを用いた整流回路では、ダイオードを流れる電流の増加に伴って、電力損失も大きくなる。特に、電源向けの整流回路では、整流電流の大部分がダイオードを通過するため、電力損失が大きくなる。

本発明は、以上のような問題点に着目してなされたものであり、電力損失の小さい整流回路と整流方法を提供することを目的とする。

上記目的を達成するため、本発明の第一の観点にかかる整流回路は、
アノードとカソード間に整流対象の電圧が印加される整流用のダイオードと、
前記ダイオードのアノードに接続された第一のスイッチ端子と、前記ダイオードのカソードに接続された第二のスイッチ端子を備え、オン状態では前記第一のスイッチ端子と前記第二のスイッチ端子との間を導通させ、オフ状態では前記第一のスイッチ端子と前記第二のスイッチ端子との間を電気的に切断するスイッチ回路と、
前記ダイオードを流れる電流と前記スイッチ回路を流れる電流の量との合計量を求める電流検出回路と、
前記電流検出回路により求められた前記合計量が所定の基準量を上回ったことに応答して、前記スイッチ回路をオフ状態からオン状態に切り替え、前記電流検出回路により求められた前記合計量が所定の基準値を下回ったことに応答して、前記スイッチ回路をオン状態からオフ状態に切り替える制御回路と、を備える、
ことを特徴とする。

上記目的を達成するため、本発明の第二の観点にかかる整流方法は、
ダイオードのアノードとカソード間に交流電圧を印加し、
前記ダイオードに流れる電流が増加して第１の基準値に達したときに、前記ダイオードに並列にバイパス電流路を接続して該バイパス電流路に電流を流し、
前記バイパス電流路を流れる電流が減少して第２の基準値に達したときに、前記バイパス電流路を前記ダイオードから切断する、
ことを特徴とする。

本発明により、電力損失の小さい整流回路と整流方法を実現できる。

本発明の実施形態にかかる整流回路の内部概念図である。 本発明の実施形態にかかる整流回路の具体例を示した図である。 図２の整流回路に交流の供給電圧が加えられた場合の各素子における電圧および電流波形を示した図である。 本発明の整流回路を採用した電源回路例を示した図である。

（実施形態）
以下、本発明の実施の形態に係る整流回路を、図面を参照して説明する。

本発明の実施の形態にかかる整流回路１０は、図１に示すように、電流流入端子であるＡ（アノード）端子ＴＡと電流流出端子であるＫ（カソード）端子ＴＫと、ダイオード１と、電流検出回路２と、制御回路３と、スイッチ回路４と、絶縁電源５と、を備える。

ダイオード１のアノードは、電流検出回路２の電流流出端子２０２と、スイッチ回路４のスイッチ端子４０１とに接続されている。ダイオード１のカソードは、スイッチ回路４のスイッチ端子４０２と、整流回路１０のＫ端子ＴＫに接続されている。ダイオード１は、アノードの電位がカソードの電位よりも順方向電圧Ｖｆ以上高い場合にオンして、アノードからカソードへの方向に電流を流し、他の場合には、オフして、電流を阻止する。

電流検出回路２は、電流流入端子２０１と、電流流出端子２０２と、制御出力端子２０３とを備える。電流流入端子２０１は、整流回路１０のＡ端子ＴＡに接続され、電流流出端子２０２は、ダイオード１のアノードとスイッチ回路４のスイッチ端子４０１とに接続される。制御出力端子２０３は、制御回路３の検出端子３０１に接続されている。
電流検出回路２は、電流流入端子２０１から電流流出端子２０２へ流れる電流、即ち、この整流回路１０のＡ端子ＴＡからＫ端子ＴＫに、ダイオード１またはスイッチ回路４を介して流れる電流Ｉの電流を検出し、電流値に対応する信号を、制御出力端子２０３から、制御回路３の検出端子３０１に出力する。つまり、電流検出回路２は、ダイオード１を流れる電流とスイッチ回路４を流れる電流の量との合計量に対応する信号を制御回路３に出力する。

制御回路３は、検出端子３０１と制御端子３０２とを備える。検出端子３０１は、電流検出回路２の制御出力端子２０３に接続され、制御端子３０２は、スイッチ回路４の制御入力端子４０３に接続されている。
制御回路３は、電流検出回路２から検出端子３０１に供給される信号から、ダイオード１を流れる電流Ｉが基準電流値Ｉref以上であるか否かを判別し、電流Ｉが、基準値Ｉref以上であると判別すると、制御端子３０２からオン信号を出力し、基準値Ｉref未満であると判別すると、制御端子３０２からオフ信号を出力する。

スイッチ回路４は、スイッチ端子４０１とスイッチ端子４０２と、制御入力端子４０３とを備える。スイッチ端子４０１は、ダイオード１のアノードと電流検出回路２の電流流出端子２０２とに接続されている。スイッチ端子４０２は、ダイオード１のカソードと整流回路１０のＫ端子ＴＫとに接続されている。制御入力端子４０３は、制御回路３の制御端子３０２に接続されている。
スイッチ回路４は、制御回路３から制御入力端子４０３にオン信号が供給されると、スイッチ端子４０１とスイッチ端子４０２との間を導通（低インピーダンスで接続）して、ダイオード１に並列に接続された低損失のバイパス電流路を生成する。スイッチ回路４は、制御回路３からオフ信号が供給されると、スイッチ端子４０１とスイッチ端子４０２との間を電気的に切断（高インピーダンスで接続）する。

絶縁電源５は、２つの電圧出力端子５０１および５０２と、２つの電源入力端子Ｐ１、Ｐ２を備える。電源入力端子Ｐ１と電源入力端子Ｐ２の間には、外部の電源から交流電圧が印加される。絶縁電源５は、供給された電圧から、直流の電源電圧ＶＣＣと接地電圧ＶＥＥを生成し、動作電圧として、各部に供給する。

次に、整流回路１０の動作を説明する。
整流回路１０は、半波整流回路として機能するものであり、Ａ端子ＴＡとＫ端子ＴＫとの間に交流電圧が印加される。

Ａ端子ＴＡとＫ端子ＴＫの間に加えられる交流電圧により、「Ａ端子ＴＡの電位Ｖｔａ＜Ｋ端子ＴＫの電位Ｖｔｋ＋順方向電圧Ｖｆ」となっている期間、ダイオード１は導通せず、Ｋ端子ＴＫからＡ端子ＴＡへの電流が阻止され、電流Ｉ＝０となる。
従って、電流検出回路２は、電流Ｉ＝０を示す信号を制御回路３に出力する。制御回路３は、この信号に応答して、スイッチ回路４に、オフ信号を出力し続ける。
スイッチ回路４は、オフ信号に応答して、スイッチ端子４０１とスイッチ端子４０２との間を高インピーダンス状態に維持する。

次に、「Ａ端子ＴＡの電位Ｖｔａ≧Ｋ端子ＴＫの電位Ｖｔｋ＋順方向電圧Ｖｆ」となると、ダイオード１および電流検出回路２を介し、Ａ端子ＴＡからＫ端子ＴＫに電流Ｉが流れる。電流検出回路２は、電流Ｉの値に対応する信号を制御回路３に出力する。当初は、電流Ｉの値は、回路中に存在する抵抗成分のため、基準値Ｉrefに満たない。このため、制御回路３は、オフ信号を維持し、スイッチ回路４はスイッチ端子４０１とスイッチ端子４０２との間は高インピーダンス状態に維持し、スイッチ端子４０１とスイッチ端子４０２との間のバイパス電流路を流れる電流をブロックする。

電流Ｉが増加し、その値が基準値Ｉref以上となる（第１の基準値に達する）と、制御回路３は、Ｉ≧Ｉref と判別し、スイッチ回路４にオン信号を出力する。スイッチ回路４は、オン信号に応答し、スイッチ端子４０１とスイッチ端子４０２との間を電気的に接続する。これにより、電流検出回路２の電流流出端子２０２からＫ端子ＴＫに流れる電流は、スイッチ端子４０１とスイッチ端子４０２との間のバイパス電流路を流れる。一方、ダイオード１は、そのアノードとカソードとの間の電圧がほぼ０となるため、オフし電流を阻止する状態となる。電流Ｉは、抵抗がほぼゼロのバイパス電流路を流れ、ダイオード１を電流が流れないため、電力損失は、電流Ｉがダイオード１を流れる場合に比べ、大幅に低減される。

その後、印加電圧の低下に伴い、Ａ端子ＴＡとＫ端子ＴＫの間に流れる電流Ｉ（すなわちスイッチ回路４をながれる電流）が基準値Ｉref未満となる（第２の基準値に達する）と、制御回路３は、スイッチ回路４にオフ信号を出力し、スイッチ回路４は、スイッチ端子４０１とスイッチ端子４０２との間を高インピーダンス状態とする。このとき、「Ａ端子ＴＡの電位Ｖｔａ≧Ｋ端子ＴＫの電位Ｖｔｋ＋順方向電圧Ｖｆ」であれば、一時的に、ダイオード１を電流が流れる。その後、「Ａ端子ＴＡの電位Ｖｔａ＜Ｋ端子ＴＫの電位Ｖｔｋ＋順方向電圧Ｖｆ」となった時点で、ダイオード１がターンオフし、電流Ｉが流れなくなる。

その後、再び「Ａ端子ＴＡの電位Ｖｔａ≧Ｋ端子ＴＫの電位Ｖｔｋ＋順方向電圧Ｖｆ」となると、上述のサイクルが繰り返される。

以上に示したように、整流回路１０は、Ａ端子ＴＡとＫ端子ＴＫとの間に交流電圧が印加された場合に、Ａ端子ＴＡからＫ端子ＴＫへの順方向の電流を流すが、Ｋ端子ＴＫからＡ端子ＴＡへの逆方向の電流を流さない。これにより、整流回路１０は、ダイオードと同様の整流機能を果たすことができる。
また、ダイオード１を流れる電流Ｉが基準値Ｉref以上となると、ダイオード１に並列に接続されている低損失のバイパス電流路をオンすることにより、ダイオード１を流れる電流を抑え、ダイオード１における電力損失を低減している。従って、整流回路１０は、高効率で交流電圧を整流することができる。

次に、整流回路１０の具体例について説明する。

具体例に係る整流回路１０ａは、図２に示すように、Ａ端子ＴＡと、Ｋ端子ＴＫと、ダイオード１ａと、電流検出抵抗２ａと、ＮチャンネルＭＯＳ型ＦＥＴであるＦＥＴ４ａと、コンパレータ３ａと、基準電圧源３ｂと、絶縁トランス５ａと、ダイオード５ｂと、コンデンサ５ｃと、を備える。

ここで、ダイオード１ａは、整流回路１０におけるダイオード１に対応し、電流検出抵抗２ａは、整流回路１０における電流検出回路２に対応する。整流回路１０ａにおけるコンパレータ３ａおよび基準電圧源３ｂは、整流回路１０における制御回路３に対応し、整流回路１０ａにおけるＦＥＴ４ａは、整流回路１０におけるスイッチ回路４に対応する。また、整流回路１０ａにおけるコンパレータ３ａおよび基準電圧源３ｂは、整流回路１０における制御回路３に対応する。また、絶縁トランス５ａと、ダイオード５ｂと、コンデンサ５ｃとは、絶縁電源５に対応する。

ダイオード１ａのカソードは、整流回路１０ａのＫ端子ＴＫとＦＥＴ４ａのソースに接続され、そのアノードは、電流検出抵抗２ａの一端とＦＥＴ４ａのドレインに接続されている。
電流検出抵抗２ａの一端は、ダイオード１ａのアノードとＦＥＴ４ａのドレインと基準電圧源３ｂのグランド端子とに接続されている。電流検出抵抗２ａの他端は、Ａ端子ＴＡとコンパレータ３ａの非反転入力端子に接続されている。

電流検出抵抗２ａの抵抗値は、ダイオードのみで整流回路１０ａを構成した場合の、順方向電圧降下による電力損失に比べ、電流検出抵抗２ａでの消費電力が十分小さくなるように設定する。

コンパレータ３ａの非反転入力端子は、整流回路１０ａのＡ端子ＴＡと電流検出抵抗２ａの一端に接続される。コンパレータ３ａの反転入力端子は、基準電圧源３ｂの電圧出力端子に接続される。コンパレータ３ａの出力端子は、ＦＥＴ４ａのゲート端子に接続される。
基準電圧源３ｂは、グランド端子と、電圧出力端子との間に、基準電圧ラインＶrefに対応する電圧を供給する。
コンパレータ３ａは、電流検出抵抗２ａを基準値Ｉref以上の電流が流れることにより、電流検出抵抗２ａの両端の電位差が、基準電圧源３ｂの供給する基準電圧ラインＶref以上となると、ハイレベルの電圧（オン信号）をＦＥＴ４ａのゲートに印加し、電流検出抵抗２ａの両端の電位差が、基準電圧源３ｂの供給する基準電圧ラインＶref未満となると、ローレベルの電圧（オフ信号）をＦＥＴ４ａのゲートに印加する。即ち、コンパレータ３ａは、電流検出抵抗２ａを流れる電流Ｉによって生じる電圧が、基準電圧ラインＶrefに対応する基準電圧以上となれば、ハイレベルの電圧信号をＦＥＴ４ａに印加し、基準電圧ラインＶrefに対応する基準電圧未満となれば、ローレベルの電圧信号をＦＥＴ４ａに印加する。

ＦＥＴ４ａのドレインは、ダイオード１ａのアノードと電流検出抵抗２ａの一端と基準電圧ラインＶrefとに接続されている。
ＦＥＴ４ａを構成するＰ型半導体ボディは、ダイオード１ａのアノードとして機能し、ＦＥＴ４ａのＮ型のソース領域は、ダイオード１ａのカソードとして機能し、Ｐ型半導体ボディとＮ型ソース領域との境界がダイオード１ａのＰＮ接合として機能する。ＦＥＴ４ａのゲートは、コンパレータ３ａの出力端子に接続される。
なお、ＦＥＴ４ａのオン抵抗は、整流回路１０ａがダイオードのみから構成された場合に、ダイオード１ａの順方向電圧降下により発生する電力損失より十分小さくなるような値に設定されている。

絶縁電源５は、絶縁トランス５ａと、ダイオード５ｂと、コンデンサ５ｃと、を備える。

絶縁トランス５ａの一次コイルには、電源端子Ｐ１とＰ２を介して、外部電源から交流電圧が印加される。
絶縁トランス５ａの二次コイルの一端は、ダイオード５ｂのアノードに接続される。二次コイルの他端は基準電圧ラインＶrefを介して、コンデンサ５ｃの一端、電流検出抵抗２ａの一端、基準電圧ラインＶref、コンパレータ３ａの負電源端子に接続される。この基準電圧ラインＶrefの電圧ＶＥＥが、この整流回路１０ａ内の基準電圧レベルとなる。ダイオード５ｂのカソードは、コンデンサ５ｃの他端に接続される。
以上の構成により、絶縁電源５は、外部電源から供給された交流電力を、絶縁トランス５ａにより外部電源から絶縁及び変圧し、ダイオード５ｂにより整流し、コンデンサ５ｃにより平滑化することにより、直流電力化して、コンパレータ３ａに動作電圧として供給する。

次に、上記構成を有する整流回路１０ａの動作を、図３（Ａ）から（Ｅ）を参照して説明する。
図３（Ａ）は、Ａ端子ＴＡとＫ端子ＴＫの間の印加電圧（＝Ｖｔａ−Ｖｔｋ）、（Ｂ）は、電流検出抵抗２ａを流れる電流Ｉ、（Ｃ）は、コンパレータ３ａの出力電圧、（Ｄ）は、ＦＥＴ４ａのドレインからソースに流れる電流、（Ｅ）は、ダイオード１ａのアノードからカソードに流れる電流、の波形それぞれを示したものである。
図３において、時点Ｔ０はＡ端子ＴＡとＫ端子ＴＫの間に印加された電圧がダイオード１ａの順方向電圧Ｖｆを上回る時点を示している。時点Ｔ１は、電流検出抵抗２ａの両端子間に生じる電位差が基準電圧ラインＶrefを上回る時点、時点Ｔ２は、電流検出抵抗２ａの両端間電圧が基準電圧ラインＶrefを下回る時点、時点Ｔ３は、Ａ端子ＴＡとＫ端子ＴＫの間の電圧がマイナスに転じる時点をそれぞれ示している。

時点Ｔ０より前の期間では、図３（Ａ）に示すように、Ａ端子ＴＡとＫ端子ＴＫの間に印加されている電圧（＝Ｖｔａ−Ｖｔｋ）はダイオード１ａの順方向電圧Ｖｆを越えていない。このため、図３（Ｂ），（Ｅ）に示すように、ダイオード１ａ及び電流検出抵抗２ａには電流が流れず、電流検出抵抗２ａでの電圧降下は基準電圧ラインＶref未満である。このため、コンパレータ３ａは、図３（Ｃ）に示すように、出力端子からローレベルの電圧信号をＦＥＴ４ａのゲートに印加する。ローレベルのゲート電圧により、ＦＥＴ４ａはオフ状態を維持し、ソース・ドレイン間は高インピーダンス状態を維持する。従って、整流回路１０ａは、図３（Ｄ）に示すように、電流を通さない絶縁状態にある。

続いて、時点Ｔ０以後、時点Ｔ１までの時間においては、図３（Ａ）に示すように、Ａ端子ＴＡとＫ端子ＴＫの間に印加された電圧（＝Ｖｔａ−Ｖｔｋ）はダイオード１ａの順方向電圧Ｖｆを越えており、ダイオード１ａには順方向電圧Ｖｆ以上の電圧が印加される。このため、図３（Ｂ）、（Ｅ）に示すように、ダイオード１ａおよび電流検出抵抗２ａを介し、Ａ端子ＴＡからＫ端子ＴＫに電流Ｉが流れ、電流値は印加電圧の上昇に伴って上昇する。
ただし、この時間帯においては、電流Ｉが比較的小さいため、電流検出抵抗２ａに発生する電圧降下は、基準電圧ラインＶrefよりも小さい。このため、図３（Ｃ）に示すように、コンパレータ３ａはローレベルの電圧信号をＦＥＴ４ａのゲートに印加し続け、ＦＥＴ４ａはオフ状態を維持し、そのソースとドレインの間には電流は流れない。

その後、時点Ｔ１に達すると、図３（Ｂ）に示すように、ダイオード１ａ及び電流検出抵抗２ａを流れる電流量Ｉが増加し、電流検出抵抗２ａの両端に生じる電位差が基準電圧ラインＶrefを上回る。そのため、図３（Ｃ）に示すように、コンパレータ３ａはＦＥＴ４ａのゲートに、ハイレベルの電圧信号を印加する。これによりＦＥＴ４ａがオンし、ソースとドレインの間を低抵抗（オン抵抗）で接続する。これにより、ダイオード１ａは、アノードとカソードの間の電圧が順方向電圧Ｖｆより小さくなり、オフする。このため、図３（Ｅ）に示すように、ダイオード１ａには、電流が流れなくなる。それまで、ダイオード１ａを流れていた電流Ｉは、図３（Ｄ）に示すように、ＦＥＴ４ａのソース・ドレイン間を流れるようになる。これにより、ダイオード１ａでの電力損失が低減し、整流回路１０ａ全体での電力損失が低下する。

その後、時点Ｔ２まで、上述の状態が維持される。

時点Ｔ２を過ぎると、図３（Ａ）に示すように、Ａ端子ＴＡとＫ端子ＴＫの間に供給された電圧は減少し、図３（Ｂ）に示すように、電流検出抵抗２ａでの電圧降下が基準電圧ラインＶrefよりも小さくなり、図３（Ｃ）に示すように、コンパレータ３ａの出力はローレベルとなる。これにより、ＦＥＴ４ａがオフし、ソースとドレインの間は高インピーダンス状態となり、図３（Ｄ）に示すように、ＦＥＴ４ａには、電流は流れなくなる。一方、図３（Ａ）に示すように、印加電圧がダイオード１ａの順方向電圧Ｖｆ以上であるため、ダイオード１ａがオンし、図３（Ｂ）、（Ｅ）に示すように、ダイオード１ａおよび電流検出抵抗２ａを介し、Ａ端子ＴＡからＫ端子ＴＫに電流が流れる。

時点Ｔ３に達すると、Ａ端子ＴＡとＫ端子ＴＫの間に印加された電圧がダイオード１ａの順方向電圧Ｖｆ未満となり、整流回路１０ａは、電流を通さない状態となる。その後、再びＡ端子ＴＡとＫ端子ＴＫの間に印加された電圧がダイオード１ａの順方向電圧Ｖｆを越えると、上述の時点Ｔ０以降の動作を繰り返す。

このような動作を、印加電圧の１周期毎に繰り返すことにより、整流回路１０ａは、印加された交流電圧を半波整流する。

なお、整流回路１ａにおいては、時点Ｔ０から時点Ｔ１及び時点Ｔ２から時点Ｔ３の時間帯におけるダイオード１ａの順方向電圧Ｖｆによる損失の他に、時点Ｔ１から時点Ｔ２の時間帯において、ＦＥＴ４ａのオン抵抗による損失が発生し、時点Ｔ０から時点Ｔ２の時間帯において、電流検出抵抗２ａによる損失が発生し、また、全期間において、コンパレータ３ａ、基準電圧源３ｂ、絶縁電源５の稼働による損失が発生してしまう。
しかし、電流検出抵抗２ａとＦＥＴ４ａのオン抵抗、コンパレータ３ａ等の消費電力を抑えることにより、ダイオードのみで整流する場合に比して、電力損失を抑えることができる。

以上のとおり、整流回路１０ａは、交流電力を直流電力に変換して供給し、かつ、順方向電圧時で電流量が多い時間帯（時点Ｔ１から時点Ｔ２まで）では、ダイオード１ａでの電力損失を低減している。

図４は、上述した整流回路１０ａを採用した電源回路例を示す。

交流電源２０に、整流回路１０ａ、平滑用コンデンサ２２、および負荷回路２３が接続される。この回路では、交流電源２０が供給する交流電力を、整流回路１０ａが整流し、平滑用コンデンサ２２が定電圧化することで、直流電力として負荷２３に供給する。

なお、本発明は、上記実施の形態及び実施例に限定されるものではない。

例えば、電流検出回路２として電流検出抵抗２ａに代えてホール素子、変流器等を用いてもよい。

スイッチ回路４として、Ｎ型ＭＯＳＦＥＴを使用する例を示したが、Ｐ型ＭＯＳＦＥＴを使用することも可能である。さらには、バイポーラトランジスタを使用することも可能である。また、機械的なスイッチで代替することも可能である。ただし、整流対象の交流電圧の周波数に比べ、十分な応答速度があることが望ましい。

また、本発明の整流回路１０ａを４つ組み合わせることにより、フルブリッジ整流回路とすることも可能である。

また、本発明は、商用交流電源を整流して直流電源を得る装置、機器をはじめとして、発変電装置、モーター制御装置などの整流ダイオードを使用している装置、機器に応用可能である。また、自動車搭載設備など、直流回路において電流の逆流を防止するダイオードの代わりとしても好適である。

絶縁トランス５ａと、ダイオード５ｂと、コンデンサ５ｃとは、Ｐ１、Ｐ２端子からの入力電力を絶縁のうえでコンパレータ３ａに供給する。これらは、例えば光発電素子による別電源入力で代替してもよい。また、整流回路１０への入力電力と動作電源とを絶縁する必要は必ずしもない。

なお、上記の実施例の一部または全部は、以下の付記のようにも記載されうるが、以下には限られない。

（付記１）
アノードとカソード間に整流対象の電圧が印加される整流用のダイオードと、
前記ダイオードのアノードに接続された第一のスイッチ端子と、前記ダイオードのカソードに接続された第二のスイッチ端子を備え、オン状態では前記第一のスイッチ端子と前記第二のスイッチ端子との間を導通させ、オフ状態では前記第一のスイッチ端子と前記第二のスイッチ端子との間を電気的に切断するスイッチ回路と、
前記ダイオードを流れる電流と前記スイッチ回路を流れる電流の量との合計量を求める電流検出回路と、
前記電流検出回路により求められた前記合計量が所定の基準量を上回ったことに応答して、前記スイッチ回路をオフ状態からオン状態に切り替え、前記電流検出回路により求められた前記合計量が所定の基準値を下回ったことに応答して、前記スイッチ回路をオン状態からオフ状態に切り替える制御回路と、を備える、
ことを特徴とする整流回路。

（付記２）
前記電流検出回路は、前記ダイオードを流れる電流と前記スイッチ回路を流れる電流とが流れ、前記合計量に相当する電位差を両端の間に発生させる抵抗を備え、
前記制御回路は、前記抵抗の両端の間に発生する電位差に基づいて、前記合計量が基準値を超えたか否かを判別する、
ことを特徴とする付記１に記載の整流回路。

（付記３）
前記電流検出回路は、前記ダイオードを流れる電流と前記スイッチ回路を流れる電流とが流れ、前記合計量に相当する電位差を２つの出力端子の間に発生させるホール素子を備え、
前記制御回路は、前記ホール素子の前記２つの出力端子の間に発生する電位差に基づいて、前記合計量が基準値を超えたか否かを判別する、
ことを特徴とする付記１に記載の整流回路。

（付記４）
前記スイッチ回路は、ゲート端子と、一端が前記ダイオードのアノードに接続され、他端が前記ダイオードのカソードに接続された電流路とを備える電界効果トランジスタを備え、
前記制御回路は、前記ゲート端子に印加する電圧を制御することにより、前記電界効果トランジスタのオンとオフを制御する、
ことを特徴とする付記１から３のいずれか１つに記載の整流回路。

（付記５）
前記ダイオードは、前記電界効果トランジスタのボディダイオードから構成される、
ことを特徴とする付記４に記載の整流回路。

（付記６）
外部の電源から供給された電力を受ける受電回路と、前記受電回路とは電気的に絶縁され、前記受電回路に供給された電力を前記制御回路に供給する送電回路と、を備える絶縁電源回路をさらに備える、
ことを特徴とする付記１から５のいずれか１つに記載の整流回路。

（付記７）
前記絶縁電源回路は、外部の電源から供給された電力を受ける受電用コイルと、前記受電用コイルとは電気的に絶縁され、前記受電用コイルに供給された電力を前記制御回路に供給する送電用コイルと、を備える絶縁トランスを備える、
ことを特徴とする付記６に記載の整流回路。

（付記８）
ダイオードのアノードとカソード間に交流電圧を印加し、
前記ダイオードに流れる電流が増加して第１の基準値に達したときに、前記ダイオードに並列にバイパス電流路を接続して該バイパス電流路に電流を流し、
前記バイパス電流路を流れる電流が減少して第２の基準値に達したときに、前記バイパス電流路を前記ダイオードから切断する、
ことを特徴とする整流方法。

１：ダイオード
１ａ：ダイオード
２：電流検出回路
２ａ：電流検出抵抗
３：制御回路
３ａ：コンパレータ
３ｂ：基準電圧源
４：スイッチ回路、
４ａ：ＦＥＴ
５：絶縁電源
５ａ：絶縁トランス
５ｂ：ダイオード
５ｃ：コンデンサ
１０：整流回路
１０ａ：整流回路
１１：外部電源
２０：交流電源
２２：コンデンサ
２３：負荷回路

Claims (8)

1. アノードとカソード間に整流対象の電圧が印加される整流用のダイオードと、
   前記ダイオードのアノードに接続された第一のスイッチ端子と、前記ダイオードのカソードに接続された第二のスイッチ端子を備え、オン状態では前記第一のスイッチ端子と前記第二のスイッチ端子との間を導通させ、オフ状態では前記第一のスイッチ端子と前記第二のスイッチ端子との間を電気的に切断するスイッチ回路と、
   前記ダイオードを流れる電流と前記スイッチ回路を流れる電流の量との合計量を求める電流検出回路と、
   前記電流検出回路により求められた前記合計量が所定の基準量を上回ったことに応答して、前記スイッチ回路をオフ状態からオン状態に切り替え、前記電流検出回路により求められた前記合計量が所定の基準値を下回ったことに応答して、前記スイッチ回路をオン状態からオフ状態に切り替える制御回路と、を備える、
   ことを特徴とする整流回路。
2. 前記電流検出回路は、前記ダイオードを流れる電流と前記スイッチ回路を流れる電流とが流れ、前記合計量に相当する電位差を両端の間に発生させる抵抗を備え、
   前記制御回路は、前記抵抗の両端の間に発生する電位差に基づいて、前記合計量が基準値を超えたか否かを判別する、
   ことを特徴とする請求項１に記載の整流回路。
3. 前記電流検出回路は、前記ダイオードを流れる電流と前記スイッチ回路を流れる電流とが流れ、前記合計量に相当する電位差を２つの出力端子の間に発生させるホール素子を備え、
   前記制御回路は、前記ホール素子の前記２つの出力端子の間に発生する電位差に基づいて、前記合計量が基準値を超えたか否かを判別する、
   ことを特徴とする請求項１に記載の整流回路。
4. 前記スイッチ回路は、ゲート端子と、一端が前記ダイオードのアノードに接続され、他端が前記ダイオードのカソードに接続された電流路とを備える電界効果トランジスタを備え、
   前記制御回路は、前記ゲート端子に印加する電圧を制御することにより、前記電界効果トランジスタのオンとオフを制御する、
   ことを特徴とする請求項１から３のいずれか１項に記載の整流回路。
5. 前記ダイオードは、前記電界効果トランジスタのボディダイオードから構成される、
   ことを特徴とする請求項４に記載の整流回路。
6. 外部の電源から供給された電力を受ける受電回路と、前記受電回路とは電気的に絶縁され、前記受電回路に供給された電力を前記制御回路に供給する送電回路と、を備える絶縁電源回路をさらに備える、
   ことを特徴とする請求項１から５のいずれか１項に記載の整流回路。
7. 前記絶縁電源回路は、外部の電源から供給された電力を受ける受電用コイルと、前記受電用コイルとは電気的に絶縁され、前記受電用コイルに供給された電力を前記制御回路に供給する送電用コイルと、を備える絶縁トランスを備える、
   ことを特徴とする請求項６に記載の整流回路。
8. ダイオードのアノードとカソード間に交流電圧を印加し、
   前記ダイオードに流れる電流が増加して第１の基準値に達したときに、前記ダイオードに並列にバイパス電流路を接続して該バイパス電流路に電流を流し、
   前記バイパス電流路を流れる電流が減少して第２の基準値に達したときに、前記バイパス電流路を前記ダイオードから切断する、
   ことを特徴とする整流方法。

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